DE2048100A1 - Circuit arrangement for monitoring pulse trains - Google Patents

Description

Schaltungsanordnung zur Überwachung von Impulsfolgen Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Überwachung von Impulsfolgen, deren Impulse bei ordnungsgemäßem Auftreten jeweils dieselbe Pulsfrequenz aufweisen, in Bezug auf die Impulse der jeweils übrigen Impulsfolgen aber derart phasenverschoben sind, daß keine zeitliche Überlappung von Impulsen der verschiedenen Impulsfolgen auftritt.Circuit arrangement for monitoring pulse trains The invention relates to a circuit arrangement for monitoring pulse trains whose When properly occurring, pulses each have the same pulse frequency, in With respect to the pulses of the respective remaining pulse trains, however, they are phase-shifted in this way are that no time overlap of pulses of the different pulse trains occurs.

Im Zusammenhang mit der Erzeugung von Taktsignalen ist es bereits bekannt (D?-AS 1 295 627; DT-OS 1 562 011), die von zwei gesonderten Taktgebern jeweils abgegebenen Taktimpulse zur Überwachung der Funktionsfähigkeit der-beiden Taktgeber miteinander zu vergleichen. Mit Hilfe derartiger bekannter Schaltungsanordnungen ist es jedoch nur möglich, Impulsfolgen zu überwachen,. deren Impulse bei einwandfreiem Auftreten sowohl gleiche Frequenz als auch gleiche Phasenlage haben. Sowie eine Abweichung in der Frequenz oder Phasenlage der Impulse der einen Impulsfolge in Bezug auf die Impulse der anderen Impulsfolge auftritt, wird bei derartigen bekannten Schaltungsanordnungen ein Fehler gemeldet.It is already in connection with the generation of clock signals known (D? -AS 1 295 627; DT-OS 1 562 011) by two separate clock generators each output clock pulses to monitor the functionality of the two Compare clocks with each other. With the help of such known circuit arrangements however, it is only possible to monitor pulse trains. whose impulses when flawless Occurrence both have the same frequency and the same phase position. As well as one Deviation in the frequency or phase position of the pulses of a pulse train in Relation to the pulses of the other pulse train occurs, is known in such Circuit arrangements reported an error.

Es ist ferner bekannt (OE-PS 204 092), zur Ermittlung von eine bestimmte Mindestbreite besitzenden Impulsen ein zwei Eingänge besitzendes UND-Verknüpfungsglied vorzusehen, dessen einem Eingang die betreffenden Impulse direkt und dessen anderem Eingang die betreffenden Impulse über ein Verzögerungsglied zugeführt werden. Das Verzögerungsglied hat dabei eine der betreffenden Mindestdauer entsprechende Verzögerungsdauer. Nach Ablauf dieser Verzögerungsdauer gibt das Verzögerungsglied auf eine entsprechende Ansteuerung hin ein Ausgangssignal ab, das mit dem am anderen Eingang des UND-Verknüpfungsgliedes noch anliegenden Eingangssignal zur Abgabe eines entsprechenden Ausgangssignals von dem UND-Verknüpfungsglied führt.It is also known (OE-PS 204 092) to provide an AND logic element with two inputs to determine pulses having a certain minimum width, one input of which is supplied with the pulses concerned directly and the other input with the pulses concerned via a delay element. The delay element has a delay duration corresponding to the relevant minimum duration. After this delay period has elapsed, the delay element emits an output signal in response to a corresponding activation, which is identical to that at the other input of the AND logic element still applied input signal leads to the delivery of a corresponding output signal from the AND logic element.

Im Zusammenhang mit der zeitlichen Steuerung von Vorgängen, wie insbesondere zur sogenannten Taktsteuerung der Aufnahme von PCM-Nachrichtensignalen in einer PCM-Zeitmultiplex-Vermittlungsstelle, besteht häufig der Wunsch, über Impulsfolgen verfügen zu können, deren einzelne Impulse jeweils mit gleicher Folgefrequenz, aber unterschiedlicher Phasenlage auftreten (siehe DT-OS 1 800 678) und dabei sich nicht gegenseitig überlappen. Der Erfindung liegt daher die Aufgabe zugrunde, einen Weg zu zeigen, wie derartige, mit gleich cher Folgefrequenz, aber unterschiedlicher Phasenlage auftretende Impulsfolgen auf einfache Weise überwacht werden können.In connection with the timing of processes, such as in particular for the so-called clock control of the recording of PCM message signals in a PCM time division switching center, there is often a desire to use pulse trains to be able to have their individual pulses each with the same repetition frequency, but different phase positions occur (see DT-OS 1 800 678) and not overlap each other. The invention is therefore based on the object of a way to show how such, with the same repetition frequency, but different Pulse sequences occurring in phase position can be monitored in a simple manner.

Gelöst wird die vorstehend aufgezeigte Aufhabe bei einer Schaltungsanordnung der eingang genannten Art erfindungsgemäß dadurch, daß zur Erkennung des Ausbleibene wenigstens eines Impulses einer Impulsfolge undZoder des Auftretens eines dem Potential eines Impulses der zu überwachenden Impulsfolgen entsprechenden Dauerpotentials die Impulse sämtlicher Impulsfolgen den Eingängen eines OiR"-Gliedes zugeführt werden, an dessen Ausgang ein erstes Sperrglied. mit seinem Signaleingang und ein zweites Sperrglied mit seinem Sperreingang angeschlossen ist, daß das erste Sperrglied mit seinem Sperreingang und das zweite Sperrglied mit seinem Signaleingang an den Ausgang des ODER-Gliedes über eine Verzögerungsschaltung angeschlossen ist, die eine Verzögerungsdauer von t = T fl besitzt, worin T die Periode der; Folgefrequenz der am Ausgang des ODER-Gliedes bei ordnungsgemäßem Betrieb auftretenden Impulse und. n eine ganze Zahl bedeuten, die:vorzugsweine ungleich der Anzahl der zu überwachenden Impulsfolgen und vorzugsweise auch ungleich einer Zahl ist die einem ganzzahligen Vielfachen der Anzahl der zu überwachenden -Impulsfolgen entspricht, und daß von wenigstens einem Ausgang der gegebenenfalls über ein weiteres ODER-Glied zusammengefalten Ausgänge der beiden Sperrglieder bei nichtordnungsgemäßem Auftreten der Impulse wenigstens einer der überwachten Impulse wenigstens ein Fehlermeldeimpuls abgegeben wird.The problem outlined above is solved in the case of a circuit arrangement of the type mentioned at the outset according to the invention in that to detect the absence at least one pulse of a pulse train andZor the occurrence of one of the potential of a pulse corresponding to the pulse trains to be monitored the pulses of all pulse trains are fed to the inputs of an OiR "element, at its output a first blocking element. with its signal input and a second Locking member is connected to its locking input that the first locking member with its blocking input and the second blocking element with its signal input to the output of the OR gate is connected via a delay circuit which has a delay duration of t = T fl, where T is the period of the; Repetition frequency at the output of the OR gate and pulses occurring during normal operation. n a whole Number mean that: preferably not equal to the number of pulse trains to be monitored and preferably also not equal to a number that is an integral multiple corresponds to the number of pulse trains to be monitored, and that of at least an output of the if necessary, folded using another OR element Outputs of the two blocking elements in the event of improper occurrence of the pulses at least one of the monitored pulses emitted at least one error message pulse will.

Die Erfindung zeichnet sich durch den Vorteil aus, daß sie mit relativ geringem schaltungstechnischen Aufwand aus zu kommen vermag, um Impulsfolgen, deren Impulse bei ordnungsgemäßem Auftreten jeweils dieselbe Pulsfxquenz haben, in Bezug auf die Impulse der jeweils übrigen Impulsfolgen aber derart phasenverschoben sind, daß keine zeitliche Überlappung von Impulsen der verschiedenen Impulsfolgen auftritt, in beliebiger Anzahl auf das ordnungsgemäße Auftreten der einzelnen Impulse zu überwachen. Es sei hier bemerkt, daß die Erfindung auch dann anwendbar ist, wenn die oben erwähnte Größe n gleich der Anzahl der überwachten Impulsfolgen bzw. gleich einem ganzzahligen Vielfachen dieser Anzahl ist. In diesem Fall würden jedoch Fehlermeldeimpulse nicht stetig abgegeben werden.The invention is characterized by the advantage that it is with relatively little circuit technology can come from to pulse sequences whose When properly occurring, pulses each have the same pulse frequency in relation to each other but are out of phase with the pulses of the remaining pulse trains in such a way that that there is no temporal overlap of pulses of the various pulse sequences, to monitor in any number for the proper occurrence of the individual impulses. It should be noted here that the invention is also applicable when the above-mentioned Quantity n is equal to the number of monitored pulse trains or equal to an integer Is multiples of this number. In this case, however, there would be no error message pulses are given steadily.

Besteht der Wunsch, eine entsprechende Überwachung bei Lieferung von Impulsfolgen von zwei gesonderten Impulsgeneratoren vorzunehmen, wobei die Impulse der von einem Impulsgenerator jeweils gelieferten Impulsfolgen bei einwandfreiem Auftreten jeweils dieselbe Pulsfrequenz aufweisen, in Bezug auf die Impulse der jeweils übrigen Impulsfolgen von dem betreffenden Impulsgenerator aber derart phasenverschoben sind, daß keine zeitliche Überlappung von Impulsen der verschiedenen Impulsfolgen des betreffenden Impulsgenerators auftritt, und wobei entsprechende Impulsfolgen beider Impulsgeneratoren jeweils ohne gegenseitige Phasenverschiebung auftreten, so werden jeweils die von einem Impulsgenerator abgegebenen Impulsfolgen über ein gesondertes ODER-Glied zusammengefaßt sind, an dessen Ausgang ein erstes Sperrglied mit seinem Signaleingang und ein zweites Sperrglied mit seinem Sperreingang direkt angeschlossen ist. Dabei ist das erste Sperrglied mit seinem Sperreingang und das zweite Sperrglied mit seinem Signaleingang an den betreffenden Ausgang des genannten ODER-Gliedes über ein Verzögerungsglied angeschlossen ist, das eine der Periodendauer der am Ausgang des betreffenden ODER-Gliedes auftretenden Impulse entsprechende Verzögerungsdauer besitzt. Außerdem sind die jeweils gegebenenfalls über ein weiteres ODER-Glied ausgangsseitig zusammengefaßten Sperrglieder jeweils zur Umschaltung des eingangs des ihrem zugehörigen Impulsgenerator zugehörigen Verzögerungsgliedes an den Ausgang desjenigen ODER-Gliedes -ausgenutzt, von dem jeweils einwandfreie Impulsfolgen abgegeben werden. Hierdurch wird der Vorteil erzielt, daß bei nichtordnunggsgemäßen Auftreten der Impulse wenigstens einer Impulsfolge der überwachten Impulsfolge stets zumindest ein Pehlermeldeimpuls abgegeben werden kann.If there is a desire to have appropriate monitoring on delivery of Make pulse trains from two separate pulse generators, with the pulses of the pulse trains delivered by a pulse generator in each case when the Occurrence in each case have the same pulse frequency, in relation to the pulses of the each remaining pulse sequences from the pulse generator in question but shifted in phase are that no time overlap of pulses of the different pulse trains of the pulse generator in question occurs, and corresponding pulse trains both pulse generators occur without mutual phase shift, so the pulse trains emitted by a pulse generator are in each case via a separate OR element are combined, at the output of which a first blocking element with its signal input and a second blocking element with its blocking input directly connected. The first locking member with its locking input and that second blocking element with its signal input to the relevant output of the said OR element is connected via a delay element, the one the period of the pulses occurring at the output of the relevant OR element has a corresponding delay period. In addition, they are where applicable Blocking elements combined on the output side via a further OR element for switching the input of the delay element associated with its associated pulse generator -used to the output of that OR gate, from which in each case flawless Pulse trains are delivered. This has the advantage that in the case of improper The pulses of at least one pulse train of the monitored pulse train always occur at least one fault signaling pulse can be emitted.

Bei der vorstehend betrachteten Ausgestaltung der Erfindung ist es zweckmäßig, die genannten Ausgangssignale dazu heranzuziehen, von den beiden Impulegeneratoren jeweils nur einen Impulsgenerator, und zwar insbesondere den störungsfreie Impuls folgen liefernden Impulsgenerator, für die Abgabe eeine-r Impulsfolgen bereitzustellen. Auf diese Weise ist dann auch bei Ausfall eines Impulsgenerators sichergestellt, daß die jeweiligen Impulse in ununterbro-chener Folge abgegeben w er fl können.In the embodiment of the invention considered above, it is expedient to use the output signals mentioned for this purpose from the two pulse generators only one pulse generator at a time, in particular the interference-free pulse following supplying pulse generator to provide one-r pulse trains for the delivery. This ensures that even if a pulse generator fails, that the respective impulses can be emitted in uninterrupted sequence.

Anhand von Zeichunungen Wird die Erfindung nachstehend erläutert. Es zeigen Fig. 1 den grundsätzlichen Aufb-au einer Schaltungsanordnung gemäß der Erfindun Fig. 2 anhand eines Impulsiagramms das Erkennen des Ausbleibens wenigstens eines Impulses einer Impulsfolge der überwachten Impulsfolgen, Fiig. 3 anhand eines Impulsdiagramms das Erkennen -des Auftretens eines dem Potential eines Impulses entsprechenden Potentials bei einer Impulsfolgeder üb-erwachten Impuls folgen, Fig. 4 eine Schaltungsanordnung zur Überwachung von Impulsfolgen, die von zwei Impulsgeneratoren abgegeben werden, und Fig. 5 eine in Verbindung mit der in Fig. 4 dargestellten Schaltungsanordnung verwendbare Schaltungsanordnung zur Abgabe der Impulse jeweils einer Impulsfolge von zwei einander entsprechenden Impulsfolgen.The invention is explained below with the aid of drawings. 1 shows the basic structure of a circuit arrangement according to FIG Invention Fig. 2 at least the detection of the absence on the basis of a pulse diagram of a pulse of a pulse train of the monitored pulse trains, Fiig. 3 based on a Pulse diagram the recognition of the occurrence of the potential of a pulse corresponding potential with a pulse train of the observed pulse follow, Fig. 4 shows a circuit arrangement for monitoring pulse trains generated by two pulse generators are dispensed, and FIG. 5 is a connection with that shown in FIG Circuit arrangement usable circuit arrangement for delivering the pulses in each case a pulse train of two corresponding pulse trains.

Die in Fig. 1 dargestellte Schaltungsanordnung enthält ein ODER-Glied G01, das Eingangsklemmen el, e2, e3, e4 und eine Ausgangsklemme m aufweist. An die genannten Eingangsklemmen el bis e4 werden jeweils zu überwachende Impulsfolgen angelegt, wie dies anhand der Fig. 2 und 3 noch näher erläutert werden wird. An dem Ausgang m des ODER-Gliedes G01 sind zwei Sperrglieder GS1, GS2 (Exklusiv-ODER-Schaltung) angeschlossen.The circuit arrangement shown in Fig. 1 contains an OR gate G01, which has input terminals el, e2, e3, e4 and an output terminal m. To the The above-mentioned input terminals el to e4 are each pulse trains to be monitored applied, as will be explained in more detail with reference to FIGS. 2 and 3. At the output m of the OR element G01 are two blocking elements GS1, GS2 (exclusive OR circuit) connected.

Das eine Sperrglied GS1 ist dabei mit seinem Signaleingang an die genannten Ausgängsklemme m angeschlossen7 während das andere Sperrglied GS2 mit seinem Sperreingang an diese Ausgangsklemme bzw. an diesen Ausgang m angeschlossen ist. Der Sperreingang des erstgenannten Sperrgliedes GSi ist zusammen mit dem Signaleingang des zweitgenannten Sperrgliedes GS2 an den Ausgang n einer Verzögerungsschaltung Vg angeschlossen.The one blocking element GS1 is with its signal input to the called output terminal m connected7 while the other blocking element GS2 with its blocking input is connected to this output terminal or to this output m is. The blocking input of the first-mentioned blocking element GSi is together with the signal input of the second-mentioned blocking element GS2 to the output n of a delay circuit Vg connected.

Diese Verzögerungsschaltung Vg ist mit ihrem Eingang an den Ausgang m des ODER-Gliedes GOl angeschlossen. An die Ausgänge der beiden Sperrglieder GS1, GS2 ist ein weiteres ODER-Glied G02 mit seinen Eingängen angeschlossen. Der Ausgang dieses ODER-Gliedes G02 führt zu einer Ausgangsklemme a hin, an der, wie anhand der Fig. 2 und 3 noch näher ersichtlich werden wird, dann Impulse auftreten, wenn die Impulse der den Eingangsklemmen el bis e4 jeweils zugeführten Impulsfolgen in nicht vorschriftsmäßiger Weise auftreten.This delay circuit Vg is with its input to the output m of the OR gate GOl connected. To the outputs of the two blocking elements GS1, GS2, another OR element G02 is connected with its inputs. The exit this OR gate G02 leads to an output terminal a to which, as based on 2 and 3 will become even more apparent, then pulses occur when the pulses of the pulse trains fed to the input terminals el to e4 in occur improperly.

In Fig. 2 ist der Fall veranschaulicht, daß eine der den Eingangsklemmen el bis e4 zugeführten Impulsfolgen in nicht vorschriftsmäßiger Weise auftritt. Gemäß Figur 2 und ebenso gemäß Figur 3 sind die an den Eingangsklemmen el bis e4 auftretenden Impulsfolgen mit Iel bis Ie4 bezeichnet. In entsprechender Weise sind an einzelnen Schaltungspunkten der in Fig. 1 dargestellten Schaltungsanordnung auftretende Impulse bzw.In Fig. 2 the case is illustrated that one of the input terminals el to e4 supplied pulse trains occurs in an improper manner. According to FIG. 2 and also according to FIG. 3 are those occurring at the input terminals e1 to e4 Pulse trains labeled Iel to Ie4. In appropriate way are at individual circuit points of the circuit arrangement shown in FIG. 1 occurring impulses or

Impulsfolgen mit dem Bezugszeichen "I" und dem entsprechenden nachgestellten Bezugszeichen bezeichnet, das den in Frage kommenden Schaltungspunkt in der Schaltungsanordnung gemäß Fig. 1 bezeichnet. So tritt z.B. die in Fig. 2 und 3 mit Im bezeichnete Impulsfolge am Ausgang m des ODER-Gliedes G01 auf. Fernerist in Fig. 2 und ebenso in Fig. 3 längs der jeweils eingetragenen Abszisse angegeben, daß sich die Impulse der. einzelnen Impulsfolgen zwischen den binären Werten "O" und "L" andern können. Wie bereits erwähnt, zeigt Fig. 2 den Fall, daß die ImpUlse einer Impulsfolge der den Eingangsklemmen el bis e4 bei der Schaltungsanordnung gemäß Fig. 1 zageführten Impulsfolgen in nicht vorschriftsmäßiger Weise auftreten. Bei der betreffenden Impulsfolge handelt es sich um die Impulsfolge Ie1. Infolge des Ausbleibens von Impulsen in der Impulsfolge Iel - die ausbleibenden Impulse sind durch gestrichelte Linien angedeutet - fehlt in der Impulsfolge Im zu entsprechenden Zeitpunkten jeweils ein Impuls.Pulse trains with the reference symbol "I" and the corresponding following Reference symbol denotes the relevant circuit point in the circuit arrangement as shown in FIG. For example, the pulse train labeled Im in Figures 2 and 3 occurs at the output m of the OR gate G01. Further in Fig. 2 and also in Fig. 3 indicated along the respective entered abscissa that the pulses of the. individual Pulse sequences can change between the binary values "O" and "L". As already mentioned, Fig. 2 shows the case that the pulses of a pulse train of the input terminals el to e4 in the circuit arrangement according to FIG occur in accordance with regulations. The pulse train in question is the pulse sequence Ie1. As a result of the absence of pulses in the pulse train Iel - the missing impulses are indicated by dashed lines - is absent in the pulse sequence Im, one pulse at a time.

Wie aus Fig. 1 hervorgeht, wird die Impulsfolge Im der Verzögerungsschaltung Vg zugeführt. Am Ausgang g dieser Verzögerungsschaltung Vg tritt die Impulsfolge Ig auf. Wie aus Fig. 2 und ebenso aus Fig. 9 hervorgeht, sind die einzelnen Impulse der Impulsfolge In gegenüber den entsprechenden Impulsen der Impulsfolge Im um die Zeitspanne T verzögert.As is apparent from Fig. 1, the pulse train Im of the delay circuit Vg supplied. The pulse train occurs at the output g of this delay circuit Vg Ig on. As can be seen from FIG. 2 and also from FIG. 9, the individual pulses are of the pulse train In compared to the corresponding pulses of the pulse train Im by Time period T delayed.

Diese Zeitspanne T beträgt im vorliegenden Fall 3 T oder allgemein n T, worin n eine ganze Zahl und worin T die Periodendauer der Impulsfolge Im bedeutet. Der Wert für n ist hier ungleich der Anzahl der überwachten Impulsfolgen Tel bis Ie4 und auch ungleich einer Zahl (z.B.12) gewählt, die in einem ganzzahligen Verhältnis zu der Anzahl (hier z.B.4) der überwachten Impulsfolgen Iel bis Ie4 steht. Der Grund für diese Wahl liegt darin, daß sonst, d.h. bei einem Wert für n, der der Anzahl der überwachten Impulsfolgen Iel bis Ie4 entspräche oder in einem ganzzahligen Verhältnis zu dieser Anzahl stünde, keine stetige Fehlermeldung bei Ausbleiben von Impulsen einer Impulsfolge der überwachten Impuisfolgen gemacht werden könnte.In the present case, this time period T is 3 T or in general n T, where n is an integer and where T is the period of the pulse train Im. The value for n here is not equal to the number of monitored pulse trains Tel bis Ie4 and also unequal to a number (e.g. 12) selected in an integer ratio to the number (here e.g. 4) of the monitored pulse trains Iel to Ie4. The reason for this choice lies in the fact that otherwise, i.e. with a value for n, that of the number of the monitored pulse trains Iel to Ie4 or in an integer ratio for this number there would be no continuous error message if no pulses were received one Pulse train of the monitored pulse trains could be made.

Die an den beiden Schaltungspunkten m und g bei der Schaltungsanordnung gemäß Fig. 1 auftretenden Impulsfolgen Im Ig gemäß Fig. 2 bewirken über die oben erwähnten Verknüpfungsglieder GS1, GS2, G02, das an der Ausgangsklemme a die in Fig. 2 dargestellte Impulsfolge Ia auftritt. Wie ersichtlich, treten die Impulse der Impulsfolge Ia jeweils dann auf, wenn an den Schaltungspunkten m und g Impulse mit unterschiedlichen binären Werten gleichzeitig vorhanden sind. Die Impulse der Tmpulsfolge la stellen somit Fehlermeldeimpülse dar.Those at the two circuit points m and g in the circuit arrangement 1 occurring pulse sequences Im Ig according to FIG. 2 cause over the above mentioned logic elements GS1, GS2, G02, which at the output terminal a in Fig. 2 shown pulse sequence Ia occurs. As can be seen, the impulses occur of the pulse train Ia whenever there are pulses at the circuit points m and g with different binary values are present at the same time. The impulses of The pulse train la therefore represent an error message pulse.

In Fig. 3 ist der Fall veranschaulicht, daß bei einer Impulsfolge der überwachten Impulsfolgen Tel bis Ie4, nämlich bei der Impulsfolge Ie1, ein dem Potential (binärer Wert "L") eines Impulses entsprechendes Dauerpotential auftritt. Es sei an dieser Stelle bemerkt, daß unter Dauerpotenial hier das Auftreten eines dem Potential eines Impulses entsprechenden Potentials zumindest während einer Periode T verstanden wird.In Fig. 3 the case is illustrated that in a pulse train of the monitored pulse trains Tel to Ie4, namely in the case of the pulse train Ie1, a dem Potential (binary value "L") of a pulse corresponding permanent potential occurs. It should be noted at this point that a the potential corresponding to the potential of a pulse at least during one period T is understood.

Infolge des Auftretens eines solchen Dauerpotentials innerhalb der Impulsfolge Iel ergibt sich gemäß Fig. 3, daß die Impulsfolge la abgegeben wird. Bezüglich der Verzögerungsschaltung Vg sind dabei die gleichen Verhaltnisse angenommen wie bei Fig. 2.As a result of the occurrence of such a permanent potential within the Pulse train Iel results according to FIG. 3, that the pulse train la is emitted. The same relationships are assumed with regard to the delay circuit Vg as in Fig. 2.

Demgemäß ist die Verzögerungsdauer r der Verzögerungsschaltung Vg gleich 3 T.Accordingly, the delay period r of the delay circuit is Vg equal to 3 T.

Bezüglich der Dimensionierung der Verzöerungsschaltung Vg sei noch bemerkt, daß die Verzögerungsdauer f dieser Verzögerungaschaltung entsprechend der Anzahl an sogenannten Bewertungen eines Fehlers bei Auftreten eines dem Potential eines Impulses entsprechenden Dauerpotentials bei einer Impulsfolge zu wählen ist. Betrachtet man in diesem Zusammenhang die Impulsfolge Ia gemäß Fig. 3, so ergibt sich, daß für die Abgabe von jeweils drei aufeinanderfolgenden Impulsen in der Impulsfolge Ia die Verzbgerungsdauer r der Verzögerungsschaltung Vg mit 3 T zu wählen ist. Eine derartige "Mehrfachbewertung " des betreffenden Fehlers (Dauerpotential) ist zuweilen. erwünscht, um durch Störungen verursachte Fehlermeldungen weitgehend auszuschließen.Regarding the dimensioning of the delay circuit Vg noted that the delay duration f of this delay circuit corresponding to the Number of so-called evaluations of an error when one of the potentials occurs a continuous potential corresponding to a pulse is to be selected for a pulse train. If one considers the pulse sequence Ia according to FIG. 3 in this connection, the result is that for the delivery of three consecutive pulses in the pulse train Ia the delay duration r of the delay circuit Vg is to be selected as 3T. One such "multiple rating "of the error concerned (permanent potential) is sometimes. desirable in order to largely avoid error messages caused by malfunctions to exclude.

In Fig. 4 ist eine Schaltungsanordnung gezeigt, mit deren Hilfe die Impulsfolgen von zwei Impulsgeneratoren überwacht werden können. Bezüglich dieser Impulsgeneratoren ist angenommen, daß sie jeweils eine Reihe von Impulsfolgen abgeben, deren Impulse jeweils mit gleicher Folgefrequenz, aber solcher Phasenverschiebung auftreten, daß keine zeitliche Überlappung der Impulse einer Impulsfolge mit Impulsen der jeweils übrigen Impulsfolgen auftritt, die von dem jeweiligen Impulsgenerator abgegeben werden. Im übrigen ist angenommen, daß die Impulse jeweils entsprechender Impulsfolgen beider Impulsgeneratoren zeitlich koinzident auftreten.Es ist also angenommen, daß die beiden Impulsgenerstoren völlig synchron arbeiten.In Fig. 4, a circuit arrangement is shown, with the help of which the Pulse trains from two pulse generators can be monitored. Regarding this Pulse generators are assumed to each emit a series of pulse trains, their pulses each with the same repetition frequency, but such a phase shift occur that no time overlap of the pulses of a pulse train with pulses of the other pulse trains that occur from the respective pulse generator be delivered. In addition, it is assumed that the pulses are each more appropriate Pulse sequences of both pulse generators occur at a time coincident assumed that the two pulse generators work completely synchronously.

Gemäß Fig. 4 ist ferner angenommen, daß jeder der beiden Impulegeneratoren vier Impulsfolgen entsprechend dem Beispiel gemäß Fig. 1 abgibt. Die Impulse der von jeweils einem Impulsgenerator abgegebenen Impulsfolgen werden den Eingangsklemmen e1 bis e4 bzw. el' bis e4' jeweils eines ODER-Gliedes G01 bzw. G01' zugeführt. An dem Ausgang des ODER-Gliedes GO1 sind zwei Sperrglieder GS1, GS2 mit ihrem Signaleingang bzw. Sperreingang direkt angeschlossen. An den Ausgang des ODER- Gliedes G01 sind zwei Sperrglieder GS1', GS2' mit ihrem Signaleingang bzw.4, it is also assumed that each of the two pulse generators emits four pulse trains according to the example of FIG. The impulses of Pulse sequences emitted by one pulse generator each are connected to the input terminals e1 to e4 or el 'to e4' are each supplied to an OR element G01 or G01 '. At the output of the OR element GO1 are two blocking elements GS1, GS2 with their signal input or blocking input connected directly. At the output of the OR gate G01 are two blocking elements GS1 ', GS2' with their signal input resp.

Sperreingang direkt angeschlossen. Ferner ist an den Ausgang des ODER-Gliedes GO1 ein UND-Glied GU1 mit seinem einen Eingang angeschlossen. In entsprechender Weise ist ein UND-Glied GU1' mit seinem einen Eingang an den Ausgang des ODER-Gliedes GO1' angeschlossen. An den Ausgang des ODER-Gli-edes G01 ist ferner der eine Eingang eines UND-Gliedes GU2' angeschlossen, während an den Ausgang des ODER-Gliedes G01' der eine Eingang eines weiteren UND-G-liedes GU2 angeschlossen ist. Die beiden UND-Glieder GU1, GU2 führen über e.in ODER-Glied G03 dem .EingXsng einer Verzögerungsschaltung Vg hin. In entsprechender Weise führen die Ausgänge der beiden UND-Glieder GU1', GU2' über ein ODER-Glied GO3? zu dem Eingang einer Verzögerungsschaltung Vg' hin. An die Ausgänge dieser Verzögerungsschaltungen Vg und Vg' sind die bereits genannten Sperrglieder in der in Fig. 1 bereits gezeigten Weise angeschlossen. Die Ausgänge der betreffenden Sperrglieder sind über ein ODER-Glied G02 bzw. G02' mit einer Ausgangsklemme a bzw. a' verbunden. Die zuvor genannten UND-Glieder GU1, GU2 und GU1', GU2' sind, wie die entsprechenden Bezeichnungen in Fig. 4 erkennen lassen, mit ihrem jewei-ls anderen Eingang an=die Ausgangsklemme a bzw. a' ihrer zugehörigen Überwachungss¢haltung angeschlossen, und zwar die UND-Glieder GU1 und.GUl' jeweils unmittelbar und die UND-Glieder GU2, GU2' jeweils über ein Negationsglied, das in Fig. 4 nicht näher dargestellt ist.Blocking input connected directly. It is also connected to the output of the OR gate GO1 an AND gate GU1 connected to its one input. In appropriate Way is an AND gate GU1 'with its one input to the output of the OR gate GO1 'connected. One input is also at the output of the OR gate G01 of an AND element GU2 ', while to the output of the OR element G01' one input of another AND-G element GU2 is connected. The two AND gates GU1, GU2 lead via e.in OR gate G03 to the .EingXsng of a delay circuit Vg out. The outputs of the two AND gates GU1 ', GU2 ' via an OR gate GO3? to the input of a delay circuit Vg 'out. They are already at the outputs of these delay circuits Vg and Vg ' mentioned locking members connected in the manner already shown in FIG. the Outputs of the blocking elements in question are connected to an OR element G02 or G02 ' an output terminal a or a 'connected. The aforementioned AND gates GU1, GU2 and GU1 ', GU2' are, as the corresponding designations in Fig. 4 indicate, with its respective other input an = the output terminal a or a 'of its associated Monitoring ¢ attitude connected, namely the AND gates GU1 und.GUl 'respectively immediately and the AND gates GU2, GU2 'each have a negation element that is in Fig. 4 is not shown in detail.

Die Verzögerungsschaltungen Vg und Vg' sind so bemessen, daß ihre Verzögerungsdauer v = T ist. Mit Rücksicht auf die obigen Ausführungen zu den Fig. 2 und 3 ist damit der Wert für n - 1 gewählt. Durch diese Dimensionierung und durch die entsprechende Ansteuerung der jeweils als Umschalter wirkenden UND-Glieder GU1, GU2 und GU1', GU2' ist es mit Hilfe der in Fig. 4 dargestellten Schaltung möglich, auch dann an den entsprechenden Ausgangsklemmen a bzw. a' Pehlermeldeimpulse zu erhalten, wenn der jeweilige Impulsgenerator völlig ausfällt. So würden z.B. an der Ausgangsklemme a bei der Schaltungsanordnung gemäß Fig. 4 Fehlermeldeimpulse fortlaufend auftreten, wenn der Impulsgenerator ausgefallen wäre, dessen Impulsfolgen den Eingangsklemmen ei bis e4 zugeführt werden, d.h. von dem überhaupt keine Impulse mehr abgegeben werden.The delay circuits Vg and Vg 'are sized so that their Delay time v = T is. With regard to the above remarks on Figs. 2 and 3, the value for n - 1 is selected. Through this dimensioning and through the corresponding control of the AND elements GU1, which act as changeover switches, GU2 and GU1 ', GU2' it is possible with the help of the circuit shown in Fig. 4, also then to the corresponding output terminals a or a 'fault signaling impulses received if the respective pulse generator fails completely. E.g. the output terminal a in the circuit arrangement according to FIG. 4 error message pulses would occur continuously if the pulse generator had failed, its pulse trains the input terminals ei to e4, i.e. from which no pulses at all more to be given away.

In entsprechender Weise würden an der Ausgangsklemme a' Fehlermeldeimpulse auftreten, wenn der Impulsgenerator ausgefallen wäre, dessen Impulsfolgen den Eingangsklemmen el' bis e4' zugeführt werden. Bei der Schaltungsanordnung gemäß Fig. 4 ist dabei angenommen, daß jeweils nur ein Impulsgenerator ausfallen kann. Es sei hier bemerkt, daß bei höheren Impulsfolgefrequenzen an den Ausgangsklemmen a, a' vorzugsweise nach Flipflops angeschlossen sind.In a corresponding manner, error message pulses would be sent to the output terminal a ' occur if the pulse generator had failed, its pulse trains the input terminals el 'to e4' are supplied. In the circuit arrangement according to FIG. 4, this is included assumed that only one pulse generator can fail at a time. It should be noted here that at higher pulse repetition frequencies at the output terminals a, a 'preferably after flip-flops are connected.

Die in Fig. 5 dargestellte Schaltungsanordnung, die in Verbindung mit der in Fig. 4 dargestellten Schaltungsanordnung verwendet werden kann, dient dazu, von zwei entsprechenden Impulsfolgen, die von den beiden in Verbindung mit Pig. 4 genannten Impulsgeneratoren geliefert werden, im Dtörungsfalle des einen Impulsgenerators nur die Impulsfolge ddes intakten Impulsgenerators abzugeben. Arbeiten beide Impulsgeneratoren einwandfrei, so werden die Impulse der betreffenden beiden Impulsfolgen gleichzeitig der Ausgangsklemme b zugeführt. Im einzelnen enthält die Schaitungsanordnung mäß Fig. 5 zwei UND-Glieder GU3, GU4, die ausgangsseitig über ein ODER-Glied G04 mit der Ausgangsklemme b verbunden sind. Die betreffenden Verknpüfungsglieder GU3, GU4 und G04 weisen jeweils einen negierten Ausgang auf. Dem einen Eingang des UND-Gliedes GU3 wird die von dem einen Impulsgenerator gelieferte Impulsfolge Ien zugeführt. In entsprechender Weise wird dem einen Eingang des UND-Gliedes GU4 die Impulsfolge Ien' des anderen Impulsgenerators zugeführt. Einem weiteren Eingang des jeweiligen UND-Gliedes GU3, GU4 wird jeweils das negierte Ausgangssignal der in Fig. 4 dargestellten ODER-Glieder G02, G02' zugeführt. Demgemäß sind die Eingangsklemmer: mit denen die zuletzt erwähnten Eingänge der beiden UND-Glieder GU3 und GU4 verbunden sind, mit a und 8' bezeichnet. An die mit Ien und Ien' bezeichneten Klemmen der Schaltungsanordnung gemäß Fig. 5 ist ein UND-Glied GU6 mit seinen Eingängen angeschlossen. Der Ausgang dieses UND-Gliedes GU6 ist hier negiert; er führt zu einem Eingang eines weiteren UND-Gliedes GU5 hin, dessen Ausgang negiert und zu jeweils einem weiteren Eingang der beiden genannten UND-Glieder GU3, GU4 hinführt. An die Eingangsklemmen a und a' ist ein ODER-Glied GOS mit seinen Eingängen angeschlossen. Der Ausgang dieses ODER-Gliedes G05 ist an einen weiteren Eingang des genannten UND-Gliedes GU5 angeschlossen. Jeweils ein weiterer Eingang des UND-Gliedes GU5 ist mit dem Ausgang eines der beiden UND-Glieder GU3, GU4 verbunden.The circuit arrangement shown in Fig. 5, which in connection can be used with the circuit arrangement shown in FIG. 4, is used in addition, of two corresponding pulse trains, which are associated with the two Pig. 4 mentioned pulse generators are supplied, in the event of failure of the one The impulse generator only delivers the impulse sequence d of the intact impulse generator. work Both pulse generators work properly, so the pulses of the two concerned Pulse trains are simultaneously fed to output terminal b. In detail, the Circuit arrangement according to FIG. 5, two AND gates GU3, GU4, the output side over an OR gate G04 are connected to the output terminal b. The relevant links GU3, GU4 and G04 each have a negated output. One entrance of the AND gate GU3 is the pulse sequence Ien supplied by the one pulse generator fed. In a corresponding manner, one input of the AND gate GU4 is the Pulse train Ien 'supplied to the other pulse generator. Another entrance of the respective AND element GU3, GU4 is the negated output signal of the OR gates G02, G02 'shown in FIG. 4 are supplied. Accordingly, the input clamps are: with which the last-mentioned inputs of the two AND gates GU3 and GU4 are connected are, denoted by a and 8 '. To the terminals labeled Ien and Ien 'of the In the circuit arrangement according to FIG. 5, an AND gate GU6 is connected to its inputs. The output of this AND element GU6 is negated here; it leads to an entrance of a further AND gate GU5, whose output is negated and to a further one Input of the two AND gates mentioned GU3, GU4 leads there. To the input terminals an OR gate GOS is connected to its inputs to a and a '. The exit this OR gate G05 is connected to a further input of the said AND gate GU5 connected. Another input of the AND element GU5 is connected to the Output of one of the two AND gates GU3, GU4 connected.

Treten bei der in Fig. 5 dargestellten Schaltungsanordnung an den Eingangsklemmen Ien und Ien' jeweils koinzident Impulse auf - eine Voraussetzung, wie sie in Verbindung mit Fig. 4 bereits aufgezeigt worden ist - und arbeiten beide Impulsgeneratoren fehlerfrei,dd. liegen an den Eingangsklemmen a und a' jeweils Signale "L", so treten an den Ausgängen beider UND-Glieder GU3 und GU4 jeweils koinzident Impulse auf. Damit treten an der Ausgangsklemme b entsprechende "L"-Impulse auf. Tritt an einer der Klemmen len oder 8 bzw.Occur in the circuit arrangement shown in FIG at the input terminals Ien and Ien 'each have coincident pulses - a prerequisite, as has already been shown in connection with FIG. 4 - and both work Pulse generators error-free, dd. are at the input terminals a and a 'respectively Signals "L" occur coincident at the outputs of both AND gates GU3 and GU4 Impulses. Corresponding "L" pulses thus occur at output terminal b. If one of the terminals len or 8 resp.

len' oder a' ein "o"-Signal bzw. -Impuls auf, so wird vom Ausgang des mit dieser Eingangsklemme verbundenen UND-Gliedes GU3 bzw. GU4 ein "L"-Impuls bzw. -Signal abgegeben, während vom Ausgang des jeweils anderen VND-Gliedes GU4 bzw. GU3 nach wie vor "O"-Impulse abgegeben werden damit tritt an der Ausgangsklemme b die Impulsfolge auf, die von dem intakten Impulsgenerator geliefert wird. Abschließend sei noch darauf hingewiesen, daß die verknüpfungsglieder GU3, GU4 und G5 gewährleisten, daß lediglich auf gleichsinnige Wechsel der Impulse der Impulsfolgen Ien, len' an der Ausgangsklemme b Impulse auftreten.len 'or a' to an "o" signal or pulse, the output of the AND element GU3 or GU4 connected to this input terminal an "L" pulse or signal output, while the output of the other VND element GU4 or GU3 continue to emit "O" pulses, so that occurs at the output terminal b records the pulse train delivered by the intact pulse generator. Finally it should also be noted that the links GU3, GU4 and G5 ensure that only on the same direction change of the pulses of the pulse trains Ien, len 'on pulses occur at output terminal b.

3 Patentansprüche 5 Figuren3 claims 5 figures

Claims (3)

..P a t e n t ans p r ü c h e 1. S Schaltungsanordnung zur Überwachung von Impulsfolgen, deren Impulse bei ordnungsgemäßem Auftreten jeweils dieselbe Pulsfrequenz aufweisen, in Bezug auf die Impulse der jeweils übrigen Impulsfolgen aber derart phasenverschoben sind, daß keine zeitliche Überlappung von Impulsen der verschiedenen Impulsfolgen auftritt, d a d u r c- h g e k e n n -...P a t e n t ans p r ü c h e 1. S Circuit arrangement for monitoring of pulse trains, the pulses of which have the same pulse frequency when properly occurring have, but in relation to the pulses of the remaining pulse sequences in each case are out of phase so that no temporal overlap of pulses of the different Pulse sequences occur, which can be n -. z e i c h n e t , daß zur Erkennung des Ausbleibens wenigstets eines Impulses einer Impuls folge und/oder des Auftretens eines dem Potential e-ines Impulses; der zu überwachenden Impuls folgen -entsprechenden Dauerpotentials Impulse sämtlicher Impulsfolgen (Ie1 bis Ie4) den Eingängen (e1 bis e4) eines ODER-Gliedes (GO1) zugeführt werden, an dessen Ausgang (m) ein erstes Sperrglied (GS1) mit seinem Signal eingang und ein zweites Sperrglied (GS2) mit seinem Sperreingang angeschlossen ist, daX das erste Sperrglied (GS1) mit seinem Sperreingang und das zweite Sperrglied (GS2) mit seinem Signaleingang an den Ausgang (m) des ODER-Gliedes (G01) über eine Verzögerungsschaltung (Vg) angeschlossen ist, die eine Verzögerungsdàuer von Q= T . n besitzt, worin T die Periode der Folgefrequenz der am Ausgang (m) des ODER-Gliedes (G01) bei ordnungsgemäßem Betrieb auftretenden Impulse (Im) und n eine ganze Zahl bedeuten, die vorzugsweise ungleich der Anzahl der zu überwachenden Impulsfolge gen und vorzugsweise auch ungleich einer Zahl ist, die einem ganzzahligen Vielfachen der Anzahl der zu überwachenden Impulsfolge) entspricht, und daß die Ausgänge der beiden Sperrglieder (GS1, GS2)- gegebenenfalls über ein weiteres ODER-Glied (GO2) an einen Schaltungspunkt (a) angeschlossen sind, von dem bei nichtordnungsgemäßem Auftreten der Impulse wenigstens einer der überwachten Impulsfolgen (Ie1 bis Ie4) wenigstens ein Fehlermeldeimpuls (Ia) abgegeben wird. notices that there is at least one in order to detect the absence Pulse of a pulse train and / or the occurrence of a potential e-ines pulse; the impulse to be monitored follows - corresponding continuous potential impulses of all Pulse trains (Ie1 to Ie4) are fed to the inputs (e1 to e4) of an OR gate (GO1) are, at whose output (m) a first blocking element (GS1) input with its signal and a second blocking element (GS2) is connected to its blocking input, daX the first blocking element (GS1) with its blocking input and the second blocking element (GS2) with its signal input to the output (m) of the OR gate (G01) via a delay circuit (Vg) is connected, which has a delay duration of Q = T. n, where T the period of the repetition frequency at the output (m) of the OR gate (G01) with proper Operation occurring pulses (Im) and n mean an integer, preferably unequal to the number of pulse trains to be monitored and preferably also unequal is a number that is an integral multiple of the number to be monitored Pulse train) and that the outputs of the two blocking elements (GS1, GS2) - possibly connected to a circuit point (a) via a further OR element (GO2) are, of which at least one of the monitored pulse trains (Ie1 to Ie4) emitted at least one error message pulse (Ia) will. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e -k e n n z -e i c ii n e t , daß bei Lieferung von Impulsfolgen von zwei gesonderten Impulsgeneratoren, von denen jed-er Impulsgenerator Impulsfolgen abgibt, deren Impulse be ordnungsgemäßem Auftreten jeweils dieselbe Pulsfrequenz aufweisen, in Bezug auf die Impulse der jeweils übrigen Impulsfolgen des betreffenden Impulsgenerators aber derart phasenverschoben sind, daß keine zeitliche Überlappung von Impulsen der verschiedenen Impulsfolgen des betreffenden Impulgenerators auftritt, wobei entsprechende Impulsfolgen beider Impulsgeneratoren jeweils ohne gegenseitige Phasenverschiebung auftreten, jeweils die von einem Impulsgenerator abgegebenen Impulsfolgen -über ein gesondertes ODER-Glied (GO1, GO1') zusammengefaßt sind, an dessen Ausgsn-g ein erstes Sperrglied (GS1, t') mit seinem Signaleingang und ein zweites Sperrglied (GS2 GS2') mit seinem Sperreingang direkt angeschlossen ist1 daß das erste Sperrglied (GS1, GS1') mit seinem Sperreingang und das zweite Sperrglied (GS2, GS2') mit seinem Signaleingang an den betreffenden Ausgang des ODER-Gliedes (Gol, GO1') Aber eine Verzögerungsschaltung (Vg, Vg') angeschlossen ist, die eine der Periodendauer (T) der am Ausgang des betreffenden ODER-Gliedes (G01, GO1') bei ordnungsgemäßem Betrieb auftretenden Impulse entsprechende Verzögerungsdauer (#) besitzt, und daß die jeweils mit entsprechenden Eingängen an den Ausgang eines ODER-Gliedes (GO1 bzw. G01') angeschlossenen Sperrglieder (GS1, GS2 bzw. GS1', GS2') ausgangsseltig jeweils gegebenenfalls über ein weiteres ODER-Glied (G02 bzw. G02') an Steuereingänge ton Umschaltegliedern (GU1, GU1, GO3 bzw. GU1', GU2', GO3') angeschlossen sind, welche den Eingang der jeweiligen Verzögerungsschaltung (Vg bzw Vg'), an deren Ausgang die betreffenden Sperrglieder (GS1, GS2 bzw. GS1', GS2') jeweils angeschlossen sind, zwischen dem Ausgang des ODER-Gliedes (GO1 bzw. GO1'), an dessen Ausgang die betreffenden Sperrglieder (GS1, GS" bzw GSl', GS2') angeschlossen sind, und dem Ausgang des ODER-Gliedes (GO1' bzw. G01), dem die Impulsfolien des jeweils anderen Impulsgenerators zugeführt werden, umzuschalten gestatten.2. Circuit arrangement according to claim 1, d a d u r c h g e -k e n n z -e i c ii n e t that when delivering pulse trains from two separate pulse generators, of which each pulse generator emits pulse trains, the pulses of which are proper Occurrence in each case have the same pulse frequency, in relation to the pulses of the each remaining pulse sequences of the pulse generator in question but so out of phase are that no time overlap of pulses of the different pulse trains of the pulse generator in question occurs, with corresponding pulse trains of both Pulse generators each occur without mutual phase shift, respectively the pulse trains emitted by a pulse generator via a separate OR element (GO1, GO1 ') are combined, at the output of which a first locking element (GS1, t ') with its signal input and a second blocking element (GS2 GS2') with its blocking input is directly connected1 that the first blocking element (GS1, GS1 ') with its blocking input and the second blocking element (GS2, GS2 ') with its signal input to the relevant Output of the OR gate (Gol, GO1 ') but a delay circuit (Vg, Vg') connected is one of the period (T) at the output of the relevant OR gate (G01, GO1 ') pulses occurring during normal operation, corresponding delay duration (#), and that each with corresponding inputs to the output of a OR element (GO1 or G01 ') connected blocking elements (GS1, GS2 or GS1', GS2 ') output via another OR element if necessary (G02 or G02 ') connected to control inputs ton switching elements (GU1, GU1, GO3 or GU1 ', GU2', GO3 ') are, which the input of the respective delay circuit (Vg or Vg '), to their Output the relevant blocking elements (GS1, GS2 or GS1 ', GS2') each connected are, between the output of the OR element (GO1 or GO1 '), at whose output the relevant blocking elements (GS1, GS "or GSl ', GS2') are connected, and the Output of the OR element (GO1 'or G01) to which the impulse foils of the other Pulse generator are supplied to allow to switch. 3. Schaltungsanordnung nach Anspruch 2, d a d u r c h g e -k e n n z e i c h n e t , daß von den genannten Sperrgliedern (GS1, GS2 bzw. GS1', GS2') jeweils abgegebene Fehlermeldeimpulse zusätzlic-h dazu herangezogen werden, von den beiden Impulsgeneratoren jeweils nur einen Impulsgenerator, insbesondere den störungsfreie Impulsfolgen liefernden Impulsgenerator, für die Abgabe seiner Impulsfolgen bereitzustellen.3. Circuit arrangement according to claim 2, d a d u r c h g e -k e n n z e i c h n e t that of the mentioned blocking elements (GS1, GS2 or GS1 ', GS2') error message pulses emitted in each case can also be used by the two pulse generators each have only one pulse generator, in particular the pulse generator delivering interference-free pulse trains for the delivery of its pulse trains provide. L e e r s e i t eL e r s e i t e