DE2014137A1 - Monitored OR element - Google Patents

Description

ftberwachtes ODER-Glied Die Erfindung bezieht sich auf ein Verfahren zum. überwachen eines ODER-Gliedes. Monitored OR gate The invention relates to a method to the. monitor an OR element.

Fur das fehlerfreie Funktionieren von industriellen Steuerungen, die aus elektronischen Bausteinen aufgebaut sind, ist es erforderlich, die Bausteine zu überwachen und deren eventuellen Funktionsausfall zu signalisieren.For the correct functioning of industrial controls that are made up of electronic building blocks, it is necessary to use the building blocks to monitor and to signal their possible malfunction.

Bei einer bekannten Steuervorrichtung werden die Bausteine dadurch überwacht, und das aus ihnen aufgebaute Steuerungssystem.In a known control device, the building blocks are thereby monitored, and the control system built from them.

ist dann voll funktionsfähig, wenn das Ausgangssignal dem Wechsel eines Eingangssignales fehlerfrei folgen kann. Zusätzlich werden an bestimmte Steuervorrichtungen, wie es z. B. ein Reaktorschutzsystem darstellt, weitere Forderungen gestellt. So darf eine vom Betriebszustand des Reaktors geforderte Abschaltung nicht blockiert werden, wenn ein Baustein ausgefallen ist.is fully functional when the output signal changes can follow an input signal without errors. In addition, certain control devices how it z. B. represents a reactor protection system, made further demands. So a shutdown required by the operating state of the reactor must not be blocked if a module has failed.

Andererseits darf die Anlage durch den Ausfall eines Bausteines nicht abgeschaltet werden.On the other hand, the system must not be allowed to operate due to the failure of a module be switched off.

Aufgabe der Erfindung ist es, ein Verfahren zum Uberwachen eines aus mehreren Netzwerken und einer Transistorschaltung gebildeten ODER-Gliedes, wobei die Ausgänge der Netzwerke in einem Summierpunkt zusammengefaßt sind und auf den Eingang der Transistorschaltung wirken, so daß an deren Ausgang ein Frequenzsignal erscheint, wenn an einem der Eingänge oder wenn an mehreren Eingängen der Netzwerke - dann Jedoch phasengleich -ein Frequenzsignal anliegt, anzugeben, welches die genannten Forderungen erfüllt.The object of the invention is to provide a method for monitoring an off multiple networks and a transistor circuit formed OR gate, wherein the outputs of the networks are summarized in a summing point and on the Input of the transistor circuit act so that a frequency signal at its output appears if at one of the inputs or if at several inputs of the networks - Then, however, in phase - a frequency signal is applied to indicate which of the mentioned Requirements met.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß dem ODER-Glied eine überwachungsstufe derart zugeordnet ist, daß an deren Ausgang ein Frequenzsignal erscheint, wenn Jeder Eingang der Netzwerke von einem Frequenzsignal beaufschlagt wird, und daß an deren Ausgang kein Frequenzsignal erscheint und dieses ausgewertet wird, wenn ein Bauelement innerhalb der Netzwerke ausfällt, oder wenn nicht jeder Eingang der Netzwerke von einem Frequenzsignal beaufschlagt wird.The object is achieved according to the invention in that the OR gate a monitoring stage is assigned in such a way that a frequency signal at its output appears when a frequency signal is applied to each input of the networks and that no frequency signal appears at its output and this is evaluated if a component fails within the networks, or if not everyone Input of the networks is acted upon by a frequency signal.

Im folgenden wird die Erfindung an Hand des in der Figur dargestellten Ausführungsbeispiels näher erläutert, wobei zugleich weitere der Ausgestaltung der Erfindung dienenden Merkmale aufgezeigt werden. In der Figur sind mit 1, 2, 3 Netzwerke mit Je einem Eingang E 1, E 2, E 3 bezeichnet. Jedes Netzwerk 1, 2, 3 enthält Je einen Regenerierverstärker 4, 5, 6, deren Eingänge mit je einem Eingang E 1, E 2, E 3 der Netzwerke 1, 2, 3 verbunden sind. Die Ausgänge der Regenerierverstärker 4, 5, 6 führen über Je eine Reihenschaltung eines Kondensators 7, 8, 9 mit einem Widerstand lo, 11, 12 ZU einen Summierpunkt 13.In the following the invention is illustrated in the figure with reference to the Embodiment explained in more detail, at the same time further the design of the Invention serving features are shown. In the figure are 1, 2, 3 networks each designated with an input E 1, E 2, E 3. Each network 1, 2, 3 contains each a regeneration amplifier 4, 5, 6, the inputs of which each have an input E 1, E 2, E 3 of the networks 1, 2, 3 are connected. The outputs of the regeneration amplifiers 4, 5, 6 each lead via a series connection of a capacitor 7, 8, 9 with one Resistance lo, 11, 12 TO a summing point 13.

In den Reihenschaltungen der Kondensatoren 7, 8, 9 mit den Widerständen lo, 11, 12, sind in Durchlaßrichtung beanspruchte Dioden 14, 15, 16 angeschlossen, die zu dci Bezugspotential M führen.In the series connections of the capacitors 7, 8, 9 with the resistors lo, 11, 12, diodes 14, 15, 16 which are stressed in the forward direction are connected, which lead to the reference potential M.

Der Summierpunkt 13 ist nit dem Eingang E einer einstufigen, mit eines Transistor 18 in Emitterschaltung betriebenen Transistorstufe 17 verbunden.The summing point 13 is a single-stage with the input E, with one Transistor 18 connected in the emitter circuit operated transistor stage 17.

Der Emitter des Transistors 18 liegt auf dem Bezugspotential M. Der Kollektor des Transistors 18 ist über eine Reihenschaltung, bestehend aus einer Diode 19 mit einem Widerstand 20, an eine Yersorgungsspannungsquelle+UB angeschlossen. Das Ausgangssignal der Transistorstufe 17 wird an einer zwischen der Diode 19 nna den Widerstand 20 liegenden Klemme A abgegriffen.The emitter of transistor 18 is at reference potential M. Der The collector of the transistor 18 is via a series circuit consisting of a Diode 19 with a resistor 20 connected to a supply voltage source + UB. The output signal of the transistor stage 17 is at one between the diode 19 nna the resistor 20 lying terminal A is tapped.

Die Basis des Transistors 18 ist über den Widerstand 21 mit der Versogungsspannungsquelle+UB verbunden. Der Punkt E ist außerdem über eine Diode 22 mit der Basis eines in Emitterschaltung betriebenen Transistors 24 einer einstufigen tn)erwachungsschaltung 23 verbunden. Der Emitter des Transistors 24 liegt auf den Bezugspotential M. Der Kollektor des Transistors 24 ist über eine Reihenschaltung, bestehend aus einer Diode 25 mit einem Widerstand 26, an die Versogungsspannungsquelle+UB angeschlossen.The base of the transistor 18 is connected to the supply voltage source + UB via the resistor 21 tied together. The point E is also via a diode 22 with the base of an emitter circuit operated transistor 24 of a single-stage tn) wake-up circuit 23 connected. The emitter of the transistor 24 is at the reference potential M. The collector of the Transistor 24 is a series circuit consisting of a diode 25 with a Resistor 26, connected to the supply voltage source + UB.

Das Ausgangssignal der Überwachungsschaltung 23 wird an einer zwischen der Diode 25 und dem Widerstand 26 liegenden Klemme S abgegriffen. Die Basis des Transistors 24 ist über einen Widerstend 27 nit der Bersorgungsspannungsquelle+UB und über eine Diode 28 nit den Bezugspotential n verbunden.The output of the monitoring circuit 23 is at an between the diode 25 and the resistor 26 lying terminal S tapped. The basis of the The transistor 24 is connected to the supply voltage source + UB via a resistor 27 and connected to the reference potential n via a diode 28.

Die Wirkungsweise des Verfahrens ist folgende: Die Netzwerke 1,2,3 stellen mit der Transistorstufe 17 ein ODER-Glied dar, an dessen Ausgang A ein Frequenzsignal - das ist eine Rechtckspannung bestimmter Frequenz und Amplitude -erscheint, wenn an einem der Netzwerkeingänge E 1, E 2 oder E 3 oder phasengleich an zwei oder drei Netzwerkeingängen ein Frequenzsignal anliegt.The method works as follows: The networks 1,2,3 represent with the transistor stage 17 an OR gate, at whose output A a frequency signal - this is a square wave voltage of a certain frequency and amplitude - appears when at one of the network inputs E 1, E 2 or E 3 or in phase with two or three A frequency signal is present on the network inputs.

Die Basis des Transistors 18 ist mittels des Widerstandes 21 schwach positiv vorgespannt, so daß bei fehlendem oder zu kleinem Eingangssignal am Eingang E der Transistorstufe 17 der Transistor 18 leitend ist und am Ausgang A nahezu das Bezugspotential M anliegt.The base of the transistor 18 is weak by means of the resistor 21 positively biased, so that if there is no or too small an input signal at the input E of transistor stage 17, transistor 18 is conductive and at output A almost that Reference potential M is present.

Im folgenden wird zunächst der Fall betrachtet, daß an allen Eingängen E 1, E 2, E 3 der Netzwerke 1, 2, 3 phasengleich ein Frequenzsignal anliegt, wie es im störungsfreien Betrieb des Ausführungsbeispiels der Fall ist. Die Frequenzsignale werden von den Regenerierverstärkern 4, 5, 6 auf den Pegel der Versorgungsspannung normiert. Die positiven Impulse der normierten Frequenzsignale werden über die Dioden 14, 15, 16 zum Bezugspotential M abgeleitetX HBhrend die negativen Impulse über die Widerstände lo, 11, 12 und über den Summierpunkt 13 dem Eingang E der Transistorstufe 17 zugeführt werden und den Transistor 18 sperren. Am Ausgang A der Transistorstufe 17 wird damit im Takt der negativen Impulse ein Frequenzsignal abgegriffen.In the following, the case is first considered that at all inputs E 1, E 2, E 3 of the networks 1, 2, 3 a frequency signal is applied in phase, as it is the case in the trouble-free operation of the exemplary embodiment. The frequency signals are from the regeneration amplifiers 4, 5, 6 to the level of the supply voltage normalized. The positive pulses of the normalized frequency signals are transmitted via the diodes 14, 15, 16 derived from the reference potential M X HB While the negative pulses continue the resistors lo, 11, 12 and via the summing point 13 to the input E of the transistor stage 17 are supplied and block the transistor 18. At output A of the transistor stage 17 a frequency signal is tapped off in time with the negative pulses.

Die negativen Impulse steuern erfindungsgemäß auch die Uberwachungsschaltung 23, die die Aufgabe hat, das ODER-Glied, bestehend aus den Netzwerken 1, 2, 3 und der Transistorstufe 17, zu überwachen, d. h. anzuzeigen, wenn nicht alle Eingänge E 1, E 2, E 3 der Netzwerke 1, 2, 3 mit einem Frequenzsignal belegt sind, oder wenn ein Baustein der Netzwerke 1, 2, 3 ausgefallen ist.According to the invention, the negative pulses also control the monitoring circuit 23, which has the task of the OR gate, consisting of the networks 1, 2, 3 and the transistor stage 17 to monitor, d. H. indicate if not all inputs E 1, E 2, E 3 of networks 1, 2, 3 are assigned a frequency signal, or if a component of networks 1, 2, 3 has failed.

Im Gegensatz zu dem Transistor 18 ist der Transistor 24 durch den Widerstand 27 stark positiv vorgespannt, das bewirkt, daß nur ein kräftiger Strom, der fließt, wenn alle Eingänge E 1, E 2, E 3 der Netzwerke 1, 2, 3 mit einem Frequenzsignal belegt sind, den Transistor 24 zu steuern vermag. Am Ausgang S der Transistorstufe 23 erscheint dann genau wie am Ausgang A der Transistorstufe 17 ein Frequenzsignal. Für den Fall, daß nur an einem Eingang oder an zwei Eingängen der Netzwerke 1, 2, 3 ein Frequenzsignal anliegt,erscheint zwar auch weiterhin ein solches am Ausgang A der Transistorstufe 17, der geringere Strom ist jedoch nicht mehr in der Lage, den Transistor 24 in den Sperrzustand zu steuern, so daß am Ausgang S der Uberwachungsschaltung 23 kein Frequenzsignal ansteht. Dieses Feh-. len eines Ausgangssignales an S wird in einer nicht dargestellten Meldeeinrichtung ausgewertet.In contrast to the transistor 18, the transistor 24 is through the Resistor 27 strongly positively biased, which means that only a strong current, which flows when all inputs E 1, E 2, E 3 of networks 1, 2, 3 with a frequency signal are occupied, the transistor 24 is able to control. At the output S of the transistor stage 23 then appears just like at the output A of the transistor stage 17, a frequency signal. In the event that only one input or two inputs of networks 1, 2, 3 a frequency signal is present, one still appears at the output A of the transistor stage 17, but the lower current is no longer in able to control the transistor 24 in the blocking state, so that at the output S the monitoring circuit 23 is no frequency signal. This mistake. len one The output signal at S is evaluated in a reporting device, not shown.

Auch der Ausfall eines Bausteines innerhalb der Netzwerke 1, 2, 3 wird durch Fehlen eines Frequenzsignales am Ausgang S der Überwachungsstufe gemeldet, ohne daß am Ausgang A der Transistorstufe 17 das Frequenzsignal verschwindet.Also the failure of a component within the networks 1, 2, 3 is reported by the absence of a frequency signal at output S of the monitoring stage, without the frequency signal disappearing at the output A of the transistor stage 17.

Ein weiteres erfinderisches Merkmal ist die im Kollektorkreis der Kollektor-Basisdiode des Transistors 24 entgegengeschal tete Diode 25. Sie kann in entsprechender Weise auch in den Kollektorkreis anderer Transistorstufen - in dem Ausführungsbeispiel in den Kollektorkreis des Transistors 18 - gelegt werden, Durch die Diode 25 bzw. 19 wird vorteihafterweise die Übertragung eines Frequenzsignals von der Basis des je welligen Transistors 24 bzw. 18 zu dem jeweiligen Ausgang S bzw. A verhindert, sofern eine Unterbrechung im Emitterkreis des Transistors 24 bzw. ia auftritt. Another inventive feature is that in the collector circuit of the Collector-base diode of transistor 24 Gegengeschal ended diode 25. You can in a corresponding manner in the collector circuit of other transistor stages - in the embodiment in the collector circuit of the transistor 18 - are placed, The diode 25 or 19 advantageously enables the transmission of a frequency signal from the base of each wavy transistor 24 or 18 to the respective output S. or A prevents if there is an interruption in the emitter circuit of transistor 24 or generally occurs.

Claims (4)

Patentansprüche:Patent claims: Verfahren zum Uberwachen eines aus mehreren Netzwerken (1, 2, 3) und einer Transistorschaltung (17) gebildeten ODER-Gliedes, wobei die Ausgänge der Netzwerke in einem Summierpunkt (13) zusammengefaßt sind und auf den Eingang (E) der Transistorschaltung (17) wirken, so daß an deren Ausgang (A) ein Frequenzsignal erscheint, wenn an einem der Eingänge (E 1, E 2, E 3) oder wenn an mehreren Eingängen (E 1, E 2, E 3) der Netzwerke (1, zu 2, 3) - dann jedoch phasengleich - ein Frequenzsignal anliegt, dadurch mekennzeichnet, daß dem ODER-Glied eine Überwachungsstufe (23) derart zugeordnet ist, daß an deren Ausgang (S) ein Frequenzsignal erscheint, wenn jeder Eingang (E 1, E 2, E 3) der Netzwerke (1, 2, 3) von einem Frequenzsignal beaufschlagt wird, und daß an deren Ausgang (S) kein Frequenzsignal erscheint und dieses ausgewertet wird, wenn ein Bauelement innerhalb der Netzwerke (1, 2, 3) ausfällt, oder wenn nicht jeder Eingang (E 1, E 2, E 3) der Netzwerke (1, 2, 3) von einem Frequenzsignal beaufschlagt wird.Method for monitoring one of several networks (1, 2, 3) and a transistor circuit (17) formed OR gate, the outputs of the networks are combined in a summing point (13) and to the input (E) of the transistor circuit (17) act so that a frequency signal appears at its output (A) when at one of the inputs (E 1, E 2, E 3) or if at several inputs (E 1, E 2, E 3) the Networks (1, to 2, 3) - but then in phase - a frequency signal is present, characterized in that the OR element is assigned a monitoring stage (23) in this way is that at its output (S) a frequency signal appears when each input (E 1, E 2, E 3) of the networks (1, 2, 3) is acted upon by a frequency signal, and that no frequency signal appears at its output (S) and this is evaluated if a component within the networks (1, 2, 3) fails, or if not every input (E 1, E 2, E 3) of the networks (1, 2, 3) of a frequency signal is applied. 2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1,' dadurch gekennzeichnet, daß die Basis eines in Emitterschaltung betriebenen Transistors (24) über eine in Durchlaßrichtung angeordnete Diode (22) mit dem Eingang (E) der Transistorstufe (17). verbunden ist.2. Arrangement for performing the method according to claim 1, 'thereby characterized in that the base of an emitter-operated transistor (24) via a diode (22) arranged in the forward direction to the input (E) of the Transistor stage (17). connected is. 3. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß der Transistor (24) mittels eines zwischen der Versorgungsspannungsquelle (+UB) und der Basis des Transistors (24) geschalteten Widerstandes (27) stärker vorgespannt ist, als der Transistor (18) der Tranststorschaltung (17).3. Arrangement for performing the method according to claim 1, characterized characterized in that the transistor (24) is connected to the supply voltage source by means of one (+ UB) and the base of the transistor (24) connected resistor (27) stronger is biased than the transistor (18) of the tranststor circuit (17). 4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß in dem Kollektorkreis des Transistors (24) eine der Eollektor-Basis-Strecke des Transistors (24) entgegengesetzt gepolte Diode (25) geschaltet ist.4. Arrangement for performing the method according to claim 1, characterized characterized in that in the collector circuit of the transistor (24) one of the collector-base path of the transistor (24) oppositely polarized diode (25) is connected. L e e r s e i t eL e r s e i t e