DE19952947A1 - Anordnung zum Auslesen von Register-Information - Google Patents
Anordnung zum Auslesen von Register-InformationInfo
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Abstract
Die Erfindung betrifft eine Anordnung zum Auslesen von Register-Information, die in einem Halbleiterchip abgelegt ist, der mit n I/O-Pfaden (I/O 1-n) versehen ist. Die Register-Information ist dabei über wenigstens 2 der n I/O-Pfade (I/O 1-n) parallel aus dem Halbleiterchip auslesbar.
Description
Die vorliegende Erfindung betrifft eine Anordnung zum Ausle
sen von nichtflüchtiger Register-Information, die in einem
Halbleiterchip abgelegt ist, der mit n I/O-(Eingabe/Ausga
be-)Pfaden versehen ist, wobei n < 1 ist. Unter "Information"
ist dabei selbstverständlich auch eine Vielzahl von "Informa
tionen" zu verstehen.
Die Register-Information dient beispielsweise zum Identifi
zieren eines Chips. Sie sagt unter anderem aus, von welcher
speziellen Halbleiterscheibe ein jeweiliger Halbleiterchip
stammt. Weitere Anwendungsgebiete für die Register-Informa
tion betreffen die "Geschichte" des jeweiligen Chips, wie
beispielsweise Tests, die von einem Chip bereits durchlaufen
sind, usw. Derzeit umfaßt die Register-Information etwa
80 Bits. Jedoch wird daran gedacht, die Register-Information
zu erweitern, so daß dann gegebenenfalls die 80 Bits nicht
mehr ausreichend sein werden. Es ist sogar zu erwarten, daß
schon in naher Zukunft die Zahl der 80 Bits erheblich anstei
gen wird und Werte bis zu 1000 erreichen kann.
In derzeit bestehenden Anordnungen ist die Register-Informa
tion in einem Register abgelegt, das über einen I/O-Pfad bzw.
Pin des Halbleiterchips seriell ausgelesen wird. Für ein sol
ches Register kommt jedes geeignete Register in Betracht, das
nicht-flüchtig ist und Information halten kann. Geeignete Re
gister werden beispielsweise durch Fuses, EPROMs usw. gebil
det.
Da die derzeit etwa 80 Bits der Register-Information einzeln
bewertet werden müssen und in bestehenden Testern pro Test
aufruf nur ein Bit ausgelesen wird, nimmt das Auslesen der
Register-Information, einen beträchtlichen Zeitraum in An
spruch.
Während der Herstellung eines Halbleiterchips ist dieser meh
reren Tests unterworfen. Daher muß auch die Register-Informa
tion häufig ausgelesen werden, was wegen der hierfür erfor
derlichen beträchtlichen Zeitdauer äußerst kostenintensiv
ist.
Mit anderen Worten, es besteht schon seit längerem ein erheb
licher Bedarf an einer Anordnung, die in der Lage ist, Regis
ter-Information mit erhöhter Geschwindigkeit auszulesen.
Der Erfindung liegt somit die Aufgabe zugrunde, eine Anord
nung zum Auslesen von Register-Information zu schaffen, die
ein beschleunigtes Auslesen dieser Information erlaubt.
Zur Lösung dieser Aufgabe ist bei einer Anordnung der ein
gangs genannten Art erfindungsgemäß vorgesehen, daß die Re
gister-Information über wenigstens zwei und höchstens die n
I/O-Pfade parallel auslesbar ist. Dabei ist bevorzugt an ein
Auslesen über alle n I/O-Pfade zu denken.
Die vorliegende Erfindung beschreitet damit einen vom bishe
rigen Stand der Technik vollkommen abweichenden Weg: anstelle
eines seriellen Auslesens der Register-Information über nur
einen I/O-Pfad des Halbleiterchips wird erfindungsgemäß diese
Register-Information parallel über - vorzugsweise - alle I/O-
Pfade des Halbleiterchips ausgelesen. Damit kann eine erheb
liche Beschleunigung bei einem Test und dergleichen erreicht
werden: die einzelnen Bits brauchen nicht mehr seriell nach
einander bewertet zu werden, sondern können alle parallel zu
einander und damit gleichzeitig ausgelesen und bewertet wer
den. Hierzu werden bei der erfindungsgemäßen Anordnung die
bestehenden I/O-Pfade des Halbleiterchips in vorteilhafter
Weise ausgenutzt.
In einem ersten Ausführungsbeispiel wird nämlich die Regis
ter-Information in Speicherbänken des Halbleiterchips abge
speichert, so daß sie von dort in üblicher Weise über die
I/O-Pfade abgerufen werden kann. Bei einem zweiten Ausfüh
rungsbeispiel werden in Zuordnung zu den ohnehin vorhandenen
Sekundär-Leseverstärkern nichtflüchtige Register in auf
gesplitteten Bänken vorgesehen, in denen die Register-
Information gespeichert wird.
Das erste Ausführungsbeispiel bietet den Vorteil, daß hier in
den bestehenden Aufbau eines Halbleiterchips praktisch nicht
eingegriffen zu werden braucht; es hat aber den Nachteil, daß
fehlerhafte Speicherbänke gegebenenfalls noch nicht erkannt
sind, weshalb an eine Mehrfachabspeicherung und die Einfüh
rung einer Paritätsprüfung zu denken ist. Bei dem zweiten
Ausführungsbeispiel können eine derartige Mehrfachabspeiche
rung und eine Paritätsprüfung entfallen; es muß aber gering
fügig in den Aufbau des Halbleiterchips eingegriffen werden,
da die Register zum Speichern der Register-Information in den
einzelnen I/O-Pfaden zugeordneten Speicherbänken angeordnet
werden müssen.
Bei beiden Ausführungsbeispielen ist aber, worauf bereits
hingewiesen wurde, der Zeitgewinn bei beispielsweise einem
Testlauf erheblich. Werden nämlich alle n I/O-Pfade zum Aus
lesen der Register-Information parallel herangezogen, so ist
eine Reduktion der Zeit auf 1/n gegenüber herkömmlichen An
ordnungen mit nur einem I/O-Pfad bzw. Pin zum Auslesen der
Register-Information möglich.
Mit anderen Worten, bei der erfindungsgemäßen Anordnung wird
die Register-Information parallel an den maximal zur Verfü
gung stehenden I/O-Pfaden des Halbleiterchips mit hoher Ge
schwindigkeit ausgelesen.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 ein schematisches Schaltbild zur Erläuterung ei
nes Ausführungsbeispiels der Erfindung und
Fig. 2 ein weiteres schematisches Schaltbild zur Erläu
terung eines zweiten Ausführungsbeispiels der
vorliegenden Erfindung.
Fig. 1 zeigt n Speicherbänke 1 1, . . ., 1 n, denen jeweils ein
I/O-Pfad I/O 1, . . ., I/O n über eine I/O-Gatterstufe 2 zuge
ordnet ist. Die Speicherbänke 1 1, . . ., 1 n bilden beispiels
weise das Speicherfeld eines Schreib/Lesespeichers bzw. RAMs.
Dieses Speicherfeld ist über einen Zeilen-Adreß-Decodierer 3
und einen über einen Multiplexer 4 angeschlossenen Spalten-
Adreß-Decodierer 5 adressierbar.
Die Register-Information ist beispielsweise in einem Register
6 in Form einer Vielzahl von Fuses abgelegt.
Bei Aktivierung eines Testmodus-Befehles mittels einer als
"Schalter" wirkenden Einheit 7 wird die Register-Information
aus dem Register 6 über den Multiplexer 4 und die I/O-Gatter
stufe 2 in die verschiedenen Speicherbänke 1 1, . . ., 1 n einge
geben. Dort wird die Register-Information in vorbestimmten
Speicherzellen abgelegt.
Bei Einspeisung eines Lesebefehls über die Decodierer 3, 5
wird die Register-Information aus den Speicherbänken 1 1, . . .,
1 n ausgelesen, wobei ein erstes Bit zu dem I/O-Pfad I/O 1,
ein zweites Bit zu dem I/O-Pfad I/O 2 usw. gesandt wird, so
daß alle Bits der Register-Information parallel ausgelesen
werden können.
Um der Gefahr eines Fehlers infolge einer defekten Speicher
bank zu begegnen, können die Bits der Register-Information
auch in den einzelnen Speicherbänken 1 1, . . ., 1 n mehrfach ab
gespeichert und sodann einer Paritätsprüfung unterworfen bzw.
mit einem Paritätsbit versehen werden.
Fig. 2 zeigt ein zweites Ausführungsbeispiel der Erfindung
mit I/O-Pfaden 10 einzelner Speicherbänke ("1 BANK"), Sekun
där-Leseverstärkern bzw. SSA 11 in jedem I/O-Pfad und Multi
plexern 12, die die einzelnen I/O-Pfade der jeweiligen Spei
cherbänke mit einem Off-Chip-Driver bzw. OCD (Ausgangstrei
ber) 13 verbinden, an denen die jeweiligen I/O-Anschlüsse
I/O 1, I/O 2, . . ., I/O n liegen.
Parallel zu den I/O-Pfaden 10 sind vor den Sekundär-Lesever
stärkern 11 Fuses 8 vorgesehen, die entweder unterbrochen
("1") oder nicht unterbrochen ("0") sind. Diese Fuses 8 lie
gen zwischen Bezugspotential und einem Multiplexer 9, der den
Sekundär-Leseverstärkern 11 vorgeschaltet ist und enthalten
die Register-Information. Anstelle der Fuses 8 können auch
EPROMs oder ähnliche nichtflüchtige Speicherelemente vorge
sehen werden.
Die Lieferung eines Testmode-Signals von der Einheit 7 führt
zur Aktivierung der in den Fuses 8 gespeicherten Register-
Information, so daß diese über die Multiplexer 9, die Sekun
där-Leseverstärker 11, die Multiplexer 12 und den OCD 13 zu
den einzelnen I/O-Anschlüssen I/O 1, . . ., I/O n ausgegeben
wird.
Damit ist ein Hochgeschwindigkeitstransfer von auf dem Halb
leiterchip gespeicherter Register-Information zu einem exter
nen System, insbesondere einem Tester, möglich. Durch Steige
rung der Transferfrequenz kann dabei eine noch höhere Ge
schwindigkeit für das Auslesen der Register-Information er
zielt werden.
Claims (7)
1. Anordnung zum Auslesen von nichtflüchtiger Register-In
formation, die in einem Halbleiterchip abgelegt ist, der
mit n I/O-Pfaden (I/O 1, I/O 2, . . ., I/O n) versehen ist,
wobei n < 1 ist,
dadurch gekennzeichnet, daß
die Register-Information über wenigstens zwei und höchs
tens n I/O-Pfade parallel auslesbar ist.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß
die Register-Information in Speicherbänken (1 1, 1 2, . . .,
1 n) des Halbleiterchips abspeicherbar ist.
3. Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß
die Register-Information in Sekundärleseverstärkern (11)
zugeordneten Registern (8) abgespeichert ist.
4. Anordnung nach Anspruch 2,
dadurch gekennzeichnet, daß
die Register-Information aus einem Register (6) über ei
nen in einem Testmode ansteuerbaren Multiplexer (4) und
eine I/O-Gatterstufe (2) in den Speicherbänken (1 0, 1 1,
. . ., 1 n) abspeicherbar ist.
5. Anordnung nach Anspruch 3,
dadurch gekennzeichnet, daß
die Register (8) über einen durch einen Testmode ansteu
erbaren Multiplexer (9) und den Sekundär-Leseverstärker
(11) auslesbar sind.
6. Anordnung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß
die Register-Information über alle n I/O-Pfade (I/O 0,
I/O 1, . . ., I/O n) parallel auslesbar ist.
7. Anordnung nach Anspruch 3 oder 5,
dadurch gekennzeichnet, daß
die Register durch Fuses, EPROMs oder ähnliche nicht-
flüchtige Speicherelemente gebildet sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999152947 DE19952947B4 (de) | 1999-11-03 | 1999-11-03 | Anordnung zum Auslesen von Register-Information |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE1999152947 DE19952947B4 (de) | 1999-11-03 | 1999-11-03 | Anordnung zum Auslesen von Register-Information |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19952947A1 true DE19952947A1 (de) | 2001-05-23 |
DE19952947B4 DE19952947B4 (de) | 2007-02-01 |
Family
ID=7927807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE1999152947 Expired - Fee Related DE19952947B4 (de) | 1999-11-03 | 1999-11-03 | Anordnung zum Auslesen von Register-Information |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19952947B4 (de) |
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- 1999-11-03 DE DE1999152947 patent/DE19952947B4/de not_active Expired - Fee Related
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Also Published As
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