DE19950360B4 - Phase locked loop (PLL) clock with programmable delay and programmable frequency - Google Patents

Phase locked loop (PLL) clock with programmable delay and programmable frequency Download PDF

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Abstract

Phasenregelkreis (PLL)-Taktgeber mit programmierbarer Frequenz, um, bezogen auf ein Referenzsignal, ein Taktsignal zu erzeugen, wobei der PLL-Taktgeber umfasst:
mehrere erste Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der ersten Frequenzteiler mit dem Referenzsignal verbunden sind,
einen ersten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer ersten Auswahl-Eingabe, worin die Eingabeterminals des ersten Multiplexers mit den Ausgabeterminals der ersten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem ersten Multiplexer durch die erste Auswahl-Eingabe ausgewählt wird, um zu dem Ausgabeterminal des ersten Multiplexers zu koppeln,
mehrere zweite Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der zweiten Frequenzteiler mit einem Rückkopplungssignal verbunden sind,
einen zweiten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer zweiten Auswahl-Eingabe, worin die Eingabeterminals des zweiten Multiplexers mit den Ausgabeterminals der zweiten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem zweiten Multiplexer durch die zweite...A phase locked loop (PLL) programmable frequency clock generator for generating a clock signal with respect to a reference signal, the PLL clock comprising:
a plurality of first frequency dividers each having an input terminal and an output terminal, wherein the input terminals of the first frequency dividers are connected to the reference signal,
a first multiplexer having a plurality of input terminals, an output terminal and a first select input, wherein the input terminals of the first multiplexer are connected to the output terminals of the first frequency dividers such that one of the input signals to the first multiplexer is selected by the first select input to to couple to the output terminal of the first multiplexer,
a plurality of second frequency dividers each having an input terminal and an output terminal, wherein the input terminals of the second frequency dividers are connected to a feedback signal,
a second multiplexer having a plurality of input terminals, an output terminal, and a second select input, wherein the input terminals of the second multiplexer are connected to the output terminals of the second frequency dividers such that one of the input signals to the second multiplexer is latched by the second multiplexer;

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft allgemein einen Taktgeber mit einem Phasenregelkreis (PLL)-Taktgeber mit programierbarem Laufzeitunterschied und programmierbarer Frequenz.The The present invention relates generally to a clock having a Phase locked loop (PLL) clock with programmable delay difference and programmable frequency.

Mit fortschreitender Entwicklung der Halbleitertechnologie steigt die Taktfrequenz von digitalen Schaltkreisen immer mehr an. Für Entwickler wird daher das Problem der Takt-Synchronization ein wichtiger Faktor. Die Takt-Synchronization beinhaltet nicht nur ein einziges Taktsignal, sondern viele Taktsignale. Im allgemeinen wird der Laufzeitunterschied eines Taktsignals durch den Taktgeber und die Belastung, bezogen auf eine Open-Loop-Konfiguration, bestimmt. Wird die Spurlänge vom Taktgeber zur Belastung größer oder steigt die Belastung, dann wird das Problem des Signal-Laufzeitunterschieds des Taktsignal größer. So können sich beispielsweise viele Bauelemente auf einem Computer-Motherboard einen einzigen Taktgeber teilen. Auch kann sich die Speichergröße in Abhängigkeit von anderen Anforderungen des Verwenders dynamisch ändern. Darüber hinaus gibt es nach Praxis-Bedarf viele Interface-Slots zur Verbindung mit peripheren Geräten. Die Änderung der Speichergröße und die Anzahl an peripheren Geräten werden daher die Belastung am Taktsignal verändern. Es ist daher nicht verwunderlich, dass die Open-Loop-Konfiguration das Problem des Signal-Laufzeitunterschieds nicht lösen kann. Andererseits besteht ein Bedarf, die Frequenz eines Taktsignals zu verändern. Werden alle Taktsignale durch externe Taktgeber geliefert, dann kann eine Änderung der Takt-Frequenz schwierig sein, da die Frequenz der Taktsignale festgelegt wurde.With the progressive development of semiconductor technology is increasing Clock frequency of digital circuits more and more. For developers Therefore, the problem of clock synchronization becomes an important factor. The clock synchronization does not just include a single clock signal, but many clock signals. In general, the transit time difference a clock signal by the clock and the load related to an open-loop configuration. Is the track length of Clock for loading larger or If the load increases, then the problem of the signal transit time difference becomes the clock signal is greater. So can for example, many components on a computer motherboard share a single clock. Also, the memory size depending on dynamically change from other user requirements. Furthermore there are many interface slots for connection according to practical needs with peripheral devices. The change the memory size and the Number of peripheral devices will therefore change the load on the clock signal. It is therefore not surprising that the open-loop configuration has the problem of signal skew not solve can. On the other hand, there is a need, the frequency of a clock signal to change. If all clock signals are supplied by external clocks, then can be a change the clock frequency will be difficult as the frequency of the clock signals was determined.

In der DE 3843261 A1 ist beispielsweise eine Schaltungsanordnung zur Steuerung der Phase eines Taktsignals beschrieben, bei welcher eine noch höhere Frequenz als die des Taktsignals nicht erforderlich ist. In der DE 3843261 A1 ist eine Schaltungsanordnung zur Steuerung der Phase eines Taktsignals, offenbart, wobei eine Verzögerungskette, mit einer Laufzeit von mindestens einer Periodendauer des Taktsignals, Abgriffe enthält, die sich bezüglich der Phasenlage voneinander um jeweils ein Inkrement unterscheiden, welches kleiner ist als die Periodendauer des Taktsignals, dabei kann eine Steuereinrichtung, jeweils einer der Abgriffe über eine Umschalteinrichtung mit einem Ausgang verbinden, um die Phasenlage zu steuern.In the DE 3843261 A1 For example, a circuit arrangement for controlling the phase of a clock signal is described in which an even higher frequency than that of the clock signal is not required. In the DE 3843261 A1 a circuit arrangement for controlling the phase of a clock signal, disclosed, wherein a delay chain, with a running time of at least one period of the clock signal, contains taps, which differ with respect to the phase angle from each other by an increment which is smaller than the period of the clock signal, In this case, a control device, each one of the taps connect via a switching device with an output to control the phase position.

Die 1 ist ein schematisches Blockdiagramm eines Computer-Motherboards mit einem herkömmlichen Taktgeber, worin ein einziger Taktgeber 150 die Taktsignale CPU_CLK und SYS_CLK liefert. Das Taktsignal CPU_CLK liefert Signale zu einer CPU 110 und einem Chipsatz 120, während das Taktsignal SYS_CLK über einen Bus 130 Signale zu dem Chipsatz 120 und den Elementen 141 bis 14N liefert. Da der Chipsatz 120 für Steueroperationen des Computer-Motherboards verantwortlich ist, muss er sowohl auf das Taktsignal SYS_CLK als auch das Taktsignal CPU_CLK Bezug nehmen. Die Elemente 141 bis 14N sind periphere Geräte. Da unterschiedlich viele periphere Geräte mit dem Computer-Motherboard verbunden werden können, ändert sich die Belastung am Taktsignal SYS_CLK in Abhängigkeit von der Anzahl an angeschlossenen Geräten. Die Veränderung der Belastung am Taktsignals SYS_CLK beeinflußt den Laufzeitunterschied des Taktsignals und damit die Stabilität des gesamten Systems.The 1 is a schematic block diagram of a computer motherboard with a conventional clock, wherein a single clock 150 the clock signals CPU_CLK and SYS_CLK supplies. The clock signal CPU_CLK supplies signals to a CPU 110 and a chipset 120 while the clock signal SYS_CLK is over a bus 130 Signals to the chipset 120 and the elements 141 to 14N supplies. Because the chipset 120 is responsible for control operations of the computer motherboard, it must refer to both the SYS_CLK clock signal and the CPU_CLK clock signal. The Elements 141 to 14N are peripheral devices. Since different numbers of peripheral devices can be connected to the computer motherboard, the load on the clock signal SYS_CLK changes depending on the number of connected devices. The change in the load on the clock signal SYS_CLK influences the transit time difference of the clock signal and thus the stability of the entire system.

Können mehrere Taktsignale von dem Chipsatz 120 zu Elementen innerhalb des Systems geliefert werden, dann können Entwickler den Laufzeitunterschied der Taktsignale besser steuern, um eine höhere Stabilität und Haltbarkeit des Systems zu erreichen. Weiterhin kann die Frequenz der Taktsignale mit einem Computerprogramm dynamisch verändert werden.Can have multiple clock signals from the chipset 120 to provide elements within the system, developers can better control the skew of the clock signals to achieve greater stability and durability of the system. Furthermore, the frequency of the clock signals can be changed dynamically with a computer program.

Zusammengefaßt weist ein herkömmlicher Taktgeber die folgenden Nachteile auf

  • (1) Werden Taktsignale von externen Taktgebern bereitgestellt, dann kann die Frequenz der Taktsignale nur schwer verändert werden, insbesondere von einem Computerprogramm;
  • (2) Das bereitgestellte, auf einer Open-Loop-Konfiguration basierende Taktsignal wird durch die Veränderung der Belastung beeinflußt, was bei der Steuerung des Laufzeitunterschieds des Taktsignals größte Probleme bereitet und infolgedessen für die Stabilität des Systems.
In summary, a conventional clock has the following disadvantages
  • (1) If clock signals are provided from external clocks, then the frequency of the clock signals can be changed only with difficulty, in particular by a computer program;
  • (2) The provided clock signal based on an open-loop configuration is affected by the change of the load, which causes the largest problems in controlling the delay time difference of the clock signal and, consequently, the stability of the system.

Es ist daher eine Aufgabe der vorliegenden Erfindung einen Phasenregelkreis (PLL)-Taktgeber mit programmierbarer Frequenz bereitzustellen, um die erzeugte Taktfrequenz dynamisch zu verändern.It Therefore, an object of the present invention is a phase locked loop (PLL) clock with programmable frequency to the generated clock frequency to change dynamically.

Es ist eine weitere Aufgabe der Erfindung einen PLL-Taktgeber mit programmierbarem Laufzeitunterschied bereitzustellen, so daß der Laufzeitunterschied des Taktsignals dynamisch eingestellt werden kann.It Another object of the invention is a programmable PLL clock To provide delay difference, so that the transit time difference of Clock signal can be set dynamically.

Diese Aufgaben werden durch den PLL-Taktgeber gemäß Anspruch 1 oder gemäß Anspruch 2 gelöst.These Problems are solved by the PLL clock according to claim 1 or claim 2 solved.

In den Unteransprüchen sind vorteilhafte Ausführungsformen der Erfindung beschrieben.In the dependent claims are advantageous embodiments of the invention.

Die vorliegende Erfindung betrifft daher einen Phasenregelkreis (PLL)-Taktgeber mit programmierbarer Frequenz und programmierbarem Laufzeitunterschied, bei dem ein auf ein Referenzsignal bezogenes Taktsignal erzeugt wird. Der Taktgeber enthält mehrere erste Verzögerungselemente mit jeweils einem ersten Terminal und einem zweiten Terminal, einen ersten Multiplexer, mehrere zweite Verzögerungselemente mit jeweils einem ersten Terminal und einem zweiten Terminal, einen zweiten Multiplexer, und einen PLL-Taktgeber.The present invention therefore relates to a programmable frequency phase locked loop (PLL) clock having a programmable delay difference, in which a signal to a reference signal related clock signal is generated. The clock includes a plurality of first delay elements each having a first terminal and a second terminal, a first multiplexer, a plurality of second delay elements each having a first terminal and a second terminal, a second multiplexer, and a PLL clock.

Die ersten Verzögerungselemente sind in Reihe geschaltet, indem das zweite Terminal des ersten Verzögerungselements mit dem ersten Terminal des benachbarten ersten Verzögerungselements verbunden ist. Das erste Terminal eines der ersten Verzögerungselemente ist mit dem Referenzsignal verbunden.The first delay elements are connected in series by the second terminal of the first delay element connected to the first terminal of the adjacent first delay element is. The first terminal of one of the first delay elements is with the Reference signal connected.

Der erste Multiplexer enthält mehrere Eingabeterminals, ein Ausgabeterminal und eine erste Auswahl-Eingabe. Die Eingabeterminals des ersten Multiplexers sind mit dem Referenzsignal verbunden bzw. mit den zweiten Terminals der ersten Verzögerungselemente, so daß eines der Eingabesignale zu dem ersten Multiplexer durch die erste Auswahl-Eingabe ausgewählt wird, um mit dem Ausgabeterminal des ersten Multiplexers zu koppeln.Of the contains first multiplexer multiple input terminals, an output terminal, and a first selection input. The input terminals of the first multiplexer are connected to the reference signal connected to the second terminals of the first delay elements, so that one the input signals to the first multiplexer through the first selection input selected is to couple to the output terminal of the first multiplexer.

Die zweiten Verzögerungselemente sind in Reihe geschaltet, indem das zweite Terminal eines zweiten Verzögerungselements mit dem ersten Terminal eines benachbarten zweiten Verzögerungselements verbunden ist. Das erste Terminal eines der zweiten Verzögerungselement ist mit einem Rückkoppelungssignal gekoppelt.The second delay elements are connected in series by the second terminal of a second delay element with the first terminal of an adjacent second delay element connected is. The first terminal of one of the second delay element is with a feedback signal coupled.

Der zweite Multiplexer umfaßt mehrere Eingabeterminals, ein Ausgabeterminal und eine zweite Auswahl-Eingabe. Die Eingabeterminals des zweiten Multiplexers sind mit dem Rückkoppelungssignal bzw. den zweiten Terminals der zweiten Verzögerungselemente verbunden, so daß eines der Eingabe-Signale zu dem zweiten Multiplexer von der zweiten Auswahl-Eingabe ausgewählt wird, um mit dem Ausgabeterminal des zweiten Multiplexer zu kuppeln.Of the second multiplexer multiple input terminals, an output terminal, and a second selection input. The input terminals of the second multiplexer are connected to the feedback signal or connected to the second terminals of the second delay elements, so that one the input signals to the second multiplexer from the second selection input selected is to couple with the output terminal of the second multiplexer.

Der PLL-Signalgeber umfaßt ein erstes Eingabeterminal, ein zweites Eingabeterminal und ein Ausgabeterminal. Das erste Eingabeterminal des PLL-Signalgebers ist mit dem Ausgabeterminal des ersten Multiplexers verbunden und das zweite Eingabeterminal des PLL-Signalgebers ist mit dem Ausgabeterminal des zweiten Multiplexers verbunden. Das Taktsignal wird von dem Ausgabeterminal des PLL-Signalgebers erzeugt und zurückgegeben, um über eine leitfähige Leitung als Rückkoppelungssignal zu dienen.Of the Includes PLL signaler a first input terminal, a second input terminal and an output terminal. The first input terminal of the PLL buzzer is with the output terminal connected to the first multiplexer and the second input terminal of the PLL buzzer is connected to the output terminal of the second multiplexer connected. The clock signal is from the output terminal of the PLL signal generator created and returned, to over a conductive Line as feedback signal to serve.

Gemäß der vorliegenden Erfindung liefert das Taktsignal, das zum Mittelpunkt der leitfähigen Leitung rückgeführt wird, um als Rückkoppelungssignal zu dienen, die von den externen Geräten benötigten Taktsignale.According to the present Invention provides the clock signal to the center of the conductive line is returned, as a feedback signal to serve the clock signals required by the external devices.

Der vorstehend aufgeführte PLL-Signalgeber in dem PLL-Taktgeber umfaßt mehrere erste Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, einem dritten Multiplexer, mehrere zweite Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, einen vierten Multiplexer, einem PLL-Kernschaltkreis, mehrere dritte Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal und einen fünften Multiplexer.Of the listed above PLL signal generator in the PLL clock comprises a plurality of first frequency divider each with an input terminal and an output terminal, a third multiplexer, a plurality of second frequency divider with one each Input terminal and an output terminal, a fourth multiplexer, a PLL core circuit, several third frequency divider each with an input terminal and an output terminal and a fifth multiplexer.

Die Eingabeterminals der ersten Frequenzteiler sind mit dem Ausgabeterminal des ersten Multiplexers verbunden.The Input terminals of the first frequency divider are connected to the output terminal connected to the first multiplexer.

Die dritten Multiplexer umfassen mehrere Eingabeterminals, ein Ausgabeterminal und einen dritten Wahl-Input. Die Inut-Terminals des dritten Multiplexers sind mit den Ausgabeterminals des ersten Frequenzteilers verbunden, so daß eines der Eingabe-Signale zu dem dritten Multiplexer von dem dritten Wahl-Input gewählt wird, um es mit dem Ausgabeterminal de dritten Multiplexers zu verbinden.The third multiplexers include a plurality of input terminals, an output terminal and a third choice input. The inut terminals of the third multiplexer are connected to the output terminals of the first frequency divider, so that one the input signals to the third multiplexer is selected from the third choice input, to connect to the output terminal of the third multiplexer.

Die Eingabeterminals der zweiten Frequenzteiler sind mit dem Ausgabeterminal des zweiten Multiplexers verbunden.The Input terminals of the second frequency divider are connected to the output terminal connected to the second multiplexer.

Der vierten Multiplexer umfaßt mehrere Eingabeterminals, ein Ausgabeterminal und eine vierte Auswahl-Eingabe. Die Eingabeterminals des vierten Multiplexers sind mit den Ausgabeterminals der zweiten Frequenzteiler verbunden, so daß eines der Eingabesignale zu dem vierten Multiplexer von der vierten Auswahl-Eingabe gewählt wird, um zu dem Ausgabeterminal des vierten Multiplexers zu kuppeln.Of the fourth multiplexer multiple input terminals, an output terminal, and a fourth selection input. The input terminals of the fourth multiplexer are connected to the output terminals the second frequency divider connected so that one of the input signals to the fourth multiplexer is selected from the fourth selection input, to couple to the output terminal of the fourth multiplexer.

Der PLL-Kernschaltkreis umfaßt ein Referenz-Eingabeterminal, ein Rückkoppelungs-Eingabeterminal und ein Ausgabeterminal. Der PLL-Kernschaltkreis erzeugt ein Signal am Ausgabeterminal basierend auf dem Phasenunterschied zwischen den Signalen am Referenz-Eingabeterminal und dem Rückkoppelungs-Eingabeterminal. Das Referenz-Eingabeterminal ist mit dem Ausgabeterminal des dritten Multiplexers gekuppelt und das Rückkoppelungs-Eingabeterminal ist zu dem Ausgabeterminal des vierten Multiplexers gekuppelt.Of the PLL core circuit includes a reference input terminal, a feedback input terminal and an output terminal. The PLL core circuit generates a signal on Output terminal based on the phase difference between the signals at the reference input terminal and the feedback input terminal. The reference input terminal is coupled to the output terminal of the third multiplexer and the feedback input terminal is coupled to the output terminal of the fourth multiplexer.

Die Eingabeterminals der dritten Frequenzteiler sind mit dem Ausgabeterminal des PLL-Kernschaltkreis verbunden.The Input terminals of the third frequency divider are connected to the output terminal connected to the PLL core circuit.

Der fünfte Multiplexer umfaßt mehrere Eingabeterminals und ein Ausgabeterminal. Die Eingabeterminals des fünften Multiplexers sind mit den Ausgabeterminals der dritten Frequenzteiler verbunden und das Taktsignal wird von dem Ausgabeterminal des fünften Multiplexers erzeugt.The fifth multiplexer includes a plurality of input terminals and an output terminal. The input terminals of the fifth multiplexer are connected to the output terminals of the third frequency divider, and the clock signal is outputted from the output terminal generated by the fifth multiplexer.

Die anliegenden Zeichnungen sollen ein besseres Verständnis der Erfindung geben. Die Zeichnungen erläutern erfindungsgemäße Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. In den ZeichnungenThe accompanying drawings are intended to provide a better understanding of Give invention. The drawings illustrate embodiments of the invention and together with the description serve to explain the principles of Invention. In the drawings

1 ist ein schematisches Blockdiagramm eines Computer-Motherboards, bei dem ein herkömmlicher Taktgeber eingesetzt wird; 1 Fig. 10 is a schematic block diagram of a computer motherboard employing a conventional clock;

2 ist ein Blockdiagramm, eines Phasenregelkreis (PLL)-Signalgebers mit pro grammierbarer Frequenz gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung; 2 Figure 4 is a block diagram of a programmable frequency phase locked loop (PLL) signal generator in accordance with a preferred embodiment of the present invention;

3 ist ein Blockdiagramm eines Phasenregelkreis (PLL)-Taktgebers mit programmierbarer Frequenz und programmierbarem Laufzeitunterschied; und 3 Figure 12 is a block diagram of a programmable frequency phase locked loop (PLL) clock with programmable skew; and

4 ist ein schematisches Blockdiagramm eines Computer-Motherboards, bei dem ein PLL-Taktgeber eingesetzt wird. 4 Figure 12 is a schematic block diagram of a computer motherboard employing a PLL clock.

Die erfindungsgemäßen Ausführungsformen werden nun ausführlich erläutert, wobei Beispiele davon in den anliegenden Zeichnungen gegeben werden. Wo immer möglich werden in den Zeichnungen und in der Beschreibung die gleichen Bezugszeichen verwendet, um das Gleiche oder die gleichen Teile zu bezeichnen.The Embodiments of the invention are now in detail explains examples of which are given in the accompanying drawings. Wherever possible the same reference numbers are used in the drawings and the description, to designate the same or the same parts.

2 ist ein Blockdiagramm eines Phasenregelkreis (PLL)-Signalgebers 200 mit programmierbarer Frequenz gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Wie in 2 gezeigt erzeugt der Signalgeber 200 ein Taktsignal CLK2 mit einer veränderbaren Frequenz, bezogen auf ein Referenzsignal REF_CLK. Der PLL-Signalgeber 200 umfaßt Frequenzteiler 211 bis 21N, einen Multiplexer 220, Frequenzteiler 231 bis 23N, einen Multiplexer 240, einen PLL-Kernschaltkreis 250, Frequenzteiler 261 bis 26N, einen Multiplexer 270 und einen Multiplexer 280. 2 is a block diagram of a phase locked loop (PLL) signal generator 200 programmable frequency according to a preferred embodiment of the present invention. As in 2 shown, the signal generator generates 200 a clock signal CLK2 with a variable frequency, based on a reference signal REF_CLK. The PLL signal generator 200 includes frequency divider 211 to 21N , a multiplexer 220 , Frequency divider 231 to 23N , a multiplexer 240 , a PLL core circuit 250 , Frequency divider 261 to 26N , a multiplexer 270 and a multiplexer 280 ,

Das Referenzsignal REF_CLK ist mit den Eingabeterminals der Frequenzteiler 211 bis 21N verbunden, die die Frequenz des Referenzsignals REF_CLK mit unterschiedlichen Zahlen teilen, um an deren Ausgaben Signale mit unterschiedlichen Frequenzen zu erhalten. Die von den Frequenzteileren 211 bis 21N ausgegebenen Signale werden dann mit den Eingabeterminals des Multiplexers 220 verbunden, der durch eine Auswahl-Eingabe REF_SEL gesteuert wird, so daß eine der Eingaben zu dem Multiplexer 220 als das Ausgabe-Signal REF_CLK' ausgewählt wird. Das Verhältnis zwischen dem Referenzsignal REF_CLK und dem Ausgabe-Signal REF_CLK' vom Multiplexer 220 kann durch das Wahl-Input REF_SEL bestimmt werden.The reference signal REF_CLK is connected to the input terminals of the frequency divider 211 to 21N are connected, which divide the frequency of the reference signal REF_CLK with different numbers to obtain at their outputs signals having different frequencies. The from the frequency dividers 211 to 21N output signals are then sent to the input terminals of the multiplexer 220 which is controlled by a select input REF_SEL such that one of the inputs to the multiplexer 220 as the output signal REF_CLK 'is selected. The ratio between the reference signal REF_CLK and the output signal REF_CLK 'from the multiplexer 220 can be determined by the choice input REF_SEL.

Ein Rückkoppelungs-Signal FB_CLK ist mit Eingabeterminals der Frequenzteiler 231 bis 23N verbunden, die die Frequenz des Rückkoppelungssignal FB_CLK durch unterschiedliche Zahlen teilen, um an deren Ausgaben Signale mit unterschiedlichen Frequenzen zu erhalten. Die von den Frequenzteileren 231 bis 23N ausgegebenen Signale werden dann mit den Eingabeterminals des Multiplexers 240 verbunden, der durch eine Auswahl-Eingabe FB_SEL gesteuert wird, so daß eine der Eingeben zu dem Multiplexer 240 als das Ausgabe-Signal FB-CLK' ausgewählt wird. Das Verhältnis zwischen dem Rückkoppelungssignal FB_CLK und dem Ausgabe-Signal FB_CLK' von dem Multiplexer 240 kann durch die Auswahl-Eingabe FB_SEL bestimmt werden.A feedback signal FB_CLK is with input terminals of the frequency divider 231 to 23N connected, which divide the frequency of the feedback signal FB_CLK by different numbers to obtain at their outputs signals having different frequencies. The from the frequency dividers 231 to 23N output signals are then sent to the input terminals of the multiplexer 240 which is controlled by a select input FB_SEL such that one of the inputs to the multiplexer 240 as the output signal FB-CLK 'is selected. The ratio between the feedback signal FB_CLK and the output signal FB_CLK 'from the multiplexer 240 can be determined by the selection input FB_SEL.

Der PLL-Kernschaltkreis 250 ist für die Hauptfunktionen des PLL-Signalgebers 200 verantwortlich, einschließlich eines Frequenz-Eingabeterminals R_IN, das mit dem von dem Multiplexer 220 ausgegebenen Signal REF_CLK' verbunden ist, einem Rückkoppelung-Eingabeterminal D_IN, das mit dem Ausgabe-Signal FB_CLK' von dem Multiplexer 240 verbunden ist, und eines Ausgabeterminals PO, um ein Ausgabe-Signal CLK zu erzeugen. Der PLL-Kernschaltkreis 250 kann die Frequenz und die Phase des Ausgabe-Signals CLK bezogen auf den Phasenunterschied zwischen dem vom Multiplexer 220 ausgegebenen Signal REF-CLK' und dem vom Multiplexer 240 ausgegebenen Signal FB-CLK' einstellen, so daß der Phasenunterschied zwischen dem Signal REF_CLK' und dem Signal FB_CLK' auf ein Minimum reduziert werden kann.The PLL core circuit 250 is for the main functions of the PLL signal generator 200 responsible, including a frequency input terminal R_IN, that of the multiplexer 220 output signal REF_CLK ', a feedback input terminal D_IN connected to the output signal FB_CLK' from the multiplexer 240 and an output terminal PO to generate an output signal CLK. The PLL core circuit 250 may be the frequency and phase of the output signal CLK relative to the phase difference between that from the multiplexer 220 output signal REF-CLK 'and that of the multiplexer 240 output signal FB-CLK ', so that the phase difference between the signal REF_CLK' and the signal FB_CLK 'can be reduced to a minimum.

Das Ausgabe-Signal CLK von dem Ausgabeterminal PO des PLL-Kernschaltkreises 250 ist mit den Eingabeterminals der Frequenzteiler 261 bis 26N verbunden, die die Frequenz des Signals CLK durch verschiedene Zahlen teilen, wobei als Ausgabe Signale mit unterschiedlichen Frequenz erhalten werden. Die von den Frequenzteilern 261 bis 26N ausgegebenen Signale sind mit den Eingabeterminals beider Multiplexer 270 und 280 verbunden. Eines der Eingaben zu dem Multiplexer 280, der durch eine Auswahl-Eingabe SEL gesteuert wird, wird als das von externen Schaltkreisen benötigte Ausgabe-Taktsignal CLK2 gewählt.The output signal CLK from the output terminal PO of the PLL core circuit 250 is with the input terminals of the frequency divider 261 to 26N are connected, which divide the frequency of the signal CLK by different numbers, being obtained as output signals of different frequency. The from the frequency dividers 261 to 26N output signals are with the input terminals of both multiplexers 270 and 280 connected. One of the inputs to the multiplexer 280 which is controlled by a selection input SEL is selected as the output clock signal CLK2 required by external circuits.

Der Multiplexer 270 erzeugt ein Ausgabe-Signal CLK1, das als das Rückkoppelungs-Signal FB_CLK dient. Das Rückkoppelungs-Signal FB_CLK geht dann über die Frequenzteiler 231 bis 23N und dem Multiplexer 240 unter Bildung eines geschlossenen Phasenregelkreises zu dem Rückkoppelung-Eingabeterminal F_IN des PLL-Kernschaltkreises 250. Die Verwendung des Multiplexers 270 dient nicht zum Auswählen einer Frequenz für das Rückkoppelungs-Signal FB_CLK. Es wird vielmehr dazu verwendet, den Zeitunterschied zwischen den Signalen CLK1 und CLK2 konsistenter zu machen, um den Laufzeitunterschied des Taktsignals besser zu steuern.The multiplexer 270 generates an output signal CLK1 serving as the feedback signal FB_CLK. The feedback signal FB_CLK then goes through the frequency divider 231 to 23N and the multiplexer 240 forming a closed phase locked loop to the feedback input terminal F_IN of the PLL core circuit ses 250 , The use of the multiplexer 270 is not for selecting a frequency for the feedback signal FB_CLK. Rather, it is used to make the time difference between the signals CLK1 and CLK2 more consistent in order to better control the skew of the clock signal.

Basierend auf den vorstehend aufgeführten PLL-Signalgeber 200 ist klar, daß ein Taktsignal CLK2 mit gewünschter Frequenz dadurch erzeugt werden kann, indem die Auswahl-Eingaben REF_SEL, FB_SEL und SEL bezogen auf das Referenzsignal REF_CLK ausgewählt werden. Wenn das Referenzsignal eine Frequenz fr aufweist, dann beträgt das Verhältnis zwischen dem Referenzsignal REF_CLK und dem Signal REF-CLK' N, wie durch die Auswahl-Eingabe REF_SEL bestimmt, dann beträgt das Verhältnis zwischen dem Rückkoppelungs-Signal FB_SEL und dem Signal FB_CLK' D, wie durch die Auswahl-Eingabe FB_SEL bestimmt, und dann beträgt das Verhältnis zwischen den Signalen CLK und CLK1 1. Das durch den PLL-Signalgeber 200 erzeugte Signal CLK besitzt daher die Frequenz fr·N/D. Der Multiplexer 280 wird dazu verwendet, das Taktsignal mit einer gewünschten Frequenz zu wählen. Um Taktsignale mit unterschiedlichen Frequenzen bereitzustellen, die von unterschiedlichen Arten von Schaltkreisen benötigt werden, können mehrere Multiplexer eingesetzt werden.Based on the PLL signalers listed above 200 It will be understood that a clock signal CLK2 of desired frequency can be generated by selecting the select inputs REF_SEL, FB_SEL, and SEL with respect to the reference signal REF_CLK. If the reference signal has a frequency f r , then the ratio between the reference signal REF_CLK and the signal REF-CLK 'N, as determined by the select input REF_SEL, then the ratio between the feedback signal FB_SEL and the signal FB_CLK' D, as determined by the selection input FB_SEL, and then the ratio between the signals CLK and CLK1 is 1. That through the PLL-type signal generator 200 Therefore, the signal CLK generated has the frequency f r · N / D. The multiplexer 280 is used to select the clock signal at a desired frequency. To provide clock signals with different frequencies required by different types of circuits, multiple multiplexers can be used.

Mit dem vorstehend aufgeführten PLL-Signalgeber 200 kann der Laufzeitunterschied von Taktsignalen besser gesteuert werden, was nachstehend ausführlich erläutert wird.With the PLL signaler listed above 200 For example, the delay difference of clock signals can be better controlled, which will be explained in detail below.

Die 3 ist ein Blockdiagramm eines PLL-Taktgebers 300 mit programmierbarer Frequenz und programmierbarem Laufzeitunterschied. Der PLL-Taktgeber 300 erzeugt, basierend auf einem Referenzsignal REF_CLK0, ein Taktsignal CLK1, das von externen Schaltkreisen benötigt wird. Wie in 3 gezeigt, umfaßt der PLL-Taktgeber 300 Verzögerungselemente 311 bis 31N, einen Multiplexer 320, Verzögerungselemente 331 bis 33N, einen Multiplexer 340 und einen PLL-Signalgeber 200. Die Verzögerungselemente 311 bis 31N sind in Reihe geschaltet. Das Referenzsignal REF_CLK0 ist mit dem Eingabeterminal des ersten Verzögerungselements 311 verbunden. Der Multiplexer 320 umfaßt mehrere Eingabeterminals, ein Ausgabeterminal und eine Auswahl-Eingabe. Die Eingabeterminals des Multiplexers 320 werden mit dem Referenzsignal REF_CLK0 gekuppelt bzw. den Ausgaben der Verzögerungselemente. 311 bis 31N. Der Multiplexer 320 wird durch die Auswahl-Eingabe S1 derart gesteuert, daß eine der Eingaben des Multiplexers 320 als das Ausgabe-Signal REF_CLK gewählt wird, das dann zu dem PLL-Signalgeber 200 gekuppelt wird.The 3 is a block diagram of a PLL clock 300 with programmable frequency and programmable delay difference. The PLL clock 300 generates, based on a reference signal REF_CLK0, a clock signal CLK1 required by external circuits. As in 3 shown includes the PLL clock 300 delay elements 311 to 31N , a multiplexer 320 , Delay elements 331 to 33N , a multiplexer 340 and a PLL buzzer 200 , The delay elements 311 to 31N are connected in series. The reference signal REF_CLK0 is connected to the input terminal of the first delay element 311 connected. The multiplexer 320 includes several input terminals, an output terminal, and a selection input. The input terminals of the multiplexer 320 are coupled to the reference signal REF_CLK0 and the outputs of the delay elements, respectively. 311 to 31N , The multiplexer 320 is controlled by the selection input S1 such that one of the inputs of the multiplexer 320 is selected as the output signal REF_CLK, which then to the PLL-signal generator 200 is coupled.

In ähnlicher Art und Weise werden die Verzögerungselemente 311 bis 31N in Reihe geschaltet. Das Rückkoppelungssignal FB_CLK0 wird mit dem Eingabeterminal des ersten Verzögerungselements 331 verbunden. Der Multiplexer 340 umfaßt mehrere Eingabeterminals, ein Ausgabeterminal und eine Auswahl-Eingabe. Die Eingabeterminals des Multiplexers 340 werden mit dem Rückkoppelungssignal FB_CLK0 bzw. den Ausgaben der Verzögerungselemente 311 bis 31N verbunden. Der Multiplexer 340 ist durch die Auswahl-Eingabe S2 derart gesteuert, daß eines der Eingabeterminals des Multiplexers 340 als das Ausgabe-Signal FB_CLK gewählt wird, das dann zu dem PLL-Signalgeber 200 gekuppelt wird.In a similar manner, the delay elements become 311 to 31N connected in series. The feedback signal FB_CLK0 is applied to the input terminal of the first delay element 331 connected. The multiplexer 340 includes several input terminals, an output terminal, and a selection input. The input terminals of the multiplexer 340 be with the feedback signal FB_CLK0 and the outputs of the delay elements 311 to 31N connected. The multiplexer 340 is controlled by the selection input S2 such that one of the input terminals of the multiplexer 340 is selected as the output signal FB_CLK, which then to the PLL signal generator 200 is coupled.

Der PLL-Signalgeber 200 in 3 ist in 2 gezeigt, einschließlich eines Referenz-Eingabeterminals, eines Rückkoppelungs-Eingabeterminals und eines Ausgabeterminals. Das Referenz-Eingabeterminal des PLL-Signalgebers 200 ist mit dem Signal REF_CLK von dem Ausgabeterminal des Multiplexers 320 verbunden, während das Rückkoppelung-Eingabeterminal des PLL-Signalgebers 200 mit dem Signal FB_CLK von dem Ausgabeterminal des Multiplexers 340 verbunden ist. Das Taktsignal CLK1 wird von dem PLL-Signalgeber 200 erzeugt, das über die leitfähige Leitung 350 als das Rückkoppelungs-Signal FB_CLK0 dient. Wie in 2 gezeigt, kann der PLL-Kernschaltkreis 250 in dem PLL-Signalgeber 200 die Frequenz und die Phase des Ausgabe-Signals CLK, basierend auf dem Phasenunterschied zwischen dem Signal REF_CLK' und dem Signal FB_CLK', einstellen, um den Phasenunterschied zwischen dem Signal REF_CLK' und dem Signal FB_CLK' auf ein Minimum zu reduzieren. Der PLL-Signalgeber 200 kann daher das Taktsignal CLK1 basierend auf dem Verhältnis zwischen dem Referenzsignal REF_CLK und dem Rückkoppelungssignal FB_CLK erzeugen.The PLL signal generator 200 in 3 is in 2 including a reference input terminal, a feedback input terminal, and an output terminal. The Reference Input Terminal of the PLL Signal Generator 200 is with the signal REF_CLK from the output terminal of the multiplexer 320 connected during the feedback input terminal of the PLL signal generator 200 with the signal FB_CLK from the output terminal of the multiplexer 340 connected is. The clock signal CLK1 is from the PLL-signal generator 200 generated, via the conductive line 350 as the feedback signal FB_CLK0 is used. As in 2 shown, the PLL core circuit 250 in the PLL buzzer 200 adjust the frequency and phase of the output signal CLK based on the phase difference between the signal REF_CLK 'and the signal FB_CLK' to minimize the phase difference between the signal REF_CLK 'and the signal FB_CLK'. The PLL signal generator 200 Therefore, it can generate the clock signal CLK1 based on the relationship between the reference signal REF_CLK and the feedback signal FB_CLK.

Um die durch die Spurlänge verursachte Signalverzögerung zu berücksichtigen, um den Signal-Laufzeitunterschied besser zu steuern, wird das Taktsignal CLK1 rückgekoppelt und dient über eine letifähige Leitung 350 als Rückkoppelungssignal FB_CLK0.In order to take into account the signal delay caused by the track length in order to better control the signal propagation delay, the clock signal CLK1 is fed back and serves via a let-down line 350 as feedback signal FB_CLK0.

Der PLL-Taktgeber 300 wird daher durch die Auswahl-Eingaben S1 und S2 gesteuert und mittels der Verzögerungselemente 311 bis 31N zwischen dem Referenzsignal REF_CLK0 und dem Signal REF_CLK sowie der Verzögerungselemente 331 bis 33N zwischen dem Rückkoppelungssignal FN_CLK0 und dem Signal FB_CLK eingestellt, so daß der Laufzeitunterschied des Taktsignals CLK1 auf ein Minimum reduziert gesteuert werden kann.The PLL clock 300 is therefore controlled by the selection inputs S1 and S2 and by means of the delay elements 311 to 31N between the reference signal REF_CLK0 and the signal REF_CLK and the delay elements 331 to 33N is set between the feedback signal FN_CLK0 and the signal FB_CLK, so that the propagation delay difference of the clock signal CLK1 can be controlled reduced to a minimum.

Die 4 ist ein schematisches Blockdiagramm eines Computer-Motherboards, bei dem der Phasenregelkreis (PLL)-Taktgeber eingesetzt wird. Wie in 4 gezeigt ist, umfaßt ein Chipsatz 420 PLL-Taktgeber 421 und 422. Der PLL-Taktgeber 421 erzeugt ein Taktsignal CPU_CLK zu einer CPU 410 und der PLL-Taktgeber 422 erzeugt ein Taktsignal SYS_CLK über einen Bus 430 zu den Elementen 441 bis 44N, basierend auf einem Referenzsignal SREF von einem Referenzsignalgeber 450. Die PLL-Taktgeber 421 und 422, die eine Struktur, wie in 3 gezeigt aufweisen, erzeugen die Taktsignale CPU_CLK und SYS_CLK basierend auf dem Referenzsignal SREF des Referenzsignalgebers 450. Die Frequenz und der Laufzeitunterschied des von den PLL-Taktgebern 421 und 422 erzeugten Taktsignalen CPU_CLK und SYS_CLK können separat eingestellt werden, so daß Taktsignale mit einer gewünschten Frequenz erhalten werden können und so daß der Laufzeitunterschied zwischen den Taktsignalen CPU_CLK und SYS_CLK auf ein Minimum reduziert werden kann. Um die Belastung an den Elementen zu zeigen, wird ein Rückkoppelungssignal am Mittelpunkt der Spurlänge von der Ausgabe des PLL-Taktgebers zu den Elementen abgenommen, so daß der Laufzeitunterschied zwischen dem Rückkoppelungssignal und dem Taktsignal zu den Elementen gleich gehalten werden kann. So wird beispielsweise das Taktsignal CPU_CLK der CPU 410 über eine leitfähige Leitung 461 zugeführt. Ein Rückkoppelungssignal wird am Mittelpunkt der leitfähigen Leitung 461 abgenommen und zu dem PLL-Taktgeber 421 über eine leitfähige Leitung 462 gekuppelt. In gleicher Art und Weise wird das Taktsignal SYS_CLK über ein leitfähige Leitung 471 mit dem Bus 430 verbunden. An einer geeigneten Stelle am Bus 430 wird ein Rückkoppelungssignal abgenommen und zu dem PLL-Taktgeber 422 über eine leitfähige Leitung 472 gekuppelt.The 4 Figure 12 is a schematic block diagram of a computer motherboard employing the phase-locked loop (PLL) clock. As in 4 shown includes a chipset 420 PLL Clock 421 and 422 , The PLL clock 421 generates a clock signal CPU_CLK to a CPU 410 and the PLL clock 422 generates a clock signal SYS_CLK over a bus 430 to the elements 441 to 44N based on a reference signal SREF from a reference signal generator 450 , The PLL clock 421 and 422 that have a structure as in 3 , generate the clock signals CPU_CLK and SYS_CLK based on the reference signal SREF of the reference signal generator 450 , The frequency and delay difference of the PLL clocks 421 and 422 generated clock signals CPU_CLK and SYS_CLK can be set separately, so that clock signals with a desired frequency can be obtained and so that the delay difference between the clock signals CPU_CLK and SYS_CLK can be reduced to a minimum. To show the stress on the elements, a feedback signal at the midpoint of the track length is taken from the output of the PLL clock to the elements so that the skew between the feedback signal and the clock signal to the elements can be kept the same. For example, the clock signal CPU_CLK becomes the CPU 410 via a conductive line 461 fed. A feedback signal becomes at the midpoint of the conductive line 461 taken off and to the PLL clock 421 via a conductive line 462 coupled. In the same way, the clock signal SYS_CLK becomes via a conductive line 471 by bus 430 connected. At a suitable location on the bus 430 a feedback signal is taken and to the PLL clock 422 via a conductive line 472 coupled.

Basierend auf dem vorstehend aufgeführten Computer-Motherboard kann die Frequenz des zu der CPU 410 gesendeten Taktsignals CPU_CLK und des zu den Elementen 441 und 44N gesendeten Taktsignals SYS_CLK basierend auf der Betriebsgeschwindigkeit der CPU 410 und der Elemente 441 bis 44N eingestellt werden. Der Laufzeitunterschied des Taktsignals CPU_CLK kann in Abhängigkeit von der tatsächlichen Entfernung zwischen der CPU 410 und dem Chipsatz 420 eingestellt werden. Weiterhin kann der Laufzeitunterschied des Taktsignals SYS_CLK ebenfalls in Abhängigkeit von der tatsächlichen Belastung am Bus 430 oder der mit dem Bus 430 verbundenen Anzahl an Geräten eingestellt werden. Der Laufzeitunterschied des zu der CPU 410 und den Geräten 441 bis 44N gesendeten Taktsignals kann daher auf ein Minimum reduziert werden.Based on the computer motherboard listed above, the frequency of the CPU 410 sent clock signal CPU_CLK and that to the elements 441 and 44N sent clock signal SYS_CLK based on the operating speed of the CPU 410 and the elements 441 to 44N be set. The delay difference of the clock signal CPU_CLK may vary depending on the actual distance between the CPU 410 and the chipset 420 be set. Furthermore, the delay difference of the clock signal SYS_CLK can also be a function of the actual load on the bus 430 or by bus 430 connected number of devices. The runtime difference of the to the CPU 410 and the devices 441 to 44N transmitted clock signal can therefore be reduced to a minimum.

Die PLL-Taktgeber in einem Chipsatz auf einem Computer-Motherboard gemäß einer bevorzugten erfindungsgemäßen Ausführungsform kann daher von dem System benötigte Taktsignale erzeugen. Darüber hinaus kann der Laufzeitunterschied der Takt signale durch die geschlossene Konfiguration des PLL-Taktgebers besser gesteuert werden. Der Laufzeitunterschied der Taktsignale kann auch durch ein Computer programm basierend auf dem bestehenden Bedarf eingestellt werden. So kann beispielsweise beim Installieren von zusätzlichem Speicher und Interface-Karten, die folglich die tatsächliche Belastung und den Laufzeitunterschied der Taktsignale erhöhen, die Verzögerungszeit der Signale von der Referenz-Eingabe verlängert werden, um den Laufzeitunterschied der Taktsignale zu kompensieren. Kein manueller Eingriff durch Anwender zur Veränderung der Einstellungen der Brücke auf dem Motherboard ist erforderlich. Im Gegenteil, die auf den Taktsignalen aufgelegte Belastung kann durch Grund-Input- und Output-System-Programme (BIOS) automatisch erfaßt werden, so daß die Einstellung des Laufzeitunterschieds automatisch erfolgen kann.The PLL clock in a chipset on a computer motherboard according to a preferred inventive embodiment can therefore be needed by the system Generate clock signals. About that In addition, the delay difference of the clock signals through the closed Configuration of the PLL clock are better controlled. The runtime difference The clock signals may also be based on a computer program be adjusted to existing needs. So, for example when installing additional Memory and interface cards, therefore, the actual Increase load and the delay difference of the clock signals, the Delay Time the signals from the reference input are extended to the transit time difference to compensate for the clock signals. No manual intervention by the user to change the settings of the bridge on the motherboard is required. On the contrary, on the Clock signals applied load may be due to basic input and output system programs (BIOS) automatically detected so that the Setting the runtime difference can be done automatically.

Zusammengefaßt weist der erfindungsgemäße PLL-Taktgeber mit programmierbare Frequenz und programmierbarem Laufzeitunterschied die folgenden Vorteile auf

  • 1. Die Frequenz der von dem PLL-Taktgeber erzeugten Taktsignale kann durch ein Computerprogramm dynamisch verändert werden;
  • 2. Der Laufzeitunterschied der von dem PLL-Taktgeber erzeugten Taktsignale kann mit einem Computerprogramm dynamisch eingestellt werden, so daß der Laufzeitunterschied der Taktsignale besser gesteuert werden kann.
In summary, the PLL clock with programmable frequency and programmable delay difference has the following advantages
  • 1. The frequency of the clock signals generated by the PLL clock can be changed dynamically by a computer program;
  • 2. The delay difference of the clock signals generated by the PLL clock can be dynamically adjusted by a computer program, so that the propagation delay of the clock signals can be controlled better.

Claims (5)

Phasenregelkreis (PLL)-Taktgeber mit programmierbarer Frequenz, um, bezogen auf ein Referenzsignal, ein Taktsignal zu erzeugen, wobei der PLL-Taktgeber umfasst: mehrere erste Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der ersten Frequenzteiler mit dem Referenzsignal verbunden sind, einen ersten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer ersten Auswahl-Eingabe, worin die Eingabeterminals des ersten Multiplexers mit den Ausgabeterminals der ersten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem ersten Multiplexer durch die erste Auswahl-Eingabe ausgewählt wird, um zu dem Ausgabeterminal des ersten Multiplexers zu koppeln, mehrere zweite Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der zweiten Frequenzteiler mit einem Rückkopplungssignal verbunden sind, einen zweiten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer zweiten Auswahl-Eingabe, worin die Eingabeterminals des zweiten Multiplexers mit den Ausgabeterminals der zweiten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem zweiten Multiplexer durch die zweite Auswahl-Eingabe ausgewählt wird, um zu dem Ausgabeterminal des zweiten Multiplexers zu koppeln, einen PLL-Kernschaltkreis mit einem Referenz-Eingabeterminal, einem Rückkoppelungs-Eingabeterminal und einem Ausgabeterminal, worin das Referenz-Eingabeterminal mit dem Ausgabeterminal des ersten Multiplexers verbunden ist und worin das Rückkoppelungs-Eingabeterminal zu dem Ausgabeterminal des zweiten Multiplexers gekoppelt ist, wobei der PLL-Kernschaltkreis basierend auf dem Phasenunterschied zwischen Signalen am Referenz-Eingabeterminal und am Rückkoppelungs-Eingabeterminal ein Signal an dem Ausgabeterminal erzeugt, mehrere dritte Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der dritten Frequenzteiler mit dem Ausgabeterminal des PLL-Kernschaltkreises verbunden sind, einen dritten Multiplexer mit mehreren Eingabeterminals und einem Ausgabeterminal, worin die Eingabeterminals des dritten Multiplexers mit den Ausgabeterminals der dritten Frequenzteiler verbunden sind, und worin ein von dem Ausgabeterminal des dritten Multiplexers erzeugtes Signal als Rückkopplungssignal dient, und einen vierten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer dritten Auswahl-Eingabe, worin die Eingabeterminals des vierten Multiplexers mit den Ausgabeterminals der dritten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem vierten Multiplexer von der dritten Auswahl-Eingabe ausgewählt wird, um das Taktsignal an dem Ausgabeterminal des vierten Multiplexers zu erzeugen.A programmable frequency phase locked loop (PLL) clock generator for generating a clock signal relative to a reference signal, the PLL clock comprising: a plurality of first frequency dividers each having an input terminal and an output terminal, wherein the input terminals of the first frequency divider are connected to the reference signal a first multiplexer having a plurality of input terminals, an output terminal and a first select input, wherein the input terminals of the first multiplexer are connected to the output terminals of the first frequency dividers such that one of the input signals to the first multiplexer is selected by the first select input; to couple to the output terminal of the first multiplexer, a plurality of second frequency dividers each having an input terminal and an output terminal, wherein the input terminals of the second frequency dividers are connected to a feedback signal, a second multiplexer having a plurality of input terminals, an Au output terminal and a second select input, wherein the input terminals of the second multiplexer are connected to the output terminals of the second frequency dividers so that one of the input signals to the second multiplexer is selected by the second select input; to couple to the output terminal of the second multiplexer, a PLL core circuit having a reference input terminal, a feedback input terminal and an output terminal, wherein the reference input terminal is connected to the output terminal of the first multiplexer, and wherein the feedback input terminal is to the output terminal the second multiplexer, the PLL core circuit generating a signal at the output terminal based on the phase difference between signals at the reference input terminal and at the feedback input terminal, a plurality of third frequency dividers each having an input terminal and an output terminal, wherein the input terminals are the third frequency divider connected to the output terminal of the PLL core circuit, a third multiplexer having a plurality of input terminals and an output terminal, wherein the input terminals of the third multiplexer are connected to the output terminals of the third frequency dividers si and wherein a signal generated by the output terminal of the third multiplexer serves as a feedback signal, and a fourth multiplexer having a plurality of input terminals, an output terminal and a third selection input, wherein the input terminals of the fourth multiplexer are connected to the output terminals as the third frequency dividers, respectively one of the input signals to the fourth multiplexer is selected from the third selection input to generate the clock signal at the output terminal of the fourth multiplexer. Phasenregelkreis (PLL)- Taktgeber mit programmierbarer Frequenz und programmierbarem Laufzeitunterschied zur Erzeugung eines Taktsignals basierend auf einem Referenzsignal, wobei der PLL-Taktgeber umfasst: mehrere erste Verzögerungselemente mit jeweils einem ersten und einem zweiten Terminal, worin die ersten Verzögerungselemente in Reihe geschaltet sind, indem jeweils das zweite Terminal eines Verzögerungselements mit dem ersten Terminal eines benachbarten Verzögerungselements verbunden ist, worin das erste Terminal von einem der ersten Verzögerungselemente mit dem Referenzsignal gekoppelt ist, einen ersten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer ersten Auswahl-Eingabe, worin die Eingabeterminals des ersten Multiplexers mit dem Referenzsignal bzw. den zweiten Terminals der ersten Verzögerungselemente verbunden sind, sodass eines der Eingabesignale zu dem ersten Multiplexer durch die erste Auswahl-Eingabe gewählt wird, um zu dem Ausgabeterminal des ersten Multiplexers zu koppeln, mehrere zweite Verzögerungselemente mit jeweils einem ersten Terminal und einem zweiten Terminal, worin die zweiten Verzögerungselemente in Reihe geschaltet sind, indem jeweils das zweite Terminal eines Verzögerungselements mit dem ersten Terminal eines benachbarten Verzögerungselements verbunden ist, worin das erste Terminal von einem der zweiten Verzögerungselemente zu einem Rückkopplungssignal gekoppelt ist, einen zweiten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer zweiten Auswahl-Eingabe, worin die Eingabeterminals des zweiten Multiplexers mit dem Rückkopplungssignal bzw. den zweiten Terminals der zweiten Verzögerungselemente verbunden sind, sodass eines der Eingabesignale zu dem zweiten Multiplexer von der zweiten Auswahl-Eingabe ausgewählt wird, um zu dem Ausgabeterminal des zweiten Multiplexers zu koppeln, und einen PLL-Signalgeber mit einem ersten Eingabeterminal, einem zweiten Eingabeterminal und einem Ausgabeterminal, worin das erste Eingabeterminal des PLL-Signalgebers mit dem Ausgabeterminal des ersten Multiplexers verbunden ist und worin das zweite Eingabeterminal des PLL-Signalgebers mit dem Ausgabeterminal des zweiten Multiplexers verbunden ist, wobei das von externen Geräten benötigte Taktsignal von dem Ausgabeterminal des PLL-Signalgebers erzeugt wird und wobei das Taktsignal rückgekoppelt wird, um über eine leitfähige Leitung als Rückkopplungssignal zu dienen.Phase locked loop (PLL) - Clock with programmable Frequency and programmable delay difference for generation a clock signal based on a reference signal, wherein the PLL clock includes: several first delay elements each having a first and a second terminal, wherein the first delay elements are connected in series by the second terminal of each delay element is connected to the first terminal of an adjacent delay element, wherein the first terminal of one of the first delay elements with the reference signal coupled, a first multiplexer with multiple input terminals, an output terminal and a first selection input, wherein the Input terminals of the first multiplexer with the reference signal or the second terminals of the first delay elements are connected, so that one of the input signals to the first multiplexer the first selection input is selected is to couple to the output terminal of the first multiplexer, several second delay elements each having a first terminal and a second terminal, wherein the second delay elements are connected in series by the second terminal of each delay element connected to the first terminal of a neighboring delay element, wherein the first terminal of one of the second delay elements to a feedback signal coupled, a second multiplexer with multiple input terminals, an output terminal and a second selection input, wherein the Input terminals of the second multiplexer with the feedback signal or the second terminals of the second delay elements are connected, so that one of the input signals to the second multiplexer from the second Selection input selected is to couple to the output terminal of the second multiplexer, and a PLL signaling device having a first input terminal, a second input terminal and an output terminal, wherein the first input terminal of the PLL signal generator with the output terminal the first multiplexer is connected and wherein the second input terminal of the PLL signal generator with the output terminal of the second multiplexer wherein the clock signal required by external devices from the output terminal of the PLL signal generator is generated and wherein the clock signal is fed back is going to over a conductive Line as feedback signal to serve. PLL-Taktgeber mit programmierbarer Frequenz und programmierbarem Laufzeitunterschied nach Anspruch 2, worin das Taktsignal am Mittelpunkt der leitfähigen Leitung rückgekoppelt wird, um als Rückkopplungssignal zu dienen.PLL clock with programmable frequency and programmable A delay difference according to claim 2, wherein the clock signal is at the midpoint the conductive one Feedback fed back is going to be used as a feedback signal to serve. PLL-Taktgeber mit programmierbarer Frequenz und programmierbarem Laufzeitunterschied nach Anspruch 2, worin der PLL-Signalgeber umfasst: mehrere erste Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der ersten Frequenzteiler mit dem Ausgabeterminal des ersten Multiplexers verbunden sind, einen dritten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer dritten Auswahleingabe, worin die Eingabeterminals des dritten Multiplexers mit den Ausgabeterminals der ersten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem dritten Multiplexer von der dritten Auswahl-Eingabe ausgewählt wird, um zu dem Ausgabeterminal des dritten Multiplexers zu koppeln, mehrere zweite Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der zweiten Frequenzteiler mit dem Ausgabeterminal des zweiten Multiplexers verbunden sind, einen vierten Multiplexer mit mehreren Eingabeterminals, einem Ausgabeterminal und einer vierten Auswahl-Eingabe, worin die Eingabeterminals des vierten Multiplexers mit den Ausgabeterminals der zweiten Frequenzteiler verbunden sind, sodass eines der Eingabesignale zu dem vierten Multiplexer durch die vierte Auswahl-Eingabe ausgewählt wird, um zu dem Ausgabeterminal des vierten Multiplexers zu koppeln, einen PLL-Kernschaltkreis mit einem Referenz-Eingabeterminal, einem Rückkoppelungs-Eingabeterminal und einem Ausgabeterminal, worin das Referenz-Eingabeterminal mit dem Ausgabeterminal des dritten Multiplexers verbunden ist und worin das Rückkoppelungs-Eingabeterminal mit dem Ausgabeterminal des vierten Multiplexers verbunden ist, wobei der PLL-Kernschaltkreis ein Signal an dem Ausgabeterminal erzeugt, basierend auf dem Phasenunterschied zwischen Signalen am Referenz-Eingabeterminal und am Rückkoppelungs-Eingabeterminal, mehrere dritte Frequenzteiler mit jeweils einem Eingabeterminal und einem Ausgabeterminal, worin die Eingabeterminals der dritten Frequenzteiler mit dem Ausgabeterminal des PLL-Kernschaltkreises verbunden sind, und einen fünften Multiplexer mit mehreren Eingabeterminals und einem Ausgabeterminal, worin die Eingabeterminals des fünften Multiplexers mit den Ausgabeterminals der dritten Frequenzteiler verbunden sind, und wobei das Taktsignal von dem Ausgabeterminal des fünften Multiplexers erzeugt wird.A programmable frequency programmable delay PLL clock according to claim 2, wherein the PLL signal generator comprises: a first plurality of frequency dividers each having an input terminal and an output terminal, wherein the input terminals of the first frequency dividers are connected to the output terminal of the first multiplexer, a third multiplexer a plurality of input terminals, an output terminal and a third selection input, wherein the input terminals of the third multiplexer are connected to the output terminals of the first frequency dividers so that one of the input signals to the third multiplexer is selected from the third selection input to access the output terminal of the third multiplexer coupling a plurality of second frequency dividers each having an input terminal and an output terminal, wherein the input terminals of the second frequency divider are connected to the output terminal of the second multiplexer, a fourth multiplexer having a plurality of inputs gabetermi nals, an output terminal and a fourth select input, wherein the input terminals of the fourth multiplexer are connected to the output terminals of the second frequency dividers so that one of the input signals to the fourth multiplexer is selected by the fourth select input to the output terminal of the fourth multiplexer a PLL core circuit having a reference input terminal, a feedback input terminal and an output terminal, wherein the reference input terminal is connected to the output terminal of the third multiplexer, and wherein the feedback input terminal is connected to the output terminal of the fourth multiplexer, wherein the PLL core circuit generates a signal at the output terminal based on the phase difference between signals at the reference input terminal and at the feedback input terminal, a plurality of third frequency dividers each having an input terminal and an output terminal, wherein the input term as the third frequency divider connected to the output terminal of the PLL core circuit, and a fifth multiplexer having a plurality of input terminals and an output terminal, wherein the input terminals of the fifth multiplexer are connected to the output terminals of the third frequency dividers, and wherein the clock signal is from the output terminal of the fifth multiplexer is produced. PLL-Taktgeber nach Anspruch 2 oder 3, wobei das von externen Geräten benötigte Taktsignal von dem Ausgabeterminal des PLL-Signalgebers erzeugt wird, bezogen auf ein Verhältnis zwischen dem ersten Eingabeterminal und dem zweiten Eingabeterminal des PLL-Signalgebers.PLL clock according to claim 2 or 3, wherein the of external devices needed Clock signal is generated by the output terminal of the PLL signal generator, relative to a ratio between the first input terminal and the second input terminal of the PLL signal generator.
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