DE19949051A1 - Verfahren und Vorrichtung zur Steuerung von Vorgängen in einem Fahrzeug - Google Patents
Verfahren und Vorrichtung zur Steuerung von Vorgängen in einem FahrzeugInfo
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Abstract
Verfahren und Vorrichtung zur Steuerung von Vorgängen in einem Fahrzeug, wobei wenigstens zwei Prozessoren auf wenigstens ein Speichermittel zugreifen und ein gleichzeitiger Lese- und/oder Schreibzugriff der wenigstens zwei Prozessoren auf die gleiche Adresse des Speichermittels in einer Programmabarbeitung verhindert wird. Dabei wird durch einen Adressvergleich die gleiche Adresse erkannt und abhängig von diesem Adressvergleich ein Signal an wenigstens einen Prozessor übermittelt. Insbesondere wird ein erstes Signal an einen ersten Prozessor und ein zweites Signal an einen zweiten Prozessor übermittelt. Die Programmabarbeitung wenigstens eines der wenigstens zwei Prozessoren wird damit durch das Signal unterbunden bzw. der jeweilige Prozessor angehalten.
Description
Die Erfindung betrifft Verfahren und Vorrichtung zur
Steuerung von Vorgängen in einem Fahrzeug, wobei wenigstens
zwei Prozessoren auf wenigstens ein Speichermittel
zugreifen, gemäß den Oberbegriffen der unabhängigen
Ansprüche.
Dazu zeigt die DE 41 29 809 A1 ein Mehrrechnersystem,
insbesondere zur Steuerung von Vorgängen in Kraftfahrzeugen.
Dabei greifen wenigstens zwei Rechner gemeinsam auf ein
Speichermittel zu. Um bei mehreren Rechnern die Sicherheit
der Datenübertragung bei Zugriff auf den gleichen Speicher
zu gewährleisten und Verzögerungen durch den Datenaustausch
zwischen den Rechnern zu minimieren, wird das Speichermittel
in wenigstens zwei Bereiche unterteilt. Auf den ersten
Speicherbereich greift ein erster Rechner nur lesend und ein
zweiter Rechner nur schreibend zu. Auf den zweiten
Speicherbereich greift der zweite Rechner nur lesend und der
erste Rechner nur schreibend zu. Dabei sind die Rechner so
synchronisiert, daß sie zum gleichen Zeitpunkt in der
gleichen Weise auf das Speichermittel zugreifen. Da nun
beide Rechner entweder lesend oder schreibend auf
entkoppelte Speicherbereiche zugreifen, wird eine Kollision,
also ein Lese- bzw. Schreibzugriff auf die gleiche Adresse
in dem Speichermittel verhindert. Durch diese
Synchronisation kann es allerdings zu unerwünschten
Wartezeiten in der Programmabarbeitung kommen.
So zeigt sich, daß der Stand der Technik nicht in jeder
Hinsicht optimale Ergebnisse zu liefern vermag.
Damit stellt sich die Aufgage bei wenigstens zwei,
insbesondere unabhängig voneinander arbeitenden Prozessoren,
welche auf ein Speichermittel zugreifen, asynchronen
Datentransfer und möglichst hohen Datendurchsatz zu erzielen
und die Erkennung und Vermeidung von Kollisionen bei
gleichzeitigem Lese- und/oder Schreibzugriff zu optimieren.
Die Erfindung geht von einem Verfahren und einer Vorrichtung
zur Steuerung von Vorgängen in einem Fahrzeug aus, wobei
wenigstens zwei Prozessoren auf wenigstens ein
Speichermittel zugreifen und ein gleichzeitiger Lese-
und/oder Schreibzugriff bei wenigstens zwei Prozessoren auf
die gleiche Adresse des Speichermittels in einer
Programmabarbeitung verhindert wird. Vorteilhafterweise wird
vor dem eigentlichen Lese- und/oder Schreibzugriff durch
einen Adreßvergleich erkannt, daß die wenigstens zwei
Prozessoren auf die gleiche Adresse zugreifen werden.
Zweckmäßigerweise wird abhängig von dem Adreßvergleich ein
erstes Signal an den ersten Prozessor und ein zweites Signal
an einen zweiten Prozessor übermittelt und die
Programmabarbeitung wenigstens eines der wenigstens zwei
Prozessoren durch das jeweilige Signal unterbunden.
Vorteilhafterweise wird dadurch, daß die Programmabarbeitung
des wenigstens ersten der wenigstens zwei Rechner durch das
jeweilige Signal solange unterbunden wird, bis im
Adreßvergleich wieder verschiedene Adressen erkannt werden
und/oder der Lese- und/oder Schreibzugriff des wenigstens
zweiten Prozessors beendet ist, der Zugriff der wenigstens
zwei Prozessoren auf das wenigstens eine Speichermittel
zeitlich entkoppelt.
In einer vorteilhaften Ausgestaltung wird die
Programmabarbeitung wenigstens eines der wenigstens zwei
Prozessoren durch das jeweilige Signal für eine vorgebbare
und/oder aus dem Adreßvergleich ermittelbare Zeit
unterbunden.
Weiterhin von Vorteil ist, daß die Lese- und/oder
Schreibzugriffe der wenigstens zwei Prozessoren auf Adressen
des wenigstens einen Speichermittels asynchron, also zu
beliebigen Zeitpunkten erfolgen können.
Dabei dient zweckmäßigerweise als Kriterium bei
gleichzeitigem oder nahezu gleichzeitigen Zugriff auf die
gleiche Adresse um festzustellen, welcher Prozessor in seiner
Programmabarbeitung unterbunden werden soll, die Tatsache
welcher Prozessor zuerst den Zugriff gestartet hat bzw.
durch welchen Prozessor die Adresse zuerst übermittelt
wurde.
Dadurch wird vorteilhafter Weise vermieden, daß der gelesene
Inhalt unter einer Adresse ungültig ist.
Damit ergibt sich ein Kostenvorteil einmal gegenüber dem
Einsatz synchroner Speichermittel bzw. eine den Zugriff
synchronisierenden Einrichtung und zum anderen gegenüber dem
Einsatz aufwendiger Hardwareschaltungen, wie z. B.
zusätzlicher Register (Hardware-Semaphores) zur
Kollisionsvermeidung.
Dadurch, daß beide Teilsysteme, insbesondere beide
Prozessoren asynchron also mit voller Performance arbeiten
und Informationen austauschen, können höhere Datendurchsätze
erzielt werden. Die Prozessoren arbeiten unabhängig und
greifen zu beliebigen Zeitpunkten auf das gemeinsame
Speichermittel zu. Selbstverständlich kann die Erfindung
auch in einem synchronisierten Betrieb der wenigstens zwei
Prozessoren Verwendung finden.
Ebenso wird zweckmäßiger Weise eine zusätzliche Interrupt-
bzw. Interuptbearbeitungsbelastung in Folge einer
Rechnerkopplung, also einer Kopplung beider Prozessoren
vermieden.
Vorteilhafterweise ist die Mehrbelastung für die Laufzeit
sehr gering, da nur im drohenden Konfliktfall eine zeitliche
Zugriffsentkopplung erfolgt, was aber selten vorkommt.
Dadurch wird die höchstmögliche Aktualität der Daten im
Speicher gewährleistet.
Weitere Vorteile und vorteilhafte Ausgestaltungen ergeben
sich aus der Beschreibung und den Ansprüchen.
Die Erfindung wird im weiteren anhand der in der Zeichnung
dargestellten Figuren näher erläutert.
Fig. 1 zeigt dabei schematisch ein System mit wenigstens
zwei Prozessoren, die auf ein Speichermittel zugreifen.
Anhand des Signalverlaufs der Prozessoren und eines
Vergleichsmittels um die Programmabarbeitung in wenigstens
einem Prozessor zu unterbinden, wird der erfindungsgemäße
Gedanke in Fig. 2 erläutert.
Fig. 1 zeigt ein System zur Steuerung von Vorgängen bzw.
Prozessen in einem Fahrzeug. Mit 119 ist dabei ein erstes
Teilsystem, insbesondere eine Steuereinheit 119 mit einem
Prozessor 104, insbesondere einer CPU dargestellt. Dabei
werden gemessene oder anderweitig ermittelte Betriebsgrößen
aus einem Element 110, welches einer Meßeinrichtung, einer
weiteren Steuereinheit, usw. entspricht über Schnittstelle
112 dem Teilsystem 119 zugeführt. Diese Signale die über die
Schnittstelle 112 übertragen werden, entsprechen somit
gemessenen Betriebsgrößen bzw. können aus diesen Signalen
solche Betriebsgrößen abgeleitet werden. In Abhängigkeit der
Eingangssignale, daraus abgeleiteter Betriebsgrößen und/oder
interner Größen bildet die Prozessoreinheit 104 im Rahmen
der in wenigstens einem Speicher implementierten Programme
bzw. Steuerfunktionen in Form vom Programmcode, Werte für
die auszugebenden Steuergrößen, welche Stellelemente,
insbesondere dargestellt durch Element 114, im Sinne einer
vorgegebenen Steuer- bzw. Regelstrategie einstellen. Die
dabei zu steuernden Vorgänge sind dabei beispielsweise Teil
einer Getriebesteuerung, Steuerung des Fahrwerks (ABS, ASR,
ESP usw.), insbesondere der Bremse, Steuerung von Komfort-
und Sicherheitselektronik, Steuerung einer Antriebseinheit,
insbesondere einer Brennkraftmaschine, Steuerung des
Triebstrangs, oder sonstige im Fahrzeug enthaltene
Steuervorgänge.
Bei Teilsystem 119 ebenso wie Teilsystem 120 handelt es sich
bevorzugterweise um eine Steuereinheit zur Steuerung einer
Antriebseinheit, insbesondere einer Brennkraftmaschine eines
Fahrzeugs. Dabei werden nun Signale, welche gemessenen
Betriebsgrößen der Antriebseinheit, des Triebstrangs
und/oder des Fahrzeugs entsprechen oder aus welchen solche
Betriebsgrößen abgeleitet werden können, aus den Elementen
109 und 110, insbesondere Meßelementen oder weiteren
Steuereinheiten über die Schnittstelle 111 bzw. 112 den
Teilsystemen 119 und 120 zugeführt.
Diese Teilsysteme können einerseits lediglich den
Prozessoreinheiten bzw. Prozessoren 103 und 104 entsprechen
oder weitere Elemente wie beispielsweise Speicherelemente,
insbesondere einen Programmspeicher, weitere Schnittstellen
oder ähnliches enthalten. Die Prozessoren 103 und 104 bzw.
die Teilsysteme 119 und 120 können dabei in einem
Steuergerät ebenso untergebracht sein, wie sie auf
verschieden Steuergeräte verteilt sein können.
Die durch die Elemente 109 und 110 zugeführten Signal bzw.
die Betriebsgrößen sind insbesondere solche Betriebsgrößen,
die zur Steuerung einer Antriebseinheit, insbesondere einer
Brennkraftmaschine ausgewertet werden können. Über die
Schnittstellen 115 bzw. 116 werden ferner Signale
ausgegeben, welche Stellelemente bzw. Aktuatoren zur
Einstellung wenigstens einer Betriebsgröße des Fahrzeugs,
insbesondere einer Antriebseinheit betätigen. In
Abhängigkeit der Eingangssignale, daraus abgeleiteter
Betriebsgrößen und/oder interner Größen bildet die jeweilige
Prozessoreinheit 104 bzw. 103 somit gemäß einer Steuer- bzw.
Regelstrategie die Steuergrößen für die Stellelemente 113
bzw. 114. Beispielsweise wird in bekannter Weise die
Stellung eines vom Fahrer betätigbaren Bedienelementes
erfaßt, ausgewertet und ein Sollwert für ein Drehmoment der
Antriebseinheit ermittelt. Dies führt dann unter
Berücksichtigung der über die Schnittstellen 111 bzw. 112
empfangenen Sollwerte beispielsweise anderer Steuersysteme,
wie einer Antriebsschlupfregelung, einer Getriebesteuerung,
usw. sowie intern gebildeter Sollwerte (Begrenzungen etc.)
zur Ermittlung eines Sollwertes z. B. für das Drehmoment.
Dieses wird dann in bevorzugten Ausführungsbeispiel einer
Brennkraftmaschinensteuerung in einen Sollwert für die
Stellung der Drosselklappe, der im Rahmen eines
Lagerregelkreises eingestellt wird, umgewandelt. Ferner sind
je nach Ausstattung der Brennkraftmaschine weitere
leistungsbestimmende Funktionen vorgesehen, beispielsweise
Steuerung eines Turboladers, einer Abgasrückführung, einer
Leerlaufdrehzahlregelung, usw.
Darüber hinaus sind bei Brennkraftmaschine mit
Benzindirekteinspritzung nicht nur die Lufteinstellung
sondern auch die Bestimmung der einzuspritzenden
Kraftstoffmasse, die Bestimmung eines einzustellenden
Luft/Kraftstoffverhältnisses, die Vorgabe des
Einspritzverlaufes (Voreinspritzung, Nacheinspritzung), die
Steuerung einer Ladungsbewegungsklappe, usw.
leistungsbestimmend, so daß dort neben den geschilderten
eine Vielzahl weiterer Programme bzw. Steuerfunktionen
vorzusehen sind, die Einfluß auf die Leistung der
Brennkraftmaschinen somit auf die Sicherheit des Fahrzeugs
haben.
Die dazu benötigten Programme können einmal in, in den
Teilsystemen 119 bzw. 120 enthaltenen Programmspeichern
untergebracht sein, oder in einem zentralen Speicher 100.
Ebenso können Daten entweder in den Teilsystemen selbst,
also in 119 bzw. 120 in Speicherelementen abgelegt sein oder
in einem gemeinsamen Speicherelement 100. Sind Programme
und/oder Daten in einem zentralen Speicherelement 100
abgelegt, so greifen beide Teilsysteme bzw. insbesondere
Prozessoren 103 bzw. 104 auf dieses zentrale Speicherelement
100 zu. Dies geschieht über die Ports 101 und 102 mittels
der Schnittstellen 105 und 106. über die Schnittstellen 105
bzw. 106 wird somit durch die Prozessoren 103 und 104 in
Speicherelement 100 geschrieben sowie aus diesen ausgelesen.
Die bidirektionale Übertragung der Information kann dabei
seriell ebenso wie parallel erfolgen. Die parallele
Übertragung der Information hat dabei den Vorteil, daß für
einen Adreßvergleich die jeweilige Adresse sehr schnell zur
Verfügung steht.
Das Speicherelement 100 kann dabei ein Dual-Port-RAM zur
Kopplung zwischen den Prozessoren sein oder auch
beispielsweise als ein übliches, also Single-Port-RAM mit
einem vorgeschalteten Multiplexer ausgebildet sein.
Prinzipiell können aber beliebige flüchtige oder nicht
flüchtige Speicher dabei Verwendung finden.
Bei einem normalen flüchtigen Speicher, wenn dann also jeder
Prozessor z. B. in der Hälfte der Zeit zugreifen kann, teilen
sich beide den Speicher ohne Zugriffsprobleme. Dies bedeutet
allerdings Einschränkungen in der Performance.
Im Speicherelement 100 ist ein Adreßvergleicher 117
enthalten. Die Adreßvergleicherschaltung 117 dient dabei zur
Erkennung des Falles, wenn die beiden Prozessoren 103 und
104 auf die gleiche Adresse zugreifen. Dabei werden die
beiden Adressen über Port 101 bzw. 102 beispielsweise über
eine Komperatoranordnung verglichen und abhängig vom
Ergebnis des Vergleiches Signale an die Prozessoren 103 bzw.
104 übermittelt. Diese Signale werden über Schnittstellen
107 bzw. 108 übertragen. Im einfachsten Fall wird über die
Schnittstelle 107 bzw. 108 ein Stopsignal an den
anzuhaltenden Prozessor übertragen.
Element 118 dient dabei dazu, die Koordination
durchzuführen, welcher Prozessor anzuhalten ist, also an
welchen Prozessor welches Signal zu übertragen ist. Diese
Koordinationsschaltung 118 ist dabei sinnvoller Weise
ebenfalls im Speicherelement 100 bzw. mit diesem zusammen in
einem Bauteil untergebracht. Somit wird im einfachsten Fall
über den Adreßvergleich im Adreßvergleicher 117
festgestellt, daß die beiden Prozessoren 103 und 104 auf
eine identische Adresse zugreifen wollen. Der Zugriff muß
dabei nicht absolut zeitgleich erfolgen. Zeitgleichheit
bedeutet in diesem Fall auch innerhalb eines bestimmten,
vorgebbaren Zeitfensters. Dabei sind mehrere Varianten
möglich. Einmal kann mit dem Senden der Daten im Anschluß an
die Adreßübertragung solange gewartet werden, bis die
Adresse des zweiten Prozessors vollständig mit der ersten
verglichen ist. Dies hat allerdings den Nachteil, daß dabei
Wartezeiten entstehen. Eine weitere Möglichkeit ist, bei
Anlegen einer Adresse lediglich festzustellen, ob der
jeweils andere Prozessor ebenfalls einen Zugriff plant.
Liegt bereits eine Adresse durch den jeweils anderen
Prozessor an, wird dann zunächst die Adresse verglichen,
bevor der zweite mit dem Zugriff beginnen darf. Liegt bei
Adreßsendung keine weitere Adresse des jeweils anderen
Prozessors vor, wird automatisch nach Übertragung der
vollständigen Adresse mit dem Schreib-/Lesezugriff des
zuerst zugreifenden Prozessors begonnen. Diese Überprüfungen
werden in der Vergleichsschaltung 117 durchgeführt.
In einem Beispiel kann somit mit Speicherelement 100 ein
DPRAM zur Kopplung zwischen den Mikroprozessoren eingesetzt
werden, wobei die Signale des DPRAMS dann ohne
Zusatzhardware zu den Prozessoren geführt werden und dazu
verwendet werden, den drohenden Konfliktfall den quasi
gleichzeitigen Zugriff auf die gleiche DPRAM-Speicherzelle
automatisch zeitlich zu entkoppeln. Dabei wird wenigstens
ein Prozessor vorläufig angehalten bzw. die
Programmabarbeitung durch diesen Prozessor unterbunden.
Damit erfolgt im Prinzip der schreibende und lesende Zugriff
auf Daten in dem DPRAM in dem Mikroprozessor an beliebiger
Stelle im Programmablauf ohne jede Einschränkung oder
Zusatzmaßnahme in der Software.
Im einfachsten Fall wird durch die Koordinationsschaltung
118 ein einfaches Signal ausgegeben. Für die Bildung der
Signale insbesondere in Form von Flags oder längeren
Botschaften können je nach Ausführung die Adressen, Chip-
Enable-Signale, Output-Enable-Signale, Read- und Write-
Signale der beiden Ports 101 und 102 einzeln oder in
Kombination in der Koordinationslogik 118 zur Bildung der
Signale über Schnittstellen 107 und 108 herangezogen werden.
Der erfindungsgemäße Gedanke ist an einem Beispiel in Fig.
2 in Form eines Signalflußplans nochmals dargestellt. Zum
Zeitpunkt t1 beginnt Prozessor 103, also hier CPU1 mit der
Übertragung der Zugriffsadresse. Es wird also ein Signal A1
über Schnittstelle 105 und Port 101 zu Speicherelement 100
übertragen. Zum Zeitpunkt t2 beginnt Prozessor 104 hier als
CPU2 bezeichnet mit der Übertragung einer Adresse für einen
Schreib-/Lesezugriff. Das zugehörige Signal wird hier mit
A2 bezeichnet. In der Vergleichsschaltung 117 wird damit zum
Zeitpunkt t2 festgestellt, daß gleichzeitig auf zwei
Adressen, möglicherweise gleiche Adressen zugegriffen wird.
Im Adreßvergleicher wird somit zum Zeitpunkt t2 ein Signal
AV2 initiiert.
Da zum Zeitpunkt t1 keine weitere Adresse anlag, wird zum
Zeitpunkt t3 durch Prozessor 103, also CPU1 im Anschluß an
die vollständige Übertragung der Adresse, also Signal A1 mit
dem Schreib-/Lesezugriff (S/L) obiger Adresse begonnen.
Gleichzeitig wird ein zweites Signal AV1 gebildet, welches
für den jeweils anderen Prozessor bestimmt ist. Zum
Zeitpunkt t4 hat Prozessor 104, also CPU2 die Adresse also
Signal A2 vollständig übertragen und würde mit dem
Schreib-/Lesezugriff, also Signal D2 auf Speicherelement 100
beginnen. Wird im Adreßvergleicher 117 festgestellt, daß die
beiden Adressen also Signal A1 und A2 gleich sind, wird
Signal AV2 durch die Koordinierungsschaltung 118 auf CPU2
also Prozessor 104 ausgegeben. Dadurch wird der Zugriff auf
die Speicherstelle unterbunden. Gleichzeitig wird AV1 über
Schnittstelle 108 beim Prozessor 103, also CPU1 ausgegeben,
was den weiteren Zugriff ermöglicht.
Zum Zeitpunkt t5 ist der Zugriff durch CPU1 also Prozessor
103 beendet. Bis zu diesem Zeitpunkt t5 liegt die gewünschte
Adresse, also Signal A1 vor. Ebenso wird die Adresse der
CPU2, also Prozessor 104 weiterhin aufrechterhalten. Zum
Zeitpunkt t5 ergibt der Adreßvergleich somit das nicht mehr
die gleichen Adressen bezüglich des Zugriffs anliegen bzw.
der Zugriff durch CPU1, Prozessor 103 beendet ist. Das
Signal AV2 für CPU2 fällt damit ab. Somit wird zum Zeitpunkt
t5 mit dem Zugriff S/L, also Signal D2 auf die gewünschte
Adresse begonnen.
Zum Zeitpunkt t6 will CPU1 beispielsweise wieder auf die
gleiche Adresse zugreifen. Da aber nun CPU2 sich gerade im
Zugriff S/L auf diese Adresse befindet, wird das Signal AV1
gesetzt und an CPU1 sprich Prozessor 103 über Leitung 107
durch die Koordinationsschaltung 118 ausgegeben. Dadurch
wird der Zugriff durch Prozessor 103, also CPU1 seinerseits
unterbunden.
Statt der Übertragung zweier Signale AV2 und AV1 bzw. daraus
abgeleiteter Informationen an die beiden Prozessoren könnte
auch nur ein als Stoppsignal interpretierbares Signal AV
gebildet werden, welches je nachdem durch
Koordinationsschaltung 118 dem einen oder anderen Prozessor
zugeleitet wird. Durch dieses Signal wird der jeweilige
Prozessor, insbesondere der, der zu spät, bei zwei
Prozessoren also als zweites auf die gleiche Adresse
zugreift, gestoppt bzw. die Programmabarbeitung solange
unterbunden, bis die Zugriffskollision nicht mehr auftritt.
Somit ist der Vorteil der Erfindung insbesondere, daß beide
Teilsysteme 119 und 120 bzw. die Prozessoren 104 und 103
asynchron und damit quasi mit voller Performance arbeiten
und Informationen austauschen können. Es gibt nur dann eine
Rückwirkung von einem Teilsystem auf das andere, wenn beide
gleichzeitig die gleiche Zelle im Speicherelement,
insbesondere in einem Dual-Port-RAM, ansprechen wollen und
damit ein Prozessor kurz angehalten wird, um die Kollision
zu vermeiden. Da dies nur selten vorkommt, ist die
Performance Einschränkung durch das Verfahren und die
Vorrichtung zu vernachlässigen.
Statt eines DPRAMs ist auch ein Speichermittel mit mehr als
zwei gleichzeitigen Zugriffsmöglichkeiten erfindungsgemäß
einsetzbar, insbesondere ein Quadropol-RAM, also ein
flüchtiger Speicher mit hier speziell vier gleichzeitigen
Zugriffsmöglichkeiten durch z. B. zwei oder vier Prozessoren.
Claims (7)
1. Verfahren zur Steuerung von Vorgängen in einem Fahrzeug,
wobei wenigstens zwei Prozessoren auf wenigstens ein
Speichermittel zugreifen und ein gleichzeitiger Lese-
und/oder Schreibzugriff der wenigstens zwei Prozessoren
auf die gleiche Adresse des Speichermittels einer
Programmabarbeitung verhindert wird, dadurch
gekennzeichnet, daß durch einen Adreßvergleich die
gleiche Adresse erkannt wird und abhängig von dem
Adreßvergleich wenigstens ein Signal an wenigstens einen
Prozessor übermittelt wird und die Programmabarbeitung
des wenigstens einen Prozessors durch das Signal
unterbunden wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß an
einen ersten Prozessor ein erstes Signal und an einen
zweiten Prozessor ein zweites Signal übermittelt wird und
die Programmabarbeitung wenigstens eines Prozessors durch
das Signal unterbunden wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Programmabarbeitung des wenigstens einen der
wenigstens zwei Prozessoren durch das jeweilige Signal
solange unterbunden wird, bis im Adreßvergleich wieder
verschiedene Adressen erkannt werden und/oder der Lese-
und/oder Schreibzugriff des wenigstens zweiten Prozessors
beendet ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Programmabarbeitung wenigstens eines der wenigstens
zwei Prozessoren durch das jeweilige Signal für eine
vorgebbare und/oder aus dem Adreßvergleich ermittelbare
Zeit unterbunden wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Lese- und/oder Schreibzugriffe auf Adressendes
Speichermittels in einer Programmabarbeitung wenigstens
zweier Prozessoren asynchron, also zu beliebigen
Zeitpunkten erfolgen.
6. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet,
daß die Programmabarbeitung des wenigstens zweiten
Prozessors unterbunden wird, wenn der Lese- und/oder
Schreibzugriff des ersten Prozessors auf die gleiche
Adresse zeitgleich vor dem Lese- und/oder Schreibzugriff
des zweiten Prozessors an Hand des Adressvergleiches
festgestellt wurde.
7. Vorrichtung zur Steuerung von Vorgängen in einem
Fahrzeug, mit wenigstens zwei Prozessoren und wenigstens
einem Speichermittel, wobei die wenigstens zwei
Prozessoren auf das wenigstens eine Speichermittel
zugreifen und ein gleichzeitiger Lese- und/oder
Schreibzugriff der wenigstens zwei Prozessoren auf die
gleiche Adresse des Speichermittels in einer
Programmabarbeitung verhindert wird, dadurch
gekennzeichnet, daß erste Mittel enthalten sind, welche
durch einen Adressvergleich die gleiche Adresse erkennen
und zweite Mittel enthalten sind, die abhängig von dem
Adressvergleich ein erstes Signal an den ersten Prozessor
und ein zweites Signal an den zweiten Prozessor
übermitteln, und die Programmabarbeitung wenigstens eines
der wenigstens zwei Prozessoren durch das jeweilige
Signal unterbinden.
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