DE19945136A1

DE19945136A1 - Vertical pixel cells

Info

Publication number: DE19945136A1
Application number: DE1999145136
Authority: DE
Inventors: Florian Kaesen
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2001-04-12
Also published as: WO2001022494A1

Abstract

Disclosed is a semiconductor component comprising a plurality of photosensitive units for detecting an image. Said units are arranged adjacent to one another on a substrate surface. Each unit is provided with a photosensitive element having an n-doped layer and a p-doped layer and at least one transistor having a first layer as the source, a second layer as the canal layer and a third layer as the drain. The inventive semiconductor component is characterised in that the two layers of the photosensitive element and/or the three layers of the transistor are piled up vertically in relation to the substrate surface and form a mesa layer structure. Compared to conventional sensor units that are designed in a planar manner, the pixel density is tremendously increased and the resolution capability of CMOS cameras is thus obtained by means of the inventive construction.

Description

Die Erfindung betrifft einen Chip mit einer Vielzahl von Pi xelzellen zur Erfassung eines Bildes, wie er in handelsübli chen CMOS-Kameras eingesetzt wird. Die Bildqualität einer CMOS-Kamera nimmt mit der Anzahl der Bildpunkte bzw. der Pi xelzellen zu. Da die bei einer optischen Abbildung stets vor handenen Bildfehler mit der Größe der verwandten Optik zuneh men, ist eine möglichst kleine Bildfläche und somit eine hohe Packungsdichte der Pixelzellen auf dem Chip erstrebenswert, nicht zuletzt auch aus Kostengründen. Bis heute wird die Pac kungsdichte dadurch erhöht, daß die auf dem Chip unterzubrin genden Elemente möglichst klein dimensioniert und möglichst dicht nebeneinander angeordnet werden, wobei die für die so erzielbare Packungsdichte charakteristische Strukturbreite derzeit bei etwa 0,15 µm liegt. Diese technische Entwicklung führt auch in Zukunft zu einer kontinuierlichen, allerdings langsamen Erhöhung erzielbarer Pixeldichten. Ein darüber hin ausgehender Gewinn an Bildqualität erfordert daher neue, un konventionelle Maßnahmen.The invention relates to a chip with a plurality of pi xel cells for capturing an image of the kind found in commercial items Chen CMOS cameras is used. The picture quality of a CMOS camera increases with the number of pixels or the Pi xel cells too. Because that is always the case with an optical image existing image defects increase with the size of the related optics is as small a picture area as possible and thus a large one Packing density of the pixel cells on the chip is desirable, not least also for cost reasons. The Pac kungs density increases that accommodate on the chip elements as small as possible and if possible be arranged close to each other, the for the so achievable packing density characteristic structure width is currently around 0.15 µm. This technical development will continue to lead to a continuous, however slowly increasing achievable pixel densities. One over there outgoing gain in image quality therefore requires new, un conventional measures.

Es sind durch die sog. Mesa-Technik hergestellte Strukturen bekannt, bei denen epitaktisch gewachsene monokristalline Schichtenfolgen fotolithografisch weggeätzt sind, so daß sich isolierte Blöcke (Mesas) von Schichtenstapeln über die Sub stratfläche erheben.They are structures made by the so-called mesa technique known in which epitaxially grown monocrystalline Layer sequences are etched away photolithographically, so that isolated blocks (mesas) of layer stacks over the sub raise the street area.

Der Erfindung liegt die Aufgabe zugrunde, die Bildpunktdichte und damit das Auflösungsvermögen einer CMOS-Kamera zu stei gern und in Folge die Kosten für CMOS-Kameras zu senken.The object of the invention is the pixel density and thus to increase the resolution of a CMOS camera gladly and consequently to reduce the costs for CMOS cameras.

Diese Aufgabe wird gemäß Anspruch 1 dadurch gelöst, daß die Pixelzellen Mesa-Strukturen mit vertikal gestapelten Schich ten aufweisen. Die Idee, die Schichten einer Pixelzelle mit Hilfe der Mesa-Technik zu stapeln, ermöglicht einen sprung haften Anstieg erzielbarer Pixeldichten. Dadurch können auch hochauflösende CMOS-Sensoren auf einer kleinen Chipfläche un tergebracht und somit kostengünstig hergestellt werden.This object is achieved in that the Pixel cells mesa structures with vertically stacked layers have ten. The idea of using the layers of a pixel cell Stacking with the help of mesa technology enables a jump increase in achievable pixel densities. This can also high resolution CMOS sensors on a small chip area brought and thus manufactured inexpensively.

Bevorzugte Ausführungsformen sehen vor, daß die Mesa- Strukturen vertikale Transistoren enthalten, und daß die Transistoren MOSFETs mit vertikal verlaufendem Kanal sind. Ein vertikaler Transistor besteht beispielsweise aus drei übereinanderliegenden n-, p- und n-Schichten für Source, Ka nalschicht und Drain, während eine Metalloxidschicht mit dem Gate seitlich auf die Schichtenfolge aufgebracht ist. Bei An legen der erforderlichen Spannungen bildet sich in der mitt leren p-Schicht ein vertikal zur Chipfläche stromführender n- Kanal aus. Da Pixelzellen je nach Bauweise mindestens einen oder drei Transistoren benötigen, führt der Einsatz vertika ler Transistoren zu einer erheblichen Verringerung der late ralen Pixelausdehnung.Preferred embodiments provide that the mesa Structures contain vertical transistors, and that the Transistors are vertical channel MOSFETs. For example, a vertical transistor consists of three superimposed n, p and n layers for Source, Ka nal and drain, while a metal oxide layer with the Gate is applied laterally to the layer sequence. At An the required tensions form in the middle ler p-layer an n- Channel off. Since pixel cells, depending on the design, at least one or need three transistors, the insert leads vertika transistors to significantly reduce the late ralen pixel extent.

Weitere Ausführungsformen sehen vor, daß die Mesa-Strukturen vertikale Photodioden enthalten, und daß die Photodioden pin- Dioden sind. Die in Mesa-Technik statt in Planar-Technik ge fertigte Photodiode hat neben der zusätzlichen Flächeneinspa rung auch den Vorteil, daß die gesamte Diodenoberfläche als photoaktive Fläche genutzt werden kann; die zwischen p- und n-Schicht befindliche Raumladungszone, in der erzeugte La dungsträgerpaare durch elektrische Felder getrennt werden, nimmt die ganze Diodengrundfläche ein, wohingegen sie sich bei planarer Bauweise auf einen schmalen Streifen zwischen nebeneinanderliegenden p- und n-Schichten beschränkt. Die vertikale Photodiode reagiert daher empfindlicher auf senk rechten Lichteinfall. Pin-Dioden mit einer idealerweise in trinsischen Schicht besitzen voneinander durch die Dicke der intrinsischen Schicht getrennte Raumladungszonen. Daher sind die Diodenkapazität und somit die Diodenempfindlichkeit viel schächeren relativen Schwankungen unterworfen, wenn sich die Breite der Raumladungszonen aufgrund zufälliger Änderungen anliegender Spannungen oder sonstiger Größen ändert. Further embodiments provide that the mesa structures contain vertical photodiodes, and that the photodiodes pin- Are diodes. The ge in mesa technology instead of in planar technology manufactured photodiode has in addition to the additional space savings tion also has the advantage that the entire diode surface as photoactive area can be used; the between p and n-layer space charge zone, in which generated La pairs of manure carriers are separated by electrical fields, takes up the entire diode footprint, whereas they are with a planar design on a narrow strip between adjacent p and n layers are limited. The vertical photodiode is therefore more sensitive to lower right incidence of light. Pin diodes ideally with a trinsic layer possess from each other by the thickness of the intrinsic layer separate space charge zones. Therefore are the diode capacity and thus the diode sensitivity a lot subject to more moderate relative fluctuations if the Width of the space charge zones due to random changes applied voltages or other sizes changes.

Eine weitere Ausführungsform sieht Mesa-Strukturen vor, die aus vertikalen Photodioden und vertikalen Transistoren ge meinsam gebildet sind. Vorzugsweise sind oben liegende Schichten von Transistoren gleichzeitig Bestandteil vertikal darüberliegender Photodioden. Auf diese Weise kann insbeson dere im Falle passiver, d. h. das Signal der Photodiode nicht selbst verstärkende Pixelzellen jede Zelle durch einen einzi gen Mesa aufgebaut werden. Dadurch wird die höchste Bild punktdichte erreicht.Another embodiment provides mesa structures that from vertical photodiodes and vertical transistors are formed together. Preferably above are Layers of transistors at the same time vertical overlying photodiodes. In this way, in particular in the case of passive, d. H. the signal of the photodiode is not self-reinforcing pixel cells each cell by a single gen mesa. This will make the highest picture point density reached.

Eine alternative Ausführungsform sieht vor, daß die Pixelzel len Paare von Mesa-Strukturen mit dazwischen verlaufender Wort- oder Bitleitung aufweisen aufweisen. Die Aufteilung ei ner Pixelzelle in zumindest zwei aus Photodiode und Transi stor aufgebauten Mesas hat fertigungstechnisch den Vorteil, daß entweder die Wort- oder die Bitleitung in dem dazwischen liegenden Graben angeordnet werden kann und dort keine be nachbarten Pixel berührt. Der Graben kann daher in üblicher Weise durch Planarisieren und Rückätzen ausgefüllt werden und muß - von dem beidseitig anzubringenden Gate-Oxid abgesehen - nicht noch zusätzlich lateral strukturiert werden.An alternative embodiment provides that the pixel cell len pairs of mesa structures with intervening Have word or bit line. The division egg ner pixel cell in at least two of photodiode and transi In terms of manufacturing technology, the Mesas built up has the advantage that either the word or bit line in between lying trench can be arranged and there be no neighboring pixels touched. The trench can therefore be more common Be filled out by planarization and etching back and apart from the gate oxide to be attached on both sides, not be additionally structured laterally.

Zweckmäßigerweise ist ein CMOS-Chip als Chip vorgesehen.A CMOS chip is expediently provided as a chip.

Die Erfindung wird im folgenden mit Bezug auf die Fig. 1 bis 3 beschrieben.The invention is described below with reference to FIGS. 1 to 3.

Fig. 1 zeigt ein Ausführungsbeispiel einer passiven Pixel zelle mit einem Mesa, Fig. 1 shows an embodiment of a passive pixel cell with a mesa,

Fig. 2 zeigt ein Ausführungsbeispiel einer passiven Pixel zelle mit zwei Mesas und Fig. 2 shows an embodiment of a passive pixel cell with two mesas and

Fig. 3 zeigt ein Ausführungsbeispiel einer schematisch dargestellten aktiven Pixelzelle. Fig. 3 shows an embodiment of a schematically shown active pixel cell.

Die in Fig. 1 dargestellte Pixelzelle wird durch einen Mesa gebildet, der über einem vertikalen n-Kanal-Transistor eine Photo-pin-Diode aufweist, deren n-Schicht 3 mit der Source- Schicht des Transistors zusammenfällt. Die Drain-Schicht 5 ist mit der bit line 6 verbunden. Die word line ist als Gate- Anschluß 8 über die Oxidschicht 7 seitlich am Mesa aufge bracht. Sobald auf die jeweilige word line geschaltet wird, können sich in den p-Schichten 4 der angeschlossenen Mesas n- Kanäle ausbilden - je nach Intensität des von oben auf die jeweilige Photodiode einfallenden Lichts. Die Photodiode weist zwischen der durch die Leitung 9 negativ vorgespannten p-Schicht 1 und der n-Schicht 3 eine intrinsische Schicht 2 auf. Die darüberliegende Schicht 1 soll nicht zu dick oder zu stark dotiert sein, damit von oben einfallendes Licht im we sentlichen in der intrinsischen Schicht absorbiert wird. Bei Schaltung der jeweiligen word line werden in den angeschlos senen Mesas die in den Schichten 2 erzeugten Ladungsträger paare getrennt, wobei die über die darunterliegenden Transi storen abfließenden Defekt-Elektronen über die Bit-Leitungen 6 abfließen und zeilenweise ausgelesen und verstärkt werden. Entsprechendes gilt für entgegengesetzte Ladungen und Dotie rungen im Falle eines p-Kanal-Transistors.The pixel cell shown in FIG. 1 is formed by a mesa which has a photo-pin diode over a vertical n-channel transistor, the n-layer 3 of which coincides with the source layer of the transistor. The drain layer 5 is connected to the bit line 6. The word line is brought up as a gate connection 8 via the oxide layer 7 on the side of the mesa. As soon as the respective word line is switched on, n-channels can form in the p-layers 4 of the connected mesa - depending on the intensity of the light incident on the respective photodiode from above. The photodiode has an intrinsic layer 2 between the p-layer 1 negatively biased by the line 9 and the n-layer 3 . The overlying layer 1 should not be too thick or too heavily doped so that light incident from above is essentially absorbed in the intrinsic layer. When the respective word line is switched, the charge carrier pairs generated in the layers 2 are separated in the connected mesas, the defect electrons flowing off via the transistors underneath flowing off via the bit lines 6 and read out and amplified line by line. The same applies to opposite charges and doping in the case of a p-channel transistor.

Fig. 2 zeigt eine Pixelzelle mit zwei Mesas, zwischen denen die Anschlüsse word line 8 und ground 9 verlaufen. Der Stapel der Schichten 1 bis 5 ist mit der in Fig. 1 identisch und wird mit Hilfe der Epitaxie-Verfahren CVD und MBE in Kombina tion mit Implantations- und Diffusionsschritten hergestellt. Anschließend wird ein Netz aus senkrechten Gräben geätzt, wo durch sich die vertikalen Mesa-Blöcke ausbilden. Zweckmäßi gerweise wird zuerst die unterste n-Schicht 5 ober- und un terhalb der Zeichenebene vielfach bis zum p-Substrat 12 durchgeätzt, so daß sich viele von links nach rechts verlau fende Streifen bilden, die als bit lines 5 genutzt werden können. In einen zweiten Schritt können die senkrecht zur Zeichenebene verlaufenden Gräben für die word lines 8 geätzt werden, wobei die im ersten Schritt erzeugten bit lines 5 nicht unterbrochen werden dürfen. Die für die word lines be stimmten Gräben werden zunächst mit einem Gate-Oxid 7 be schichtet und dann mindestens bis zur Höhe der Source 3 mit z. B. Polysilizium gefüllt. Um die Leitfähigkeit der word line zu erhöhen, kann darüber eine besser leitende Salicid- Legierung (Self aligned silicide) aus z. B. Silizium und Titan aufgebracht werden. Anschließend wird die Gate-Oxid-Schicht in der verbleibenden Grabenhöhe, die zunächst aufgefüllt und planarisiert wird, weggeätzt, um eine Isolierungsschicht 10 und darauf die ground-Leitungen 9 zum elektrischen Anschluß sämtlicher p-Schichten 1 einzubringen. Fig. 2 shows a pixel cell with two mesas, between which the connections word line 8 and extend ground. 9 The stack of layers 1 to 5 is identical to that in FIG. 1 and is produced using the epitaxial processes CVD and MBE in combination with implantation and diffusion steps. A network of vertical trenches is then etched, where the vertical mesa blocks form. Expediently, the bottom n-layer 5 above and below the plane of the drawing is often etched through to the p-substrate 12 , so that many left to right stripes are formed which can be used as bit lines 5. In a second step, the trenches running perpendicular to the plane of the drawing for the word lines 8 can be etched, the bit lines 5 generated in the first step not being interrupted. The trenches determined for the word lines are first coated with a gate oxide 7 and then at least up to the level of the source 3 with z. B. filled polysilicon. To increase the conductivity of the word line, a more conductive salicide alloy (self aligned silicide) made of e.g. B. silicon and titanium can be applied. The gate oxide layer in the remaining trench height, which is first filled and planarized, is then etched away in order to introduce an insulation layer 10 and then the ground lines 9 for the electrical connection of all p-layers 1 .

Bei der so hergestellten Ausführungsform werden mindestens zwei Mesas gleichzeitig angesteuert. Sofern einzelne Schich ten, beispielsweise die unterste n-Schicht 5, strukturiert werden, läßt sich durch geeignete Anordnungen von Ätzmasken auch eine selektive Ansteuerung jedes einzelnen Pixels errei chen. Zur Strukturierung werden dann gängige Techniken wie die Implantation durch eine Maske oder Implantation mit an schließender Ätzung der dotierten Schicht eingesetzt.In the embodiment thus produced, at least two mesas are controlled simultaneously. If individual layers are structured, for example the bottom n-layer 5 , suitable arrangements of etching masks can also be used to selectively control each individual pixel. Common techniques such as implantation through a mask or implantation with subsequent etching of the doped layer are then used for structuring.

Auch die übrigen beschriebenen Verfahrensschritte sind grund sätzlich fakultativ; beispielsweise kann die Bitleitung durch eine weiter oben liegende Metallbahn gebildet werden, die über Kontaktlöcher mit den n-Schichten 5 verbunden ist. Auch können lediglich die Transistoren oder lediglich die Photo dioden vertikal ausgeführt und die jeweils anderen Elemente planar angeordnet werden.The other procedural steps described are also fundamentally optional; For example, the bit line can be formed by a metal track lying further up, which is connected to the n-layers 5 via contact holes. Also, only the transistors or only the photo diodes can be designed vertically and the other elements can be arranged planar.

Fig. 3 zeigt ein Ausführungsbeispiel einer aktiven Pixelzel le, die im Gegensatz zu den bisher beschriebenen passiven Pi xelzellen das Meßsignal selbst verstärkt und erst dann wei terleitet. Die in der Diode 13 erzeugte Ladung fließt über die Leitung 14 zum Gate des Verstärkungstransistors 15. Die ses steuert dort den Stromfluß von der Versorgungsspannung VDD zu der am Transistor 16 anliegenden bit line, sobald die an am gate des Transistors 16 anliegende, nicht dargestellte word line geschaltet ist. Da die aktive Pixelzelle im Gegen satz zur passiven Zelle keinen Strom abführt, sondern die am Gate 14 angesammelte Ladung zur Stromverstärkung nutzt, muß dieses Gate vor jedem erneuten Auslesen entladen werden. Dies geschieht durch den Reset-Transistor 17, der ebenfalls an die Versorgungsspannung angeschlossen ist und so Source und Gate des Verstärkers 15 auf gleiches Potential bringt. Fig. 3 shows an embodiment of an active pixel cell, which, in contrast to the passive pixel cells described so far, amplifies the measurement signal itself and only then passes it on. The charge generated in the diode 13 flows via the line 14 to the gate of the amplification transistor 15 . There it controls the current flow from the supply voltage VDD to the bit line present at transistor 16 as soon as the word line, not shown, present at the gate of transistor 16 is switched. Since the active pixel cell, in contrast to the passive cell, does not dissipate any current, but uses the charge accumulated at the gate 14 for current amplification, this gate must be discharged before each read-out. This is done by the reset transistor 17 , which is also connected to the supply voltage and thus brings the source and gate of the amplifier 15 to the same potential.

Anstelle der oben genannten pn- oder pin-Dioden können belie bige andere Dioden, beispielsweise Schottky-Dioden, Polymer- Dioden oder Dioden aus Polysilizium eingesetzt werden. Auch die übrigen beschriebenen Merkmale sind lediglich exempla risch. Weitere Ausführungsformen ergeben sich daher bei An wendung der Kenntnisse und Fähigkeiten des Fachmanns.Instead of the above-mentioned pn or pin diodes, belie other diodes, for example Schottky diodes, polymer Diodes or diodes made of polysilicon can be used. Also the other features described are only examples risch. Further embodiments therefore arise from An application of the knowledge and skills of the specialist.

Claims

1. Halbleiterbauelement mit einer Vielzahl auf einer Sub stratfläche nebeneinander angeordneter strahlungsempfindli cher Einheiten zur Erfassung eines Bildes, wobei jede Einheit ein strahlungsempfindliches Element mit einer n-dotierten Schicht und einer p-dotierten Schicht und mindestens einen Transistor mit einer ersten Schicht als Source, einer zweiten Schicht als Kanalschicht und einer dritten Schicht als Drain aufweist, dadurch gekennzeichnet, daß die beiden Schichten des strahlungsempfindlichen Elements und/oder die drei Schichten des Transistors senkrecht zur Substratfläche gesta pelt sind und eine Mesa-Schichtstruktur bilden.1. Semiconductor component with a plurality of radiation-sensitive units arranged next to one another on a substrate surface for detecting an image, each unit being a radiation-sensitive element with an n-doped layer and a p-doped layer and at least one transistor with a first layer as the source, one has a second layer as a channel layer and a third layer as a drain, characterized in that the two layers of the radiation-sensitive element and / or the three layers of the transistor are stacked perpendicular to the substrate surface and form a mesa layer structure.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren MOSFETs mit senkrecht zur Substratfläche verlaufendem Kanal sind.2. The semiconductor component as claimed in claim 1, characterized in that the transistors MOSFETs with a channel running perpendicular to the substrate surface are.

3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das strahlungsemp findliche Element zwischen der p-dotierten und der n- dotierten Schicht eine undotierte intrinsische Schicht auf weist.3. A semiconductor device according to claim 1 or 2, characterized in that the radiation temp sensitive element between the p-doped and the n- doped layer an undoped intrinsic layer has.

4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß das strahlungsemp findliche Element eine pin-Diode ist.4. Semiconductor component according to one of claims 1 to 3, there characterized in that the radiation temp sensitive element is a pin diode.

5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, da durch gekennzeichnet, daß das strahlungsemp findliche Element und der Transistor gemeinsam einen Schich tenstapel bilden. 5. Semiconductor component according to one of claims 1 to 4, there characterized in that the radiation temp sensitive element and the transistor together a layer Form ten stacks.

6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, da durch gekennzeichnet, daß die strahlungsemp findlichen Einheiten passive Pixelzellen sind.6. Semiconductor component according to one of claims 1 to 5, there characterized in that the radiation temp sensitive units are passive pixel cells.

7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, da durch gekennzeichnet, daß die strahlungsemp findlichen Einheiten Paare von Mesa-Strukturen mit dazwischen verlaufender Wort- oder Bitleitung (8) aufweisen.7. Semiconductor component according to one of claims 1 to 6, characterized in that the radiation-sensitive units have pairs of mesa structures with a word or bit line ( 8 ) running between them.

8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, da durch gekennzeichnet, daß das Halbleiterbau element ein CMOS-Chip ist.8. Semiconductor component according to one of claims 1 to 7, there characterized in that the semiconductor construction element is a CMOS chip.