DE19919129A1 - Substrate contact for a conductive tub in a semiconductor memory device - Google Patents

Abstract

The invention relates to a contactless butted substrate contact in which supply potential (VDD) is fed from a contact (24), said contact contacting a drain or source region (12), to an N-conductive trough (11) via a salicide layer (28) and substrate (27).

Description

Die vorliegende Erfindung betrifft einen Substratkontakt für eine leitende Wanne in einer Halbleiterspeicheranordnung, bei der der leitenden Wanne über einen leitenden Bereich des gleichen Leitungstyps wie die Wanne und einer in der leiten­ den Wanne vorgesehenen Zone des zum Leitungstyp der Wanne entgegengesetzten Leitungstyps Versorgungspotential zugeführt ist, mit einem von einer ersten Metallisierung zu der Zone führenden Kontakt.The present invention relates to a substrate contact for a conductive tub in a semiconductor memory device, at that of the conductive tub over a conductive area of the same type of pipe as the tub and one in the pipe the zone provided for the type of tubing opposite line type supply potential supplied with one from a first metallization to the zone leading contact.

Bei einem sogenannten Single-Port-RAM, also einem Schreib/Le­ sespeicher mit einer Wortleitung und zwei Bitleitungen, be­ steht eine Speicherzelle gewöhnlich aus sechs Transistoren. Eine solche Speicherzelle ist in der Fig. 4 mit zwei Bitlei­ tungen BL1, BL2 und einer Wortleitung WL gezeigt. Die Bitlei­ tungen BL1, BL2 sind über N-Kanal-MOS-Transistoren 1, 2, die als Auswahltransistoren bzw. Transfer-Gates wirken, an eine kreuzgekoppelte Inverterschaltung 3 angeschlossen, die zur Speicherung eines Bits dient. Diese Inverterschaltung 3 be­ steht aus zwei N-Kanal-MOS-Transistoren 4, 5 und zwei P-Ka­ nal-MOS-Transistoren 6, 7. Die N-Kanal-MOS-Transistoren 1, 2, 4, 5 müssen mit Erde VSS kontaktiert werden und liegen in ei­ ner P-leitenden Wanne, welche ebenfalls an Erde VSS ange­ schlossen werden muß. Dagegen werden die P-Kanal-MOS-Transi­ storen mit Versorgungspotential VDD kontaktiert und liegen in einer N-leitenden Wanne, welche auf das Versorgungspotential VDD gebracht werden muß.In a so-called single-port RAM, i.e. a read / write memory with a word line and two bit lines, a memory cell usually consists of six transistors. Such a memory cell is shown in FIG. 4 with two bit lines BL1, BL2 and a word line WL. The bit lines BL1, BL2 are connected via N-channel MOS transistors 1 , 2 , which act as selection transistors or transfer gates, to a cross-coupled inverter circuit 3 , which is used to store a bit. This inverter circuit 3 be consists of two N-channel MOS transistors 4 , 5 and two P-channel channel MOS transistors 6 , 7 . The N-channel MOS transistors 1 , 2 , 4 , 5 must be contacted with ground VSS and are in a P-type well, which must also be connected to ground VSS. In contrast, the P-channel MOS transistors are contacted with supply potential VDD and lie in an N-conducting trough, which must be brought to the supply potential VDD.

Diese Kontaktierung der Wannen für die N-Kanal-MOS-Transisto­ ren 4, 5 und die P-Kanal-MOS-Transistoren 6, 7 wird gewöhn­ lich durch Substratkontakte realisiert. This contacting of the troughs for the N-channel MOS transistors 4 , 5 and the P-channel MOS transistors 6 , 7 is usually realized by substrate contacts.

Fig. 5 zeigt eine Draufsicht auf das Layout einer solchen Halbleiterspeicheranordnung, die die in Fig. 4 dargestellte Schaltungsanordnung realisiert: FIG. 5 shows a plan view of the layout of such a semiconductor memory arrangement which implements the circuit arrangement shown in FIG. 4:

Diese Halbleiterspeicheranordnung umfaßt die Bitleitungen BL1, BL2, die zu Bitleitungskontaktierungen 8, 9 führen, die Wortleitung WL in einer ersten Metallisierungsebene, im fol­ genden auch kurz erste Metallisierung genannt, eine P-lei­ tende Wanne 10, in welcher die N-Kanal-MOS-Transistoren lie­ gen, eine N-leitende Wanne 11, in welcher die P-Kanal-MOS- Transistoren vorgesehen sind, Diffusionszonen 12, 13, 14 die­ ser Transistoren, welche im folgenden auch einfach kurz als Zonen bezeichnet werden, da sie nicht notwendigerweise mit Diffusion hergestellt werden müssen, Polysiliziumbahnen 18, 19, die zu einzelnen Kontakten (als schwarze Quadrate darge­ stellt) der Transistoren führen, die erste Metallisierung 20 des kreuzgekoppelten Inverters und eine zweite Metallisierung 21.This semiconductor memory arrangement comprises the bit lines BL1, BL2, which lead to bit line contacts 8 , 9 , the word line WL in a first metallization level, hereinafter also referred to briefly as the first metallization, a P-conducting tub 10 in which the N-channel MOS Transistors lie, an N-type well 11 , in which the P-channel MOS transistors are provided, diffusion zones 12 , 13 , 14 of these transistors, which are also referred to below simply as zones, since they are not necessarily must be produced with diffusion, polysilicon tracks 18 , 19 , which lead to individual contacts (represented as black squares) of the transistors, the first metallization 20 of the cross-coupled inverter and a second metallization 21 .

Über die zweite Metallisierung 21 und einen Kontakt 22 liegt das P-leitende Substrat bzw. die P-leitende Wanne an Erde VSS. Weiterhin liegt über eine weitere erste Metallisierung 23 und Kontakte 24 bzw. 25 die N-leitende Wanne 11 bzw. die P-leitende Zone der P-Kanal-MOS-Transistoren an Versorgungs­ potential VDD.Via the second metallization 21 and a contact 22 , the P-type substrate or the P-type well is connected to earth VSS. Furthermore, via a further first metallization 23 and contacts 24 and 25, the N-type well 11 and the P-type zone of the P-channel MOS transistors are connected to supply potential VDD.

Fig. 6 zeigt einen schematischen Schnitt durch eine Halblei­ terstruktur mit einem Halbleiterkörper 26, der P-leitend ist, der N-leitenden Wanne 11, einem N-leitenden Halbleiterbereich 27, auch als "Substrat" bezeichnet, der P-leitenden Zone 12, den Kontakten 24 und 25 zu der Zone 12 bzw. zu dem Bereich 27 und der ersten Metallisierung 23. Diese erste Metallisierung 23 kann über einen weiteren, schematisch dargestellten Kon­ takt mit einer zweiten Metallisierung 21 verbunden sein. Die ersten und die zweiten Metallisierungen sind dabei selbstver­ ständlich jeweils nicht in sich zusammenhängend, sondern be­ deuten jeweils eine erste Metallisierungsebene, in welcher verschiedene und voneinander elektrisch getrennte erste Me­ tallisierungsbereiche vorliegen können, und eine zweite Me­ tallisierungsebene, die ebenfalls verschiedene, elektrisch voneinander getrennte Metallisierungsbereiche hat. Außerdem können noch weitere Metallisierungsebenen vorhanden sein. Fig. 6 shows a schematic section through a semiconducting terstruktur with a semiconductor body 26, which is P-conductive, refers to N-type well 11, an N-type semiconductor region 27, also referred to as "substrate", the P-type region 12, the contacts 24 and 25 to the zone 12 or to the region 27 and the first metallization 23 . This first metallization 23 can be connected to a second metallization 21 via a further, schematically illustrated contact. The first and the second metallizations are of course not in each case coherent, but each mean a first metallization level, in which different and electrically separated first metalization areas can be present, and a second metalization level, which also different, electrically separated from each other Has metallization areas. There may also be other levels of metallization.

Auf der Oberfläche zwischen der Zone 12 und dem Bereich 27 befindet sich noch eine Titansilizidschicht 28, die auch als "Salicid" bezeichnet wird, da sie auf die Selbstjustierung ("self alignment") zurückgeht, welche bei der Maskierung zur Bildung der Kontaktlöcher für die Kontakte 24, 25 entsteht. Diese Titansilizidschicht 28 weist eine gewisse elektrische Leitfähigkeit auf.On the surface between the zone 12 and the area 27 there is also a titanium silicide layer 28 , which is also referred to as "salicid", since it is due to the self-alignment ("self alignment"), which forms the contact holes for the masking Contacts 24 , 25 are created. This titanium silicide layer 28 has a certain electrical conductivity.

Bisher wird also die N-leitende Wanne 11 über den N-leitenden Bereich ("Substrat") 27 und den Kontakt 25 mittels der ersten Metallisierung 23 auf Versorgungspotential VDD gebracht. Es werden hierzu damit der Bereich 27, das Kontaktloch für den Kontakt 25 und der Kontakt 25 selbst benötigt. Das Kontakt­ loch für den Kontakt 25 wird dabei etwa in der Mitte des Be­ reiches 27 plaziert, wodurch der Anschluß an die erste Metal­ lisierung 23 möglich ist. Für diese Kontaktierung wird eine Fläche von derzeit 0,68 µm FD × 0,68 µm FD benötigt, wobei FD "final distance" bedeutet und von der verwendeten Technologie abhängt.So far, the N-type well 11 has been brought to supply potential VDD via the N-type region (“substrate”) 27 and the contact 25 by means of the first metallization 23 . For this purpose, the area 27 , the contact hole for the contact 25 and the contact 25 itself are required. The contact hole for the contact 25 is placed approximately in the middle of the loading area 27 , whereby the connection to the first metalization 23 is possible. For this contacting, an area of currently 0.68 µm FD × 0.68 µm FD is required, where FD means "final distance" and depends on the technology used.

Es sei noch angemerkt, daß die einzelnen Metallisierungen 23, 21 usw. durch entsprechende Isolierschichten aus Siliziumdi­ oxid und/oder Siliziumnitrid elektrisch getrennt sind.It should also be noted that the individual metallizations 23 , 21 , etc. are electrically separated by appropriate insulating layers made of silicon oxide and / or silicon nitride.

Bei der N-leitenden Wanne 11 ist zu beachten, daß hier nicht das volle Versorgungspotential VDD von beispielsweise 2,0 V eingehalten zu werden braucht, da in der P-leitenden Wanne 10 das genaue Potential VSS vorliegt und für einen zuverlässigen Betrieb der Halbleiterspeicheranordnung die Spannungsdiffe­ renz zwischen den beiden Potentialen von Bedeutung ist. Diese Differenz braucht aber nicht genau 2,0 V zu betragen, sondern kann gegebenenfalls auch niedriger sein. Mit anderen Worten, es genügt, wenn in der N-leitenden Wanne 11 das Potential ausreichend angehoben wird.In the case of the N-type well 11 , it should be noted that the full supply potential VDD of, for example, 2.0 V need not be maintained here, since the precise potential VSS is present in the P-type well 10 and for reliable operation of the semiconductor memory arrangement Tension difference between the two potentials is important. However, this difference need not be exactly 2.0 V, but may also be lower if necessary. In other words, it is sufficient if the potential in the N-conducting well 11 is raised sufficiently.

Es ist nun Aufgabe der vorliegenden Erfindung, einen solchen Substratkontakt zu schaffen, daß die Halbleiterspeicheranord­ nung möglichst weiter miniaturisiert werden kann.It is an object of the present invention, such To create substrate contact that the semiconductor memory can be miniaturized as far as possible.

Diese Aufgabe wird bei einem Substratkontakt für eine leiten­ de Wanne in einer Halbleiterspeicheranordnung, bei der der leitenden Wanne über einen leitenden Bereich des gleichen Leitungstyps wie die Wanne und einer in der leitenden Wanne vorgesehenen Zone des zum Leitungstyp der Wanne entgegenge­ setzten Leitungstyps Versorgungspotential zugeführt ist, mit einem von einer ersten Metallisierung zu der Zone führenden Kontakt, erfindungsgemäß dadurch gelöst, daß das Versorgungs­ potential an den Bereich über eine laterale Verbindung zwi­ schen einem zur Zone führenden Kontakt und dem Bereich ange­ legt ist.This task will guide a substrate contact for one de tub in a semiconductor memory device in which the conductive tub over a conductive area of the same Conduction type like the tub and one in the conductive tub provided zone of the opposite to the conduction type of the tub set line type supply potential is supplied with one from a first metallization to the zone Contact, according to the invention solved in that the supply potential to the area via a lateral connection between a contact leading to the zone and the area sets is.

Bei dem Bereich handelt es sich dabei in bevorzugter Weise um ein N-leitendes Substrat, während die Zone eine P-leitende Diffusionszone ist.The area is preferably an N-type substrate, while the zone is a P-type Diffusion zone is.

Als laterale Verbindung wird in bevorzugter Weise ein Sili­ zid, wie insbesondere Titansilizid, verwendet.A sili is preferably used as the lateral connection zid, such as in particular titanium silicide, is used.

Bei dem erfindungsgemäßen Substratkontakt stößt also der N- leitende Bereich an die P-leitende Diffusionszone, wobei über diesem Bereich und der Diffusionszone unter Ausnutzung der "Salicid-Technologie" eine Titansilizidschicht vorgesehen ist, welche den lateralen PN-Übergang überbrückt. Es liegt also ein sogenannter "Butting-Kontakt" vor. Durch die latera­ le Kontaktierung mittels des Titansilizids kann das eigentli­ che Kontaktloch mit dem Kontakt 25 (vgl. Fig. 6) eingespart werden, so daß letztlich ein "kontaktloser butted Substrat­ kontakt" vorliegt. Damit kann eine Größe von 0,44 µm FD × 0,48 µm FD erreicht werden.In the case of the substrate contact according to the invention, the N-type region therefore abuts the P-type diffusion zone, a titanium silicide layer which bridges the lateral PN junction being provided over this region and the diffusion zone using "salicid technology". So there is a so-called "butting contact". Through the later contacting by means of the titanium silicide, the actual contact hole with the contact 25 (cf. FIG. 6) can be saved, so that ultimately a "contactless butted substrate contact" is present. A size of 0.44 µm FD × 0.48 µm FD can be achieved.

Von wesentlichem Vorteil an der Erfindung ist die Einsparung eines gesonderten Kontaktloches mit einem Kontakt zur Kontak­ tierung der N-leitenden Wanne mit dem Versorgungspotential VDD, so daß insgesamt der N-leitende Bereich kleiner gestal­ tet werden kann.The saving is a significant advantage of the invention a separate contact hole with a contact for contact tation of the N-type trough with the supply potential VDD, so that the N-type region as a whole is smaller can be tet.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:The invention will be described in more detail below with reference to the drawings explained. Show it:

Fig. 1 eine Draufsicht auf das Layout einer Halbleiter­ speicheranordnung mit dem erfindungsgemäßen Sub­ stratkontakt, Fig. 1 is a plan view of the layout of a semiconductor memory device having the inventive sub stratkontakt,

Fig. 2 den Substratkontakt gemäß der Erfindung in Drauf­ sicht, Fig. 2 view of the substrate contact according to the invention in plan,

Fig. 3 eine schematische Schnittdarstellung des erfin­ dungsgemäßen Substratkontaktes, Fig. 3 is a schematic sectional view of the substrate contact to the invention OF INVENTION,

Fig. 4 ein schematisches Schaltbild einer Halbleiter­ speicheranordnung mit sechs Transistoren, Fig. 4 is a schematic circuit diagram of a semiconductor memory device including six transistors,

Fig. 5 eine Draufsicht auf das Layout einer bestehenden Halbleiterspeicheranordnung und Fig. 5 is a plan view of the layout of an existing semiconductor memory device and

Fig. 6 eine schematische Schnittdarstellung durch einen Substratkontakt bei der bestehenden Halbleiter­ speicheranordnung. Fig. 6 is a schematic sectional view through a substrate contact in the existing semiconductor memory arrangement.

Die Fig. 4 bis 6 sind bereits eingangs erläutert worden. In den Fig. 1 bis 3 werden für einander entsprechende Bauteile die gleichen Bezugszeichen wie in den Fig. 4 bis 6 verwendet. FIGS. 4 to 6 have already been explained in the introduction. In Figs. 1 to 3, the same reference numerals as in Figures for corresponding components. 4 to 6 is used.

Fig. 1 entspricht im wesentlichen Fig. 5, wenn von der spezi­ ellen Gestaltung im Bereich des Kontaktes 24 abgesehen wird. Durch Verwendung des erfindungsgemäßen Substratkontaktes ist hier das Kontaktloch für den Kontakt 25 nicht erforderlich, so daß der Bereich ("Substrat") 27 kleiner gestaltet werden kann, wie dies bereits oben erläutert wurde. So sind Abmes­ sungen von 0,44 µm FD × 0,48 µm FD für den Bereich 27 mög­ lich, wobei dessen Abstand zu den polykristallinen Bahnen 16, 17 etwa 0,15 µm FD beträgt und diese polykristallinen Bahnen eine Breite von etwa 0,25 µm FD haben (vgl. hierzu insbeson­ dere Fig. 2). Fig. 1 corresponds essentially to Fig. 5, except for the special design in the area of the contact 24 . By using the substrate contact according to the invention, the contact hole for the contact 25 is not necessary here, so that the region (“substrate”) 27 can be made smaller, as has already been explained above. Measurements of 0.44 µm FD × 0.48 µm FD are possible for the area 27 , the distance to the polycrystalline sheets 16 , 17 being about 0.15 µm FD and these polycrystalline sheets having a width of about 0, 25 µm FD (see. In particular Fig. 2).

Aus Fig. 3 ist eine Schnittdarstellung im Bereich des Kontak­ tes 24 zu ersehen. Durch Verwendung des erfindungsgemäßen Substratkontaktes kann auf den Kontakt 25 (vgl. Fig. 6) bzw. dessen Kontaktloch verzichtet werden. Vielmehr wird bei dem erfindungsgemäßen Substratkontakt die Leitfähigkeit der Schicht 28 ausgenützt, um die N-leitende Halbleiterwanne 26 über den N-leitenden Bereich 27 an den Kontakt 24 anzuschlie­ ßen. Es wurde durch die Erfindung erstmals erkannt, daß die Leitfähigkeit der durch Verwendung der "Salicid-Technologie" geschaffenen Titansilizidschicht 28 ausreichend ist, um das Potential der Wanne 26 für einen sicheren Betrieb der Halb­ leiterspeicheranordnung anzuheben.From Fig. 3 is a sectional view in the area of Kontakt tes 24 can be seen. By using the substrate contact according to the invention, the contact 25 (cf. FIG. 6) or its contact hole can be dispensed with. Rather, the conductivity of the layer 28 is used in the substrate contact according to the invention in order to connect the N-type semiconductor trough 26 to the contact 24 via the N-type region 27 . It was recognized by the invention for the first time that the conductivity of the titanium silicide layer 28 created by using the “salicid technology” is sufficient to raise the potential of the well 26 for a safe operation of the semiconductor memory arrangement.

Die Erfindung ermöglicht so eine nicht unbeträchtliche Ein­ sparung an Fläche gegenüber bestehenden Technologien, da auf einen Kontakt verzichtet werden kann.The invention thus enables a not inconsiderable one Saving space compared to existing technologies because of a contact can be omitted.

Obwohl oben die Erfindung anhand eines Substratkontaktes für eine N-leitende Wanne erläutert wurde, ist diese grundsätz­ lich auch für eine P-leitende Wanne in vorteilhafter Weise einsetzbar. Die angegebenen Leitfähigkeitstypen können also jeweils umgekehrt sein. Although the invention is based on a substrate contact for an N-conducting trough has been explained, this is the basic principle Lich also for a P-type tub in an advantageous manner applicable. The specified conductivity types can therefore be reversed in each case.  

BezugszeichenlisteReference list

11

N-Kanal-MOS-Transistor
N-channel MOS transistor

22nd

N-Kanal-MOS-Transistor
N-channel MOS transistor

33rd

Inverterschaltung
Inverter circuit

44th

N-Kanal-MOS-Transistor
N-channel MOS transistor

55

N-Kanal-MOS-Transistor
N-channel MOS transistor

66

P-Kanal-MOS-Transistor
P-channel MOS transistor

77

P-Kanal-MOS-Transistor
P-channel MOS transistor

88th

Bitleitungskontaktierung
Bit line contacting

99

Bitleitungskontaktierung
Bit line contacting

1010th

P-leitende Wanne
P-type tub

1111

N-leitende Wanne
N-type tub

1212th

P-leitende Diffusionszone
P-type diffusion zone

1313

Diffusionszone
Diffusion zone

1414

Diffusionszone
Diffusion zone

1515

Polysiliziumbahn
Polysilicon web

1616

Polysiliziumbahn
Polysilicon web

1717th

Polysiliziumbahn
Polysilicon web

1818th

Polysiliziumbahn
Polysilicon web

1919th

Polysiliziumbahn
Polysilicon web

2020th

erste Metallisierung für kreuzgekoppelten Inverter
first metallization for cross-coupled inverter

2121

zweite Metallisierung
second metallization

2323

erste Metallisierung für Versorgungsspannung VDD
first metallization for supply voltage VDD

2424th

Kontakt
Contact

2525th

Kontakt
Contact

2626

Halbleiterkörper
Semiconductor body

2727

Zone
Zone

2828

Titansilizidschicht
BL Bitleitung
WL Wortleitung
Titanium silicide layer
BL bit line
WL word line

Claims (6)

1. Substratkontakt für eine leitende Wanne (11) in einer Halbleiterspeicheranordnung, bei der der leitenden Wanne (11) über einen leitenden Bereich (27) des gleichen Lei­ tungstyps wie die Wanne (11) und einer in der leitenden Wanne (11) vorgesehenen Zone (12) des zum Leitungstyp der Wanne (11) entgegengesetzten Leitungstyps Versorgungspo­ tential (VDD) zugeführt ist, mit einem von einer ersten Metallisierung (23) zu der Zone (12) führenden Kontakt (24), dadurch gekennzeichnet, daß das Versorgungspotential (VDD) an den Bereich (27) über eine laterale Verbindung (28) zwischen dem zur Zone (12) führenden Kontakt (24) und dem Bereich (27) angelegt ist.1. substrate contact for a conductive trough ( 11 ) in a semiconductor memory device, in which the conductive trough ( 11 ) via a conductive region ( 27 ) of the same Lei device type as the trough ( 11 ) and a zone provided in the conductive trough ( 11 ) ( 12 ) of the line type of the tub ( 11 ) opposite line type supply potential (VDD) is supplied with a contact from a first metallization ( 23 ) to the zone ( 12 ) ( 24 ), characterized in that the supply potential (VDD ) is applied to the area ( 27 ) via a lateral connection ( 28 ) between the contact ( 24 ) leading to the zone ( 12 ) and the area ( 27 ). 2. Substratkontakt nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Wanne eine N-leitende Wanne ist, daß der leitende Bereich ein N-leitendes Substrat ist und daß die Zone eine P-leitende Drain- bzw. Sourcezone eines P-Ka­ nal-MOS-Transistors ist.2. substrate contact according to claim 1, characterized in that the conductive tub is an N-type tub that the conductive area is an N-type substrate and that the Zone a P-type drain or source zone of a P-Ka nal MOS transistor. 3. Substratkontakt nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die laterale Verbindung (28) aus einem Silizid besteht.3. Substrate contact according to claim 1 or 2, characterized in that the lateral connection ( 28 ) consists of a silicide. 4. Substratkontakt nach Anspruch 3, dadurch gekennzeichnet, daß das Silizid ein Titansilizid ist.4. substrate contact according to claim 3, characterized in that the silicide is a titanium silicide. 5. Substratkontakt nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Bereich (27) und die Zone (12) direkt aneinandergren­ zen und der zwischen ihnen bestehende PN-Übergang durch die Verbindung überbrückt ist. 5. Substrate contact according to one of claims 1 to 4, characterized in that the region ( 27 ) and the zone ( 12 ) zen directly to each other and the PN junction between them is bridged by the connection. 6. Substratkontakt nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Versorgungspotential (VDD) über mehrere Metallisie­ rungsebenen (23, 21) zugeführt ist.6. Substrate contact according to one of claims 1 to 5, characterized in that the supply potential (VDD) is supplied via several metallization levels ( 23 , 21 ).