DE19846063A1 - Method of manufacturing a double-gate MOSFET - Google Patents
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Abstract
Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines Dou ble-Gate MOSFETs gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a method for producing a dou ble-gate MOSFETs according to the preamble of claim 1.
Die bekannten integrierten Schaltungen der Halbleitertechnik ba sieren zu einem großen Teil auf der Silizium-basierenden CMOS- Technologie. Durch die zunehmende Verringerung der Transistorab messungen in CMOS-Schaltungen zur Erhöhung von Geschwindigkeit und Integrationsdichte wachsen die Anforderungen an die gesamte Technologie, insbesondere an die Lithographie zur Definition der Bauelementabmessungen. Außerdem führt die Verkleinerung der Bau elementabmessungen zu sogenannten Kurzkanaleffekten, durch wel che die Eigenschaften wie z. B. Ausgangsleitwert, Sperrverhalten, Schaltverhalten negativ beeinträchtigt werden. Durch Modifika tionen am MOSFET, beispielsweise durch das Anbringen eines zwei ten Gates unter dem Kanal kann das Verhalten verbessert werden. Die Umschließung der Kanalschicht von beiden Seiten erlaubt die vollständige Kontrolle durch das Gate und damit eine Reduzierung der Kurzkanaleffekte, sofern die Kanalschicht dünn genug ist.The known integrated circuits of semiconductor technology ba are largely based on the silicon-based CMOS Technology. Due to the increasing reduction in the transistor ab Measurements in CMOS circuits to increase speed and integration density, the demands on the whole grow Technology, especially to lithography to define the Component dimensions. It also leads to the downsizing of the construction element dimensions to so-called short channel effects, by wel che the properties such. B. output conductance, blocking behavior, Switching behavior can be adversely affected. Through Modifika tions on the MOSFET, for example by attaching a two Behavior can be improved by using the gates under the channel. Enclosing the channel layer from both sides allows the complete control through the gate and thus a reduction the short channel effects, provided the channel layer is thin enough.
Die technologisch sehr anspruchsvolle Herstellung eines solchen Double-Gate-Transistors als laterales Bauelement mit Stromfluß parallel zur Oberfläche ist beispielsweise aus "Double-gate MOSFET demonstrates 25-nm thick channel", Solid State Technolo gy, 1998 (3), pp. 22-24 bekannt. Eine einfachere Möglichkeit besteht in der Ausführung als vertikaler Transistor, ähnlich den bekannten Vertikalen MOSFET-Konzepten, wie aus D. Behammer, L. Vescan, R. Loo, J Moers, A. Mück, H. Lüth, T. Grabolla, Elec tronics Letters 32 (1996), pp. 406-407 bekannt. Zur kompletten Einschnürung des Kanalgebietes müssen nachteilig die lateralen Abmessungen bis weit in den sub-100nm-Bereich reduziert werden. Folglich sind bei der Herstellung solcher bekannter Bauelemen tenverfahren notwendig, die eine Vielzahl von Strukturierungs schritten im Bereich unterhalb von 1 µm aufweisen. Damit sind in nachteiliger Weise mehrfach kritische Justierungen nach den ein zelnen Verfahrensschritte notwendig um die geometrische Ausdeh nung des Bauelements in diesen Dimensionen zu realisieren.The technologically very demanding manufacture of such Double-gate transistor as a lateral component with current flow parallel to the surface is, for example, "Double-gate MOSFET demonstrates 25-nm thick channel ", solid state technology gy, 1998 (3), pp. 22-24 known. An easier way consists of a vertical transistor, similar to the known vertical MOSFET concepts, such as from D. Behammer, L. Vescan, R. Loo, J Moers, A. Mück, H. Lüth, T. Grabolla, Elec tronics Letters 32 (1996), pp. 406-407 known. To complete Constriction of the canal area must adversely affect the lateral Dimensions can be reduced far into the sub-100nm range. Consequently, in the manufacture of such known components ten procedures that require a variety of structuring have steps in the range below 1 µm. With that are in disadvantageously multiple critical adjustments after the one individual process steps necessary to the geometric extent Realization of the component in these dimensions.
Es ist deshalb Aufgabe der Erfindung ein Verfahren zur Herstel lung eines vertikalen Double-Gate-MOSFETs bereitzustellen, bei dem eine technologisch vereinfachte Abfolge erreicht wird.It is therefore the object of the invention to produce a method to provide a vertical double-gate MOSFET which a technologically simplified sequence is achieved.
Die Aufgabe wird gelöst durch ein Verfahren gemäß der Gesamtheit der Merkmale nach Anspruch 1. Weitere zweckmäßige oder vorteil hafte Varianten finden sich in den auf diesen Anspruch rückbezo genen Unteransprüchen.The problem is solved by a method according to the whole the features of claim 1. Further expedient or advantageous harsh variants can be found in the references to this claim gene dependent claims.
Es wurde erkannt, daß zur Lösung der Aufgabe zu Anfang der Bil dung des Bauelements eine Strukturierung unterhalb von 1 µm (sub- 100nm-Strukturierung) vorgesehen wird. Der Vorteil der Erfin dung liegt darin, daß nur eine einzige sub-100nm-Strukturierung notwendig ist. Besonders vorteilhaft ist dabei, daß eine Justie rung dieser sub-100nm-Strukturierung als erster Strukturierungs schritt nicht erforderlich ist. Nach diesem technologisch an spruchsvollen Verfahrensschritt ist keine weitere präzise sub- µm-genaue Justierung mehr erforderlich. Damit wird im Vergleich zu den bekannten Herstellungsverfahren die Herstellung des er findungsgemäßen Bauelements erheblich erleichtert.It was recognized that the Bil structure of the component below 1 µm (sub- 100nm structuring) is provided. The advantage of the Erfin is that only a single sub-100nm structuring necessary is. It is particularly advantageous that a Justie This sub-100nm structuring is the first structuring step is not required. After this technologically demanding process step is no further precise µm-precise adjustment is required. This is compared to the known manufacturing process, the manufacture of the Component according to the invention considerably facilitated.
Die nachfolgenden Verfahrensschritte sind selbstjustierend. Zwar sind bei weiteren Verfahrensschritten Justierungen erforderlich, wie zum Beispiel beim Öffnen von Kontaktfenstern und bei der Isolierung der Einzelbauelemente. Dabei handelt es sich jedoch nur um unkritische Strukturierungsschritte, die zwar Justierto leranzen aufweisen, aber wobei in Folge dieser Toleranzen nicht die Bauelementabmessungen vergrößert werden.The following process steps are self-adjusting. Though adjustments are required for further process steps, such as when opening contact windows and when Isolation of the individual components. However, it is only about uncritical structuring steps, which are adjustment have tolerances, but not as a result of these tolerances the component dimensions are increased.
Es bedarf folglich keiner hochgenauen Ausführung dieser weiteren Strukturierungsschritte. Das erfindungsgemäße Verfahren zur selbstjustierten Herstellung eines vertikalen Double-Gate- MOSFETs erlaubt zudem in vorteilhafter Weise die Verwendung von Standard-Technologieschritten.There is therefore no need for a highly precise execution of these further ones Structuring steps. The inventive method for self-aligned manufacture of a vertical double-gate MOSFETs also advantageously allow the use of Standard technology steps.
Im Rahmen der Erfindung beinhaltet das erfindungsgemäße Herstel lungsverfahren zudem die beiden Planarisierungsschritte zum selbstjustierten Öffnen eines Kontaktfensters für die obere Kon taktschicht bei gleichzeitiger Isolation der Gatekontaktierung.Within the scope of the invention, the manufacture according to the invention includes the two planarization steps for self-aligned opening of a contact window for the upper con clock layer with simultaneous isolation of the gate contact.
Das erfindungsgemäße Verfahren ist nicht auf die Herstellung ei nes vertikalen Double-Gate-MOSFETs beschränkt. Vielmehr ist es vorstellbar, daß das Verfahren mit geeignet geändertem Dotier verlauf auch zur Herstellung von Quantentransistoren, z. B. zur Herstellung eines Single-Electron Transistors eingesetzt wird.The method according to the invention is not based on the production nes vertical double-gate MOSFETs limited. Rather it is conceivable that the method with appropriately modified doping course also for the production of quantum transistors, for. B. for Manufacturing a single-electron transistor is used.
Der Vorteil des mit Hilfe des erfindungsgemäßen Verfahrens her gestellten Double-Gate MOSFETs, weist die für dieses Bauelement bekannten Vorteile auf: gegenüber den konventionellen MOSFETs besteht dieser Vorteil in der Verminderung von Kurzkanaleffekten bei kleinen Kanallängen. Dadurch wird das elektrische Verhalten verbessert. Die Ausführung als Transistor mit vertikalem Strom fluß ermöglicht eine höhere Packungsdichte als bei den üblichen lateralen MOSFETs. Außerdem wird die beidseitige Umschließung des Kanalgebietes mit Gateoxid erreicht, ohne daß das Silizium nachträglich auf Oxid aufgewachsen werden muß. The advantage of using the method according to the invention provided double-gate MOSFETs, has the for this component known advantages: compared to conventional MOSFETs this advantage is the reduction of short channel effects with small channel lengths. This will change the electrical behavior improved. Execution as a transistor with vertical current flow enables a higher packing density than with the usual lateral MOSFETs. In addition, the double-sided enclosure of the channel area with gate oxide without the silicon must subsequently be grown on oxide.
Die Erfindung ist im weiteren an Hand von Figuren und Ausfüh rungsbeispiel näher erläutert. Es zeigt:The invention is further based on figures and Ausfüh Example explained in more detail. It shows:
Fig. 1 Verfahrensschritte A bis F zur Herstellung eines erfin dungsgemäßen vertikalen Double-Gate-MOSFETs. Fig. 1 process steps A to F for the production of an inventive vertical double-gate MOSFET.
Im folgenden wird an Hand der Fig. 1A bis 1F die Herstellung eines n-Kanal Double-Gate-MOSFETs beschrieben. Es ist jedoch im Rahmen der Erfindung auch vorstellbar, durch entsprechende Do tierung auf diese Weise ein p-Kanal-Bauelement zu bilden.The manufacture of an n-channel double-gate MOSFET is described below with reference to FIGS. 1A to 1F. However, it is also conceivable within the scope of the invention to form a p-channel component by appropriate doping in this way.
Ausgangsbasis ist ein geeignet dotierter Si-Wafer, z. B. mit ei ner n-p-n Schichtfolge für einen n-Kanal-MOSFET. Auf diesen Wa fer wird zunächst eine Maskierungsschicht aufgetragen und auf Dimensionen im sub-100nm-Bereich strukturiert.The starting point is a suitably doped Si wafer, e.g. B. with egg ner n-p-n layer sequence for an n-channel MOSFET. On this wa a masking layer is first applied and applied Structured dimensions in the sub-100nm range.
Als Material für die Maskierungsschicht kann z. B. Silizium (ein kristallin oder polykristallin oder amorph), ein Silizid (z. B. CoSi2), ein Metall oder ein Isolationsmaterial (z. B. SiO2) ge wählt werden. Diese sub-100nm-Strukturierung kann vor dem Auf bringen der Maskierungsschicht z. B. mittels Elektronenstrahl- Lithographie und Lift-off-Technik erfolgen. Es ist auch vor stellbar, diese sub-100nm-Strukturierung nach dem Aufbringen der Maskierungsschicht durchzuführen. Zur sub-100nm-Strukturierung kann eine Elektronenstrahllithographie oder eine optische Litho graphie und eine sogenannte Spacertechnologie, eine Technologie die zum Beispiel in Physikalische Blätter 48 (1992), Nr. 11 p. 930 beschrieben wurde, zum Einsatz kommen. Anschließend wird der Bereich der nicht geschützten Maskierungsschicht naßchemisch oder trockenchemisch weggeätzt (Fig. 1, A). As a material for the masking layer z. As silicon (a crystalline or polycrystalline or amorphous), a silicide (e.g. CoSi 2 ), a metal or an insulating material (e.g. SiO 2 ) can be selected. This sub-100nm structuring can be done before applying the masking layer. B. by means of electron beam lithography and lift-off technology. It is also conceivable to carry out this sub-100 nm structuring after the masking layer has been applied. For sub-100nm structuring, electron beam lithography or optical lithography and a so-called spacer technology, a technology which is described, for example, in Physikalische Blätter 48 (1992), No. 11 p. 930 has been used. The area of the unprotected masking layer is then etched away by wet chemical or dry chemical means ( FIG. 1, A).
Mit der Maskierungsschicht als Maske wird anschließend eine Ät zung der Siliziumschichtfolge zur Definition des Bauelementes durchgeführt. Die untere n-Schicht wird dabei nicht ganz durch geätzt (Fig. 1, B).With the masking layer as a mask, an etching of the silicon layer sequence is then carried out to define the component. The lower n-layer is not completely etched through ( Fig. 1, B).
Danach erfolgt ein ganzflächiges Auftragen von Gateoxid und do tiertem Polysilizium auf die gebildete Probe. Dabei wird ein Verfahren gewählt, bei welchem die senkrechten Seitenwände des Bauelementes mit bedeckt werden, z. B. thermische Oxidation zur Herstellung des Oxids, Chemical Vapour Deposition zum Abscheiden des Polysiliziums. Das Polysilizium dient zur Bildung der Gate- Elektrode. Diese Material weist Vorteile gegenüber anderen Mate rialien auf. Je nach Bedarf kann aber auch ein anderes geeigne tes leitendes Material gewählt werden.Then gate oxide and do are applied over the entire surface polysilicon on the formed sample. In doing so, a Process chosen in which the vertical side walls of the Component are covered with, for. B. thermal oxidation Production of the oxide, chemical vapor deposition for deposition of polysilicon. The polysilicon is used to form the gate Electrode. This material has advantages over other mate rialien. Depending on your needs, another suitable one can also be used conductive material can be selected.
Sodann wird die Waferoberfläche planarisiert. Hierzu können be kannte Verfahren eingesetzt werden. Beispielsweise kann dazu Po lyimid oder SiO2 oder Si3N4 aufgetragen werden, eventuell kombi niert mit weiteren Ätzschritten (Fig. 1, C).The wafer surface is then planarized. Known methods can be used for this. For example, polyimide or SiO 2 or Si 3 N 4 can be applied, possibly combined with further etching steps ( Fig. 1, C).
In einem weiteren Verfahrensschritt wird die Planarisierungs schicht soweit weggeätzt bis die Spitze des Bauelements frei liegt. Anschließend wird anisotrop geätzt, wobei das Polysilizi um selektiv gegenüber der Maskierungsschicht und dem Gateoxid wegätzt wird. Es ist vorstellbar, daß dabei das Gateoxid auf der Maskierungsschicht weggeätzt wird, soweit dies erwünscht ist.In a further process step, the planarization layer etched away until the tip of the component is free lies. Anisotropic etching is then carried out, the polysilicon to be selective with respect to the masking layer and the gate oxide is etched away. It is conceivable that the gate oxide on the Masking layer is etched away, if desired.
Nunmehr wird das Polysilizium soweit zurückgeätzt, daß eine elektrische Verbindung mit der oberen Schicht des Silizium schichtstapels vermieden wird. Es ist jedoch zweckmäßig, daß noch soviel Polysilizium stehen bleibt, daß eine Spannung am Po lysilizium eine Steuerwirkung auf den Transistor zeigt (Fig. 1, D). Now the polysilicon is etched back so far that an electrical connection to the upper layer of the silicon layer stack is avoided. However, it is useful that so much polysilicon remains that a voltage across the polysilicon shows a control effect on the transistor ( Fig. 1, D).
Des weiteren erfolgt ein zweiter Planarisierungsschritt mit iso lierendem Material. Anschließend wird Material dieser Planari sierungsschicht weggeätzt bis die Spitze des Bauelementes frei liegt, das Polysilizium jedoch bedeckt bleibt. Durch diesen Schritt wird der obere Kontakt des Transistors selbstjustierend freigelegt (Fig. 1, E).Furthermore, there is a second planarization step with insulating material. Material of this planarization layer is then etched away until the tip of the component is exposed, but the polysilicon remains covered. This step exposes the upper contact of the transistor in a self-adjusting manner ( Fig. 1, E).
Danach werden Kontaktfenster zum Kontaktieren der Polysilizium schicht und der unteren Siliziumschicht gebildet. Außerdem wird die Maskierungsschicht, sofern diese nicht zur elektrischen Kon taktierung genutzt wird, durch Ätzung entfernt.Then contact windows for contacting the polysilicon layer and the lower silicon layer. Besides, will the masking layer, provided that it does not form an electrical con tacting is used, removed by etching.
Im folgenden werden das Polysilizium, das Gateoxid und Material der unteren n-Schicht an den nicht benötigten Stellen weggeätzt. Anschließend wird eine Isolationsschicht an den Stellen gebil det, wo durch die spätere Kontaktmetallisierungen Kurzschlüsse entstehen würden.The following are the polysilicon, the gate oxide and material etched away the lower n-layer at the points not required. Then an insulation layer is formed at the points det where short circuits due to the later contact metallizations would arise.
Schließlich werden die elektrischen Kontakte für Gate (Polysili zium-Schicht) sowie für Source und Drain (obere Siliziumschicht, z. B. an der Maskierungsschicht, und untere Siliziumschicht) auf gebildet (Fig. 1, F).Finally, the electrical contacts for the gate (polysilicon layer) and for the source and drain (upper silicon layer, for example on the masking layer and lower silicon layer) are formed ( FIG. 1, F).
Dieses Herstellungsverfahren ergibt einen vertikalen MOSFET, bei welchem das Kanalgebiet mit sub-100nm-Ausdehnung ganzseitig vom Gate umgeben ist. Dies wird allgemein als "surrounding gate" be zeichnet. Durch die sehr geringe Ausdehnung des Kanalgebietes funktioniert das Bauelement wie ein Double-Gate MOSFET.This manufacturing process results in a vertical MOSFET, at which is the channel area with sub-100nm extension on all sides of the Gate is surrounded. This is commonly referred to as the "surrounding gate" draws. Due to the very small extent of the canal area the device works like a double-gate MOSFET.
Im Rahmen der Erfindung ist es vorstellbar, auch andere Bauele mente mit mehreren sub-100nm-Strukturen in unterschiedlichen räumlichen Orientierungen auf diese Weise mittels einer sub-100 nm-Strukturierung zu bilden. Dabei kann die erfindungsgemäße Er kenntnis genutzt werden, in Abhängigkeit der gewünschten geome trischen Formgebung des Bauelements einerseits eine Schichten folge aus einer oder mehrerer Schichten mit einer Schichtdicke im sub-100nm-Bereich zu bilden um auf diese Weise die geometri sche Ausdehnung in zwei von drei Dimensionen festzulegen.Within the scope of the invention it is also conceivable to use other components elements with several sub-100nm structures in different spatial orientations in this way using a sub-100 to form nm structuring. The Er according to the invention knowledge, depending on the desired geome tric shape of the component on the one hand a layer follow from one or more layers with a layer thickness in the sub-100nm range in order to achieve the geometri to be defined in two of three dimensions.
Andererseits kann sodann diese Schichtenfolge mit einer Masken technik im sub-100nm-Bereich strukturiert werden, um auf diese Weise die verbleibende, dritte, räumliche Dimensionierung des gewünschten Bauelements festzulegen. Es wurde im Rahmen der Er findung erkannt, die Bildung der Schichtenfolge mit einer sub- 100nm-Strukturierung zu kombinieren, so daß damit ohne weiteres Strukturen im sub-100nm-Bereich in den drei räumlichen Dimen sionen erhalten werden. Die Schichtdicke der Schicht oder der Schichten innerhalb der Schichtenfolge mag dabei Werte im sub- 100nm-Bereich bis hin zu Monolagen annehmen.On the other hand, this layer sequence can then be done with a mask technology in the sub-100nm range to be structured on this Way the remaining, third, spatial dimensioning of the desired component. It was under the Er recognized the formation of the layer sequence with a sub- Combine 100nm structuring, so that without further ado Structures in the sub-100nm range in the three spatial dimensions sions are obtained. The layer thickness of the layer or the Layers within the layer sequence may have values in the sub- Accept 100nm range up to monolayers.
Claims (8)
- - Bildung einer auf die spätere geometrische Ausbildung des Bauelements abgestimmte Schichtenfolge, insbesondere Bildung einer n-p-n-Schichtenfolge,
- - Bildung einer Maskierungsschicht auf der freiliegenden Ober fläche dieser Schichtenfolge,
- - Strukturierung der Maskierungsschicht unterhalb von 1 µm (sub-100nm-Strukturierung) zur geometrischen Festlegung einer der Dimensionen des zu bildenden Bauelements,
- - Entfernung des nicht unterhalb der von der Maskierungs schicht gebildeten Maske liegenden Materials der Schichtenfol ge zumindest bis zur mit dem Substrat verbundenen Schicht.
- Formation of a layer sequence coordinated with the later geometric configuration of the component, in particular formation of an npn layer sequence,
- Formation of a masking layer on the exposed surface of this layer sequence,
- Structuring of the masking layer below 1 μm (sub-100 nm structuring) for geometrically determining one of the dimensions of the component to be formed,
- Removal of the material of the layer sequence not lying below the mask formed by the masking layer, at least up to the layer connected to the substrate.
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