DE19840976C1 - Clock-signal generation procedure especially for digital telecommunications network facility - Google Patents

Clock-signal generation procedure especially for digital telecommunications network facility

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Abstract

The clock-signal generation method requiring use of a phase-control circuit (1) involves monitoring the reference clock signal (fREF) for occurrence of phase-shifts, followed by changing the phase-angle of a feedback signal (FPLL) in the feedback branch of the phase control circuit in the event of a detected phase-shift, by a given amount (T0). A phase difference between the feedback signal (fPLL) with a changed phase-angle and the reference clock signal (fREF) is adjusted by using the phase control circuit. After a given time-period of renewed change of phase-angle of the feedback signal of the phase control circuit, during which the change in phase-angle is cancelled, the phase-difference between the feedback signal and the reference clock signal is adjusted by the phase-control circuit.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Erzeu­ gung eines Taktsignals in Abhängigkeit von einem Referenz­ taktsignal mit Hilfe eines Phasenregelkreises, bei dem
The present invention relates to a method for generating a clock signal as a function of a reference clock signal with the aid of a phase-locked loop, in which

  • a) das Referenzsignal hinsichtlich des Auftretens eines Pha­ sensprungs überwacht wird unda) the reference signal regarding the occurrence of a Pha is monitored and
  • b) bei Erkennen eines Phasensprungs im Referenztaktsignal im Schritt a) die Phasenlage eines im Rückkopplungszweig des Phasenregelkreises geführtes Rückkopplungssignal um einen bestimmten Phasenbetrag verändert wird, so daß mit Hilfe des Phasenregelkreises eine Phasendifferenz zwischen dem Rückkopplungssignal mit der veränderten Phasenlage und dem Referenztaktsignal ausgeregelt wird.b) upon detection of a phase jump in the reference clock signal in Step a) the phase position of a in the feedback branch of the Phase locked loop fed feedback signal by one certain phase amount is changed so that with the help of the phase-locked loop a phase difference between the Feedback signal with the changed phase position and Reference clock signal is corrected.

Insbesondere betrifft die vorliegende Erfindung einen derar­ tigen Taktsignalgenerator, der in einer Telekommunikationsan­ lage, insbesondere einer digitalen Telekommunikations- Vermittlungsstelle als zentrale Taktquelle zur Erzeugung von Synchronisierungstakten eingesetzt wird.In particular, the present invention relates to one of these term clock signal generator used in a telecommunications location, in particular a digital telecommunications Switch as a central clock source for the generation of Synchronization clocks is used.

In Telekommunikationsanlagen, wie z. B. dem EWSD-System der Anmelderin, wird häufig der zentrale Takt der entsprechenden Telekommunikationsanlage wegen seiner guten Qualität zur Syn­ chronisierung von anderen Übertragungssystemen auf dem Gebiet Mobilfunk, SDH (synchrone digitale Hierarchie), ATM (asyn­ chronous transfer mode) usw. weiterverwendet. Als zentrale Taktquelle oder zentraler Taktgenerator dient dabei eine Ein­ heit, welche 2048 kHz-Synchronisierungstakte zur Verfügung stellt. Die Erzeugung der Synchronisierungstakte erfolgt da­ bei insbesondere mit Hilfe eines Phasenregelkreises (phase­ locked loop, PLL), der insbesondere dafür sorgt, daß ein ex­ akt ausgeregeltes Ausgangstaktsignal in Abhängigkeit von ei­ nem dem Phasenregelkreis zugeführten Referenztaktsignal er­ zeugt und ausgegeben wird.In telecommunications systems, such as. B. the EWSD system Applicant is often the central clock of the corresponding Telecommunications system because of its good quality syn chronization of other transmission systems in the field Mobile radio, SDH (synchronous digital hierarchy), ATM (asyn chronous transfer mode) etc. As the central A clock source or central clock generator serves an on which 2048 kHz synchronization clocks are available poses. The synchronization clocks are generated there especially with the help of a phase locked loop (phase locked loop, PLL), which ensures that an ex Output clock signal regulated in accordance with ei  he reference clock signal supplied to the phase locked loop witnesses and is spent.

Bei der Erzeugung des Ausgangstaktsignals in Abhängigkeit von dem Referenztaktsignal sind jedoch bestimmte internationale Normen (ETSI, European Telecommunications Standards Institu­ te; ITU-T, International Telecommunications Union-Telecom­ munications) einzuhalten, die insbesondere bestimmte Anforde­ rungen an die Phasenauslenkung des zu erzeugenden Ausgangs­ taktsignals bei Auftreten von Quantisierungs- oder Phasen­ sprüngen des Referenztaktsignals stellt. Bisher galt dabei beim Auftreten eines Phasensprungs des Referenztaktsignals eine Toleranzgrenze von 1 µs für die auf das Referenztaktsi­ gnal bezogene Phasenauslenkung des Ausgangstaktsignals. Diese Toleranzgrenze konnte mit Hilfe der herkömmlichen Phasenre­ gelkreise relativ gut eingehalten werden.When generating the output clock signal depending on however, the reference clock signal is certain international Standards (ETSI, European Telecommunications Standards Institu te; ITU-T, International Telecommunications Union-Telecom munications), in particular the specific requirements the phase displacement of the output to be generated clock signal when quantization or phases occur jumps of the reference clock signal. So far it was the case when a phase jump of the reference clock signal occurs a tolerance limit of 1 µs for those on the reference clock gnal related phase displacement of the output clock signal. This Tolerance limit could be determined using the conventional phase re gel circles are observed relatively well.

Aufgrund der Einführung der SDH-Technik wurden jedoch die Normvorschriften bezüglich der Phasenstabilität des ausgangs­ seitigen Taktsignals des Taktgenerators verschärft. So wird gemäß der Norm ITU G.812 ein Phasenlimit für die Phasenaus­ lenkung des Ausgangstaktsignals bezogen auf das Referenztakt­ signal von 60 ns für ein Beobachtungsintervall von τ ≦ 0,001 s, 120 ns für ein Beobachtungsintervall τ von 0,001 s < τ ≦ 4 s bzw. 240 ns für ein Beobachtungsintervall τ < 4 s hinsichtlich der Takterzeugung in einer SDH-Anordnung festgelegt. Diese einschlägigen internationalen Normen treten 1998 in Kraft, so daß beispielsweise die zentralen Taktgene­ ratoren digitaler Vermittlungsstellen entsprechend qualitativ verbessert werden müssen, um diese internationalen Normen einzuhalten. Das in herkömmlichen zentralen Taktgeneratoren digitaler Vermittlungsstellen verwendete PLL-Filter bzw. der entsprechende Phasenregelkreis kann beispielsweise 8 MHz Pha­ sensprünge auf der relativ niedrigen Referenzfrequenzebene von ca. 8 kHz nicht überschwingungsfrei ausregeln, wobei wäh­ rend eines Beobachtungszeitraums von τ = 0,1 s sogar Phasen­ auslenkungen des erzeugten Taktsignals bis zu 200 ns festge­ stellt werden konnten. Dies macht deutlich, daß eine Verbes­ serung der herkömmlichen Taktgeneratoren, die insbesondere als zentrale Taktgeneratoren in digitalen Telekommunikations­ anlagen, wie z. B. digitalen Vermittlungsstellen, eingesetzt werden, unerläßlich ist.However, due to the introduction of SDH technology, the Standard regulations regarding the phase stability of the output side clock signal of the clock generator tightened. So will a phase limit for the phase out according to the ITU G.812 standard routing of the output clock signal based on the reference clock signal of 60 ns for an observation interval of τ ≦ 0.001 s, 120 ns for an observation interval τ of 0.001 s <τ ≦ 4 s or 240 ns for an observation interval τ <4 s with regard to clock generation in an SDH arrangement fixed. These relevant international standards occur 1998 in force, so that for example the central clock genes quality of digital exchanges need to be improved to meet these international standards to adhere to. In conventional central clock generators digital switching centers used PLL filter or corresponding phase locked loop can, for example, 8 MHz Pha jumps at the relatively low reference frequency level of approx. 8 kHz do not adjust without overshoot, whereby weh Even phases during an observation period of τ = 0.1 s Deflections of the generated clock signal up to 200 ns  could be put. This makes it clear that a verb Replacement of the conventional clock generators, in particular as central clock generators in digital telecommunications plants, such as B. digital switching centers used become indispensable.

Eine qualitative Verbesserung der Regeleigenschaften herkömm­ licher Phasenregelkreise ist jedoch mit einem erheblichen Entwicklungs- und Kostenaufwand verbunden.A qualitative improvement of the control properties conventional Licher phase-locked loops is however with a considerable Development and cost associated.

Aus der Patentschrift CH 634 448 A5 ist ein Phasenregelkreis bekannt, bei dem bei Auftreten eines Phasensprungs ein Signal zur Ansteuerung eines Schaltkreises, der dadurch eine Zähl­ stufe so einstellt, daß sich das Signal im Rückkopplungszweig so verschiebt, daß die Phasenlage zwischen Eingangssignal und Vergleichssignal kleiner wird. Hierdurch wird bei sprunghaf­ ten Änderungen der Phasenlage der Eingangssignale die Ein­ phaszeit des Phasenregelkreises verkürzt.A phase locked loop is known from the patent specification CH 634 448 A5 known in which a signal occurs when a phase jump occurs to control a circuit, thereby counting stage so that the signal is in the feedback branch so that the phase position between the input signal and Comparison signal becomes smaller. As a result, at jump The changes in the phase position of the input signals shortened phase time of the phase locked loop.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Erzeugung eines Taktsignals in Abhängigkeit von einem Referenztaktsignal mit Hilfe eines Phasenregelkrei­ ses sowie einen entsprechenden Taktsignalgenerator vorzu­ schlagen, wobei mit relativ geringem Aufwand eine zuverlässi­ ge Einhaltung der neuen Normen für die Phasenauslenkung des erzeugten Taktsignals bezogen auf das Referenztaktsignal ge­ währleistet werden kann.The present invention is therefore based on the object a method for generating a clock signal in dependence from a reference clock signal using a phase locked loop ses and a corresponding clock signal generator beat, with a relatively low effort a reliable compliance with the new standards for the phase deflection of the generated clock signal based on the reference clock signal ge can be guaranteed.

Diese Aufgabe wird ausgehend von den Merkmalen des Oberbe­ griffs des Anspruchs 1 bzw. 5 durch deren kennzeichnende Merkmale gelöst. Die Unteransprüche beschreiben jeweils be­ vorzugte Ausführungsbeispiele der vorliegenden Erfindung, die ihrerseits zu einer möglichst einfachen technischen Realisie­ rung der vorliegenden Erfindung beitragen.This task is based on the characteristics of the Oberbe handles of claim 1 or 5 by the characterizing Features resolved. The subclaims each describe be preferred embodiments of the present invention, the in turn to the simplest possible technical reality tion of the present invention.

Eine erste Phasenkorrektur erfolgt im Rückkopplungszweig des eingesetzten Phasenregelkreises, so daß unter Beibehaltung des relativ einfachen Phasenregelkreiskonzepts ein Phasen- oder Quantisierungssprung des Referenztakts in zwei Teile zerlegt wird, die anschließend zeitlich versetzt mit Hilfe des Phasenregelkreises nacheinander ausgeregelt werden. Dabei wird nach Erkennen eines Phasensprungs des Referenztaktsi­ gnals die Phasenlage im Rückkopplungszweig um einen bestimm­ ten Phasenbetrag derart verändert, daß der Phasenregelkreis zunächst lediglich eine geringere Fehlphase ausregeln muß. Erfindungsgemäß wird nach Ablauf einer bestimmten Zeitspanne, die insbesondere 4 s beträgt, anschließend die Phasenlage im Rückkopplungszweig wieder korrigiert, d. h. die ursprüngliche Phasenlage wiederhergestellt, so daß die restliche Fehlphase durch den Phasenregelkreis ausgeregelt werden kann. Nach Aus­ regelung des zweiten Teils des Phasensprungs des Referenz­ takts stimmt die Phasenlage des Phasenregelkreises wieder mit der Phasenlage des Referenztaktsignals überein. A first phase correction takes place in the feedback branch of the used phase locked loop, so that while maintaining  of the relatively simple phase locked loop concept is a phase or quantization jump of the reference clock in two parts is disassembled, which is then offset with the help of time of the phase-locked loop can be corrected one after the other. Here after a phase jump of the reference clock i gnals the phase position in the feedback branch by a certain th phase amount changed so that the phase locked loop initially only has to correct a smaller fault phase. According to the invention, after a certain period of time, which is in particular 4 s, then the phase position in Feedback branch corrected again, d. H. the original Phase position restored, so that the remaining faulty phase can be corrected by the phase locked loop. After Aus regulation of the second part of the phase shift of the reference cycle adjusts the phase position of the phase locked loop again the phase position of the reference clock signal.  

Die vorliegende Erfindung eignet sich demnach insbesondere zur Einhaltung der durch die ITU-T G.812 vorgeschriebene Norm für Phasenauslenkungen eines Taktsignals bei Auftreten eines Phasen- bzw. Quantisierungssprungs des Referenztaktsignals. Wie bereits zuvor erwähnt worden ist, wird gemäß dieser Norm vorgeschrieben, daß bei Auftreten eines Phasensprungs des Re­ ferenztaktsignals maximal eine Phasenauslenkung von 120 ns des zu erzeugenden Taktsignals bezogen auf das Referenztakt­ signal während eines Beobachtungszeitraums von τ ≦ 4 s zuläs­ sig ist. Wird davon ausgegangen, daß somit als Grenzwert 120 ns-Phasensprünge zulässig sind, kann mit Hilfe der vor­ liegenden Erfindung die Ausregelung dieses Phasensprungs des Referenztaktsignals in zwei Teile zerlegt werden, die jeweils 60 ns betragen und somit die zuvor beschriebene Norm erfül­ len. So kann nach Erkennen eines Phasen- oder Quantisierungs­ sprungs des Referenztaktsignals die Phasenlage im Rückkopp­ lungszweig des verwendeten Phasenregelkreises in Sprungrich­ tung um 60 ns versetzt werden, so daß der Phasenregelkreis zunächst nur den Phasenversatz von 60 ns ausregeln muß. Nach Ablauf der bereits zuvor erwähnten bestimmten Zeitspanne von beispielsweise 4 s wird anschließend im Rückkopplungszweig wieder die ursprüngliche Phasenlage hergestellt, so daß die restliche Fehlphase von 60 ns für den Phasenregelkreis ausge­ löst wird.The present invention is therefore particularly suitable to comply with the standard prescribed by ITU-T G.812 for phase deflections of a clock signal when a Phase or quantization jump of the reference clock signal. As has been mentioned before, this standard will prescribed that in the event of a phase jump of the Re reference clock signal a maximum phase displacement of 120 ns of the clock signal to be generated based on the reference clock allow signal during an observation period of τ ≦ 4 s sig is. It is assumed that as a limit 120 ns phase jumps are allowed can be done using the lying invention the regulation of this phase jump of Reference clock signal can be broken down into two parts, each 60 ns and thus meet the previously described standard len. So after recognizing a phase or quantization jump of the reference clock signal, the phase position in the feedback branch of the phase-locked loop used in jump direction tion by 60 ns, so that the phase locked loop initially only has to correct the phase offset of 60 ns. To Expiry of the specified period of time from for example 4 s is then in the feedback branch restored the original phase position so that the remaining phase failure of 60 ns for the phase locked loop is resolved.

Vorteilhafterweise wird ein Phasenregelkreis mit einem PI- Regelverhalten, d. h. ein Phasenregelkreis zweiter Ordnung, verwendet, wobei gewährleistet ist, daß das Referenztaktsi­ gnal und das ursprünglich über den Rückkopplungszweig des Phasenregelkreises geführte Rückkopplungssignal prinzipiell in Phase sind.Advantageously, a phase locked loop with a PI Control behavior, d. H. a second order phase locked loop, used, ensuring that the reference clock i gnal and that originally via the feedback branch of the Phase-locked loop guided feedback signal in principle are in phase.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, die zum Einsatz als zentrale Taktquelle oder zen­ traler Taktgenerator in einer digitalen Telekommunikations- Vermittlungsstelle auf Grundlage der SDH-Technik geeignet ist, wird eine Ausgangsfrequenz von 2048 kHz erzeugt, wobei die Oszillatorfrequenz des im Phasenregelkreis verwendeten spannungsgesteuerten Oszillators den achtfachen Wert der Aus­ gangsfrequenz beträgt, so daß sich als Betrag für die mit Hilfe der erfindungsgemäßen zeitgesteuerten Phasenkorrektur­ schaltung im Rückkopplungszweig des Phasenregelkreises her­ beigeführten Phasenänderung ein Betrag von ± 61 ns ergibt.According to a preferred embodiment of the present Invention for use as a central clock source or zen central clock generator in a digital telecommunications Switching center suitable on the basis of SDH technology  an output frequency of 2048 kHz is generated, where the oscillator frequency of that used in the phase locked loop voltage controlled oscillator eight times the value of the off gear frequency is, so that as an amount for the With the help of the time-controlled phase correction according to the invention circuit in the feedback branch of the phase locked loop introduced phase change results in an amount of ± 61 ns.

Die Vorteile der vorliegenden Erfindung liegen darin, daß die neuen und strengeren Normen an eine Phasenauslenkung des Pha­ senregelkreises mit relativ einfachen Mitteln eingehalten werden können, wobei die vorliegende Erfindung insbesondere im alten technologischen Umfeld, d. h. unter Verwendung her­ kömmlicher Phasenregelkreise, einfach implementiert werden kann. Die gemäß der vorliegenden Erfindung vorgeschlagene zeitgesteuerte Phasenkorrekturschaltung kann zusammen mit dem Phasenregelkreis einfach in Form einer CPLD- oder FPGA-Schal­ tung etc. integriert werden. Da das erfindungsgemäße Verfah­ ren zur Erzeugung eines Taktsignals insbesondere unabhängig vom Betrag der jeweils verwendeten Referenzfrequenz ist, kann die vorliegende Erfindung allgemein angewendet werden und bietet darüber hinaus eine sehr kostengünstige Lösung des eingangs beschriebenen Problems.The advantages of the present invention are that the new and stricter standards for a phase excursion of the Pha Sen control loop complied with relatively simple means can be, the present invention in particular in the old technological environment, d. H. using forth conventional phase locked loops can be easily implemented can. The one proposed according to the present invention Timed phase correction circuit can be used together with the Phase locked loop simply in the form of a CPLD or FPGA scarf device etc. can be integrated. Since the procedure according to the invention ren for generating a clock signal in particular independently of the amount of the reference frequency used in each case can the present invention is generally applied and also offers a very affordable solution to the problem described at the beginning.

Die vorliegende Erfindung wird nachfolgend anhand eines be­ vorzugten Ausführungsbeispiels unter Bezugnahme auf die bei­ gefügte Zeichnung näher erläutert.The present invention is hereinafter based on a preferred embodiment with reference to the attached drawing explained in more detail.

Fig. 1 zeigt ein Schaltbild eines bevorzugten Ausführungsbei­ spiels eines erfindungsgemäßen Taktgenerators, bei dem das Verfahren zur Erzeugung eines Taktsignals gemäß der vorlie­ genden Erfindung realisiert ist, Fig. 1 shows a circuit diagram of a preferred Ausführungsbei performance of a clock generator according to the invention, wherein the method is implemented for generating a clock signal according to the vorlie constricting invention,

Fig. 2 zeigt Darstellungen zur Erläuterung der Funktion einer in Fig. 1 eingesetzten Phasenkorrekturschaltung, und FIG. 2 shows illustrations for explaining the function of a phase correction circuit used in FIG. 1, and

Fig. 3 zeigt einen Vergleich der gemäß der vorliegenden Er­ findung auftretenden Phasenauslenkungen, mit den bei herkömm­ lichen Phasenregelkreisen auftretenden Phasenauslenkungen in Abhängigkeit von der Beobachtungszeit. Fig. 3 shows a comparison of the phase deflections occurring according to the present invention, with the phase deflections occurring in conventional phase locked loops depending on the observation time.

Gemäß der vorliegenden Erfindung wird unter Beibehaltung des relativ einfachen PLL-Konzepts durch Einsatz einer zeitge­ steuerten Phasenkorrekturlogik im Rückkopplungszweig des Pha­ senregelkreises, der im Taktsignalgenerator eingesetzt wird, eine Halbierung des Quantisierungs- bzw. Phasensprungs des Referenztaktsignals im gemäß den neuen internationalen Normen kritischen Zeitbereich erzielt, um auf diese Weise eine nicht-lineare Phasenglättung zu realisieren. Ein Phasensprung des Referenztaktsignals wird somit in zwei Hälften zerlegt, die zeitlich versetzt durch den jeweiligen Phasenregelkreis nacheinander ausgeregelt werden. Um die Phasenauslenkung des Phasenregelkreises an die Forderungen der neuesten Normen an­ passen zu können, ist dabei eine zeitliche Versetzung von mindestens 4 s erforderlich.According to the present invention, while maintaining the relatively simple PLL concept by using a contemporary controlled phase correction logic in the feedback path of the Pha control loop, which is used in the clock signal generator, a halving of the quantization or phase jump of the Reference clock signal in accordance with the new international standards critical time range achieved in this way to realize non-linear phase smoothing. A phase shift the reference clock signal is thus split in half, which are offset in time by the respective phase locked loop be corrected one after the other. To the phase displacement of the Phase locked loop to the requirements of the latest standards being able to fit is a time shift of at least 4 s required.

Die Funktion der vorliegenden Erfindung soll nachfolgend zu­ nächst anhand eines in Fig. 1 dargestellten bevorzugten Aus­ führungsbeispiels erläutert werden, welches insbesondere ei­ nen Taktsignalgenerator darstellt, der mit Hilfe eines Pha­ senregelkreises ein ausgangsseitiges Taktsignal in Abhängig­ keit von einem Referenztaktsignal erzeugt und beispielsweise als zentrale Taktsignalquelle in einer digitalen Telekommuni­ kations-Vermittlungsstelle, die in der Netztakt-Verteilungs­ hierarchie mit der SDH-Welt eingebunden ist, basiert, geeig­ net ist. Die vorliegende Erfindung ist jedoch nicht auf die­ sen Anwendungsbereich beschränkt, sondern kann prinzipiell auf alle Arten von Taktsignalgeneratoren, die Phasenregel­ kreise (PLL) verwenden, angewendet werden.The function of the present invention will next be explained with reference to a preferred exemplary embodiment shown in FIG. 1, which in particular represents a clock signal generator which generates a clock signal on the output side in dependence on a reference clock signal with the aid of a phase control loop and, for example, as a central clock signal source is based in a digital telecommunications switching center, which is integrated in the network clock distribution hierarchy with the SDH world. However, the present invention is not limited to this area of application, but can in principle be applied to all types of clock signal generators that use phase locked loops (PLL).

Wie bereits zuvor erwähnt worden ist, umfaßt die in Fig. 1 gezeigte Taktsignalgeneratorschaltung einen Phasenregelkreis (PLL) 1, dem ein Referenztaktsignal fREF zugeführt ist und der ausgangsseitig ein entsprechend ausgeregeltes Taktsignal fOUT ausgibt. Der Phasenregelkreis 1 stellt mit Hilfe des Prinzips der Nachlaufsynchronisation die Frequenz eines spannungsge­ steuerten Oszillators 4 derart ein, daß sie mit der Frequenz des Referenztaktsignals übereinstimmt. Der spannungsgesteuer­ te Oszillator (voltage controlled oscillator) 4 ist insbeson­ dere über eine an ihm anliegende Regelspannung einstellbar. Der spannungsgesteuerte Oszillator 4 kann insbesondere in Form eines Quarzoszillators realisiert sein, um auch strenge­ re Stabilitätsanforderungen der erwähnten Normen zuverlässig erfüllen zu können. Das Ausgangssignal des spannungsgesteuer­ ten Oszillators 4 wird einem Frequenzteiler 5 mit einem Tei­ lerverhältnis 1/N zugeführt, der die Ausgangsfrequenz des spannungsgesteuerten Oszillators 4 durch N teilt und ein Si­ gnal mit der somit erhaltenen geteilten Frequenz fPLL an einen Phasen- und Frequenzkomparator 2 anlegt. Das Teilerverhältnis 1/N des Frequenzteilers 5 ist in der Regel variabel. Der Pha­ senkomparator 2 empfängt neben dem Signal fPLL auch das Refe­ renztaktsignal fREF und erzeugt abhängig von der Phasenver­ schiebung zwischen diesen beiden Frequenzen eine proportiona­ le Ausgangsgröße, die als Regelspannung dem spannungsgesteu­ erten Oszillator zugeführt wird. Der Phasenkomparator 2 um­ faßt somit einen Phasendetektor, sowie einen Regler zur Er­ zeugung der Regelspannung für den spannungsgesteuerten Oszil­ lator 4, wobei der Regler ein integrierendes Verhalten auf­ weist. Als Phasendetektor kann ein frequenzempfindlicher Pha­ sendetektor verwendet werden. Wegen der erforderlichen hohen Stabilität des spannungsgesteuerten Oszillators ist aller­ dings der Einsatz von frequenzempfindlichen Phasendetektoren nicht unbedingt notwendig. Da derartige Phasendetektoren ins­ besondere aufgrund der komplexeren Schaltungstechnik hin­ sichtlich der Totzeitproblematik nachteilig sind, kann daher im vorliegenden Ausführungsbeispiel vorteilhafterweise auch ein herkömmlicher phasensensitiver Phasendetektor eingesetzt werden. Aufgrund des integrierenden Verhaltens des Reglers des Phasenkomparators 2 wird von dem Phasenkomparator 2 die Regelspannung für den spannungsgesteuerten Oszillator 4 so­ lange erhöht, bis die Frequenzen fPLL und fREF übereinstimmen. Der Phasenregelkreis weist somit ein PI-Regelverhalten auf, so daß im ausgeregelten Zustand fREF und fPLL in Phase sind. Gemäß dem in Fig. 1 gezeigten Ausführungsbeispiel ist dem Phasenkomparator 2 ein Filter 3, insbesondere ein Tiefpaßfil­ ter, nachgeschaltet, welches unerwünschte hochfrequente Spek­ tralanteile des Phasendetektorsignals (Proportionalteil) und des Reglersignals (Integralteil) des Phasenkomparators 2 aus­ filtert und für ein sauberes Einschwingen des Phasenregel­ kreises 1 sorgt.As has already been mentioned above, the clock signal generator circuit shown in FIG. 1 comprises a phase locked loop (PLL) 1 , to which a reference clock signal f REF is fed and which outputs a correspondingly regulated clock signal f OUT on the output side. The phase-locked loop 1 sets the frequency of a voltage-controlled oscillator 4 using the principle of tracking synchronization in such a way that it corresponds to the frequency of the reference clock signal. The voltage-controlled oscillator (voltage controlled oscillator) 4 is in particular adjustable via a control voltage applied to it. The voltage-controlled oscillator 4 can in particular be implemented in the form of a quartz oscillator in order to be able to reliably meet strict stability requirements of the standards mentioned. The output signal of the voltage-controlled oscillator 4 is fed to a frequency divider 5 with a ratio 1 / N which divides the output frequency of the voltage-controlled oscillator 4 by N and applies a signal with the frequency f PLL thus obtained to a phase and frequency comparator 2 . The division ratio 1 / N of the frequency divider 5 is usually variable. The phase comparator 2 receives, in addition to the signal f PLL, also the reference clock signal f REF and, depending on the phase shift between these two frequencies, generates a proportional output variable which is supplied to the voltage-controlled oscillator as a control voltage. The phase comparator 2 thus comprises a phase detector and a regulator for generating the control voltage for the voltage-controlled oscillator 4 , the regulator having an integrating behavior. A frequency-sensitive phase transmitter can be used as the phase detector. Because of the required high stability of the voltage-controlled oscillator, however, the use of frequency-sensitive phase detectors is not absolutely necessary. Since such phase detectors are obviously disadvantageous due to the more complex circuit technology with regard to the dead time problem, a conventional phase-sensitive phase detector can therefore advantageously be used in the present exemplary embodiment. Due to the integral behavior of the controller of the phase comparator 2, the control voltage is increased by the phase comparator 2 for the voltage controlled oscillator 4 for so long until the PLL frequencies f and f REF match. The phase locked loop thus has a PI control behavior, so that f REF and f PLL are in phase in the regulated state. According to the embodiment shown in Fig. 1, the phase comparator 2 is a filter 3 , in particular a low-pass filter, which filters undesirable high-frequency spectral components of the phase detector signal (proportional part) and the controller signal (integral part) of the phase comparator 2 and for a clean settling of the Phase control circuit 1 ensures.

Aus Fig. 1 ist ersichtlich, daß das Rückkopplungssignal fPLL des Phasenregelkreises 1 nicht direkt, sondern über eine in den Rückkopplungszweig geschaltete Phasenkorrekturlogik dem Phasenkomparator 2 zugeführt ist. Diese Phasenkorrekturlogik umfaßt D-Flipflops 6, 7 und 9-11, eine Phasensprung-Erken­ nungslogik 12, einen steuerbaren Schalter 8 sowie einen Timer 13. Nachfolgend soll die Funktionsweise dieser Phasenkorrek­ turlogik näher erläutert werden.From Fig. 1 it can be seen that the feedback signal f PLL of the phase locked loop 1 is not supplied directly to the phase comparator 2 , but rather via a phase correction logic connected in the feedback branch. This phase correction logic comprises D flip-flops 6 , 7 and 9-11 , a phase shift detection logic 12 , a controllable switch 8 and a timer 13th The mode of operation of this phase correction logic will be explained in more detail below.

Die D-Flipflops 6 und 7 sind in Übereinstimmung mit Fig. 1 kaskadenförmig derart verschaltet, daß das Rückkopplungs­ signal fPLL dem D-Eingang des D-Flipflops 6 zugeführt ist, während der Q-Ausgang dieses D-Flipflops 6 wiederum mit dem D-Eingang des weiteren D-Flipflops 7 verbunden ist. Beide D- Flipflops 6, 7 werden mit der Frequenz fOSZ des Ausgangssi­ gnals des spannungsgesteuerten Oszillators 4 getaktet. Die Schaltzeiten T0 der beiden D-Flipflops 6, 7 sind identisch und entsprechen insbesondere dem reziproken Wert der Frequenz fOSZ des spannungsgesteuerten Oszillators 4. An den Q-Ausgän­ gen dieser beiden D-Flipflops 6, 7 sowie an dem D-Eingang des D-Flipflops 6 werden Signale abgegriffen, die mit Hilfe des steuerbaren Schalters 8 selektiv dem Phasenkomparator 2 zuge­ führt werden können. Die D-Flipflops 6, 7 bilden auf diese Weise eine Verzögerungsstufe, die somit künstlich eine Kor­ rekturphase T0 erzeugen, so daß mit Hilfe des steuerbaren Schalters 8 die Phasenlage des Rückkopplungssignals fPLL wahl­ weise um diese Korrekturphase T0 vergrößert oder reduziert werden kann. Die in Fig. 1 gezeigte Schaltung ist insbesonde­ re derart dimensioniert, daß die Korrekturphase T0 60 ns be­ trägt.The D flip-flops 6 and 7 are connected in cascade in accordance with FIG. 1 such that the feedback signal f PLL is supplied to the D input of the D flip-flop 6 , while the Q output of this D flip-flop 6 in turn with the D -Input of the further D flip-flop 7 is connected. Both D flip-flops 6 , 7 are clocked at the frequency f OSZ of the output signal of the voltage-controlled oscillator 4 . The switching times T 0 of the two D flip-flops 6 , 7 are identical and correspond in particular to the reciprocal value of the frequency f OSZ of the voltage-controlled oscillator 4 . At the Q outputs of these two D flip-flops 6 , 7 and at the D input of the D flip-flop 6 , signals are tapped which can be selectively fed to the phase comparator 2 by means of the controllable switch 8 . The D flip-flops 6, 7 in this way form a delay stage, which thus generate artificially a Kor rekturphase T 0 so that with the help of the controllable switch 8, the phase position of the feedback signal f PLL selectively about this correction phase T enlarged 0 or reduced can . The circuit shown in Fig. 1 is in particular dimensioned re such that the correction phase T 0 be 60 ns be.

Im Ausgangszustand befindet sich der steuerbare Schalter 8 in der in Fig. 1 gezeigten Stellung (0), so daß die um die Ver­ zögerungszeit des ersten D-Flipflops 6, d. h. um T0 verzögerte fPLL-Phase ϕ(t) dem Phasenkomparator 2 zugeführt wird. Gemäß der in Fig. 1 gezeigten Anordnung kann durch Umschalten des Schalters 8 in eine Stellung (1) eine um T0 voreilende Phase, d. h. die fPLL-Phase ϕ(t + T0) dem Phasenkomparator 2 zugeführt werden. Analog wird in einer Stellung (2) eine der Phase ϕ(T) um T0 nacheilende Taktphase ϕ(t - T0) dem Phasenkomparator 2 zugeführt.In the initial state, the controllable switch 8 in the embodiment shown in Fig. 1 position (0) so that the about Ver delay time of the first D flip-flop 6, ie at T 0 delayed f PLL phase φ (t) the phase comparator 2 is fed. According to the arrangement shown in FIG. 1, a phase leading by T 0 , ie the f PLL phase ϕ (t + T 0 ), can be supplied to the phase comparator 2 by switching the switch 8 into a position (1). Analogously, in a position (2), a clock phase ϕ (t - T 0 ) lagging the phase ϕ (T) by T 0 is fed to the phase comparator 2 .

Die Umschaltung des steuerbaren Schalters 8 ausgehend von seiner Ausgangsstellung (0) in die Stellungen (1) oder (2) erfolgt abhängig vom Erkennen eines Quantisierungs- oder Pha­ sensprungs des Referenztaktsignals fREF. Zu diesem Zweck ist eine Erkennungslogik 12 vorgesehen, die zusammen mit vorge­ schalteten D-Flipflops 9-11 eine Steuerschaltung bildet, um einen Phasensprung sowie die Richtung des Phasensprungs des Referenztaktsignals fREF zu erkennen. Die D-Flipflops 9-11 sind gemäß Fig. 1 derart verschaltet, daß ihnen als Taktsi­ gnale die fPLL-Phasen ϕ(t - T0), ϕ(t) bzw. ϕ(t + T0) zugeführt werden. Die D-Eingänge der D-Flipflops 9-11 empfangen jeweils das Referenztaktsignal fREF, während die Q-Ausgänge jeweils mit der Erkennungslogik 12 gekoppelt sind. Darüber hinaus empfängt die Erkennungslogik das Referenztaktsignal fREF, so daß die Erkennungslogik 12 einerseits einen Phasensprung im Referenztaktsignal fREF erkennen und andererseits durch Ver­ gleich der Ausgangssignale der D-Flipflops 9-11, die zur Ab­ tastung des Referenztaktsignals fREF dienen, die Richtung des Phasensprungs ermitteln kann. Switching the controllable switch 8 from its initial position (0) to the positions (1) or (2) takes place depending on the detection of a quantization or phase jump of the reference clock signal f REF . For this purpose, a detection logic 12 is provided, which forms a control circuit together with upstream D flip-flops 9-11 in order to detect a phase jump and the direction of the phase jump of the reference clock signal f REF . The D flip-flops 9-11 are connected in accordance with FIG. 1 such that the f PLL phases ϕ (t - T 0 ), ϕ (t) and ϕ (t + T 0 ) are supplied to them as clock signals. The D inputs of the D flip-flops 9-11 each receive the reference clock signal f REF , while the Q outputs are each coupled to the detection logic 12 . In addition, the detection logic receives the reference clock signal f REF , so that the detection logic 12 on the one hand detect a phase jump in the reference clock signal f REF and on the other hand by comparing the output signals of the D flip-flops 9-11 , which are used to sample the reference clock signal f REF , the direction the phase jump can determine.

Mit Hilfe der in Fig. 1 gezeigten Phasenkorrekturlogik wird der somit ermittelte Phasensprung des Referenztaktsignals fREF halbiert. Zu diesem Zweck steuert die Erkennungslogik 12 nach Erkennung eines Phasen- oder Quantisierungssprungs des Refe­ renztaktsignals fREF den steuerbaren Schalter 8 derart an, daß die Phasenlage im Rückkopplungszweig durch Umschalten des steuerbaren Schalters 8 in Übereinstimmung mit der ermittel­ ten Sprungrichtung des Phasensprungs des Referenztaktsignals fREF um den Betrag T0 versetzt wird, so daß der Phasenregel­ kreis lediglich einen um die Korrekturphase T0 reduzierte Fehlphase ausregeln muß. Wird davon ausgegangen, daß der Pha­ sensprung des Referenztaktsignals fREF ca. 120 ns und die Kor­ rekturphase T0 60 ns beträgt, muß somit der Phasenregelkreis 1 lediglich eine Fehlphase von 120 ns - 60 ns = 60 ns ausre­ geln.With the aid of the phase correction logic shown in FIG. 1, the phase jump of the reference clock signal f REF thus determined is halved. For this purpose 12 controls the detection logic by detecting a phase or quantization jump of Refe rence clock signal f REF the controllable switch 8 in such a way that the phase position in the feedback branch by switching of the controllable switch 8 in accordance with the ermittel th jump direction of the phase jump of the reference clock signal f REF is offset by the amount T 0 , so that the phase locked loop only has to correct a fault phase reduced by the correction phase T 0 . If it is assumed that the phase jump of the reference clock signal f REF is approximately 120 ns and the correction phase T 0 is 60 ns, the phase-locked loop 1 only has to correct a faulty phase of 120 ns-60 ns = 60 ns.

Der in Fig. 1 gezeigte Timer 13 überwacht den Ablauf des kri­ tischen Zeitintervalls gemäß der Norm ITU-T G.812, die - wie zuvor beschrieben worden ist - 4 s beträgt. Der Timer 13 ist dabei derart ausgestaltet, daß er frühestens nach Ablauf die­ ser kritischen Zeitspanne von 4 s den steuerbaren Schalter 8 wieder in die Ausgangsstellung (0) zurückstellt und somit ei­ ne erneute Korrekturphase T0, die der restlichen Fehlphase von 60 ns bezüglich des Phasensprungs des Referenztaktsignals fREF entspricht, für den Phasenregelkreis 1 auslöst. Nach Aus­ regelung dieser zweiten Korrekturphase T0 stimmt die PLL- Phasenlage im Rückkopplungszweig wieder mit dem Referenztakt überein, d. h. die Fehlphase zwischen dem Taktsignal fPLL und dem Referenztaktsignal fREF beträgt wie im Ausgangszustand 0 ns.The timer 13 shown in Fig. 1 monitors the expiry of the critical time interval according to the ITU-T G.812 standard, which - as described above - is 4 s. The timer 13 is designed such that it returns the controllable switch 8 to the initial position (0) at the earliest after the critical period of 4 s has elapsed, and thus a new correction phase T 0 , which corresponds to the remaining faulty phase of 60 ns Phase shift of the reference clock signal corresponds to f REF , triggers for the phase locked loop 1 . After regulation of this second correction phase T 0 , the PLL phase position in the feedback branch again matches the reference clock, ie the faulty phase between the clock signal f PLL and the reference clock signal f REF is 0 ns as in the initial state.

Das Umschalten des steuerbaren Schalters ausgehend von seiner Ausgangsstellung (0) in die Schaltstellungen (1) oder (2) soll nachfolgend näher anhand von Fig. 2 erläutert werden. Mit Hilfe der in Fig. 1 gezeigten Erkennungslogik 12 kann in Kombination mit den D-Flipflops 9-11 ein Phasensprung des Re­ ferenztaktsignals fREF sowie dessen Richtung zuverlässig er­ faßt werden. Fig. 2a) zeigt den Verlauf des Referenztaktsi­ gnals fREF, wobei ein Phasensprung des Referenztaktsignals in die durch (1) oder (2) bezeichnete Richtung stattfinden kann, während sich der steuerbare Schalter 8 in seiner Ausgangs­ stellung (0) befindet. Die Richtung (1) entspricht dabei ei­ nem Phasensprung in negativer Richtung, während die Richtung (2) einem positiven Phasensprung entspricht. Im Ausgangszu­ stand wird, wie zuvor erläutert worden ist, die fPLL-Phase ϕ(t) über den steuerbaren Schalter 8 dem Phasenkömparator 2 zugeführt. Der Verlauf dieser Phase ϕ(t) ist in Fig. 2c) dar­ gestellt. Sobald jedoch ein Phasensprung des Referenztaktsi­ gnals fREF sowie dessen Richtung festgestellt worden ist, wird der steuerbare Schalter 8 in die der Phasensprungrichtung (1) bzw. (2) entsprechende und in Fig. 1 gezeigte Schaltstellung (1) bzw. (2) geschaltet, so daß bei einem Phasensprung das Referenztaktsignal fREF in negativer Richtung dem Phasenkompa­ rator 2 die voreilende Phase ϕ(t + T0) und bei einem Phasen­ sprung in positiver Richtung die nacheilende Taktphase ϕ(t - T0) zugeführt wird. Die Verläufe der Phasen ϕ(t + T0) bzw. ϕ(t - T0) sind in Fig. 2b) bzw. Fig. 2d) dargestellt.The switching of the controllable switch from its initial position (0) to the switching positions (1) or (2) will be explained in more detail below with reference to FIG. 2. With the aid of the detection logic 12 shown in FIG. 1, in combination with the D flip-flops 9-11, a phase jump of the reference clock signal f REF and its direction can be reliably detected. Fig. 2a) shows the course of the reference clock signal f REF , wherein a phase jump of the reference clock signal can take place in the direction indicated by (1) or (2) while the controllable switch 8 is in its initial position (0). The direction (1) corresponds to a phase shift in the negative direction, while the direction (2) corresponds to a positive phase shift. In the initial state, as has been explained above, the f PLL phase ϕ (t) is fed to the phase comparator 2 via the controllable switch 8 . The course of this phase ϕ (t) is shown in Fig. 2c). However, as soon as a phase jump of the reference clock signal f REF and its direction has been determined, the controllable switch 8 is switched to the switching position (1) or (2) corresponding to the phase jump direction (1) or ( 2 ) and shown in FIG. 1 , so that in a phase jump the reference clock signal f REF in the negative direction the phase comparator 2 the leading phase ϕ (t + T 0 ) and in a phase jump in the positive direction the lagging clock phase ϕ (t - T 0 ) is supplied. The courses of the phases ϕ (t + T 0 ) and ϕ (t - T 0 ) are shown in Fig. 2b) and Fig. 2d).

Anhand der vorhergehenden Beschreibung wird deutlich, daß bei Auftreten eines Phasensprungs im Referenztaktsignal fREF durch geeignetes Umschalten des steuerbaren Schalters 8 die Fehl­ phase des Phasenregelkreises 1 zu dem Referenztaktsignal fREF um den Betrag der Korrekturphase T0 reduziert werden kann, so daß nach Umschalten des steuerbaren Schalters 8 in die Stel­ lung (1) bzw. (2) lediglich eine um die Korrekturphase T0 re­ duzierte Fehlphase von dem Phasenregelkreis 1 ausgeregelt werden muß. Nach Ablauf der kritischen Zeitspanne, während der gemäß den neuen internationalen Normen lediglich Phasen­ auslenkungen von maximal 120 ns zulässig sind und die insbe­ sondere 4 s beträgt, wird der steuerbare Schalter 8 durch den Timer 13 wieder in die Ausgangsstellung (0) zurückgestellt, so daß von dem Phasenregelkreis 1 als zweiter Teil des Pha­ sensprungs des Referenztaktsignals fREF eine konstante Fehl­ phase ausgeregelt werden muß, die stets dem Wert von T0 ent­ spricht.From the preceding description it is clear that when a phase jump occurs in the reference clock signal f REF by suitable switching of the controllable switch 8, the fault phase of the phase locked loop 1 to the reference clock signal f REF can be reduced by the amount of the correction phase T 0 , so that after switching the controllable switch 8 in the Stel development (1) or (2) only one corrected phase T 0 re reduced phase must be corrected by the phase locked loop 1 . After the critical period, during which only phase deflections of a maximum of 120 ns are permitted according to the new international standards and which is in particular 4 s special, the controllable switch 8 is reset by the timer 13 to the initial position (0), so that from the phase locked loop 1, as a second part of the phase jump of the reference clock signal f REF, a constant faulty phase must be corrected, which always speaks to the value of T 0 .

Die Auswirkungen der vorliegenden Erfindung sind in Fig. 3 dargestellt. Fig. 3 zeigt anhand einer durchgezogenen Linie mit einer entsprechenden Schraffierung den durch die neuen Normen vorgeschriebenen Verlauf des Phasenlimits für eine Phasenauslenkung des von dem Frequenzteiler 5 des Phasenre­ gelkreises 1 gelieferten Taktsignals fOUT in Bezug auf die Phase des Referenztaktsignals fREF in Abhängigkeit von dem Be­ obachtungszeitraum τ. Insbesondere ist dem in Fig. 3 gezeig­ ten Verlauf des sogenannten MTIE-Phasenlimits zu entnehmen, daß gemäß der neuen und strengeren Norm für einen Beobach­ tungszeitraum t ≦ 4 s eine maximale Phasenauslenkung von 120 ns und für eine Beobachtungszeit t < 4 s eine maximale Phasenauslenkung von 240 ns zulässig ist. Darüber hinaus ist gemäß der Norm ITU-T G.812, wie zuvor erwähnt worden ist, für Beobachtungszeiten τ ≦ 0,001 s eine maximale Phasenauslenkung von 60 ns zulässig, die jedoch der Übersichtlichkeit halber in Fig. 3 nicht berücksichtigt ist.The effects of the present invention are shown in FIG. 3. Fig. 3 shows on the basis of a solid line with a corresponding hatching the course of the phase limit prescribed by the new standards for a phase deflection of the clock signal f OUT supplied by the frequency divider 5 of the phase control circuit 1 with respect to the phase of the reference clock signal f REF as a function of the Observation period τ. In particular, the course of the so-called MTIE phase limit shown in FIG. 3 shows that, according to the new and stricter standard, a maximum phase deflection of 120 ns for an observation period t ≦ 4 s and a maximum phase deflection for an observation time t <4 s of 240 ns is allowed. In addition, according to the ITU-T G.812 standard, as previously mentioned, a maximum phase deflection of 60 ns is permissible for observation times τ ≦ 0.001 s, but this is not taken into account in FIG. 3 for the sake of clarity.

In Fig. 3 ist darüber hinaus ein mit a) bezeichneter Verlauf der Phasenauslenkung dargestellt, der sich bei Verwendung ei­ nes herkömmlichen Phasenregelkreises einstellt. Insbesondere ist dem in Fig. 3 gezeigten Verlauf a) zu entnehmen, daß un­ zulässigerweise bereits am Anfang des Beobachtungsintervalls, d. h. insbesondere für eine Beobachtungszeit τ < 4 s, eine Phasenauslenkung auftritt, die den zulässigen Wert von 120 ns übersteigt. Daneben ist in Fig. 3 ein mit b) bezeichneter Verlauf der Phasenauslenkungen in Abhängigkeit von der Beob­ achtungszeit τ dargestellt, der mit Hilfe der vorliegenden Erfindung realisierbar ist. Dabei kann Fig. 3 entnommen wer­ den, daß mit Hilfe der erfindungsgemäß vorgeschlagenen Auf­ teilung der Ausregelung des Phasensprungs des Referenztaktsi­ gnals fREF sichergestellt werden kann, daß während des kriti­ schen Beobachtungszeitraums τ < 4 s lediglich Phasenauslen­ kungen ≦ 120 ns auftreten. Eine den Grenzwert von 120 ns übersteigende Phasenauslenkung kann gemäß der vorliegenden Erfindung erst nach Ablauf des kritischen Zeitintervalls von 4 s auftreten, wenn der in Fig. 1 gezeigte Timer 13 den steu­ erbaren Schalter 8 wieder in seine Ausgangsstellung (0) zu­ rückstellt.In Fig. 3 is also shown with a) course of the phase deflection, which occurs when using egg nes conventional phase locked loop. In particular, it can be seen from the course a) shown in FIG. 3 that a phase deflection which exceeds the permissible value of 120 ns occurs inadmissibly already at the beginning of the observation interval, ie in particular for an observation time τ <4 s. In addition, FIG. 3 shows a course of the phase deflections, designated b), as a function of the observation time τ, which can be implemented with the aid of the present invention. In this case, taken FIG. 3 who is the one that can be removed using the invention proposed according to the OFF control distribution of the phase jump of the Referenztaktsi gnals f REF ensured that during the kriti's observation period τ <4 s fluctuations only Phasenauslen ≦ 120 ns occur. According to the present invention, a phase deflection exceeding the limit value of 120 ns can only occur after the critical time interval of 4 s has elapsed, when the timer 13 shown in FIG. 1 resets the controllable switch 8 to its initial position (0).

Bei dem anhand von Fig. 1 erläuterten Ausführungsbeispiel wurde zuvor davon ausgegangen, daß die Korrekturphase T0 60 ns beträgt. Wird jedoch der in Fig. 1 gezeigte Taktgenera­ tor als zentrale Taktquelle in einer Telekommunikationsanla­ ge, insbesondere in einer digitalen Vermittlungsstelle (z. B. des Systems EWSD der Anmelderin), eingesetzt, ist der Taktge­ nerator derart zu dimensionieren, daß er Synchronisierungs­ takte fOUT mit einer Frequenz von 2048 kHz erzeugt. Die Aus­ gangsfrequenz fOUT des spannungsgesteuerten Oszillators 4 kann in diesem Fall insbesondere auf den achtfachen Wert der Aus­ gangsfrequenz fOUT = 2048 kHz eingestellt sein, so daß sich als Wert für die Verzögerungszeit T0 der D-Flipflops 6, 7, die der Korrekturphase der erfindungsgemäßen Phasenkorrektur­ logik entspricht, 61 ns ergibt. Die Regelzeitkonstante des in Fig. 1 gezeigten Phasenregelkreises 1 liegt in der Größenord­ nung von 0,1 s, wodurch auch die gemäß der Norm ITU-T G.812 festgelegte und zuvor erwähnte Kurzzeitforderung für eine ma­ ximale Phasenauslenkung von 60 ns innerhalb eines Beobach­ tungszeitraums τ ≦ 0,001 s sicher eingehalten werden kann.In the exemplary embodiment explained with reference to FIG. 1, it was previously assumed that the correction phase T 0 is 60 ns. However, if the clock generator shown in FIG. 1 is used as the central clock source in a telecommunications system, in particular in a digital switching center (for example the applicant's EWSD system), the clock generator must be dimensioned such that it clocks synchronization f OUT generated with a frequency of 2048 kHz. From the output frequency f OUT of the voltage-controlled oscillator 4 can in this case be set in particular to eight times the value of the output frequency f OUT = 2048 kHz, so that the value for the delay time T 0 of the D flip-flops 6 , 7 , the correction phase corresponds to the phase correction logic according to the invention, results in 61 ns. The control time constant of the phase control loop 1 shown in FIG. 1 is the size of North voltage of 0.1 s, which also in accordance with the standard ITU-T G.812 fixed and aforementioned short-term demand for a ma ximum phase excursion of 60 ns within a obser tung period τ ≦ 0.001 s can be safely observed.

Eine Voraussetzung für die Realisierung und Implementierung des zuvor beschriebenen erfindungsgemäßen Verfahrens ist, daß der Zeitabstand zwischen zwei aufeinanderfolgenden Quantisie­ rungs- oder Phasensprüngen des Referenztakts fREF mehr als 4 s beträgt. Dies ist beispielsweise für den Einsatz des erfin­ dungsgemäßen Taktsignalgenerators in digitalen Vermittlungs­ stellen stets gewährleistet, da hier für den Referenztaktsi­ gnalgenetator eine Frequenzgenauigkeit von 2 × 10-8 oder bes­ ser spezifiziert ist. Darüber hinaus wird vorausgesetzt, daß am Referenztaktsignaleingang des Phasenregelkreises 1 ledig­ lich ein gegenüber der Korrekturphase von T0 vernachlässigba­ rer Jitter auftritt, was insbesondere bei Verwendung des Taktsignalgenerators als Zentraltaktquelle in einer digitalen Vermittlungsstelle stets der Fall ist.A prerequisite for the implementation and implementation of the inventive method described above is that the time interval between two successive quantization or phase jumps of the reference clock f REF is more than 4 s. This is always ensured, for example, for the use of the clock signal generator according to the invention in digital switching centers, since a frequency accuracy of 2 × 10 -8 or better is specified for the reference clock signal generator. In addition, it is assumed that at the reference clock signal input of the phase-locked loop 1 only a negligible jitter occurs compared to the correction phase of T 0 , which is always the case in particular when using the clock signal generator as a central clock source in a digital switching center.

Claims (15)

1. Verfahren zur Erzeugung eines Taktsignals (fOUT) in Abhän­ gigkeit von einem Referenztaktsignal (fREF) mit Hilfe eines Phasenregelkreises (1), umfassend die Schritte
  • a) Überwachen des Referenztaktsignals (fREF) hinsichtlich des Auftretens eines Phasensprungs,
  • b) bei Erkennen eines Phasensprungs im Referenztaktsignal (fREF) im Schritt a) Verändern der Phasenlage eines im Rück­ kopplungszweig des Phasenregelkreises (1) geführten Rückkopp­ lungssignals (fPLL) um einen bestimmten Phasenbetrag (T0), so daß mit Hilfe des Phasenregelkreises (1) eine Phasendifferenz zwischen dem Rückkopplungssignal (fPLL) mit der veränderten Phasenlage und dem Referenztaktsignal (fREF) ausgeregelt wird, gekennzeichnet durch
  • c) ein erneutes Verändern der Phasenlage des Rückkopplungs­ signals (fPLL) des Phasenregelkreises (1) nach Ablauf einer bestimmten Zeitspanne, in dem die im Schritt b) durchgeführte Veränderung der Phasenlage des Rückkopplungssignals (fPLL) rückgängig gemacht wird, und Ausregeln einer Phasendifferenz zwischen dem Rückkopplungssignal (fPLL) und dem Referenztakt­ signal (fREF) mit Hilfe des Phasenregelkreises (1).
1. A method for generating a clock signal (f OUT ) as a function of a reference clock signal (f REF ) using a phase locked loop ( 1 ), comprising the steps
  • a) monitoring the reference clock signal (f REF ) for the occurrence of a phase jump,
  • b) upon detection of a phase jump in the reference clock signal (f REF ) in step a) changing the phase position of a feedback signal (f PLL ) guided in the feedback branch of the phase locked loop ( 1 ) by a certain phase amount (T 0 ), so that with the aid of the phase locked loop ( 1 ) a phase difference between the feedback signal (f PLL ) with the changed phase position and the reference clock signal (f REF ) is corrected, characterized by
  • c) a renewed change in the phase position of the feedback signal (f PLL ) of the phase locked loop ( 1 ) after a certain period of time in which the change in the phase position of the feedback signal (f PLL ) carried out in step b) is reversed, and correction of a phase difference between the feedback signal (f PLL ) and the reference clock signal (f REF ) using the phase locked loop ( 1 ).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Schritt a) zudem die Richtung des Phasensprungs des Referenztaktsignals (fREF) erfaßt wird, und daß im Schritt b) bei Erkennen des Phasensprungs im Referenz­ taktsignal (fREF) während des Schritts a) die Phasenlage des Rückkopplungssignals (fPLL) in Übereinstimmung mit der Phasen­ sprungrichtung des Referenztaktsignals (fREF) um den bestimm­ ten Phasenbetrag (T0) derart verändert wird, daß mit Hilfe des Phasenregelkreises (1) eine um den bestimmten Phasenbe­ trag (T0) reduzierte Phasendifferenz ausgeregelt wird. 2. The method according to claim 1, characterized in that in step a) the direction of the phase jump of the reference clock signal (f REF ) is detected, and that in step b) upon detection of the phase jump in the reference clock signal (f REF ) during step a ) the phase position of the feedback signal (f PLL ) is changed in accordance with the phase jump direction of the reference clock signal (f REF ) by the determined phase amount (T 0 ) in such a way that with the help of the phase locked loop ( 1 ) one around the determined amount of phase (T 0 ) reduced phase difference is corrected. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der bestimmte Phasenbetrag (T0) betragsmäßig ca. 60 ns beträgt.3. The method according to claim 1 or 2, characterized in that the determined phase amount (T 0 ) is approximately 60 ns in amount. 4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die bestimmte Zeitspanne mindestens ca. 4 s beträgt.4. The method according to any one of the preceding claims, characterized, that the determined time period is at least approx. 4 s. 5. Taktsignalgenerator zur Erzeugung eines Taktsignals (fOUT) in Abhängigkeit von einem Referenztaktsignal (fREF),
mit einem Phasenregelkreis (1), dem das Referenztaktsignal (fREF) zugeführt ist und der das Taktsignal (fOUT) ausgibt,
mit Phasenveränderungsmittel (6-8) zum Verändern der Phasen­ lage eines im Rückkopplungszweig des Phasenregelkreises (1) geführten Rückkopplungssignals (fPLL), und mit Steuermittel (9-13) zum Erkennen eines Phasensprungs in dem Referenztaktsignal (fREF) und zum Ansteuern der Phasenverände­ rungsmittel (6-8) derart, daß die Phasenveränderungsmittel (6-8) die Phasenlage des Rückkopplungssignals (fPLL) um einen bestimmten Phasenbetrag (T0) verändern, um mit Hilfe des Pha­ senregelkreises (1) eine Phasendifferenz zwischen dem Rück­ kopplungssignal (fPLL) mit der veränderten Phasenlage und dem Referenztaktsignal (fREF) auszuregeln, dadurch gekennzeichnet, daß nach Ablauf einer be­ stimmten Zeitspanne die Veränderung der Phasenlage des Rück­ kopplungssignals (fPLL) rückgängig gemacht wird, um mit Hilfe des Phasenregelkreises (1) eine Phasendifferenz zwischen dem Rückkopplungssignal (fPLL) mit der erneut veränderten Phasen­ lage und dem Referenztaktsignal (fREF) auszuregeln.5. clock signal generator for generating a clock signal (f OUT ) as a function of a reference clock signal (f REF ),
with a phase locked loop ( 1 ) to which the reference clock signal (f REF ) is fed and which outputs the clock signal (f OUT ),
with phase change means ( 6-8 ) for changing the phase position of a feedback signal (f PLL ) guided in the feedback branch of the phase locked loop ( 1 ), and with control means ( 9-13 ) for detecting a phase jump in the reference clock signal (f REF ) and for controlling the Phase change means ( 6-8 ) such that the phase change means ( 6-8 ) change the phase position of the feedback signal (f PLL ) by a certain phase amount (T 0 ) in order to use the phase control loop ( 1 ) to detect a phase difference between the feedback signal (f PLL ) with the changed phase position and the reference clock signal (f REF ), characterized in that after a certain period of time the change in the phase position of the feedback signal (f PLL ) is reversed in order to use the phase locked loop ( 1 ) a phase difference between the feedback signal (f PLL ) with the again changed phase position and the reference clock gnal (f REF ). 6. Taktsignalgenerator nach Anspruch 5, dadurch gekennzeichnet, daß die Steuermittel (9-13) derart ausgestaltet sind, daß sie bei Erkennen eines Phasensprungs des Referenztaktsignals (fREF) zudem die Richtung des Phasensprungs erkennen und die Phasenveränderungsmittel (6-8) derart ansteuern, daß die Pha­ senveränderungsmittel (6-8) die Phasenlage des Rückkopplungs­ signals (fPLL) in Übereinstimmung mit der Richtung des Phasen­ sprungs des Referenztaktsignals (fREF) um den bestimmten Pha­ senbetrag (T0) zu verändern, um mit Hilfe des Phasenregel­ kreises (1) eine um den bestimmten Phasenbetrag (T0) redu­ zierte Fehlphase zu dem Referenztaktsignal (fREF) auszuregeln.6. clock signal generator according to claim 5, characterized in that the control means ( 9-13 ) are designed such that when they detect a phase jump of the reference clock signal (f REF ) also recognize the direction of the phase jump and control the phase change means ( 6-8 ) in this way that the phase change means ( 6-8 ) change the phase position of the feedback signal (f PLL ) in accordance with the direction of the phase jump of the reference clock signal (f REF ) by the determined phase amount (T 0 ) in order to use the phase rule circuit ( 1 ) a reduced phase by the determined phase amount (T 0 ) reduced to the reference clock signal (f REF ). 7. Taktsignalgenerator nach Anspruch 6, dadurch gekennzeichnet,
daß die Phasenveränderungsmittel eine Phasenkorrekturschal­ tung (6, 7) und einen in den Rückkopplungszweig des Phasenre­ gelkreises (1) geschalteten steuerbaren Schalter (8) umfas­ sen, wobei die Phasenkorrekturschaltung (6, 7) das Rückkopp­ lungssignal (fPLL) mit einer bestimmten Phasenlage, das Rück­ kopplungssignal (fPLL) mit einer um den bestimmten Phasenbe­ trag (T0) verringerten Phasenlage und das Rückkopplungssignal (fPLL) mit einer um den bestimmten Phasenbetrag (T0) vergrö­ ßerten Phasenlage bereitstellt, und
daß die Steuermittel (9-13) derart ausgestaltet sind, daß sie abhängig von der Richtung des Phasensprungs des Referenztakt­ signals (fREF) den steuerbaren Schalter (8) derart ansteuern, daß entweder das Rückkopplungssignal (fPLL) mit der um den be­ stimmten Phasenbetrag (T0) verringerten Phasenlage oder das Rückkopplungssignal (fPLL) mit der um den bestimmten Phasenbe­ trag (T0) vergrößerten Phasenlage dem Phasenregelkreis (2) zugeführt wird, wobei die Steuermittel einen Timer (13) um­ fassen, der den Ablauf der bestimmten Zeitspanne überwacht, und nach Ablauf der bestimmten Zeitspanne den steuerbaren Schalter (8) in seine Ausgangsstellung zurückschaltet, so daß das Rückkopplungssignal (fPLL) wieder mit seiner ursprüngli­ chen Phasenlage dem Phasenregelkreis (1) zugeführt wird.7. clock signal generator according to claim 6, characterized in that
that the phase change means comprise a phase correction circuit ( 6 , 7 ) and a controllable switch ( 8 ) connected in the feedback branch of the phase regulating circuit ( 1 ), the phase correction circuit ( 6 , 7 ) providing the feedback signal (f PLL ) with a specific phase position , the feedback signal (f PLL) with a support by the predetermined Phasenbe (T 0) decreased phase angle and the feedback signal (f PLL) with a certain order to the phase amount providing (T 0) magnification ßerten phase position, and
that the control means ( 9-13 ) are designed such that they control the controllable switch ( 8 ) depending on the direction of the phase jump of the reference clock signal (f REF ) in such a way that either the feedback signal (f PLL ) with which the be determined Phase amount (T 0 ) reduced phase position or the feedback signal (f PLL ) with the phase position increased by the specific phase amount (T 0 ) is fed to the phase locked loop ( 2 ), the control means comprising a timer ( 13 ) which detects the expiry of the certain period of time monitored, and after the certain period of time the controllable switch ( 8 ) switches back to its initial position, so that the feedback signal (f PLL ) is fed back to the phase locked loop ( 1 ) with its original phase position. 8. Taktsignalgenerator nach Anspruch 7, dadurch gekennzeichnet,
daß der Phasenregelkreis (1) einen Phasenkomparator (2), ei­ nen spannungsgesteuerten Oszillator (4) und einen Frequenz­ teiler (5) umfaßt, wobei der Phasenkomparator (2) als Ein­ gangssignale das Referenztaktsignal (fREF) und das Rückkopp­ lungssignal (fPLL) empfängt und ausgangsseitig mit dem span­ nungsgesteuerten Oszillator (4) gekoppelt ist, wobei der spannungsgesteuerte Oszillator (4) mit dem Frequenzteiler (5) gekoppelt ist, und wobei der Frequenzteiler (5) einerseits das Rückkopplungssignal (fPLL) und andererseits das Taktsignal (fOUT) ausgibt, und
daß die Phasenkorrekturschaltung (6, 7) ein erstes D-Flipflop (6) und ein zweites D-Flipflop (7) umfaßt, die jeweils als Taktsignale das Ausgangssignal des spannungsgesteuerten Os­ zillators (4) empfangen, wobei der Dateneingang des zweiten D-Flipflops (7) mit dem Datenausgang des ersten D-Flipflops (6) verbunden und das erste D-Flipflop (6) an seinem Daten­ eingang das Rückkopplungssignal (fPLL) empfängt, und wobei am Datenausgang des ersten D-Flipflops (6) das Rückkopplungs­ signal (fPLL) mit der bestimmten Phasenlage, am Datenausgang des zweiten D-Flipflops (7) das Rückkopplungssignal (fPLL) mit der reduzierten Phasenlage und am Dateneingang des ersten D- Flipflops (6) das Rückkopplungssignal (fPLL) mit der vergrö­ ßerten Phasenlage abgreifbar ist,
wobei die Verzögerungszeiten der beiden D-Flipflops (6, 7) dem bestimmten Phasenbetrag (T0), um den die Phasenlage des Rückkopplungssignals (fPLL) zu verändern ist, entsprechen.8. clock signal generator according to claim 7, characterized in
that the phase locked loop ( 1 ) comprises a phase comparator ( 2 ), egg NEN voltage controlled oscillator ( 4 ) and a frequency divider ( 5 ), the phase comparator ( 2 ) as an input signals, the reference clock signal (f REF ) and the feedback signal (f PLL is located) and on the output side is coupled to the voltage-controlled oscillator (4), wherein the voltage controlled oscillator (4) is coupled to the frequency divider (5), and wherein the frequency divider (5) on the one hand the feedback signal (f PLL) and on the other hand, the clock signal ( f OUT ) and
that the phase correction circuit ( 6 , 7 ) comprises a first D flip-flop ( 6 ) and a second D flip-flop ( 7 ), each receiving the output signal of the voltage-controlled oscillator ( 4 ) as clock signals, the data input of the second D flip-flop ( 7 ) connected to the data output of the first D-flip-flop ( 6 ) and the first D-flip-flop ( 6 ) receives the feedback signal (f PLL ) at its data input, and wherein at the data output of the first D-flip-flop ( 6 ) the feedback signal (f PLL ) with the specific phase position, at the data output of the second D flip-flop ( 7 ) the feedback signal (f PLL ) with the reduced phase position and at the data input of the first D flip-flop ( 6 ) the feedback signal (f PLL ) with the magnified ß can be tapped,
the delay times of the two D flip-flops ( 6 , 7 ) corresponding to the specific phase amount (T 0 ) by which the phase position of the feedback signal (f PLL ) is to be changed. 9. Taktsignalgenerator nach Anspruch 8, dadurch gekennzeichnet,
daß die Steuermittel (9-13) eine Auswertelogik (12) und drit­ te bis fünfte D-Flipflops (9-11) umfassen,
wobei das dritte D-Flipflop (9) als Taktsignal das Ausgangs­ signal des zweiten D-Flipflops (7), das vierte D-Flipflop (10) als Taktsignal das Ausgangssignal das ersten D-Flipflops (6) und das fünfte D-Flipflop (11) als Taktsignal das Ein­ gangssignal des ersten D-Flipflops (6) empfängt,
wobei der Dateneingang der dritten bis fünften D-Flipflops (9-11) jeweils das Referenztaktsignal (fREF) empfängt, und
wobei der Auswertelogik (12) die Ausgangssignale der dritten bis fünften D-Flipflops (9-11) sowie das Referenztaktsignal (fREF) zugeführt sind.9. clock signal generator according to claim 8, characterized in
that the control means ( 9-13 ) comprise evaluation logic ( 12 ) and third through fifth D flip-flops ( 9-11 ),
wherein the third D flip-flop ( 9 ) as a clock signal, the output signal of the second D flip-flop ( 7 ), the fourth D flip-flop ( 10 ) as a clock signal, the output signal of the first D flip-flop ( 6 ) and the fifth D flip-flop ( 11 ) receives the input signal of the first D flip-flop ( 6 ) as the clock signal,
the data input of the third to fifth D flip-flops ( 9-11 ) each receiving the reference clock signal (f REF ), and
wherein the evaluation logic ( 12 ) the output signals of the third to fifth D flip-flops ( 9-11 ) and the reference clock signal (f REF ) are supplied. 10. Taktsignalgenerator nach einer der Ansprüche 5-9, dadurch gekennzeichnet, daß die Phasenveränderungsmittel (6-8) derart ausgestaltet sind, daß der bestimmte Phasenbetrag (T0), um den die Phasen­ lage des Rückkopplungssignals (fPLL) verändert wird, ca. 60 ns beträgt.10. clock signal generator according to any one of claims 5-9, characterized in that the phase change means ( 6-8 ) are designed such that the specific phase amount (T 0 ) by which the phase position of the feedback signal (f PLL ) is changed, approx Is 60 ns. 11. Taktsignalgenerator nach einem der Ansprüche 5-10, dadurch gekennzeichnet, daß die bestimmte Zeitspanne, nach der die Phasenveränderung durch die Phasenveränderungsmittel (6-8) rückgängig gemacht wird, mindestens 4 s beträgt.11. Clock signal generator according to one of claims 5-10, characterized in that the specific time period after which the phase change is reversed by the phase change means ( 6-8 ) is at least 4 s. 12. Taktsignalgenerator nach einem der Ansprüche 5-11, dadurch gekennzeichnet, daß der Phasenregelkreis (1) ein PI-Regelverhalten aufweist.12. clock signal generator according to one of claims 5-11, characterized in that the phase-locked loop ( 1 ) has a PI control behavior. 13. Taktsignalgenerator nach einem der Ansprüche 5-12, dadurch gekennzeichnet, daß die Taktfrequenz des von dem Phasenregelkreis (1) ausge­ gebenen Taktsignals (fOUT) ca. 2048 kHz beträgt.13. clock signal generator according to any one of claims 5-12, characterized in that the clock frequency of the phase locked loop ( 1 ) output clock signal (f OUT ) is approximately 2048 kHz. 14. Taktsignalgenerator nach Anspruch 13 und Anspruch 8, dadurch gekennzeichnet, daß die Frequenz des spannungsgesteuerten Oszillators (4) dem achtfachen Wert der Taktfrequenz des Taktsignals (fOUT) ent­ spricht und der bestimmte Phasenbetrag (T0), um den die Pha­ senlage des Rückkopplungssignals (fPLL) verändert wird, ca. 61 ns beträgt.14. clock signal generator according to claim 13 and claim 8, characterized in that the frequency of the voltage-controlled oscillator ( 4 ) speaks ent eight times the clock frequency of the clock signal (f OUT ) and the specific phase amount (T 0 ) by which the Pha senlage of Feedback signal (f PLL ) is changed, is approximately 61 ns. 15. Verwendung eines Taktsignalgenerators nach einem der An­ sprüche 5-14 in einer digitalen Telekommunikations-Vermitt­ lungseinrichtung, wobei der Taktsignalgenerator als zentrale Taktquelle dient, welche mit Hilfe des Taktsignals (fOUT) Synchronisierungstakte zur Verfügung stellt.15. Use of a clock signal generator according to one of claims 5-14 in a digital telecommunications switching device, the clock signal generator serving as a central clock source, which provides synchronization clocks using the clock signal (f OUT ).
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