DE19823133A1 - Verfahren zur Herstellung von MOS-Transistoren mit der Möglichkeit der Spannungswahl aus zwei Spannungen - Google Patents

Verfahren zur Herstellung von MOS-Transistoren mit der Möglichkeit der Spannungswahl aus zwei Spannungen

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Description

Die Erfindung betrifft allgemein die Herstellung von Metalloxidhalbleiter-(MOS) Transistoren, und insbesondere die Herstellung von MOS-Transistoren mit der Möglichkeit der Spannungswahl aus zwei Spannungen.
Es besteht heutzutage die Tendenz, für bestimmte Anwendungen im tiefen Submicrometerbereich die Auswahl aus zwei Spannungen zu ermöglichen, wenn die Arbeitsspannung der Kerneinrichtung kleiner ist als die des Eingangs- /Ausgangs-Gerätes aufgrund der maßstabsgerechten Verkleinerung der Ka­ nallänge. Allerdings ist das Haupthindernis, daß die Gerätarbeitsweise der ho­ hen und niedrigen Spannung nicht zufriedenstellend gleichzeitig bei laufenden Verfahren vorgenommen werden kann.
Die Fig. 1A bis 1E zeigen bekannte Herstellungsverfahren von NMOS-Tran­ sistoren mit der Möglichkeit, aus zwei Spannungen zu wählen. Unter Bezug­ nahme zunächst auf Fig. 1A ist das Ausgangsmaterial ein leicht dotiertes (∼ 5×1014 bis 1×1016 Atome/cm3) <100< Siliconsubstrat 100. Danach werden die aktiven Bereiche und Feldbereiche wie gewünscht definiert. Dies kann erfol­ gen durch selektives Oxidieren der Feldregionen 102, so daß sie mit einem dicken Oxidfeld überzogen werden, unter Verwendung des LOCOS-Verfahrens. Alternativ kann eine Flachgraben-Isolationstechnik eingesetzt werden, um die aktiven Regionen zu definieren. Eine n-Quelle kann erzeugt werden durch das Implantieren eines Dotierungsmittels vom n-Typ in das p-Substrat 100, wobei eine Photoresistmaske (nicht dargestellt) das p-Substrat 100 abdeckt, aber die vorherbestimmten n-Quellenbereiche offen läßt, und dann anschließend eine Ionen-Implantation stattfindet.
Unter Bezugnahme auf Fig. 1B wird eine erste Gateoxidschicht auf dem Sub­ strat 100 aufwachsen. Das erste Gateoxid wird dann teilweise geätzt, wobei lediglich auf der oberen Oberfläche des Substrates 100 die für Hochspannung gewünschten NMOS verbleiben (HV NMOS). Diese belassene Gateoxidschicht ist mit dem Bezugszeichen 104a versehen. Als nächstes wird ein anderer Gate­ oxid-Formationsprozeß durchgeführt, um ein darüberliegendes Gateoxid 106 wachsen zu lassen, das das erste Gateoxid 104a und die offen gelassene obere Oberfläche des Substrats 100 für Niederspannung NMOS (LV NMOS) abdeckt. Daher ist das Gateoxid für den HV NMOS die Kombination der ersten Gateoxidschicht 104a und der darüberliegenden Gateoxidschicht 106 und ist daher dicker als das Gateoxid für den LV NMOS.
Unter Bezugnahme auf Fig. 1C ist eine Schicht von Polysilicon ungefähr 0,1 bis 0,3 µm dick, und ist als nächstes mittels Gasphasen-Abscheideverfahren (chemical vapor deposition CVD) auf dem gesamten Substrat 100 abgelagert. Die hauptsächlich eingesetzte Technik, Polysilicon abzuscheiden, besteht in der Niederdruckgasphasen-Abscheidung (low pressure chemical vapor deposition LPCVD), aufgrund der Gleichförmigkeit, Reinheit und Wirtschaftlichkeit. Die Tor- oder Gatestruktur wird dann als Muster gebildet. Im Anschluß an das Aufdecken und Entwickeln des Resistes wird der Polysiliconfilm trocken geätzt, unter Ver­ wendung einer Photoresistmaske (nicht dargestellt), um die bevorzugten Be­ reiche zum Ausbilden von Gates zu schützen, um ein Gate 108 für HV NMOS und ein weiteres Gate 110 für LV NMOS auszubilden. Die Gatelänge des Gates 108 für HV NMOS wird üblicherweise breiter als die des Gates 110 für LV NMOS ausgebildet.
Aufgrund der kontinuierlichen Maßstabsveränderungen der Kanallänge werden ernste Heißträgereffekte unakzeptable Arbeitsergebnis-Veränderungen bewir­ ken. Um diesem Problem zu begegnen, werden alternative Senkenstrukturen, leicht dotierte Senken (LDD) eingesetzt. Da nur NMOS in der Fig. 1D darge­ stellt sind, sei auch nur der Herstellungsprozeß von NMOS LDD-Strukturen be­ schrieben. Unter Bezugnahme auf Fig. 1D wird eine NMOS LDD-Struktur aus­ gebildet, wobei zu nächst eine Photoresistmaske (nicht dargestellt) zur Ab­ deckung des PMOS ausgebildet wird. Die Senken sowohl des HV NMOS und des LV NMOS werden dann mittels zwei Einfügungen gebildet. Einer dieser beiden ist selbsteinstellend zur Gate-Elektrode und die andere ist selbsteinstel­ lend zur Gate-Elektrode, auf der zwei Seitenwand-Abstandhalter ausgebildet werden.
Unter Bezugnahme auf Fig. 1D ist ein erster Ionenimplantationsprozeß durch­ geführt, selbsteinstellend zu den Gate-Elektroden 108 und 110, durchdringend die Gateoxidschicht 106 und die erste Gateoxidschicht 104a, um die leicht do­ tierten Abschnitte 112, 114 für sowohl den HV NMOS als auch den LV NMOS zu bilden. In NMOS-Vorrichtungen ist die bevorzugte Dotierung etwa 1 bis 5×1014 Atome/cm2 von Phosphor oder Arsen.
Unter Bezugnahme auf die Fig. 1E wird ein Gate-Seitenwand-Abstandhalter 120 mit einer Dicke von etwa 0,08 bis 0,10 µm ausgebildet. Die Verfahren zum Bilden des Abstandhalters 120 schließen ein: erstens das Abscheiden einer dielektrischen Schicht auf dem Substrat 100 und Rückätzen. Dann wird eine höhere Dosis an Dotiermitteln implantiert, um die Bereiche 122 mit kleinerem Widerstand der Senkenbereiche sowohl von HV NMOS als auch von LV NMOS zu bilden, die mit den leicht dotierten Bereichen zusammengeschmolzen wer­ den. Für NMOS-Vorrichtungen wird Arsen oder Phosphor mit einer Dosis von ungefähr 1×1015 Atomen cm2 implantiert.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen von MOS-Transistoren mit der Wahl zwischen zwei Spannungen vorzuschlagen, so daß die Vorrichtung bei einer hohen und einer niedrigen Spannung gleichzei­ tig zufriedenstellend arbeitet.
Ein Verfahren zur Herstellung von MOS-Transistoren mit der Wahl aus zwei Spannungen wird vorgeschlagen, bei dem ein HV MOS und ein LV MOS beide leicht dotierte Senkenstrukturen aufweisen, die über einer aktiven Region eines Substrates gebildet werden. Das Verfahren schließt folgende Schritte ein: Bilden einer Photoresistschicht, die den HV MOS frei läßt, Durchführen einer Ionenim­ plantation mit großem Anstellwinkel, um eine Pufferschicht zu bilden, die die leicht dotierten Regionen des HV MOS überlappt, und Entfernen der Photo­ resistschicht.
Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlich aus der folgenden detaillierten Beschreibung der bevorzugten, aber nicht limitieren­ den Ausführungsbeispiele.
Die Beschreibung nimmt Bezug auf die beigefügten Zeichnungen, in welchen:
Fig. 1A bis 1E Querschnittsansichten sind, die konventionelle Verfah­ rensschritte zur Herstellung von MOS-Transistoren mit der Spannungswahl aus zwei Spannungen darstellen.
Fig. 2A bis 2F Querschnittsdarstellungen sind, die die Verfahrensschritte zum Herstellen von MOS-Transistoren mit der Span­ nungswahl aus zwei Spannungen zeigen, in Überein­ stimmung mit einer bevorzugten Ausführungsform der Erfindung.
Unter Bezugnahme auf Fig. 2A ist das Ausgangsmaterial vorzugsweise ein leicht dotiertes (ungefähr 5×1014 bis 1×1016 Atome/cm3) <100< Siliconsubstrat 200. Dann werden die gewünschten aktiven Bereiche und Feldbereiche defi­ niert. Dies kann durch selektives Oxidieren der Feldbereiche 202 erfolgen, so daß sie mit einem dicken Oxidfeld bedeckt sind, unter Verwendung des LOCOS- Verfahrens. Alternativ kann die Flachrinnenisolationstechnik (shallow trench isolation technique) angewandt werden, um aktive Bereiche zu definieren. So­ wohl n- als auch p-Kanaltransistoren müssen auf dem gleichen Substrat in CMOS-Technologien hergestellt werden. Quellen von einander entgegenge­ setzten Dotierungen müssen in dem Substrat ausgebildet werden. Bei der be­ vorzugten Ausführungsform wird ein leicht p-Typ dotiertes Substrat als Beispiel genommen; dafür wird zumindest eine n-Quelle (nicht dargestellt) hergestellt. Die n-Quelle kann durch Implantieren eines Dotiermittels vom n-Typ in das p-Substrat 200 unter Verwendung einer Photoresistmaske (nicht dargestellt) her­ gestellt werden, die das p-Substrat 200 abdeckt, aber die vorgesehenen n-Quellenbereiche offen läßt, bei einer genügend hohen Konzentration, um die Substratdotierung überzukompensieren und eine gleichwertige Steuerung über die p-Typ-Dotierung in der Quelle zu geben. Die n-Quellen-Dotierung ist dabei vorzugsweise ungefähr 5 bis 10 mal so groß wie die Dotierung in dem p-Sub­ strat 200. In der bevorzugten Ausführungsform werden die Herstellung und die Struktur der NMOS-Transistoren mit der Wahl aus zwei Spannungen als Bei­ spiele für MOS-Transistoren mit der Wahl aus zwei Spannungen (dual voltage MOS transistors) genommen. Die NMOS-Transistoren mit der Wahl aus zwei Spannungen können als p-Typ-Substrat, als p-Quelle eines n-Substrats oder als p-Quelle eines Zweiquellensubstrates ausgebildet werden.
Unter Bezugnahme auf Fig. 2B wird, nachdem die Photoresistmaske für die p-Quellenimplantation entfernt ist, eine erste Gateoxidschicht auf dem Substrat 200 aufwachsen, üblicherweise unter Trockenoxidation in einer Chlorumgebung. Die Implantation für die Justierung der Schwellenspannung wird als nächstes durchgeführt. Vorzugsweise wird BF2 durch das erste Gateoxid implantiert, bei einem Energieniveau von etwa 50 bis 100 keV, mit einer Dosierung von etwa 1012 bis 1013 Atomen/cm2, aber den Ionen wird nicht genügend Energie mitge­ geben, um das Feldoxid 202 zu durchdringen. Bei vielen Verfahren wird ein an­ deres Pre-Gateoxid aufwachsen, durch welches diese Implantation durchgeführt wird. Es wird anschließend wieder entfernt, nach der Implantation, und das Gateoxid wird dann aufwachsen. Das erste Gateoxid wird dann teilweise geätzt, wobei es lediglich auf der oberen Oberfläche des Substrates 200 Bereiche für die Hochspannungs-NMOS (HV NMOS) läßt. Diese verbliebene erste Gate­ oxidschicht ist mit dem Bezugszeichen 204a versehen. Als nächstes wird ein anderer Gateoxid-Formationsprozeß durchgeführt, um ein darüberliegendes Gateoxid 206 aufwachsen zu lassen, das das erste Gateoxid 204a und die auf­ bedeckte obere Oberfläche des Substrates 200 für die Niederspannungs-NMOS (LV NMOS) abdeckt. Die Verfahren zum Ausbilden der darüberliegenden Gate­ oxidschicht 206 können ähnlich wie diejenigen durchgeführt werden, die das erste Gateoxid 204a gebildet haben. Daher ist das Gateoxid für den HV NMOS eine Kombination der ersten Gateoxidschicht 204a und der darüberliegenden Gateoxidschicht 206 und ist daher dicker als das Gateoxid für den LV NMOS.
Unter Bezugnahme auf Fig. 2C wird als nächstes eine Schicht aus Polysilicon, vorzugsweise etwa 0,1 bis 0,3 µm dick, mittels Gasphasen-Abscheidungsverfah­ ren (CVD) auf dem gesamten Substrat 200 abgesetzt. Polysilicon wird vorzugs­ weise mittels Pyrolyse (also durch thermischen Zerfall) von Silan (SiH4) im Tem­ peraturbereich von etwa 580 bis 650°C abgesetzt. Die Haupttechnik, die zum Absetzen von Polysilicon verwendet wird, ist das Niederdruckgasphasen-Ab­ scheidungsverfahren (LPCVD), aufgrund seiner Einheitlichkeit, Reinheit und Wirtschaftlichkeit. Drei Verfahren werden üblicherweise in konventionellen LPCVD-Systemen verwendet. Die erste verwendet 100% SiH4, bei Gesamt­ drücken von etwa 0,3 bis 1 Torr, während die zweite ungefähr 25% SiH4 ver­ wendet, in einem Stickstoffträger bei ungefähr den gleichen Drücken. Eine dritte Technik, die in Vertikalfluß-Isothermal-Reaktor-Aufbauten eingesetzt wird, ver­ wendet 25% SiH4 gelöst in Wasserstoff, auch bei ungefähr 1 Torr. Sowohl Ionenimplantation als auch Diffusion mit Phosphor kann danach zur Dotierung des Polysilicons verwendet werden. Die Gatestruktur wird danach als Muster ausgebildet. Im Anschluß an das Aufdecken und Entwickeln des Resists wird der Polysiliconfilm geätzt, vorzugsweise trocken geätzt, unter Verwendung einer Photoresistmaske (nicht dargestellt) zum Schützen der gewünschten Regionen zur Bildung von Gates (Tore, Gatter) um ein Gate 208 für HV NMOS und ein weiteres Gate 210 für LV NMOS zu bilden. Die Gatelänge des Gates 208 für HV NMOS wird üblicherweise weiter konstruiert, als die des Gates 210 für LV NMOS.
Aufgrund der kontinuierlichen Maßstabsveränderungen der Kanallängen können ernste Heißträgereffekte zu unakzeptierbarer Arbeitsergebnisverminderung füh­ ren. Um diesem Problem zu begegnen, wird üblicherweise eine alternative Sen­ kenstruktur, leicht dotierte Senken (LDD) eingesetzt. Da nur NMOS in der Fig. 2D dargestellt sind, ist auch nur der Herstellungsprozeß von NMOS LDD-Struk­ turen beschrieben. Unter Bezugnahme auf Fig. 2D wird zum Ausbilden einer NMOS LDD-Struktur eine Photoresistmaske (nicht dargestellt) zum Abdecken des PMOS als erstes ausgebildet. Die Senken sowohl von HV NMOS als auch von LV NMOS werden dann mittels zwei Implantaten ausgebildet. Eine von die­ sen ist eine sich auf die Gateelektrode selbsteinstellende, und die andere ist eine auf die Gateelektrode selbsteinstellende, wobei zwei Seitenwand-Abstand­ halter (sidewall spacers) gebildet werden. Darüber hinaus sind die Senken des HV NMOS außerdem mittels eines weiteren Implantats bearbeitetet, um eine Pufferschicht zu bilden.
Unter Bezugnahme auf Fig. 2D wird ein erster Ionenimplantationsprozeß durchgeführt, selbsteinstellend auf die Gateelektroden 208, 210, durchdringend die darüberliegende Gateoxidschicht 206 und die erste Gateoxidschicht 204a, um leicht dotierte Abschnitte 212, 214 für sowohl HV NMOS als auch LV NMOS zu bilden. In NMOS-Vorrichtungen beträgt die bevorzugte Dotierung etwa 1 bis 5×1014 Atome/cm2 von Phosphor oder Arsen.
Unter Bezugnahme auf Fig. 2E wird eine Photoresistmaske 216 gebildet, die das Substrat 200 abdeckt, aber den HV NMOS freiläßt. Das Verfahren zum Bil­ den der Photoresistmaske 216 ist ein konventionelles, es schließt ein: Grundie­ ren, Beschichten, Weichbacken, Aussetzen, Entwickeln und Entfernen (Strip­ pen). Anschließend wird eine Ionenimplantationstechnik mit großem Anstellwin­ kel eingesetzt, um vollständig überlappte Senken in den Submikrometer-MOS- FETs zu bilden, was wesentlich einfacher ist und auch Struktursteuerung und Geräte-Arbeitsergebnisverbesserungen bietet. Gepufferte Schichtimplantationen verwenden große Anstellwinkel und target wafer-Drehzurücksetzungen während der Implantation, ohne den wafer von der Implantationsplatte zu entfernen. Vor­ zugsweise wird die Implantation vorgenommen bei einem Winkel von etwa 15 bis 60° mit einer Dosierung von etwa 1×1012 bis 1×1015 Atome/cm2. Vorzugs­ weise wird die Implantation zweimal ausgeführt, wobei der wafer zwischen den beiden Implantationen um 180° gedreht wird, so daß die Durchdringung von Dotierungsmittel der Pufferschicht 218 unter dem Gate 208 symmetrisch ist. Das Dotiermittel zum Bilden der Pufferschicht 218 einer HV NMOS-Vorrichtung kann Arsen sein, das bei einem Energieniveau von ungefähr 100 bis 300 keV implan­ tiert wird oder Phosphor, das bei einem Energieniveau von ungefähr 30 bis 100 keV implantiert wird. Diese Technik führt n-Bereichs-Dotiermittel unter dem Gate 208 in eine gewünschte Tiefe und Dotierungskonzentration, ohne einen Diffu­ sionsschritt einsetzen zu müssen. Die Pufferschicht 218 des HV NMOS redu­ ziert wirksam das elektrische Feld und verbessert daher die Immunität gegen­ über Heißträger-Veränderungen.
Unter Bezugnahme auf Fig. 2F ist die Photoresistmaske 216 entfernt und ein Gate-Seitenwand-Abstandhalter 220 mit einer Dicke von vorzugsweise 0,08 bis 0,15 µm wird ausgebildet. Die Verfahren zum Bilden des Abstandhalters 220 schließen vorzugsweise ein: als erstes das Ablagern einer dieelektrischen Schicht auf dem Substrat 200 und anschließendes Rückätzen. Danach eine stärkere Dosis eines Dotierungsmittels, das in die Bereiche 222 mit niedrigem Widerstand der Senkenbereiche sowohl des HV NMOS als auch des LV NMOS gebildet wird, welche außerdem mit den leicht dotierten Regionen zusammen­ geschmolzen sind. Vorzugsweise ist das Implantat für NMOS-Vorrichtungen Arsen oder Phosphor bei einer Dosis von ungefähr 1×1015 Atomen/cm2.
Gemäß der vorstehenden Beschreibung wird für eine HV-MOS-Vorrichtung die Pufferschicht 218 vor der Bildung der Abstandhalter 220 und der stärker dotier­ ten Bereiche 222 ausgebildet. Allerdings können diese Schritte auch in umge­ kehrter Reihenfolge vorgenommen werden, das bedeutet, zunächst die Ab­ standhalter 220 und die hochdotierten Bereiche 222 und danach erst die Puffer­ schicht 218 gebildet werden. Da die Pufferschicht 218 mit der Implantations­ technik mit großem Anstellwinkel ausgebildet wird, müssen die Abstandhalter 220 kein Hindernis für die Implantation der Pufferschicht 218 werden, wodurch eine höhere Implantationsenergie ermöglicht wird.
Entsprechend der Fig. 2F überlappen für einen HV NMOS die Pufferschichten 218 die leicht dotierten Bereiche 212; dadurch kann die Bildung der leicht do­ tierten Bereiche 212 zur Vereinfachung des Verfahrens fortgelassen werden.
Während die Erfindung auf dem Beispielswege beschrieben und in Ausdrücken des bevorzugten Ausführungsbeispiels ausgeführt wurde, ist die Erfindung hierauf nicht beschränkt. Im Gegenteil, es ist beabsichtigt, diverse Modifikatio­ nen und ähnliche Anordnungen und Verfahren unter Schutz zu stellen, wie beispielsweise die Bildung eines Transistors mit einer Auswahl aus mehreren Spannungen (multiple voltage transistor). Der Schutzbereich der beigefügten Ansprüche sollte daher der weitestreichenden Interpretation zugefügt werden, um alle derartigen Modifikationen und ähnliche Anordnungen und Verfahren einzuschließen.

Claims (12)

1. Verfahren zum Herstellen von Metalloxidhalbleiter-(MOS)-Transistoren mit einer Spannungswahl aus zwei Spannungen, bei denen ein erstes Poly­ silicongate eines MOS einer vorbestimmten höheren Spannung (HV MOS) und ein zweites Polysilicongate eines MOS einer vorbestimmten niedrigeren Spannung (LV MOS) auf einem aktiven Bereich eines Substrates ausgebil­ det werden, mit folgenden Schritten:
  • - Durchführen einer ersten Ionenimplantation, um eine Vielzahl von leicht dotierten Bereichen auf dem Substrat neben dem ersten Polysilicongate und dem zweiten Polysilicongate zu bilden;
  • - Bilden einer Photoresistschicht, die die vorbestimmten HV MOS freiläßt; Durchführen einer zweiten Ionenimplantation, um Pufferschichten zu bil­ den, die die leicht dotierten Regionen der HV MOS überlappt, wobei die zweite Ionenimplantation eine Implantationstechnik mit großem Anstell­ winkel (large-angle-tilt implantation technique) einsetzt;
  • - Entfernen der Photoresistschicht;
  • - Bilden eines ersten Abstandhalters an der Seitenwand des ersten Poly­ silicongates und eines zweiten Abstandhalters an der Seitenwand des zweiten Polysilicongates; und
  • - Durchführen einer dritten Ionenimplantation, um hoch dotierte Quellen-/Senken­ bereiche auf dem Substrat neben dem ersten Abstandhalter und dem zweiten Abstandhalter zu bilden.
2. Verfahren nach Anspruch 1, bei dem die Ionenimplantationstechnik mit großem Anstellwinkel durchgeführt wird unter Verwendung eines Winkels von ungefähr 15 bis 60° bei einer Dosierung von etwa 1×1012 bis 1×1015 Atomen/cm2.
3. Verfahren nach Anspruch 2, bei dem die Dotiermittel zur Formung der Puf­ ferschichten eines HV NMOS Arsen einschließen, das bei einem Energie­ niveau von ungefähr 100 bis 300 KeV implantiert wird.
4. Verfahren nach Anspruch 2, bei dem die Dotiermittel zur Formung der Puf­ ferschichten des HV NMOS Phosphor einschließen, das bei einem Energie­ niveau von ungefähr 30 bis 100 KeV implantiert wird.
5. Verfahren zum Herstellen eines Metalloxidhalbleiter-(MOS)-Transistors mit einer Spannungswahl aus zwei Spannungen, bei dem ein MOS mit höherer Spannung MOS (HV MOS) und ein MOS mit niedriger Spannung (LV MOS) vorgesehen sind, bei dem beide leicht dotierte Senkenstrukturen aufweisen, beide über einem aktiven Bereich eines Substrates ausgebildet werden, mit folgenden Schritten:
  • - Bilden einer Photoresistschicht, die den HV MOS freiläßt;
  • - Durchführen einer Ionenimplantation mit großem Anstellwinkel, um Puf­ ferschichten zu bilden, die die leicht dotierten Regionen des HV MOS überlappen;
  • - Entfernen der Photoresistschicht.
6. Verfahren nach Anspruch 5, bei dem die Ionenimplantationstechnik mit großem Anstellwinkel durchgeführt wird unter Verwendung eines Winkels von ungefähr 15 bis 60° und einer Dosierung von etwa 1×1012 bis 1×1015 Atomen/cm2.
7. Verfahren nach Anspruch 6, bei dem die Dotiermittel zur Formung der Puf­ ferschichten des HV NMOS Arsen einschließen, das bei einem Energie­ niveau von ungefähr 100 bis 300 KeV implantiert wird.
8. Verfahren nach Anspruch 6, bei dem die Dotiermittel zur Formung der Puf­ ferschichten des HV NMOS Phosphor einschließen, das bei einem Energie­ niveau von ungefähr 30 bis 100 KeV implantiert wird.
9. Verfahren zum Herstellen eines Metalloxidhalbleitertransistors mit einer Spannungswahl aus mehreren Spannungen, aus dem ein erster MOS mit höherer Spannung, ein zweiter MOS mit höherer Spannung und ein MOS mit niedriger Spannung jeweils eine leicht dotierte Senkenstruktur aufwei­ sen, die über einem aktiven Bereich eines Substrates ausgebildet werden, mit folgenden Schritten:
  • - Ausbilden einer ersten Photoresistschicht, die den ersten MOS mit höhe­ rer Spannung freiläßt;
  • - Durchführen einer ersten Ionenimplantation mit großem Anstellwinkel, um erste Pufferschichten zu bilden, die die leicht dotierten Bereiche des MOS mit der ersten höheren Spannung überlappen;
  • - Entfernen der ersten Photoresistschicht;
  • - Bilden einer zweiten Photoresistschicht, die den zweiten MOS mit der höheren Spannung freiläßt;
  • - Durchführen einer zweiten Ionenimplantation mit großem Anstellwinkel zum Bilden von zweiten Pufferschichten, die die leicht dotierten Bereiche des zweiten MOS mit der höheren Spannung überlappen;
  • - Entfernen der zweiten Photoresistschicht.
10. Verfahren nach Anspruch 9, bei dem die Betriebsspannung der ersten höhe­ ren Spannung höher ist, als die der zweiten höheren Spannung; und eine Dotierung der ersten Ionenimplantation mit großem Anstellwinkel, die größer ist, als die Dotierung der zweiten Ionenimplantation mit großem Anstellwin­ kel.
11. Verfahren nach Anspruch 9, bei dem eine Betriebsspannung der ersten hö­ heren Spannung niedriger ist, als die der zweiten höheren Spannung; und eine Dotierung der zweiten Ionenimplantation mit großem Anstellwinkel, die stärker ist, als die Dotierung der ersten Ionenimplantation mit großem An­ stellwinkel.
12. Verfahren zur Herstellung eines Metalloxidhalbleiter-(MOS)-Transistors, mit einer Spannungswahl aus zwei Spannungen mit folgenden Schritten:
  • - Vorsehen eines Substrates, auf dem mindestens ein aktiver Bereich definiert ist;
  • - Bilden einer ersten Gateoxidschicht, die einen gewünschten Bereich auf dem aktiven Bereich zur Bildung eines MOS mit höherer Spannung (HV MOS) bildet;
  • - Bilden einer zweiten Gateoxidschicht, die die erste Gafeoxidschicht ab­ deckt, und einen-gewünschten Bereich auf dem aktiven Bereich zum Bil­ den eines MOS mit niedrigerer Spannung (LV MOS);
  • - Bilden eines ersten Polysilicongates auf dem gewünschten Bereich zum Bilden des HV MOS;
  • - Bilden eines zweiten Polysilicongates auf dem gewünschten Bereich zum Bilden des LV MOS;
  • - Durchführen einer ersten Ionenimplantation, die das erste Gateoxid durchdringt und das zweite Gateoxid, um leicht dotierte Bereiche auf dem Substrat neben dem ersten Polysilicongate und dem zweiten Poly­ silicongate zu bilden;
  • - Bilden einer Photoresistschicht, die den vorherbestimmten HV MOS frei­ läßt;
  • - Durchführen einer zweiten Ionenimplantation, um Pufferschichten zu bil­ den, die die leicht dotierten Regionen auf dem HV MOS überlappen, wo­ bei die zweite Ionenimplantation eine Ionenimplantationstechnik mit gro­ ßem Anstellwinkel einsetzt;
  • - Entfernen der Photoresistschicht;
  • - Bilden eines ersten Abstandhalters an der Seitenwand des ersten Poly­ silicongates und eines zweiten Abstandhalters an der Seitenwand des zweiten Polysilicongates und;
  • - Durchführen einer dritten Ionenimplantation, um stark dotierte Quellen- /Senken-Bereiche auf dem Substrat neben dem ersten Abstandhalter und dem zweiten Abstandhalter zu bilden.
DE19823133A 1998-02-07 1998-05-23 Verfahren zur Herstellung von MOS-Transistoren mit der Möglichkeit der Spannungswahl aus zwei Spannungen Withdrawn DE19823133A1 (de)

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