DE19741920A1 - Integrated memory device, e.g. synchronous DRAM - Google Patents

Abstract

The device has data terminals (I/O, A) for reading data from memory cells of the memory and for writing data into memory cells. Also provided are address terminals for applying addresses to address the memory cells. At least some of the data terminals are combined terminals which are identical with at least some of the address terminals. For memory access the combined terminals serve first to apply address bits and then for data transmission. Preferably for each memory access, first an address is read in and then after a latent time a data transmission begins via the data terminals. The reading in of addresses and the data transmission may be controlled by a clock.

Description

Die Erfindung betrifft einen integrierten Speicher.The invention relates to an integrated memory.

Integrierte Speicher, wie beispielsweise DRAMs (Dynamic Ran­ dom Access Memories) weisen Speicherzellen auf, die über Adreßanschlüsse des Speichers adressiert werden. Eine Daten­ übertragung (bei einem Schreibvorgang von außerhalb des Spei­ chers in die Speicherzellen, bei einem Lesevorgang aus den Speicherzellen nach außerhalb des Speichers) erfolgt über Da­ tenanschlüsse des Speichers. Die Anzahl der Adreßanschlüsse ist abhängig davon, wie groß der zu adressierende Adreßraum des Speichers ist. Die Anzahl der Datenanschlüsse (die Wort­ breite) ist abhängig davon, wieviele Datenbits gleichzeitig in den Speicher eingeschrieben oder aus diesem ausgelesen werden sollen. Die Gesamtanzahl der Anschlüsse eines Spei­ chers ist aufgrund geometrischer und physikalischer Restrik­ tionen oder durch das Gehäuse des Speichers begrenzt.Integrated memories, such as DRAMs (Dynamic Ran dom Access Memories) have memory cells that have Address connections of the memory can be addressed. A data transfer (when writing from outside the memory chers into the memory cells, during a read operation from the Memory cells outside the memory) is done via Da memory connections. The number of address connections depends on the size of the address space to be addressed of memory. The number of data connections (the word width) depends on how many data bits at the same time written to or read from the memory should be. The total number of connections of a memory chers is due to geometric and physical restrictions tion or limited by the housing of the memory.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher anzugeben, bei dem eine möglichst große Wortbreite für die Datenübertragung zur Verfügung steht, ohne daß die Gesamtanzahl der Speicheranschlüsse erhöht werden muß. Wei­ terhin ist es Aufgabe der Erfindung, einen integrierten Spei­ cher anzugeben, bei dem die Datenübertragung bei Speicherzu­ griffen je Zeiteinheit geändert werden kann.The invention has for its object an integrated Specify memory with the largest possible word width is available for data transmission without the Total number of memory connections must be increased. Wei terhin it is an object of the invention, an integrated Spei Specify at which the data transfer at memory handles can be changed per unit of time.

Diese Aufgaben werden mit einem integrierten Speicher gemäß Anspruch 1 bzw. einem integrierten Speicher gemäß Anspruch 8 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von abhängigen Ansprüchen.These tasks are performed with an integrated memory Claim 1 or an integrated memory according to claim 8 solved. Refinements and developments of the invention are the subject of dependent claims.

Der erfindungsgemäße integrierte Speicher weist Datenan­ schlüsse zum Auslesen von Daten aus und/oder zum Einschreiben von Daten in Speicherzellen des Speichers auf sowie Adreßan­ schlüsse zum Anlegen von Adressen zur Adressierung der Spei­ cherzellen. Wenigstens ein Teil der Datenanschlüsse sind kom­ binierte Anschlüsse, die mit wenigstens einem Teil der Adreß­ anschlüsse identisch sind. Die erfindungsgemäßen kombinierten Anschlüsse werden also sowohl zur Datenübertragung als auch zur Adressierung des Speichers verwendet. Im Extremfall muß also beispielsweise kein separater Adreßanschluß vorgesehen sein, wenn alle Datenanschlüsse kombinierte Anschlüsse sind.The integrated memory according to the invention instructs data conclusions for reading out data from and / or for writing of data in memory cells of the memory as well as address  conclusions on creating addresses for addressing the memory cells. At least some of the data connections are com Binary connections with at least part of the address connections are identical. The combined according to the invention Connections are therefore both for data transmission as well used to address the memory. In extreme cases it must for example, no separate address connection is provided if all data connections are combined connections.

Nach einer Weiterbildung der Erfindung dienen die kombinier­ ten Anschlüsse bei Speicherzugriffen zunächst zum Anlegen von Adreßbits und anschließend für eine Datenübertragung. Das be­ deutet, daß die kombinierten Anschlüsse ihre Doppelfunktion im Zeitmultiplex ausüben.According to a development of the invention, the combination first connections for memory access to create Address bits and then for data transmission. That be indicates that the combined connections have a dual function exercise in time division.

Die Erfindung eignet sich besonders zur Anwendung bei Spei­ chern, bei denen das Einlesen von Adressen und die Datenüber­ tragung über einen Takt gesteuert und somit synchron erfolgt. Nach einer Weiterbildung der Erfindung ist es vorgesehen, daß das Einlesen einer Adresse bei einem synchronen Speicher in einer ersten Taktperiode erfolgt und die entsprechende Daten­ übertragung in einer nachfolgenden Periode des Taktes be­ ginnt. Somit ist sichergestellt, daß die einzulesenden Adres­ sen nicht durch einzuschreibende oder auszulesende Daten an den kombinierten Anschlüssen beeinflußt werden. Aus diesem Grunde eignet sich die Erfindung besonders zum Einsatz bei synchronen DRAMs (SDRAMs), da bei diesen die Adressierung und anschließende Datenübertragung ohnehin genau in der beschrie­ ben Weise, nämlich in aufeinander folgenden Taktperioden er­ folgt.The invention is particularly suitable for use with Spei with which the reading of addresses and the data transmission controlled by a clock and thus takes place synchronously. According to a development of the invention, it is provided that reading an address into a synchronous memory a first clock period and the corresponding data transmission in a subsequent period of the measure starts. This ensures that the addresses to be read in do not use data to be written in or read out the combined connections can be influenced. For this Basically, the invention is particularly suitable for use with synchronous DRAMs (SDRAMs), since these address and subsequent data transmission anyway exactly in the described ben way, namely in successive clock periods follows.

Nach einer Weiterbildung der Erfindung ist es vorgesehen, daß der Speicher eine erste Betriebsart hat, in der die kombi­ nierten Anschlüsse ausschließlich als Adreßanschlüsse dienen, und eine zweite Betriebsart, in der die kombinierten An­ schlüsse sowohl als Adreß- als auch als Datenanschlüsse die­ nen. Nach einer Ausführungsform dieser Weiterbildung ist die erste Betriebsart eine Normalbetriebsart und die zweite Be­ triebsart eine Testbetriebsart. Dies hat den Vorteil, daß in der Normalbetriebsart ein Betrieb des Speichers gemäß einzu­ haltender Normen bzw. Spezifikationen des Speichers erfolgt, in denen die erfindungsgemäße Doppelfunktion der kombinierten Anschlüsse nicht vorgesehen bzw. nicht zulässig ist. In der Testbetriebsart werden diese Normen bzw. Spezifikationen dann ignoriert, um einen Speichertest durch Nutzung der Doppel­ funktion der kombinierten Anschlüsse und die damit verbundene Erhöhung der Wortbreite bei der Datenübertragung in möglichst kurzer Zeit durchführen zu können.According to a development of the invention, it is provided that the memory has a first operating mode in which the combi nated connections serve exclusively as address connections, and a second mode in which the combined An conclude both as address and as data connections nen. According to one embodiment of this development, the  first operating mode is a normal operating mode and the second loading a test mode. This has the advantage that in an operation of the memory according to the normal operating mode standards or specifications of the memory in which the dual function of the invention combined Connections are not provided or not permitted. In the These standards or specifications will then become the test mode ignored a memory test by using the double function of the combined connections and the associated Increase the word width in data transmission in as much as possible to be able to perform in a short time.

Der erfindungsgemäße Speicher zeichnet sich also dadurch aus, daß seine kombinierten Anschlüsse eine Datenübertragung in zwei Betriebsarten mit jeweils unterschiedlicher Wortbreite erlauben.The memory according to the invention is therefore characterized by that its combined connections allow data transmission in two operating modes with different word widths allow.

Die Erfindung wird im folgenden anhand eines in Fig. 1 dar­ gestellten Ausführungsbeispiels näher erläutert. Die Fig. 2a und 2b zeigen Signalverläufe, die zur Erläuterung von Fig. 1 dienen.The invention is explained below with reference to an embodiment shown in FIG. 1. FIGS. 2a and 2b show waveforms which serve to explain FIG. 1.

Fig. 1 zeigt nur die für die Erfindung wesentlichen Kompo­ nenten des erfindungsgemäßen Speichers. Insbesondere sind Komponenten, die ebenso wie bei herkömmlichen integrierten Speichern gestaltet sind, wie beispielsweise Speicherzellen sowie Wort- und Bitleitungen, in Fig. 1 nicht dargestellt. Der in Fig. 1 gezeigte erfindungsgemäße Speicher ist ein synchrones DRAM (SDRAM). Fig. 1 shows only the essential components of the invention for the memory of the invention. In particular, components that are designed in the same way as conventional integrated memories, such as memory cells and word and bit lines, are not shown in FIG. 1. The memory according to the invention shown in FIG. 1 is a synchronous DRAM (SDRAM).

Das SDRAM weist vier Datenanschlüsse I/O für eine Datenüber­ tragung bei Schreib- und Lesezugriffen auf den Speicher auf. Mittels eines Multiplexers MUX werden die vier externen Da­ tenleitungen im Zeitmultiplex auf sechzehn interne Datenlei­ tungen eines Datenbusses DATA gemultiplext. Der Multiplexer MUX ist jedoch nur in einer Normalbetriebsart des SDRAMs ak­ tiv, in der ein Betriebsartsignal MODE des Speichers einen niedrigen Pegel aufweist. Die externen Datenleitungen haben einen Eingangszweig mit ersten Treibern D1 und einen Aus­ gangszweig mit zweiten Treibern D2. Der Eingangszweig wird durch Schließen von vierten Schaltern S4 in Abhängigkeit ei­ nes Schreibsignals WE während eines Schreibzugriffs auf den Speicher aktiviert. Der Ausgangszweig wird durch Schließen von fünften Schaltern S5 in Abhängigkeit eines Lesesignals OE während eines Lesezugriffs aktiviert.The SDRAM has four data ports I / O for data on write and read access to the memory. The four external Da time lines on sixteen internal data lines of a data bus DATA multiplexed. The multiplexer However, MUX is only active in a normal operating mode of the SDRAM tiv, in which a mode signal MODE of the memory one  has a low level. Have the external data lines an input branch with first drivers D1 and an off gear branch with second drivers D2. The input branch will by closing fourth switches S4 depending on egg Nes write signal WE during a write access to the Memory activated. The output branch is closed of fifth switches S5 depending on a read signal OE activated during a read access.

Weiterhin weist der Speicher in Fig. 1 zwölf kombinierte An­ schlüsse A auf, die über je einen dritten Treiber D3 und je einen ersten Schalter S1 mit Eingängen je eines Latches L verbunden sind, dessen Ausgang mit einer von zwölf Adreßlei­ tungen eines Adreßbusses ADR des Speichers verbunden sind. Der erste Schalter S1 ist nur bei Anliegen eines Lese- oder Schreibbefehls an einem Befehlsanschluß CMD geschlossen, so daß dann gleichzeitig an den kombinierten Anschlüssen A an­ liegende Adressen in das Latch L übernommen und dort gespei­ chert werden.Furthermore, the memory in FIG. 1 has twelve combined connections A, which are each connected via a third driver D3 and a first switch S1 to inputs of a latch L, the output of which is connected to one of twelve address lines of an address bus ADR of the memory are connected. The first switch S1 is only closed when a read or write command is present at a command connection CMD, so that then at the combined connections A to addresses lying in the latch L are taken over and stored there.

Zwölf der sechzehn internen Datenleitungen des Datenbusses DATA sind außer mit dem Mulitplexer MUX auch über je einen zweiten Schalter S2 mit dem Ausgang je eines der dritten Treiber D3 und über vierte Treiber D4 sowie dritte Schalter S3 mit je einem der zwölf kombinierten Anschlüsse A verbun­ den. Sowohl die zweiten Schalter S2 als auch die dritten Schalter S3 sind in der Normalbetriebsart (Betriebsartsignal MODE ist low) immer geöffnet.Twelve of the sixteen internal data lines on the data bus In addition to the MUX multiplexer, DATA also has one second switch S2 with the output one of the third Driver D3 and fourth driver D4 and third switches S3 connected to one of each of the twelve combined connections A. the. Both the second switches S2 and the third Switches S3 are in the normal operating mode (operating mode signal MODE is low) always open.

In einer Testbetriebsart des Speichers hat das Betriebsartsi­ gnal MODE einen hohen Pegel. Die zweiten Schalter S2 sind in der Testbetriebsart nur geschlossen, wenn das Schreibsignal WE während eines Schreibzugriffs auf den Speicher einen hohen Pegel aufweist. Die dritten Schalter S3 sind in der Testbe­ triebsart nur geschlossen, wenn das Lesesignal OE während ei­ nes Lesezugriffs auf den Speicher einen hohen Pegel aufweist. In a test operating mode of the memory, the operating mode has i gnal MODE a high level. The second switches S2 are in the test mode is only closed when the write signal WE a high during a write access to the memory Level. The third switches S3 are in the test area Mode of operation only closed if the read signal OE during egg Nes read access to the memory has a high level.  

Der Multiplexer MUX ist so gestaltet, daß die vier internen Datenleitungen, die nicht mit einem der zweiten S2 oder der dritten S3 Schalter verbunden sind, in der Testbetriebsart (bei der das Betriebsartsignal MODE den hohen Pegel aufweist) über den Ausgangszweig der externen Datenleitungen fest je einem der vier Datenanschlüsse I/O zugeordnet sind.The multiplexer MUX is designed so that the four internal Data lines that are not connected to one of the second S2 or the third S3 switches are connected in the test mode (where the mode signal MODE is at a high level) via the output branch of the external data lines are assigned to one of the four data connections I / O.

Die Funktionsweise des in Fig. 1 dargestellten Speichers ist nun folgende:
In der Normalbetriebsart sind die zweiten S2 und dritten S3 Schalter ständig geöffnet. Die kombinierten Anschlüsse A die­ nen ausschließlich dem Einlesen von an ihnen anliegenden Adressen. Die sechzehn internen Datenleitungen des internen Datenbusses DATA werden über den in der Normalbetriebsart durch das Betriebsartsignal MODE aktivierten Multiplexer MWC auf die vier externen Datenleitungen gemultiplext. Für die Datenübertragung stehen also lediglich die vier Datenan­ schlüsse I/O zur Verfügung.The operation of the memory shown in Fig. 1 is now as follows:
In the normal operating mode, the second S2 and third S3 switches are always open. The combined connections A are only used for reading in the addresses at them. The sixteen internal data lines of the internal data bus DATA are multiplexed onto the four external data lines via the multiplexer MWC activated in the normal operating mode by the operating mode signal MODE. So only the four data connections I / O are available for data transmission.

In der Testbetriebsart wird der Multiplexer MUX durch das Be­ triebsartsignal MODE deaktiviert, so daß vier der sechzehn internen Datenleitungen den Datenanschlüssen I/O fest zuge­ ordnet sind. Die restlichen zwölf internen Datenleitungen sind dann während der Datenübertragung über die zweiten Schalter S2 oder die dritten Schalter S3 mit den kombinierten Anschlüssen A verbunden. Das bedeutet, daß in der Testbe­ triebsart die kombinierten Anschlüsse A sowohl zum Einlesen von an ihnen anliegenden Adressen in die Latches L als auch (nach erfolgtem Öffnen der ersten Schalter S1 und Schließen der zweiten Schalter S2 bei einem Schreibzugriff bzw. Schlie­ ßen der dritten Schalter S3 bei einem Lesezugriff) zur Daten­ übertragung von oder zu den zwölf internen Datenleitungen des Datenbusses DATA dienen, die über den Multiplexer MUX keinem der vier Datenanschlüsse I/O zugeordnet sind. In der Testbe­ triebsart können also gleichzeitig Daten über die Datenan­ schlüsse I/O und die kombinierten Anschlüsse A in den Spei­ cher eingeschrieben oder aus diesem ausgelesen werden. Die Wortbreite des Speichers beträgt in der Normalbetriebsart folglich vier Bit und in der Testbetriebsart sechzehn Bit.In the test mode, the multiplexer MUX is operated by the Be mode signal deactivated MODE, so that four of the sixteen internal data lines to the I / O data connections are arranged. The remaining twelve internal data lines are then during the data transmission over the second Switch S2 or the third switch S3 with the combined Connections A connected. This means that in the test area mode of operation, the combined connections A both for reading of addresses attached to them in the Latches L as well (after the first switches S1 have been opened and closed the second switch S2 for a write access or closing ß the third switch S3 for a read access) to the data transmission from or to the twelve internal data lines of the Data buses serve DATA that none via the multiplexer MUX of which four data connections are assigned to I / O. In the testbe This means that the drive can simultaneously drive data via the data I / O and the combined connections A in the memory  be written in or read from it. The The word length of the memory is in the normal operating mode hence four bits and sixteen bits in the test mode.

Die ersten S1, zweiten S2, dritten S3, vierten S4 und fünften S5 Schalter können beispielsweise durch Transistoren oder Transfergates realisiert sein.The first S1, second S2, third S3, fourth S4 and fifth S5 switches can, for example, by transistors or Transfer gates can be realized.

Fig. 2a zeigt einige Signalverläufe für das SDRAM aus Fig. 1. Das SDRAM ist mit einem Arbeitstakt CLK getaktet. Fig. 2a zeigt einen Lesezugriff auf das SDRAM in der Testbetriebsart. In einer ersten Periode des Arbeitstaktes CLK liegt ein Lese­ befehl am Befehlsanschluß CMD an. Dieser bewirkt, daß noch in derselben Taktperiode eine an den kombinierten Anschlüssen A anliegende Adresse über die ersten Schalter S1 in die Latches L eingelesen werden. Anschließend öffnen die ersten Schalter S1 und die dritten Schalter S3 werden geschlossen. In der dritten Periode des Arbeitstaktes CLK erfolgt ein Auslesen von jeweils sechzehn Bit gespeicherten Daten über die vier Datenanschlüsse I/O und die zwölf kombinierten Anschlüsse A mit jeder Periode des Taktes CLK. FIG. 2a shows some waveforms for the SDRAM from FIG. 1. The SDRAM is clocked with an operating clock CLK. Fig. 2a shows a read access to the SDRAM in the test mode. In a first period of the work cycle CLK, a read command is present at the command connection CMD. This has the effect that an address present at the combined connections A is read into the latches L via the first switches S1 in the same clock period. Then the first switches S1 open and the third switches S3 are closed. In the third period of the operating cycle CLK, sixteen bits of stored data are read out via the four data connections I / O and the twelve combined connections A with each period of the clock CLK.

In der Normalbetriebsart dienen die kombinierten Anschlüsse A lediglich dem Einlesen von Adressen, so daß alle sechzehn Leitungen des Datenbusses DATA über den Multiplexer MUX ge­ multiplext werden. Das Auslesen von sechzehn Bits erfolgt dann in vier aufeinander folgenden Perioden des Takts CLK je­ weils in Vierergruppen. In der Testbetriebsart ist die Wort­ breite der übertragenen Daten daher viermal so groß wie in der Normalbetriebsart.In the normal operating mode, the combined connections A are used just reading addresses so that every sixteen Lines of the data bus DATA via the multiplexer MUX ge be multiplexed. Sixteen bits are read out then in four consecutive periods of clock CLK each because in groups of four. In the test mode is the word width of the transmitted data is therefore four times as large as in the normal operating mode.

Fig. 2b zeigt Signalverläufe für einen Schreibzugriff auf das SDRAM aus Fig. 1 in der Testbetriebsart. Während einer ersten Periode des Taktes CLK liegt ein Schreibbefehl am Be­ fehlsanschluß CMD an, der das Einlesen einer Schreibadresse über die kombinierten Anschlüsse A bewirkt. Anschließend wer­ den analog zum zuvor beschriebenen Lesezugriff wiederum die ersten Schalter S1 geöffnet und die zweiten Schalter S2 ge­ schlossen, so daß daraufhin in jeder Periode des Taktes CLK sechzehn Bit (nämlich vier über die Datenanschlüsse I/O und zwölf über die kombinierten Anschlüsse A) zum internen Daten­ bus DATA übertragen und von dort in die Speicherzellen des Speichers eingeschrieben werden. FIG. 2b shows waveforms for a write access to the SDRAM from FIG. 1 in the test mode. During a first period of the clock CLK, a write command is present at the command connection CMD, which causes a write address to be read in via the combined connections A. Then, who opened the first switches S1 and closed the second switches S2 analogously to the read access described above, so that thereupon sixteen bits (namely four via the data connections I / O and twelve via the combined connections A) in each period of the clock CLK. transmitted to the internal data bus DATA and written from there into the memory cells of the memory.

Den Fig. 2a und 2b ist zu entnehmen, daß die Datenübertra­ gung frühestens in der auf den Schreib- bzw. Lesebefehl fol­ genden Periode des Taktes CLK begonnen wird, damit die zuvor einzulesenden Adressen durch die Daten nicht gestört werden. Dieser zeitliche Abstand zwischen Einlesen der Adressen und Beginn der Datenübertragung wird als Latenzzeit bezeichnet. FIGS. 2a and 2b it can be seen that the earliest in the Datenübertra supply to the write or read command fol lowing period of the clock CLK is started, so that the previously read in addresses are not disturbed by the data. This time interval between reading in the addresses and the start of data transmission is referred to as latency.

Bei anderen Ausführungsbeispielen der Erfindung können die kombinierten Anschlüsse A auch in einer Normalbetriebsart des Speichers zum Ein- bzw. Auslesen von Daten dienen. Weiterhin ist es möglich, daß dem internen Adreßbus ADR über die kombi­ nierten Anschlüsse A nur ein Teil der Adreßbits zugeführt werden, und daß die restlichen Adreßbits über separate Adreß­ anschlüsse zugeführt werden. Es ist auch ein Ausführungsbei­ spiel möglich, bei dem sämtliche Datenanschlüsse I/O als kom­ binierte Anschlüsse A ausgeführt sind, das heißt, jeder Da­ tenanschluß dient auch als Adreßanschluß des Speichers.In other embodiments of the invention, the combined ports A also in a normal mode of operation Memory for reading in and reading out data. Farther it is possible that the internal address bus ADR via the combi only a part of the address bits are fed to the designated ports and that the remaining address bits have separate addresses connections are fed. It is also an execution example game possible, in which all data connections I / O as com Binary connections A are executed, that is, each Da tenanschluß also serves as the address of the memory.

Bei bekannten Testbetriebsarten von Speichern erfolgt zur Verkürzung der Testzeit ein On-Chip-Vergleich von gleichzei­ tig aus den Speicherzellen ausgelesenen Daten, woraufhin nur ein Ergebnissignal an die begrenzte Anzahl von Datenanschlüs­ sen gegeben wird. Dabei geht jedoch Information verloren, da beispielsweise nicht mehr feststellbar ist, welche der ausge­ lesenen Speicherzellen fehlerhaft ist. Die Erfindung ermög­ licht im Gegensatz hierzu eine Testzeitverkürzung ohne den Verlust von Informationen, indem in der Testbetriebsart die Anzahl der für die Datenübertragung zur Verfügung stehenden Anschlüsse erhöht ist. With known test operating modes of memories is carried out Shortening the test time an on-chip comparison of the same time data read from the memory cells, whereupon only a result signal to the limited number of data connections is given. However, information is lost because for example, it is no longer possible to determine which of the out read memory cells is faulty. The invention enables In contrast, a test time reduction without the Loss of information by using the in test mode Number of available for data transmission Connections is increased.  

Die Erfindung läßt sich selbstverständlich auch mit dem so­ eben erläuterten bekannten Verfahren kombinieren, bei dem On-Chip ein Vergleich von gleichzeitig ausgelesenen Datenbits vorgenommen wird, wodurch bei der anschließenden Ausgabe ei­ nes Ergebnissignals zwar wieder ein Teil der Information ver­ loren geht, die Testzeit jedoch noch weiter reduziert werden kann.The invention can of course also be so Combine the known methods just explained, in the on-chip a comparison of data bits read out simultaneously is made, whereby ei part of the information loren goes, but the test time can be reduced even further can.

Claims (8)

1. Integrierter Speicher

• - mit Datenanschlüssen (I/O, A) zum Auslesen von Daten aus und/oder zum Einschreiben von Daten in Speicherzellen des Speichers,
• - und mit Adreßanschlüssen zum Anlegen von Adressen zur Adressierung der Speicherzellen,
• - bei dem wenigstens ein Teil der Datenanschlüsse (I/O, A) kombinierte Anschlüsse (A) sind, die mit wenigstens einem Teil der Adreßanschlüsse identisch sind.

1. Integrated memory

• with data connections (I / O, A) for reading data from and / or for writing data into memory cells of the memory,
• - and with address connections for creating addresses for addressing the memory cells,
• - In which at least some of the data connections (I / O, A) are combined connections (A) which are identical to at least some of the address connections.

2. Integrierter Speicher nach Anspruch 1, bei dem die kombinierten Anschlüsse (A) bei Speicherzugriffen zunächst zum Anlegen von Adreßbits und anschließend für eine Datenübertragung dienen.2. Integrated memory according to claim 1, where the combined connections (A) for memory access first for creating address bits and then for one Serve data transmission. 3. Integrierter Speicher nach Anspruch 2, der bei jedem Speicherzugriff zunächst eine an den Adreßan­ schlüssen anliegende Adresse einliest und erst nach einer La­ tenzzeit eine Datenübertragung über die Datenanschlüsse (I/O, A) beginnt.3. Integrated memory according to claim 2, which first sends one address to the address for each memory access reads in the pending address and only after a La time a data transmission via the data connections (I / O, A) begins. 4. Integrierter Speicher nach Anspruch 3,

• - bei dem das Einlesen von Adressen und die Datenübertragung über einen Takt (CLK) gesteuert ist
• - und bei dem das Einlesen einer Adresse in einer ersten Taktperiode erfolgt und die entsprechende Datenübertragung in einer nachfolgenden Taktperiode beginnt.

4. Integrated memory according to claim 3,

• - In which the reading of addresses and the data transmission is controlled via a clock (CLK)
• - And in which an address is read in in a first clock period and the corresponding data transmission begins in a subsequent clock period.

5. Integrierter Speicher nach Anspruch 4, der ein synchrones DRAM ist.5. Integrated memory according to claim 4, which is a synchronous DRAM. 6. Integrierter Speicher nach einem der vorstehenden Ansprü­ che,

• - mit einer ersten Betriebsart, in der die kombinierten An­ schlüsse (A) nur als Adreßanschlüsse dienen,
• - und mit einer zweiten Betriebsart, in der die kombinierten Anschlüsse (A) sowohl als Adreß- als auch als Datenanschlüsse dienen.

6. Integrated memory according to one of the preceding claims,

• - With a first operating mode in which the combined connections (A) only serve as address connections,
• - And with a second operating mode, in which the combined connections (A) serve both as address and as data connections.

7. Integrierter Speicher nach Anspruch 6, bei dem die erste Betriebsart eine Normalbetriebsart und die zweite Betriebsart eine Testbetriebsart ist.7. Integrated memory according to claim 6, where the first mode is a normal mode and the second mode is a test mode. 8. Integrierter Speicher mit zwei Betriebsarten, mit Datenanschlüssen (I/O, A) für eine Übertragung von Daten mit einer Wortbreite, die in beiden Betriebsarten unter­ schiedlich ist.8. Integrated memory with two operating modes, with data connections (I / O, A) for data transmission with a word length that in both modes under is different.