DE19720374C2 - Schutzstruktur gegen elektrostatische Entladungen mit SCR - Google Patents
Schutzstruktur gegen elektrostatische Entladungen mit SCRInfo
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Description
Die Erfindung betrifft eine Vorrichtung zum Schutz von integrierten Schaltkreisen
gegen elektrostatische Entladungen (electrostatic discharge ESD) nach dem Oberbegriff
des Anspruches 1.
ESD treten typischerweise während der Handhabung, wie z. B. während des Verpackens,
der Verschiffung, der Installation etc. auf. Integrierte Schaltkreise benötigen daher einen
Schutz auf dem Chip gegen elektrostatische Entladungen, welche sonst zerstörend
wirken könnten. ESD-Schutz beinhaltet gewöhnlich einen effizienten Entladungspfad,
der elektrostatische Entladungen um einen zu schützenden Schaltkreis herumleitet, ohne
den Schaltkreis zu beschädigen. Ein Entladungspfad ist typischerweise mit der Erdung
und einer leitenden Anschlußfahne wie z. B. eine Eingangs- bzw. Input-Anschlußfahne, Ausgangs- bzw. Output-
Anschlußfahne, Input-Output-Anschlußfahne, und/oder Stromanschluss- bzw. Power-Anschlußfahne des
integrierten Schaltkreises verbunden.
Der Schutz von Input-Anschlußfahnen gestaltet sich in stark submikroskopischer
integrierter CMOS Schaltkreistechnologie sehr schwierig. Diese Technologie nutzt sehr
dünne Oxide mit Dicken unterhalb von 10 nm, die selbst unterhalb von 10 Volt
zusammenbrechen können, wenn Spannungen an ihnen auftreten. Um als nützliche
Schutzvorrichtung gegen das Auftreten von ESD zu wirken, muß die Schutzvorrichtung
bei einer Spannung zusammenbrechen, welche niedriger als die
Oxidzusammenbruchsspannung ist.
Eine derartige Schutzvorrichtung zeigt die GB 22 68 007 A. Dort ist ein Thyristor bzw. Silicon
Controled Rectifier (SCR) offenbart, der durch einen NMOS Trigger FET aktiviert wird,
der durch das Auftreten einer elektrostatischen Entladungsspannung über dem zu
schützenden integrierten CMOS Schaltkreis getriggert wird. Diese Triggerung des
NMOS Trigger FET erfolgt durch einen Inverter oder ein RC-Anordnung, um die
Aktivierung des SCR von anderen Zusammenbruchsprozessen im CMOS Schaltkreis zu
entkoppeln.
Ein weiterer bekannter Schutzschaltkreis benutzt ebenfalls einen silikongesteuerten
Gleichrichter (SCR), der mit einer Anschlußfahne eines integrierten Schaltkreises und
der Erdung verbunden wird. Fig. 1 zeigt einen Schaltkreis und Fig. 2 zeigt einen
Querschnitt eines solchen SCR. Unter Bezug auf die Fig. 1 wird der SCR aus einem
PNP Bipolartransistor 1, einem NPN Bipolartransistor 3 und zwei Widerständen 5 und 6
gebildet. Die Basis des Transistors 1 ist mit einem Ende von Widerstand 5 und dem
Kollektor von Transistor 3 verbunden. Der Emitter von Transistor 1 ist mit dem anderen
Ende des Widerstandes 5 und der Anschlußfahne des zu verbindenden integrierten
Schaltkreises verbunden. Der Kollektor von Transistor 1 ist mit der Basis von Transistor
3 und einem Ende von Widerstand 7 verbunden. Der Emitter von Transistor 3 ist mit
dem anderen Ende von Widerstand 7 und der Erdung verbunden.
Ein Querschnitt eines der obigen Beschreibung entsprechenden integrierten
Schaltkreises wird in Fig. 2 gezeigt. Transistor 1 wird von den benachbarten n+ und p+
Regionen 9 und 11 gebildet, welche in die n-Zone diffundiert wurden, welche ihrerseits
in das p-Substrat 15 diffundiert ist. Transistor 3 wird durch die n+ und p+ Regionen 17
und 19 gebildet, die in das p-Substrat 15 diffundiert sind. Die Regionen 9 und 11 sind in
die n-Zone 13 mit einem gewissen Abstand vom Rand der n-Zone diffundiert, der zu
den n+ und p+ Regionen 17 und 19 zeigt, so daß der Widerstand 5 durch das zusätzliche
Halbleitermaterial zwischen dem Rand der p+ Region 11 und dem Rand der n-Zone, der
der n+ Region 17 benachbart liegt, gebildet wird. Die Anschlußfahne ist mit den n+ und
p+ Regionen 9 und 11 verbunden, und die Erdung ist mit den n+ und p+ Regionen 17
und 19 verbunden.
Im Betrieb findet der Zusammenbruchprozeß an der Ecke der n-Zone und des p-
Substrates statt. Unglücklicherweise ist die Spannung, bei der dieser Zusammenbruch
stattfindet, beispielsweise 40 bis 60 Volt. Dieser Schaltkreis würde also zum Schutz
eines submikroskopischen integrierten Schaltkreises nicht funktionieren, da bei einer
signifikant geringeren Spannung als der Zusammenbruchsspannung des SCR das dünne
Oxid des submikroskopischen Schaltkreises bereits zusammengebrochen wäre und die
elektrostatische Entladung den submikroskopischen Schaltkreis bereits zerstört hätte.
Fig. 3 zeigt den Querschnitt einer Verbesserung des Schaltkreises von Fig. 1. In
diesem Falle befindet sich eine n+ diffundierte Region 21 am Rand der n-Zone 13, so
daß sie die n-Zone 13 und das p-Substrat 15 überlappt. Die diffundierte Region 21 ist in
einer
bestimmten Entfernung von der n+ Region 17 plaziert. Ein isoliertes Gatter 23 bzw. Gate befindet
sich über Teilen der n+ Regionen 17 und 21 und der Kanalregion zwischen ihnen,
wodurch ein MOSFET gebildet wird. Das Gatter 23 ist geerdet.
In diesem Fall löst das Gatter ein Leiten des MOSFET und ein Arbeiten des SCR
bei einer Spannung aus (z. B. Zusammenbruch), die viel niedriger ist als die
Zusammenbruchspannung der Version von Fig. 2, z. B. 8 bis 12 Volt. Dies macht eine
Anwendung in einem submikroskopischen Prozeß möglich (siehe US 4,939,616,
von R. Rountree).
Fig. 4 zeigt einen Querschnitt eines Schaltkreises, der die Zusammenbruchspannung des
SCR noch weiter senken kann, z. B. auf 2 bis 8 Volt. Fig. 4 ist gleich zu Fig. 3,
ausgenommen, daß das Gatter 23, anstatt direkt mit der Erdung verbunden zu sein,
über eine Gatterkopplungsschaltung 25 mit der Erdung verbunden ist. Die
Gatterkopplungsschaltung kann ein Widerstand sein, ein Wechselrichter oder ein noch
komplexerer Triggerschaltkreis.
Ein Problem bei diesem Niedrigspannungs-SCR ist, daß er - einmal eingeschaltet - in
diesem eingeschalteten Zustand verbleiben kann, selbst wenn das Triggersignal erlischt,
und er kann sich während des normalen Schaltkreisbetriebes einschalten. Es ist in der Tat
ein Problem aller SCR basierten Schaltkreise, daß sie jeder Zeit vor elektrostatischen
Entladungen, die eine gewisse Spannung übersteigen, schützen. Allerdings erhebt sich
das Problem von elektrostatischen Entladungen typischerweise nur während des ESD
Tests, dem Verpacken, dem Transport und der Installation von integrierten
Schaltkreisen. Einmal installiert, treten Probleme mit elektrostatischen Entladungen beim
Fehlen weiterer Handhabung selten auf. So wird ein ESD Schutzschaltkreis für einen
submikroskopischen Schaltkreis mit sehr dünnen Oxiden bei Anwendung von
Betriebsspannungen von beispielsweise 3 oder 5 Volt auf den Schaltkreis, der geschützt
werden soll, zusammenbrechen und den Betrieb des zu schützenden Schaltkreises
unterbrechen, wie beispielsweise ein ESD Schutzschaltkreis zum Schutz gegen ESD von
2 bis 8 Volt schützt.
Aufgabe der vorliegenden Erfindung ist es, ein Vorrichtung zum Schutz eines Schaltkreises gegen elektrostatische
Entladungen bereitzustellen, die einen submikroskopisch integrierten Schaltkreis gegen
elektrostatische Entladungen schützt und dennoch einen Betrieb des integrierten
Schaltkreises ohne Zusammenbruch während der normalen Betriebsspannungen des
integrierten Schaltkreises gestattet.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruches 1 gelöst.
Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.
Im folgenden wird die Erfindung unter Bezugnahme auf die Zeichnungen an Hand von
Ausführungsbeispielen erläutert.
Fig. 1 ist ein Schema eines ESD Schutzschaltkreises entsprechend dem Stand der
Technik,
Fig. 2 ist ein Querschnitt eines integrierten Schaltkreises zur Implementierung des
Schaltkreises von Fig. 1,
Fig. 3 ist ein Querschnitt eines integrierten Schaltkreises, der eine Verbesserung von dem
Schaltkreis der Fig. 1 und 2 darstellt,
Fig. 4 ist ein Querschnitt eines integrierten Schaltkreises, der eine Verbesserung von
Schaltkreis von Fig. 3 darstellt,
Fig. 5 ist ein Schema eines Schaltkreises nach einer Ausführungsform der vorliegenden
Erfindung, und
Fig. 6 ist ein Querschnitt durch eine Ausführungsform eines integrierten Schaltkreises
zur Implementierung des Schaltkreises von Fig. 5.
In Fig. 5 ist eine Ausführungform der Erfindung schematisch illustriert. Das Schema des
SCR entspricht dem der bereits beschriebenen Fig. 1, außer daß anstatt des
Widerstandes 5 eine Vorrichtung 27 benutzt wird, mit der variable
Zusammenbruchsschwellspannungen für den SCR eingestellt werden können. Die
Vorrichtung 27 besitzt deshalb Mittel zur Modulation der Zusammenbruchsspannung des
SCR. Die Modulationskontrollspannung liegt am Knoten Vc an.
Die Vorrichtung 27 kann eine variable Widerstandsvorrichtung oder Struktur sein, wie
z. B. ein Sperrschicht-FET oder Verbindungsfeldeffekttransistor (junction field effect transistor JFET).
Zwar kann die Kontrollspannung, die am Knoten Vc anzulegen ist, von jeder geeigneten
Quelle abgeleitet werden, es ist jedoch zu bevorzugen, daß sie direkt von der
Betriebsspannung Vdd abgeleitet wird, die den zu schützenden Schaltkreis versorgt. Eine
Möglichkeit, diese Spannung abzuleiten, ist das Anlegen der Spannung an die Gatter der
komplementären FETs des CMOS Wechselrichters 29. Ein anderer gleicher CMOS
Wechselrichter 31 ist in Serie mit dem Wechselrichter 29 verbunden. Die Sourceanschlüsse der
FETs mit gleicher Polarität der Wechselrichter sind miteinander, mit der Anschlußfahne
und mit der Erdung wie gezeigt verbunden. Die n-Zonen beider PMOS Transistoren sind
mit der Anschlußfahne und nicht mit Vdd verbunden, um sicherzustellen, daß ihre
drain/well Dioden immer in Umkehrrichtung voreingestellt sind.
In Fig. 6 sind die diffundierten Regionen 17 und 19 vergleichbar mit der Struktur von Fig. 4.
Allerdings sind aneinander grenzende p+ und n+ diffundierte Regionen angrenzend an die
Ränder des n-Quellbereichs 13 so positioniert, daß die n+ diffundierte Region die n-Zone
13 und das p-Substrat 15 wie in Fig. 4 überlappt. Allerdings ist die p+ Region innerhalb
der n-Zone enthalten. Ein Gatter 23 liegt über einem Teil der n+ Region 35, einem Teil
der n+ Region 17 und der Brückenzone zwischen ihnen in gleicher Weise wie in Fig. 4.
Allerdings befindet sich in der n-Zone 13 eine andere n+ diffundierte Region 37. Sowohl
die p+ Region 33 als auch die n+ Region 37 sind mit einer Anschlußfahne eines zu
schützenden Schaltkreises verbunden. Eine weitere p+ diffundierte Region 39 ist ebenfalls
in der n-Zone 13 enthalten.
Der bereits vorher beschriebene n-Quellwiderstand ist im vorliegenden Fall mit der
Anschlußfahne durch die n+ diffundierte Region 37 und durch die n+ Region 35, welche
eine Source eines NMOS Transistors ist, verbunden. Auf diese Weise kann der
Widerstand alternativ zum vorher erwähnten JFET betrachtet werden. Das Gatter dieses
JFET wird durch die p+ diffundierte Region 39 gebildet, an der die Kontrollspannung am
Knoten Vc anzulegen ist (z. B. vom Ausgang des Wechselrichters 31, in der Fig. 6 nicht
gezeigt).
Es sei darauf hingewiesen, daß die Wechselrichter 29 und 31 von minimaler Geometrie
sein können, da sie nicht im elektrostatischen Entladungspfad liegen.
Im Betrieb wird die negative elektrostatische Spannung der Anschlußfahne durch die n-
Zonen/p-Substratdiode entladen. Der Mechanismus ist der gleiche wie in den meisten
ESD Schutzstrukturen, die derzeitig industriell genutzt werden.
Im Hinblick auf positive Anschlußfahnen-Spannungen, wenn der zu schützende
Schaltkreis nicht in Betrieb ist, z. B. während der Handhabung, ist das Gatter des ersten
Wechselrichters 29 auf Erdungs-Potential (Null). Als Ergebnis der doppelten Umkehrung
in den Wechselrichtern 29 und 31 ist die Spannung am Knoten Vc ebenfalls Null. Da sich
die n-Zone 13 unter der p+ Insel 39 auf Anschlußfahnen-Potential befindet, besteht eine
signifikante umgekehrte Vorspannung über die pn 39-13 Verbindung. Da die
Anschlußfahnen-Spannung in positiver Richtung zunimmt, nimmt diese entgegengesetzte
Vorspannung zu, was die entsprechende Sperrschichtbreite vergrößert. Da die
Sperrschichtbreite zunimmt, wird die effektive Widerstandstiefe geringer (in senkrechter
Richtung zur Oberfläche des integrierten Schaltkreises). In gleicher Weise nimmt die
Sperrschicht der pn 13-15 Verbindung ebenfalls zu, was die effektive Widerstandsbreite
weiter verringert.
Als Ergebnis beider Mechanismen nimmt der Widerstand des Pfades der n-Zone, die die
Widerstandsstruktur von Vorrichtung 27 bildet, zu, beispielsweise auf hunderte von
Kiloohm. Im Vergleich zu dem Fall, daß eine Modulation des Widerstandes von
Vorrichtung 27 nicht stattfindet, senkt dies die Spannung, die zum Einschalten des SCR
erforderlich ist. Ist der SCR einmal eingeschaltet, arbeitet er in der gewöhnlichen Art und
Weise, indem er einen Pfad geringen Widerstandes zwischen der Anschlußfahne und der
Erdung (oder einer anderen Stromsenke, falls diese anstatt der Erdung benutz wird) anbietet.
Wenn die zu schützende Vorrichtung an Spannung angeschlossen wird, liegen Vdd und
die Anschlußfahne an der Betriebsspannung der Vorrichtung an. Die Spannung am
Knoten Vc ist im wesentlichen die gleiche wie die Betriebsspannung Vdd. Als Ergebnis
ist die Spannung über die pn Verbindung 39-13 nahe Null. Der Widerstand der
Vorrichtung 27 hat seinen normalen relativ niedrigen Wert (Größenordnung von
Kiloohm), und die Schaltspannung des SCR ist signifikant höher als im zuvor
beschriebenen Fall.
So bietet die vorliegende Erfindung effektiven Schutz vor elektrostatischen Entladungen,
wenn die zu schützende Vorrichtung nicht eingeschaltet ist. Ist die zu schützende
Vorrichtung eingeschaltet, so kann im normalen Schaltkreisbetrieb geschaltet werden,
allerdings bei einer signifikant höheren Spannung.
Der Wert der SCR-Schwellspannungsverminderung ist abhängig vom Prozeß. Die
determinierenden Parameter sind der n-Zonenbereichswiderstand, die n-
Zonenverbindungstiefe, die p+ Diffusions- und Verbindungstiefe und der spezifische
Widerstand des p-Substrats. Für einen Standard 0,5 Mikron CMOS Prozeß, der nicht
weiter auf ESD-Widerstandsfähigkeit optimiert war als durch den Gebrauch der
vorliegenden Erfindung, wurde eine Steigerung des Widerstandes von Vorrichtung 27
um den Faktor 11 bestimmt. Diese wesentliche Verbesserung könnte noch gesteigert
werden, wenn ein bestimmter benutzter Prozeß optimiert würde.
Claims (5)
1. Vorrichtung zum Schutz eines Schaltkreises vor elektrostatischen Entladungen
(ESD), wobei an den Schaltkreis eine Betriebsspannung anlegbar ist und die
Vorrichtung einen steuerbaren Halbleiter-Gleichrichter (SCR) umfaßt, der zwischen
Erdung und einer Anschlußfahne des zu schützenden Schaltkreises geschaltet wird
und eine Widerstandsvorrichtung aufweist, dadurch gekennzeichnet, daß die
Widerstandsvorrichtung variabel ist und mit der Anschlußfahne zur Kontrolle der
Durchbruchsspannung des SCR verbunden ist und der SCR weiterhin eine
Vorrichtung aufweist, welche die Widerstandsvorrichtung bei nicht anliegender
Betriebsspannung auf einen hohen Widerstandswert regelt, so daß der SCR schon bei
einer niedrigen elektrostatischen Entladungsspannung positiver Polarität durchbricht,
welche niedriger als eine den Schaltkreis beschädigende Spannung ist, und bei
Anliegen der Betriebsspannung die Widerstandsvorrichtung auf einen niedrigen
Widerstandswert regelt, so daß der SCR erst bei einer elektrostatischen
Entladungsspannung durchbricht, welche höher liegt als die niedrige
elektrostatische Entladungsspannung.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der SCR einen PNP
Bipolar-Transistor, einen NPN Bipolar-Transistor, die Widerstandsvorrichtung und
einen zweiten Widerstand umfaßt, wobei eine Basis des PNP Transistors mit einem
Kollektor des NPN Transistors und mit einem Ende der Widerstandsvorrichtung
verbunden ist, ein Emitter des PNP Transistors mit dem anderen Ende der
Widerstandsvorrichtung und der Anschlußfahne verbunden ist, ein Kollektor des
PNP Transistors mit einer Basis des NPN Transistors und einem Ende des zweiten
Widerstands verbunden ist, und ein Emitter des NPN Transistors mit dem anderen
Ende des zweiten Widerstands und der Erdung verbunden ist.
3. Vorrichtung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß die
Widerstandsvorrichtung einen JFET-Transistor umfaßt und die Kontrollvorrichtung
ein Gatter des JFET und eine Vorrichtung zum Anlegen einer von der
Betriebsspannung abgeleiteten Kontrollspannung an das Gatter umfaßt.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Vorrichtung zum
Anlegen der Kontrollspannung eine Vorrichtung zum Ableiten der Kontrollspannung
von der Betriebsspannung umfaßt, welche ein Paar von in Reihe geschalteten CMOS
Invertern mit jeweils entgegengesetzten Sourcen entgegengesetzter Kanaltyp-FETs
aufweist, aus denen die Inverter gebildet werden, die mit der Anschlußfahne und der
Erdung verbunden sind, ein Ausgang eines zweiten der Inverter mit dem Gatter des
JFET verbunden ist und ein Eingang eines ersten der Inverter mit einer
Spannungsquelle zur Leitung der Betriebsspannung verbunden ist.
5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie als integrierter
Schaltkreis ausgebildet ist, umfassend eine n-Zone in einem p-Substrat, zwei Paare
von aneinander grenzenden p+n+ diffundierten Regionen, wobei ein Paar dieser
aneinander grenzenden Regionen von einer Oberfläche des integrierten Schaltkreises
in eine Randzone der n-Zone diffundiert ist, wobei seine n+ Region eine Grenze
zwischen der n-Zone und dem p-Substrat schneidet und seine p+ Region in der n-
Zone enthalten ist, das andere Paar der aneinandergrenzenden Regionen in das p-
Substrat diffundiert ist, wodurch seine n+ Region benachbart, aber in einem
bestimmten Abstand von der n+ Region des besagten Paares von angrenzenden
Regionen liegt, wobei ein Gatter, das von der Oberfläche isoliert ist, über und
zwischen besagten n+ Regionen überlagert ist, eine weitere n+ Region in die
n+ Senke diffundiert ist, eine weitere p+ Region in die n-Senke diffundiert ist, eine
Vorrichtung zum Verbinden einer Anschlußfahne eines zu schützenden Schaltkreises
mit der weiteren n+ Region und der p+ Region des besagten Paares, eine Vorrichtung
zur Verbindung des Gatters mit der Erdung über einen Gatterkopplungsschaltkreis
und eine Vorrichtung zum Anlegen einer Zusammenbruchskontrollspannung mit der
weiteren p+ Region ausgebildet ist.
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