DE19654935C2 - Semiconductor device generating internal operating factor corresp. to external factor - Google Patents
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Abstract
Description
Die vorliegende Erfindung betrifft eine Halbleitereinrich tung. Insbeson dere betrifft die vorliegende Erfindung eine Halbleiterein richtung zum Erzeugen eines internen Betriebsfaktors, der einem externen Betriebsfaktor wie beispielsweise einer Stromver sorgungsspannung oder einem Taktsignal entspricht, die eine Phase-Locked-Loop-(PLL-)Schaltung oder eine Delay-Locked-Loop-(DLL-)Schaltung oder einen Ringoszil lator zum Erzeugen eines internen Taktsignals enthält, und/oder eine Halbleitereinrichtung, die einen Rückkonverter zum Erzeugen eines internen Stromversorgungspotentials durch Rückverwandeln des Pegels eines von außen angelegten Strom versorgungspotentials enthält.The present invention relates to a semiconductor device tung. Insbeson The present invention relates to a semiconductor direction for generating an internal operating factor that a external service factor such as a power supply supply voltage or a clock signal that corresponds to a phase-locked loop (PLL) circuit or a delay locked loop (DLL) circuit or a ringoszil contains generator for generating an internal clock signal, and / or a semiconductor device that has a back converter to generate an internal power supply potential Reverse the level of an externally applied current contains supply potential.
Eine PLL-Schaltung ist bekannt gewesen als eine Schaltung zum Erzeugen eines internen Signals, das in Phasen-/Fre quenzsynchronisation mit einem von außen angelegten Signal ist. Die PLL-Schaltung wird verwendet zum Wiedergeben des Farbnebenträgers zur synchronen Ermittlung eines Farbburst signals in einer integrierten Schaltung zum Wiedergeben eines ATC-Typ-Farbnebenträgers (eines Farbnebenträgers des Typs mit automatischer Steuerung) zum Verbessern der Stabi lität der Farbwiedergabe beim Farbfernsehen. Sie wird auch auf dem Gebiet der Drahtkommunikation verwendet zum Syn chronisieren eines Taktausgangs aus einem in einer Station angeordneten hochstabilen Oszillator mit einem aus einer Hochpegelstation empfangenen Referenztakt, um an verschie dene Kommunikationseinrichtungen in der Station einen sta bilen Takt zu verteilen.A PLL circuit has been known as a circuit to generate an internal signal that is in phase / fre Frequency synchronization with an externally applied signal is. The PLL circuit is used to reproduce the Color subcarrier for the synchronous determination of a color burst signals in an integrated circuit for playback an ATC-type color subcarrier (a color subcarrier of the Type with automatic control) to improve the stabilization Color reproduction in color television. It will too in the field of wire communication used for syn Chronize a clock output from one in a station arranged highly stable oscillator with a one High-level station received reference clock in order to various communication devices in the station to distribute a quick beat.
Fig. 1 zeigt einen schematischen Aufbau einer herkömmlichen PLL-Schaltung. Unter Bezugnahme auf Fig. 1 enthält die PLL- Schaltung eine einen internen Takt intCLK und einen externen Takt extCLK empfangende Phasenvergleichsschaltung 2 zum Aus geben von Steuersignalen UP und /DOWN, die einer Frequenz- und Phasenabweichung zwischen dem internen Takt intCLK und dem externen Takt extCLK entsprechen; eine Ladungspumpschal tung 3 zum Einstellen des Potentialpegels ihres Ausgangs knotens 3a gemäß den Steuersignalen UP und /DOWN aus der Phasenvergleichsschaltung 2; ein Schleifenfilter 4 zum Fil tern des Ausgangssignals(-potentials) aus dem Ausgangs knoten 3a der Ladungspumpschaltung 3; eine das Ausgangspo tential VP aus dem Schleifenfilter 4 empfangende Stromein stellpotentialausgangsschaltung 5 zum Ausgeben eines dem Ausgangspotential VP entsprechenden Ausgangspotentials VN und einen Ringoszillator, dessen Schwingungsfrequenz gemäß dem Ausgangspotential VP aus dem Schleifenfilter 4 und dem Potential VN aus der Stromeinstellpotentialausgangsschaltung 5 gesteuert wird. Der interne Takt intCLK wird aus dem Ring oszillator 6 ausgegeben. Fig. 1 shows a schematic structure of a conventional PLL circuit. Referring to FIG. 1, the PLL circuit includes a phase comparison circuit 2 receiving an internal clock intCLK and an external clock extCLK for outputting control signals UP and / DOWN which indicate a frequency and phase deviation between the internal clock intCLK and the external clock extCLK correspond; a charge pump circuit 3 for adjusting the potential level of its output node 3 a according to the control signals UP and / DOWN from the phase comparison circuit 2 ; a loop filter 4 for filtering the output signal (potential) from the output node 3 a of the charge pump circuit 3 ; a the Ausgangspo tential VP from the loop filter 4 receiving PowerOn alternate potential output circuit of the output potential VP corresponding output potential VN and a ring oscillator whose oscillation frequency is controlled according to the output potential VP from the loop filter 4 and the potential VN from the Stromeinstellpotentialausgangsschaltung 5 5 for outputting. The internal clock intCLK is output from the ring oscillator 6 .
Der Phasenvergleicher 2 weist den Aufbau eines Phasenfre quenzvergleichers (PFC) auf, und er setzt das Steuersignal UP auf einen L-(Tief-)Pegel, wenn die Frequenz des internen Taktes intCLK größer als die Frequenz des externen Taktes extCLK ist oder wenn die Phase des internen Taktes intCLK der Phase des externen Taktes extCLK vorauseilt, und er setzt das Steuersignal UP auf einen H-(Hoch-)Pegel, wenn die Frequenz des internen Taktes intCLK kleiner als die Frequenz des externen Taktes extCLK ist oder wenn die Phase des in ternen Taktes intCLK derjenigen des externen Taktes extCLK nacheilt. Das Steuersignal /DOWN aus der Phasenvergleichs schaltung 2 ist auf den L-Pegel gesetzt, wenn die Frequenz des internen Taktes intCLK größer als die Frequenz des ex ternen Taktes extCLK ist oder wenn die Phase des internen Taktes intCLK der Phase des externen Taktes extCLK voraus eilt, und es ist auf den H-Pegel gesetzt, wenn die Frequenz des internen Taktes intCLK kleiner als die Frequenz des ex ternen Taktes extCLK ist oder wenn die Phase des internen Taktes intCLK derjenigen des externen Taktes extCLK nach eilt. Die Phasenvergleichsschaltung 2 arbeitet automatisch als Frequenzfehlerermittlungseinrichtung, wenn sie nicht eingerastet ist, und sie arbeitet als Phasendifferenzermitt lungseinrichtung in einem Einfangbereich.The phase comparator 2 has the structure of a phase frequency comparator (PFC) and it sets the control signal UP to an L (low) level if the frequency of the internal clock intCLK is greater than the frequency of the external clock extCLK or if the phase of the internal clock intCLK leads the phase of the external clock extCLK, and it sets the control signal UP to an H (high) level if the frequency of the internal clock intCLK is less than the frequency of the external clock extCLK or if the phase of the in tern clock intCLK lagging that of the external clock extCLK. The control signal / DOWN from the phase comparison circuit 2 is set to the L level if the frequency of the internal clock intCLK is greater than the frequency of the external clock extCLK or if the phase of the internal clock intCLK precedes the phase of the external clock extCLK , and it is set to the H level when the frequency of the internal clock intCLK is lower than the frequency of the external clock extCLK or when the phase of the internal clock intCLK lags that of the external clock extCLK. The phase comparison circuit 2 works automatically as a frequency error detection device when it is not locked, and it works as a phase difference detection device in a capture range.
Die Ladungspumpschaltung 3 enthält eine Konstantstromschal tung 3c zum Versorgen des Knotens 3b mit einem Konstant strom, welche zwischen einem Stromversorgungsknoten 1a, an den ein Stromversorgungspotential VCC angelegt ist, und einem Knoten 3b geschaltet ist; einen p-Kanal-MOS-(Isolier gatetyp-Feldeffekt-)Transistor 3d, der zwischen dem Knoten 3b und einem Ausgangsknoten 3a geschaltet ist und an seinem Gate das Steuersignal UP aus der Phasenvergleichsschaltung empfängt; einen n-Kanal-MOS-Transistor 3f, der zwischen dem Ausgangsknoten 3a und einem Knoten 3e geschaltet ist und an seinem Gate das Steuersignal /DOWN aus der Phasenvergleichs schaltung 2 empfängt; und eine Konstantstromschaltung 3g zum Einprägen eines vorgeschriebenen Konstantstroms, welche zwi schen dem Knoten 3e und einem ein Massepotential GND empfan genden Masseknoten 1b geschaltet ist. Wenn das Steuersignal UP auf dem L-Pegel und das Steuersignal /DOWN auf dem L- Pegel ist, dann versorgt die Ladungspumpschaltung 3 den Knoten 3a mit Ladungen, und wenn das Steuersignal UP auf dem H-Pegel und das Steuersignal /DOWN auf dem H-Pegel ist, dann nimmt sie aus dem Knoten 3a Ladungen weg. Das Schleifen filter 4 dient als Tiefpaßfilter zum Entfernen einer Hochfrequenzkomponente einer Potentialänderung an dem Ausgangs knoten 3a der Ladungspumpschaltung 3. Das Schleifenfilter 4 enthält ein Widerstandselement 4b, das zwischen dem Aus gangsknoten 3a und einem Knoten 4a geschaltet ist; ein Widerstandselement 4d, das zwischen dem Knoten 4a und einem Knoten 4c geschaltet ist; und einen Kondensator 4e, der zwi schen dem Knoten 4c und dem Masseknoten 1b geschaltet ist. Die Widerstandselemente 4b und 4d und der Kondensator 4e bilden ein RC-Tiefpaßfilter, und ein dem Potential am Aus gangsknoten 3a der Ladungspumpschaltung 3 entsprechendes Po tential VP wird aus dem Knoten 4a ausgegeben.The charge pump circuit 3 contains a constant current circuit 3 c for supplying the node 3 b with a constant current, which is connected between a power supply node 1 a, to which a power supply potential VCC is applied, and a node 3 b; a p-channel MOS (insulating gate type field effect) transistor 3 d, between node 3b and an output node 3a is connected and receives the control signal UP from the phase comparator circuit at its gate; an n-channel MOS transistor 3 f, which is connected between the output node 3 a and a node 3 e and receives the control signal / DOWN from the phase comparison circuit 2 at its gate; and a constant current circuit 3 g for impressing a prescribed constant current, which is connected between the node 3 e and a ground potential GND receiving ground node 1 b. If the control signal UP is at the L level and the control signal / DOWN is at the L level, then the charge pump circuit 3 supplies the node 3 a with charges, and when the control signal UP is at the H level and the control signal / DOWN is at the H level, then it takes charges from the node 3 a. The loop filter 4 serves as a low-pass filter for removing a high-frequency component of a potential change at the output node 3 a of the charge pump circuit 3rd The loop filter 4 contains a resistance element 4 b, which is connected between the output node 3 a and a node 4 a; a resistance element 4 d, which is connected between the node 4 a and a node 4 c; and a capacitor 4 e, which is connected between the node 4 c and the ground node 1 b. The resistance elements 4 b and 4 d and 4 e of the capacitor form an RC low-pass filter, and the potential at the output node 3a of the charge pump circuit 3 corresponding Po tential VP is output from the node 4, a.
Die Stromeinstellpotentialausgangsschaltung 5 enthält einen p-Kanal-MOS-Transistor 5b, der zwischen dem Stromversor gungsknoten 1a und einem Knoten 5a geschaltet ist und dessen Gate verbunden ist mit dem Knoten 4a des Schleifenfilters 4; und einen n-Kanal-MOS-Transistor 5c, der zwischen dem Knoten 5a und dem Masseknoten 1b geschaltet ist und dessen Gate verbunden ist mit dem Knoten 5a. Der n-Kanal-MOS-Transistor 5c hat sein Gate und sein Drain miteinander verbunden und arbeitet in einem Sättigungsgebiet, und daher setzt er das Potential an dem Knoten 5a gemäß einem aus dem p-Kanal-MOS- Transistor 5b gelieferten Strom gemäß einer Charakteristik mit quadratischer Gesetzmäßigkeit (Ids = β(Vgs - Vth)2) fest.The current setting potential output circuit 5 contains a p-channel MOS transistor 5 b, which is connected between the power supply node 1 a and a node 5 a and whose gate is connected to the node 4 a of the loop filter 4 ; and an n-channel MOS transistor 5 c, which is connected between the node 5 a and the ground node 1 b and whose gate is connected to the node 5 a. The n-channel MOS transistor 5 c has its gate and drain connected to one another and operates in a saturation region, and therefore it sets the potential at the node 5 a according to a current supplied from the p-channel MOS transistor 5 b according to a characteristic with quadratic law (Ids = β (Vgs - Vth) 2 ).
Der Ringoszillator 6 enthält eine ungerade Anzahl von in Ringform geschalteten Invertern 6a, von denen jeder einen Treibstrom (Betriebsstrom) hat, der gemäß den Ausgangspo tentialen VP und VN eingestellt ist. Diese Inverter der un geraden Anzahl von Invertern 6a haben denselben Aufbau und sind durch dasselbe Bezugszeichen bezeichnet. Der Inverter 6a enthält einen Stromeinstell-p-Kanal-MOS-Transistor 6ab, der zwischen dem Stromversorgungsknoten 1a und einem Knoten 6aa geschaltet ist und an seinem Gate das Ausgangssignal VP aus dem Schleifenfilter 4 empfängt; einen p-Kanal-MOS-Tran sistor 6ae, der zwischen dem Knoten 6aa und einem Ausgangs knoten 6ac geschaltet ist und dessen Gate verbunden ist mit einem Eingangsknoten 6ad; einen n-Kanal-MOS-Transistor 6ag, der zwischen dem Ausgangsknoten 6ac und einem Knoten 6af ge schaltet ist und dessen Gate verbunden ist mit dem Eingangs knoten 6ad; und einen Stromeinstell-n-Kanal-MOS-Transistor 6ah, der zwischen dem Knoten 6af und dem Masseknoten 1b ge schaltet ist und an seinem Gate das Ausgangspotential VN aus der Stromeinstellpotentialausgangsschaltung 5 empfängt. Der Betrieb wird kurz beschrieben.The ring oscillator 6 contains an odd number of inverters 6 a connected in the form of a ring, each of which has a driving current (operating current) which is set according to the output potentials VP and VN. This inverter of the uneven number of inverters 6 a have the same structure and are denoted by the same reference numerals. The inverter 6 a contains a current setting p-channel MOS transistor 6 , which is connected between the power supply node 1 a and a node 6 aa and receives the output signal VP from the loop filter 4 at its gate; a p-channel MOS transistor 6 ae, which is connected between node 6 aa and an output node 6 ac and whose gate is connected to an input node 6 ad; an n-channel MOS transistor 6 ag, which is switched between the output node 6 ac and a node 6 af ge and whose gate is connected to the input node 6 ad; and a current setting n-channel MOS transistor 6 ah, which is connected between the node 6 af and the ground node 1 b and receives the output potential VN from the current setting potential output circuit 5 at its gate. The operation is briefly described.
Wenn die Frequenz des internen Taktes intCLK größer als die Frequenz des externen Taktes extCLK ist oder wenn die Phase des internen Taktes intCLK der Phase des externen Taktes extCLK vorauseilt, dann setzt die Phasenvergleichsschaltung 2 die Steuersignale UP und /DOWN beide auf den L-Pegel. In diesem Zustand ist der p-Kanal-MOS-Transistor 3d in der La dungspumpschaltung 3 leitend und der n-Kanal-MOS-Transistor 3f nichtleitend gemacht. Der Ausgangsknoten 3a wird mittels des p-Kanal-MOS-Transistors 3d, der leitend ist, mit Ladun gen versorgt, wobei das Potential am Ausgangsknoten 3a zu nimmt und als Reaktion darauf das Ausgangspotential VP am Knoten 4a des Schleifenfilters 4 zunimmt. Wenn das Ausgangs potential VP zunimmt, dann wird der Leitwert des p-Kanal- MOS-Transistors 5b in der Stromeinstellpotentialausgangs schaltung 5 kleiner und wird ein durch ihn hindurchfließen der Strom kleiner. Wenn der Betrag des Stroms aus dem MOS- Transistor 5b kleiner wird, dann nimmt als Reaktion darauf das Ausgangspotential VN am Knoten 5a ab. Das Ausgangspo tential VN ändert sich gemäß der Charakteristik mit quadra tischer Gesetzmäßigkeit, und die Ausgangsspannung VN setzt sich auf einem Pegel fest, bei dem der durch den p-Kanal- MOS-Transistor 5b hindurchfließende Strom ebensogroß wie der durch den n-Kanal-MOS-Transistor 5c hindurchfließende Strom ist.If the frequency of the internal clock intCLK is greater than the frequency of the external clock extCLK or if the phase of the internal clock intCLK leads the phase of the external clock extCLK, then the phase comparison circuit 2 sets the control signals UP and / DOWN to the L level. In this state, the p-channel MOS transistor 3 d in the charge pump circuit 3 is made conductive and the n-channel MOS transistor 3 f is made non-conductive. The output node 3 a is supplied by means of the p-channel MOS transistor 3 d, which is conductive, with conditions, the potential at the output node 3 a increasing and in response to this the output potential VP at node 4 a of the loop filter 4 increases , If the output potential VP increases, then the conductance of the p-channel MOS transistor 5 b in the current setting potential output circuit 5 becomes smaller and a current flowing through it becomes smaller. If the amount of current from the MOS transistor 5 b becomes smaller, the output potential VN at node 5 a decreases in response. The output potential VN changes according to the characteristic with quadratic law, and the output voltage VN is set to a level at which the current flowing through the p-channel MOS transistor 5 b is as large as that through the n-channel MOS transistor 5 c current flowing through it.
Wenn das Ausgangspotential VP zunimmt und das Ausgangspo tential VN abnimmt, dann wird ein durch den Stromeinstell-p- Kanal-MOS-Transistor 6ab und den Stromeinstell-n-Kanal-MOS- Transistor 6ah des Inverters 6a in dem Ringoszillator 6 hindurchfließender Strom folglich kleiner. Daher wird der Treibstrom (der Lade-/Entladestrom) des Inverters 6a klei ner, wobei die Betriebsgeschwindigkeit des Inverters 6a kleiner wird und in Reaktion darauf die Verzögerungszeit im Inverter 6a zunimmt. Im Ergebnis wird die Frequenz des aus dem Ringoszillator 6 ausgegebenen internen Taktes intCLK kleiner, wobei mit einer Verzögerung im nächsten Zyklus der interne Takt erzeugt wird und somit das Vorauseilen der Phase des internen Taktes intCLK eingestellt wird.If the output potential VP increases and the output potential VN decreases, then one through the current setting p-channel MOS transistor 6 and the current setting n-channel MOS transistor 6 ah of the inverter 6 a flowing in the ring oscillator 6 Current therefore smaller. Therefore, the driving current (the charge / discharge current) of the inverter 6 a is smaller, the operating speed of the inverter 6 a becoming smaller and in response, the delay time in the inverter 6 a increases. As a result, the frequency of the internal clock intCLK output from the ring oscillator 6 becomes lower, the internal clock being generated with a delay in the next cycle and thus the leading the phase of the internal clock intCLK being set.
Wenn die Frequenz des internen Taktes intCLK kleiner als die Frequenz des externen Taktes extCLK ist oder wenn die Phase des internen Taktes intCLK der Phase des externen Taktes extCLK nacheilt, dann setzt die Phasenvergleichsschaltung 2 die Steuersignale UP und /DOWN beide auf den H-Pegel. Der p- Kanal-MOS-Transistor 3d in der Ladungspumpschaltung 3 wird durch das Steuersignal UP, das auf dem H-Pegel ist, nicht- leitend gemacht, und der n-Kanal-MOS-Transistor 3f wird durch das Steuersignal /DOWN, das auf dem H-Pegel ist, lei tend gemacht, wobei aus dem Knoten 3a in den Masseknoten 1b Ladungen herausgezogen werden und das Potential am Ausgangs knoten 3a abnimmt. Als Reaktion darauf nimmt das Ausgangs potential VP am Ausgangsknoten 4a des Schleifenfilters 4 ab. Wenn das Ausgangspotential VP abnimmt, dann nimmt in der Stromeinstellpotentialausgangsschaltung 5 der Leitwert des p-Kanal-MOS-Transistors 5b zu, wobei der durch ihn hin durchfließende Strom zunimmt und das Ausgangspotential VN am Knoten 5a zunimmt. Das Ausgangspotential VN wird auf einen Pegel festgesetzt, bei dem der durch den n-Kanal-MOS-Transi stor 5c hindurchfließende Strom ebensogroß wie der durch den p-Kanal-MOS-Transistor 5b hindurchfließende Strom ist.If the frequency of the internal clock intCLK is less than the frequency of the external clock extCLK or if the phase of the internal clock intCLK lags the phase of the external clock extCLK, then the phase comparison circuit 2 sets the control signals UP and / DOWN both to the H level. The p-channel MOS transistor 3 d in the charge pump circuit 3 is rendered non-conductive by the control signal UP, which is at the H level, and the n-channel MOS transistor 3 f is controlled by the control signal / DOWN , which is at the H level, made lei tend, charges being pulled out of node 3 a into ground node 1 b and the potential at output node 3 a decreasing. In response, the output potential VP at the output node 4 a of the loop filter 4 decreases. When the output potential VP decreases, then increases in the Stromeinstellpotentialausgangsschaltung 5 of the conductance of the p-channel MOS transistor 5 b, the through it down by flowing current increases and the output potential at node A increases VN. 5 The output potential VN is set to a level at which the stor through the n-channel MOS Transistor 5 c current flowing therethrough as large as the b flowing through the p-channel MOS transistor 5 is current.
Als Reaktion auf die Abnahme des Ausgangspotentials VP und die Zunahme des Ausgangspotentials VN nimmt der durch den Stromeinstell-p-Kanal-MOS-Transistor 6ab und den Stromein stell-n-Kanal-MOS-Transistor 6ah hindurchfließende Strom in jedem Inverter 6a des Ringoszillators 6 zu, so daß die Treibstärke des Inverters 6a zunimmt und als Reaktion darauf die Verzögerungszeit des Inverters 6a kleiner wird. Im Er gebnis wird die Frequenz des aus dem Ringoszillator 6 ausge gebenen internen Taktes intCLK größer gemacht, und wenn die Frequenz zunimmt, dann wird mit einem vorgeschobenen Timing im nächsten Zyklus ein Takt erzeugt und kann somit die Phasenverzögerung des internen Taktes intCLK wiedererlangt werden.In response to the decrease in the output potential VP and the increase in the output potential VN, the current flowing through the current-setting p-channel MOS transistor 6 and the current-setting n-channel MOS transistor 6 ah flow through each inverter 6 a of the ring oscillator 6 , so that the driving force of the inverter 6 a increases and in response the delay time of the inverter 6 a becomes smaller. As a result, the frequency of the internal clock intCLK output from the ring oscillator 6 is made larger, and as the frequency increases, a clock is generated with an advanced timing in the next cycle, and thus the phase delay of the internal clock intCLK can be recovered.
Durch die vorstehend beschriebene Reihe von Operationen sind mittels der PLL-Schaltung die Phase und/oder die Frequenz des externen Taktes extCLK und des internen Taktes intCLK gleichgemacht. Der Zustand, in dem der interne Takt intCLK dieselbe Frequenz und Phase wie der externe Takt extCLK hat, wird als Zustand bezeichnet, in dem der interne Takt intCLK eingerastet ist in den externen Takt extCLK.Through the series of operations described above the phase and / or the frequency by means of the PLL circuit the external clock extCLK and the internal clock intCLK razed. The state in which the internal clock intCLK has the same frequency and phase as the external clock extCLK, is called the state in which the internal clock intCLK is locked in the external clock extCLK.
Bei der in Fig. 1 gezeigten herkömmlichen PLL-Schaltung ist das Ausgangspotential VP des Schleifenfilters 4 direkt ange legt an den p-Kanal-MOS-Transistor 5b der Stromeinstellpo tentialerzeugungsschaltung und das Gate des p-Kanal-MOS- Transistors 6ab des Inverters 6a des Ringoszillators 6. Nur bei einer kleinen Schwankung des Ausgangspotentials VP ändert sich somit der durch die p-Kanal-MOS-Transistoren 5b und 5c hindurchfließende Strom bedeutsam gemäß der Charakte ristik mit der quadratischen Gesetzmäßigkeit. Folglich schwankt der durch den n-Kanal-MOS-Transistor 5c hindurch fließende Strom stark und ändert sich jener Strom bedeutsam, welcher durch den MOS-Transistor 6ah (den MOS-Transistor zum Einstellen des Stroms des Inverters 6a), der zusammen mit dem MOS-Transistor 5c eine Stromspiegelschaltung bildet, hindurchfließt. Durch die Änderung des Stroms ändert sich die Verzögerungszeit des Inverters 6a sehr stark. Im Ergeb nis ändert sich nur durch eine kleine Schwankung des Aus gangspotentials VP aus dem Schleifenfilter 4 der aus dem Ringoszillator 6 ausgegebene interne Takt intCLK bedeutsam. Selbst nachdem der interne Takt intCLK in den externen Takt extCLK eingerastet ist, schwankt die Frequenz/Phase des in ternen Taktes intCLK aufgrund der kleinen Potentialschwankung an dem Ausgangsknoten 3a der Ladungspumpschaltung 3 sehr stark. Folglich ergibt sich das Problem, daß die Fre quenz des internen Taktes intCLK sehr stark um den externen Takt extCLK herum schwankt, wobei nämlich die Unruhe des in ternen Taktes intCLK größer wird.In the conventional PLL circuit shown in Fig. 1, the output potential VP of the loop filter 4 is directly attached to the p-channel MOS transistor 5 b of the current setting potential generating circuit and the gate of the p-channel MOS transistor 6 from the inverter 6 a of the ring oscillator 6 . Only at a small variation of the output potential VP is thus formed by the p-channel MOS transistors 5 b and 5 c current flowing therethrough will change significantly according to the ristik builds character with the square law. Consequently, the current flowing through the n-channel MOS transistor 5 c fluctuates greatly and the current changes significantly, which through the MOS transistor 6 ah (the MOS transistor for adjusting the current of the inverter 6 a), together forms a current mirror circuit with the MOS transistor 5 c, flows through. By changing the current, the delay time of the inverter 6 a changes very strongly. As a result, only a small fluctuation in the output potential VP from the loop filter 4 changes the internal clock intCLK output from the ring oscillator 6 significantly. Even after the internal clock intCLK is latched into the external clock extCLK, the frequency / phase of the internal clock intCLK fluctuates very strongly due to the small potential fluctuation at the output node 3 a of the charge pump circuit 3 . As a result, there arises a problem that the frequency of the internal clock intCLK fluctuates greatly around the external clock extCLK, namely, the unrest of the internal clock intCLK increases.
Wenn die Lieferung des externen Taktes extCLK unterbrochen ist, dann ändert die PLL-Schaltung das Ausgangspotential VP des Schleifenfilters 4, so daß der interne Takt intCLK in den unterbrochenen externen Takt extCLK einrastet und sich daher das Ausgangspotential vP bedeutsam ändert. Wenn folg lich der externe Takt extCLK wieder angelegt wird, dann er fordert es eine lange Zeit, den internen Takt intCLK wieder in den externen Takt extCLK einzurasten.If the delivery of the external clock extCLK is interrupted, the PLL circuit changes the output potential VP of the loop filter 4 , so that the internal clock intCLK locks into the interrupted external clock extCLK and therefore the output potential vP changes significantly. If the external clock extCLK is consequently reapplied, then it takes a long time to latch the internal clock intCLK back into the external clock extCLK.
Da ferner durch Verwenden eines Ringoszillators 6 mit einer ungeraden Anzahl von Stufen von im Ring geschalteten Inver tern 6a der interne Takt intCLK erzeugt wird, wird es, falls die Frequenz des externen Taktes extCLK groß ist, für die Betriebsgeschwindigkeit des Inverters 6a schwer, einem der art schnellen externen Takt extCLK zu folgen, und somit wird es schwer, den internen Takt intCLK in den externen Takt extCLK einzurasten.Furthermore, since by using a ring oscillator 6 with an odd number of stages of inverters 6 a connected in the ring, the internal clock intCLK is generated, if the frequency of the external clock extCLK is high, it becomes difficult for the operating speed of the inverter 6 a following a fast external clock extCLK, so it becomes difficult to lock the internal clock intCLK into the external clock extCLK.
Wenn ferner das Stromversorgungspotential VCC sehr stark schwankt, dann wird die Schwankung der Gate-Source-Spannung (der Spannung zwischen Gate und Source) der p-Kanal-MOS- Transistoren 5b und 6ab zur Stromeinstellung größer, wobei sich folglich der durch die MOS-Transistoren 6ab und 6ah zur Stromeinstellung hindurchfließende Strom ändert und sich die Frequenz des internen Taktes intCLK kontinuierlich ändert. Daher wird es schwer, den internen Takt intCLK in den ex ternen Takt extCLK einzurasten, und daher schwer, einen in ternen Takt intCLK zu erzeugen, dessen Phase synchronisiert ist mit dem externen Takt extCLK. Further, when the power supply potential VCC varies greatly, the fluctuation of the gate-source voltage (the voltage between the gate and source) of the p-channel MOS transistors 5 b and 6 from greater to the current adjustment, and consequently, by the MOS transistors 6 ab and 6 ah for current setting current flowing through changes and the frequency of the internal clock intCLK changes continuously. Therefore, it becomes difficult to lock the internal clock intCLK into the external clock extCLK, and therefore difficult to generate an internal clock intCLK whose phase is synchronized with the external clock extCLK.
Aus der US 5 144 156 ist eine Halbleitervorrichtung bekannt, die eine Vergleichsschaltung zum Ermitteln einer Differenz zwischen wenigsten der Phase oder der Frequenz eines ersten und eines zweiten Taktsignals und zum Ausgeben eines ersten und eines zweiten Vergleichssignals zum Verkleinern der Dif ferenz, eine das erste und zweite Vergleichssignal empfangen de Ladungspumpschaltung zum Laden eines Lade-/Entladeknotens, und eine Erzeugungsschaltung für ein internes Taktsignal auf weist.A semiconductor device is known from US Pat. No. 5,144,156. which is a comparison circuit for determining a difference between at least the phase or frequency of a first and a second clock signal and for outputting a first and a second comparison signal for reducing the dif reference, the first and second comparison signal received de charge pump circuit for charging a charge / discharge node, and an internal clock signal generating circuit has.
Aus der US 5 075 640 ist eine Halbleitervorrichtung bekannt, die eine Vergleichsschaltung, eine Ladungspumpschaltung und eine Erzeugungsschaltung zum Erzeugen eines internen Takt signals aufweist, bei der die Anzahl der Inverterstufen in der Erzeugungsschaltung geändert wird, bis eine Phasenverrie gelung erreicht ist.A semiconductor device is known from US Pat. No. 5,075,640. which a comparison circuit, a charge pump circuit and a generating circuit for generating an internal clock Signals, in which the number of inverter stages in the generating circuit is changed until a phase lock success is achieved.
Aus der DE 43 26 844 A1 ist eine Halbleitervorrichtung be kannt, die eine Vergleichsschaltung und eine Erzeugungsschal tung für ein internes Taktsignal aufweist, wobei ein Tiefpaß filter zwischen diese geschaltet ist. Der Widerstand und der Kondensator des Tiefpaßfilters können durch einen Schalter getrennt werden, der diese im Falle des Ausfalls eines Ein gangstaktsignals so trennt, daß der Kondensator mit der Er zeugungsschaltung verbunden bleibt. Derart kann eine mit der Zeit abfallende Spannung der Erzeugungsschaltung bei Ausfall des Taktes zugeführt werden.DE 43 26 844 A1 discloses a semiconductor device knows the a comparison circuit and a generation scarf device for an internal clock signal, with a low pass filter is connected between them. The resistance and the The capacitor of the low-pass filter can be switched be separated from this in the event of failure of an on gang clock signal so that the capacitor with the Er generating circuit remains connected. So one can with the Time falling voltage of the generation circuit in the event of failure of the clock are fed.
Aufgabe der vorliegenden Erfindung ist es, eine Halblei tervorrichtung anzugeben, die einen Taktgenerator aufweist, der dazu in der Lage ist, ein internes Taktsignal zu erzeu gen, das in das externe Taktsignal mit großer Schnelligkeit einrastet, wenn die Lieferung des externen Taktsignals unter brochen und wieder aufgenommen wird.The object of the present invention is a half lead Specify device that has a clock generator, which is capable of generating an internal clock signal gene that into the external clock signal with great speed engages when the delivery of the external clock signal below broken and resumed.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.This object is achieved by a semiconductor device according to claim 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen an gegeben. Developments of the invention are in the dependent claims given.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ent hält die Halbleitereinrichtung eine Differenzeinstellschal tung zum Ermitteln einer Differenz zwischen wenigstens der Phase oder der Frequenz eines internen Taktsignals und eines externen Taktsignals und zum Erzeugen eines Steuersignals zum Verkleinern der ermittelten Differenz, eine Stromein stellschaltung zum Einstellen eines Betriebsstroms der Schaltung zum Erzeugen eines internen Taktsignals gemäß dem Ausgangssignal aus der Differenzeinstellschaltung und eine einen Einrastzustand des externen Taktsignals und des in ternen Taktsignals ermittelnde Halteschaltung zum Halten des Ausgangssignals aus der Differenzeinstellschaltung, wenn der Einrastzustand ermittelt ist.According to a first aspect of the present invention the semiconductor device holds a differential adjustment scarf device for determining a difference between at least the Phase or frequency of an internal clock signal and one external clock signal and for generating a control signal to decrease the determined difference, a current control circuit for setting an operating current of the Circuit for generating an internal clock signal according to the Output signal from the differential adjustment circuit and one a locked state of the external clock signal and the in ternal clock signal determining hold circuit for holding the Output signal from the differential adjustment circuit when the Locked state is determined.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung ent hält bei der Halbleitereinrichtung die Takterzeugungsschal tung zum Erzeugen des internen Taktsignals Differenzverstär kerschaltungen, die im Ring geschaltet sind. According to a second aspect of the present invention holds the clock generation scarf in the semiconductor device device for generating the internal clock signal differential amplifier core circuits that are connected in the ring.
Bei der Erfindung gemäß dem ersten Aspekt wird das Poten tial des Signals zum Einstellen des Stroms, der in die Schaltung zum Erzeugen eines internen Taktsignals geliefert wird, während die Lieferung des externen Taktsignals unter brochen ist, aufrechterhalten, und daher kann das interne Taktsignal stabil erzeugt werden, selbst wenn das externe Taktsignal unterbrochen ist. Wenn ferner das externe Takt signal neu bereitgestellt wird, dann beginnt gemäß dem auf rechterhaltenen Potential eine Einstellung der Phase/Fre quenz des internen Taktsignals. Daher kann das interne Taktsignal schnell mit dem wiederaufgenommenen externen Taktsignal synchronisiert werden.In the invention according to the first aspect, the potting tial of the signal for setting the current flowing into the Circuit for generating an internal clock signal supplied will while the delivery of the external clock signal under is broken, and therefore the internal Clock signal can be generated stably even when the external Clock signal is interrupted. Furthermore, if the external clock signal is provided again, then begins according to the Maintained potential an adjustment of the phase / Fre frequency of the internal clock signal. Therefore, the internal Clock signal quickly with the resumed external Clock signal can be synchronized.
Bei der Erfindung gemäß dem zweiten Aspekt werden für den Taktgenerator Differenzverstärkerschaltungen verwendet, die im Ring geschaltet sind und von denen jede einen komplemen tären Eingang/Ausgang aufweist, und daher kann mit großer Schnelligkeit ihr Ausgangssignal geändert werden, kann mit großer Schnelligkeit, die dem externen Taktsignal folgt, das interne Taktsignal erzeugt werden und kann daher ein in ternes Taktsignal erzeugt werden, dessen Phase synchroni siert ist mit dem sehr schnellen externen Taktsignal.In the invention according to the second aspect for the Clock generator uses differential amplifier circuits that are connected in the ring and each of which is a complete one tary input / output, and therefore can with large Can quickly change their output signal with great speed that follows the external clock signal that internal clock signal are generated and can therefore be an in ternes clock signal are generated, the phase synchroni Is based on the very fast external clock signal.
Die vorstehenden und andere Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen scheinlicher werden, wenn diese in Verbindung mit den beige fügten Zeichnungen zur Kenntnis genommen wird.The above and other aspects and Advantages of the present invention will become apparent from the following detailed description of the present invention become more likely if these in conjunction with the beige added drawings is noted.
Von den Figuren zeigen:From the figures show:
Fig. 1 ein Beispiel eines Aufbaus einer herkömm lichen PLL-Schaltung; Fig. 1 shows an example of a construction of a conventional PLL circuit;
Fig. 2 einen Aufbau eines Verarbeitungssystems, das eine Halbleiterspeichereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung verwendet; FIG. 2 shows a structure of a processing system employing a semiconductor memory device according to a first embodiment of the present invention;
Fig. 3 eine Timingdarstellung, die den Betrieb der in Fig. 2 gezeigten Halbleiterspeicherein richtung darstellt; Fig. 3 is a timing chart showing the operation of the semiconductor memory device shown in Fig. 2;
Fig. 4 eine Schematische Darstellung eines Aufbaus eines in Fig. 2 gezeigten Adressenpuffers; Fig. 4 is a schematic representation of a structure of an address buffer shown in Fig. 2;
Fig. 5 einen Aufbau einer in Fig. 2 gezeigten Schaltung zum Erzeugen eines internen Stromversorgungspotentials; FIG. 5 shows a structure of a for generating an internal power supply potential circuit shown in Fig. 2;
Fig. 6 und 7 Timingdarstellungen, welche den Betrieb der in Fig. 5 gezeigten Schaltung zum Erzeugen eines internen Stromversorgungspotentials darstellen; FIGS. 6 and 7 timing diagrams showing the operation of the circuit shown in Fig 5 for generating an internal power supply potential.
Fig. 8 einen Aufbau einer Schaltung zum Synchroni sieren eines internen Taktsignals in der Halbleiterspeichereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; Fig. 8 is a structure of a circuit for Synchroni an internal clock signal in the semiconductor memory device according to a second Sieren embodiment of the present invention;
Fig. 9 eine schematische Darstellung eines bei spielhaften Aufbaus einer in Fig. 8 ge zeigten Phasenvergleichsschaltung; Fig. 9 is a schematic representation of an exemplary construction of a phase comparison circuit shown in Fig. 8;
Fig. 10 eine Timingdarstellung, welche den Betrieb der in Fig. 8 gezeigten Schaltung zum Syn chronisieren eines internen Taktsignals dar stellt; Fig. 10 is a timing chart showing the operation of the circuit shown in Fig. 8 for synchronizing an internal clock signal;
Fig. 11 eine Darstellung eines anderen Aufbaus der Schaltung zum Synchronisieren eines internen Taktsignals; FIG. 11 is an illustration of another structure of the circuit for synchronizing an internal clock signal;
Fig. 12A ein Blockschaltbild, das einen Aufbau zum Er zeugen eines in Fig. 11 dargestellten Halte signals schematisch darstellt; Fig. 12A is a block diagram schematically showing a structure for generating a holding signal shown in Fig. 11;
Fig. 12B einen beispielhaften Aufbau einer in Fig. 12A gezeigten Taktausfallermittlungsein richtung; FIG. 12B is an exemplary structure of a direction Taktausfallermittlungsein shown in Fig. 12A;
Fig. 12C einen anderen beispielhaften Aufbau der in Fig. 12A gezeigten Taktausfallermittlungs einrichtung; FIG. 12C shows another exemplary structure of the clock failure determination device shown in FIG. 12A;
Fig. 12D einen anderen Aufbau zum Erzeugen des Halte signals; 12D another structure for generating the hold signal.
Fig. 13A einen Aufbau einer in Fig. 11 gezeigten Widerstandswertschaltschaltung, und Fig. 13B ist eine Timingdarstellung, welche deren Be triebswellenform zeigt; Fig. 13A shows a structure of a resistance value switching circuit shown in Fig. 11, and Fig. 13B is a timing chart showing its operating waveform;
Fig. 14A einen anderen Aufbau der in Fig. 11 ge zeigten Widerstandswertschaltschaltung, und Fig. 14B zeigt deren Betriebstiming; FIG. 14A shows another structure of the resistance value switching circuit shown in FIG. 11, and FIG. 14B shows its operation timing;
Fig. 15A einen weiteren Aufbau der in Fig. 11 ge zeigten Widerstandswertschaltschaltung, und Fig. 15B zeigt deren Betriebstiming; FIG. 15A shows another structure of the resistance value switching circuit shown in FIG. 11, and FIG. 15B shows its operation timing;
Fig. 16 einen Aufbau einer Potentialhalteschaltung, die der in Fig. 11 gezeigten Stromsteuer schaltung hinzugefügt ist; Fig. 16 shows a structure of a potential hold circuit which is added to the current control circuit shown in Fig. 11;
Fig. 17 einen anderen Aufbau der Potentialhalteschal tung; Fig. 17 tung another construction of the potential holding scarf;
Fig. 18 einen weiteren Aufbau der Potentialhalte schaltung; Fig. 18 circuit comprises a further construction of the potential holding;
Fig. 19 einen anderen Aufbau der Schaltung zum Er zeugen eines internen Taktsignals; Fig. 19 is another structure of the circuit for generating an internal clock signal He;
Fig. 20 und 21 Betriebstimings der in Fig. 19 gezeigten Schaltung zum Erzeugen eines internen Takt signals; Fig. 20 and 21 operating timings of the circuit shown in Fig. 19 for generating an internal clock signal;
Fig. 22A einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Taktsignals, und Fig. 22B ist ein Blockschaltbild im Logikpegel, das die Art und Weise der Verschaltung in Fig. 22A zeigt; Fig. 22A shows another structure of the circuit for generating an internal clock signal, and Fig. 22B is a block diagram at logic level showing the manner of connection in Fig. 22A;
Fig. 23 einen anderen Aufbau der in Fig. 22A ge zeigten Differenzverstärkerschaltung; Fig. 23 shows another structure of the differential amplifier circuit shown in Fig. 22A;
Fig. 24 einen anderen Aufbau der in Fig. 22A ge zeigten Differenzverstärkerschaltung; Fig. 24 shows another structure of the differential amplifier circuit shown in Fig. 22A;
Fig. 25 eine Timingdarstellung, welche den Betrieb der in den Fig. 22A bis 24 gezeigten Schaltung zum Erzeugen eines internen Takt signals zeigt; Fig. 25 is a timing chart showing the operation of the circuit for generating an internal clock signal shown in Figs. 22A to 24;
Fig. 26 einen Aufbau einer Einrastermittlungsschal tung zum Ermitteln des Einrastens des in ternen Taktsignals in das externe Taktsignal; FIG. 26 shows a structure of a latch determination circuit for determining the latching of the internal clock signal into the external clock signal; FIG.
Fig. 27 einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Stromversorgungspoten tials; Fig. 27 shows another structure of the circuit for generating an internal power supply potential;
Fig. 28 einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Stromversorgungspoten tials; Fig. 28 shows another structure of the circuit for generating an internal power supply potential;
Fig. 29 einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Stromversorgungspoten tials; FIG. 29 is another structure of the circuit for it to an internal power supply Spoten testify tials;
Fig. 30 eine Timingdarstellung, die den Betrieb der in Fig. 29 gezeigten Digitalumwandlungs schaltung zeigt; Fig. 30 is a timing chart showing the operation of the digital conversion circuit shown in Fig. 29;
Fig. 31 einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Stromversorgungspoten tials und Fig. 31 shows a further structure of the circuit for generating an internal power supply potential and
Fig. 32 einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Stromversorgungspoten tials. Fig. 32 another structure of the circuit for it to an internal power supply Spoten testify tials.
Die Ausführungsformen der vorliegenden Erfindung werden im folgenden beschrieben, wobei die vorliegende Erfindung bei spielhaft bei einem SRAM (einem statischen Speicher mit wahlfreiem Zugriff) verwendet wird. Die Verwendung der vor liegenden Erfindung ist nicht auf den SRAM beschränkt, und sie kann bei allen in Synchronisation mit einem Takt arbei tenden Synchrontyp-Halbleiterspeichereinrichtungen ähnlich verwendbar sein, und sie kann auch bei einer Halbleiter schaltungseinrichtung verwendet werden, die einen internen Takt erzeugt, dessen Phase synchronisiert ist mit einem ex ternen Takt.The embodiments of the present invention are described in described below, wherein the present invention playful with an SRAM (a static memory with random access) is used. The use of the before lying invention is not limited to the SRAM, and it can work with everyone in synchronization with a clock similar synchronous type semiconductor memory devices be usable, and it can also be used in a semiconductor circuit device can be used, the internal Generated clock whose phase is synchronized with an ex tern clock.
Fig. 2 zeigt als Beispiel ein Datenverarbeitungssystem, das einen Mikroprozessor 200 und einen mit dem Mikroprozessor 200 Daten austauschenden SRAM 300 enthält. Das Verarbei tungssystem enthält eine Schaltung zum Erzeugen eines ex ternen Taktsignals 100, welche ein beispielsweise als Sy stemtakt verwendetes externes Taktsignal extCLK auf der Grundlage eines Quellentaktausgangs aus einem Kristall oszillator erzeugt. Das externe Taktsignal extCLK aus der Schaltung zum Erzeugen eines externen Taktsignals 100 ist an den Mikroprozessor 200 und den SRAM 300 angelegt. Der Mikro prozessor 200 arbeitet in Synchronisation mit dem externen Taktsignal extCLK, erzeugt ein für den SRAM 300 notwendiges Steuersignal CTRL (das allgemein eine Mehrzahl von Steuersi gnalen darstellt) und ein Adressensignal Ai, das den Platz der Daten anzeigt, auf die zuzugreifen ist, und er legt diese Signale CTRL und Ai an den SRAM 300 an und tauscht somit mit dem SRAM 300 Daten Dj aus. Fig. 2 shows an example of a data processing system that includes a microprocessor 200 and an exchanging with the microprocessor 200 data SRAM 300th The processing system contains a circuit for generating an external clock signal 100 which generates an external clock signal extCLK, for example used as a system clock, on the basis of a source clock output from a crystal oscillator. The external clock signal extCLK from the circuit for generating an external clock signal 100 is applied to the microprocessor 200 and the SRAM 300 . The microprocessor 200 operates in synchronization with the external clock signal extCLK, generates a control signal CTRL necessary for the SRAM 300 (which generally represents a plurality of control signals) and an address signal Ai which indicates the location of the data to be accessed, and it applies these signals CTRL and Ai to the SRAM 300 and thus exchanges data Dj with the SRAM 300 .
Der SRAM 300 arbeitet in Synchronisation mit dem externen Taktsignal extCLK, empfängt das Steuersignal CTRL und das Adressensignal Ai, die aus dem Mikroprozessor 200 angelegt sind, und führt einen Speicherzellauswahlbetrieb und einen Dateneingangs-/Datenausgangsbetrieb aus. Der SRAM 300 ent hält eine Schaltung zum Erzeugen eines internen Stromversor gungspotentials 310a (siehe Fig. 4) zum Erzeugen eines in ternen Stromversorgungspotentials intVCC (zum Beispiel 3 V) aus dem an einen externen Stromversorgungsknoten 300a ange legten externen Stromversorgungspotential extVCC (zum Bei spiel 5 V) und einem Massepotential GND (0 V), das ein an einen Masseknoten 300b angelegtes anderes externes Stromver sorgungspotential ist, und zum Ausgeben des internen Strom versorgungspotentials intVCC in einen internen Stromversor gungsknoten 300c; eine Schaltung zum Erzeugen eines internen Stromversorgungspotentials 310b für Takte zum Erzeugen eines internen Stromversorgungspotentials intVCC auf der Grundlage des externen Stromversorgungspotentials extVCC und des Mas sepotentials GND und zum Ausgeben des internen Stromversor gungspotentials intVCC in einen internen Stromversorgungs knoten 300d für Takte und eine Schaltung zum Synchronisieren eines internen Taktsignals 320 (siehe Fig. 6), die unter Verwendung des internen Stromversorgungspotentials intVCC an dem internen Stromversorgungsknoten 300d für Takte als ein Betriebsstromversorgungspotential arbeitet und interne Takt signale intCLK, Φ4 und Φ2 ausgibt, die mit dem externen Taktsignal extCLK synchronisiert sind. Eine Schaltung zum Erzeugen eines internen Stromversorgungspotentials 310b hat einen ähnlichen Aufbau wie die Schaltung zum Erzeugen eines internen Stromversorgungspotentials 310a, und sie wandelt das externe Stromversorgungspotential extVCC so ab, daß sie das interne Stromversorgungspotential intVCC erzeugt. Bei der vorliegenden Ausführungsform ist mittels einer PLL- Schaltung die Schaltung zum Synchronisieren eines internen Taktsignals 320 vorgesehen, wie es später detailliert be schrieben wird.The SRAM 300 operates in synchronization with the external clock signal extCLK, receives the control signal CTRL and the address signal Ai applied from the microprocessor 200 , and performs a memory cell selection operation and a data input / data output operation. The SRAM 300 contains a circuit for generating an internal power supply potential 310 a (see FIG. 4) for generating an internal power supply potential intVCC (for example 3 V) from the external power supply potential extVCC (applied to an external power supply node 300 a) game 5 V) and a ground potential GND (0 V), which is another external power supply potential applied to a ground node 300 b, and for outputting the internal power supply potential intVCC into an internal power supply node 300 c; a circuit for generating an internal power supply potential 310 b for clocks for generating an internal power supply potential intVCC based on the external power supply potential extVCC and the ground potential GND and for outputting the internal power supply potential intVCC into an internal power supply node 300 d for clocks and a circuit for Synchronization of an internal clock signal 320 (see FIG. 6), which uses the internal power supply potential intVCC on the internal power supply node 300 d for clocks as an operating power supply potential and outputs internal clock signals intCLK, Φ4 and Φ2, which are synchronized with the external clock signal extCLK , A circuit for generating an internal power supply potential 310 b has a similar structure to the circuit for generating an internal power supply potential 310 a, and it converts the external power supply potential extVCC so that it generates the internal power supply potential intVCC. In the present embodiment, the circuit for synchronizing an internal clock signal 320 is provided by means of a PLL circuit, as will be described in detail later.
Der SRAM 300 enthält ferner einen Adressenpuffer 330 zum Verriegeln eines Adressensignals Ai, das aus dem Mikropro zessor 200 in Synchronisation mit dem aus der Schaltung zum Synchronisieren eines internen Taktsignals 320 angelegten internen Taktsignal intCLK angelegt ist, und zum Ausgeben eines internen Adressensignals intAi; einen Zeilendecodierer 340a, der in Synchronisation mit dem internen Taktsignal Φ1 aus der Schaltung zum Synchronisieren eines internen Taktsi gnals 320 aktiviert wird und das interne Adressensignal intAi aus dem Adressenpuffer 330 decodiert, wobei er ein Po tential WL einer Wortleitung, die entsprechend der durch das interne Adressensignal intAi bestimmten Speicherzelle ange ordnet ist, vergrößert; und einen in Synchronisation mit dem internen Taktsignal Φ1 aus der Schaltung zum Synchronisieren eines internen Taktsignals 320 aktivierten Spaltendecodierer 340b zum Decodieren des internen Adressensignals intAi aus dem Adressenpuffer 330 und zum Vergrößern eines Potentials CSL einer Spaltenauswahlleitung, die der Spalte der durch das interne Adressensignal intAi bestimmten Speicherzelle entspricht, und zum Treiben des Potentials CSL in den ge wählten Zustand. Der Adressenpuffer 330 verriegelt das Adressensignal Ai, das angelegt ist, wenn das interne Takt signal intCLK sich vom L-Pegel auf den H-Pegel ändert, und gibt das interne Zeilen- und Spaltenadressensignal intAi aus. Wenn das interne Adressensignal intAi verriegelt ist, dann hat der Adressenpuffer 330 seinen Eingangsabschnitt und Ausgangsabschnitt unterbrochen, und der Strom, der durch eine das Adressensignal Ai empfangende Schaltung hindurch fließt, ist abgesperrt. Wenn ein CMOS-Inverter verwendet wird, dann fließt im CMOS-Inverterpuffer kein Strom, wenn der Potentialpegel des Eingangs-/Ausgangssignals festgelegt ist. Daher kann ein Übertragungsgatter, das nichtleitend ge macht ist, wenn das interne Taktsignal intCLK auf dem H- Pegel ist, in der Adressenpuffereingangsstufe angeordnet sein. Ein anderer Aufbau kann ähnlich verwendet werden, wie es später beschrieben wird.The SRAM 300 further includes an address buffer 330 for latching an address signal Ai applied from the microprocessor 200 in synchronization with the internal clock signal intCLK applied from the circuit for synchronizing an internal clock signal 320 and for outputting an internal address signal intAi; a row decoder 340 a, which is activated in synchronization with the internal clock signal Φ1 from the circuit for synchronizing an internal clock signal 320 and decodes the internal address signal intAi from the address buffer 330 , wherein it generates a potential WL of a word line, which corresponds to that by the internal address signal intAi certain memory cell is arranged, enlarged; and a column decoder 340 b activated in synchronization with the internal clock signal Φ1 from the circuit for synchronizing an internal clock signal 320 for decoding the internal address signal intAi from the address buffer 330 and for increasing a potential CSL of a column selection line which corresponds to the column of the internal address signal intAi corresponds to a specific memory cell, and for driving the potential CSL in the selected state. The address buffer 330 latches the address signal Ai, which is asserted when the internal clock signal intCLK changes from the L level to the H level, and outputs the internal row and column address signal intAi. When the internal address signal intAi is latched, the address buffer 330 has interrupted its input and output sections and the current flowing through a circuit receiving the address signal Ai is blocked. When a CMOS inverter is used, no current flows in the CMOS inverter buffer when the potential level of the input / output signal is fixed. Therefore, a transmission gate which is made non-conductive when the internal clock signal intCLK is at the H level can be arranged in the address buffer input stage. Another structure can be used similarly as will be described later.
Der Zeilendecodierer 340a und der Spaltendecodierer 340b empfangen beide parallel das aus dem Adressenpuffer 330 an gelegte interne Adressensignal intAi, führen ein Decodieren aus, wenn sich das interne Taktsignal Φ1 auf den H-Pegel ändert, und treiben die entsprechende Zeile und Spalte in den gewählten Zustand gemäß dem Decodierergebnis. Wenn sich das interne Taktsignal Φ1 auf den L-Pegel ändert, dann ver kleinern der Zeilendecodierer 340a und der Spaltendecodierer 340b beide das Wortleitungspotential WL und das Potential CSL der Spaltenauswahlleitung, welche im gewählten Zustand gewesen sind, auf den Pegel des Massepotentials GND. In dem Zeilendecodierer 340a und dem Spaltendecodierer 340b kann mittels des Taktsignals Φ1 nur die Ausgangstreiberstufe aktiviert/deaktiviert werden.The row decoder 340 a and the column decoder 340 b both receive the internal address signal intAi from the address buffer 330 in parallel, carry out decoding when the internal clock signal Φ1 changes to the H level, and drive the corresponding row and column into the selected state according to the decoding result. If the internal clock signal Φ1 changes to the L level, then the row decoder 340 a and the column decoder 340 b both reduce the word line potential WL and the potential CSL of the column selection line, which have been in the selected state, to the level of the ground potential GND. In the row decoder 340 a and the column decoder 340 b, only the output driver stage can be activated / deactivated by means of the clock signal Φ1.
Der SRAM 300 enthält ferner eine Speicherzellanordnung 350, in welcher in einer Matrix aus Zeilen und Spalten SRAM-Zel len angeordnet sind und welche Speicherzellen 351 enthält, von denen jede 1 bit Daten speichert. Eine Wortleitung 352 ist entsprechend jeder Zeile der Speicherzellen angeordnet, und die in der entsprechenden Zeile angeordneten Speicher zellen sind mit jeder Wortleitung 352 verbunden. Ein Bitlei tungspaar 353 ist entsprechend jeder Spalte der Speicher zellen angeordnet, und die Speicherzellen der entsprechenden Spalte sind mit jedem Bitleitungspaar 353 verbunden. Das Bitleitungspaar 353 hat Bitleitungen 353a und 353b zum Über tragen zueinander komplementärer Datensignale. Das Bitlei tungspaar 353 ist versehen mit einer Bitleitungsausgleichs schaltung 354 zum Ausgleichen von Potentialen BL und /BL der Bitleitungen 353a und 353b auf den Pegel des internen Strom versorgungspotentials intVCC in Synchronisation mit dem in ternen Taktsignal Φ1. Die Bitleitungsausgleichsschaltung 354 ist aktiviert und versorgt die Bitleitungen 353a und 353b mit dem internen Stromversorgungspotential intVCC, wenn die Speicherzellanordnung 350 nicht gewählt ist, das heißt, wenn das interne Taktsignal Φ1 auf dem L-Pegel ist, wobei die Wortleitung 352 und das Bitleitungspaar 353 nicht gewählt sind.The SRAM 300 further includes a memory cell array 350 in which SRAM cells are arranged in a matrix of rows and columns and which memory cells 351 each of which stores 1-bit data. A word line 352 is arranged corresponding to each row of the memory cells, and the memory cells arranged in the corresponding row are connected to each word line 352 . A bit line pair 353 is arranged corresponding to each column of the memory cells, and the memory cells of the corresponding column are connected to each bit line pair 353 . The bit line pair 353 has bit lines 353 a and 353 b for transmitting complementary data signals. The bit line pair 353 is provided with a bit line equalization circuit 354 for equalizing potentials BL and / BL of the bit lines 353 a and 353 b to the level of the internal power supply potential intVCC in synchronization with the internal clock signal Φ1. The bit line equalization circuit 354 is activated and supplies the bit lines 353 a and 353 b with the internal power supply potential intVCC when the memory cell arrangement 350 is not selected, that is, when the internal clock signal Φ1 is at the L level, the word line 352 and the bit line pair 353 are not selected.
Die Speicherzelle 351 enthält ein Lastelement 351c mit gro ßem Widerstand, welches zwischen dem internen Stromversor gungsknoten 300c und einem Speicherungsknoten 351a geschal tet ist; ein Lastelement 351d mit großem Widerstand, welches zwischen dem internen Stromversorgungsknoten 300c und einem Speicherungsknoten 351b geschaltet ist; einen n-Kanal-MOS- Treibertransistor 351e, der zwischen dem Speicherungsknoten 351a und dem Masseknoten 300b geschaltet ist und dessen Gate verbunden ist mit dem Speicherungsknoten 351b; einen n-Ka nal-MOS-Treibertransistor 351h, der zwischen dem Speiche rungsknoten 351b und dem Masseknoten 300b geschaltet ist und dessen Gate verbunden ist mit dem Speicherungsknoten 351a; einen n-Kanal-MOS-Zugriffstransistor 351g, der zwischen der Bitleitung 353a und dem Speicherungsknoten 351a geschaltet ist und dessen Gate verbunden ist mit der Wortleitung 352; und einen n-Kanal-MOS-Zugriffstransistor 351f, der zwischen der Bitleitung 353b und dem Speicherungsknoten 351b geschal tet ist und dessen Gate verbunden ist mit der Wortleitung 352. Jedes der Lastelemente 351c und 351d ist gebildet durch polykristallines Silizium mit großem Widerstand oder durch einen p-Kanal-MOS-Transistor (zum Beispiel einen Dünnfilm transistor), dessen Gate verbunden ist mit dem entsprechen den Speicherungsknoten 351a oder 351b.The memory cell 351 contains a load element 351 c with a large resistance, which is switched between the internal power supply node 300 c and a storage node 351 a; a load element 351 d with high resistance, which is connected between the internal power supply node 300 c and a storage node 351 b; an n-channel MOS driver transistor 351 e, which is connected between the storage node 351 a and the ground node 300 b and whose gate is connected to the storage node 351 b; an n-channel MOS driver transistor 351 h, which is connected between the storage node 351 b and the ground node 300 b and whose gate is connected to the storage node 351 a; an n-channel MOS access transistor 351 g, which is connected between the bit line 353 a and the storage node 351 a and whose gate is connected to the word line 352 ; and an n-channel MOS access transistor 351 f which is connected between the bit line 353 b and the storage node 351 b and whose gate is connected to the word line 352 . Each of the load elements 351 c and 351 d is formed by polycrystalline silicon with high resistance or by a p-channel MOS transistor (for example a thin film transistor), the gate of which is connected to the corresponding storage node 351 a or 351 b.
Die Bitleitungsausgleichsschaltung 354 enthält einen p-Ka nal-Vorladetransistor 354a, der zwischen dem internen Strom versorgungsknoten 300c und der Bitleitung 353a geschaltet ist und an seinem Gate das interne Taktsignal Φ1 empfängt; einen p-Kanal-Vorladetransistor 354b, der zwischen dem in ternen Stromversorgungsknoten 300c und der Bitleitung 353b geschaltet ist und an seinem Gate das interne Taktsignal Φ1 empfängt; und einen p-Kanal-Ausgleichstransistor 354c, der zwischen der Bitleitung 353a und der Bitleitung 353b ge schaltet ist und an seinem Gate das interne Taktsignal Φ1 empfängt. Diese Transistoren 354a, 354b und 354c werden lei tend gemacht, wenn das interne Taktsignal Φ1 den L-Pegel erreicht.The bit line compensation circuit 354 contains a p-channel precharge transistor 354 a, which is connected between the internal power supply node 300 c and the bit line 353 a and receives the internal clock signal Φ1 at its gate; a p-channel precharge transistor 354 b, which is connected between the internal power supply node 300 c and the bit line 353 b and receives the internal clock signal Φ1 at its gate; and a p-channel compensation transistor 354 c, which is connected between the bit line 353 a and the bit line 353 b and receives the internal clock signal Φ1 at its gate. These transistors 354 a, 354 b and 354 c are made conductive when the internal clock signal Φ1 reaches the L level.
Der SRAM 300 enthält ferner eine Steuerschaltung 360, die das Steuersignal CTRL aus dem Mikroprozessor empfängt und ein Lese-/Schreibsteuersignal R/W ausgibt; eine Ein gangs-/Ausgangsschaltung 370 zum Ausführen eines Le sens/Schreibens von Daten aus der und in die gewählte Spei cherzelle auf der durch das Spaltenauswahlsignal CSL aus dem Spaltendecodierer 340 bestimmten Spalte und einen Ein gangs-/Ausgangspuffer 380, der in Reaktion auf das Lese-/Schreibsteuersignal R/W aus der Steuerschaltung 360 und auf das Taktsignal Φ2 aus der Schaltung zum Synchroni sieren eines internen Taktsignals 320 einen Datenein gang/-ausgang zwischen der Eingangs-/Ausgangsschaltung 370 und dem Mikroprozessor 200 als externe Einrichtung ausführt.The SRAM 300 also includes a control circuit 360 which receives the control signal CTRL from the microprocessor and outputs a read / write control signal R / W; an input / output circuit 370 for performing read / write data from and into the selected memory cell on the column determined by the column select signal CSL from the column decoder 340 and an input / output buffer 380 which is responsive to the Read / write control signal R / W from the control circuit 360 and to the clock signal Φ2 from the circuit for synchronizing an internal clock signal 320 executes a data input / output between the input / output circuit 370 and the microprocessor 200 as an external device.
Das Steuersignal CTRL aus dem Mikroprozessor 200 in die Steuerschaltung 360 enthält ein Schreibberechtigungssignal /WE zum Bestimmen eines Datenschreibbetriebsmodus, ein Aus gangsberechtigungssignal /OE, das einen Datenausgangsmodus bestimmt, und ein Chipauswahlsignal CS, das anzeigt, daß der SRAM gewählt ist. Die Steuerschaltung 360 ist aktiviert, wenn das in dem Steuersignal CTRL enthaltene Chipauswahlsi gnal den gewählten Zustand anzeigt, und sie gibt das Lese-/Schreibsteuersignal R/W gemäß dem Schreibberechti gungssignal /WE und dem Ausgangsberechtigungssignal /OE aus.The control signal CTRL from the microprocessor 200 into the control circuit 360 contains a write authorization signal / WE for determining a data write operating mode, an output authorization signal / OE which determines a data output mode, and a chip selection signal CS which indicates that the SRAM is selected. The control circuit 360 is activated when the chip selection signal contained in the control signal CTRL indicates the selected state, and it outputs the read / write control signal R / W in accordance with the write authorization signal / WE and the output authorization signal / OE.
Die Eingangs-/Ausgangsschaltung 370 enthält ein I/O-Lei tungspaar 371 als interne Datenleitung; eine I/O-Gatter schaltung 372, die gemäß dem Spaltenauswahlsignal CSL aus dem Spaltendecodierer 340b das Bitleitungspaar 353, das der durch das Spaltenauswahlsignal CSL bestimmten Spalte ent spricht, mit dem I/O-Leitungspaar 371 verbindet; einen Ab tastverstärker 373, der mit dem I/O-Leitungspaar 371 ver bunden ist und in Reaktion auf das aus der Schaltung zum Synchronisieren eines internen Taktsignals 320 angelegte interne Taktsignal Φ2 und das Lese-/Schreibsteuersignal R/W aus der Steuerschaltung 360 die auf dem I/O-Leitungspaar er zeugte Potentialdifferenz verstärkt, interne Lesedaten RDj erzeugt und sie in den Eingangs-/Ausgangspuffer 380 ausgibt; und eine zwischen dem Eingangs-/Ausgangspuffer 380 und dem I/O-Leitungspaar 371 geschaltete Schreibschaltung 374, die in Reaktion auf das Lese-/Schreibsteuersignal R/W und das interne Taktsignal Φ2 komplementäre Schreibdaten aus den aus dem Eingangs-/Ausgangspuffer 380 beim Schreiben von Daten angelegten internen Schreibdaten WDj erzeugt und sie an das I/O-Leitungspaar 371 anlegt.The input / output circuit 370 includes an I / O line pair 371 as an internal data line; an I / O gate circuit 372, which in accordance with b the bit line 353 that speaks the position determined by the column selection signal CSL column ent, connects to the column selection signal CSL from the column decoder 340 to the I / O line pair 371; From a sense amplifier 373 , which is connected to the pair of I / O lines 371 and in response to the internal clock signal .phi.2 applied from the circuit for synchronizing an internal clock signal 320 and the read / write control signal R / W from the control circuit 360 the I / O line pair he generated potential difference amplified, generated internal read data RDj and outputs them in the input / output buffer 380 ; and a write circuit 374 connected between the input / output buffer 380 and the I / O line pair 371 , which in response to the read / write control signal R / W and the internal clock signal Φ2 complementary write data from that from the input / output buffer 380 at Write data created internal write data WDj generated and applied to the I / O line pair 371 .
Das I/O-Leitungspaar 371 enthält I/O-Leitungen 371a und 371b, die zueinander komplementäre Datensignale übertragen.The I / O line pair 371 contains I / O lines 371 a and 371 b, which transmit complementary data signals.
Die I/O-Gatterschaltung 372 enthält ein für jedes Bitlei tungspaar 353 vorgesehenes I/O-Gatter, das leitend gemacht ist, wenn das Spaltenauswahlsignal CSL aus dem Spaltendeco dierer 340b auf dem H-Pegel ist, was den gewählten Zustand anzeigt. Das I/O-Gatter enthält einen n-Kanal-Gattertransi stor 372a, der zwischen der Bitleitung 353a und der I/O- Leitung 371a vorgesehen ist und an seinem Gate das Spalten auswahlsignal CSL empfängt, und einen n-Kanal-Gattertransi stor 372b, der zwischen der Bitleitung 353b und der I/O- Leitung 371b geschaltet ist und an seinem Gate das Spalten auswahlsignal CSL aus dem Spaltendecodierer 340b empfängt.The I / O gate circuit 372 includes an I / O gate provided for each bit line pair 353 , which is made conductive when the column select signal CSL from the column decoder 340 b is at the H level, which indicates the selected state. The I / O gate contains an n-channel gate transistor 372 a, which is provided between the bit line 353 a and the I / O line 371 a and receives the column selection signal CSL at its gate, and an n-channel Gate transistor 372 b, which is connected between the bit line 353 b and the I / O line 371 b and receives the column selection signal CSL from the column decoder 340 b at its gate.
Wenn das Lese-/Schreibsteuersignal R/W ein Lesen von Daten anzeigt und das interne Taktsignal Φ2 den L-Pegel erreicht, dann wird der Abtastverstärker 373 aktiviert, und er ver stärkt die auf dem I/O-Leitungspaar 371 erzeugte Potential differenz und gibt die internen Lesedaten RDj aus. Andern falls wird der Abtastverstärker 373 deaktiviert. Die Schreibschaltung 374 wird aktiviert, wenn das Lese-/Schreib steuersignal R/W ein Schreiben von Daten anzeigt, und sie erzeugt auf dem I/O-Leitungspaar 371 eine Potentialdiffe renz, die den aus dem Eingangs-/Ausgangspuffer 380 angeleg ten internen Schreibdaten WDj entspricht. When the read / write control signal R / W indicates reading of data and the internal clock signal Φ2 reaches the L level, then the sense amplifier 373 is activated and it amplifies the potential difference generated on the I / O line pair 371 and gives the internal read data RDj. Otherwise, sense amplifier 373 is deactivated. The write circuit 374 is activated when the read / write control signal R / W indicates a write of data, and it generates on the I / O line pair 371 a potential difference which corresponds to the internal write data applied from the input / output buffer 380 WDj corresponds.
Der Eingangs-/Ausgangspuffer 380 erzeugt die externen Lese daten Dj aus den internen Lesedaten RDj aus dem Abtastver stärker 373 und gibt die externen Lesedaten Dj aus, wenn das Lese-/Schreibsteuersignal R/W ein Lesen von Daten anzeigt und das interne Taktsignal Φ2 auf dem L-Pegel ist, und wenn das interne Taktsignal Φ2 auf dem H-Pegel ist, dann ver riegelt er die aus dem Abtastverstärker 373 angelegten Daten RDj und hält die externen Lesedaten Dj. Der Eingangs-/Aus gangspuffer 380 nimmt die externen Schreibdaten Dj auf, wenn das Lese-/Schreibsteuersignal R/W ein Schreiben von Daten anzeigt, und gibt die den externen Schreibdaten Dj entspre chenden internen Schreibdaten WDj aus. Der Betrieb des in Fig. 2 gezeigten SRAM 300 wird unter Bezugnahme auf Fig. 3 kurz beschrieben, welche eine Darstellung der den Betrieb darstellenden Wellenformen ist.The input / output buffer 380 generates the external read data Dj from the internal read data RDj from the sense amplifier 373 and outputs the external read data Dj when the read / write control signal R / W indicates reading of data and the internal clock signal Φ2 the L level, and when the internal clock signal Φ2 is at the H level, then he interlocked ver the voltages applied from the sense amplifier 373 data RDj and holds the external read data Dj. The input / output buffer 380 receives the external write data Dj when the read / write control signal R / W indicates writing data, and outputs the internal write data WDj corresponding to the external write data Dj. The operation of the SRAM 300 shown in FIG. 2 will be briefly described with reference to FIG. 3, which is an illustration of the waveforms representing the operation.
Unter Bezugnahme auf Fig. 3 zeigt das aus dem Mikroprozes sor 200 angelegte Steuersignal CTRL ein Lesen von Daten an und sind die Betriebswellenformen gezeigt, wenn aus dem SRAM 300 Daten gelesen werden.Referring to FIG. 3, the control signal CTRL applied from the microprocessor 200 indicates reading data and the operating waveforms are shown when reading data from the SRAM 300 .
Es wird vorausgesetzt, daß das interne Taktsignal intCLK aus der Schaltung zum Synchronisieren eines internen Taktsignals 320 schon in das externe Taktsignal extCLK eingerastet wor den ist und daher seine Phase synchronisiert ist mit ihm.It is assumed that the internal clock signal intCLK from the circuit for synchronizing an internal clock signal 320 has already been snapped into the external clock signal extCLK and its phase is therefore synchronized with it.
Wie in Fig. 3 in (d) gezeigt, ist das Adressensignal Ai auf eine Adresse ADD0 gesetzt. Wenn das interne Taktsignal intCLK sich zu einer Zeit t1 vom L-Pegel auf den H-Pegel ändert, wie in Fig. 3 in (a) gezeigt, dann verriegelt der Adressenpuffer 330 das Adressensignal Ai als Reaktion auf diese Änderung und gibt das interne Adressensignal intAi aus. Zu dieser Zeit sperrt der Adressenpuffer 330 den Strom ab, welcher durch eine das von außen angelegte Adressensi gnal Ai empfangende Schaltung hindurchfließt. Der Aufbau des Adressenpuffers wird später detailliert beschrieben. As shown in Fig. 3 in (d), the address signal Ai is set to an address ADD0. When the internal clock signal intCLK changes from the L level to the H level at a time t1 as shown in Fig. 3 in (a), the address buffer 330 latches the address signal Ai in response to this change and outputs the internal address signal intAi off. At this time, the address buffer 330 cuts off the current that flows through a the receiving externally applied Adressensi gnal Ai circuit. The structure of the address buffer is described in detail later.
Wenn danach, wie in Fig. 3 in (c) gezeigt, zu einer Zeit t2 das interne Taktsignal Φ2 auf den L-Pegel abnimmt, dann wird der verriegelte Zustand des Eingangs-/Ausgangspuffers 380 gelöst und der das interne Taktsignal Φ2 empfangende Abtast verstärker 373 aktiviert.Thereafter, as shown in Fig. 3 in (c), when the internal clock signal Φ2 decreases to the L level at a time t2, the locked state of the input / output buffer 380 is released and the sense amplifier receiving the internal clock signal Φ2 is released 373 activated.
Wenn unter Bezugnahme auf Fig. 3 in (b) das interne Taktsi gnal Φ1 zu einer Zeit t3 den H-Pegel erreicht, dann wird die Bitleitungsausgleichsschaltung 354 deaktiviert, und sie stoppt den Ausgleichs-/Vorladebetrieb der Bitleitungspaare 353. Als Reaktion auf das interne Taktsignal Φ1 wird der Zeilendecodierer 340a aktiviert, und er decodiert das Zei lenadressensignal, das in dem aus dem Adressenpuffer 330 angelegten internen Adressensignal intAi enthalten ist, so daß das Potential WL der Wortleitung, die der durch die Zei lenadresse bestimmten Zeile entspricht, vergrößert wird, wie in Fig. 3 in (e) gezeigt. Folglich werden die in der Spei cherzelle 351 enthaltenen Zugriffstransistoren 351g und 351f, die mit der gewählten Wortleitung verbunden sind, lei tend gemacht, wobei die in der Speicherzelle 351 gespeicher ten Daten auf das Bitleitungspaar 353 übertragen werden und auf dem Bitleitungspaar 353 eine den gespeicherten Daten entsprechende Potentialdifferenz erzeugt wird.Referring to FIG. 3 in (b), when the internal clock signal Φ1 reaches the H level at a time t3, the bit line equalization circuit 354 is deactivated and it stops the equalization / precharge operation of the bit line pairs 353 . In response to the internal clock signal Φ1, the row decoder 340 is a selected, and decodes the Zei lena dress signal contained in the applied from the address buffer 330 internal address signal intai, so that the potential WL given to the word line, the lena Address of by the Zei Line corresponds to being enlarged as shown in Fig. 3 in (e). Consequently, the cherzelle in the SpeI access transistors contained 351 be 351 g and 351 f, which are connected to the selected word line, made lei tend wherein the gespeicher in the memory cell 351 th data is transferred to the bit line pair 353 and the on bit line pair 353 stored data corresponding potential difference is generated.
Ferner wird in Synchronisation mit der Zunahme des internen Taktsignals Φ1 der das interne Taktsignal Φ1 empfangende Spaltendecodierer 340b aktiviert, und er decodiert das in dem internen Adressensignal intAi aus dem Adressenpuffer 330 enthaltene Spaltenadressensignal, so daß das entsprechende Spaltenauswahlsignal CSL auf den H-Pegel vergrößert wird, wie in Fig. 3 in (f) gezeigt. In der I/O-Gatterschaltung 372 wird in Reaktion auf das Spaltenauswahlsignal CSL aus dem Spaltendecodierer 340b das entsprechend der gewählten Spalte vorgesehene I/O-Gatter leitend gemacht, und es über trägt die Potentialdifferenz, die auf dem der gewählten Spalte entsprechenden Bitleitungspaar 353 erzeugt wird, auf das I/O-Leitungspaar 371. Der Abtastverstärker 373, der in Reaktion auf die Abnahme des internen Taktsignals Φ2 auf den L-Pegel aktiviert wird, verstärkt die auf dem I/O-Leitungs paar 371 erzeugte Potentialdifferenz differenzmäßig, erzeugt die der Potentialdifferenz entsprechenden internen Lesedaten RDj mit dem H-Pegel oder dem L-Pegel und legt sie an den Eingangs-/Ausgangspuffer 380 an. Der Eingangs-/Ausgangspuf fer 380 ist aktiv, wenn das interne Taktsignal Φ2 auf dem L- Pegel ist, und er puffert die aus dem Abtastverstärker 373 angelegten internen Lesedaten RDj und gibt externe Lesedaten d0 aus, wie in Fig. 3 in (g) gezeigt.Furthermore, the internal clock signal Φ1 of Φ1 receiving column decoder activates the internal clock signal 340 b in synchronization with the gain, and decodes the in the internal address signal intai from the address buffer 330 column address signal contained, so that the corresponding column select signal CSL increases to the H level becomes as shown in Fig. 3 in (f). In the I / O gate circuit 372 , in response to the column selection signal CSL from the column decoder 340 b, the I / O gate provided for the selected column is made conductive, and it transmits the potential difference on the bit line pair 353 corresponding to the selected column is generated on the I / O line pair 371 . The sense amplifier 373 , which is activated in response to the decrease of the internal clock signal Φ2 to the L level, amplifies the potential difference generated on the I / O line pair 371 differentially, generates the internal read data RDj corresponding to the potential difference with the H level or the L level and applies them to the input / output buffer 380 . The input / Ausgangspuf fer 380 is active when the internal clock signal Φ2 is at the L level, and it buffers the voltages applied from the sense amplifier 373 internal read data RD j and are external read data D0, as shown in FIG. 3 (g) shown.
Zu einer Zeit t4 nimmt das interne Taktsignal intCLK auf den L-Pegel ab, wie in Fig. 3 in (a) gezeigt, und als Reaktion darauf nimmt das interne Taktsignal Φ2 zu einer Zeit t5 auf den H-Pegel zu, wie in Fig. 3 in (c) gezeigt. Dann verrie gelt der Eingangs-/Ausgangspuffer 380 die Ausgangsdaten d0 und gibt kontinuierlich d0 aus. Inzwischen wird der Abtast verstärker 373 in Synchronisation mit der Zunahme des in ternen Taktsignals Φ2 auf den H-Pegel inaktiv gemacht.At a time t4, the internal clock signal intCLK decreases to the L level as shown in FIG. 3 in (a), and in response, the internal clock signal φ2 increases to the H level at a time t5 as shown in FIG 3 shown in (c).. Then the input / output buffer 380 locks the output data d0 and continuously outputs d0. Meanwhile, the sense amplifier 373 is made inactive in synchronization with the increase in the internal clock signal Φ2 to the H level.
Das interne Taktsignal Φ1 nimmt zu einer Zeit t6 in Reaktion auf die Abnahme des internen Taktsignals intCLK auf den L- Pegel ab, wobei der Zeilendecodierer 340a und der Spaltende codierer 340b beide inaktiv gemacht werden und das Potential WL von allen in der Speicherzellanordnung 350 enthaltenen Wortleitungen 352 und das Spaltenauswahlsignal CSL aus dem Spaltendecodierer 340b auf den den nichtgewählten Zustand anzeigenden L-Pegel gesetzt werden, wie in (e) und (f) der Fig. 3 gezeigt.The internal clock signal Φ1 accepts at a time t6 in response to the decrease of the internal clock signal intCLK to the L level from, the row decoder 340 a and the gap end encoder 340 b are both rendered inactive and the potential WL of all in the memory cell array 350 contained word lines 352 and the column selection signal CSL from the column decoder 340 b are set to the L level indicating the non-selected state, as shown in (e) and (f) of FIG. 3.
Die Bitleitungsausgleichsschaltung 354 wird in Synchronisa tion mit der Abnahme des internen Taktsignals Φ1 aktiv ge macht, und sie gleicht das Bitleitungspaar 353 auf den Pegel des internen Stromversorgungspotentials intVCC aus und lädt es auf den Pegel desselben vor.The bit line equalization circuit 354 is made active in synchronization with the decrease of the internal clock signal Φ1, and it balances the bit line pair 353 to the level of the internal power supply potential intVCC and precharges it to the same level.
Danach wird, wie in Fig. 3 in (d) gezeigt, die Adresse Ai in einen Zustand gesetzt, der eine Adresse add1 anzeigt, auf welche als nächstes zuzugreifen ist, und das interne Taktsignal intCLK ändert sich zu einer Zeit t7 wieder vom L-Pegel auf den H-Pegel, wie in Fig. 3 in (a) gezeigt. Dann wird ein ähnlicher Betrieb ausgeführt, wie er im vorhergehenden Systemzyklus von der Zeit t1 bis zur Zeit t6 ausgeführt wird, und werden zu einer Zeit t10 Daten d1 ausgegeben, die in der durch die Adresse add1 bestimmten Speicherzelle ge speichert sind, wie in Fig. 3 in (g) gezeigt.Thereafter, as shown in Fig. 3 in (d), the address Ai is set to a state indicating an address add1 to be accessed next, and the internal clock signal intCLK changes from the L- again at a time t7. Level to the H level as shown in Fig. 3 in (a). Then, an operation similar to that performed in the previous system cycle from time t1 to time t6 is performed, and data d1 stored in the memory cell designated by the address add1 is output at time t10, as shown in FIG. 3 shown in (g).
Fig. 4 zeigt einen Aufbau eines Abschnitts, der sich auf 1 bit des Adressensignals des in Fig. 2 gezeigten Adressen puffers 330 bezieht. Unter Bezugnahme auf Fig. 4 enthält der Adressenpuffer 330 einen Inverter 330a zum Invertieren eines externen Adressensignals Ai, wenn er aktiviert ist; einen p-Kanal-MOS-Transistor 330b, der in Reaktion auf eine Aktivierung eines internen Taktsignals Φ1 (L-Pegel) den einen Betriebsstromversorgungsknoten des Inverters 330a mit Strom aus einem externen Stromversorgungsknoten 300a ver sorgt; einen n-Kanal-MOS-Transistor 330c, der in Reaktion auf eine Aktivierung eines invertierten Signals /Φ1 des in ternen Taktsignals Φ1 einen Strompfad zwischen einem anderen Stromversorgungsknoten des Inverters 330a und einem Masse knoten 300b bildet; einen Inverter 330d, der ein Ausgangssi gnal aus dem Inverter 330a empfängt; und einen Taktinverter 330e, der aktiviert ist, wenn das interne Taktsignal Φ1 auf dem Hochpegel ist, und das Ausgangssignal aus dem Inverter 330d zur Übertragung in den Eingangsabschnitt des Inverters 330d invertiert und puffert. FIG. 4 shows a structure of a section relating to 1 bit of the address signal of the address buffer 330 shown in FIG. 2. . Referring to Figure 4, the address buffer 330 includes an inverter 330 for inverting a an external address signal Ai, when it is activated; a p-channel MOS transistor 330 b, which in response to activation of an internal clock signal Φ1 (L level) provides the one operating power supply node of the inverter 330 a with current from an external power supply node 300 a; an n-channel MOS transistor 330 c which forms a current path between another power supply node of the inverter 330 a and a ground node 300 b in response to activation of an inverted signal / Φ1 of the internal clock signal Φ1; an inverter 330 d, which receives an output signal from the inverter 330 a; and a clock inverter 330 e, which is activated when the internal clock signal Φ1 is high, and inverts and buffers the output signal from the inverter 330 d for transmission to the input portion of the inverter 330 d.
Der Inverter 330a weist den Aufbau eines gewöhnlichen CMOS- Inverters auf. Der Inverter 330a und die MOS-Transistoren 330b und 330c bilden einen getakteten Inverter. Wenn das in terne Taktsignal F1 auf dem H-Pegel ist, dann werden die MOS-Transistoren 330b und 330c beide nichtleitend gemacht und wird die Stromversorgung im Inverter 330a gesperrt. In zwischen wird in Reaktion auf den H-Pegel des internen Takt signals Φ1 der getaktete Inverter 330e aktiviert und durch die Inverter 330d und 330e eine Verriegelungsschaltung ge bildet. Wenn das interne Taktsignal Φ1 auf dem L-Pegel ist, dann werden die MOS-Transistoren 330b und 330c beide leitend gemacht, wobei der Inverter 330a mit Betriebsstrom versehen wird und so arbeitet, daß er das externe Adressensignal Ai invertiert, puffert und ausgibt.The inverter 330 a has the structure of an ordinary CMOS inverter. The inverter 330 a and the MOS transistors 330 b and 330 c form a clocked inverter. If the internal clock signal F1 is at the H level, then the MOS transistors 330 b and 330 c are both made non-conductive and the power supply in the inverter 330 a is blocked. Meanwhile, in response to the H level of the internal clock signal Φ1, the clocked inverter 330 e is activated and a latch circuit is formed by the inverters 330 d and 330 e. If the internal clock signal Φ1 is at the L level, then the MOS transistors 330 b and 330 c are both made conductive, the inverter 330 a being supplied with operating current and operating in such a way that it inverts, buffers the external address signal Ai outputs.
In diesem Zustand ist der getaktete Inverter 330e inaktiv, während der Inverter 330d das Ausgangssignal aus dem Inver ter 330a invertiert und puffert und das interne Adressensi gnal intAi ausgibt. In diesem Fall wird die Verriegelungs schaltung nicht gebildet und wird gemäß dem externen Adres sensignal Ai das interne Adressensignal intAi ausgegeben.In this state, the clocked inverter 330 e is inactive, while the inverter 330 d inverts and buffers the output signal from the inverter 330 a and outputs the internal address signal intAi. In this case, the locking circuit is not formed and the internal address signal intAi is output in accordance with the external address signal Ai.
Der MOS-Transistor 330b ist mit dem externen Stromversor gungsknoten 300a verbunden, und um den MOS-Transistor 330b nichtleitend zu machen, muß der H-Pegel des internen Taktsi gnals Φ1 auf den Pegel des externen Stromversorgungspoten tials extVCC vergrößert werden. Dies kann durch Verwenden einer einfachen Pegelumwandlungsschaltung leicht verwirk licht werden. Für das invertierte Signal /Φ1 ist keine Pegelumwandlung notwendig.The MOS transistor 330 b is connected to the external power supply node 300 a, and in order to make the MOS transistor 330 b non-conductive, the H level of the internal clock signal Φ1 must be increased to the level of the external power supply potential extVCC. This can be easily realized by using a simple level conversion circuit. No level conversion is necessary for the inverted signal / Φ1.
Wie in Fig. 4 gezeigt, kann der Stromverbrauch in dem Adressenpuffer 330 verkleinert werden durch Vorsehen eines Taktinverters, der in Reaktion auf das interne Taktsignal Φ4 leitend gemacht wird, in der das externe Adressensignal Ai empfangenden Eingangsstufe des Adressenpuffers 330. Da gemäß den entsprechenden internen Taktsignalen Φ1 und Φ2 der Zei lendecodierer 340a, der Spaltendecodierer 340b und der Ab tastverstärker 373 inaktiv gemacht sind, ist es nicht not wendig, diese Schaltungen fortwährend zu aktivieren, und kann der Stromverbrauch im Vergleich zu einem einen gewöhn lichen statischen Betrieb ausführenden Aufbau weiter ver kleinert werden.As shown in FIG. 4, the power consumption in the address buffer 330 can be reduced by providing a clock inverter which is made conductive in response to the internal clock signal Φ4 in the input stage of the address buffer 330 receiving the external address signal Ai. The corresponding internal clock signals Φ1 and Φ2 of Zei lendecodierer since according 340a, the column decoder 340 b and Ab are rendered inactive sense amplifier 373, it is not not manoeuvrable to enable these circuits continually, and the power consumption can be compared to a one Get used structure to carry out the static operation can be further reduced.
Fig. 5 ist ein Schaltbild, das den Aufbau der in Fig. 2 gezeigten Schaltung zum Erzeugen eines internen Stromversor gungspotentials 310a darstellt. Unter Bezugnahme auf Fig. 5 enthält die Schaltung zum Erzeugen eines internen Stromversorgungspotentials 310a eine Strom aus einem Stromversor gungsknoten 312 empfangende Konstantspannungsschaltung 311 zum Ausgeben eines internen Stromversorgungspotentials intVCC mit einem Pegel eines konstanten Referenzpotentials Vref an einem internen Stromversorgungsknoten 300c und eine Stromversorgungsschaltung 316, die den Betrag des in den Stromversorgungsknoten 312 gelieferten Stroms gemäß einer Differenz zwischen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref einstellt. Hier wird das Potential gemessen unter Bezugnahme auf das Massepoten tial. Fig. 5 is a circuit diagram showing the structure of the circuit shown in Fig. 2 for generating an internal power supply potential 310 a. With reference to FIG. 5, the circuit for generating an internal power supply potential 310 a contains a constant voltage circuit 311 receiving current from a power supply node 312 for outputting an internal power supply potential intVCC with a level of a constant reference potential Vref at an internal power supply node 300 c and a power supply circuit 316 , which adjusts the amount of current supplied to the power supply node 312 according to a difference between the internal power supply potential intVCC and the reference potential Vref. Here the potential is measured with reference to the mass potential.
Die Konstantspannungsschaltung 311 enthält eine ein externes Stromversorgungspotential extVCC und das Massepotential GND empfangende Referenzpotentialerzeugungsschaltung 313 zum Ausgeben eines konstanten Referenzpotentials Vref (zum Bei spiel 3 V, wenn extVCC = 5 V), das durch eine Schwankung des externen Stromversorgungspotentials extVCC nicht beeinflußt wird; eine das Referenzpotential Vref aus der Referenzpoten tialerzeugungsschaltung 313 und das interne Stromversor gungspotential intVCC vergleichende Differenzverstärker schaltung 314 zum Ausgeben eines der Differenz zwischen ihnen entsprechenden Treibersteuersignals DRV und einen durch einen p-Kanal-MOS-Transistor gebildeten Treibertransi stor 315, der zwischen dem Stromversorgungsknoten 312 und dem internen Stromversorgungsknoten 300c geschaltet ist und dessen Gate so geschaltet ist, daß es das Treibersteuersi gnal DRV aus der Differenzverstärkerschaltung 314 empfängt. Wenn das interne Stromversorgungspotential intVCC kleiner als das Referenzpotential Vref ist, dann verkleinert die Differenzverstärkerschaltung 314 den Potentialpegel des Treibersteuersignals DRV. Wenn das interne Stromversorgungs potential intVCC größer als das Referenzpotential Vref ist, dann vergrößert die Differenzverstärkerschaltung 314 den Po tentialpegel des Treibersteuersignals DRV. Das Treiber steuersignal DRV ändert sich in analoger Art und Weise. The constant voltage circuit 311 contains a reference potential generation circuit 313 receiving an external power supply potential extVCC and the ground potential GND for outputting a constant reference potential Vref (for example 3 V if extVCC = 5 V) which is not influenced by a fluctuation in the external power supply potential extVCC; a differential amplifier circuit 314 comparing the reference potential Vref from the reference potential generating circuit 313 and the internal power supply potential intVCC for outputting a driver control signal DRV corresponding to the difference between them, and a driver transistor 315 formed by a p-channel MOS transistor, which is between the power supply node 312 and the internal power supply node 300 c is connected and the gate is switched so that it receives the driver control signal DRV from the differential amplifier circuit 314 . If the internal power supply potential INTVCC is smaller than the reference potential Vref, then the differential amplifier circuit 314 decreases the potential level of the driver control signal DRV. If the internal power supply potential intVCC is larger than the reference potential Vref, then the differential amplifier circuit 314 increases the potential level of the driver control signal DRV. The driver control signal DRV changes in an analog manner.
Die Referenzpotentialerzeugungsschaltung 313 enthält eine zwischen dem externen Stromversorgungsknoten 300a und einem Referenzpotentialknoten 313a geschaltete Konstantstromschal tung 313b, die ungeachtet einer Schwankung des externen Stromversorgungspotentials extVCC einen Konstantstrom lie fert, und ein Widerstandselement 313c, das zwischen dem Re ferenzpotentialknoten 313a und dem Masseknoten 300b geschal tet ist. Das Referenzpotential Vref wird an dem Referenzpo tentialknoten 313a ausgegeben.The reference potential generation circuit 313 includes a between the external power supply node 300 a and a reference potential node 313 a switched constant current TIC 313 b, the fert irrespective of a fluctuation of the external power supply potential extVCC lie a constant current and a resistance element 313 c, the conference potential node between the Re 313 a and the Earth node 300 b is switched. The reference potential Vref is output at the reference potential node 313 a.
Die Konstantstromschaltung 313b enthält einen p-Kanal-MOS- Transistor 313bc, der zwischen dem externen Stromversor gungsknoten 300a und einem Knoten 313ba geschaltet ist und dessen Gate verbunden ist mit einem Knoten 313bb; einen n- Kanal-MOS-Transistor 313be, der zwischen dem Knoten 313ba und dem Masseknoten 300b geschaltet ist und dessen Gate ver bunden ist mit einem Knoten 313bd; ein Widerstandselement 313bf, das zwischen dem externen Stromversorgungsknoten 300a und dem Knoten 313bb geschaltet ist; einen p-Kanal-MOS-Tran sistor 313bg, der zwischen den Knoten 313bb und 313bd ge schaltet ist und dessen Gate verbunden ist mit dem Knoten 313ba; einen n-Kanal-MOS-Transistor 313bh, der zwischen dem Knoten 313bd und dem Masseknoten 300b geschaltet ist und dessen Gate verbunden ist mit dem Knoten 313bd; und einen p- Kanal-MOS-Transistor 313bi, der zwischen dem externen Strom versorgungsknoten 300a und dem Referenzpotentialknoten 313a geschaltet ist und dessen Gate verbunden ist mit dem Knoten 313bb.The constant current circuit 313 b contains a p-channel MOS transistor 313 bc, which is connected between the external power supply node 300 a and a node 313 ba and whose gate is connected to a node 313 bb; an n-channel MOS transistor 313 be connected between the node 313 ba and the ground node 300 b and the gate of which is connected to a node 313 bd; a resistance element 313 bf, which is connected between the external power supply node 300 a and the node 313 bb; a p-channel MOS transistor 313 bg, which is connected between nodes 313 bb and 313 bd and whose gate is connected to node 313 ba; an n-channel MOS transistor 313 bh connected between node 313 bd and ground node 300 b and having its gate connected to node 313 bd; and a p-channel MOS transistor 313 bi, which is connected between the external power supply node 300 a and the reference potential node 313 a and whose gate is connected to the node 313 bb.
Bei der Konstantstromschaltung 313b weist das Widerstands element 313bf einen relativ großen Widerstandswert auf, und es versorgt die MOS-Transistoren 313bg und 313bh mit einem kleinen Strom. Die MOS-Transistoren 313bh und 313be bilden eine Stromspiegelschaltung, und ein Spiegelstrom des durch den MOS-Transistor 313bh hindurchfließenden Stroms fließt durch den MOS-Transistor 313be hindurch. Der durch den MOS- Transistor 313be hindurchfließende Strom wird aus dem MOS- Transistor 313bc geliefert. Die Stromtreibfähigkeit des MOS- Transistors 313bc ist groß gemacht, und die Source-Gate- Spannung des MOS-Transistors 313bc, das heißt die Potential differenz zwischen dem internen Stromversorgungsknoten 300a und dem Knoten 313bb, ist auf den Absolutwert /Vthp/ des Schwellen-MOS-Transistors 313bc festgesetzt. Daher ist der durch das Widerstandselement 313bf hindurchfließende Strom I gegeben durch /Vthp/.R(313ef)-1, wobei R(313ef) den Wider standswert des Widerstandselements 313ef bezeichnet. Der Strom I hat einen konstanten Stromwert, der von dem externen Stromversorgungspotential extVCC nicht abhängt. Wenn der Strom I zunimmt, dann nimmt der durch die MOS-Transistoren 313bg und 313bh hindurchfließende Strom zu, nimmt der durch den MOS-Transistor 313be hindurchfließende Strom zu, nimmt das Potential am Knoten 313ba zu (da der Drainstrom des MOS- Transistors 313be bestimmt ist durch das Potential am Knoten 313ba), wobei der durch den MOS-Transistor 313bg hindurch fließende Strom folglich verkleinert, das Potential am Knoten 313bb vergrößert und der durch den MOS-Transistor 313bc hindurchfließende Strom verkleinert wird. Wenn der durch das Widerstandselement 313bf hindurchfließende Strom abnimmt, dann nimmt das Potential am Knoten 313ba ab, wird der Leitwert des MOS-Transistors 313bg vergrößert, wird aus dem Knoten 313bb ein größerer Strombetrag gezogen, wobei folglich das Potential am Knoten 313bb verkleinert und der Strom durch den MOS-Transistor 313bc vergrößert wird. Durch die Rückkopplungssteuerung der MOS-Transistoren 313bg, 313bh und 313be wird der durch den MOS-Transistor 313bc und das Widerstandselement 313bf hindurchfließende Strom konstant gemacht. Der Knoten 313bb ist mit dem Gate der MOS-Transi storen 313bi und 313bc verbunden. Daher fließt wie im MOS- Transistor 313bc durch den MOS-Transistor 313bi hindurch ein Konstantstrom. Das Referenzpotential Vref ist bestimmt durch den aus dem MOS-Transistor 313bi gelieferten Strom und den Widerstandswert des Widerstandselements 313c. Da der durch den MOS-Transistor 313bi hindurchfließende Strom einen kon stanten Wert hat, der von dem externen Stromversorgungspo tential extVCC nicht abhängt, weist das Referenzpotential Vref auch ein konstantes Potential auf, das von dem externen Stromversorgungspotential extVCC nicht abhängt.In the constant current circuit 313 b, the resistance element 313 bf has a relatively large resistance value, and it supplies the MOS transistors 313 bg and 313 bh with a small current. The MOS transistors 313 bh and 313 be a current mirror circuit, and a mirror current of the current flowing through the MOS transistor 313 bh flows through the MOS transistor 313 be. The current flowing through the MOS transistor 313 be supplied from the MOS transistor 313 bc. The current driving capability of the MOS transistor 313 bc is made large, and the source-gate voltage of the MOS transistor 313 bc, that is to say the potential difference between the internal power supply node 300 a and the node 313 bb, is at the absolute value / Vthp / of the threshold MOS transistor 313 bc. Therefore, the current I flowing through the resistance element 313 bf is given by /Vthp/.R ( 313 ef) -1 , where R ( 313 ef) denotes the resistance value of the resistance element 313 ef. The current I has a constant current value, which does not depend on the external power supply potential extVCC. If the current I increases, then the current flowing through the MOS transistors 313 bg and 313 bh increases, the current flowing through the MOS transistor 313 increases, the potential at the node 313 ba increases (since the drain current of the MOS - Transistors 313 be determined by the potential at node 313 ba), the current flowing through MOS transistor 313 bg thus being reduced, the potential at node 313 bb being increased and the current flowing through MOS transistor 313 bc being reduced , When the current flowing through the resistance element 313 bf decreases, the potential at the node 313 ba decreases, the conductance of the MOS transistor 313 bg is increased, a larger amount of current is drawn from the node 313 bb, the potential at the node 313 consequently bb is reduced and the current through the MOS transistor 313 bc is increased. Through the feedback control of the MOS transistors 313 bg, 313 bh and 313 be, the current flowing through the MOS transistor 313 bc and the resistance element 313 bf is made constant. The node 313 bb is connected to the gate of the MOS transistors 313 bi and 313 bc. Therefore, as in the MOS transistor 313 bc, a constant current flows through the MOS transistor 313 bi. The reference potential Vref is determined by the current supplied from the MOS transistor 313 bi and the resistance value of the resistance element 313 c. Since the current flowing through the MOS transistor 313 bi has a constant value that does not depend on the external power supply potential extVCC, the reference potential Vref also has a constant potential that does not depend on the external power supply potential extVCC.
Die Differenzverstärkerschaltung 314 enthält einen p-Kanal- MOS-Transistor 314c, der zwischen dem externen Stromversor gungsknoten 300a und einem ein Treibersteuersignal DRV aus gebenden Ausgangsknoten 314a geschaltet ist und dessen Gate verbunden ist mit einem Knoten 314b; einen n-Kanal-MOS-Tran sistor 314e, der zwischen dem Knoten 314a und einem Knoten 314d geschaltet ist und dessen Gate so geschaltet ist, daß es das Referenzpotential Vref empfängt; einen p-Kanal-MOS- Transistor 314f, der zwischen dem externen Stromversorgungs knoten 300a und dem Knoten 314b geschaltet ist und dessen Gate verbunden ist mit dem Knoten 314b; einen n-Kanal-MOS- Transistor 314g, der zwischen den Knoten 314b und 314d ge schaltet ist und dessen Gate so geschaltet ist, daß es das interne Stromversorgungspotential intVCC empfängt; und einen n-Kanal-MOS-Transistor 314h, der zwischen dem Knoten 314d und dem Masseknoten 300b geschaltet ist und dessen Gate ver bunden ist mit dem externen Stromversorgungsknoten 300a. Die MOS-Transistoren 314c und 314f bilden eine Stromspiegel schaltung, die MOS-Transistoren 314e und 314g bilden eine Differenzstufe zum Vergleichen der an ihr jeweiliges Gate angelegten Potentiale, und der MOS-Transistor 314h dient als Konstantstromquelle zum Liefern eines relativ großen Kon stantstroms gemäß dem an das Gate angelegten externen Strom versorgungspotential extVCC. Die Differenzverstärkerschal tung 314 hat den Aufbau einer Stromspiegeltyp-Differenzver stärkerschaltung, deren positiver Eingang (+) das Gate des MOS-Transistors 314g und deren negativer Eingang (-) das Gate des MOS-Transistors 314e ist. Das Signal DRV ändert sich in digitaler Art und Weise.The differential amplifier circuit 314 includes a p-channel MOS transistor 314 c, the supply node between the external Stromversor 300 a and a driving control signal DRV from imaging output node 314 a is connected and whose gate is connected to a node 314 b; an n-channel MOS transistor 314 e, which is connected between the node 314 a and a node 314 d and whose gate is connected such that it receives the reference potential Vref; a p-channel MOS transistor 314 f, which is connected between the external power supply node 300 a and the node 314 b and whose gate is connected to the node 314 b; an n-channel MOS transistor 314 g which is connected between nodes 314 b and 314 d and whose gate is connected so that it receives the internal power supply potential intVCC; and an n-channel MOS transistor 314 h, which is connected between the node 314 d and the ground node 300 b and the gate of which is connected to the external power supply node 300 a. The MOS transistors 314 c and 314 f form a current mirror circuit, the MOS transistors 314 e and 314 g form a differential stage for comparing the potentials applied to their respective gates, and the MOS transistor 314 h serves as a constant current source for supplying a relative large constant current according to the external power supply potential extVCC applied to the gate. The differential amplifier circuit 314 has the structure of a current mirror-type differential amplifier circuit whose positive input (+) is the gate of the MOS transistor 314 g and whose negative input (-) is the gate of the MOS transistor 314 e. The DRV signal changes in a digital manner.
Die Stromversorgungsschaltung 316 stellt den dem Stromver sorgungsknoten 312 gelieferten Strom gemäß der Differenz zwischen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref ein, so daß ein Unterschreiten und ein Überschreiten des internen Stromversorgungspotentials intVCC bezüglich des Referenzpotentials Vref minimiert wird. Die Stromversorgungsschaltung 316 enthält einen p- Kanal-Stromsteuertransistor 316a, der zwischen dem externen Stromversorgungsknoten 300a und dem Stromversorgungsknoten 312 geschaltet ist; und eine das Referenzpotential Vref aus der Referenzpotentialerzeugungsschaltung 313 und das interne Stromversorgungspotential intVCC am internen Stromversor gungsknoten 300c empfangende Stromsteuerschaltung 316b zum Einstellen eines Gatepotentials Vg des p-Kanal-Stromsteuer transistors 316a. Die Stromsteuerschaltung 316b verkleinert das Gatepotential Vg des Stromsteuertransistors 316a, wenn das Unterschreiten des internen Stromversorgungspotentials intVCC bezüglich des Referenzpotentials Vref größer wird, und wenn das Überschreiten größer wird, dann vergrößert sie das Gatepotential Vg des Stromsteuertransistors 316a.The power supply circuit 316 adjusts the current supplied to the power supply node 312 according to the difference between the internal power supply potential intVCC and the reference potential Vref, so that a shortfall and an overshoot of the internal power supply potential intVCC with respect to the reference potential Vref is minimized. The power supply circuit 316 contains a p-channel current control transistor 316 a, which is connected between the external power supply node 300 a and the power supply node 312 ; and a current control circuit 316 b receiving the reference potential Vref from the reference potential generation circuit 313 and the internal power supply potential intVCC at the internal power supply node 300 c for setting a gate potential Vg of the p-channel current control transistor 316 a. The current control circuit 316 b reduces the gate potential Vg of the current control transistor 316 a when the drop below the internal power supply potential intVCC with respect to the reference potential Vref increases, and when the excess increases, then it increases the gate potential Vg of the current control transistor 316 a.
Die Stromsteuerschaltung 316b enthält eine Vergleichsschal tung 316bc zum Vergleichen des internen Stromversorgungspo tentials intVCC und des Referenzpotentials Vref; eine La dungspumpschaltung 316bg zum Einstellen des Gatepotentials Vg des Stromsteuertransistors 316a gemäß einem Ausgangspo tential Va aus der Vergleichsschaltung 316bc und ein Schlei fenfilter 316bi, das zwischen dem Gate des Stromsteuertran sistors 316a und dem Masseknoten 300b geschaltet ist. Die Vergleichsschaltung 316bc enthält Differenzverstärkerschal tungen 316ba und 316bb mit demselben Aufbau wie die in der Konstantspannungsschaltung 311 enthaltene Differenzverstär kerschaltung 314. Jede der Differenzverstärkerschaltungen 316ba und 316bb gibt ein Signal Va aus, das den L-Pegel er reicht, wenn das interne Stromversorgungspotential intVCC größer als das Referenzpotential Vref ist, und das den H- Pegel erreicht, wenn das interne Stromversorgungspotential intVCC kleiner als das Referenzpotential Vref ist.The current control circuit 316 b contains a comparison circuit 316 bc for comparing the internal power supply potential intVCC and the reference potential Vref; a charge pump circuit 316 bg for adjusting the gate potential Vg of the current control transistor 316 a according to an output potential Va from the comparison circuit 316 bc and a loop filter 316 bi which is connected between the gate of the current control transistor 316 a and the ground node 300 b. The comparison circuit 316 bc contains differential amplifier circuits 316 ba and 316 bb with the same structure as the differential amplifier circuit 314 contained in the constant voltage circuit 311 . Each of the differential amplifier circuits 316 ba and 316 bb outputs a signal Va which reaches the L level when the internal power supply potential intVCC is larger than the reference potential Vref and which reaches the H level when the internal power supply potential intVCC is smaller than that Reference potential Vref is.
Die Ladungspumpschaltung 316bg enthält einen p-Kanal-MOS- Transistor 316be, der zwischen dem externen Stromversor gungsknoten 300 und einem mit dem Gate des Stromsteuertran sistors 316a verbundenen Knoten 316bd geschaltet ist und dessen Gate verbunden ist mit dem Ausgang der Differenzver stärkerschaltung 316ba, und einen n-Kanal-MOS-Transistor 316bf, der zwischen dem Knoten 316bd und dem Masseknoten 300b geschaltet ist und dessen Gate so geschaltet ist, daß es das Ausgangspotential Va der Differenzverstärkerschaltung 316bb empfängt.The charge pump circuit 316 bg contains a p-channel MOS transistor 316 be connected between the external power supply node 300 and a node connected to the gate of the Stromsteuertran transistor 316 a node 316 bd and the gate of which is connected to the output of the differential amplifier circuit 316 ba, and an n-channel MOS transistor 316 bf, which is connected between the node 316 bd and the ground node 300 b and whose gate is connected such that it receives the output potential Va of the differential amplifier circuit 316 bb.
Das Schleifenfilter 316bi enthält einen Kondensator 316bh, der zwischen dem Knoten 316bd und dem Masseknoten 300b ge schaltet ist und eine plötzliche Änderung des Gatepotentials Vg unterdrückt. Der Betrieb der in Fig. 5 gezeigten Schal tung zum Erzeugen eines internen Stromversorgungspotentials 310a wird kurz beschrieben.The loop filter 316 bi contains a capacitor 316 bh, which is connected between the node 316 bd and the ground node 300 b ge and suppresses a sudden change in the gate potential Vg. The operation of the circuit shown in Fig. 5 for generating an internal power supply potential 310 a will be briefly described.
Wenn das externe Stromversorgungspotential extVCC in einem Bereich von etwa 5 V bis etwa 2 V ist, dann arbeitet die Re ferenzpotentialerzeugungsschaltung 313 stabil, wobei aus der Stromsteuerschaltung 316b ein Konstantstrom geliefert wird und das aus der Referenzpotentialerzeugungsschaltung 313 ausgegebene Referenzpotential Vref folglich ungeachtet einer Schwankung des externen Stromversorgungspotentials extVCC auf einem konstanten Potentialpegel gehalten wird. Die Dif ferenzverstärkerschaltung 314 empfängt das Referenzpotential Vref und das interne Stromversorgungspotential intVCC und vergleicht diese. Wenn eine interne Schaltungseinrichtung wie beispielsweise die Decodierer 340a und 340b, die mit dem internen Stromversorgungsknoten 300c und der Speicherzelle 351 verbunden sind, arbeiten und Strom verbrauchen und wenn das interne Stromversorgungspotential intVCC kleiner als das Referenzpotential Vref wird (das heißt, wenn ein Unter schreiten vorhanden ist), dann nimmt das aus dem Ausgangs knoten 314a ausgegebene Treibersteuersignal DRV ab und ver größert den Leitwert des Treibertransistors 315. Der Trei bertransistor 315 versorgt den internen Stromversorgungs knoten 300c gemäß dem vergrößerten Leitwert mit einem großen Strombetrag, wodurch das interne Stromversorgungspotential intVCC zunimmt. Wenn durch die Stromversorgung das interne Stromversorgungspotential intVCC größer als das Referenzpotential Vref wird (wenn ein Überschreiten vorhanden ist), dann vergrößert die Differenzverstärkerschaltung 314 das Treibersteuersignal DRV und verkleinert sie den Leitwert des Treibertransistors 315, so daß der Betrag der Stromlieferung in den internen Stromversorgungsknoten 300c verkleinert wird. Wenn zu dieser Zeit die interne Schaltung im Betrieb ist, dann wird durch die arbeitende interne Schaltungsein richtung das interne Stromversorgungspotential intVCC ver braucht, und daher wird es kleiner. Wenn die Stromlieferung in den Stromversorgungsknoten 312 klein ist, dann nimmt das interne Stromversorgungspotential intVCC, das kleiner als das Referenzpotential Vref wurde, nicht mit großer Schnel ligkeit zu, und daher wird das Unterschreiten größer. Wenn inzwischen der in den Stromversorgungsknoten 312 gelieferte Strom vergrößert wird, dann nimmt mit großer Schnelligkeit das interne Stromversorgungspotential intVCC zu, und daher wird das Überschreiten größer. Die Erzeugung des Unter schreitens und des Überschreitens wird unter Bezugnahme auf die Fig. 6 und 7 beschrieben.When the external power supply potential extVCC is in a range from about 5 V to about 2 V, the Re operates ferenz potential generating circuit 313 stably, and b from the current control circuit 316, a constant current is supplied and the output from the reference potential generation circuit 313 the reference potential Vref consequently regardless of a variation of the external power supply potential extVCC is kept at a constant potential level. The differential amplifier circuit 314 receives the reference potential Vref and the internal power supply potential intVCC and compares them. If an internal circuitry such as the decoder 340 a and 340 b, c with the internal power supply node 300 and the memory cell are connected 351, operate and consume power and when the internal power supply potential INTVCC becomes smaller than the reference potential Vref (that is, when a Under step is present), then the driver control signal DRV output from the output node 314 a decreases and increases the conductance of the driver transistor 315 . The driver transistor 315 supplies the internal power supply node 300 c with a large amount of current in accordance with the increased conductance, as a result of which the internal power supply potential intVCC increases. When the internal power supply potential intVCC becomes greater than the reference potential Vref through the power supply (if there is an overshoot), then the differential amplifier circuit 314 increases the driver control signal DRV and decreases the conductance of the driver transistor 315 so that the amount of current supply to the internal power supply nodes 300 c is reduced. If the internal circuit is in operation at this time, the internal power supply potential intVCC is consumed by the working internal circuit device, and therefore it becomes smaller. If the power supply in the power supply nodes 312 is small, then the internal power supply potential intVCC, which has become smaller than the reference potential Vref, does not increase with great speed, and therefore the undershoot increases. Meanwhile, if the current supplied to the power supply node 312 is increased, the internal power supply potential intVCC increases with great speed, and therefore the overshoot becomes larger. The generation of the undershoot and the overshoot will be described with reference to FIGS. 6 and 7.
Fig. 6 ist eine Timingdarstellung, welche den Betrieb der Stromversorgungsschaltung 316 zeigt, wenn ein starkes Unter schreiten des internen Stromversorgungspotentials intVCC vorhanden ist. Wenn in einer Zeit t1 bis t2 das Unterschrei ten des internen Stromversorgungspotentials intVCC stärker wird, wie in (a) der Fig. 6 gezeigt, dann wird das Aus gangspotential Va aus den in der Vergleichsschaltung 316bc enthaltenen Differenzverstärkerschaltungen 316ba und 316bb für einen großen Zeitabschnitt auf dem H-Pegel gehalten, wie in (b) der Fig. 6 gezeigt, und wird jener Zeitabschnitt größer, in welchem der in der Ladungspumpschaltung 316bg enthaltene p-Kanal-MOS-Transistor 316be nichtleitend und der n-Kanal-MOS-Transistor 316bf leitend gemacht ist. Daher wird, wie in (c) der Fig. 6 gezeigt, durch die Leitung des MOS-Transistors 316bf der Ladungspumpschaltung 316bg das Po tential Vg an dem Stromsteuertransistor 316a entladen, und es nimmt bedeutsam ab. Im Ergebnis wird der Leitwert des Stromsteuertransistors 316a vergrößert, wobei ein aus dem externen Stromversorgungsknoten 300a in den Stromversor gungsknoten 312 gelieferter Strom Is größer wird, wie in (d) der Fig. 6 gezeigt, und daher mit großer Schnelligkeit das interne Stromversorgungspotential intVCC vergrößert wird. In einer Zeit t2 bis t3 nimmt das interne Stromversorgungspo tential intVCC so zu, daß es aufgrund dieses großen Strombe trags größer als das Referenzpotential Vref wird. Durch die Funktion der Differenzverstärkerschaltung 316bc wird folg lich in diesem Zeitabschnitt das Gatepotential Vg vergrößert gehalten und der Betrag des gelieferten Stroms verkleinert. Da zu dieser Zeit die Differenz zwischen dem internen Strom versorgungspotential intVCC und dem Referenzpotential Vref klein ist, ist der Betrag der Änderung des in den Stromver sorgungsknoten 312 gelieferten Stroms Is durch den Strom steuertransistor 316a hindurch klein, und daher wird das Unterschreiten des internen Stromversorgungspotentials intVCC in einem Zeitabschnitt von t3 bis t4 kleiner gemacht. Nach dem Zeitpunkt t2, zu dem ein großes Unterschreiten des internen Stromversorgungspotentials intVCC unterdrückt ist, wird der Zeitabschnitt, in dem der L-Pegel und der H-Pegel des Ausgangspotentials Va aus jeder der Differenzverstärker schaltungen 316ba und 316bb vorhanden ist, etwa gleichgroß gemacht. Durch die Funktion des Schleifenfilters 316bi ändern sich das Gatepotential Vg des Stromsteuertransistors 316a und der Versorgungsstrom Is nicht sehr stark, wie in (c) und (d) der Fig. 6 gezeigt, aber sie werden auf einem jeweils etwa konstanten Wert beibehalten. Während dieses Zeitabschnitts schwingt das interne Stromversorgungspoten tial intVCC mit kleiner Amplitude. Doch die Schwingung wird aufgrund eines parasitären Widerstands oder einer parasi tären Stabilisierungskapazität, die mit dem internen Strom versorgungsknoten 300c verbunden sind, geglättet, und es wird ein internes Stromversorgungspotential intVCC mit dem Pegel des Referenzpotentials Vref ausgegeben. Fig. 6 is a timing chart showing the operation of the power supply circuit 316 when the internal power supply potential intVCC is too low. If the undershoot of the internal power supply potential intVCC becomes stronger in a time t1 to t2, as shown in (a) of FIG. 6, then the output potential Va from the differential amplifier circuits 316 ba and 316 bb contained in the comparison circuit 316 bc becomes one large period is kept at the H level as shown in (b) of FIG. 6, and the period becomes larger in which the p-channel MOS transistor 316 contained in the charge pump circuit 316 bg is non-conductive and the n-channel -MOS transistor 316 bf is made conductive. Therefore, as shown in (c) of FIG. 6, by conducting the MOS transistor 316 bf of the charge pump circuit 316 bg, the potential Vg at the current control transistor 316 a is discharged, and it decreases significantly. As a result, the conductance of the current control transistor 316 a is increased, whereby a current Is supplied from the external power supply node 300 a to the power supply node 312 becomes larger, as shown in (d) of FIG. 6, and therefore the internal power supply potential intVCC with great speed is enlarged. In a time t2 to t3, the internal power supply potential intVCC increases so that it becomes larger than the reference potential Vref due to this large amount of current. Through the function of the differential amplifier circuit 316 bc, the gate potential Vg is consequently kept increased in this time period and the amount of the current supplied is reduced. At this time, since the difference between the internal power supply potential intVCC and the reference potential Vref is small, the amount of change in the current Is supplied to the power supply node 312 through the current control transistor 316 a is small, and therefore the shortfall of the internal power supply potential becomes small intVCC made smaller in a period from t3 to t4. After the time t2, at which a large drop below the internal power supply potential intVCC is suppressed, the period in which the L level and the H level of the output potential Va from each of the differential amplifier circuits 316 ba and 316 bb are approximately the same made. The function of the loop filter 316 bi does not change the gate potential Vg of the current control transistor 316 a and the supply current Is very much, as shown in (c) and (d) of FIG. 6, but they are maintained at an approximately constant value in each case. During this period, the internal power supply potential intVCC oscillates with a small amplitude. However, the vibration is smoothed due to a parasitic resistance or a parasitic stabilizing capacitance connected to the internal power supply node 300 c, and an internal power supply potential intVCC with the level of the reference potential Vref is output.
Der Betrieb, wenn das Überschreiten des internen Stromver sorgungspotentials intVCC größer wird, wird unter Bezugnahme auf die Timingdarstellung der Fig. 7 beschrieben. The operation when the internal power supply potential intVCC becomes larger will be described with reference to the timing chart of FIG. 7.
Wenn in einer Zeit t1 bis t2 in Fig. 7 in (a) das Über schreiten des internen Stromversorgungspotentials intVCC groß wird, dann wird das Ausgangssignal Va der Differenzver stärkerschaltungen 316ba und 316bb der Vergleichsschaltung 316bc für einen großen Zeitabschnitt auf dem L-Pegel gehal ten, wie in (b) der Fig. 7 gezeigt, und wird folglich jener Zeitabschnitt größer, in welchem in der Ladungspumpschaltung 316bg der p-Kanal-MOS-Transistor 316be leitend und der n- Kanal-MOS-Transistor 316bf nichtleitend gemacht ist. Durch den p-Kanal-MOS-Transistor 316be, der in den leitenden Zu stand gesetzt ist, nimmt das Gatepotential Vg des Strom steuertransistors 316a bedeutsam zu, wie in (c) der Fig. 7 gezeigt. Folglich wird der durch den Stromsteuertransistor 316a hindurch in den Stromversorgungsknoten 312 gelieferte Strom Is kleiner, wie in Fig. 7 in (d) gezeigt, und wird eine Potentialzunahme des internen Stromversorgungspoten tials intVCC unterdrückt. Durch den verkleinerten Versor gungsstrom nimmt das interne Stromversorgungspotential intVCC ab, und wenn es zur Zeit t2 das Referenzpotential Vref wird, dann wird das Gatepotential Vg wieder mittels der Ladungspumpschaltung 316bg verkleinert, so daß der Versor gungsstrom Is ein wenig vergrößert wird, um das Unterschrei ten zu unterdrücken. Folglich kann das Überschreiten in einem Zeitabschnitt von t3 bis t4 ausreichend klein gemacht werden. In dem stabilen Zustand nach dem Zeitpunkt t2 werden die Zeitabschnitte, in denen das Ausgangspotential Va aus den Differenzverstärkerschaltungen 316ba und 316bb auf dem L-Pegel und dem H-Pegel gehalten wird, kürzer gemacht, so daß sie etwa gleichgroß sind, wie in Fig. 7 in (d) gezeigt, und daher ändern sich der Versorgungsstrom Is und das Gate potential Vg des Stromsteuertransistors 316a kaum, wie in (c) und (d) der Fig. 7 gezeigt. Folglich wird in ähnlicher Art und Weise wie zur Zeit der Erzeugung des starken Unter schreitens das interne Stromversorgungspotential intVCC auf dem Pegel des Referenzpotentials Vref beibehalten. If at a time t1 to t2 in FIG. 7 (a) the exceeding of the internal power supply potential INTVCC becomes large, the output signal Va is the Differenzver more circuits 316 ba and 316 bb of the comparison circuit 316 bc for a large period of time at the L level supported th as shown in (b) of Fig. 7, and hence the time portion greater bg in which, in the charge pump circuit 316, the p-channel MOS transistor 316 be conductive, and the n-channel MOS transistor 316 bf is made non-conductive. By the p-channel MOS transistor 316 be, which is set in the conductive state, the gate potential Vg of the current control transistor 316 a increases significantly, as shown in (c) of FIG. 7. Consequently, the current through a provided by the current control transistor 316 in the power supply node 312 Is becomes smaller, as shown in Fig. Shown in (d) 7, and suppresses a potential increase in the internal power supply Spoten tials INTVCC. Due to the reduced supply current, the internal power supply potential intVCC decreases, and if it becomes the reference potential Vref at time t2, then the gate potential Vg is reduced again by means of the charge pump circuit 316 bg, so that the supply current Is is increased a little by the undercut suppress. As a result, the overshoot can be made sufficiently small in a period from t3 to t4. In the stable state after the time t2, the periods in which the output potential Va from the differential amplifier circuits 316 ba and 316 bb is kept at the L level and the H level are made shorter so that they are approximately the same size as in FIG Fig. 7 shown in (d), and therefore the supply current Is and the gate potential Vg of the current control transistor 316 a hardly change, as shown in (c) and (d) of Fig. 7. As a result, the internal power supply potential intVCC is maintained at the level of the reference potential Vref in a manner similar to that at the time of the strong underflow.
Wie vorstehend beschrieben, kann durch Einstellen des Be trages des in den Stromversorgungsknoten 312 gelieferten Stroms gemäß der Differenz zwischen dem internen Stromver sorgungspotential intVCC und dem Referenzpotential Vref, selbst wenn der Treibertransistor 315 einen Einschalt-/Aus schaltbetrieb in digitaler Art und Weise durch Verwenden des aus der Differenzverstärkerschaltung 314 ausgegebenen Steuersignals DRV ausführt, das Unterschreiten/Überschreiten schnell unterdrückt werden und daher das interne Stromver sorgungspotential intVCC auf den vorgeschriebenen Pegel des Referenzpotentials Vref zurückgebracht werden.As described above, by adjusting the amount of current supplied to the power supply node 312 according to the difference between the internal power supply potential intVCC and the reference potential Vref, even when the driver transistor 315 digitally turns on / off by using the executes control signal DRV output from the differential amplifier circuit 314 , the undershoot / overshoot is quickly suppressed and therefore the internal power supply potential intVCC is brought back to the prescribed level of the reference potential Vref.
Fig. 8 zeigt ein Beispiel eines speziellen Aufbaus der in Fig. 2 dargestellten Schaltung zum Synchronisieren eines internen Taktsignals 320. Unter Bezugnahme auf Fig. 8 ent hält die Schaltung zum Synchronisieren eines internen Takt signals 320 eine Phasenvergleichsschaltung 321 zum Ausgeben von Vergleichssignalen /UP und DOWN gemäß einer Abweichung der Frequenz und der Phase zwischen einem an einen externen Takteingangsknoten 312a angelegten externen Taktsignal extCLK und einem an einen internen Takteingangsknoten 321b angelegten internen Taktsignal intCLK; eine Ladungspump schaltung 322 zum Laden/Entladen eines Knotens 322a gemäß den aus der Phasenvergleichsschaltung 321 ausgegebenen Steu ersignalen /UP und DOWN und eine Stromsteuerschaltung 323 zum Ausgeben von Steuerpotentialen Vp und Vn zum Einstellen des Betriebsstroms eines Ringoszillators 324 gemäß dem Po tential am Ausgangsknoten 322a der Ladungspumpschaltung 322. FIG. 8 shows an example of a special construction of the circuit for synchronizing an internal clock signal 320 shown in FIG. 2. Referring to Fig. 8, the circuit for synchronizing an internal clock signal 320 includes a phase comparison circuit 321 for outputting comparison signals / UP and DOWN according to a deviation in frequency and phase between an external clock signal extCLK applied to an external clock input node 312 a and an to an internal clock input node 321 b applied internal clock signal intCLK; a charge pump circuit 322 for loading / unloading of a node 322 a according ersignalen the CONT output from the phase comparison circuit 321 / UP and DOWN and a current control circuit 323 for outputting control potentials Vp and Vn for setting the operating current of a ring oscillator 324 according to the Po tential at the output node 322 a of the charge pump circuit 322 .
Die Phasenvergleichsschaltung 321 setzt das Vergleichssignal /UP auf einen H-Pegel, wenn die Frequenz des internen Takt signals intCLK größer als die Frequenz des externen Taktsi gnals extCLK ist oder wenn die Phase des internen Taktsi gnals intCLK der Phase des externen Taktsignals extCLK vorauseilt, und sie setzt das Vergleichssignal /UP auf einen L-Pegel, wenn die Frequenz des internen Taktsignals intCLK kleiner als die Frequenz des externen Taktsignals extCLK ist oder wenn die Phase des internen Taktsignals intCLK der Phase des externen Taktsignals extCLK nacheilt. Das Ver gleichssignal DOWN ist auf den H-Pegel gesetzt, wenn die Frequenz des internen Taktsignals intCLK größer als die Fre quenz des externen Taktsignals extCLK ist oder wenn die Phase des internen Taktsignals intCLK der Phase des externen Taktsignals extCLK vorauseilt, und es ist auf den L-Pegel gesetzt, wenn die Frequenz des internen Taktsignals intCLK kleiner als die Frequenz des externen Taktsignals extCLK ist oder wenn die Phase des internen Taktsignals intCLK der Phase des externen Taktsignals extCLK nacheilt.The phase comparison circuit 321 sets the comparison signal / UP to an H level if the frequency of the internal clock signal intCLK is greater than the frequency of the external clock signal extCLK or if the phase of the internal clock signal intCLK leads the phase of the external clock signal extCLK, and it sets the comparison signal / UP to an L level if the frequency of the internal clock signal intCLK is lower than the frequency of the external clock signal extCLK or if the phase of the internal clock signal intCLK lags the phase of the external clock signal extCLK. The comparison signal DOWN is set to the H level when the frequency of the internal clock signal intCLK is greater than the frequency of the external clock signal extCLK or when the phase of the internal clock signal intCLK leads the phase of the external clock signal extCLK and it is on L level set if the frequency of the internal clock signal intCLK is lower than the frequency of the external clock signal extCLK or if the phase of the internal clock signal intCLK lags the phase of the external clock signal extCLK.
Wenn das Vergleichssignal /UP auf dem L-Pegel und das Ver gleichssignal DOWN auf dem L-Pegel ist, dann liefert die Ladungspumpschaltung 322 Ladungen in den Lade-/Entlädeknoten 322a, und wenn das Vergleichssignal /UP auf dem H-Pegel und das Vergleichssignal DOWN auf dem H-Pegel ist, dann nimmt sie Ladungen aus dem Lade-/Entladeknoten 322a weg. Die Ladungspumpschaltung 322 enthält eine Konstantstromschaltung 322c, die zwischen einem internen Stromversorgungsknoten 300c und einem Knoten 322b geschaltet ist; einen p-Kanal- MOS-Transistor 322d, der zwischen dem Knoten 322b und dem Lade-/Entladeknoten 322a geschaltet ist und dessen Gate so geschaltet ist, daß es das Vergleichssignal /UP aus der Phasenvergleichsschaltung 321 empfängt; einen n-Kanal-MOS- Transistor 322f, der zwischen dem Lade-/Entladeknoten 322a und einem Knoten 322e geschaltet ist und dessen Gate so ge schaltet ist, daß es das Vergleichssignal DOWN aus der Phasenvergleichsschaltung 321 empfängt; und eine Konstant stromschaltung 322g, die zwischen dem Knoten 322e und einem Masseknoten 300b geschaltet ist. Die Konstantstromschal tungen 322c und 322g haben denselben Aufbau wie die Kon stantstromschaltung 313b der Referenzpotentialerzeugungs schaltung 313, die in der in Fig. 5 gezeigten Schaltung zum Erzeugen eines internen Stromversorgungspotentials 310a ent halten ist. Da jedoch die Konstantstromschaltung 322g den Strom verkleinert, sind der Leitfähigkeitstyp der Transi storen und die Polaritäten der an die Stromversorgungsknoten angelegten Potentiale alle entgegengesetzt zu demjenigen und denjenigen der in Fig. 5 gezeigten Konstantstromschaltung 313b. Durch die Konstantstromschaltungen 322c und 322g wird ungeachtet der Schwankungen des internen Stromversorgungs potentials intVCC und des Massepotentials GND ein Konstant strom geliefert.When the comparison signal / UP at the L level, and the Ver equal signal DOWN is at the L level, the charge pump circuit provides 322 charges in the charge / Entlädeknoten 322 a, and when the comparison signal / UP at the H level, and the Comparison signal DOWN is at the H level, then it removes charges from the charge / discharge node 322 a. The charge pump circuit 322 contains a constant current circuit 322 c, which is connected between an internal power supply node 300 c and a node 322 b; a p-channel MOS transistor 322 d, between node 322 b and the charge / discharge node 322 a is connected and whose gate is connected so that it receives the comparison signal / UP of the phase comparator circuit 321; an n-channel MOS transistor 322 f, which is connected between the charge / discharge node 322 a and a node 322 e and whose gate is switched so that it receives the comparison signal DOWN from the phase comparison circuit 321 ; and a constant current circuit 322 g, which is connected between the node 322 e and a ground node 300 b. The constant current circuits 322 c and 322 g have the same structure as the constant current circuit 313 b of the reference potential generating circuit 313 , which is included in the circuit for generating an internal power supply potential 310 a shown in FIG. 5. However, since the constant current circuit 322 g decreases the current, the conductivity type of the transistors and the polarities of the potentials applied to the power supply nodes are all opposite to that and that of the constant current circuit 313 b shown in FIG. 5. The constant current circuits 322 c and 322 g provide a constant current regardless of the fluctuations in the internal power supply potential intVCC and the ground potential GND.
Die Stromsteuerschaltung 323 gibt die Potentiale Vp und Vn in den Ringoszillator 324 zum Steuern seines Betriebsstroms aus. Das p-Kanal-Stromsteuersignal Vp nimmt ab, wenn das Po tential an dem Lade-/Entladeknoten 322a der Ladungspump schaltung 322 zunimmt, während das n-Kanal-Stromsteuersignal Vn zunimmt, wenn das Potential an dem Lade-/Entladeknoten 322a der Ladungspumpschaltung 322 abnimmt. Die Stromsteuer schaltung 323 enthält ein Schleifenfilter 323c zum Ausführen eines Tiefpaßfilterbetriebs an dem Potential an einem mit dem Lade-/Entladeknoten 322a der Ladungspumpschaltung 322 verbundenen Knoten 323a und zum Übertragen des Filterergeb nisses an einen Knoten 323b; einen Operationsverstärker 323d zum differenzmäßigen Verstärken eines Ausgangspotentials Vin des Schleifenfilters 323c und eines Rückkopplungspotentials Vf, das später beschrieben wird; eine p-Kanal-Stromsteuer schaltung 323e zum Erzeugen des Rückkopplungspotentials Vf gemäß einem Ausgangssignal aus dem Operationsverstärker 323d und eine n-Kanal-Stromsteuerschaltung 323f zum Erzeugen des n-Kanal-Stromsteuersignals Vn gemäß dem Ausgangssignal aus dem Operationsverstärker 323d, das heißt gemäß dem p-Kanal- Stromsteuersignal Vp.The current control circuit 323 outputs the potentials Vp and Vn in the ring oscillator 324 for controlling its operating current. The p-channel current control signal Vp decreases when the potential at the charge / discharge node 322 a of the charge pump circuit 322 increases, while the n-channel current control signal Vn increases when the potential at the charge / discharge node 322 a Charge pump circuit 322 decreases. The current control circuit 323 contains a loop filter 323 c for performing a low-pass filter operation at the potential at a node 323 a connected to the charge / discharge node 322 a of the charge pump circuit 322 and for transmitting the filter result to a node 323 b; an operational amplifier 323 d for differentially amplifying an output potential Vin of the loop filter 323 c and a feedback potential Vf, which will be described later; a p-channel current control circuit 323 e to generate the feedback potential Vf in accordance with an output signal from the operational amplifier 323 d and an n-channel current control circuit 323 for generating the n-channel current control signal Vn according to the output signal from the operational amplifier 323 d, the is called Vp according to the p-channel current control signal.
Der Operationsverstärker 323d enthält einen ersten Knoten 323da, der mit dem Lade-/Entladeknoten 322a mittels des Schleifenfilters 323c verbunden ist, einen zweiten Ein gangsknoten 323db, der das Rückkopplungspotential Vf emp fängt, und einen Verstärkerausgangsknoten 323dc zum Ausgeben des p-Kanal-Stromversorgungssteuersignals Vp.The operational amplifier 323 d includes a first node 323 since the a is connected to the charge / discharge node 322 by means of the loop filter 323 c, a second A gateway node 323 db, which intercepts the feedback potential Vf emp, and an amplifier output node 323 dc for outputting the p-channel power supply control signal Vp.
Das Schleifenfilter 323c enthält ein Widerstandselement 323ca, das zwischen den Knoten 323a und 323b geschaltet ist, ein Widerstandselement 323cc, das zwischen dem Knoten 323b und einem Knoten 323cb geschaltet ist, und einen Kondensator 323cd, der zwischen dem Knoten 323cb und dem Masseknoten 300b geschaltet ist. Das Schleifenfilter 323c weist eine durch den Widerstandswert der Widerstandselemente 323ca und 323cc und den Kapazitätswert des Kondensators 323cd bestimm te Zeitkonstante auf und funktioniert als Tiefpaßfilter.The loop filter 323 c includes a resistance element 323 ca, which is connected between the nodes 323 a and 323 b, a resistance element 323 cc, which is connected between the node 323 b and a node 323 cb, and a capacitor 323 cd, which is connected between the Node 323 cb and the ground node 300 b is connected. The loop filter 323 c has a time constant determined by the resistance value of the resistance elements 323 ca and 323 cc and the capacitance value of the capacitor 323 cd and functions as a low-pass filter.
Der Operationsverstärker 323d hat einen ähnlichen Aufbau wie die Differenzverstärkerschaltung 314, die in der in Fig. 5 gezeigten Schaltung zum Erzeugen eines internen Stromversor gungspotentials 310a enthalten ist. Doch das Ausgangssignal aus dem Operationsverstärker 323d ändert sich in analoger Art und Weise.The operational amplifier 323 d has a similar structure to the differential amplifier circuit 314 , which is contained in the circuit shown in FIG. 5 for generating an internal power supply potential 310 a. However, the output signal from the operational amplifier 323 d changes in an analog manner.
Die p-Kanal-Stromsteuerschaltung 323e enthält einen p-Kanal- MOS-Transistor 323eb, der zwischen einem internen Stromver sorgungsknoten 300d für Takte und einem Knoten 323ea ge schaltet ist und dessen Gate verbunden ist mit dem Verstär kerausgangsknoten 323dc des Operationsverstärkers 323d; ein Widerstandselement 323ed, das zwischen dem Knoten 323ea und dem Masseknoten 300b geschaltet ist; und einen Kondensator 323ee, der parallel zu dem Widerstandselement 323ed zwischen dem Knoten 323ea und dem Masseknoten 300b geschaltet ist. Der Knoten 323ea ist mit dem zweiten Eingangsknoten 323db des Operationsverstärkers 323d verbunden und gibt das Rück kopplungspotential Vf aus. Das Widerstandselement 323ed und der Kondensator 323ee haben die Aufgabe, das Potential Vf des Knotens 323ea stabil zu erzeugen.The p-channel current control circuit 323 e contains a p-channel MOS transistor 323 eb which is connected between an internal power supply node 300 d for clocks and a node 323 ea and whose gate is connected to the amplifier output node 323 dc des Operational amplifier 323 d; a resistance element 323 ed connected between node 323 ea and ground node 300 b; and a capacitor 323 ee connected in parallel with the resistance element 323 ed between the node 323 ea and the ground node 300 b. The node is ea 323 to the second input node 323 db of the operational amplifier 323 d connected and outputs the feedback potential Vf. The resistance element 323 ed and the capacitor 323 ee have the task of stably generating the potential Vf of the node 323 ea.
Die n-Kanal-Stromsteuerschaltung 323f enthält einen p-Kanal- MOS-Transistor 323fb, der zwischen dem internen Stromversor gungsknoten 300d für Takte und einem Knoten 323fa, an dem das n-Kanal-Stromsteuersignal Vn ausgegeben wird, geschaltet ist und dessen Gate verbunden ist mit dem Verstärkeraus gangsknoten 323dc des Operationsverstärkers 323d, und einen n-Kanal-MOS-Transistor 323fc, der zwischen dem Knoten 323fa und dem Masseknoten 300b geschaltet ist und dessen Gate ver bunden ist mit dem Knoten 323fa. The n-channel current control circuit 323 f includes a p-channel MOS transistor 323 fb, which is connected between the internal current supply node 300 d for clocks and a node 323 fa, at which the n-channel current control signal Vn is output and whose gate is connected to the amplifier output node 323 dc of the operational amplifier 323 d, and an n-channel MOS transistor 323 fc, which is connected between the node 323 fa and the ground node 300 b and whose gate is connected to the node 323 fa.
Die Schaltung zum Erzeugen eines internen Taktsignals 324 enthält einen Ringoszillator, der durch eine ungerade Anzahl von Stufen (drei Stufen) von Invertern 324a gebildet ist. Der Treibstrom (Lade-/Entladestrom) der Inverter 324a wird durch das p-Kanal-Stromsteuersignal Vp und das n-Kanal- Stromsteuersignal Vn gesteuert, und wenn der Treibstrom groß ist, dann wird die Verzögerungszeit kleiner gemacht, und wenn der Treibstrom kleiner gemacht wird, dann wird die Ver zögerungszeit vergrößert. Daher hat das aus der Schaltung zum Erzeugen eines internen Taktsignals 324 ausgegebene in terne Taktsignal intCLK eine größere Frequenz, wenn der Treibstrom größer ist, und eine kleinere Frequenz, wenn der Treibstrom kleiner ist.The circuit for generating an internal clock signal 324 contains a ring oscillator which is formed by an odd number of stages (three stages) of inverters 324 a. The drive current (charge / discharge current) of the inverters 324 a is controlled by the p-channel current control signal Vp and the n-channel current control signal Vn, and if the drive current is large, the delay time is made smaller and if the drive current is smaller is made, the delay time is increased. Therefore, the internal clock signal intCLK output from the internal clock signal generating circuit 324 has a higher frequency when the driving current is larger and a lower frequency when the driving current is smaller.
Der Inverter 324a enthält einen p-Kanal-Stromsteuertransi stor 324ab, der zwischen dem internen Stromversorgungsknoten 300d für Takte und einem Knoten 324aa geschaltet ist und dessen Gate verbunden ist mit dem Verstärkerausgangsknoten 323dc des Operationsverstärkers 323d; einen p-Kanal-MOS- Transistor 324ae, der zwischen dem Knoten 324aa und einem Ausgangsknoten 324ac geschaltet ist und dessen Gate verbun den ist mit einem Eingangsknoten 324ad; einen n-Kanal-MOS- Transistor 324ag, der zwischen dem Ausgangsknoten 324ac und einem Knoten 324af geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324ad; und einen n-Kanal-Strom steuertransistor 324ah, der zwischen dem Knoten 324af und dem Masseknoten 300b geschaltet ist und dessen Gate so ge schaltet ist, daß es das n-Kanal-Stromsteuersignal Vn emp fängt. Die drei Stufen von Invertern 324a sind im Ring ge schaltet. Das interne Taktsignal Φ2 wird aus der ersten Stufe der Inverter 324a ausgegeben, das interne Taktsignal Φ1 wird aus der zweiten Stufe der Inverter 324a ausgegeben, und das interne Taktsignal intCLK wird aus der letzten Stufe (dritten Stufe) der Inverter 324a ausgegeben. Der Betrieb der in Fig. 8 gezeigten Schaltung zum Synchronisieren eines externen Taktsignals 320 wird beschrieben. The inverter 324 a contains a p-channel current control transistor 324 , which is connected between the internal power supply node 300 d for clocks and a node 324 aa and whose gate is connected to the amplifier output node 323 dc of the operational amplifier 323 d; a p-channel MOS transistor 324 ae, between node 324 aa and an output node 324 and its gate ac-jointed is ad to an input node 324; an n-channel MOS transistor ag 324 connected between the output node 324 and a node is connected ac af 324 and whose gate is connected to the input node ad 324; and an n-channel current control transistor 324 ah, which is connected between the node 324 af and the ground node 300 b and whose gate is switched so that it receives the n-channel current control signal Vn emp. The three stages of inverters 324 a are switched in the ring. The internal clock signal Φ2 is output from the first stage of the inverter 324 a, the internal clock signal Φ1 is output from the second stage of the inverter 324 a, and the internal clock signal intCLK is output from the last stage (third stage) of the inverter 324 a. The operation of the circuit for synchronizing an external clock signal 320 shown in FIG. 8 will be described.
Wenn die Frequenz des internen Taktsignals intCLK größer als diejenige des externen Taktsignals extCLK ist oder wenn die Phase des internen Taktsignals intCLK der Phase des externen Taktsignals extCLK vorauseilt, dann setzt die Phasenver gleichsschaltung 321 die Vergleichssignale /UP und DOWN beide auf den H-Pegel. Als Reaktion darauf wird der p-Kanal- MOS-Transistor 322d der Ladungspumpschaltung 322 nichtlei tend gemacht, wird der n-Kanal-MOS-Transistor 322f leitend gemacht, werden aus dem Lade-/Entladeknoten 322a mittels des MOS-Transistors 322f, der leitend ist, Ladungen herausgezo gen und wird das Potential am Knoten 322a verkleinert. Wenn das Potential an dem Lade-/Entladeknoten 322a abnimmt, dann nimmt das Potential Vin am Knoten 323b, das heißt am ersten Eingangsknoten 323da des Operationsverstärkers 323d, durch das Schleifenfilter 323c ab. Der Operationsverstärker 323d vergrößert den Potentialpegel des in den Verstärkerausgangs knoten 323dc ausgegebenen p-Kanal-Stromsteuersignals Vp, wenn die Differenz zwischen dem an den zweiten Eingangs knoten 323db angelegten Rückkopplungspotential Vf und dem Eingangspotential Vin größer wird, da das Eingangspotential Vin abnimmt. Wenn das Potential des p-Kanal-Stromsteuersi gnals Vp zunimmt, dann nimmt der Betrag des durch den MOS- Transistor 323eb in der p-Kanal-Stromsteuerschaltung 323e gelieferten Stroms ab, und folglich nimmt der Potentialpegel des Rückkopplungspotentials Vf an dem Knoten 323ea ab. Daher stellt der Operationsverstärker 323d den Potentialpegel des p-Kanal-Stromsteuersignals Vp ein, derart daß das Rückkopp lungspotential Vf ebensogroß wie das an den Eingangsknoten 323da angelegte Eingangspotential Vin wird.If the frequency of the internal clock signal intCLK is greater than that of the external clock signal extCLK or if the phase of the internal clock signal intCLK leads the phase of the external clock signal extCLK, then the phase comparison circuit 321 sets the comparison signals / UP and DOWN both to the H level. In response to this, the p-channel MOS transistor 322 d of the charge pump circuit 322 is rendered non-conductive, the n-channel MOS transistor 322 f is rendered conductive, are made from the charge / discharge node 322 a by means of the MOS transistor 322 f that is conductive, charges are pulled out and the potential at node 322 a is reduced. If the potential at the charge / discharge node 322 a decreases, then the potential Vin at node 323 b, that is to say at the first input node 323 da of the operational amplifier 323 d, decreases through the loop filter 323 c. The operational amplifier 323 d increases the potential level of the p-channel current control signal Vp output in the amplifier output node 323 dc when the difference between the feedback potential Vf applied to the second input node 323 db and the input potential Vin increases as the input potential Vin decreases. As the potential of the p-channel current control signal Vp increases, the amount of current supplied by the MOS transistor 323 eb in the p-channel current control circuit 323 e decreases, and consequently the potential level of the feedback potential Vf at the node 323 decreases ea from. Therefore, the operational amplifier 323 d adjusts the potential level of the p-channel current control signal Vp, so that the feedback potential Vf becomes as large as the input potential Vin applied to the input node 323 da.
Wenn inzwischen der Potentialpegel des p-Kanal-Stromsteuer signals Vp zunimmt, dann wird der Betrag des durch den p- Kanal-MOS-Transistor 323fb in der n-Kanal-Stromsteuerschal tung 323f hindurchfließenden Stroms kleiner und wird folg lich der Potentialpegel des aus dem Knoten 323fa ausgegebe nen n-Kanal-Stromsteuersignals Vn kleiner. Schließlich setzt sich das n-Kanal-Stromsteuersignal Vn fest auf einen Poten tialpegel, bei welchem der durch den n-Kanal-MOS-Transistor 323fc hindurchfließende Strom ebensogroß wie der durch den p-Kanal-MOS-Transistor 323fb hindurchfließende Strom wird (Der Betrieb ist derselbe wie bei der in Fig. 1 gezeigten herkömmlichen PLL-Schaltung.).Meanwhile, when the potential level of the p-channel current control signal Vp increases, the amount of current flowing through the p-channel MOS transistor 323 fb in the n-channel current control circuit 323 f becomes smaller, and consequently the potential level of the N-channel current control signal Vn outputted from node 323 fa smaller. Finally, the n-channel current control signal Vn is fixed at a potential level at which the current flowing through the n-channel MOS transistor 323 fc becomes as large as the current flowing through the p-channel MOS transistor 323 fb ( The operation is the same as that of the conventional PLL circuit shown in Fig. 1).
Wenn das p-Kanal-Stromsteuersignal Vb zunimmt und das n- Kanal-Stromsteuersignal Vn abnimmt, dann wird der Strom, der durch den p-Kanal-Stromsteuertransistor 324ab und den n- Kanal-Stromsteuertransistor 324ah in dem in der Schaltung zum Erzeugen eines internen Taktsignals 324 enthaltenen In verter 324a hindurchfließt, kleiner und daher die Verzöge rungszeit in dem Inverter 324a größer. Daher wird die Fre quenz des aus der Schaltung zum Erzeugen eines internen Taktsignals 324 ausgegebenen internen Taktsignals intCLK kleiner, wird das Timing zur Erzeugung des Taktes im näch sten Zyklus verzögert und somit das Vorauseilen der Phase korrigiert.As the p-channel current control signal Vb increases and the n-channel current control signal Vn decreases, then the current flowing through the p-channel current control transistor 324 and the n-channel current control transistor 324 ah in that in the circuit for generating of an internal clock signal 324 contained in inverter 324 a flows through, smaller and therefore the delay time in the inverter 324 a larger. Therefore, the frequency of the internal clock signal intCLK output from the circuit for generating an internal clock signal 324 becomes smaller, the timing for generating the clock is delayed in the next cycle, and thus the phase advance is corrected.
Wenn die Frequenz des internen Taktsignals intCLK kleiner als diejenige des externen Taktsignals extCLK ist oder wenn die Phase des internen Taktsignals intCLK derjenigen des ex ternen Taktsignals extCLK nacheilt, dann setzt die Phasen vergleichsschaltung 321 die Vergleichssignale /UP und DOWN beide auf den L-Pegel. In der Ladungspumpschaltung 322 wird der p-Kanal-MOS-Transistor 322d leitend und der n-Kanal-MOS- Transistor 322f nichtleitend gemacht, wobei der Lade-/Ent ladeknoten 322a mittels des p-Kanal-MOS-Transistors 322d, der leitend ist, mit Ladungen versehen wird und folglich mittels des Schleifenfilters 323c das Potential Vin am Knoten 323da zunimmt. Wenn das Eingangspotential Vin am Knoten 323da zunimmt, dann verkleinert der Operationsver stärker 323d den Potentialpegel des p-Kanal-Stromsteuersi gnals Vp an dem Ausgangsknoten 323dc. In der p-Kanal-Strom steuerschaltung 323e nimmt der Versorgungsstrom des MOS- Transistors 323eb zu, und in Reaktion darauf nimmt das Rück kopplungspotential Vf zu. Wenn das Rückkopplungspotential Vf größer als das Eingangspotential Vin wird, dann vergrößert umgekehrt der Operationsverstärker 323d den Potentialpegel des Ausgangsknotens 323dc, um das Rückkopplungspotential Vf zu verkleinern. Daher stellt der Operationsverstärker 323d den Potentialpegel des p-Kanal-Stromsteuersignals Vp so ein, daß das Eingangspotential Vin ebensogroß wie das Rückkopp lungspotential Vf wird. In der n-Kanal-Stromsteuerschaltung 323f nimmt der durch den p-Kanal-MOS-Transistor 323fb hin durchfließende Strom zu und nimmt der Potentialpegel am Knoten 323fa zu. Im Ergebnis wird der Betrag des durch den p-Kanal-MOS-Transistor 324ab und den n-Kanal-MOS-Transistor 324ah in dem Inverter 324a der Schaltung zum Erzeugen eines internen Taktsignals 324 hindurchfließenden Stroms größer und die Verzögerungszeit des Inverters 324a kleiner. Somit wird die Frequenz des internen Taktsignals intCLK vergrö ßert, und wenn die Frequenz vergrößert ist, dann wird mit einem vorgeschobenen Timing im nächsten Zyklus das interne Taktsignal erzeugt, womit die Phasenverzögerung verkleinert werden kann.If the frequency of the internal clock signal intCLK smaller than that is of the external clock signal extCLK or when the phase of the internal clock signal intCLK that of the ex ternal clock signal extCLK lags, then sets the phase comparison circuit 321, the comparison signals / UP and DOWN are both at the L level. In the charge pump circuit 322 , the p-channel MOS transistor 322 d is made conductive and the n-channel MOS transistor 322 f is made non-conductive, the charging / discharging node 322 a using the p-channel MOS transistor 322 d , which is conductive, is provided with charges and consequently the potential Vin at the node 323 da increases by means of the loop filter 323 c. If the input potential Vin at node 323 increases there, then the operational amplifier 323 d decreases the potential level of the p-channel current control signal Vp at the output node 323 dc. In the p-channel current control circuit 323 e, the supply current of the MOS transistor 323 eb increases, and in response, the feedback potential Vf increases. Conversely, when the feedback potential Vf becomes larger than the input potential Vin, the operational amplifier 323 d increases the potential level of the output node 323 dc to decrease the feedback potential Vf. Therefore, the operational amplifier 323 d adjusts the potential level of the p-channel current control signal Vp so that the input potential Vin becomes as large as the feedback potential Vf. In the n-channel current control circuit 323 f, the current flowing through the p-channel MOS transistor 323 fb increases and the potential level at the node 323 fa increases. As a result, the amount of current flowing through the p-channel MOS transistor 324 ab and the n-channel MOS transistor 324 ah in the inverter 324 a of the circuit for generating an internal clock signal 324 becomes larger and the delay time of the inverter 324 a smaller. Thus, the frequency of the internal clock signal intCLK is increased, and when the frequency is increased, the internal clock signal is generated with an advanced timing in the next cycle, whereby the phase delay can be reduced.
Die Ströme, die durch den p-Kanal-Stromsteuertransistor 324ab und den n-Kanal-Stromsteuertransistor 324ah, die in dem Inverter 324a enthalten sind, hindurchfließen, werden durch die Funktion der n-Kanal-Stromsteuerschaltung 323f gleichgemacht. Der durch den p-Kanal-Stromsteuertransistor 324ab hindurchfließende Strom wird ebensogroß wie der durch den p-Kanal-Stromsteuertransistor 323eb in der p-Kanal- Stromsteuerschaltung 323e hindurchfließende Strom gemacht (da beide das Steuerpotential Vp an ihren Gates empfangen; vorausgesetzt, daß die Größen (die Gatebreiten) dieselben sind). Der durch den p-Kanal-MOS-Transistor 323eb hi 99999 00070 552 001000280000000200012000285919988800040 0002019654935 00004 99880ndurch fließende Strom wird ebensogroß wie der durch das Wider standselement 323ed mit einem Widerstandswert R hindurch fließende Strom I, und die über dem Widerstandselement 323ed angelegte Spannung wird ebensogroß wie das Rückkopplungspo tential Vf an dem Knoten 323ea. Das Rückkopplungspotential Vf wird durch den Operationsverstärker 323d ebensogroß wie das an den Eingangsknoten 323da angelegte Eingangspotential Vin gemacht. Daher kann der durch das Widerstandselement 323ed hindurchfließende Strom I dargestellt werden durch I = Vin/R. Der Betrag der Änderung des Stroms I bezüglich der Änderung des Eingangspotentials Vin ist proportional zu 1/R. Wenn daher der Widerstandswert R des Widerstandselements 323ed ausreichend groß gemacht ist, dann wird der Betrag der Änderung des Stroms I sehr klein, selbst wenn sich das Ein gangspotential Vin, das heißt das Ausgangspotential des Schleifenfilters 323c, bedeutsam ändert. Daher ist der Be trag der Änderung des Treibstroms des Inverters 324a in der Schaltung zum Erzeugen eines internen Taktsignals 324 klein, und daher kann die Unruhe des internen Taktsignals intCLK klein gemacht werden, nachdem das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet ist. Da der Be trag des durch die Inverter 324a hindurchfließenden Stroms durch Verwenden des Operationsverstärkers 323d eingestellt wird, kann der Betrag des Stroms I mit großer Schnelligkeit gemäß der Differenz zwischen der Phase und/oder der Frequenz des externen Taktsignals extCLK und des internen Taktsignals intCLK richtig eingestellt werden. Wenn ferner die Empfind lichkeit ein wenig verkleinert wird, dann wird eine über mäßige Einstellung des internen Taktsignals intCLK verhin dert, und daher können die Frequenz und die Phase des in ternen Taktsignals intCLK leicht gesteuert werden.The currents flowing through the p-channel current control transistor 324 ab and the n-channel current control transistor 324 ah, which are contained in the inverter 324 a, are equalized by the function of the n-channel current control circuit 323 f. The current flowing through the p-channel current control transistor 324 ab is made as large as the current flowing through the p-channel current control transistor 323 eb in the p-channel current control circuit 323 e (since both receive the control potential Vp at their gates; provided that that the sizes (the gate widths) are the same). Formed by the p-channel MOS transistor 323 eb hi 99999 00070 552 001000280000000200012000285919988800040 0002019654935 00004 99880ndurch flowing current is as great as by the abutment projection member 323 ed with a resistance value R pass current I flowing, and ed applied across the resistive element 323 voltage becomes as large as the feedback potential Vf at the node 323 ea. The feedback potential Vf is made by the operational amplifier 323 d as large as the input potential Vin applied to the input node 323 da. Therefore, the current I flowing through the resistance element 323 ed can be represented by I = Vin / R. The amount of change in current I with respect to the change in input potential Vin is proportional to 1 / R. Therefore, if the resistance value R of the resistance element 323 ed is made sufficiently large, then the amount of change in the current I becomes very small, even if the input potential Vin, that is, the output potential of the loop filter 323 c, changes significantly. Therefore, the amount of change in the driving current of the inverter 324 a in the circuit for generating an internal clock signal 324 is small, and therefore the unrest of the internal clock signal intCLK can be made small after the internal clock signal intCLK is latched into the external clock signal extCLK. Since the amount of the current flowing through the inverters 324a is adjusted by using the operational amplifier 323d , the amount of the current I can be made with great speed according to the difference between the phase and / or the frequency of the external clock signal extCLK and the internal clock signal intCLK be set correctly. Further, if the sensitivity is reduced a little, over-setting of the internal clock signal intCLK is prevented, and therefore the frequency and phase of the internal clock signal intCLK can be easily controlled.
Fig. 9 zeigt schematisch einen Aufbau der in Fig. 8 darge stellten Phasenvergleichsschaltung 321. In Fig. 9 ist der Aufbau desjenigen Abschnitts der Phasenvergleichsschaltung 321 gezeigt, welcher nur eine Phaseneinstellung bei einer Zunahme des externen Taktsignals und des internen Taktsi gnals ausführt. Eine Schaltung mit einem ähnlichen Aufbau wie dem in Fig. 9 gezeigten ist vorgesehen, welche in Re aktion auf eine Abnahme des externen Taktsignals extCLK und des internen Taktsignals intCLK arbeitet. Unter Bezugnahme auf Fig. 9 enthält die Phasenvergleichsschaltung 321 ein D- Flipflop 321a mit einem D-Eingang, der mit einem internen Stromversorgungsknoten 300c verbunden ist, mit einem Takt eingang CP, der ein externes Taktsignal extCLK empfängt, mit komplementären Ausgangsknoten Q und /Q und mit einem Rück setzeingang /R; ein D-Flipflop 321b mit einem D-Eingang, der mit dem internen Stromversorgungsknoten 300c verbunden ist, mit einem Takteingang CP, der ein internes Taktsignal intCLK empfängt, mit komplementären Ausgangsknoten Q und /Q und mit einem Rücksetzeingang /R; ein NAND-Gatter 321c, das ein Si gnal aus dem Ausgang Q aus dem D-Flipflop 321a und ein Aus gangssignal aus dem Ausgang Q des D-Flipflops 321b empfängt; einen Inverter 321d, der ein Ausgangssignal aus dem Ausgang /Q des D-Flipflops 321a invertiert; einen Inverter 321e, der ein Signal aus dem Ausgang /Q des D-Flipflops 321b inver tiert; ein NOR-Gatter 321f, das ein Signal aus dem Ausgang /Q des D-Flipflops 321a und ein Ausgangssignal aus dem In verter 321e empfängt; einen Inverter 321g, der ein Ausgangs signal aus dem NOR-Gatter 321f invertiert; und ein NOR-Gat ter 321h, das ein Ausgangssignal aus dem Ausgang /Q des D- Flipflops 321b und ein Ausgangssignal aus dem Inverter 321d empfängt. Ein Steuersignal /UP wird aus dem Inverter 321g ausgegeben, und ein Steuersignal DOWN wird aus dem NOR-Gat ter 321h ausgegeben. Das Ausgangssignal aus dem NAND-Gatter 321c ist an den jeweiligen Rücksetzeingang /R der D-Flip flops 321a und 321b angelegt. Der Betrieb wird kurz be schrieben. Fig. 9 schematically shows a structure of the phase comparison circuit 321 shown in Fig. 8 Darge. FIG. 9 shows the construction of that section of the phase comparison circuit 321 which only carries out a phase adjustment when the external clock signal and the internal clock signal increase. A circuit having a structure similar to that shown in Fig. 9 is provided, which operates in response to a decrease in the external clock signal extCLK and the internal clock signal intCLK. With reference to FIG. 9, the phase comparison circuit 321 contains a D flip-flop 321 a with a D input, which is connected to an internal power supply node 300 c, with a clock input CP, which receives an external clock signal extCLK, with complementary output nodes Q and / Q and with a reset input / R; a D flip-flop 321 b with a D input, which is connected to the internal power supply node 300 c, with a clock input CP, which receives an internal clock signal intCLK, with complementary output nodes Q and / Q and with a reset input / R; a NAND gate 321 c, which receives a signal from the output Q from the D flip-flop 321 a and an output signal from the output Q of the D flip-flop 321 b; an inverter 321 d, which inverts an output signal from the output / Q of the D flip-flop 321 a; an inverter 321 e inverting a signal from the output / Q of the D flip-flop 321 b; a NOR gate 321 f, which receives a signal from the output / Q of the D flip-flop 321 a and an output signal from the inverter 321 e; an inverter 321 g, which inverts an output signal from the NOR gate 321 f; and a NOR gate 321 h, which receives an output signal from the output / Q of the D flip-flop 321 b and an output signal from the inverter 321 d. A control signal / UP is output from the inverter 321 g, and a control signal DOWN is output from the NOR gate 321 h. The output signal from the NAND gate 321 c is applied to the respective reset input / R of the D flip-flops 321 a and 321 b. The operation is briefly described.
Die D-Flipflops 321a und 321b verriegeln die an die D-Ein gänge angelegten Signale, wenn die entsprechenden an die Takteingänge CP angelegten Taktsignale extCLK und intCLK zu nehmen. Daher wird aus dem Ausgang Q der Flipflops 321a und 321b jeweils ein Signal ausgegeben, das bei der Zunahme der Taktsignale extCLK und intCLK den H-Pegel erreicht. Wenn die Signale aus dem jeweiligen Ausgang Q der D-Flipflops 321a und 321b beide den H-Pegel erreichen, dann erreicht das Aus gangssignal des NAND-Gatters 321c den L-Pegel und werden die D-Flipflops 321a und 321b beide zurückgesetzt. Wenn die Phase des externen Taktsignals extCLK der Phase des internen Taktsignals intCLK vorauseilt, dann wird das Ausgangssignal aus dem Ausgang /Q des D-Flipflops 321a von der Zunahme des externen Taktsignals extCLK bis zur Zunahme des internen Taktsignals intCLK auf dem L-Pegel gehalten. In diesem Zu stand hält das NOR-Gatter 321f das Ausgangssignal während des Zeitabschnitts der Phasendifferenz auf dem Hochpegel, und als Reaktion darauf wird das Steuersignal /UP auf den L- Pegel gesetzt. Zu dieser Zeit ist das Ausgangssignal des Inverters 321d auf den H-Pegel und das Steuersignal DOWN auf den L-Pegel gesetzt.The D flip-flops 321 a and 321 b lock the signals applied to the D inputs when the corresponding clock signals extCLK and intCLK applied to the clock inputs CP take. Therefore, a signal is output from the output Q of the flip-flops 321 a and 321 b, which reaches the H level when the clock signals extCLK and intCLK increase. If the signals from the respective output Q of the D flip-flops 321 a and 321 b both reach the H level, then the output signal from the NAND gate 321 c reaches the L level and the D flip-flops 321 a and 321 b both reset. If the phase of the external clock signal extCLK leads the phase of the internal clock signal intCLK, then the output signal from the output / Q of the D flip-flop 321 a is kept at the L level from the increase in the external clock signal extCLK to the increase in the internal clock signal intCLK , In this state, the NOR gate 321 f holds the output signal high during the period of the phase difference, and in response the control signal / UP is set to the L level. At this time, the output of the inverter 321d is set to the H level and the control signal DOWN is set to the L level.
Wenn umgekehrt die Phase des internen Taktsignals intCLK der Phase des externen Taktsignals extCLK vorauseilt, dann wird der Ausgang /Q des D-Flipflops 321b auf dem L-Pegel gehal ten, solange die Phase verschieden ist. Da der Ausgang /Q des D-Flipflops 321a in diesem Zeitabschnitt auf dem H-Pegel ist, wird das Steuersignal DOWN aus dem NOR-Gatter 321h auf den H-Pegel gesetzt. Inzwischen behält das Steuersignal /UP den H-Pegel bei, wenn das Ausgangssignal des Inverters 321e auf den H-Pegel gesetzt ist. Durch Verwenden des in Fig. 9 gezeigten Aufbaus können in dem der Phasendifferenz zwischen dem internen Taktsignal intCLK und dem externen Taktsignal extCLK entsprechenden Zeitabschnitt die Steuersignale DOWN und /UP aktiv gehalten werden. Wenn die Phasendifferenz bei der Abnahme des internen Taktsignals intCLK und des externen Taktsignals extCLK zu ermitteln ist, dann müssen die D-Flip flops 321a und 321b so vorgesehen sein, daß sie einen Ab wärtsflankenauslösungstypaufbau aufweisen. Wenn die Zunahme und die Abnahme des Taktsignals beide ermittelt werden sol len, dann können diese Schaltungen parallel vorgesehen sein und wird der Ausgang aus jedem NOR-Gatter mittels eines OR- Gatters empfangen.Conversely, if the phase of the internal clock signal intCLK leads the phase of the external clock signal extCLK, then the output / Q of the D flip-flop 321 b is kept at the L level as long as the phase is different. Since the output / Q of the D flip-flop 321 a is at the H level in this period, the control signal DOWN from the NOR gate 321 h is set to the H level. Meanwhile, the control signal / UP maintains the H level when the output of the inverter 321 e is set to the H level. By using the structure shown in Fig. 9, the control signals DOWN and / UP can be kept active in the period corresponding to the phase difference between the internal clock signal intCLK and the external clock signal extCLK. If the phase difference in the decrease of the internal clock signal intCLK and the external clock signal extCLK is to be determined, then the D flip-flops 321 a and 321 b must be provided in such a way that they have a down-edge triggering type structure. If the increase and decrease of the clock signal are both to be determined, then these circuits can be provided in parallel and the output from each NOR gate is received by means of an OR gate.
Der Betrieb der in Fig. 8 gezeigten Schaltung zum Syn chronisieren eines internen Taktsignals 320 wird unter Be zugnahme auf Fig. 10 beschrieben, welche eine Timingdar stellung ist.The operation of the circuit for synchronizing an internal clock signal 320 shown in FIG. 8 will be described with reference to FIG. 10, which is a timing representation.
Wie in (a) und (b) der Fig. 10 gezeigt, sind kurz vor einem Zeitpunkt t1 das externe Taktsignal extCLK und das interne Taktsignal intCLK beide auf demselben L-Pegel. In diesem Zu stand ist in der Phasenvergleichsschaltung 321 das D-Flip flop der Fig. 9 zurückgesetzt, und daher ist das Vergleichssignal /UP auf dem H-Pegel, wie in (c) der Fig. 10 gezeigt, und ist das Vergleichssignal DOWN auf dem L-Pegel gehalten, wie in (d) der Fig. 10 gezeigt. In diesem Zustand sind die in der Ladungspumpschaltung 322 enthaltenen MOS- Transistoren 322d und 322f beide nichtleitend und wird am Lade-/Entladeknoten 322a kein Laden/Entladen ausgeführt.As shown in (a) and (b) of FIG. 10, just before a time t1, the external clock signal extCLK and the internal clock signal intCLK are both at the same L level. In this state, in the phase comparison circuit 321, the D flip-flop of FIG. 9 is reset, and therefore the comparison signal / UP is at the H level as shown in (c) of FIG. 10 and the comparison signal DOWN is on at the L level as shown in (d) of FIG. 10. In this state, the MOS transistors included in the charge pump circuit 322 are 322 d and 322 f both non-conductive and is in the charge / discharge node 322 a no charge / discharge performed.
Wie in (a) und (b) der Fig. 10 gezeigt, nimmt der interne Takt intCLK zur Zeit t1 auf den H-Pegel zu und nimmt der ex terne Takt extCLK zu einer Zeit t2 auf den H-Pegel zu. Da die Phase des internen Taktsignals intCLK derjenigen des ex ternen Taktsignals extCLK vorauseilt, ermittelt die Phasen vergleichsschaltung 321 dies, behält sie das Vergleichssi gnal /UP auf dem H-Pegel, wie in (c) der Fig. 10 gezeigt, und vergrößert das Vergleichssignal DOWN auf den H-Pegel, wie in (d) der Fig. 10 dargestellt. Folglich wird der in der Ladungspumpschaltung 322 enthaltene n-Kanal-MOS-Transi stor 322f leitend gemacht, werden aus dem Lade-/Entlade knoten 322a Ladungen herausgezogen und nimmt das Eingangs potential Vin des Operationsverstärkers 323d ab. Daher ver größert in diesem Zustand die Stromsteuerschaltung 323 den Potentialpegel des p-Kanal-Stromsteuersignals Vp, wie in (e) der Fig. 10 gezeigt, so daß die Frequenz des internen Takt signals intCLK kleiner gemacht wird.As shown in (a) and (b) of Fig. 10, the internal clock intCLK increases to the H level at time t1 and the external clock extCLK increases to the H level at time t2. Since the phase of the internal clock signal intCLK leads that of the external clock signal extCLK, the phase comparison circuit 321 detects this, keeps the comparison signal / UP at the H level as shown in (c) of FIG. 10, and increases the comparison signal DOWN to the H level as shown in (d) of FIG. 10. Consequently, the contained in the charge pump circuit 322 n-channel MOS Transistor is stor f rendered conductive 322, 322 a charge drawn / discharge node of the charge and accepts the input potential Vin of the operational amplifier 323 from d. Therefore, in this state, the current control circuit 323 increases the potential level of the p-channel current control signal Vp as shown in (e) of Fig. 10, so that the frequency of the internal clock signal intCLK is made smaller.
Wenn unter Bezugnahme auf (a) der Fig. 10 das externe Takt signal extCLK zur Zeit t2 auf den H-Pegel zunimmt, dann wird die Phasenvergleichsschaltung 321 zurückgesetzt, behält sie das Vergleichssignal /UP auf dem H-Pegel, wie in (c) der Fig. 10 gezeigt, und setzt sie das Vergleichssignal DOWN auf den L-Pegel, wie in Fig. 10(d) gezeigt. Folglich stoppt die Ladungspumpschaltung 322 das Laden/Entladen am Lade-/Ent ladeknoten 322a.Referring to (a) of FIG. 10, if the external clock signal extCLK increases to the H level at time t2, the phase comparison circuit 321 is reset, it keeps the comparison signal / UP at the H level as in (c) shown in FIG. 10, and sets the comparison signal DOWN to the L level, shown 10 (d) as shown in Fig.. Consequently, the charge pump circuit 322 stops the charging / discharging of the charging / Ent charging node 322 a.
Unter Bezugnahme auf (a) der Fig. 10 nimmt zu einer Zeit t3 das externe Taktsignal extCLK ab. Die Phasenvergleichsschal tung 321 ermittelt die Verzögerung der Phase des internen Taktsignals intCLK bezüglich derjenigen des externen Taktsignals extCLK, setzt das Vergleichssignal /UP auf den L- Pegel, wie in (c) der Fig. 10 gezeigt, und behält das Ver gleichssignal DOWN auf dem L-Pegel, wie in (d) der Fig. 10 gezeigt. Folglich wird der in der Ladungspumpschaltung 322 enthaltene p-Kanal-MOS-Transistor 322b leitend gemacht, wer den in den Lade-/Entladeknoten 322a Ladungen geliefert und wird daher sein Potential vergrößert. Als Reaktion darauf verkleinert die Stromsteuerschaltung 323 das p-Kanal-Strom steuersignal Vp, wie in Fig. 10 in (e) gezeigt, und vergrö ßert sie die Frequenz des internen Taktsignals intCLK. Folg lich nimmt zu einer Zeit t4 das interne Taktsignal intCLK ab, wie in (b) der Fig. 10 gezeigt. Zu der Zeit t4 errei chen das externe Taktsignal extCLK und das interne Taktsi gnal intCLK beide den L-Pegel, wird die Phasenvergleichs schaltung 321 wieder zurückgesetzt und setzt sie das Ver gleichssignal /UP auf den H-Pegel, wie in (c) der Fig. 10 gezeigt, setzt sie das Vergleichssignal DOWN auf den L- Pegel, wie in (d) der Fig. 10 dargestellt, und stoppt sie den Lade-/Entladebetrieb des Lade-/Entladeknotens 322a der Ladungspumpschaltung 322.Referring to (a) of FIG. 10, the external clock signal extCLK decreases at a time t3. The phase comparison circuit 321 determines the phase delay of the internal clock signal intCLK with respect to that of the external clock signal extCLK, sets the comparison signal / UP to the L level as shown in (c) of FIG. 10, and keeps the comparison signal DOWN at that L level as shown in (d) of FIG. 10. Consequently, the p-channel MOS transistor 322 b contained in the charge pump circuit 322 is made conductive, who supplies the charges in the charge / discharge node 322 a and therefore its potential is increased. In response to this, the current control circuit 323 decreases the p-channel current control signal Vp as shown in Fig. 10 in (e) and increases the frequency of the internal clock signal intCLK. Consequently, at a time t4, the internal clock signal intCLK decreases, as shown in (b) of FIG. 10. At time t4, the external clock signal extCLK and the internal clock signal intCLK both reach the L level, the phase comparison circuit 321 is reset again and sets the comparison signal / UP to the H level, as in (c) of FIG shown. 10, it sets the comparison signal DOWN to the L level as shown in (d) of FIGS. 10, and stops the charge / discharge operation of the charging / Entladeknotens 322 a of the charge pump circuit 322.
Wenn zu einer Zeit t5 das externe Taktsignal extCLK zunimmt, wie in Fig. 10 in (a) gezeigt, dann ist das interne Taktsi gnal intCLK zu dieser Zeit noch auf dem L-Pegel, daher er mittelt die Phasenvergleichsschaltung 321 die Verzögerung der Phase des internen Taktsignals intCLK bezüglich derjeni gen des externen Taktsignals extCLK, und daher setzt sie das Vergleichssignal /UP auf den L-Pegel, wie in (c) der Fig. 10 gezeigt, und behält das Vergleichssignal DOWN auf dem L- Pegel, wie in (d) der Fig. 10 gezeigt. Wieder werden in den Lade-/Entladeknoten 322a mittels der Ladungspumpschaltung 322 Ladungen geliefert, und als Reaktion darauf verkleinert die Stromsteuerschaltung 323 den Potentialpegel des p-Kanal- Stromsteuersignals Vp, wie in (e) der Fig. 10 gezeigt, um die Frequenz des internen Taktsignals intCLK weiter zu ver größern. Als Reaktion auf die Vergrößerung der Frequenz nimmt zu einer Zeit t6 das interne Taktsignal intCLK zu, wie in (b) der Fig. 10 gezeigt. Wenn das externe Taktsignal extCLK und das interne Taktsignal intCLK beide auf den H- Pegel gesetzt sind, dann wird die Phasenvergleichsschaltung 321 wieder zurückgesetzt, und sie setzt das Vergleichssignal /UP auf den H-Pegel, wie in (c) der Fig. 10 gezeigt, behält das Vergleichssignal DOWN, wie in (d) der Fig. 10 gezeigt, und stoppt daher den Betrieb des Lade-/Entladeknotens 322a der Ladungspumpschaltung 322.If the external clock signal extCLK increases at a time t5, as shown in FIG. 10 in (a), then the internal clock signal intCLK is still at the L level at this time, so the phase comparison circuit 321 averages the phase delay of the internal clock signal intCLK with respect to those of the external clock signal extCLK, and therefore it sets the comparison signal / UP to the L level as shown in (c) of FIG. 10 and keeps the comparison signal DOWN at the L level as in ( d) shown in FIG. 10. Back discharge node are in the charge / 322 a delivered 322 charges by the charge pump circuit, and in response to the current control circuit 323 decreases the potential level of the p-channel current control signal Vp as shown in (e) of FIG. 10, the frequency of the internal clock signal intCLK to enlarge further. In response to the increase in frequency, the internal clock signal intCLK increases at a time t6, as shown in (b) of FIG. 10. When the external clock signal extCLK and the internal clock signal intCLK are both set to the H level, the phase comparison circuit 321 is reset again and sets the comparison signal / UP to the H level as shown in (c) of FIG. 10 10 keeps the comparison signal DOWN as shown in (d) of FIG. 10, and therefore stops the operation of the charge / discharge node 322 a of the charge pump circuit 322 .
Wenn zu einer Zeit t7 das externe Taktsignal extCLK abnimmt, dann ist das interne Taktsignal intCLK zu dieser Zeit noch auf dem H-Pegel. Daher ermittelt die Phasenvergleichsschal tung 321 die Verzögerung der Phase des internen Taktsignals intCLK bezüglich derjenigen des externen Taktsignals extCLK, und sie setzt das Vergleichssignal /UP auf den L-Pegel, wie in (c) der Fig. 10 gezeigt, und behält das Vergleichssignal DOWN auf dem L-Pegel, wie in (d) der Fig. 10 gezeigt. Wieder werden mittels der Ladungspumpschaltung 322 in den Lade-/Entladeknoten 322a Ladungen geliefert, und als Reak tion darauf nimmt der Potentialpegel des p-Kanal-Stromsteu ersignals Vp aus der Stromsteuerschaltung 323 ab, wie in (e) der Fig. 10 gezeigt, und die Frequenz des internen Taktsi gnals intCLK wird weiter vergrößert. Wenn zu einer Zeit t8 das interne Taktsignal intCLK zunimmt, wie in (b) der Fig. 10 gezeigt, dann wird die Phasenvergleichsschaltung 321 zu rückgesetzt, wobei sie das Vergleichssignal /UP auf den H- Pegel zurückbringt und das Vergleichssignal DOWN auf dem L- Pegel behält, und daher wird der Lade-/Entladebetrieb des Lade-/Entladeknotens 322a der Ladungspumpschaltung 322 ge stoppt.If the external clock signal extCLK decreases at a time t7, then the internal clock signal intCLK is still at the H level at this time. Therefore, the phase comparison circuit 321 determines the delay of the phase of the internal clock signal intCLK with respect to that of the external clock signal extCLK, and sets the comparison signal / UP to the L level as shown in (c) of FIG. 10 and keeps the comparison signal DOWN at the L level as shown in (d) of FIG. 10. Back discharge node by means of the charge pump circuit 322 in the charge / 322 a cargo delivered and tion as reac it, the potential level takes the p-channel Stromsteu ersignals Vp from the current control circuit 323 from, as shown in (e) of Fig. 10, and the frequency of the internal clock signal intCLK is further increased. If the internal clock signal intCLK increases at a time t8, as shown in (b) of FIG. 10, then the phase comparison circuit 321 is reset, bringing the comparison signal / UP back to the H level and the comparison signal DOWN to the L- Maintains level, and therefore the charge / discharge operation of the charge / discharge node 322 a of the charge pump circuit 322 is stopped.
Wenn unter Bezugnahme auf (a) und (b) der Fig. 10 zu einer Zeit tu das interne Taktsignal intCLK abnimmt und dann zu einer Zeit t12 das externe Taktsignal extCLK auf den L-Pegel abnimmt, dann ermittelt die Phasenvergleichsschaltung 321, daß die Phase des internen Taktsignals intCLK derjenigen des externen Taktsignals extCLK vorauseilt, und sie behält das Vergleichssignal /UP auf dem H-Pegel und vergrößert das Ver gleichssignal DOWN auf den H-Pegel. Folglich werden aus dem Lade-/Entladeknoten 322a der Ladungspumpschaltung 322 Ladun gen herausgezogen, wobei folglich das Potential abnimmt, der Potentialpegel des p-Kanal-Stromsteuersignals Vp aus der Stromsteuerschaltung 323 zunimmt, wie in (e) der Fig. 10 gezeigt, und die Frequenz des internen Taktsignals intCLK kleiner gemacht wird. Wenn zur Zeit t12 das externe Taktsi gnal extCLK abnimmt, dann werden sowohl das externe Taktsi gnal extCLK als auch das interne Taktsignal intCLK auf den L-Pegel gesetzt. Folglich wird die Vergleichsschaltung 321 zurückgesetzt, das Vergleichssignal /UP auf den H-Pegel ge setzt, das Vergleichssignal DOWN auf dem L-Pegel behalten und daher der Lade-/Entladebetrieb des Lade-/Entladeknotens 322a der Ladungspumpschaltung 322 gestoppt.Referring to (a) and (b) of Fig. 10, if the internal clock signal intCLK decreases at a time tu and then the external clock signal extCLK decreases to the L level at a time t12, the phase comparison circuit 321 determines that the phase of the internal clock signal intCLK leads that of the external clock signal extCLK, and it keeps the comparison signal / UP at the H level and increases the comparison signal DOWN to the H level. Consequently, discharge node are removed from the loading / 322 pulled gene A of the charge pump circuit 322 Ladun, thus decreasing the potential, the potential level of the p-channel current control signal Vp from the current control circuit 323 increases, as shown in (e) of FIG. 10, and the frequency of the internal clock signal intCLK is made smaller. If the external clock signal extCLK decreases at time t12, then both the external clock signal extCLK and the internal clock signal intCLK are set to the L level. Consequently, the comparison circuit 321 is reset, the comparison signal / UP is set to the H level, the comparison signal DOWN is kept at the L level, and therefore the charging / discharging operation of the charging / discharging node 322 a of the charge pump circuit 322 is stopped.
Wenn zu einer Zeit t13 das interne Taktsignal intCLK zunimmt und dann zu einer Zeit t14 das externe Taktsignal extCLK auf den H-Pegel zunimmt, dann ermittelt die Phasenvergleichs schaltung 321, daß die Phase des internen Taktsignals intCLK derjenigen des externen Taktsignals extCLK noch vorauseilt, und daher behält sie das Vergleichssignal /UP auf dem H- Pegel und vergrößert das Vergleichssignal DOWN auf den H- Pegel. Aus dem Lade-/Entladeknoten 322a der Ladungspump schaltung 322 werden Ladungen herausgezogen, und daher ver größert die Stromsteuerschaltung 323 den Potentialpegel des p-Kanal-Stromsteuersignals Vp und macht sie die Frequenz des internen Taktsignals intCLK kleiner. Wenn zur Zeit t12 das externe Taktsignal extCLK zunimmt, wie in (a) der Fig. 10 gezeigt, dann setzt die Phasenvergleichsschaltung 321 beide Vergleichssignale /UP und DOWN zurück, wenn die Taktsignale extCLK und intCLK auf dem L-Pegel sind, so daß der Lade-/Entladebetrieb des Lade-/Entladeknotens 322a der Ladungspumpschaltung 322 gestoppt wird.If the internal clock signal intCLK increases at a time t13 and then the external clock signal extCLK increases to the H level at a time t14, the phase comparison circuit 321 determines that the phase of the internal clock signal intCLK still leads that of the external clock signal extCLK, and therefore, it keeps the comparison signal / UP at the H level and increases the comparison signal DOWN to the H level. Circuit from the charge / discharge node 322 a of the charge pump 322 charges are pulled out, and therefore ver enlarges the current control circuit 323 to the potential level of the p-channel current control signal Vp and makes it smaller the frequency of the internal clock signal intCLK. At time t12, the external clock signal extCLK increases, as shown in (a) of Fig. 10, then sets the phase comparison circuit 321 both comparison signals / UP and DOWN back when the clock signals extCLK and intCLK on the L level, so that the Charging / discharging operation of the charging / discharging node 322 a of the charge pump circuit 322 is stopped.
Wenn zu einer Zeit t15 das interne Taktsignal intCLK abnimmt und zu einer Zeit t16 das externe Taktsignal extCLK auf den L-Pegel abnimmt, dann ermittelt die Phasenvergleichsschal tung 321, daß die Phase des internen Taktsignals intCLK der jenigen des externen Taktsignals extCLK noch vorauseilt, und behält das Vergleichssignal /UP auf dem H-Pegel und vergrö ßert das Vergleichssignal DOWN auf den H-Pegel. Folglich werden aus dem Lade-/Entladeknoten 322a in der Ladungspump schaltung 322 Ladungen herausgezogen, nimmt der Potential pegel des p-Kanal-Stromsteuersignals Vp aus der Stromsteuer schaltung 323 zu und wird die Frequenz des internen Taktsi gnals intCLK weiter verkleinert. Zur Zeit t16 nimmt das ex terne Taktsignal extCLK ab. Das externe Taktsignal extCLK und das interne Taktsignal intCLK werden beide auf den L- Pegel gesetzt, die Phasenvergleichsschaltung 321 wird wieder zurückgesetzt, und sie setzt das Vergleichssignal /UP auf den H-Pegel und das Vergleichssignal DOWN auf den L-Pegel, so daß der Lade-/Entladebetrieb des Lade-/Entladeknotens 322a der Ladungspumpschaltung 322 gestoppt wird.If the internal clock signal intCLK decreases at a time t15 and the external clock signal extCLK decreases to the L level at a time t16, the phase comparison circuit 321 determines that the phase of the internal clock signal intCLK still leads that of the external clock signal extCLK, and maintains the comparison signal / UP at the H level and increases the comparison signal DOWN to the H level. Consequently, charges are pulled out of the charge / discharge node 322 a in the charge pump circuit 322 , the potential level of the p-channel current control signal Vp from the current control circuit 323 increases and the frequency of the internal clock signal intCLK is further reduced. At time t16, the external clock signal extCLK decreases. The external clock signal extCLK and the internal clock signal intCLK are both set to the L level, the phase comparison circuit 321 is reset again, and it sets the comparison signal / UP to the H level and the comparison signal DOWN to the L level, so that the Charging / discharging operation of the charging / discharging node 322 a of the charge pump circuit 322 is stopped.
Durch Wiederholen des vorstehend beschriebenen Betriebs wer den, wie in Fig. 10 zur Zeit t7 und danach gezeigt, die Vergleichssignale /UP und DOWN kaum aktiviert, wenn das in terne Taktsignal intCLK synchronisiert ist mit (eingerastet ist in) dem externen Taktsignal extCLK, und diese Ver gleichssignale /UP und DOWN werden nur für eine Weile zur Zeit des Zunehmens und des Abnehmens des externen Taktsi gnals extCLK aktiviert. Somit wird das Laden/Entladen des Lade-/Entladeknotens 322a mittels der Ladungspumpschaltung 322 kaum ausgeführt und ändert sich das Potential des aus der Stromsteuerschaltung 323 ausgegebenen p-Kanal-Stromsteu ersignals Vp kaum, sondern wird nahezu konstant gehalten.By repeating the above-described operation, as shown in FIG. 10 at time t7 and thereafter, the comparison signals / UP and DOWN are hardly activated when the internal clock signal intCLK is synchronized with (locked in) the external clock signal extCLK, and these comparison signals / UP and DOWN are only activated for a while at the time of increasing and decreasing the external clock signal extCLK. Thus, the charging / discharging is the charge / Entladeknotens 322 a hardly performed by means of the charge pump circuit 322 and the potential changes of the output from the current control circuit 323 p-channel Stromsteu ersignals hardly Vp but is almost kept constant.
Wenn in diesem Zustand das interne Taktsignal eingerastet ist, dann sind die Vergleichssignale /UP und DOWN aktiv und ändert sich das p-Kanal-Stromsteuersignal Vp, wobei wegen des Operationsverstärkers 323d der Betrag der Änderung des durch den Inverter 324a hindurchfließenden Betriebsstroms sehr klein ist und folglich eine Frequenzschwankung kaum vorkommt, so daß die Unruhe des internen Taktsignals intCLK zur Zeit des Einrastens sicher unterdrückt werden kann. If the internal clock signal is locked in this state, then the comparison signals / UP and DOWN are active and the p-channel current control signal Vp changes, the amount of change in the operating current flowing through the inverter 324 a being very small because of the operational amplifier 323 d and consequently there is hardly any frequency fluctuation, so that the unsteadiness of the internal clock signal intCLK can be safely suppressed at the time of latching.
Ferner wird durch den Operationsverstärker 323d die Änderung des Betrages des Stroms der Inverterschaltung 324a in der Schaltung zum Erzeugen eines internen Taktsignals 324 rela tiv klein gemacht, und wenn daher die Phase des internen Taktsignals intCLK vorauseilend ist, dann kann jene über mäßige Einstellung verhindert werden, welche durch ein eine Verzögerung der Phase des internen Taktsignals intCLK erge bendes Darübertreiben verursacht wird. Daher kann mit großer Schnelligkeit das interne Taktsignal intCLK genau synchroni siert werden mit dem externen Taktsignal extCLK.Furthermore, by the operational amplifier 323 d, the change in the amount of the current of the inverter circuit 324 a in the circuit for generating an internal clock signal 324 is made relatively small, and therefore if the phase of the internal clock signal intCLK is leading, that over-setting can be prevented caused by overdriving resulting in a delay in the phase of the internal clock signal intCLK. Therefore, the internal clock signal intCLK can be synchronized with the external clock signal extCLK with great speed.
Durch den vorstehend beschriebenen Aufbau können die folgen den Vorteile erreicht werden. Da gemäß den internen Taktsi gnalen intCLK, Φ1 und Φ2 aus der Schaltung zum Synchroni sieren eines internen Taktsignals 320 die Aktivierung/Deak tivierung der internen Schaltungseinrichtung gesteuert wird, arbeiten diese Schaltungen nicht fortwährend und kann daher der Stromverbrauch verkleinert werden.With the structure described above, the following advantages can be achieved. Since the activation / deactivation of the internal circuit device is controlled according to the internal clock signals intCLK, Φ1 and Φ2 from the circuit for synchronizing an internal clock signal 320 , these circuits do not work continuously and therefore the power consumption can be reduced.
Da ferner das interne Taktsignal intCLK erzeugt wird durch die Schaltung zum Synchronisieren eines internen Taktsignals 320 unter Verwendung des internen Stromversorgungspotentials intVCC, das stabiler als das externe Stromversorgungspoten tial extVCC ist, als Betriebsstromversorgungspotential, kann eine Schwankung des internen Taktsignals intCLK unterdrückt, kann das interne Taktsignal intCLK in das externe Taktsignal extCLK leicht eingerastet und eine Unruhe des internen Takt signals intCLK, nachdem es eingerastet ist, kleiner gemacht werden.Further, since the internal clock signal intCLK is generated by the circuit for synchronizing an internal clock signal 320 using the internal power supply potential intVCC, which is more stable than the external power supply potential extVCC, than the operational power supply potential, fluctuation of the internal clock signal intCLK can be suppressed, the internal clock signal intCLK lightly latched into the external clock signal extCLK and a restlessness of the internal clock signal intCLK after it is locked in can be made smaller.
Da die das interne Stromversorgungspotential intVCC liefern de Schaltung zum Erzeugen eines internen Stromversorgungspo tentials 310b für Takte zum Erzeugen des internen Taktes ge trennt von der das interne Stromversorgungspotential intVCC in andere interne Schaltungen liefernden Schaltung zum Er zeugen eines internen Stromversorgungspotentials 310a vorge sehen ist, wird das interne Stromversorgungspotential intVCC zum Erzeugen des internen Taktsignals stabil gemacht und nicht durch den Betrieb anderer interner Schaltungen beein flußt. Daher wird es leichter, das interne Taktsignal intCLK in das externe Taktsignal extCLK einzurasten, und wird die Unruhe des internen Taktsignals intCLK, nachdem es einge rastet ist, kleiner gemacht.Since the internal power supply potential intVCC supplying circuit for generating an internal power supply potential 310 b for clocks for generating the internal clock is separated from the circuit supplying the internal power supply potential intVCC into other internal circuits for generating an internal power supply potential 310 a, the internal power supply potential intVCC for generating the internal clock signal is made stable and is not influenced by the operation of other internal circuits. Therefore, it becomes easier to lock the internal clock signal intCLK into the external clock signal extCLK, and the unrest of the internal clock signal intCLK after it is locked in is made smaller.
Ferner ist in den Schaltungen zum Erzeugen eines internen Stromversorgungspotentials 310a und 310b die in den Strom versorgungsknoten 312 Strom liefernde Stromversorgungsschal tung 316 vorgesehen, um das Unterschreiten und das Über schreiten des internen Stromversorgungspotentials intVCC be züglich des Referenzpotentials Vref kleiner zu machen, und daher kann ein stabiles internes Stromversorgungspotential intVCC erreicht werden.Furthermore, in the circuits for generating an internal power supply potential 310 a and 310 b, the power supply circuit 316 supplying current in the power supply node 312 is provided in order to make the falling below and the exceeding of the internal power supply potential intVCC with respect to the reference potential Vref smaller, and therefore a stable internal power supply potential intVCC can be achieved.
Ferner wird in der Schaltung zum Synchronisieren eines in ternen Taktsignals 320 mittels des Operationsverstärkers 323d gemäß dem Eingangspotential Vin aus dem Schleifenfilter 323c und dem Rückkopplungspotential Vf das p-Kanal-Strom steuersignal Vp erzeugt, kann durch den Widerstand R zum Er zeugen des Rückkopplungspotentials eine durch eine kleine Änderung des Eingangspotentials Vin verursachte bedeutsame Änderung des Treibstroms der Schaltung zum Erzeugen eines internen Taktsignals 324 unterdrückt werden und kann daher eine Abweichung des internen Taktsignals intCLK von dem ex ternen Taktsignal extCLK (eine Unruhe), nachdem das interne Taktsignal intCLK in das externe Taktsignal extCLK einge rastet ist, kleiner gemacht werden.Furthermore, in the circuit for synchronizing an internal clock signal 320 by means of the operational amplifier 323 d according to the input potential Vin from the loop filter 323 c and the feedback potential Vf, the p-channel current control signal Vp is generated, can be generated by the resistor R to generate the feedback potential a significant change in the driving current of the circuit for generating an internal clock signal 324 caused by a small change in the input potential Vin can be suppressed and therefore a deviation of the internal clock signal intCLK from the external clock signal extCLK (a disturbance) after the internal clock signal intCLK into the external clock signal extCLK is locked, can be made smaller.
Eine zweite Ausführungsform der vorliegenden Erfindung wird beschrieben. Bei der zweiten Ausführungsform unterscheidet sich der Aufbau der Stromsteuerschaltung 323 zum Erzeugen der Stromsteuersignale Vp und Vn, welche in der im SRAM 300 vorgesehenen Schaltung zum Synchronisieren eines internen Taktsignals 320 enthalten ist, von demjenigen der ersten Ausführungsform. Im folgenden wird derselbe Aufbau wie bei der ersten Ausführungsform durch dieselben Bezugszeichen bezeichnet und deren Beschreibung nicht wiederholt. Nur die abweichenden Punkte werden beschrieben.A second embodiment of the present invention will be described. In the second embodiment, the structure of the current control circuit 323 for generating the current control signals Vp and Vn included in the circuit for synchronizing an internal clock signal 320 provided in the SRAM 300 is different from that of the first embodiment. In the following, the same structure as in the first embodiment is denoted by the same reference numerals and the description thereof is not repeated. Only the different points are described.
Fig. 11 zeigt einen Aufbau einer Schaltung zum Synchroni sieren eines internen Taktsignals 320 gemäß der zweiten Aus führungsform der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 11 enthält die Stromsteuerschaltung 323 ein Trans fergate 323g, das zwischen dem Lade-/Entladeknoten 322a der Ladungspumpschaltung 322 und dem Eingangsknoten 323a des Schleifenfilters 323c geschaltet ist. Das Transfergate 323g enthält einen p-Kanal-MOS-Transistor 323ga, der zwischen dem Lade-/Entladeknoten 322a und dem Knoten 323a geschaltet ist und an seinem Gate ein Haltesignal HD empfängt; und einen n- Kanal-MOS-Transistor 323gb, der parallel zu dem p-Kanal-MOS- Transistor 323ga zwischen dem Lade-/Entladeknoten 322a und dem Knoten 323a geschaltet ist und an seinem Gate ein Halte signal /HD empfängt. Daher ist mittels des Schleifenfilters 323c und des Transfergates 323g der erste Eingangsknoten 323da des Operationsverstärkers 323d verbunden mit dem Lade-/Entladeknoten 322a. Fig. 11 shows a structure of a circuit for synchronizing an internal clock signal 320 according to the second embodiment of the present invention. Referring to Fig. 11 includes the current control circuit 323 a transmembrane fergate 323 g, the a charge pump circuit 322 and the input node is connected in the loop filter 323 c a 323 between the charge / discharge node 322. The transfer gate 323 g contains a p-channel MOS transistor 323 ga, which is connected between the charge / discharge node 322 a and the node 323 a and receives a hold signal HD at its gate; and an n-channel MOS transistor 323 gb, which is connected in parallel to the p-channel MOS transistor 323 ga between the charge / discharge node 322 a and the node 323 a and receives a hold signal / HD at its gate , Therefore, the first input node 323 da of the operational amplifier 323 d is connected to the charging / discharging node 322 a by means of the loop filter 323 c and the transfer gate 323 g.
Die Haltesignale HD und /HD sind zueinander komplementär, und sie sind entsprechend auf den H-Pegel und den L-Pegel gesetzt, wenn die Lieferung des externen Taktsignals extCLK in den Eingangsknoten für das externe Taktsignal 321a unter brochen ist. Der Aufbau des Abschnitts zum Erzeugen der Haltesignale HD und /HD wird später beschrieben.The hold signals HD and / HD are complementary to one another, and they are correspondingly set to the H level and the L level when the delivery of the external clock signal extCLK in the input node for the external clock signal 321 a is interrupted. The structure of the section for generating the stop signals HD and / HD will be described later.
Die p-Kanal-Stromsteuerschaltung 323e zum Erzeugen des Rück kopplungspotentials Vf gemäß dem Ausgangspotential des Ope rationsverstärkers 323d enthält einen p-Kanal-MOS-Transistor 323eb, der zwischen dem internen Stromversorgungsknoten 300d und dem Knoten 323ea geschaltet ist und an seinem Gate das Ausgangspotential aus dem Operationsverstärker 323d emp fängt; ein Transfergate 323eh, das zwischen den Knoten 323ea und 323ec geschaltet ist und in Reaktion auf die Haltesi gnale HD und /HD selektiv in den leitenden Zustand gesetzt ist; und einen n-Kanal-MOS-Transistor 323ei, der zwischen dem Knoten 323ec und dem Masseknoten 300b geschaltet ist und an seinem Gate ein Schaltpotential Vr aus einer Widerstands wertschaltschaltung 323h empfängt. Das Transfergate 323eh enthält einen p-Kanal-MOS-Transistor 323ef, der zwischen den Knoten 323ea und 323ec geschaltet ist und an seinem Gate das Haltesignal HD empfängt; und einen n-Kanal-MOS-Transistor 323eg, der parallel zu dem p-Kanal-MOS-Transistor 323ef zwi schen den Knoten 323ea und 323ec geschaltet ist und an sei nem Gate das Haltesignal /HD empfängt.The p-channel current control circuit 323 e for generating the feedback potential Vf according to the output potential of the operational amplifier 323 d includes a p-channel MOS transistor 323 eb, which is connected between the internal power supply node 300 d and the node 323 ea and on its gate receives the output potential from the operational amplifier 323 d emp; a transfer gate 323 eh connected between nodes 323 ea and 323 ec and selectively placed in the conductive state in response to the hold signals HD and / HD; and an n-channel MOS transistor 323 ei, which is connected between the node 323 ec and the ground node 300 b and receives a switching potential Vr at its gate from a resistance value switching circuit 323 h. The transfer gate 323 eh contains a p-channel MOS transistor 323 ef, which is connected between the nodes 323 ea and 323 ec and receives the hold signal HD at its gate; and an n-channel MOS transistor 323 eg, which is connected in parallel with the p-channel MOS transistor 323 ef between the nodes 323 ea and 323 ec and receives the hold signal / HD at its gate.
Der Aufbau der Widerstandswertschaltschaltung 323h wird spä ter beschrieben. Diese Schaltung vergrößert das Schaltpoten tial Vr, wenn das externe Stromversorgungspotential extVCC und das Massepotential GND angelegt sind, und verkleinert danach das Schaltpotential Vr und behält es auf einem vorge schriebenen kleinen Potential. Der Knoten 323ea ist mit dem zweiten Eingangsknoten 323db des Operationsverstärkers 323d verbunden.The structure of the resistance value switching circuit 323 h will be described later. This circuit increases the switching potential Vr when the external power supply potential extVCC and the ground potential GND are applied, and then decreases the switching potential Vr and keeps it at a prescribed small potential. The node is ea 323 to the second input node 323 db of the operational amplifier 323 d, respectively.
Fig. 12A ist ein Blockschaltbild, das einen Schaltungsauf bau zum Erzeugen der Haltesignale HD und /HD schematisch darstellt. Unter Bezugnahme auf Fig. 12A werden die Halte signale HD und /HD erzeugt durch eine Taktausfallermitt lungseinrichtung 150 zum Ermitteln des Fehlens des externen Taktsignals extCLK. Wenn das externe Taktsignal extCLK fehlt oder seine Lieferung unterbrochen ist, dann setzt die Takt ausfallermittlungseinrichtung 150 die Haltesignale HD und /HD entsprechend auf den H-Pegel und den L-Pegel. FIG. 12A is a block diagram showing a construction Schaltungsauf schematically for generating the latch signals HD and / HD. Referring to FIG. 12A, the hold signals HD and / HD are generated by a clock failure detector 150 for detecting the absence of the external clock signal extCLK. If the external clock signal extCLK is missing or its delivery is interrupted, then the clock failure determination device 150 sets the stop signals HD and / HD accordingly to the H level and the L level.
Fig. 12B zeigt einen speziellen Aufbau einer Taktausfaller mittlungseinrichtung 150. Unter Bezugnahme auf Fig. 12B enthält die Taktausfallermittlungseinrichtung 150 einen Zähler 150a, der das interne Taktsignal intCLK zählt. Der Zähler 150a empfängt an einem Rücksetzeingang RST das ex terne Taktsignal extCLK und gibt die Haltesignale HD und /HD aus Vorwärtszählausgängen Cup und /Cup aus. Wenn die Zählung des internen Taktsignals intCLK einen vorgeschriebenen Wert erreicht, dann werden die Haltesignale HD und /HD aus den Vorwärtszählausgangsknoten Cup und /Cup entsprechend auf den H-Pegel und den L-Pegel gesetzt. Wenn an den Rücksetzeingang RST das externe Taktsignal extCLK angelegt ist, dann wird der Zählwert des Zählers 150a zurückgesetzt. Der Zählwert, mit dem der Zähler 150a vorwärtszählt, ist auf einen geeig neten Wert festgesetzt. Wenn für einen vorgeschriebenen Zählwert, das heißt bei einer vorgeschriebenen Anzahl von Taktzyklusperioden des internen Taktsignals, das externe Taktsignal extCLK nicht kontinuierlich angelegt ist, dann werden die Haltesignale HD und /HD entsprechend auf den H- Pegel und den L-Pegel gesetzt. Der Zähler 150a vergrößert den Zählwert in Reaktion auf eine Zunahme des internen Taktsignals intCLK und setzt den Zählwert in Reaktion auf eine Abnahme des externen Taktsignals extCLK zurück. Wenn daher in jedem Zyklus des internen Taktsignals intCLK das externe Taktsignal extCLK geliefert wird, dann wird der Zählwert des Zählers 150a fortwährend in dem Taktzyklus auf den Anfangswert zurückgesetzt. Daher kann das Aufhören oder das Fehlen der Lieferung des externen Taktsignals extCLK er mittelt werden. FIG. 12B shows a specific structure of a clock Ausfaller averaging means 150. With reference to FIG. 12B, the clock failure determination device 150 contains a counter 150 a, which counts the internal clock signal intCLK. The counter 150 receives at a a reset input RST, the ex ternal clock signal extCLK and outputs the latch signals HD and / HD from Vorwärtszählausgängen Cup and / Cup. When the count of the internal clock signal intCLK reaches a prescribed value, the hold signals HD and / HD from the up-count output nodes Cup and / Cup are set to the H level and the L level, respectively. If the external clock signal extCLK is applied to the reset input RST, then the count value of the counter 150 a is reset. The count value with which the counter 150 a counts up is set to a suitable value. If the external clock signal extCLK is not continuously applied for a prescribed count value, that is to say for a prescribed number of clock cycle periods of the internal clock signal, then the hold signals HD and / HD are set to the H level and the L level accordingly. The counter 150 a increases the count in response to an increase in the internal clock signal intCLK and resets the count in response to a decrease in the external clock signal extCLK. Therefore, if the external clock signal extCLK is supplied in each cycle of the internal clock signal intCLK, then the count value of the counter 150 a is continuously reset to the initial value in the clock cycle. Therefore, the cessation or the lack of delivery of the external clock signal extCLK can be determined.
Fig. 12C zeigt einen anderen Aufbau einer Taktausfaller mittlungseinrichtung 150. Unter Bezugnahme auf Fig. 12C enthält die Taktausfallermittlungseinrichtung 150 einen Fensterimpulsgenerator 150b, der in Reaktion auf das interne Taktsignal intCLK einen Fensterimpuls mit einer vorgeschrie benen Zeitbreite erzeugt; ein Transfergate 150c, das als Re aktion auf den Fensterimpuls aus dem Fensterimpulsgenerator 150b das externe Taktsignal extCLK durchläßt; und ein D- Flipflop 150d zum Aufnehmen und Verriegeln eines aus dem Transfergate 150c übertragenen Signals in Synchronisation mit einer Abnahme des Fensterimpulses aus dem Fensterim pulsgenerator 150b. Die Haltesignale HD und /HD werden aus den Q- und /Q-Ausgängen des D-Flipflops 150d ausgegeben. Der Fensterimpulsgenerator 150b erzeugt den Fensterimpuls mit einer vorgeschriebenen Breite nach dem Ablauf eines vorge schriebenen Zeitabschnitts als Reaktion auf die Abnahme des internen Taktsignals intCLK. Der Fensterimpuls hat eine Zeitbreite, die den Zeitpunkt enthält, bei welchem das in terne Taktsignal intCLK oder das externe Taktsignal extCLK zunimmt. Das Transfergate 150c läßt das externe Taktsignal extCLK durch, wenn der Fensterimpuls auf dem H-Pegel ist, und andernfalls behält es den nichtleitenden Zustand bei. Das D-Flipflop 150d nimmt das an den D-Eingang angelegte Si gnal bei der Abnahme des Fensterimpulses auf. Wenn daher das externe Taktsignal extCLK nicht geliefert wird, dann ist das an den D-Eingang angelegte Signal auf dem L-Pegel, ist das aus dem Ausgang Q ausgegebene Haltesignal /HD auf dem L- Pegel und das aus dem /Q-Ausgang ausgegebene Haltesignal HD auf dem H-Pegel. Wenn das externe Taktsignal extCLK gelie fert wird, während der Fensterimpuls auf dem H-Pegel ist, dann empfängt das D-Flipflop 150d bei der Abnahme des an den Takteingang Cp angelegten Fensterimpulses ein Signal mit dem H-Pegel an seinem D-Eingang, und daher erreicht das Haltesi gnal /HD aus dem Ausgang Q den H-Pegel und ist das Haltesi gnal HD aus dem Ausgang /Q auf den L-Pegel gesetzt. Durch das Verwenden des Fensterimpulses kann in jedem Taktzyklus des internen Taktsignals intCLK erkannt werden, ob das ex terne Taktsignal extCLK angelegt ist oder nicht. Fig. 12C shows another construction of a clock averaging means 150 Ausfaller. . Referring to Figure 12C, the clock failure detection means 150 includes a window pulse generator 150 b, which generates a window pulse with a pre-shouted surrounded time width in response to the internal clock signal intCLK; a transfer gate 150 c, which in response to the window pulse from the window pulse generator 150 b passes the external clock signal extCLK; and a D flip-flop 150 d b for receiving and locking pulse generator from the transfer gate 150 c transmitted signal in synchronization with a decrease in the window pulse from the Fensterim a 150th The stop signals HD and / HD are output from the Q and / Q outputs of the D flip-flop 150 d. The window pulse generator 150 b generates the window pulse with a prescribed width after the lapse of a prescribed period in response to the decrease in the internal clock signal intCLK. The window pulse has a time width which contains the point in time at which the internal clock signal intCLK or the external clock signal extCLK increases. The transfer gate 150 allows the external clock signal c by extCLK when the window pulse at the H level, and otherwise it maintains the non-conductive state. The D flip-flop 150 d receives the signal applied to the D input when the window pulse decreases. Therefore, if the external clock signal extCLK is not supplied, then the signal applied to the D input is at the L level, the hold signal / HD output from the output Q is at the L level and that output from the / Q output Hold signal HD at the H level. When the external clock signal is fert extCLK GELIE, while the window pulse at the H level, then receives the D flip-flop 150 d at the decrease of the voltage applied to the clock input Cp window pulse, a signal of H-level at its D input, and therefore the Haltesi signal / HD from the output Q reaches the H level and the Haltesi signal HD from the output / Q is set to the L level. By using the window pulse, it can be recognized in each clock cycle of the internal clock signal intCLK whether the external clock signal extCLK is applied or not.
Fig. 12D zeigt noch einen anderen Aufbau zum Erzeugen der Haltesignale HD und /HD. Unter Bezugnahme auf Fig. 12D ist an einen Knoten für einen externen Signaleingang 150e ein Haltesignal extHD von außen angelegt. Das Haltesignal /HD wird aus einem mit dem Signaleingangsknoten 150e verbundenen Inverter 150f ausgegeben. Wenn in einem Datenverarbeitungs system wie beispielsweise in einem tragbaren Personalcom puter keine Datenverarbeitung ausgeführt wird, dann wird die Erzeugung eines Systemtaktes gestoppt, um den Strom- und Energieverbrauch zu verkleinern. Eine derartige Betriebsart wird als Schlummermodus oder als Schlafmodus bezeichnet. Wenn daher in einem derartigen Fall die Erzeugung des ex ternen Taktsignals extCLK unterbrochen ist, dann kann der externe Mikroprozessor 200 diese Unterbrechung der Takter zeugung erkennen, und daher kann aus einem derartigen Mikroprozessor 200 in den SRAM 300 das Haltesignal extHD gelie fert werden. Fig. 12D shows yet another configuration for generating the latch signals HD and / HD. With reference to FIG. 12D, an external stop signal extHD is applied to a node for an external signal input 150 e. The hold signal / HD is output from an inverter 150 f connected to the signal input node 150 e. If no data processing is carried out in a data processing system, for example in a portable personal computer, the generation of a system clock is stopped in order to reduce the current and energy consumption. Such an operating mode is referred to as a snooze mode or a sleep mode. Therefore, if the generation of the external clock signal extCLK is interrupted in such a case, then the external microprocessor 200 can recognize this interruption of the clock generation, and therefore the hold signal extHD can be provided from such a microprocessor 200 in the SRAM 300 .
Fig. 13A zeigt einen speziellen Aufbau der in Fig. 11 dar gestellten Widerstandswertschaltschaltung 323h. Unter Bezug nahme auf Fig. 13A gibt die Widerstandswertschaltschaltung 323h in den Ausgangsknoten 323ha ein Widerstandswertschalt potential Vr aus. Der Ausgangsknoten 323ha ist mit einem externen Anschluß 323hb verbunden. Wie in Fig. 13B gezeigt, werden zu einer Zeit t0 eine externe Stromversorgung ext und ein Massepotential GND eingeschaltet und wird ein externes Stromversorgungspotential extVCC (zum Beispiel 5 V) ange legt, wobei das an den externen Anschluß 323hb angelegte Schaltpotential Vr auch auf denselben Potentialpegel wie das externe Stromversorgungspotential festgesetzt ist. Wenn ein vorgeschriebener Zeitabschnitt vom Einschalten des Stroms bis zum Stabilisieren der internen Schaltungseinrichtung ab gelaufen ist, dann ist das an den externen Anschluß 323hb angelegte Widerstandswertschaltpotential Vr auf ein Poten tial (zum Beispiel 1 V) festgesetzt, das kleiner als das externe Stromversorgungspotential extVCC ist. Da das Wider standswertschaltpotential Vr an das Gate des n-Kanal-MOS- Transistors 323ei angelegt ist, wird daher unter Bezugnahme auf Fig. 11 der Widerstandswert des MOS-Transistors 323ei minimiert, wenn der Strom eingeschaltet ist, und wird der Widerstandswert vergrößert, wenn der stabile Zustand er reicht ist. FIG. 13A shows a special structure of the resistance value switching circuit 323 h shown in FIG. 11. Referring to Fig. 13A shows the resistance value switching circuit 323 h in the output node 323 ha of a resistance value switching potential Vr. The output node 323 ha is connected to an external connection 323 hb. As shown in Fig. 13B, an external power supply ext and a ground potential GND are turned on at a time t0, and an external power supply potential extVCC (for example, 5 V) is applied, the switching potential Vr applied to the external terminal 323 hb also being applied to the same Potential level as the external power supply potential is set. When a prescribed period of time has elapsed from the time the power is turned on until the internal circuit device is stabilized, the resistance value switching potential Vr applied to the external connection 323 hb is set to a potential (for example 1 V) which is less than the external power supply potential extVCC , Therefore, since the resistance switching potential Vr is applied to the gate of the n-channel MOS transistor 323 ei, referring to FIG. 11, the resistance of the MOS transistor 323 ei is minimized when the power is on and the resistance is increased when the stable state is sufficient.
Fig. 14A zeigt einen anderen speziellen Aufbau der in Fig. 11 dargestellten Widerstandswertschaltschaltung 323h, und Fig. 14B zeigt ihre Betriebswellenform. Unter Bezugnahme auf Fig. 14A enthält die Widerstandswertschaltschaltung 323h ein Widerstandselement 323hd, das zwischen dem externen Stromversorgungsknoten 300a und einem Knoten 323hc geschal tet ist; ein Widerstandselement 323he, das zwischen dem Knoten 323hc und einem Ausgangsknoten 323ha geschaltet ist; ein Widerstandselement 323hf, das zwischen dem Ausgangs knoten 323ha und dem Masseknoten 300b geschaltet ist; einen n-Kanal-MOS-Transistor 323hh, der parallel zu dem Wider standselement 323hd zwischen dem externen Stromversorgungs knoten 300a und dem Knoten 323hc geschaltet ist und dessen Gate verbunden ist mit dem externen Anschluß 323hg; und einen n-Kanal-MOS-Transistor 323hj, der zwischen dem Knoten 323hc und dem Ausgangsknoten 323ha parallel zu dem Wider standselement 323he geschaltet ist und dessen Gate verbunden ist mit dem externen Anschluß 323hi. FIG. 14A shows another specific construction of the resistance of switch circuit 323 shown in Fig. 11 h and FIG. 14B shows its operation waveform. With reference to FIG. 14A, the resistance value switching circuit 323 h contains a resistance element 323 hd which is switched between the external power supply node 300 a and a node 323 hc; a resistance element 323 he connected between node 323 hc and an output node 323 ha; a resistance element 323 hf connected between the output node 323 ha and the ground node 300 b; an n-channel MOS transistor 323 hh, which is connected in parallel with the resistance element 323 hd between the external power supply node 300 a and the node 323 hc and whose gate is connected to the external terminal 323 hg; and an n-channel MOS transistor hj 323, between node 323 and output node 323 hc stand element ha parallel to the counter 323 he is connected and whose gate is connected to the external terminal hi 323rd
Wenn, wie in Fig. 148, zu einer Zeit t0 der Strom einge schaltet wird, dann wird zu dieser Zeit an die externen An schlüsse 323hg und 323hi das externe Stromversorgungspoten tial extVCC angelegt. Als Reaktion darauf werden die MOS- Transistoren 323hh und 323hj beide leitend gemacht. Der Widerstandswert des Widerstandselements 323hf ist ausrei chend größer als der Einschaltwiderstand der MOS-Transi storen 323hh und 323hj gemacht. Daher wird das Schaltpoten tial Vr aus dem Ausgangsknoten 323ha auf den Pegel des ex ternen Stromversorgungspotentials extVCC festgesetzt, da die Widerstandselemente 323hd und 323he durch die MOS-Transi storen 323hh und 323hj kurzgeschlossen sind. Nach dem Ablauf eines vorgeschriebenen Zeitabschnitts wird das externe Stromversorgungspotential extVCC zu einer Zeit t1 an den einen der externen Anschlüsse 323hg und 323hi angelegt und wird das Massepotential GND an den anderen angelegt. In Fig. 14B ist das Massepotential GND so dargestellt, daß es an den externen Anschluß 323hg angelegt ist. In diesem Zu stand ist der eine der MOS-Transistoren 323hh und 323hj nichtleitend gemacht. Wenn daher die Widerstandselemente 323hd, 323he und 323hf alle denselben Widerstandswert haben, dann wird der Widerstandswert zwischen dem externen Strom versorgungsknoten 300a und dem Ausgangsknoten 323ha ebenso groß wie der Widerstandswert zwischen dem Ausgangsknoten 323ha und dem Masseknoten 300b gemacht und wird das Schalt potential Vr auf einen Potentialpegel von etwa extVCC/2 festgesetzt. If, as in FIG. 148, the current is switched on at a time t0, then the external power supply potential extVCC is applied to the external connections 323 hg and 323 hi at this time. In response, MOS transistors 323 hh and 323 hj are both made conductive. The resistance value of the resistance element 323 hf is made sufficiently larger than the on-resistance of the MOS transistors 323 hh and 323 hj. Therefore, the switching potential Vr from the output node 323 ha is set to the level of the external power supply potential extVCC, since the resistance elements 323 hd and 323 he are short-circuited by the MOS transistors 323 hh and 323 hj. After a prescribed period of time has elapsed, the external power supply potential extVCC is applied to one of the external connections 323 hg and 323 hi at a time t1 and the ground potential GND is applied to the other. In Fig. 14B, the ground potential GND is illustrated so that it is applied to the external terminal hg 323rd In this state, one of the MOS transistors 323 hh and 323 hj is made non-conductive. Therefore, if the resistance elements 323 hd, 323 he and 323 hf all have the same resistance value, the resistance value between the external power supply node 300 a and the output node 323 ha is made as large as the resistance value between the output node 323 ha and the ground node 300 b and the switching potential Vr is set to a potential level of approximately extVCC / 2.
Nach dem Ablauf eines anderen Zeitabschnitts werden zu einer Zeit t2 die externen Anschlüsse 323hg und 323hi mit dem Mas sepotential GND versorgt und die MOS-Transistoren 323hh und 323hj nichtleitend gemacht. In diesem Zustand sind die Widerstandselemente 323hd, 323he und 323hf in Reihe zwischen dem externen Stromversorgungsknoten 300a und der Masse 300b geschaltet, und da diese Widerstandselemente denselben Widerstandswert aufweisen, ist das Schaltpotential Vr auf einen Potentialpegel von extVCC/3 festgesetzt.After another period has elapsed, the external connections 323 hg and 323 hi are supplied with the ground potential GND at a time t2 and the MOS transistors 323 hh and 323 hj are rendered non-conductive. In this state, the resistance elements 323 hd, 323 he and 323 hf are connected in series between the external power supply node 300 a and the ground 300 b, and since these resistance elements have the same resistance value, the switching potential Vr is set to a potential level of extVCC / 3.
Fig. 15A zeigt einen anderen speziellen Aufbau der in Fig. 11 dargestellten Widerstandswertschaltschaltung 323h, und Fig. 15B zeigt ihre Betriebswellenform. Unter Bezugnahme auf Fig. 15A enthält die Widerstandswertschaltschaltung 323h eine Widerstandssteuerschaltung 323hk zum Einstellen des Potentialpegels des Schaltpotentials Vr gemäß einer logischen Übereinstimmung/Nichtübereinstimmung der Ver gleichssignale /UP und DOWN aus der Phasenvergleichsschal tung 321 und eine Startschaltung 323hm zum Festsetzen des Widerstandsschaltpotentials Vr auf das externe Stromversor gungspotential extVCC für einen vorgeschriebenen Zeitab schnitt zur Zeit des Einschaltens des Stroms. Wenn das in terne Taktsignal intCLK nicht in das externe Taktsignal extCLK eingerastet ist und daher die Zeit, in der die Ver gleichssignale /UP und DOWN im entsprechenden aktiven Zu stand des L-Pegels und des H-Pegels gehalten werden, lang gemacht wird, dann setzt die Widerstandssteuerschaltung 323hk das aus dem Ausgangsknoten 323ha ausgegebene Wider standswertschaltpotential Vr etwa auf das externe Stromver sorgungspotential extVCC fest, und wenn es dazu kommt, daß das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet ist und der Zeitabschnitt, in dem die Vergleichssignale /UP und DOWN aktiv sind, kürzer wird, dann verkleinert die Schaltung das Widerstandswertschaltpotential Vr und setzt schließlich das Widerstandswertschaltpotential auf etwa 1 V fest. Die Widerstandssteuerschaltung 323hk ent hält eine die Vergleichssignale /UP und DOWN empfangende EXNOR-Schaltung 323hn zum Bestimmen einer Übereinstimmung/Nichtübereinstimmung zwischen denselben; eine Konstant stromschaltung 323hq, die zwischen dem externen Stromversor gungsknoten 300a und einem Knoten 323hp geschaltet ist; einen p-Kanal-MOS-Transistor 323hr, der zwischen dem Knoten 323hp und dem Ausgangsknoten 323ha geschaltet ist und an seinem Gate ein Ausgangssignal aus der EXNOR-Schaltung 323hn empfängt; ein Widerstandselement 323ht, das zwischen dem Ausgangsknoten 323ha und einem Knoten 323hs geschaltet ist; und einen p-Kanal-MOS-Transistor 323hu, der zwischen dem Knoten 323hs und dem Masseknoten 300b geschaltet ist und dessen Gate verbunden ist mit dem Masseknoten 300b. Der Widerstandswert des Widerstandselements 323ht ist ausrei chend größer als der Einschaltwiderstand des p-Kanal-MOS- Transistors 323hu gemacht. Daher arbeitet der MOS-Transistor 323hu in Diodenart, und das Potential am Knoten 323hs wird auf dem Pegel des Absolutwertes der Schwellenspannung Vth aufrechterhalten. FIG. 15A shows another specific construction of the resistance of switch circuit 323 shown in Fig. 11 h and FIG. 15B shows its operation waveform. With reference to FIG. 15A, the resistance value switching circuit 323 h includes a resistance control circuit 323 hk for setting the potential level of the switching potential Vr in accordance with a logical match / disagreement of the comparison signals / UP and DOWN from the phase comparison circuit 321 and a start circuit 323 hm for setting the resistance switching potential Vr to the external power supply potential extVCC for a prescribed period at the time the power is turned on. If the internal clock signal intCLK is not latched into the external clock signal extCLK and therefore the time in which the comparison signals / UP and DOWN are kept in the corresponding active state of the L level and the H level is made long, then the resistance control circuit 323 hk sets the resistance value switching potential Vr output from the output node 323 ha approximately to the external power supply potential extVCC, and when the internal clock signal intCLK comes into engagement with the external clock signal extCLK and the time period in which the comparison signals / UP and DOWN are active, becomes shorter, then the circuit lowers the resistance switching potential Vr and finally sets the resistance switching potential to about 1 V. The resistance control circuit 323 hk includes an EXNOR circuit 323 hn receiving the comparison signals / UP and DOWN for determining a match / mismatch therebetween; a constant current circuit 323 hq, which is connected between the external power supply node 300 a and a node 323 hp; a p-channel MOS transistor 323 hr, between node 323 hp and the output node 323 and ha at its gate an output from the EXNOR circuit 323 receives hn; a resistive element 323 ht, which is connected between the output node 323 and a node 323 ha hs; and a p-channel MOS transistor 323 hu connected between the node 323 hs and the ground node 300 b and the gate of which is connected to the ground node 300 b. The resistance value of the resistance element 323 ht is made sufficiently larger than the on-resistance of the p-channel MOS transistor 323 hu. Therefore, the MOS transistor 323 hu operates in a diode manner, and the potential at the node 323 hs is maintained at the level of the absolute value of the threshold voltage Vth.
Die Startschaltung 323hm enthält eine Stromeinschaltrück setzsignalerzeugungsschaltung 323hv zum Ausgeben eines Stromeinschaltrücksetzsignals /POR, das auf dem L-Pegel für einen vorgeschriebenen Zeitabschnitt bei einer Zunahme (einem Einschalten des Stroms) des externen Stromversor gungspotentials extVCC gehalten und danach auf den H-Pegel gesetzt wird; und einen p-Kanal-Starttransistor 323hw, der zwischen dem externen Stromversorgungsknoten 300a und dem Ausgangsknoten 323ha geschaltet ist und dessen Gate so ge schaltet ist, daß es das Stromeinschaltrücksetzsignal /POR empfängt.The start circuit 323 hm includes a power-on reset signal generating circuit 323 hv for outputting a power-on reset signal / POR that is held at the L level for a prescribed period of time when the external power supply potential extVCC increases (turns on the power) and then set to the H level becomes; and a p-channel start transistor 323 hw, which is connected between the external power supply node 300 a and the output node 323 ha and whose gate is switched so that it receives the power on reset signal / POR.
Wenn der Strom eingeschaltet ist und zu einer Zeit t1 der Potentialpegel des externen Stromversorgungspotentials extVCC zunimmt, dann wird das Stromeinschaltrücksetzsignal /POR auf den L-Pegel gesetzt und für einen vorgeschriebenen Zeitabschnitt, das heißt bis zu einem Zeitpunkt t2, auf dem selben gehalten. Während dieses Zeitabschnitts wird der p- Kanal-Starttransistor 323hw leitend gehalten, wobei er den externen Stromversorgungsknoten 300a und den Ausgangsknoten 323ha elektrisch kurzschließt und das Schaltpotential Vr auf den Potentialpegel des externen Stromversorgungspotentials extVCC festsetzt. Wenn zu einer Zeit t2 das Stromeinschalt rücksetzsignal /POR auf den H-Pegel zunimmt, dann wird der Transistor 323hw nichtleitend gemacht.If the power is on and the potential level of the external power supply potential extVCC increases at a time t1, then the power-on reset signal / POR is set to the L level and held there for a prescribed period of time, i.e. until a time t2. During this period, the p-channel start transistor 323 hw is kept conductive, electrically short-circuiting the external power supply node 300 a and the output node 323 ha and setting the switching potential Vr to the potential level of the external power supply potential extVCC. When the power-on reset signal / POR increases to the H level at a time t2, the transistor 323 hw is rendered non-conductive.
Die Konstantstromschaltung 323hq hat einen ähnlichen Aufbau wie die in der Ladungspumpschaltung 322 enthaltene Konstant stromschaltung 323c, und zu diesem Zeitpunkt ist sie in den Betriebszustand versetzt und liefert einen Konstantstrom. Wenn zur Zeit t2 eine große Differenz zwischen der Phase/Frequenz des internen Taktsignals intCLK und des ex ternen Taktsignals extCLK vorhanden ist, dann wird jener Zeitabschnitt größer, in welchem die Vergleichssignale /UP und DOWN aktiv gehalten sind. In diesem Fall wird jener Zeitabschnitt größer, in welchem das Ausgangssignal aus der EXNOR-Schaltung 323hn auf dem L-Pegel ist, und folglich wird jener Zeitabschnitt größer, in welchem der p-Kanal-MOS-Tran sistor 323hr leitend ist. Daher wird in diesem Zeitabschnitt das aus dem Ausgangsknoten 323ha ausgegebene Schaltpotential Vr auf dem Potentialpegel des externen Stromversorgungspo tentials extVCC aufrechterhalten.The constant current circuit 323 hq has a structure similar to that of the constant current circuit 323 c included in the charge pump circuit 322 , and at this time, it is put in the operating state and supplies a constant current. If there is a large difference between the phase / frequency of the internal clock signal intCLK and the external clock signal extCLK at time t2, then the time period in which the comparison signals / UP and DOWN are kept active becomes longer. In this case, the time period in which the output signal from the EXNOR circuit 323 hn is at the L level increases, and consequently the time period in which the p-channel MOS transistor 323 hr is conductive increases. Therefore, in this period, the switching potential Vr output from the output node 323 ha is maintained at the potential level of the external power supply potential extVCC.
Wenn zu einer Zeit t3 die Differenz zwischen der Phase/Fre quenz des internen Taktsignals intCLK und des externen Takt signals extCLK kleiner wird, dann wird jener Zeitabschnitt kleiner, in welchem das Ausgangssignal aus der EXNOR-Schal tung 323hn auf dem L-Pegel gehalten wird. Folglich wird der Zeitabschnitt kleiner, in welchem der p-Kanal-MOS-Transistor 323hr leitend gehalten wird, und der Zeitabschnitt zum Laden des Ausgangsknotens 323ha wird kleiner. Daher wird der Zeit abschnitt zum Entladen mittels des Widerstandselements 323ht kleiner. Daher nimmt der Potentialpegel des aus dem Aus gangsknoten 323ha ausgegebenen Schaltpotentials Vr allmäh lich ab. Wenn zu einer Zeit t4 das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet ist, dann wer den die Vergleichssignale /UP und DOWN in einem fast inak tiven Zustand behalten und wird daher der p-Kanal-MOS-Transistor 323hr fast im ganzen Zeitabschnitt nichtleitend be halten. Daher wird mittels des Widerstandselements 323ht und des MOS-Transistors 323hu der Ausgangsknoten 323ha entladen und schließlich das Schaltpotential Vr auf dem Potential pegel des Absolutwertes Vth der Schwellenspannung des MOS- Transistors 323hu aufrechterhalten.If at a time t3 the difference between the phase / frequency of the internal clock signal intCLK and the external clock signal extCLK becomes smaller, then the time period in which the output signal from the EXNOR circuit 323 hn is kept at the L level becomes smaller becomes. As a result, the period in which the p-channel MOS transistor 323 hr is kept conductive becomes smaller, and the period for charging the output node 323 ha becomes smaller. Therefore, the time period for unloading by means of the resistance element 323 ht becomes smaller. Therefore, the potential level of the switching potential Vr output from the output node 323 ha gradually decreases. If the internal clock signal intCLK is latched into the external clock signal extCLK at a time t4, then who will keep the comparison signals / UP and DOWN in an almost inactive state and will therefore the p-channel MOS transistor 323 hr for almost the entire period keep non-conductive. Therefore, by means of the resistance element 323 ht and the MOS transistor 323 hu, the output node 323 ha is discharged and finally the switching potential Vr is maintained at the potential level of the absolute value Vth of the threshold voltage of the MOS transistor 323 hu.
Wenn, wie vorstehend beschrieben, das externe Stromversor gungspotential extVCC und das Massepotential GND eingeschal tet sind, dann wird durch die Startschaltung 323hm das Schaltpotential Vr auf etwa den Potentialpegel des externen Stromversorgungspotentials extVCC festgesetzt. Danach nimmt im Zeitverlauf durch die Funktion der Widerstandssteuer schaltung 323hk der Potentialpegel des Schaltpotentials Vr ab. Wenn daher die in Fig. 15A gezeigte Widerstandswert schaltschaltung 323h verwendet wird, dann ist der Wider standswert des in der Stromsteuerschaltung enthaltenen n- Kanal-MOS-Transistors 323ei zur Zeit des Einschaltens des Stroms der kleinste, und der Widerstandswert wird zur Zeit des Einrastens vergrößert.If, as described above, the external power supply potential extVCC and the ground potential GND are switched on, then the switching potential Vr is set to approximately the potential level of the external power supply potential extVCC by the start circuit 323 hm. Thereafter, over time, the function of the resistance control circuit 323 hk decreases the potential level of the switching potential Vr. Therefore, when switching circuit, the resistance value shown in Fig. 15A used 323 h, then the opponent is state value of the n contained in the current control circuit channel MOS transistor 323 egg at the time of turning on the current of the smallest, and the resistance value at the time of Click to enlarge.
Da, wie vorstehend beschrieben, der Widerstandswert des in Fig. 11 gezeigten Widerstandstransistors 323ei zur Zeit der Stromversorgung minimiert und danach allmählich vergrößert wird, wenn zur Zeit des Einschaltens des Stroms eine große Differenz zwischen der Phase und der Frequenz des internen Taktsignals intCLK und des externen Taktsignals extCLK vor handen ist, schwanken bezüglich der Schwankung des Eingangs potentials Vin, das in den ersten Eingangsknoten 323da des in Fig. 11 gezeigten Operationsverstärkers 323d eingegeben wird, die Stromsteuersignale Vp und Vn bedeutsam, und folg lich ändert sich der Treibstrom des Ringoszillators bedeut sam. Daher wird das interne Taktsignal intCLK schnell in die Nähe des externen Taktsignals extCLK gezogen. Wenn inzwi schen das interne Taktsignal intCLK etwa soweit ist, daß es in das Taktsignal extCLK eingerastet ist, dann ist der Widerstandswert des Widerstandstransistors 323ei vergrößert worden, ist die Änderung des Treibstroms des Ringoszillators relativ zur Änderung der Steuersignale Vp und Vn kleiner ge macht und ändert sich das interne Taktsignal intCLK relativ langsam. Daher wird es leichter, das interne Taktsignal intCLK in das externe Taktsignal extCLK einzurasten, und die Unruhe des internen Taktsignals intCLK nach dem Einrasten kann kleiner gemacht werden.As described above, since the resistance value of the resistance transistor 323 ei shown in Fig. 11 is minimized at the time of the power supply and then gradually increased when there is a large difference between the phase and the frequency of the internal clock signal intCLK and that at the time of turning on the current external clock signal extCLK before hands is, vary with respect to the fluctuation of the input potential Vin to the first input node 323 as the input to FIG. operational amplifier 323 shown 11 d, the current control signals Vp and Vn significant, and subs Lich the drive current changes the Ring oscillators meaning sam. Therefore, the internal clock signal intCLK is quickly pulled close to the external clock signal extCLK. Meanwhile, if the internal clock signal intCLK is approximately so far that it is latched into the clock signal extCLK, the resistance of the resistance transistor 323 has been increased, the change in the drive current of the ring oscillator relative to the change in the control signals Vp and Vn makes smaller and the internal clock signal intCLK changes relatively slowly. Therefore, it becomes easier to latch the internal clock signal intCLK into the external clock signal extCLK, and the unsteadiness of the internal clock signal intCLK after the latching can be made smaller.
Wenn ferner die Lieferung des externen Taktsignals extCLK in den Eingangsknoten für das externe Taktsignal 321a unter brochen ist, dann wird das Haltesignal HD auf den H-Pegel und das Haltesignal /HD auf den L-Pegel gesetzt. Als Reak tion darauf wird das im Schleifenfilter-Eingangsabschnitt vorgesehene Transfergate 323g nichtleitend gemacht und das Ausgangspotential Vin des Schleifenfilters 323c für einen vorgeschriebenen Zeitabschnitt beibehalten. Ähnlich wird in der Stromversorgungssteuerschaltung 323e das Transfergate 323eh nichtleitend gemacht und das Rückkopplungspotential Vf für einen vorgeschriebenen Zeitabschnitt mittels des Konden sators 323ee auf einem konstanten Potentialpegel gehalten. Da für einen vorgeschriebenen Zeitabschnitt das Eingangspo tential Vin und das Rückkopplungspotential Vf gehalten wer den, werden die Potentialpegel der Stromsteuersignale Vp und Vn folglich gehalten, und daher behält das interne Taktsi gnal intCLK für diesen Zeitabschnitt jenen Zustand bei, den es einnimmt, wenn die Lieferung des externen Taktsignals extCLK unterbrochen ist. Selbst wenn daher die Lieferung des externen Taktsignals extCLK zeitweilig unterbrochen ist, wird das interne Taktsignal intCLK stabil ausgegeben. Wenn die Lieferung des externen Taktsignals extCLK wiederaufge nommen wird, dann werden die Haltesignale HD und /HD ent sprechend auf den L-Pegel und den H-Pegel gesetzt und die Transfergates 323g und 323eh leitend gemacht. Folglich wer den gemäß der Phase/Frequenz des externen Taktsignals extCLK die Phase und die Frequenz des internen Taktsignals intCLK eingestellt. In diesem Fall wird das externe Taktsignal extCLK einfach zeitweilig unterbrochen oder abgeschaltet, und daher unterscheidet sich die Phase und die Frequenz des neu angelegten externen Taktsignals extCLK nicht sehr stark von der Phase und der Frequenz vor der Unterbrechung. Daher kann das interne Taktsignal intCLK in das externe Taktsignal extCLK leicht eingerastet werden.Furthermore, if the supply of the external clock signal extCLK in the input node for the external clock signal 321 a is interrupted, then the hold signal HD is set to the H level and the hold signal / HD to the L level. As a reaction to this, the transfer gate 323 g provided in the loop filter input section is made non-conductive and the output potential Vin of the loop filter 323 c is maintained for a prescribed period of time. Similarly, in the power supply control circuit 323 e, the transfer gate 323 eh is made non-conductive and the feedback potential Vf is kept at a constant potential level for a prescribed period of time by means of the capacitor 323 ee. Since the input potential Vin and the feedback potential Vf are held for a prescribed period of time, the potential levels of the current control signals Vp and Vn are consequently held, and therefore the internal clock signal intCLK for this period of time maintains the state it is in when the delivery of the external clock signal extCLK is interrupted. Therefore, even if the delivery of the external clock signal extCLK is temporarily interrupted, the internal clock signal intCLK is stably output. When the delivery of the external clock signal extCLK is resumed, the holding signals HD and / HD are accordingly set to the L level and the H level and the transfer gates 323 g and 323 are made conductive. As a result, the phase and frequency of the internal clock signal intCLK are set in accordance with the phase / frequency of the external clock signal extCLK. In this case, the external clock signal extCLK is simply temporarily interrupted or switched off, and therefore the phase and the frequency of the newly applied external clock signal extCLK do not differ very much from the phase and the frequency before the interruption. Therefore, the internal clock signal intCLK can easily be snapped into the external clock signal extCLK.
Fig. 16 zeigt einen Aufbau eines Hauptabschnitts eines SRAM gemäß einer dritten Ausführungsform der vorliegenden Erfin dung. Bei der in Fig. 16 gezeigten Ausführungsform ist außer dem in Fig. 11 gezeigten Aufbau eine Potentialhalte schaltung 323i zum Halten der Eingangspotentiale Vin und Vf des Operationsverstärkers 323d vorgesehen. Außer diesem Punkt ist der Aufbau derselbe wie derjenige der zweiten Aus führungsform, und seine Beschreibung wird nicht wiederholt. Fig. 16 shows a structure of a main portion of an SRAM according to a third embodiment of the present OF INVENTION dung. In the embodiment shown in FIG. 16, in addition to the structure shown in FIG. 11, a potential holding circuit 323 i is provided for holding the input potentials Vin and Vf of the operational amplifier 323 d. Except for this point, the structure is the same as that of the second embodiment, and its description is not repeated.
Unter Bezugnahme auf Fig. 16 enthält die Potentialhalte schaltung 323i eine Potentialspeicherschaltung 323ia, die in Reaktion auf das Haltesignal HD das Eingangspotential Vin am Knoten 323da speichert; einen p-Kanal-MOS-Transistor 323ic, der zwischen dem internen Stromversorgungsknoten 300c und einem Knoten 323ib geschaltet ist; einen Operationsverstär ker 323id mit einem Eingang, der ein Analogsignal AN aus der Potentialspeicherschaltung 323ia und ein Potential am Knoten 323ib empfängt, und einem Ausgang, der mit dem Gate des p- Kanal-MOS-Transistors 323ic verbunden ist; ein Transfergate 323ie, das zwischen den Knoten 323ib und 323da geschaltet ist und in Reaktion auf die Haltesignale HD und /HD selektiv in den leitenden Zustand gesetzt wird; und ein Transfergate 323if, das zwischen den Knoten 323ib und 323ea geschaltet ist und in Reaktion auf die Haltesignale HD und /HD selektiv in den leitenden Zustand gesetzt wird. Wenn das Haltesignal HD sich vom L-Pegel auf den H-Pegel ändert und eine Unter brechung der Lieferung des externen Taktsignals extCLK an zeigt, dann wandelt die Potentialspeicherschaltung 323ia das Eingangspotential Vin am Knoten 323da in ein Digitalsignal um und speichert es und legt das gespeicherte Digitalsignal als Analogsignal AN an. Die Transfergates 323ie und 323if sind leitend gemacht, wenn das Haltesignal HD sich vom L- Pegel auf den H-Pegel ändert, was eine Unterbrechung des ex ternen Taktsignals extCLK anzeigt. . Referring to Figure 16 contains the potential holding circuit 323 i a potential memory circuit 323 ia that stores in response to the latch signal HD input potential Vin at node 323 since; a p-channel MOS transistor 323 ic connected between the internal power supply node 300 c and a node 323 ib; an operational amplifier 323 id having an input which receives an analog signal AN from the potential storage circuit 323 ia and a potential at the node 323 ib, and an output which is connected to the gate of the p-channel MOS transistor 323 ic; a transfer gate 323 ie connected between nodes 323 ib and 323 da and selectively placed in the conductive state in response to the hold signals HD and / HD; and a transfer gate 323 if connected between nodes 323 ib and 323 ea and selectively placed in the conductive state in response to the hold signals HD and / HD. When the latch signal HD changes from the L level to the H level and a lower refractive supplying the external clock signal extCLK to display, then the potential of the memory circuit 323 converts ia the input potential Vin at the node 323 as a digital signal and stores it and lays the stored digital signal as an analog signal AN. The transfer gates 323 ie and 323 if are made conductive when the hold signal HD changes from the L level to the H level, which indicates an interruption of the external clock signal extCLK.
Die Potentialspeicherschaltung 323ia enthält ein Widerstand selement 323ih, das zwischen dem internen Stromversorgungs knoten 300c und einem Knoten 323ig geschaltet ist und einen Widerstandswert R aufweist; ein Widerstandselement 323ij, das zwischen dem Knoten 323ig und einem Knoten 323ii ge schaltet ist und einen Widerstandswert R aufweist; ein Widerstandselement 323im, das zwischen dem Knoten 323ii und einem Knoten 323ik geschaltet ist und einen Widerstandswert R aufweist; ein Widerstandselement 323in, das zwischen dem Knoten 323ik und dem Masseknoten 300b geschaltet ist; eine Differenzverstärkerschaltung 323ip mit einem negativen Ein gang, der das Eingangspotential Vin empfängt, und einem positiven Eingang, der das Potential (3.intVCC/4) an dem Knoten 323ig empfängt, welche ein Signal IN1 mit dem H-Pegel ausgibt, wenn das Eingangssignal Vin kleiner als das Poten tial an dem Knoten 323ig ist, und andernfalls das Ausgangs signal IN1 mit dem L-Pegel ausgibt; eine Differenzverstär kerschaltung 323iq mit einem negativen Eingang, der das Ein gangspotential Vin empfängt, und einem positiven Eingang, der das Potential an dem Knoten 323ii empfängt, welche ein Signal IN2 ausgibt, das auf dem H-Pegel ist, wenn das Ein gangssignal Vin kleiner als das Potential an dem Knoten 323ii ist; eine Differenzverstärkerschaltung 323ir mit einem negativen Eingang, der das Eingangspotential Vin empfängt, und einem positiven Eingang, der das Potential (intVCC/4) an dem Knoten 323ik empfängt, welche ein Signal IN3 ausgibt, das den H-Pegel erreicht, wenn das Eingangssignal Vin klei ner als das Potential an dem Knoten 323ik ist; und eine Ver riegelungsschaltung 323is zum Verriegeln der Ausgangssignale IN1, IN2 und IN3 aus den Differenzverstärkerschaltungen 323ip, 323iq und 323ir als Reaktion auf einen Übergang des Datenhaltesignals HD von dem L-Pegel auf den H-Pegel und zum Ausgeben derselben als Ausgangssignale OUT1, OUT2 und OUT3. Die Ausgangssignale IN1, IN2 und IN3 aus den Differenzver stärkerschaltungen 323ip, 323iq und 323ir ändern sich in digitaler Art und Weise. Die Verriegelungsschaltung 323is ist beispielsweise durch ein D-Typ-Flipflop gebildet.The potential storage circuit 323 ia contains a resistance element 323 ih, which is connected between the internal power supply node 300 c and a node 323 ig and has a resistance value R; a resistance element 323 ij connected between node 323 ig and node 323 ii ge and having a resistance value R; a resistance element 323 im connected between node 323 ii and node 323 ik and having a resistance value R; a resistance element 323 in connected between node 323 ik and ground node 300 b; a differential amplifier circuit 323 ip with a negative input that receives the input potential Vin and a positive input that receives the potential (3.intVCC / 4) at the node 323 ig, which outputs a signal IN1 with the H level when the input signal Vin is less than the potential at the node 323 ig, and otherwise outputs the output signal IN1 with the L level; a differential amplifier circuit 323 iq having a negative input which receives the input potential Vin and a positive input which receives the potential at the node 323 ii which outputs a signal IN2 which is at the H level when the input signal Vin is less than the potential at node 323 ii; a differential amplifier circuit 323 ir having a negative input which receives the input potential Vin and a positive input which receives the potential (intVCC / 4) at the node 323 ik, which outputs a signal IN3 which reaches the H level when that Input signal Vin is less than the potential at node 323 ik; and a latch circuit 323 is for latching the output signals IN1, IN2 and IN3 from the differential amplifier circuits 323 ip, 323 iq and 323 ir in response to a transition of the data hold signal HD from the L level to the H level and to output the same as output signals OUT1, OUT2 and OUT3. The output signals IN1, IN2 and IN3 from the differential amplifier circuits 323 ip, 323 iq and 323 ir change in a digital manner. The latch circuit 323 is formed, for example, by a D-type flip-flop.
Die Potentialspeicherschaltung 323ia enthält ferner eine Konstantstromschaltung 323iu, die zwischen dem internen Stromversorgungsknoten 300c und einem Knoten 323it, in den das Analogsignal AN ausgegeben wird, geschaltet ist, welche einen Konstantstrom i (= intVCC/(4.R)) liefert; Widerstands elemente 323iv1, 323iv2, 323iv3 und 323iv4, die miteinander in Reihe zwischen dem Knoten 323it und dem Masseknoten 300b geschaltet sind und von denen jedes einen Widerstandswert R aufweist; einen n-Kanal-MOS-Transistor 323iw, der mit beiden Enden des Widerstandselements 323iv1 verbunden ist und an seinem Gate das Signal OUT1 aus der Verriegelungsschaltung 323is empfängt; einen n-Kanal-MOS-Transistor 323ix, der parallel zu dem Widerstandselement 323iv2 geschaltet ist und an seinem Gate das Signal OUT2 aus der Verriegelungsschal tung 323is empfängt; und einen n-Kanal-MOS-Transistor 323iy, der parallel zu dem Widerstandselement 323iv3 geschaltet ist und an seinem Gate das Signal OUT3 aus der Verriegelungs schaltung 323is empfängt.The potential storage circuit 323 ia also contains a constant current circuit 323 iu, which is connected between the internal power supply node 300 c and a node 323 it, into which the analog signal AN is output, which supplies a constant current i (= intVCC / (4.R)) ; Resistor elements 323 iv1, 323 iv2, 323 iv3 and 323 iv4, which are connected in series between the node 323 it and the ground node 300 b and each of which has a resistance value R; an n-channel MOS transistor 323 iw connected to both ends of the resistance element 323 iv1 and receiving the signal OUT1 from the latch circuit 323 is at its gate; an n-channel MOS transistor 323 ix connected in parallel with the resistive element 323 iv2 and tung receives at its gate the signal OUT2 of the latch 323 is scarf; and an n-channel MOS transistor 323 iy, which is connected in parallel with the resistance element 323 iv3 and receives the signal OUT3 from the latch circuit 323 is at its gate.
Das Transfergate 323ie enthält einen n-Kanal-MOS-Transistor 323ie1, der zwischen dem Knoten 323ib und dem Eingangsknoten 323da (oder dem Ausgangsknoten 323b des Schleifenfilters 323c) geschaltet ist und an seinem Gate das Haltesignal HD empfängt; und einen p-Kanal-MOS-Transistor 323ie2, der parallel zu dem n-Kanal-MOS-Transistor 323ie1 zwischen dem Knoten 323ib und dem Eingangsknoten 323da geschaltet ist und an seinem Gate das Haltesignal /HD empfängt. Das Transfer gate 323if enthält einen n-Kanal-MOS-Transistor 323if1, der zwischen den Knoten 323ib und 323ea (einem Eingangsknoten des Operationsverstärkers 323d) geschaltet ist und an seinem Gate das Haltesignal HD empfängt; und einen p-Kanal-MOS- Transistor 323if2, der parallel zu dem n-Kanal-MOS-Transi stor 323if1 zwischen den Knoten 323ib und 323ea geschaltet ist und an seinem Gate das Haltesignal /HD empfängt. Der Be trieb wird beschrieben. The transfer gate includes 323 ie an n-channel MOS transistor 323 ie1, between node 323 ib and the input node 323 as (or the output node 323 b of the loop filter 323 c) is connected and receives the latch signal HD at its gate; and a p-channel MOS transistor 323 ie2, which is connected in parallel with the n-channel MOS transistor 323 ie1 between the node 323 ib and the input node 323 da and receives the hold signal / HD at its gate. The transfer gate 323 if contains an n-channel MOS transistor 323 if1, which is connected between the nodes 323 ib and 323 ea (an input node of the operational amplifier 323 d) and receives the hold signal HD at its gate; and a p-channel MOS transistor 323 if2 that to the n-channel MOS Transistor stor parallel if1 323 between the nodes 323 and ib is connected ea 323 and receives the latch signal / HD at its gate. The operation is described.
Wenn in der Potentialspeicherschaltung 323ia das Eingangspo tential Vin aus dem Knoten 323da in einem Bereich zwischen dem Massepotential und dem Potential intVCC/4 am Knoten 323it ist, dann sind die aus den Differenzverstärkerschal tungen 323ip, 323iq und 323ir ausgegebenen Signale IN1, IN2 und IN3 entsprechend auf den H-Pegel, den H-Pegel und den H- Pegel gesetzt. Wenn das Eingangspotential Vin in einem Be reich zwischen dem Potential (intVCC/4) an dem Knoten 323ik und dem Potential (intVCC/2) an dem Knoten 323ii ist, dann sind die aus den Differenzverstärkerschaltungen 323ip, 323iq und 323ir ausgegebenen Signale IN1, IN2 und IN3 entsprechend auf den H-Pegel, den H-Pegel und den L-Pegel gesetzt. Wenn das Eingangspotential Vin in einem Bereich zwischen dem Potential (intVCC/2) an dem Knoten 323ii und dem Potential (3.intVCC/4) an dem Knoten 323ig ist, dann sind die aus den Differenzverstärkerschaltungen 323ip, 323iq und 323ir aus gegebenen Signale IN1, IN2 und IN3 entsprechend auf den H- Pegel, den L-Pegel und den L-Pegel gesetzt. Wenn das Ein gangspotential Vin in einem Bereich zwischen dem Potential (3.intVCC/4) an dem Knoten 323ig und dem internen Stromver sorgungspotential intVCC ist, dann sind die aus den Diffe renzverstärkerschaltungen 323ip, 323iq und 323ir ausgegebe nen Signale IN1, IN2 und IN3 entsprechend auf den L-Pegel, den L-Pegel und den L-Pegel gesetzt.If in the potential storage circuit 323 the input potential Vin from the node 323 is generally in a range between the ground potential and the potential intVCC / 4 at the node 323 , then the signals output from the differential amplifier circuits 323 are ip, 323 iq and 323 ir IN1, IN2 and IN3 are respectively set to the H level, the H level and the H level. If the input potential Vin is in a range between the potential (intVCC / 4) at node 323 ik and the potential (intVCC / 2) at node 323 ı, then those from differential amplifier circuits 323 are ip, 323 iq and 323 ir Output signals IN1, IN2 and IN3 set accordingly to the H level, the H level and the L level. If the input potential Vin is in a range between the potential (intVCC / 2) at node 323 ii and the potential (3.intVCC / 4) at node 323 ig, then those from differential amplifier circuits 323 are ip, 323 iq and 323 ir from given signals IN1, IN2 and IN3 are respectively set to the H level, the L level and the L level. If the input potential Vin is in a range between the potential (3.intVCC / 4) at the node 323 ig and the internal power supply potential intVCC, then the signals from the differential amplifier circuits 323 ip, 323 iq and 323 ir are IN1 , IN2 and IN3 are respectively set to the L level, the L level and the L level.
Wenn die Lieferung des externen Taktsignals extCLK unter brochen ist und das Haltesignal HD auf den H-Pegel gesetzt ist, dann verriegelt die Verriegelungsschaltung 323is diese Eingangssignale IN1 bis IN3 und gibt sie als Ausgangssignale OUT1 bis OUT3 aus. Wenn die Signale OUT1, OUT2 und OUT3 entsprechend auf dem H-Pegel, dem H-Pegel und dem H-Pegel sind, dann sind die n-Kanal-MOS-Transistoren 323iw, 323ix und 323iy alle leitend gemacht und ist daher der kombinierte Widerstandswert zwischen dem Knoten 323it und dem Masse knoten 300b auf etwa R festgesetzt. Der durch die Konstant stromschaltung 323iu gelieferte Strom i ist i = intVCC/(4.R), und daher wird das aus dem Knoten 323it ausgegebene Analog signal AN AN = R.i = intVCC/4 sein.If the supply of the external clock signal extCLK is interrupted and the hold signal HD is set to the H level, then the latch circuit 323 locks these input signals IN1 to IN3 and outputs them as output signals OUT1 to OUT3. When the signals OUT1, OUT2 and OUT3 are at the H level, the H level and the H level, respectively, then the n-channel MOS transistors 323 iw, 323 ix and 323 iy are all made conductive and are therefore conductive the combined resistance between node 323 it and ground node 300 b is set to approximately R. The current i supplied by the constant current circuit 323 iu is i = intVCC / (4.R), and therefore the analog signal output from the node 323 it will be AN AN = Ri = intVCC / 4.
Wenn die Signale OUT1, OUT2 und OUT3 entsprechend auf dem H- Pegel, dem H-Pegel und dem L-Pegel sind, dann sind die n- Kanal-MOS-Transistoren 323iw und 323ix leitend und ist der MOS-Transistor 323iy nichtleitend gemacht. Daher ist der kombinierte Widerstandswert zwischen dem Knoten 323it und dem Masseknoten 300b auf etwa 2.R festgesetzt. In diesem Fall wird das aus dem Knoten 323it ausgegebene Analogsignal AN AN = 2.R.i = intVCC/2 sein.When the signals OUT1, OUT2 and OUT3 are respectively at the H level, the H level and the L level, then the n-channel MOS transistors 323 iw and 323 ix are conductive and the MOS transistor 323 iy made non-conductive. Therefore, the combined resistance between the node 323 it and the ground node 300 b is set to about 2.R. In this case, the analog signal AN AN = 2.Ri = intVCC / 2 output from the node 323 it.
Wenn die Signale OUT1, OUT2 und OUT3 entsprechend auf dem H- Pegel, dem L-Pegel und dem L-Pegel sind, dann ist der n- Kanal-MOS-Transistor 323iw leitend und sind die n-Kanal-MOS- Transistoren 323ix und 323iy beide nichtleitend gemacht. Da her ist der kombinierte Widerstandswert zwischen dem Knoten 323it und dem Masseknoten 300b etwa 3.R. Daher wird das aus dem Knoten 323it ausgegebene Analogsignal AN AN = 3.R.i = 3.intVCC/4 sein.When the signals OUT1, OUT2 and OUT3 are respectively at the H level, the L level and the L level, then the n-channel MOS transistor 323 is essentially conductive and the n-channel MOS transistors 323 ix and 323 iy both made non-conductive. Hence the combined resistance value between node 323 it and ground node 300 b is approximately 3.R. Therefore, the analog signal AN output from the node 323 it will be AN = 3.Ri = 3.intVCC / 4.
Wenn die Signale OUT1, OUT2 und OUT3 entsprechend auf dem L- Pegel, dem H-Pegel und dem L-Pegel sind, dann sind die n- Kanal-MOS-Transistoren 323iw, 323ix und 323iy alle nichtlei tend gemacht, und daher ist der kombinierte Widerstandswert zwischen dem Knoten 323it und dem Masseknoten 300b auf etwa 4.R festgesetzt. Daher wird das aus dem Knoten 323it ausge gebene Analogsignal AN AN = 4.R.i = intVCC sein.If the signals OUT1, OUT2 and OUT3 are respectively at the L level, the H level and the L level, then the n-channel MOS transistors 323 iw, 323 ix and 323 iy are all made non-conductive, and therefore, the combined resistance value between node 323 it and ground node 300 b is set at about 4.R. Therefore, the analog signal output from node 323 it will be AN AN = 4.Ri = intVCC.
Die Potentialspeicherschaltung 323ia wandelt nämlich das Eingangspotential Vin in ein Digitalsignal mit einer Auflö sung von vier Stufen um und speichert dasselbe und gibt das gespeicherte Digitalsignal nach dem Umwandeln desselben in das Analogsignal AN mittels einer durch die Konstantstrom schaltung 323if und die Widerstandselemente 323iv1 bis 323iv4 gebildeten Schaltung aus. The potential storage circuit 323 ia namely converts the input potential Vin into a digital signal with a resolution of four stages and stores the same and outputs the stored digital signal after converting the same into the analog signal AN by means of a circuit through the constant current circuit 323 if and the resistance elements 323 iv1 to 323 iv4 formed circuit.
Wenn das Potential an dem Knoten 323ib größer als das Ana logsignal AN ist, dann macht der Operationsverstärker 323id den p-Kanal-MOS-Transistor 323ic nichtleitend, und wenn das Potential an dem Knoten 323ib kleiner als das Analogsignal AN ist, dann macht er den p-Kanal-MOS-Transistor 323ic lei tend. Daher wird das Potential an dem Knoten 323ib ebenso groß wie das Potential des Analogsignals AN gemacht. Die Transfergates 323ie und 323if werden leitend gemacht, wenn die Lieferung des externen Taktsignals extCLK unterbrochen ist. Da der Knoten 323ib elektrisch verbunden ist mit den Knoten 323da und 323ea, wenn die Lieferung des externen Taktsignals extCLK unterbrochen ist, werden daher das Ein gangspotential Vin an dem Knoten 323da und das Rückkopp lungspotential Vf an dem Knoten 323ea gleichgemacht und auf dem Potential des Analogsignals AN gehalten.If the potential at node 323 ib is greater than the analog signal AN, then the operational amplifier 323 id makes the p-channel MOS transistor 323 ic non-conductive, and if the potential at node 323 ib is lower than the analog signal AN, then it makes the p-channel MOS transistor 323 ic conductive. Therefore, the potential at node 323 ib is made as large as the potential of the analog signal AN. The transfer gates 323 ie and 323 if are made conductive when the delivery of the external clock signal extCLK is interrupted. Therefore, since node 323 ib is electrically connected to nodes 323 da and 323 ea when the supply of the external clock signal extCLK is interrupted, the input potential Vin at node 323 da and the feedback potential Vf at node 323 ea are equalized and kept at the potential of the analog signal AN.
Da durch die Potentialhalteschaltung 323i das Eingangspoten tial Vin und das Rückkopplungssignal Vf gehalten werden und folglich die Stromsteuersignale Vp und Vn gehalten werden, behält das interne Taktsignal intCLK den Zustand bei, den es einnahm, wenn die Lieferung des externen Taktsignals extCLK unterbrochen war. Wenn daher die Lieferung des externen Taktsignals extCLK wiederaufgenommen wird, dann kann das interne Taktsignal intCLK in das externe Taktsignal extCLK schnell eingerastet werden.Since the input potential Vin and the feedback signal Vf are held by the potential hold circuit 323 i and consequently the current control signals Vp and Vn are held, the internal clock signal intCLK maintains the state it was in when the delivery of the external clock signal extCLK was interrupted. Therefore, when the delivery of the external clock signal extCLK is resumed, the internal clock signal intCLK can be quickly latched into the external clock signal extCLK.
Vor allem wenn die Potentialhalteschaltung 323i verwendet wird, dann kann im Unterschied zu dem Aufbau der Fig. 11 der Potentialpegel des Eingangspotentials Vin für einen großen Zeitabschnitt mittels der Verriegelungsschaltung 323is gehalten werden, und daher kann das interne Taktsignal intCLK stabil bereitgestellt werden, selbst wenn für einen großen Zeitabschnitt das externe Taktsignal extCLK unter brochen ist. Especially when the potential hold circuit 323 i is used, unlike the structure of Fig. 11, the potential level of the input potential Vin can be held for a long period of time by the latch circuit 323 is, and therefore the internal clock signal intCLK can be stably provided even if the external clock signal extCLK is interrupted for a large period of time.
Fig. 17 zeigt einen Aufbau eines Hauptabschnitts einer Halbleiterspeichereinrichtung gemäß einer vierten Ausfüh rungsform der vorliegenden Erfindung. Fig. 17 zeigt nur den Aufbau der Stromsteuerschaltung 323. Der Aufbau der anderen Abschnitte ist derselbe wie bei der vorstehenden dritten Ausführungsform, und daher werden die Teile, die denen der ersten bis dritten Ausführungsform entsprechen, durch die selben Bezugszeichen bezeichnet und wird deren detaillierte Beschreibung nicht wiederholt. Fig. 17 shows a structure of a main portion of a semiconductor memory device according to a fourth exporting approximately of the present invention. Fig. 17 shows only the structure of the current control circuit 323. The construction of the other portions is the same as in the above third embodiment, and therefore the parts corresponding to those in the first to third embodiments are denoted by the same reference numerals and the detailed description thereof will not be repeated.
Bei dem in Fig. 17 gezeigten Aufbau hält die Potential halteschaltung 323i nur das Eingangspotential Vin des Opera tionsverstärkers 323d und stellt dieses Potential ein. In der Potentialhalteschaltung 323i ist daher zwischen den Knoten 323ib und 323da nur ein Transfergate 323ie vorgese hen. Das in Fig. 16 gezeigte Transfergate 323if für das Rückkopplungssignal Vf ist nicht vorgesehen.In the structure shown in Fig. 17, the potential hold circuit 323 i holds only the input potential Vin of the operational amplifier 323 d and sets this potential. I in the potential holding circuit 323 is therefore between nodes 323 and 323 ib as only a transfer gate 323 IU vorgese hen. The transfer gate 323 if shown in FIG. 16 for the feedback signal Vf is not provided.
In der p-Kanalstromsteuerschaltung 323e ist im Unterschied zu dem in Fig. 11 gezeigten Aufbau zwischen dem Knoten 323ea und dem MOS-Transistor 323ei das Transfergate 323eh nicht vorgesehen.In contrast to the structure shown in FIG. 11 between the node 323 ea and the MOS transistor 323 ei, the transfer gate 323 eh is not provided in the p-channel current control circuit 323 e.
Wenn bei dem in Fig. 17 gezeigten Aufbau das Anlegen des externen Taktsignals extCLK an den Eingangsknoten für das externe Taktsignal 321a unterbrochen ist, dann wird mittels der Potentialhalteschaltung 323i das Eingangspotential Vin an dem ersten Eingangsknoten 323da des Operationsverstärkers 323d gehalten. Mittels der Potentialhalteschaltung 323i wird nur das Eingangspotential Vin und nicht das Rückkopplungspo tential Vf gehalten. Wenn jedoch mittels der Potentialhalte schaltung 323i das Eingangspotential Vin gehalten wird, dann ist der Operationsverstärker 323d so in Betrieb, daß er das Eingangspotential Vin ebensogroß wie das Rückkopplungspoten tial Vf aus dem Knoten 323ea macht. Selbst wenn daher mittels der Potentialhalteschaltung 323i das Rückkopplungspo tential Vf an dem Knoten 323ea nicht gehalten wird, kann mittels des Operationsverstärkers 323d das Rückkopplungspo tential Vf in dem Zustand gehalten werden, den es einnimmt, wenn die Lieferung des externen Taktsignals extCLK unterbro chen ist, und daher wird das interne Taktsignal intCLK in jenem Zustand sicher aufrechterhalten, welchen es einnimmt, wenn die Lieferung des externen Taktsignals extCLK unterbro chen ist.If the application of the external clock signal extCLK to the input node for the external clock signal 321 a is interrupted in the structure shown in FIG. 17, then the input potential Vin is held at the first input node 323 da of the operational amplifier 323 d by means of the potential hold circuit 323 i. Only the input potential Vin and not the feedback potential Vf is held by means of the potential hold circuit 323 i. However, if the input potential Vin is held by means of the potential hold circuit 323 i, then the operational amplifier 323 d is in operation so that it makes the input potential Vin as large as the feedback potential tial Vf from the node 323 ea. Therefore, even if the feedback potential Vf is not held at the node 323 ea by means of the potential hold circuit 323 i, the feedback potential Vf can be kept in the state which it takes when the delivery of the external clock signal extCLK is interrupted by means of the operational amplifier 323 d is, and therefore the internal clock signal intCLK is safely maintained in the state which it assumes when the supply of the external clock signal extCLK is interrupted.
Gemäß dem in Fig. 17 gezeigten Aufbau werden das Transfer gate 323if in der Potentialhalteschaltung 323i und das Transfergate 323eh in der p-Kanal-Stromsteuerschaltung 323e unnötig, und daher kann im Vergleich zu dem in Fig. 16 ge zeigten Aufbau die Layoutfläche der Schaltung zum Synchroni sieren eines internen Taktsignals 320 verkleinert werden.According to the in Fig. Structure shown 17, the transfer will gate 323 if the potential holding circuit 323 i and the transfer gate 323 eh in the p-channel current control circuit 323 e unnecessary, and therefore, as compared with the shown in Fig. 16 ge construction, the Layout area of the circuit for synchronizing an internal clock signal 320 can be reduced.
Fig. 18 zeigt einen Aufbau eines Hauptabschnitts einer Halbleiterspeichereinrichtung gemäß einer fünften Ausfüh rungsform der vorliegenden Erfindung. Fig. 18 zeigt nur den Aufbau der Stromsteuerschaltung 323, und der übrige Aufbau ist derselbe wie derjenige bei der vorstehenden ersten bis vierten Ausführungsform. Bei dem Aufbau der in Fig. 18 ge zeigten Stromsteuerschaltung 323 sind der Operationsverstär ker 323d und die p-Kanal-Stromsteuerschaltung 323e nicht vorgesehen. In einer Ladungspumpschaltung 322 empfängt ein p-Kanal-MOS-Transistor 322d an seinem Gate ein invertiertes Signal UP des Vergleichssignals /UP und empfängt ein n- Kanal-MOS-Transistor 322f an seinem Gate ein invertiertes Signal /DOWN des Vergleichssignals DOWN. Der übrige Aufbau ist derselbe wie der bei der vorstehenden vierten Ausfüh rungsform, und die entsprechenden Abschnitte sind durch dieselben Bezugszeichen bezeichnet. Fig. 18 shows a structure of a main portion of a semiconductor memory device according to a fifth embodiment of the present invention approximately. Fig. 18 shows only the construction of the current control circuit 323 , and the rest of the construction is the same as that in the above first to fourth embodiments. In the construction of the current control circuit 323 shown in FIG. 18, the operational amplifier 323 d and the p-channel current control circuit 323 e are not provided. In a charge pump circuit 322 , a p-channel MOS transistor 322 d receives an inverted signal UP of the comparison signal / UP at its gate and an n-channel MOS transistor 322 f receives an inverted signal / DOWN of the comparison signal DOWN at its gate. The rest of the structure is the same as that in the fourth embodiment above, and the corresponding portions are denoted by the same reference numerals.
Wenn bei dem in Fig. 18 gezeigten Aufbau die Phase/Frequenz des internen Taktsignals intCLK bezüglich derjenigen des externen Taktsignals extCLK vorauseilt/größer ist, dann wird das Vergleichssignal UP auf den H-Pegel und das Vergleichs signal /DOWN auf den H-Pegel gesetzt. In diesem Zustand nimmt ein Potential Va an dem Knoten 322a ab, da er durch den MOS-Transistor 322f entladen wird, und folglich nimmt der Potentialpegel des p-Kanal-Stromsteuersignals Vp auch ab. Wenn umgekehrt die Phase/Frequenz des internen Taktsi gnals intCLK nacheilt/kleiner ist, dann wird das Vergleichs signal UP auf den L-Pegel und das Vergleichssignal /DOWN auf den L-Pegel gesetzt. In diesem Zustand wird mittels des MOS- Transistors 322d das Potential Va am Knoten 322a geladen, und daher nimmt das Potential zu. Folglich nimmt der Poten tialpegel des p-Kanal-Stromsteuersignals Vp auch zu, wird die Phase des internen Taktsignals intCLK verzögert und folglich die Frequenz kleiner gemacht. Wenn das interne Taktsignal intCLK phasenmäßig synchronisiert ist mit dem externen Taktsignal extCLK, dann wird das Vergleichssignal UP auf den H-Pegel und das Vergleichssignal /DOWN auf den L- Pegel gesetzt, und das Potential Va ändert sich nicht.In the construction shown in FIG. 18, if the phase / frequency of the internal clock signal intCLK leads / is greater than that of the external clock signal extCLK, then the comparison signal UP is set to the H level and the comparison signal / DOWN to the H level , In this state, a potential Va at node 322 a decreases because it is discharged through MOS transistor 322 f, and consequently the potential level of p-channel current control signal Vp also decreases. Conversely, if the phase / frequency of the internal clock signal intCLK lags / is smaller, then the comparison signal UP is set to the L level and the comparison signal / DOWN to the L level. In this state, the potential Va at node 322 a is charged by means of MOS transistor 322 d, and therefore the potential increases. Consequently, the potential level of the p-channel current control signal Vp also increases, the phase of the internal clock signal intCLK is delayed and, consequently, the frequency is made smaller. If the internal clock signal intCLK is synchronized in phase with the external clock signal extCLK, then the comparison signal UP is set to the H level and the comparison signal / DOWN to the L level, and the potential Va does not change.
Wenn die Lieferung des externen Taktsignals extCLK unterbro chen ist, dann wird das Transfergate 323g nichtleitend und das Transfergate 323ie leitend gemacht. Folglich wird mit tels der Potentialhalteschaltung 323i der Potentialpegel des aus dem Ausgangsknoten 323b des Schleifenfilters 323c ausge gebenen p-Kanal-Stromsteuersignals Vp gehalten und das in terne Taktsignal intCLK in dem Zustand behalten, den es ein nahm, wenn die Lieferung des externen Taktsignals extCLK unterbrochen war. Wenn die Lieferung des externen Taktsi gnals extCLK wiederaufgenommen wird, dann wird das Transfer gate 323g leitend und das Transfergate 323ie nichtleitend gemacht. Der Potentialpegel des p-Kanal-Stromsteuersignals Vp ändert sich aus dem Zustand, den es einnimmt, wenn die Phase synchronisiert ist, gemäß dem Ausgangspotential Va aus der Ladungspumpschaltung 322. Wenn daher die Lieferung des Taktes wiederaufgenommen ist, dann kann das interne Taktsi gnal intCLK in das externe Taktsignal extCLK leicht einge rastet werden. If the supply of the external clock signal extCLK is interrupted, then the transfer gate 323 g is made non-conductive and the transfer gate 323 is made conductive. Consequently, by means of the potential hold circuit 323 i, the potential level of the p-channel current control signal Vp output from the output node 323 b of the loop filter 323 c is held and the internal clock signal intCLK is kept in the state which it took when the external one was supplied Clock signal extCLK was interrupted. If the supply of the external Taktsi is gnals resumed extCLK, then the transfer is gate 323 g conductive and the transfer gate 323 he made nonconductive. The potential level of the p-channel current control signal Vp changes from the state it takes when the phase is synchronized according to the output potential Va from the charge pump circuit 322 . Therefore, when the delivery of the clock is resumed, the internal clock signal intCLK can easily be snapped into the external clock signal extCLK.
Fig. 19 zeigt einen Aufbau eines Hauptabschnitts einer Halbleiterspeichereinrichtung gemäß einer sechsten Ausfüh rungsform der vorliegenden Erfindung. In Fig. 19 ist nur der Aufbau der in der Schaltung zum Synchronisieren eines internen Taktsignals 320 enthaltenen Schaltung zum Erzeugen eines internen Taktsignals 324 dargestellt. Der übrige Auf bau ist derselbe wie derjenige einer beliebigen der ersten bis fünften Ausführungsform. Bei dem in Fig. 19 gezeigten Aufbau wird anstelle der PLL-Schaltung eine DLL-(Delay- Locked-Loop-)Schaltung dazu verwendet, um das interne Takt signal intCLK zu erzeugen. Insbesondere wird, wie in Fig. 19 gezeigt, anstatt des in der Schaltung zum Erzeugen eines internen Taktsignals 324 enthaltenen Ringoszillators eine das externe Taktsignal extCLK empfangende Verzögerungsschal tung verwendet, wie in Fig. 19 dargestellt. Die die drei Stufen von Invertern 324a enthaltende Schaltung zum Erzeugen eines internen Taktsignals 324 empfängt das externe Taktsi gnal extCLK, verzögert es und invertiert es, um das interne Taktsignal intCLK zu erzeugen. Der Aufbau des Inverters 324a ist derselbe wie derjenige, welcher in Fig. 8 gezeigt ist, und die entsprechenden Abschnitte sind durch dieselben Be zugszeichen bezeichnet. Fig. 19 shows a structure of a main portion of a semiconductor memory device according to a sixth exporting approximately of the present invention. In Fig. 19, only the structure is shown in the circuit for synchronizing an internal clock signal 320 contained circuit for generating an internal clock signal 324th The rest of the construction is the same as that of any one of the first to fifth embodiments. In the structure shown in Fig. 19, a DLL (Delay Locked Loop) circuit is used instead of the PLL circuit to generate the internal clock signal intCLK. In particular, as shown in FIG. 19, instead of the ring oscillator included in the circuit for generating an internal clock signal 324 , a delay circuit receiving the external clock signal extCLK is used, as shown in FIG. 19. The circuit for generating an internal clock signal 324 containing the three stages of inverters 324 a receives the external clock signal extCLK, delays it and inverts it in order to generate the internal clock signal intCLK. The structure of the inverter 324 a is the same as that shown in Fig. 8, and the corresponding portions are denoted by the same reference numerals.
Der Betrieb des in Fig. 19 gezeigten Aufbaus wird unter Be zugnahme auf Fig. 20 beschrieben, welche eine Darstellung seiner Wellenformen ist.The operation of the structure shown in Fig. 19 will be described with reference to Fig. 20, which is an illustration of its waveforms.
Fig. 20 zeigt den Betrieb der Schaltung zum Synchronisieren eines internen Taktsignals 320 gemäß den Vergleichssignalen /UP und DOWN, wenn die Phase des internen Taktsignals intCLK derjenigen des externen Taktsignals extCLK vorauseilt. Wie in (a) und (b) der Fig. 20 gezeigt, sind kurz vor einem Zeitpunkt t1 das externe Taktsignal extCLK und das interne Taktsignal intCLK beide auf demselben L-Pegel, und daher setzt die Phasenvergleichsschaltung 321 das Vergleichssignal /UP auf den H-Pegel, wie in (c) der Fig. 20 gezeigt, und setzt sie das Vergleichssignal DOWN auf den L-Pegel, wie in (d) der Fig. 20 gezeigt. In diesem Zustand sind die in der Ladungspumpschaltung 322 enthaltenen MOS-Transistoren 322d und 322f (siehe zum Beispiel Fig. 11) beide ausgeschaltet, und ändert sich der Potentialpegel des p-Kanal-Stromsteuer signals Vp nicht, wie in (e) der Fig. 20 gezeigt. Fig. 20 shows the operation of the circuit for synchronizing an internal clock signal 320 according to the external clock signal extCLK ahead of the comparison signals / UP and DOWN, if the phase of the internal clock signal that intCLK. As shown in (a) and (b) of Fig. 20, just before a time point t1, the external clock signal extCLK and the internal clock signal intCLK are both at the same L level, and therefore the phase comparison circuit 321 sets the comparison signal / UP to H Level as shown in (c) of FIG. 20 and sets the comparison signal DOWN to the L level as shown in (d) of FIG. 20. In this state, the MOS transistors 322 d and 322 f included in the charge pump circuit 322 (see, for example, Fig. 11) are both turned off, and the potential level of the p-channel current control signal Vp does not change as in (e) Fig. 20 shown.
Wenn unter Bezugnahme auf (a) und (b) der Fig. 20 zur Zeit t1 das interne Taktsignal intCLK auf den H-Pegel zunimmt und danach zu einer Zeit t2 das externe Taktsignal extCLK auf den H-Pegel zunimmt, dann ermittelt die Phasenvergleichs schaltung 321, daß die Phase des internen Taktsignals intCLK derjenigen des externen Taktsignals extCLK vorauseilt, und sie behält das Vergleichssignal /UP auf dem H-Pegel, wie in (c) der Fig. 20 gezeigt, und vergrößert das Vergleichssi gnal DOWN, wie in (d) der Fig. 20 gezeigt. Durch die Ladungspumpschaltung 322 und die Stromsteuerschaltung 323 nimmt folglich der Potentialpegel des p-Kanal-Stromsteuersi gnals Vp zu, wie in (e) der Fig. 20 gezeigt. Folglich nimmt der Treibstrom (der Betriebsstrom oder der Lade-/Entlade strom) des in der Schaltung zum Erzeugen eines internen Taktsignals 324 enthaltenen Inverters 324a ab, und die Ver zögerungszeit des internen Taktsignals intCLK wird größer.Referring to (a) and (b) of FIG. 20, when the internal clock signal intCLK increases to the H level at time t1 and thereafter the external clock signal extCLK increases to the H level at time t2, the phase comparison circuit determines 321 that the phase of the internal clock signal intCLK leads that of the external clock signal extCLK, and it keeps the comparison signal / UP at the H level as shown in (c) of FIG. 20 and increases the comparison signal DOWN as in ( d) shown in FIG. 20. Accordingly, by the charge pump circuit 322 and the current control circuit 323 , the potential level of the p-channel current control signal Vp increases as shown in (e) of FIG. 20. As a result, the drive current (the operating current or the charge / discharge current) of the inverter 324 a included in the circuit for generating an internal clock signal 324 decreases, and the delay time of the internal clock signal intCLK becomes longer.
Wenn unter Bezugnahme auf (a) der Fig. 20 zur Zeit t2 das externe Taktsignal extCLK auf den H-Pegel zunimmt, dann sind das externe Taktsignal extCLK und das interne Taktsignal intCLK beide auf den H-Pegel gesetzt, wobei die Phasenver gleichsschaltung 321 die Vergleichssignale /UP und DOWN zu rücksetzt, wie in (c) und (d) der Fig. 20 gezeigt, und die Änderung des p-Kanal-Stromsteuersignals Vp gestoppt wird. Wenn danach das interne Taktsignal intCLK zu einer Zeit t3 abnimmt, welche kleiner als eine Zeit t4 ist, zu der das ex terne Taktsignal extCLK auf den L-Pegel abnimmt, wie in (a) und (b) der Fig. 20 gezeigt, dann ermittelt die Phasenver gleichsschaltung 321 das Vorauseilen der Phase des internen Taktsignals intCLK bezüglich derjenigen des externen Taktsignals extCLK, so daß das Vergleichssignal /UP auf dem H- Pegel behalten wird, wie in (c) der Fig. 20 gezeigt, und das Vergleichssignal DOWN auf den H-Pegel gesetzt wird, wie in (d) der Fig. 20 gezeigt. Folglich nimmt durch die Ladungspumpschaltung 322 und die Stromsteuerschaltung 323 der Potentialpegel des p-Kanalstromsteuersignals Vp zu, wie in (e) der Fig. 20 gezeigt, und die Verzögerungszeit des internen Taktsignals intCLK wird größer gemacht.Referring to (a) of FIG. 20, when the external clock signal extCLK increases to the H level at time t2, the external clock signal extCLK and the internal clock signal intCLK are both set to the H level, and the phase comparison circuit 321 detects the 20 to reset comparison signals / UP and DOWN as shown in (c) and (d) of FIG. 20, and the change in the p-channel current control signal Vp is stopped. Thereafter, if the internal clock signal intCLK decreases at a time t3 which is less than a time t4 at which the external clock signal extCLK decreases to the L level, as shown in (a) and (b) of Fig. 20, then The phase comparison circuit 321 determines the leading phase of the internal clock signal intCLK with respect to that of the external clock signal extCLK so that the comparison signal / UP is kept at the H level as shown in (c) of Fig. 20 and the comparison signal DOWN is set to the H level as shown in (d) of FIG. 20. Accordingly, by the charge pump circuit 322 and the current control circuit 323, the potential level of the p-channel current control signal Vp increases as shown in (e) of Fig. 20, and the delay time of the internal clock signal intCLK is made larger.
Wenn, wie in Fig. 20 zu einer Zeit t5 und danach gezeigt, das interne Taktsignal intCLK synchronisiert ist mit dem ex ternen Taktsignal extCLK (wenn es eingerastet ist), dann werden die Vergleichssignale /UP und DOWN kaum aktiviert, und sie sind für einen kleinen Zeitabschnitt bei der Zunahme und der Abnahme des externen Taktsignals extCLK aktiviert, wie in (c) und (d) der Fig. 20 gezeigt. Daher ändert sich das p-Kanal-Stromsteuersignal Vp kaum, sondern wird auf etwa konstantem Potentialpegel aufrechterhalten, wie in (e) der Fig. 20 gezeigt.If, as shown in FIG. 20 at a time t5 and after, the internal clock signal intCLK is synchronized with the external clock signal extCLK (when it is latched), then the comparison signals / UP and DOWN are hardly activated and they are for one small period of time with the increase and decrease of the external clock signal extCLK activated, as shown in (c) and (d) of FIG. 20. Therefore, the p-channel current control signal Vp hardly changes, but is maintained at an approximately constant potential level, as shown in (e) of FIG. 20.
Es wird nun Bezug genommen auf die Timingdarstellung der Fig. 21, wobei der Betrieb beschrieben wird, bei welchem die Phase des internen Taktsignals intCLK der Phase des externen Taktsignals extCLK nacheilt.Referring now to the timing diagram of FIG. 21, the operation will be described in which the phase of the internal clock signal intCLK lags the phase of the external clock signal extCLK.
Wie in (a) und (b) der Fig. 21 gezeigt, sind kurz vor einem Zeitpunkt t1 das externe Taktsignal extCLK und das interne Taktsignal intCLK beide auf demselben L-Pegel, und daher ist die Phasenvergleichsschaltung 321 zurückgesetzt und sind die Vergleichssignale /UP und DOWN entsprechend auf dem H-Pegel und dem L-Pegel gehalten, wie in (c) und (d) der Fig. 21 gezeigt. In diesem Zustand ändert sich das p-Kanal-Strom steuersignal Vp nicht, wie in (e) der Fig. 21 gezeigt.As shown in (a) and (b) of Fig. 21, just before a timing t1, the external clock signal extCLK and the internal clock signal intCLK are both at the same L level, and therefore the phase comparison circuit 321 is reset and the comparison signals / UP and DOWN are respectively maintained at the H level and the L level as shown in (c) and (d) of FIG. 21. In this state, the p-channel current control signal Vp does not change as shown in (e) of FIG. 21.
Wenn unter Bezugnahme auf (a) der Fig. 21 zur Zeit t1 das externe Taktsignal extCLK auf den H-Pegel zunimmt, dann er mittelt die Phasenvergleichsschaltung 321 das Nacheilen der Phase des internen Taktsignals intCLK bezüglich derjenigen des externen Taktsignals extCLK, so daß sie das Vergleichs signal /UP auf den L-Pegel verkleinert, wie in (c) der Fig. 21 gezeigt, und folglich wird durch die Ladungspumpschaltung 322 und die Stromsteuerschaltung 323 der Potentialpegel des p-Kanal-Stromsteuersignals Vp verkleinert, wie in (e) der Fig. 21 gezeigt. Als Reaktion darauf wird der Treibstrom (der Lade-/Entladestrom) der Schaltung zum Erzeugen eines internen Taktsignals 324 (des Inverters 324a) vergrößert und die Verzögerungszeit des internen Taktsignals intCLK kleiner gemacht.Referring to (a) of FIG. 21, when the external clock signal extCLK increases to H level at time t1, the phase comparison circuit 321 averages the lag of the phase of the internal clock signal intCLK with that of the external clock signal extCLK so that it The comparison signal / UP is reduced to the L level as shown in (c) of Fig. 21, and thus the charge level circuit 322 and the current control circuit 323 reduce the potential level of the p-channel current control signal Vp as in (e) Fig. 21 shown. In response, the drive current (the charge / discharge current) of the circuit for generating an internal clock signal 324 (the inverter 324 a) is increased and the delay time of the internal clock signal intCLK is made smaller.
Wenn, wie in (a) der Fig. 21 gezeigt, zur Zeit t2 das in terne Taktsignal intCLK zunimmt, dann erreichen das externe Taktsignal extCLK und das interne Taktsignal intCLK beide den H-Pegel, wobei die Phasenvergleichsschaltung 321 zurück gesetzt wird und die Vergleichssignale /UP und DOWN entspre chend auf den H-Pegel und den L-Pegel gesetzt werden, wie in (c) und (d) der Fig. 21 gezeigt. In diesem Zustand ändert sich das p-Kanal-Stromsteuersignal Vp nicht, wie in (e) der Fig. 21 gezeigt.Shown when, as in (a) of FIG. 21, t2 the time that increases in terne clock signal intCLK, then the external clock signal extCLK and the internal clock signal intCLK achieve both the phase comparison circuit 321 is reset to the H level, and the comparison signals / UP and DOWN are set to the H level and the L level, respectively, as shown in (c) and (d) of FIG. 21. In this state, the p-channel current control signal Vp does not change as shown in (e) of FIG. 21.
Wenn unter Bezugnahme auf (a) und (b) der Fig. 21 zu einer Zeit t3 das externe Taktsignal extCLK auf den L-Pegel ab nimmt und danach zu einer Zeit t4 das interne Taktsignal intCLK abnimmt, dann ermittelt die Phasenvergleichsschaltung 321 das Nacheilen der Phase des internen Taktsignals intCLK bezüglich derjenigen des externen Taktsignals extCLK, wobei sie das Vergleichssignal /UP auf den L-Pegel verkleinert, wie in (c) der Fig. 21 gezeigt, und das Vergleichssignal DOWN auf dem L-Pegel behält, wie in (d) der Fig. 21 ge zeigt. Folglich wird das Potential des p-Kanalstromsteuer signals Vp verkleinert, wie in (e) der Fig. 21 gezeigt, und die Verzögerungszeit des internen Taktsignals intCLK kleiner gemacht.Referring to (a) and (b) of Fig. 21, if the external clock signal extCLK decreases to the L level at a time t3 and thereafter the internal clock signal intCLK decreases at a time t4, the phase comparison circuit 321 determines the lag of the Phase of the internal clock signal intCLK with respect to that of the external clock signal extCLK, reducing the comparison signal / UP to the L level as shown in (c) of FIG. 21 and keeping the comparison signal DOWN at the L level as in ( d) of Fig. 21 shows ge. As a result, the potential of the p-channel current control signal Vp is decreased as shown in (e) of FIG. 21, and the delay time of the internal clock signal intCLK is made smaller.
Wenn das interne Taktsignal intCLK synchronisiert ist mit dem externen Taktsignal extCLK (wenn es eingerastet ist), dann werden nach einem Zeitpunkt t5 die Vergleichssignale /UP und DOWN kaum aktiviert, wie in Fig. 21 gezeigt, und diese Signale sind nur für einen sehr kleinen Zeitabschnitt bei der Zunahme und der Abnahme des externen Taktsignals extCLK aktiviert, wie in (c) und (d) der Fig. 21 gezeigt. Daher ändert sich das p-Kanal-Stromsteuersignal Vp kaum, wie in (e) der Fig. 21 gezeigt, sondern behält einen etwa konstanten Potentialpegel.If the internal clock signal intCLK is synchronized with the external clock signal extCLK (if it is latched), then after a time t5 the comparison signals / UP and DOWN are hardly activated, as shown in FIG. 21, and these signals are only for a very small one Time period for the increase and decrease in the external clock signal extCLK activated, as shown in (c) and (d) of FIG. 21. Therefore, the p-channel current control signal Vp hardly changes as shown in (e) of Fig. 21, but maintains an approximately constant potential level.
Selbst wenn die vorstehend beschriebene Inverterverzöge rungsschaltung verwendet wird, kann dieselbe Wirkung wie bei der vorstehenden ersten bis fünften Ausführungsform erreicht werden. Die Schaltung zum Erzeugen eines internen Taktsi gnals 324 funktioniert als Verzögerungsschaltung, und daher kann eine gerade Anzahl von Stufen von Invertern 324a vorge sehen sein (da es nicht notwendig ist, einen Ringoszillator zu bilden).Even if the inverter delay circuit described above is used, the same effect as in the above first to fifth embodiments can be achieved. The circuit for generating an internal clock signal 324 functions as a delay circuit, and therefore an even number of stages of inverters 324 a can be provided (since it is not necessary to form a ring oscillator).
Die Fig. 22A und 22B zeigen schematisch einen Aufbau des Hauptabschnitts des SRAM gemäß einer siebenten Ausführungs form. Die Fig. 22A und 22B zeigen den Aufbau der Schal tung zum Erzeugen eines internen Taktsignals 324. Der übrige Aufbau ist derselbe wie bei der vorstehenden ersten bis fünften Ausführungsform, und daher ist er weggelassen. Unter Bezugnahme auf Fig. 22A gibt es drei Differenzverstärker schaltungen 324b, die im Ring geschaltet sind, und eine Dif ferenzverstärkerschaltung (einen Puffer für den internen Takt) 324c zum Verstärken eines Ausgangs der Differenzver stärkerschaltung 324b in der letzten Stufe. Jede der Diffe renzverstärkerschaltungen 324a enthält komplementäre Ein gangsknoten 324ba und 324bb und komplementäre Ausgangsknoten 324bc und 324bd. Wenn das Potential an dem Eingangsknoten 324ba größer als dasjenige des Eingangsknotens 324bb ist, dann ist das Potential an dem Ausgangsknoten 324bc so fest gesetzt, daß es größer als dasjenige an dem Ausgangsknoten 324bd ist. Zu dieser Zeit wird zwischen den Ausgangsknoten 324bc und 324bd eine Potentialdifferenz erzeugt, die größer als die zwischen den Eingangsknoten 324ba und 324bb erzeugte Potentialdifferenz ist. Wenn umgekehrt das Potential an dem Eingangsknoten 324ba kleiner als das Potential an dem Knoten 324bb ist, dann ist das Potential an dem Ausgangsknoten 324bc so festgesetzt, daß es kleiner als das Potential an dem Ausgangsknoten 324bd ist. In diesem Fall wird zwischen den Ausgangsknoten 324bc und 324bd auch eine Potentialdif ferenz erzeugt, die größer als diejenige ist, welche zwi schen den Eingangsknoten 324ba und 324bb entwickelt wird. FIG. 22A and 22B schematically show a structure of the main portion of the SRAM according to a seventh embodiment. FIGS. 22A and 22B show the structure of the sound processing for generating an internal clock signal 324th The rest of the structure is the same as in the above first to fifth embodiments, and therefore it is omitted. . 22A there are with reference to FIG three differential amplifier circuits 324 b, which are connected in the ring, and a Dif conference amplifier circuit (a buffer for the internal clock) 324 c for amplifying an output of the Differenzver amplifier circuit 324 b in the last stage. Each of the differential amplifier circuits 324 a contains complementary input nodes 324 ba and 324 bb and complementary output nodes 324 bc and 324 bd. If the potential at input node 324 ba is greater than that at input node 324 bb, then the potential at output node 324 bc is set to be greater than that at output node 324 bd. At this time, a potential difference is generated between the output nodes 324 bc and 324 bd that is greater than the potential difference generated between the input nodes 324 ba and 324 bb. Conversely, when the potential at the input node 324 is ba bb lower than the potential at the node 324, the potential at the output node 324 is bc set so that it is smaller than the potential at the output node 324 bd. In this case, a potential difference is generated between the output nodes 324 bc and 324 bd, which is greater than that which is developed between the input nodes 324 ba and 324 bb.
Die Differenzverstärkerschaltung 324b enthält einen p-Kanal- Stromsteuertransistor 324bf, der zwischen dem internen Stromversorgungsknoten 300d für Takte und einem Knoten 324be geschaltet ist und an seinem Gate das p-Kanal-Stromsteuersi gnal Vp empfängt; einen p-Kanal-MOS-Transistor 324bg, der zwischen dem Knoten 324be und dem Ausgangsknoten 324bd ge schaltet ist und dessen Gate verbunden ist mit dem Ausgangs knoten 324bd; einen p-Kanal-MOS-Transistor 324bh, der zwi schen dem Knoten 324be und dem Ausgangsknoten 324bc geschal tet ist und dessen Gate verbunden ist mit dem Ausgangsknoten 324bd; einen n-Kanal-Eingangstransistor 324bj, der zwischen dem Ausgangsknoten 324bd und einem Knoten 324bi geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324ba; einen n-Kanal-Eingangstransistor 324bk, der zwischen dem Ausgangsknoten 324bc und dem Knoten 324bi geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324bb; und einen n-Kanal-Stromsteuertransistor 324bm, der zwischen dem Knoten 324bi und dem Masseknoten 300b geschaltet ist und dessen Gate so geschaltet ist, daß es das n-Kanal-Stromsteu ersignal Vn empfängt. Die p-Kanal-MOS-Transistoren 324bg und 324bh bilden eine Stromspiegelschaltung.The differential amplifier circuit 324 b contains a p-channel current control transistor 324 bf, which is connected between the internal power supply node 300 d for clocks and a node 324 and receives the p-channel current control signal Vp at its gate; a p-channel MOS transistor 324 bg, between node 324 and output node 324 be bd ge is on and its gate is connected to the output node 324 bd; a p-channel MOS transistor 324 bh, which is switched between the node 324 be and the output node 324 bc and whose gate is connected to the output node 324 bd; an n-channel input transistor 324 bj, which is connected between the output node 324 bd and a node 324 bi and whose gate is connected to the input node 324 ba; an n-channel input transistor 324 bk connected between the output node 324 bc and the node 324 bi and the gate of which is connected to the input node 324 bb; and an n-channel current control transistor 324 bm connected between the node 324 bi and the ground node 300 b and the gate of which is connected to receive the n-channel current control signal Vn. The p-channel MOS transistors 324 bg and 324 bh form a current mirror circuit.
Die Differenzverstärkerschaltung (Puffer für den internen Takt) 324c, die die komplementären Ausgangssignale der Dif ferenzverstärkerschaltung 324b in der letzten Stufe emp fängt, dient als Puffer für den internen Takt, welcher die komplementären Ausgangssignale aus der Differenzverstärker schaltung 324b in der letzten Stufe differenzmäßig verstärkt, um das interne Taktsignal intCLK zu erzeugen, das auf den H-Pegel oder den L-Pegel festgesetzt ist. Der Puffer für den internen Takt 324c enthält einen p-Kanal-MOS-Transi stor 324cb, der zwischen dem internen Stromversorgungsknoten 300c und einem Ausgangsknoten für das interne Taktsignal 325 geschaltet ist und dessen Gate verbunden ist mit einem Knoten 324ca; einen p-Kanal-MOS-Transistor 324cc, der zwi schen dem internen Stromversorgungsknoten 300c und dem Knoten 324ca geschaltet ist und dessen Gate verbunden ist mit dem Knoten 324ca; einen n-Kanal-MOS-Transistor 324ce, der zwischen dem Ausgangsknoten für das interne Taktsignal 325 und einem Knoten 324cd geschaltet ist und dessen Gate verbunden ist mit dem Ausgangsknoten 324bd der Differenzver stärkerschaltung 324b der letzten Stufe; einen n-Kanal-MOS- Transistor 324cf, der zwischen den Knoten 324ca und 324cd geschaltet ist und dessen Gate verbunden ist mit dem Aus gangsknoten 324bc der Differenzverstärkerschaltung 324b der letzten Stufe; und einen n-Kanal-MOS-Transistor 324cg, der zwischen dem Knoten 324cd und dem Masseknoten 300b geschal tet ist und dessen Gate verbunden ist mit dem internen Stromversorgungsknoten 300c. Die p-Kanal-MOS-Transistoren 324cc und 324cb bilden eine Stromspiegelschaltung. Der als Stromquellentransistor dienende n-Kanal-MOS-Transistor 324cg hat sein Gate verbunden mit dem internen Stromversorgungs knoten 300c, und er weist eine große Stromtreibfähigkeit auf. Daher weist der Puffer für den internen Takt 324c einen großen Betriebsstrom auf, und er treibt mit großer Schnel ligkeit das interne Taktsignal intCLK auf den H-Pegel oder den L-Pegel.The differential amplifier circuit (buffer for the internal clock) 324 c, which receives the complementary output signals of the dif ferential amplifier circuit 324 b in the last stage, serves as a buffer for the internal clock, which the complementary output signals from the differential amplifier circuit 324 b in the last stage amplified differentially to generate the internal clock signal intCLK which is set to the H level or the L level. The buffer for the internal clock 324 c contains a p-channel MOS transistor 324 cb, which is connected between the internal power supply node 300 c and an output node for the internal clock signal 325 and whose gate is connected to a node 324 ca; a p-channel MOS transistor 324 cc, which is connected between the internal power supply node 300 c and the node 324 ca and whose gate is connected to the node 324 ca; an n-channel MOS transistor 324 ce which is connected between the output node for the internal clock signal 325 and a node 324 cd and whose gate is connected to the output node 324 bd of the differential amplifier circuit 324 b of the last stage; an n-channel MOS transistor 324 cf, which is connected between the nodes 324 ca and 324 cd and whose gate is connected to the output node 324 bc of the differential amplifier circuit 324 b of the last stage; and an n-channel MOS transistor 324 cg, which is switched between the node 324 cd and the ground node 300 b and the gate of which is connected to the internal power supply node 300 c. The p-channel MOS transistors 324 cc and 324 cb form a current mirror circuit. The n-channel MOS transistor 324 cg serving as a current source transistor has its gate connected to the internal power supply node 300 c, and it has a large current driving capability. Therefore, the buffer for the internal clock 324 c has a large operating current, and it drives the internal clock signal intCLK to the H level or the L level with great speed.
Das interne Taktsignal Φ1 wird aus einem Puffer für den internen Takt 324d ausgegeben, welcher die komplementären Ausgangssignale der Differenzverstärkerschaltung 324b der zweiten Stufe empfängt. Das interne Taktsignal Φ2 wird aus einem Puffer für den internen Takt 324e ausgegeben, welcher die aus der Differenzverstärkerschaltung 324b der ersten Stufe ausgegebenen komplementären Ausgangssignale empfängt. The internal clock signal Φ1 is output from a buffer for the internal clock 324 d, which receives the complementary output signals of the differential amplifier circuit 324 b of the second stage. The internal clock signal Φ2 is output from a buffer for the internal clock 324 e, which receives the complementary output signals output from the differential amplifier circuit 324 b of the first stage.
Die Puffer für den internen Takt 324d und 324e haben densel ben Aufbau wie der Puffer für den internen Takt 324c.The buffers for the internal clock 324 d and 324 e have the same structure as the buffer for the internal clock 324 c.
Fig. 22B zeigt die Verschaltung zwischen der Differenzver stärkerschaltung 324b und dem Puffer für den internen Takt 324c, welche in Fig. 22A gezeigt sind. Wie in Fig. 22A dargestellt, sind an den positiven und den negativen Ein gangsknoten der Differenzverstärkerschaltung 324b der zwei ten Stufe das positive Ausgangssignal und das komplementäre Ausgangssignal der Differenzverstärkerschaltung 324b der ersten Stufe angelegt. Das positive und das komplementäre Ausgangssignal der Differenzverstärkerschaltung 324b der zweiten Stufe sind an den negativen und den positiven Ein gangsknoten der Differenzverstärkerschaltung 324b der letz ten Stufe angelegt. Das positive und das komplementäre Aus gangssignal aus der Differenzverstärkerschaltung 324b der letzten Stufe sind sowohl an den negativen und den positiven Eingangsknoten der Differenzverstärkerschaltung 324b der ersten Stufe als auch an den positiven und den negativen Eingangsknoten des Puffers für den internen Takt 324c ange legt. Jede Differenzverstärkerschaltung 324b funktioniert als invertierender Verstärker, und in Kombination bilden die Differenzverstärkerschaltungen 324b einen Ringoszillator. In diesem Fall hat die Differenzverstärkerschaltung 324b im Vergleich mit einem Inverter mit gewöhnlicher CMOS-Struktur eine bessere Verstärkungscharakteristik, und die Amplitude des positiven und des negativen Ausgangssignals wird kleiner als die Differenz zwischen dem internen Stromversorgungspo tential VCC und dem Massepotential GND gemacht (Der Betrag des Betriebsstroms wird mittels der Stromsteuersignale Vp und Vn eingestellt.). Die Differenzverstärkerschaltungen 324b arbeiten daher mit großer Geschwindigkeit und geben sich mit großer Schnelligkeit ändernde Signale aus. Selbst wenn daher das externe Taktsignal extCLK eine große Frequenz aufweist, kann das interne Taktsignal intCLK, dessen Phase synchronisiert ist mit derjenigen dieses sehr schnellen ex ternen Taktsignals extCLK, sicher erzeugt werden. FIG. 22B shows the connection between the differential amplifier circuit 324 b and the buffer for the internal clock 324 c, which are shown in FIG. 22A. As shown in Fig. 22A, the positive and negative input nodes of the differential amplifier circuit 324 b of the second stage, the positive output signal and the complementary output signal of the differential amplifier circuit 324 b of the first stage are applied. The positive and the complementary output signal of the differential amplifier circuit 324 b of the second stage are applied to the negative and the positive input node of the differential amplifier circuit 324 b of the last stage. The positive and the complementary output signal from the differential amplifier circuit 324 b of the last stage are applied to both the negative and the positive input nodes of the differential amplifier circuit 324 b of the first stage and to the positive and negative input nodes of the buffer for the internal clock 324 c , Each differential amplifier circuit 324 b functions as an inverting amplifier, and in combination the differential amplifier circuits 324 b form a ring oscillator. In this case, the differential amplifier circuit 324 b has a better gain characteristic compared to an inverter with a conventional CMOS structure, and the amplitude of the positive and negative output signals is made smaller than the difference between the internal power supply potential VCC and the ground potential GND (the amount of the operating current is set by means of the current control signals Vp and Vn.). The differential amplifier circuits 324 b therefore operate at high speed and emit changing signals with great speed. Therefore, even if the external clock signal extCLK has a large frequency, the internal clock signal intCLK, the phase of which is synchronized with that of this very fast external clock signal extCLK, can be safely generated.
Der Puffer für den internen Takt 324c enthält einen Strom quellentransistor 324cg, der einen großen Leitwert hat und daher eine große Stromtreibfähigkeit vorsieht. Er arbeitet daher mit großer Geschwindigkeit und treibt mit großer Schnelligkeit das interne Taktsignal intCLK auf den H-Pegel und den L-Pegel.The buffer for the internal clock 324 c contains a current source transistor 324 cg, which has a large conductance and therefore provides a large current driving capability. It therefore works at high speed and drives the internal clock signal intCLK to the H level and the L level with great speed.
Fig. 23 zeigt einen anderen Aufbau der Schaltung zum Erzeu gen eines internen Taktsignals 324. Bei dem in Fig. 23 ge zeigten Aufbau sind drei Stufen von einen Ringoszillator bildenden Differenzverstärkerschaltungen 324f vorgesehen. Die Differenzverstärkerschaltung 324f enthält komplementäre Eingangsknoten 324fa und 324fb und komplementäre Ausgangs knoten 324fc und 324fd. Wenn das Potential an dem Eingangs knoten 324fa größer als dasjenige des Eingangsknotens 324fb ist, dann wird das Potential an dem Ausgangsknoten 324fc größer als dasjenige des Ausgangsknotens 324fd gemacht. Zu dieser Zeit wird die zwischen den Ausgangsknoten 324fc und 324fd entwickelte Potentialdifferenz größer als die Poten tialdifferenz zwischen den Eingangsknoten 324fa und 324fb gemacht. Fig. 23 shows another structure of the circuit for Erzeu gen an internal clock signal 324th In the structure shown in FIG. 23, three stages of differential amplifier circuits 324 f forming a ring oscillator are provided. The differential amplifier circuit 324 f contains complementary input nodes 324 fa and 324 fb and complementary output nodes 324 fc and 324 fd. If the potential at the input node 324 fa is greater than that of the input node 324 fb, then the potential at the output node 324 fc is made greater than that of the output node 324 fd. At this time, between the output nodes 324 and 324 fc fd developed potential difference is greater than the poten tialdifferenz between the input node 324 fa and fb made 324th
Die Differenzverstärkerschaltung 324f enthält einen p-Kanal- Stromsteuertransistor 324ff, der zwischen dem internen Stromversorgungsknoten 300d für Takte und einem Knoten 324fe geschaltet ist und an seinem Gate das p-Kanal-Stromsteuersi gnal Vp empfängt; einen p-Kanal-Eingangstransistor 324fh, der zwischen den Knoten 324fe und 324fg geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324fb; einen p-Kanal-MOS-Transistor 324fi, der zwischen dem Knoten 324fe und dem Ausgangsknoten 324fd geschaltet ist und dessen Gate verbunden ist mit dem Ausgangsknoten 324fd; einen p- Kanal-MOS-Transistor 324fj, der zwischen dem Knoten 324fg und dem Ausgangsknoten 324fc geschaltet ist und dessen Gate verbunden ist mit dem Ausgangsknoten 324fd; einen n-Kanal- MOS-Transistor 324fm, der zwischen dem Ausgangsknoten 324fd und einem Knoten 324fk geschaltet ist und dessen Gate ver bunden ist mit dem Ausgangsknoten 324fc; einen n-Kanal-MOS- Transistor 324fp, der zwischen dem Ausgangsknoten 324fc und einem Knoten 324fn geschaltet ist und dessen Gate verbunden ist mit dem Knoten 324fc; einen n-Kanal-Eingangstransistor 324fq, der zwischen den Knoten 324fk und 324fn geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324fa; und einen n-Kanal-Stromsteuertransistor 324fr, der zwischen dem Knoten 324fn und dem Masseknoten 300b geschal tet ist und dessen Gate so geschaltet ist, daß es das n- Kanal-Stromsteuersignal Vn empfängt. Die p-Kanal-MOS-Transi storen 324fd und 324fj bilden eine Stromspiegelschaltung, und die n-Kanal-MOS-Transistoren 324fm und 324fp bilden eine Stromspiegelschaltung. Die Stromspiegelschaltungen bilden eine geschlossene Schleife, die den durch die MOS-Transi storen 324fi, 324fj, 324fp und 324fm hindurchfließenden Strom auf denselben Wert festsetzt.The differential amplifier circuit 324 f contains a p-channel current control transistor 324 ff, which is connected between the internal power supply node 300 d for clocks and a node 324 fe and receives the p-channel current control signal Vp at its gate; a p-channel input transistor 324 fh connected between nodes 324 fe and 324 fg and having its gate connected to input node 324 fb; a p-channel MOS transistor 324 fi connected between node 324 fe and output node 324 fd and having its gate connected to output node 324 fd; a p-channel MOS transistor 324 fj connected between node 324 fg and output node 324 fc and having its gate connected to output node 324 fd; an n-channel MOS transistor 324 fm which is connected between the output node 324 fd and a node 324 fk and whose gate is connected to the output node 324 fc; an n-channel MOS transistor 324 fp, fc and a node 324 is connected fn between the output node 324 and its gate connected to the node 324 fc; an n-channel input transistor 324 fq which is connected between the node 324 and 324 fk fn and whose gate is connected to the input node 324 fa; and an n-channel current control transistor 324 fr which is connected between the node 324 fn and the ground node 300 b and the gate of which is connected to receive the n-channel current control signal Vn. The p-channel MOS transistors 324 fd and 324 fj form a current mirror circuit, and the n-channel MOS transistors 324 fm and 324 fp form a current mirror circuit. The current mirror circuits form a closed loop which fixes the current flowing through the MOS transistors 324 fi, 324 fj, 324 fp and 324 fm to the same value.
Die Puffer für den internen Takt 324c bis 324d haben densel ben Aufbau, wie in Fig. 22 gezeigt. Der Puffer für den in ternen Takt 324e erzeugt das interne Taktsignal Φ2 aus den komplementären Ausgangssignalen der Differenzverstärker schaltung 324f der ersten Stufe, der Puffer für den internen Takt 324d erzeugt das interne Taktsignal Φ1 aus den komple mentären Ausgangssignalen der Differenzverstärkerschaltung 324f der zweiten Stufe, und der Puffer für den internen Takt 324c erzeugt das interne Taktsignal intCLK aus den komple mentären Ausgangssignalen der Differenzverstärkerschaltung 324f der letzten Stufe.The buffers for the internal clock 324 c to 324 d have the same structure as shown in FIG. 22. The buffer for the internal clock 324 e generates the internal clock signal Φ2 from the complementary output signals of the differential amplifier circuit 324 f of the first stage, the buffer for the internal clock 324 d generates the internal clock signal Φ1 from the complementary output signals of the differential amplifier circuit 324 f second stage, and the buffer for the internal clock 324 c generates the internal clock signal intCLK from the complementary output signals of the differential amplifier circuit 324 f of the last stage.
Wenn in der Differenzverstärkerschaltung 324f das an den Eingangsknoten 324fa angelegte Signalpotential größer als das an den Eingangsknoten 324fb angelegte Signalpotential ist, dann nimmt der Leitwert der MOS-Transistoren 324fq und 324fh und daher der durch sie hindurchfließende Strom zu. Der durch den p-Kanal-MOS-Transistor 324fh hindurchfließende Strom fließt durch die MOS-Transistoren 324fj und 324fp hin durch. Der durch den MOS-Transistor 324fa hindurchfließende Strom fließt durch die MOS-Transistoren 324fi und 324fm hin durch. Da die Stromspiegelschaltungen eine geschlossene Schleife bilden, haben die durch die MOS-Transistoren 324fj, 324fp, 324fm und 324fi hindurchfließenden Ströme denselben Stromwert. Daher wird der Betrag des durch diese Transi storen hindurchfließenden Stroms groß, und infolge der Ver größerung des Betrages des Stroms nimmt das Gatepotential der eine Masterstufe der Stromspiegelschaltung bildenden MOS-Transistoren 324fp und 324fm gemäß der Charakteristik mit der quadratischen Gesetzmäßigkeit des MOS-Transistors zu, während das Gatepotential des MOS-Transistors 324fi ab nimmt. Insbesondere nimmt der Potentialpegel des Ausgangs knotens 324fc zu und nimmt das Ausgangspotential des Aus gangsknotens 324fd ab. Daher wird die Potentialdifferenz der an die Eingangsknoten 324fa und 324fb angelegten Signale verstärkt und in die Ausgangsknoten 324fc und 324fd ausge geben.If in the differential amplifier circuit 324 f the signal potential applied to the input node 324 fa is greater than the signal potential applied to the input node 324 fb, the conductance of the MOS transistors 324 fq and 324 fh and therefore the current flowing through them increases. The current flowing through the p-channel MOS transistor 324 fh flows through the MOS transistors 324 fj and 324 fp. The current flowing through the MOS transistor 324 fa flows through the MOS transistors 324 fi and 324 fm. Since the current mirror circuits form a closed loop, the currents flowing through the MOS transistors 324 fj, 324 fp, 324 fm and 324 fi have the same current value. Therefore, the amount of the current flowing through these transistors becomes large, and due to the increase in the amount of the current, the gate potential of the MOS transistors 324 fp and 324 fm constituting a master stage of the current mirror circuit decreases according to the characteristic with the square law of the MOS transistor increases while the gate potential of MOS transistor 324 fi decreases. In particular, the potential level of the output node 324 fc increases and the output potential of the output node 324 fd decreases. Therefore, the potential difference of the signals applied to the input nodes 324 fa and 324 fb is amplified and output to the output nodes 324 fc and 324 fd.
Die Art und Weise der Verschaltung der Eingangs- und der Ausgangsknoten der Differenzverstärkerschaltung 324f ist dieselbe wie bei der in Fig. 22B gezeigten Verschaltung der Differenzverstärkerschaltung 324b.The manner in which the input and output nodes of the differential amplifier circuit 324 f are connected is the same as in the connection of the differential amplifier circuit 324 b shown in FIG. 22B.
Fig. 24 zeigt einen weiteren Aufbau der Schaltung zum Er zeugen eines internen Taktsignals 324. Unter Bezugnahme auf Fig. 24 enthält jede der im Ring geschalteten Differenzver stärkerschaltungen 324g einen p-Kanal-Stromsteuertransistor 324gf, der zwischen einem internen Stromversorgungsknoten 300d für Takte und einem Knoten 324ge geschaltet ist und an seinem Gate das p-Kanal-Stromsteuersignal Vp empfängt; einen p-Kanal-MOS-Transistor 324gh, der zwischen dem Knoten 324ge und einem Knoten 324gg geschaltet ist und dessen Gate ver bunden ist mit einem Ausgangsknoten 324gd; einen p-Kanal- Eingangstransistor 324gi, der zwischen dem Knoten 324gg und dem Ausgangsknoten 324gd geschaltet ist und dessen Gate ver bunden ist mit einem Eingangsknoten 324ga; einen n-Kanal- Eingangstransistor 324gk, der zwischen dem Ausgangsknoten 324gd und einem Knoten 324gj geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324ga; einen p-Kanal- Eingangstransistor 324gm, der zwischen dem Knoten 324gg und einem Ausgangsknoten 324gc geschaltet ist und dessen Gate verbunden ist mit einem Eingangsknoten 324gb; einen n-Kanal- Eingangstransistor 324gn, der zwischen dem Ausgangsknoten 324gc und dem Knoten 324gj geschaltet ist und dessen Gate verbunden ist mit dem Eingangsknoten 324gb; einen n-Kanal- MOS-Transistor 324gq, der zwischen dem Knoten 324gj und einem Knoten 324gp geschaltet ist und dessen Gate verbunden ist mit dem Ausgangsknoten 324gd; und einen n-Kanal-Strom steuertransistor 324gr, der zwischen dem Knoten 324gp und einem Masseknoten 300b geschaltet ist und dessen Gate so geschaltet ist, daß es das n-Kanal-Stromsteuersignal Vn empfängt. Der p-Kanal-Eingangstransistor 324gi und der n- Kanal-Eingangstransistor 324gk bilden einen CMOS-Inverter, und der p-Kanal-Eingangstransistor 324gm und der n-Kanal- Eingangstransistor 324gn bilden einen CMOS-Inverter. Der Betrieb der in Fig. 24 gezeigten Differenzverstärkerschal tung 324g wird kurz beschrieben. Fig. 24 shows another structure of the circuit for generating an internal clock signal He 324th Referring to Fig. 24, each of the connected in the ring Differenzver more circuits 324 g of a p-channel current control transistor 324 gf, the d between an internal power supply node 300 for clocks and a node ge is connected in 324 and at its gate, the p-channel Receives current control signal Vp; a p-channel MOS transistor 324 gh, which is connected between the node 324 ge and a node 324 gg and the gate of which is connected to an output node 324 gd; a p-channel input transistor 324 gi, which is between the node 324 gg and the output node 324 and its gate connected gd ver is connected to an input node 324 ga; an n-channel input transistor 324 gk connected between the output node 324 gd and a node 324 gj and the gate of which is connected to the input node 324 ga; a p-channel input transistor 324 gm, between node 324 and an output node 324 gg gc is connected and whose gate is connected to an input node 324 gb; an n-channel input transistor 324 gn connected between the output node 324 gc and the node 324 gj and the gate of which is connected to the input node 324 gb; an n-channel MOS transistor 324 gq connected between the node 324 gj and a node 324 gp and the gate of which is connected to the output node 324 gd; and an n-channel current control transistor 324 gr, which is connected between the node 324 gp and a ground node 300 b and whose gate is connected such that it receives the n-channel current control signal Vn. The p-channel input transistor 324 gi and the n-channel input transistor 324 gk form a CMOS inverter, and the p-channel input transistor 324 gm and the n-channel input transistor gn 324 form a CMOS inverter. The operation of the differential amplifier circuit 324 g shown in FIG. 24 will be briefly described.
Wenn das an den Eingangsknoten 324ga angelegte Signalpoten tial größer als das an den Eingangsknoten 324gb angelegte Signalpotential ist, dann wird durch den Verstärkungsbetrieb der Inverter das Potential an dem Ausgangsknoten 324gd klei ner als das Potential des Ausgangsknotens 324gc gemacht, da die Transistoren 324gi und 324gk einen Inverter und die Transistoren 324gm und 324gn einen Inverter bilden. Wenn das Potential an dem Ausgangsknoten 424gd abnimmt, dann nimmt der Leitwert des n-Kanal-MOS-Transistors 324gh zu, wobei der Leitwert des n-Kanal-MOS-Transistors 324gq kleiner und das Potential an dem Ausgangsknoten 324gc größer gemacht wird. Wenn umgekehrt das Signalpotential an dem Eingangsknoten 324ga kleiner als das Signalpotential des Eingangsknotens 324gb ist, dann wird das Signalpotential an dem Eingangs knoten 324gd größer als das Signalpotential des Ausgangs knotens 324gc gemacht. Zu dieser Zeit wird der Leitwert des n-Kanal-MOS-Transistors 324gq vergrößert und der Leitwert des p-Kanal-MOS-Transistors 324gh kleiner gemacht. Daher wird die Abnahme des Potentials am Ausgangsknoten 324gd größer gemacht und die Potentialdifferenz zwischen den an die Eingangsknoten 324ga und 324gb angelegten Signalen ver größert.If the signal potential applied to the input node 324 ga is greater than the signal potential applied to the input node 324 gb, then the amplification operation of the inverter makes the potential at the output node 324 gd lower than the potential of the output node 324 gc, since the transistors 324 gi and 324 gk form an inverter and the transistors 324 gm and 324 gn form an inverter. As the potential at output node 424 gd decreases, the conductance of n-channel MOS transistor 324 gh increases, with the conductance of n-channel MOS transistor 324 gq lower and the potential at output node 324 gc increased becomes. Conversely, if the signal potential at the input node 324 ga is less than the signal potential of the input node 324 gb, then the signal potential at the input node 324 gd is made greater than the signal potential of the output node 324 gc. At this time, the conductance of the n-channel MOS transistor 324 gq is increased and the conductance of the p-channel MOS transistor 324 gh is made smaller. Therefore, the decrease in the potential at the output node 324 gd is made larger and the potential difference between the signals applied to the input nodes 324 ga and 324 gb is increased.
Der Aufbau der Puffer für den internen Takt 324c bis 324e ist jeweils derselbe wie derjenige, welcher in Fig. 22 gezeigt ist.The structure of the buffers for the internal clock 324 c to 324 e is the same as that shown in FIG. 22.
Fig. 25 ist eine Timingdarstellung, die den Betrieb der Schaltung zum Erzeugen eines internen Taktsignals 324 zeigt, welche den Ringoszillator verwendet, der die in den Fig. 22A bis 24 dargestellten Differenzverstärkerschaltungen ver wendet. Fig. 25 zeigt sowohl die Ausgangspotentiale Vout und /Vout der Differenzverstärkerschaltung 324b, 324f oder 324g der letzten Stufe als auch das interne Taktsignal intCLK. Wie in (a) der Fig. 25 gezeigt, schwingen die kom plementären Ausgangspotentiale Vout und /Vout zwischen dem internen Stromversorgungspotential intVCC und dem Massepo tential GND nicht voll hin und her. Doch die Differenzver stärkerschaltung 324b, 324f oder 324g verstärkt die ange legten komplementären Eingangssignale. In einem Zeitab schnitt t1 bis t2, wenn das Potential Vout größer als das Potential /Vout wird, wie in (a) der Fig. 25 gezeigt, wer den mittels 56273 00070 552 001000280000000200012000285915616200040 0002019654935 00004 56154des Puffers für den internen Takt 324c die kom plementären Signale Vout und /Vout gepuffert und wird das interne Taktsignal intCLK auf den H-Pegel des internen Stromversorgungspotentials intVCC gesetzt. Wenn inzwischen, wie in (a) der Fig. 25 gezeigt, in einem Zeitabschnitt t2 bis t3 das Potential Vout kleiner als das Potential /Vout wird, dann wird durch die Pufferverarbeitung die Potential differenz verstärkt und daher das interne Taktsignal intCLK auf den L-Pegel gesetzt, wie in (b) der Fig. 25 gezeigt. Die Betriebsgeschwindigkeit (Reaktionsschnelligkeit) der Differenzverstärkerschaltungen 324b, 324f und 324g ist durch die Größe des Treibstroms bestimmt. Daher kann durch Ein stellen des durch diese Verstärkerschaltungen hindurchflie ßenden Betriebsstroms (Treibstroms) mittels der Stromsteuer signale Vp und Vn die Reaktionsschnelligkeit (Betriebsge schwindigkeit) der Differenzverstärkerschaltung eingestellt werden, und folglich kann die Phase des internen Taktsignals intCLK eingestellt werden. Wenn hier der Treibstrom (der Betriebsstrom) abnimmt, dann nimmt die Betriebsgeschwindig keit der Differenzverstärkerschaltung ab, wobei die Schnel ligkeit einer Änderung des Potentials an dem Ausgangsknoten klein wird und daher die Verzögerungszeit zunimmt. Fig. 25 is a timing diagram showing the operation of the circuit for generating an internal clock signal 324, which uses the ring oscillator 22A turns ver in FIGS. 24 to illustrated the differential amplifier circuits. Fig. 25, both the output potentials Vout and / Vout is b, the differential amplifier circuit 324, 324 or 324 of the last stage f g, as well as the internal clock signal intCLK. As shown in (a) of FIG. 25, the complementary output potentials Vout and / Vout do not oscillate fully between the internal power supply potential intVCC and the ground potential GND. But the difference amplifier circuit 324 b, 324 f or 324 g amplifies the complementary input signals. In a period t1 to t2, when the potential Vout becomes larger than the potential / Vout, as shown in (a) of FIG. 25, who the by means of 56273 00070 552 001000280000000200012000285915616200040 0002019654935 00004 56154 of the buffer for the internal clock 324 c complementary signals Vout and / Vout buffered and the internal clock signal intCLK is set to the H level of the internal power supply potential intVCC. In the meantime, as shown in (a) of FIG. 25, if the potential Vout becomes smaller than the potential / Vout in a time period t2 to t3, the potential difference is amplified by the buffer processing and therefore the internal clock signal intCLK on the L- Level set as shown in (b) of FIG. 25. The operating speed (speed of reaction) of the differential amplifier circuits 324 b, 324 f and 324 g is determined by the size of the drive current. Therefore, by adjusting the operating current (drive current) flowing through these amplifier circuits by means of the current control signals Vp and Vn, the responsiveness (operating speed) of the differential amplifier circuit can be adjusted, and consequently the phase of the internal clock signal intCLK can be adjusted. Here, when the driving current (the operating current) decreases, the operating speed of the differential amplifier circuit decreases, whereby the speed of a change in the potential at the output node becomes small, and therefore the delay time increases.
Wenn daher das p-Kanal-Stromsteuersignal Vp abnimmt und das Potential des n-Kanal-Stromsteuersignals Vn zunimmt, dann wird die Frequenz des internen Taktsignals intCLK vergrößert (oder die Phase vorgeschoben), und wenn das Potential des p- Kanal-Stromsteuersignal Vp zunimmt und das Potential des n- Kanal-Stromsteuersignals Vn abnimmt, dann wird die Frequenz des internen Taktsignals intCLK verkleinert (oder die Phase zurückgeschoben), und daher kann wie bei der vorstehenden Ausführungsform das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet werden. Da ferner der Ring oszillator die drei Stufen der die komplementären Eingangs signale verstärkenden und die komplementären Ausgangssignale ausgebenden Differenzverstärkerschaltungen verwendet, wird mittels dieser Verstärkerschaltungen eine kleine Potential differenz zwischen den komplementären Eingangssignalen ver stärkt und in die Differenzverstärkerschaltung der nächsten Stufe übertragen, und daher wird die Zeit für eine Änderung des Pegels der komplementären Ausgangssignale, die aus der ersten Stufe in die letzte Stufe zu übertragen und wieder in die Differenzverstärkerschaltung der ersten Stufe rückzukop peln sind, kürzer. Folglich kann ein sehr schnelles internes Taktsignal intCLK erzeugt werden. Da ferner die Amplitude der komplementären Ausgangssignale der Verstärkerschaltung nicht voll ausschwingt, kann die Schnelligkeit der Änderung der komplementären Ausgangssignale vergrößert werden. Daher kann ein internes Taktsignal intCLK mit großer Frequenz er zeugt werden, und daher kann, selbst wenn ein sehr schnelles externes Taktsignal extCLK angelegt ist, das interne Taktsi gnal intCLK in das sehr schnelle externe Taktsignal extCLK sofort eingerastet werden. Therefore, if the p-channel current control signal Vp decreases and that Potential of the n-channel current control signal Vn increases, then the frequency of the internal clock signal intCLK is increased (or advanced the phase) and if the potential of the p- Channel current control signal Vp increases and the potential of the n Channel current control signal Vn decreases, then the frequency of the internal clock signal intCLK reduced (or the phase pushed back), and therefore, like the previous one Embodiment the internal clock signal intCLK into the external ExCLK clock signal can be locked. Since the ring oscillator the three stages of the complementary input amplifying signals and the complementary output signals output differential amplifier circuits is used a small potential by means of these amplifier circuits difference between the complementary input signals ver strengthens and into the differential amplifier circuit of the next Stage transferred, and therefore the time for a change the level of the complementary output signals resulting from the to transfer the first stage to the last stage and back in feedback the first stage differential amplifier circuit peln are shorter. Hence, a very fast internal Clock signal intCLK are generated. Furthermore, since the amplitude the complementary output signals of the amplifier circuit does not swing out fully, the rapidity of the change of the complementary output signals are increased. Therefore can an internal clock signal intCLK with high frequency can be fathered, and therefore, even if a very fast external clock signal extCLK is applied, the internal clock gnal intCLK into the very fast external clock signal extCLK be snapped into place immediately.
Wenn bei einer achten Ausführungsform das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet ist, dann wird ein Einrastsignal LK aktiv gemacht und der in den internen Stromversorgungsknoten 312 gelieferte Strom kon stant behalten.In an eighth embodiment, if the internal clock signal intCLK is latched into the external clock signal extCLK, then a latch signal LK is made active and the current supplied to the internal power supply node 312 is kept constant.
Fig. 26 zeigt einen Aufbau einer Einrastermittlungsschal tung 326. Die Einrastermittlungsschaltung 326 ist in der Schaltung zum Synchronisieren eines internen Taktsignals 320 enthalten. Unter Bezugnahme auf Fig. 26 enthält die Ein rastermittlungsschaltung 326 eine EXNOR-Schaltung 326a, die die Vergleichssignale /UP und DOWN aus der Phasenvergleichs schaltung 321 empfängt; einen p-Kanal-MOS-Transistor 326c, der zwischen dem externen Stromversorgungsknoten 300a und einem Knoten 326b geschaltet ist und an seinem Gate ein Aus gangssignal aus der EXNOR-Schaltung 326a empfängt; ein Widerstandselement 326d, das zwischen dem Knoten 326b und dem Masseknoten 300b geschaltet ist; und einen Inverter 326f zum Invertieren und Verstärken eines Signalpotentials an dem Knoten 326b und zum Ausgeben des Einrastsignals LK an einem Ausgangsknoten 326e. Die Teile der Einrastermittlungsschal tung 326 arbeiten alle unter Verwendung des externen Strom versorgungspotentials extVCC als das eine Betriebsstromver sorgungspotential. Wenn die Logik des Vergleichssignals /UP dieselbe wie diejenige des Signals DOWN ist, dann gibt die EXNOR-Schaltung 326a ein Signal mit dem H-Pegel aus, und wenn diese Signale eine verschiedene Logik aufweisen, dann gibt sie ein Signal mit dem L-Pegel aus. Der Betrieb wird beschrieben. Fig. 26 shows a structure of a Einrastermittlungsschal tung 326th The latch detection circuit 326 is included in the circuit for synchronizing an internal clock signal 320 . . Referring to Figure 26 contains the A pattern detection circuit 326 an EXNOR circuit 326 a, the circuit the comparison signals / UP and DOWN from the phase comparator 321 receives; a p-channel MOS transistor 326 c, which is connected between the external power supply node 300 a and a node 326 b and receives an output signal from the EXNOR circuit 326 a at its gate; a resistance element 326 d connected between node 326 b and ground node 300 b; and an inverter 326 f for inverting and amplifying a signal potential at the node 326 b and for outputting the latch signal LK at an output node 326 e. The parts of the latch determination circuit 326 all operate using the external power supply potential extVCC as the one operating power supply potential. If the logic of the comparison signal / UP is the same as that of the signal DOWN, then the EXNOR circuit 326 a outputs a signal with the H level, and if these signals have a different logic, then it outputs a signal with the L- Level off. The operation is described.
Wenn das interne Taktsignal intCLK in das externe Taktsignal extCLK nicht eingerastet ist, dann wird jener Zeitabschnitt größer, in welchem die Vergleichssignale /UP und DOWN ent sprechend auf den aktiven Pegel von L und H gesetzt sind. In Reaktion darauf wird jene Zeit größer, in welcher das Ausgangssignal aus der EXNOR-Schaltung 326a auf dem L-Pegel ge halten wird, und daher nimmt die Menge von Ladungen zum Laden des Knotens 326b mittels des MOS-Transistors 326c zu. Daher erreicht das Potential an dem Knoten 326b etwa den Pegel des externen Stromversorgungspotentials extVCC. In diesem Stadium wird mittels des Inverters 326f das Einrast signal LK auf den L-Pegel gesetzt.If the internal clock signal intCLK is not latched into the external clock signal extCLK, then the time period in which the comparison signals / UP and DOWN are set accordingly to the active level of L and H becomes longer. In response to this, the time becomes longer in which the output signal from the EXNOR circuit 326 a is kept at the L level, and therefore the amount of charges for charging the node 326 b by means of the MOS transistor 326 c increases. Therefore, the potential at node 326 b reaches approximately the level of the external power supply potential extVCC. At this stage, the latch signal LK is set to the L level by means of the inverter 326 f.
Wenn inzwischen das interne Taktsignal intCLK dazu kommt, in das externe Taktsignal extCLK einzurasten, dann wird jener Zeitabschnitt kleiner, in welchem die Vergleichssignale /UP und DOWN entsprechend in dem aktiven des L-Pegels und des H- Pegels gehalten werden. In diesem Zustand wird der Zeitab schnitt kleiner, in welchem das Ausgangssignal der EXNOR- Schaltung 326a auf dem L-Pegel gehalten wird, wobei die Menge von in den Knoten 326b gelieferten Ladungen aus dem MOS-Transistor 326c kleiner wird und der Grad der Entladung aus dem Knoten 326b in den Masseknoten mittels des Wider standselements 326d größer wird. In diesem Zustand wird das Potential an dem Knoten 326b etwa auf den Pegel des Massepo tentials GND gesetzt, und das Einrastsignal LK wird durch den Inverter 326f auf den H-Pegel gesetzt, der auf dem Pegel des externen Stromversorgungspotentials extVCC ist. Daher kann mittels der in Fig. 26 gezeigten Einrastermittlungs schaltung 326 leicht erkannt werden, ob das interne Taktsi gnal intCLK in das externe Taktsignal extCLK eingerastet ist oder nicht. Der Widerstandswert des Widerstandselements 326d muß nur so festgesetzt sein, daß er größer als der Ein schaltwiderstand des p-Kanal-MOS-Transistors 326c ist.If in the meantime the internal clock signal intCLK comes to be latched into the external clock signal extCLK, then the time period in which the comparison signals / UP and DOWN are respectively kept active in the L level and the H level becomes shorter. In this state, the time period in which the output signal of the EXNOR circuit 326 a is kept at the L level becomes smaller, the amount of charges supplied to the node 326 b from the MOS transistor 326 c becoming smaller and the degree the discharge from the node 326 b in the ground node by means of the resistance element 326 d is larger. In this state, the potential at the node 326 b is set approximately to the level of the ground potential GND, and the latch signal LK is set by the inverter 326 f to the H level, which is at the level of the external power supply potential extVCC. Therefore, by means of the latch determination circuit 326 shown in FIG. 26, it can be easily recognized whether the internal clock signal intCLK is latched into the external clock signal extCLK or not. The resistance value of the resistance element 326 d only has to be set so that it is greater than the on resistance of the p-channel MOS transistor 326 c.
Fig. 27 zeigt einen Schaltungsaufbau einer Schaltung zum Erzeugen eines internen Stromversorgungspotentials 310a. Eine Schaltung zum Erzeugen eines internen Stromversorgungs potentials 310b für Takte weist denselben Aufbau wie in Fig. 27 auf. Unter Bezugnahme auf Fig. 27 enthält die Schaltung zum Erzeugen eines internen Stromversorgungspo tentials 310a eine mit Strom aus einem Stromversorgungs knoten 312 versorgte Konstantspannungsschaltung 311 zum Erzeugen eines internen Stromversorgungspotentials intVCC mit dem Pegel des Referenzpotentials Vref an dem internen Stromversorgungsknoten 300c; und eine Stromversorgungsschal tung 316 zum Liefern eines Stroms gemäß einer Differenz zwi schen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref in den Stromversorgungsknoten 312. Die Stromversorgungsschaltung 316 enthält einen zwischen dem externen Stromversorgungsknoten 300a und dem Stromversor gungsknoten 312 geschalteten Stromtreibertransistor 316a zum Liefern eines Stroms Is aus dem externen Stromversorgungs knoten 300a in den Stromversorgungsknoten 312; eine Gatepo tentialhalteschaltung 316c zum Halten eines Gatepotentials Vg des Treibertransistors 316a, wenn das Einrastsignal LK aktiviert ist; und eine Stromsteuerschaltung 316b zum Ein stellen des Gatepotentials Vg des Treibertransistors 316a gemäß der Differenz zwischen dem internen Stromversorgungs potential intVCC und dem Referenzpotential Vref. Fig. 27 shows a circuit construction of a circuit for generating an internal power supply potential 310 a. A circuit for generating an internal power supply potential 310 b for clocks has the same structure as in Fig. 27. Referring to Fig. 27, the circuit for generating an internal power supply potential 310 a includes a constant voltage circuit 311 supplied with current from a power supply node 312 for generating an internal power supply potential intVCC with the level of the reference potential Vref at the internal power supply node 300 c; and a power supply circuit 316 for supplying a current according to a difference between the internal power supply potential intVCC and the reference potential Vref in the power supply nodes 312 . The power supply circuit 316 contains a current driver transistor 316 a connected between the external power supply node 300 a and the power supply node 312 for supplying a current Is from the external power supply node 300 a to the power supply node 312 ; a gate potential holding circuit 316 c for holding a gate potential Vg of the driver transistor 316 a when the latch signal LK is activated; and a current control circuit 316 b for setting the gate potential Vg of the driver transistor 316 a in accordance with the difference between the internal power supply potential intVCC and the reference potential Vref.
Die Stromsteuerschaltung 316b enthält eine Ladungspumpschal tung 316bg zum Einstellen des Gatepotentials Vg und eine das Referenzpotential Vref und das interne Stromversorgungspo tential intVCC vergleichende Vergleichsschaltung 316bc zum Einstellen des Ladungspumpbetriebs der Ladungspumpschaltung 316bg gemäß dem Vergleichsergebnis. Die Vergleichsschaltung 316bc enthält eine Differenzverstärkerschaltung 316ba, die aktiviert ist, wenn das Einrastsignal LK deaktiviert ist, und eine Differenzverstärkerschaltung 316bb, die denselben Aufbau wie die Differenzverstärkerschaltung 316ba hat und aktiviert ist, wenn das Einrastsignal LK deaktiviert ist. Das jeweilige Ausgangspotential Va aus den Differenzver stärkerschaltungen 316ba und 316bb ist an das entsprechende Gate der in der Ladungspumpschaltung 316bg enthaltenen p- Kanal-MOS-Transistoren 316be und 316bf angelegt.The current control circuit 316 b includes a charge pump circuit 316 bg for setting the gate potential Vg and a comparison circuit 316 bc comparing the reference potential Vref and the internal power supply potential intVCC for setting the charge pumping operation of the charge pump circuit 316 bg according to the comparison result. The comparison circuit 316 bc includes a differential amplifier circuit 316 ba which is activated when the latch signal LK is deactivated and a differential amplifier circuit 316 bb which has the same structure as the differential amplifier circuit 316 ba and is activated when the latch signal LK is deactivated. The respective output potential Va from the differential amplification circuits 316 ba and 316 bb is applied to the corresponding gate of the p-channel MOS transistors 316 be and 316 bf contained in the charge pump circuit 316 bg.
Die Differenzverstärkerschaltung 316ba enthält einen p- Kanal-MOS-Transistor 316bm, der zwischen dem externen Strom versorgungsknoten 300a und einem Knoten 316bj geschaltet ist und dessen Gate verbunden ist mit einem Knoten 316bk; einen p-Kanal-MOS-Transistor 316bn, der zwischen dem externen Stromversorgungsknoten 300a und dem Knoten 316bk geschaltet ist und dessen Gate verbunden ist mit dem Knoten 316bk; einen n-Kanal-MOS-Transistor 316bq, der zwischen dem Knoten 316bj und einem Knoten 316bp geschaltet ist und dessen Gate so geschaltet ist, daß es das interne Stromversorgungspoten tial intVCC empfängt; einen n-Kanal-MOS-Transistor 316br, der zwischen den Knoten 316bp und 316bk geschaltet ist und dessen Gate so geschaltet ist, daß es das Referenzpotential Vref empfängt; und einen n-Kanal-MOS-Transistor 316bs, der zwischen dem Knoten 316bp und dem Masseknoten 300b geschal tet ist und an seinem Gate ein invertiertes Signal /LK des Einrastsignals LK empfängt. Die p-Kanal-MOS-Transistoren 316bn und 316bm bilden eine Stromspiegelschaltung. Der n- Kanal-MOS-Transistor 316bs funktioniert als Stromquelle der Differenzverstärkerschaltung 316ba. Die Differenzverstärker schaltung 316bb hat auch denselben Aufbau wie die Differenz verstärkerschaltung 316ba. Wenn daher das Einrastsignal LK in den den Zustand des Einrastens anzeigenden aktiven Zu stand des L-Pegels gesetzt ist, dann ist das invertierte Si gnal /LK auf den L-Pegel gesetzt, wobei der n-Kanal-MOS- Transistor 316bs nichtleitend gemacht ist und die Diffe renzverstärkerschaltungen 316ba und 316bb beide nichtleitend gemacht sind. Da jedoch die Differenzverstärkerschaltungen 316ba und 316bb das Va entsprechend mit dem H-Pegel und dem L-Pegel ausgeben, wenn sie inaktiv sind, sind die Zustände der Stromquellentransistoren verschieden.The differential amplifier circuit 316 ba contains a p-channel MOS transistor 316 bm, which is connected between the external power supply node 300 a and a node 316 bj and whose gate is connected to a node 316 bk; a p-channel MOS transistor 316 bn, which is connected between the external power supply node 300 a and the node 316 bk and whose gate is connected to the node 316 bk; an n-channel MOS transistor 316 bq connected between node 316 bj and node 316 bp and the gate of which is connected to receive the internal power supply potential intVCC; an n-channel MOS transistor 316 br connected between nodes 316 bp and 316 bk and having its gate connected to receive the reference potential Vref; and an n-channel MOS transistor 316 bs, which is switched between node 316 bp and ground node 300 b and receives an inverted signal / LK of the latching signal LK at its gate. The p-channel MOS transistors 316 bn and 316 bm form a current mirror circuit. The n-channel MOS transistor 316 bs functions as a current source of the differential amplifier circuit 316 ba. The differential amplifier circuit 316 bb also has the same structure as the differential amplifier circuit 316 ba. Therefore, if the latch signal LK is set to the active state of the L level, which indicates the state of the latching, then the inverted signal / LK is set to the L level, the n-channel MOS transistor 316 bs being rendered non-conductive and the differential amplifier circuits 316 ba and 316 bb are both made non-conductive. However, since the differential amplifier circuits 316 ba and 316 bb respectively output the Va with the H level and the L level when inactive, the states of the current source transistors are different.
Die Halteschaltung 316c enthält eine Potentialspeicherschal tung 316ca zum Speichern des Gatepotentials Vg des Strom treibertransistors 316a, wenn sich das Einrastsignal LK vom L-Pegel auf den H-Pegel ändert; einen p-Kanal-MOS-Transistor 316cc, der zwischen dem externen Stromversorgungsknoten 300a und einem Knoten 316cb geschaltet ist; ein Transfergate 316ce, das das Gate des Stromsteuertransistors 316a elek trisch verbindet mit dem Knoten 316cb, wenn das Einrastsi gnal LK aktiviert ist; und eine Differenzverstärkerschaltung 316cd zum vergleichen eines Potentials am Knoten 316cb und eines in der Potentialspeicherschaltung 316ca gespeicherten Potentials AG. Die Potentialspeicherschaltung 316ca arbeitet unter Verwendung des externen Stromversorgungspotentials extVCC an dem externen Stromversorgungsknoten 300a und des Massepotentials GND an dem Masseknoten 300b mit beiden Be triebsstromversorgungen, wandelt das Gatepotential Vg in ein Digitalsignal um und speichert es und wandelt das gespei cherte Digitalsignal in das Analogsignal AG zur Ausgabe um. Die Potentialspeicherschaltung 316ca hat denselben Aufbau wie die in Fig. 16 gezeigte Potentialspeicherschaltung 323ia, außer daß das externe Stromversorgungspotential extVCC verwendet wird und daß anstatt des Haltesignals HD das Einrastsignal LK verwendet wird. Daher wird in der Po tentialspeicherschaltung 316ca das Gatepotential Vg des Stromsteuertransistors 316a, wenn das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet ist, gehalten. Die Differenzverstärkerschaltung 316cd hat den selben Aufbau wie der in Fig. 11 gezeigte Operationsver stärker 323d. Das Transfergate 316ce enthält einen Paral lelkörper aus einem n-Kanal-MOS-Transistor 316ce, der an seinem Gate das Einrastsignal LK empfängt, und einem p- Kanal-MOS-Transistor 316cj, der an seinem Gate das Einrast signal /LK empfängt.The holding circuit 316 c contains a potential storage circuit 316 ca for storing the gate potential Vg of the current driver transistor 316 a when the latch signal LK changes from the L level to the H level; a p-channel MOS transistor 316 cc, which is connected between the external power supply node 300 a and a node 316 cb; a transfer gate 316 ce that electrically connects the gate of the current control transistor 316 a to the node 316 cb when the latch signal LK is activated; and a differential amplifier circuit 316 cd for comparing a potential at node 316 cb and a potential AG stored in potential storage circuit 316 ca. The potential storage circuit 316 ca works using the external power supply potential extVCC at the external power supply node 300 a and the ground potential GND at the ground node 300 b with both operating power supplies, converts the gate potential Vg into a digital signal and stores it and converts the stored digital signal into that Analog signal AG for output. The potential storage circuit 316 ca has the same structure as the potential storage circuit 323 shown in FIG. 16, except that the external power supply potential extVCC is used and that the latch signal LK is used instead of the hold signal HD. Therefore, in the tentialspeicherschaltung Po ca 316, the gate potential Vg of the current control transistor 316 a, when the internal clock signal intCLK is engaged in the external clock signal extCLK held. The differential amplifier circuit 316 cd has the same structure as the operational amplifier 323 d shown in FIG. 11. The transfer gate 316 ce contains a parallel body of an n-channel MOS transistor 316 ce, which receives the latch signal LK at its gate, and a p-channel MOS transistor 316 cj, which has the latch signal / LK at its gate receives.
Die Schaltung 316c enthält ferner eine Startschaltung 316ch zum Übertragen eines Potentials von der Hälfte des externen Stromversorgungspotentials extVCC in das Gate des Stromsteu ertransistors 316a. Die Startschaltung 316ch enthält ein Widerstandselement 316cg mit einem relativ großen Wider stand, welches das an einen Knoten 316cf angelegte Potential extVCC/2 in das Gate des Stromsteuertransistors 316a über trägt. Der Operationsverstärker 316cd empfängt das Potential an dem Knoten 316cb an seinem positiven Eingang und empfängt das Analogsignal AG an seinem negativen Eingang. Das Trans fergate 316ce wird leitend gemacht, wenn das Einrastsignal LK aktiviert ist, was das Einrasten des internen Taktsignals intCLK anzeigt. The circuit 316 c further includes a starting circuit 316 ch for transmitting a potential from the half of the external power supply potential to the gate of extVCC Stromsteu ertransistors 316 a. The start circuit 316 ch contains a resistance element 316 cg with a relatively large resistance, which carries the potential applied to a node 316 cf extVCC / 2 into the gate of the current control transistor 316 a. Operational amplifier 316 cd receives the potential at node 316 cb at its positive input and receives analog signal AG at its negative input. The transfer gate 316 ce is made conductive when the latch signal LK is activated, which indicates the latching of the internal clock signal intCLK.
Wenn das externe Stromversorgungspotential extVCC angelegt ist, dann wird das Gatepotential Vg (= extVCC/2), das fast den Optimalwert hat, mittels der Startschaltung 316ch in das Gate des Stromsteuertreibertransistors 316a übertragen. Folglich kann der in den Stromversorgungsknoten 312 gelie ferte Strom Is auf den Optimalwert festgesetzt werden und mit großer Schnelligkeit das interne Stromversorgungspoten tial intVCC auf den vorgeschriebenen Potentialpegel gesetzt werden. Wenn das Laden/Entladen des Gates des Stromsteuer transistors 316a durch die Ladungspumpschaltung 316bg be ginnt, dann ist der Lade-/Entladestrom durch die Ladungs pumpschaltung 316bg weitaus größer als der durch das Wider standselement 316cg mit einem großen Widerstandswert hin durchfließende Strom. Zu dem Betrieb zum Einstellen des Gatepotentials Vg trägt daher die Startschaltung 316ch kaum bei. Wenn durch Verwenden der in Fig. 27 gezeigten Schal tung zum Erzeugen einer internen Stromversorgungsspannung 310a das interne Taktsignal intCLK eingerastet und der in terne Schaltungsbetrieb stabilisiert ist, dann kann durch das Einstellen des Gatepotentials Vg des Stromsteuertran sistors 316a auf den konstanten Potentialpegel, wenn das interne Taktsignal intCLK eingerastet ist, der Konstantstrom Is stabil geliefert werden und folglich das interne Strom versorgungspotential intVCC auf dem vorgeschriebenen Poten tialpegel aufrechterhalten werden.If the external power supply potential extVCC is applied, then the gate potential Vg (= extVCC / 2), which has almost the optimum value, is transferred into the gate of the current control driver transistor 316 a by means of the start circuit 316 ch. Consequently, the current Is supplied in the power supply node 312 can be set to the optimum value and the internal power supply potential t intVCC can be set to the prescribed potential level with great speed. When the charging / discharging of the gate of the current control transistor 316 a bg by the charge pump circuit 316 be gins, the charge / discharge current by the charge pump circuit 316 bg far greater than by the abutment projection member 316 cg with a large resistance value towards the current flowing through , Therefore, the start circuit 316 ch hardly contributes to the operation for setting the gate potential Vg. If, by using the circuit shown in FIG. 27 for generating an internal power supply voltage 310 a, the internal clock signal intCLK is latched and stabilized in internal circuit operation, then by setting the gate potential Vg of the current control transistor 316 a to the constant potential level, if the internal clock signal intCLK is latched, the constant current Is is supplied stably and consequently the internal current supply potential intVCC is maintained at the prescribed potential level.
Wenn ferner bei der Schaltung zum Erzeugen einer internen Stromversorgungsspannung 310b für Takte das interne Taktsi gnal intCLK eingerastet ist, dann ändert sich der Betrag des Stromverbrauchs nicht, da der Betrieb der Schaltung zum Synchronisieren eines internen Taktsignals stabilisiert ist, wobei der Betrag des Stromverbrauchs konstant ist, und daher kann durch Liefern des Optimalstroms Is mittels des Strom steuertransistors 316a das an den internen Stromversorgungs knoten für Takte angelegte interne Stromversorgungspotential intVCC auf dem konstanten Potentialpegel aufrechterhalten werden. Further, when the internal clock signal intCLK is latched in the circuit for generating an internal power supply voltage 310 b for clocks, the amount of power consumption does not change since the operation of the circuit for synchronizing an internal clock signal is stabilized, the amount of power consumption being constant is, and therefore by supplying the optimum current Is by means of the current control transistor 316 a, the internal power supply potential intVCC applied to the internal power supply node for clocks can be maintained at the constant potential level.
Zu dieser Zeit (wenn es eingerastet ist), ist das Ausgangs potential Va der Differenzverstärkerschaltung 316ba auf den H-Pegel und ist das Ausgangspotential Va der Differenzver stärkerschaltung 316bb auf den L-Pegel gesetzt. In der Dif ferenzverstärkerschaltung 316bb wird daher der Stromquellen transistor 316bs gebildet durch einen p-Kanal-MOS-Transi stor, der an seinem Gate das Einrastsignal empfängt, und er ist zwischen dem externen Stromversorgungsknoten 300a und den die Stromspiegelschaltung bildenden p-Kanal-MOS-Transi storen vorgesehen. Die Differenzverstärkerschaltungen 316ba und 316bb haben denselben Schaltungsaufbau, abgesehen von der Lage des Stromquellentransistors und der Polarität des Einrastsignals. Wenn daher das Einrastsignal LK aktiviert ist, dann wird der Ladungspumpbetrieb der Ladungspumpschal tung 316bg gehemmt und das Gatepotential Vg des Stromsteuer transistors 316a auf dem Potentialpegel zur Zeit des Ein rastens gehalten.At this time, (if it is engaged), the output potential Va of the differential amplifier circuit is set to the H level and the output potential Va of the amplifier circuit 316 Differenzver bb to the L level 316 ba. In the differential amplifier circuit 316 bb, the current source transistor 316 bs is therefore formed by a p-channel MOS transistor that receives the latch signal at its gate, and it is between the external power supply node 300 a and the p-channel forming the current mirror circuit -MOS transistors provided. The differential amplifier circuits 316 ba and 316 bb have the same circuit structure, apart from the position of the current source transistor and the polarity of the latch signal. Therefore, if the latch signal LK is activated, then the charge pump operation of the charge pump circuit 316 bg is inhibited and the gate potential Vg of the current control transistor 316 a is kept at the potential level at the time of latching.
Fig. 28 zeigt eine Modifikation der Schaltung zum Erzeugen einer internen Stromversorgungsspannung 310b für Takte. Bei dem in Fig. 28 gezeigten Aufbau wird anstatt des Einrastsi gnals LK das Haltesignal HD verwendet. Das Haltesignal HD ist auf den H-Pegel gesetzt, wenn die Lieferung des externen Taktsignals extCLK unterbrochen ist. Außer diesem Punkt ist der Aufbau derselbe wie derjenige, welcher in Fig. 27 ge zeigt ist, und die entsprechenden Abschnitte sind durch die selben Bezugszeichen bezeichnet. Wenn die Lieferung des ex ternen Taktsignals extCLK unterbrochen ist, dann wird durch Verwenden des in Fig. 28 dargestellten Aufbaus das Gatepo tential Vg des Stromsteuertransistors 316a mittels der Po tentialhalteschaltung 316c gehalten. Wenn daher die Liefe rung des externen Taktsignals extCLK wiederaufgenommen wird, dann kann mit großer Schnelligkeit der in den Stromversor gungsknoten 312 gelieferte Strom Is auf den Optimalwert festgesetzt werden. Fig. 28 shows a modification of the circuit for generating an internal power supply voltage 310 b for clocks. In the construction shown in FIG. 28, the holding signal HD is used instead of the latching signal LK. The hold signal HD is set to the H level when the delivery of the external clock signal extCLK is interrupted. Except for this point, the structure is the same as that shown in Fig. 27 and the corresponding portions are denoted by the same reference numerals. If the supply of the external clock signal extCLK is interrupted, then the gate potential Vg of the current control transistor 316 a is held by means of the potential hold circuit 316 c by using the structure shown in FIG. 28. Therefore, when the supply of the external clock signal extCLK is resumed, the current Is supplied to the power supply node 312 can be set to the optimum value with great speed.
Fig. 29 zeigt einen Aufbau eines Hauptabschnitts einer Halbleiterspeichereinrichtung gemäß einer neunten Ausfüh rungsform der vorliegenden Erfindung. Fig. 29 zeigt den Aufbau der Schaltungen zum Erzeugen eines internen Stromver sorgungspotentials 310a und 310b. Der übrige Aufbau ist der selbe wie bei den vorstehenden Ausführungsformen. Die in Fig. 29 gezeigten Schaltungen zum Erzeugen eines internen Stromversorgungspotentials 310a und 310b unterscheiden sich von den vorstehenden Ausführungsformen durch die folgenden Punkte. In der Konstantspannungsschaltung 311 ist ein Ana logstromtreibertransistor 311a vorgesehen, der zwischen dem externen Stromversorgungsknoten 300a und dem internen Strom versorgungsknoten 300c geschaltet ist und an seinem Gate ein Analogtreibersteuersignal DRVA aus der Differenzverstärker schaltung 314 empfängt. Das Treibersteuersignal DRVA ist ein Signal, das durch Verstärken einer Potentialdifferenz zwi schen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref aus der Referenzpotentialerzeugungs schaltung 313 erhalten wird, und es ist ein Analogsignal. Der Treibertransistor 311a wird leitend gemacht, wenn das interne Stromversorgungspotential intVCC kleiner als das Referenzpotential Vref ist. Fig. 29 shows a structure of a main portion of a semiconductor memory device according to a ninth exporting approximately of the present invention. Fig. 29 shows the structure of the circuits for generating an internal Stromver supply potential 310 a and 310 b. The rest of the structure is the same as in the above embodiments. The circuits shown in Fig. 29 for generating an internal power supply potential 310 a and 310 b differ from the above embodiments by the following points. In the constant voltage circuit 311, a Ana logstromtreibertransistor 311 a is provided, which supply node between the external power supply node 300 a and the internal power is turned 300 c and at its gate, an analog drive control signal DRVA from the differential amplifier circuit 314 receives. The driver control signal DRVA is a signal obtained by amplifying a potential difference between the internal power supply potential intVCC and the reference potential Vref from the reference potential generating circuit 313 , and it is an analog signal. The driver transistor 311 a is made conductive when the internal power supply potential intVCC is less than the reference potential Vref.
Ferner sind in der Differenzverstärkerschaltung 314 vorge sehen: ein p-Kanal-MOS-Transistor 314j, der zwischen dem ex ternen Stromversorgungsknoten 300a und einem Knoten 314i ge schaltet ist und dessen Gate verbunden ist mit einem Knoten 314b; und ein n-Kanal-MOS-Transistor 314k, der zwischen dem Knoten 314i und einem Knoten 314d geschaltet ist und dessen Gate so geschaltet ist, daß es das Referenzpotential Vref empfängt. Der p-Kanal-MOS-Transistor 314j und der p-Kanal- MOS-Transistor 314f bilden eine Stromspiegelschaltung. Zwi schen dem Ausgangsknoten 314i der Differenzverstärkerschal tung 314 und dem Gate des Treibertransistors 315 ist eine Pufferschaltung 311b vorgesehen. Wenn das interne Stromversorgungspotential intVCC um etwa Vref/10 kleiner als das Re ferenzpotential Vref wird, dann setzt die Pufferschaltung 311b das Treibersteuersignal DRVD auf extVCC-2/Vthp/, und andernfalls setzt sie es auf den Pegel des externen Strom versorgungspotentials extVCC. Hier bezeichnet Vthp die Schwellenspannung des p-Kanal-MOS-Transistors. Insbesondere hat die Pufferschaltung 311b die Aufgabe, das aus der Diffe renzverstärkerschaltung 314 ausgegebene Analogsignal DRVA in ein Digitaltreibersteuersignal DRVD umzuwandeln. Daher wird der Treibertransistor 315 leitend gemacht, wenn das interne Stromversorgungspotential intVCC um Vref/10 oder mehr vom Referenzpotential Vref abnimmt, und andernfalls wird er nichtleitend gemacht, und er wird digital ein-/ausgeschal tet. Die Schaltung zum Erzeugen eines internen Stromversor gungspotentials, in welcher der Digitalsteuertreibertransi stor 315 und der Analogsteuertreibertransistor 311a gleich zeitig vorhanden sind, wird als Schaltung zum Erzeugen eines internen Stromversorgungspotentials in Mischart bezeichnet.Also seen in the differential amplifier circuit 314 : a p-channel MOS transistor 314 j, which is connected between the external power supply node 300 a and a node 314 i and whose gate is connected to a node 314 b; and an n-channel MOS transistor 314 k, which is connected between node 314 i and a node 314 d and whose gate is connected such that it receives the reference potential Vref. The p-channel MOS transistor 314 j and the p-channel MOS transistor 314 f form a current mirror circuit. A buffer circuit 311 b is provided between the output node 314 i of the differential amplifier circuit 314 and the gate of the driver transistor 315 . If the internal power supply potential INTVCC / 10 becomes smaller by about Vref as the Re ference potential Vref, then sets the buffer circuit 311 b, the drive control signal DRVD on extVCC-2 / Vthp /, and otherwise, it sets it to the level of the external power supply potential extVCC. Here Vthp denotes the threshold voltage of the p-channel MOS transistor. Specifically, the buffer circuit 311 has the task b, selected from the Diffe ence amplifier circuit 314 output analog signal into a digital DRVA driving control signal DRVD convert. Therefore, the driver transistor 315 is made conductive when the internal power supply potential intVCC decreases by Vref / 10 or more from the reference potential Vref, and otherwise it is made non-conductive and it is digitally turned on / off. The circuit for generating an internal power supply potential, in which the digital control driver transistor 315 and the analog control driver transistor 311 a are present at the same time, is referred to as a circuit for generating an internal power supply potential in a mixed manner.
In der Stromversorgungsschaltung 316 enthält die Ladungs pumpschaltung 316bg zum Einstellen des Gatepotentials Vg des Stromsteuertransistors 316 einen n-Kanal-MOS-Transistor 316bx und einen p-Kanal-MOS-Transistor 316bw, die als Konstantstromquelle dienen. Der p-Kanal-MOS-Transistor 316bw ist zwischen einem p-Kanal-MOS-Transistor 316be zum Laden und dem internen Stromversorgungsknoten 300a geschaltet und hat sein Gate so geschaltet, daß es das Massepotential GND empfängt. Der n-Kanal-MOS-Transistor 316bx ist zwischen einem n-Kanal-MOS-Transistor 316bf zum Entladen und dem Mas seknoten 300b geschaltet und hat sein Gate so geschaltet, daß es das externe Stromversorgungspotential extVCC emp fängt. Die Analogladungspumpschaltung 316bg vergrößert gemäß dem aus der Differenzverstärkerschaltung 316bc ausgegebenen Analogausgangspotential Va das Gatepotential Vg durch Laden des Gates des Stromsteuertransistors 316a, wenn das interne Stromversorgungspotential intVCC größer als das Referenz potential Vref ist, und andernfalls verkleinert sie das Gatepotential Vg durch Entladen des Gates des Stromsteuer transistors 316a.In the power supply circuit 316, the charge includes pump circuit 316 bg for setting the gate potential Vg of the current control transistor 316 is an n-channel MOS transistor 316 bx and a p-channel MOS transistor bw 316, which serve as a constant current source. The p-channel MOS transistor 316 bw is connected between a p-channel MOS transistor 316 be for charging and the internal power supply node 300 a and has its gate switched so that it receives the ground potential GND. The n-channel MOS transistor 316 bx is connected between an n-channel MOS transistor 316 bf for discharging and the mass node 300 b and has its gate switched so that it receives the external power supply potential extVCC. The analog charge pump circuit 316 bg enlarged according to the bc from the differential amplifier circuit 316 output analog output potential Va, the gate potential Vg by charging the gate of the current control transistor 316 a, when the internal power supply potential INTVCC is greater than the reference potential Vref and otherwise it reduces the gate potential Vg by discharging the Gates of the current control transistor 316 a.
Die Stromversorgungsschaltung 316 enthält ferner eine Digi talumwandlungsschaltung 316bt zum Umwandeln des Analogaus gangspotentials Va aus der Vergleichsschaltung 316bc in Aus gangspotentiale DVu und DVd, die sich in digitaler Art und Weise ändern; und eine Digitalladungspumpschaltung 316bg zum Einstellen des Gatepotentials Vg des Stromsteuertransistors 316a gemäß den Ausgangspotentialen DVu und DVd aus der Digi talumwandlungsschaltung 316bt. Die Digitalumwandlungsschal tung 316bt enthält eine das Ausgangspotential Va aus der Vergleichsschaltung 316bc empfangende Pufferschaltung 316bu zum Ausgeben des Digitalausgangspotentials DVu; und eine das Analogausgangspotential Va aus der Vergleichsschaltung 316bc empfangende Inverterpufferschaltung 316bv zum Erzeugen des Digitalausgangspotentials DVd. Die Schaltung 316bu setzt das Digitalausgangspotential DVu auf den Pegel des Massepoten tials GND, wenn der Potentialpegel des Analogausgangspoten tials Va aus der Vergleichsschaltung 316bc dem Zustand ent spricht, in welchem das interne Stromversorgungspotential intVCC um wenigstens Vref/10 größer als das Referenzpoten tial Vref wird, und andernfalls setzt sie das Digitalaus gangspotential DVu auf den Pegel des externen Stromversor gungspotentials extVCC. Die Inverterpufferschaltung 316bv setzt das Digitalausgangspotential DVd auf den Pegel des externen Stromversorgungspotentials extVCC, wenn das Analog ausgangspotential Va aus der Vergleichsschaltung 316bc dem Zustand entspricht, in welchem das interne Stromversorgungs potential intVCC um wenigstens Vref/10 kleiner als das Refe renzpotential Vref wird, und andernfalls setzt sie das Digi talausgangspotential DVd auf den Pegel des Massepotentials GND. Die Eingangslogikschwellenspannungen dieser Puffer schaltungen 316bu und 316bv sind so eingestellt, daß sie derartige Logikoperationen verwirklichen.The power supply circuit 316 further includes a Digi talumwandlungsschaltung bt 316 for converting the Analogaus junction potential Va of the comparison circuit 316 in bc From transition potentials DVU and DVD, the change in a digital manner; and a digital charge pump circuit 316 bg for setting the gate potential Vg of the current control transistor 316 a in accordance with the output potentials DVu and DVd from the digital talum conversion circuit 316 bt. The digital conversion TIC 316 includes bt an output potential Va of the comparison circuit 316 bc receiving buffer circuit 316 bu for outputting the digital output potential DVU; and an inverter buffer circuit 316 bv receiving the analog output potential Va from the comparison circuit 316 bc for generating the digital output potential DVd. The circuit 316 bu sets the digital output potential DVu to the level of the ground potential GND when the potential level of the analog output potential Va from the comparison circuit 316 bc corresponds to the state in which the internal power supply potential intVCC is at least Vref / 10 greater than the reference potential Vref is, and otherwise it sets the digital output potential DVu to the level of the external power supply potential extVCC. The inverter buffer circuit 316 bv sets the digital output potential DVd to the level of the external power supply potential extVCC if the analog output potential Va from the comparison circuit 316 bc corresponds to the state in which the internal power supply potential intVCC becomes at least Vref / 10 smaller than the reference potential Vref, and otherwise it sets the digital output potential DVd to the level of the ground potential GND. The input logic threshold voltages of these buffer circuits 316 bu and 316 bv are set to implement such logic operations.
Wenn insbesondere, wie in Fig. 30 gezeigt, gemäß dem Poten tialpegel des Analogausgangspotentials Va das interne Stromversorgungspotential intVCC zu einer Zeit t0 um Vref/10 oder mehr vom Referenzpotential Vref abnimmt, dann wird das Digi talausgangspotential DVd auf den Pegel des externen Strom versorgungspotentials extVCC gesetzt. Das Digitalausgangspo tential DVd hält den Potentialpegel des externen Stromver sorgungspotentials extVCC bis zu einer Zeit t1, während das interne Stromversorgungspotential intVCC um wenigstens Vref/10 kleiner als das Referenzpotential Vref ist. Wenn nach dem Zeitpunkt t1 die Differenz zwischen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref kleiner als Vref/10 ist, dann wird das Digitalaus gangspotential DVd auf den Pegel des Massepotentials GND gesetzt. Wenn zu einer Zeit t2 inzwischen das interne Strom versorgungspotential intVCC um wenigstens Vref/10 größer als das Referenzpotential Vref ist, dann wird das Digitalaus gangspotential DVu auf den Pegel des Massepotentials GND gesetzt. Wenn zu einer Zeit t3 die Differenz zwischen dem internen Stromversorgungspotential intVCC und dem Referenz potential Vref kleiner als Vref/10 ist, dann wird das Digi talausgangspotential DVu auf den Pegel des externen Strom versorgungspotentials extVCC gesetzt.In particular, as shown in Fig. 30, according to the potential level of the analog output potential Va, the internal power supply potential intVCC decreases at a time t0 by Vref / 10 or more from the reference potential Vref, then the digital output potential DVd becomes the level of the external power supply potential extVCC set. The digital output potential DVd holds the potential level of the external power supply potential extVCC up to a time t1, while the internal power supply potential intVCC is at least Vref / 10 smaller than the reference potential Vref. If after the time t1 the difference between the internal power supply potential intVCC and the reference potential Vref is less than Vref / 10, then the digital output potential DVd is set to the level of the ground potential GND. If the internal power supply potential intVCC is now at least Vref / 10 greater than the reference potential Vref at a time t2, then the digital output potential DVu is set to the level of the ground potential GND. If at a time t3 the difference between the internal power supply potential intVCC and the reference potential Vref is less than Vref / 10, then the digital output potential DVu is set to the level of the external power supply potential extVCC.
Die Digitalladungspumpschaltung 316d enthält einen das Digi talausgangspotential DVu aus der Pufferschaltung 316bu emp fangenden p-Kanal-MOS-Transistor 316db zum Laden des Gates des Stromsteuertransistors 316a; einen p-Kanal-MOS-Transi stor 316da, welcher zwischen dem p-Kanal-MOS-Transistor 316db und dem externen Stromversorgungsknoten 300a geschal tet ist und dessen Gate so geschaltet ist, daß es das Masse potential GND empfängt, und welcher als Konstantstromquelle funktioniert; einen an seinem Gate das Digitalausgangspo tential DVd aus der Inverterpufferschaltung 316bv empfangen den n-Kanal-MOS-Transistor 316dc zum Entladen des Gates des Stromsteuertransistors 316a und einen n-Kanal-MOS-Transistor 316dd, welcher zwischen dem n-Kanal-MOS-Transistor 316dc und dem Masseknoten 300b geschaltet ist und dessen Gate so ge schaltet ist, daß es das externe Stromversorgungspotential extVCC empfängt, und welcher als Konstantstromquelle funk tioniert.The digital charge pump circuit 316 d contains a digital output potential DVu from the buffer circuit 316 bu receiving p channel MOS transistor 316 db for charging the gate of the current control transistor 316 a; a p-channel MOS transistor 316 da, which is switched between the p-channel MOS transistor 316 db and the external power supply node 300 a and whose gate is switched so that it receives the ground potential GND, and which works as a constant current source; one at its gate the digital output potential DVd from the inverter buffer circuit 316 bv receive the n-channel MOS transistor 316 dc for discharging the gate of the current control transistor 316 a and an n-channel MOS transistor 316 dd, which is between the n-channel -MOS transistor 316 dc and the ground node 300 b is connected and the gate is switched so that it receives the external power supply potential extVCC, and which functions as a constant current source.
Die Pufferschaltung 311b, die das Digitalsteuersignal DRVD an das Gate des Stromtreibertransistors 315 anlegt, enthält als Diode geschaltete p-Kanal-MOS-Transistoren 311ba, 311bb und 311bc, die zwischen dem externen Stromversorgungsknoten 300a und einem Knoten 311bx in Reihe geschaltet sind; einen als Widerstandselement funktionierenden n-Kanal-MOS-Transi stor 311bd, der zwischen dem Knoten 311bx und dem Masse knoten 300b geschaltet ist und dessen Gate verbunden ist mit dem externen Stromversorgungsknoten 300a; einen p-Kanal-MOS- Transistor 311be und einen n-Kanal-MOS-Transistor 311bf, die zwischen dem externen Stromversorgungsknoten 300a und einem Knoten 311bi geschaltet sind und einen CMOS-Inverter bilden, der das Ausgangssignal aus der Differenzverstärkerschaltung 314 invertiert und verstärkt; einen p-Kanal-MOS-Transistor 311bg und einen n-Kanal-MOS-Transistor 311bh, die zwischen dem externen Stromversorgungsknoten 300a und dem Knoten 311bi geschaltet sind und einen CMOS-Inverter zum Invertie ren und Verstärken eines Ausgangssignals aus dem CMOS-In verter der ersten Stufe bilden; und einen p-Kanal-MOS-Tran sistor 311bj, der zwischen dem Knoten 311bi und dem Masse knoten 300b geschaltet ist und dessen Gate verbunden ist mit dem Knoten 311bx.The buffer circuit 311 b, which applies the digital control signal DRVD to the gate of the current driver transistor 315 , contains, as a diode, p-channel MOS transistors 311 ba, 311 bb and 311 bc connected between the external power supply node 300 a and a node 311 bx in Series are connected; an n-channel MOS transistor 311 bd functioning as a resistance element, which is connected between the node 311 bx and the ground node 300 b and whose gate is connected to the external power supply node 300 a; a p-channel MOS transistor 311 be and an n-channel MOS transistor 311 bf, which are connected between the external power supply node 300 a and a node 311 bi and form a CMOS inverter, which the output signal from the differential amplifier circuit 314 inverted and amplified; a p-channel MOS transistor 311 bg and an n-channel MOS transistor 311 bh, which are connected between the external power supply node 300 a and the node 311 bi and a CMOS inverter for inverting and amplifying an output signal from the Form CMOS Inters of the First Level; and a p-channel MOS transistor 311 bj, which is connected between node 311 bi and ground node 300 b and has its gate connected to node 311 bx.
Die p-Kanal-MOS-Transistoren 311ba, 311bb, 311bc haben eine Schwellenspannung Vthp und geben ein Grenzpotential LMT von extVCC-3/Vthp/ an dem Knoten 311bx aus. Der p-Kanal-MOS- Transistor 311bj arbeitet in Sourcefolgerart und setzt das Potential an dem Knoten 311bi auf LMT + /Vthp/= extVCC - 2/Vthp/ fest. Die Kanalbreite des Treibertransistors (des den Aus gangsknoten ladenden/entladenden Transistors) der in digi taler Art und Weise arbeitenden Schaltungsabschnitte, das heißt der Digitalumwandlungsschaltung 316bt und der Puffer schaltung 311b, ist größer als die Kanalbreite des Treiber transistors (des Transistors zum Laden/Entladen des Aus gangsknotens) des in analoger Art und Weise arbeitenden Schaltungsabschnitts, das heißt der Vergleichsschaltung 316bc und der Differenzverstärkerschaltung 314, gemacht. Insbesondere ist die Kanalbreite des Treibertransistors 311a kleiner als die Kanalbreite des Treibertransistors 315 ge macht. Ähnlich ist die Kanalbreite des in der Digital ladungspumpschaltung 316d enthaltenen Transistors größer als die Kanalbreite des die Analogladungspumpschaltung 316bg bildenden Transistors gemacht. Der Betrieb wird beschrieben.The p-channel MOS transistors 311 ba, 311 bb, 311 bc have a threshold voltage Vthp and output a limit potential LMT of extVCC-3 / Vthp / at the node 311 bx. The p-channel MOS transistor 311 bj works in the source follower manner and sets the potential at the node 311 bi to LMT + / Vthp / = extVCC - 2 / Vthp /. The channel width of the driver transistor (of the loading / unloading transistor from the output node) of the digitally operating circuit sections, i.e. the digital conversion circuit 316 bt and the buffer circuit 311 b, is larger than the channel width of the driver transistor (the transistor for charging / Discharge of the output node) of the circuit section operating in an analog manner, that is to say the comparison circuit 316 bc and the differential amplifier circuit 314 . In particular, the channel width of the driver transistor 311 a is smaller than the channel width of the driver transistor 315 makes ge. Similarly, the channel width of the transistor contained in the digital charge pump circuit 316 d is made larger than the channel width of the transistor forming the analog charge pump circuit 316 bg. The operation is described.
Der Betrieb, wenn das interne Stromversorgungspotential intVCC kleiner als das aus der Referenzpotentialerzeugungs schaltung 313 erzeugte Referenzpotential Vref ist, wird be schrieben. Wenn in diesem Fall das interne Stromversorgungs potential intVCC abnimmt, dann nimmt das aus der Differenz verstärkerschaltung 314 ausgegebene Treibersteuersignal DRVA von einem Potential in der Nähe der Grenze zwischen der Lei tung/Nichtleitung des Analogsteuertreibertransistors 311a allmählich auf das Massepotential ab. Als Reaktion darauf nimmt der Leitwert des Analogsteuertreibertransistors 311a proportional zu, und folglich nimmt der aus dem externen Stromversorgungsknoten 300a in den internen Stromversor gungsknoten 300c durch den Analogsteuertreibertransistor 311a hindurchfließende Strom auch zu.The operation when the internal power supply potential intVCC is smaller than the reference potential Vref generated from the reference potential generation circuit 313 will be described. In this case, when the internal power supply potential intVCC decreases, the driver control signal DRVA output from the differential amplifier circuit 314 gradually decreases from a potential near the line between the line / non-line of the analog control driver transistor 311 a to the ground potential. In response, the conductance of the analog control driver transistor 311 assumes a proportional to, and therefore takes the from the external power supply node 300 a supply node in the internal Stromversor 300 c by the analog control driving transistor 311. A current flowing therethrough also.
Bis das interne Stromversorgungspotential intVCC um wenig stens Vref/10 vom Referenzpotential Vref abnimmt, ist das Potential an dem Ausgangsknoten 314i der Differenzverstär kerschaltung 314 größer als der Logikschwellenwert des durch die Transistoren 311be und 311bf in der Pufferschaltung 311b gebildeten Inverters. Daher wird das aus der Pufferschaltung 311b ausgegebene Digitaltreibersteuersignal DRVD auf den Pegel des externen Stromversorgungspotentials extVCC gesetzt und der Digitalsteuertreibertransistor 315 nichtleitend ge macht. Selbst wenn daher das interne Stromversorgungspoten tial intVCC vom Referenzpotential Vref abnimmt, dann wird nur durch den Analogsteuertreibertransistor 311a in den in ternen Stromversorgungsknoten 300c Strom geliefert. Wenn da her das interne Stromversorgungspotential intVCC auf das Referenzpotential Vref in diesem Zustand zunimmt, dann wird der Digitalsteuertreibertransistor 315 nichtleitend gehal ten.Until the internal power supply potential INTVCC to little least / 10 decreases Vref from the reference potential Vref, the potential at the output node 314 is i the Differenzverstär kerschaltung 314 greater than the logic threshold value of the be through the transistors 311 and 311 bf in the buffer circuit 311 inverter b formed. Therefore, the B output from the buffer circuit 311 Digital driving control signal DRVD is set to the level of the external power supply potential and the digital control extVCC drive transistor makes nonconductive ge 315th Therefore, even if the internal power supply potential intVCC decreases from the reference potential Vref, current is only supplied by the analog control driver transistor 311 a in the internal power supply node 300 c. As a result, when the internal power supply potential intVCC increases to the reference potential Vref in this state, the digital control driver transistor 315 is kept non-conductive.
Wenn der Betrag des Verbrauchs des internen Stromversor gungspotentials intVCC größer als derjenige des aus dem Analogsteuertreibertransistors 311a gelieferten Stroms ist, dann wird das interne Stromversorgungspotential intVCC kontinuierlich verkleinert. Wenn das interne Stromversor gungspotential intVCC um wenigstens Vref/10 kleiner als das Referenzpotential Vref ist, dann wird das Potential an dem Ausgangsknoten 314i der Differenzverstärkerschaltung 314 kleiner als der Logikschwellenwert des durch die Transi storen 311be und 311bf der Pufferschaltung 311b gebildeten Inverters und wird das aus der Pufferschaltung 311b ausge gebene Digitaltreibersteuersignal DRVD auf das an den Knoten 311bi angelegte Potential, das heißt auf extVCC - 2/Vthp/, gesetzt. Als Reaktion darauf wird der Digitalsteuertreiber transistor 315 leitend gemacht, und da durch den Digital steuertreibertransistor 315, der eine größere Kanalbreite als der Analogsteuertreibertransistor 311b aufweist, das heißt eine größere Stromtreibfähigkeit hat, in den internen Stromversorgungsknoten 300c ein großer Strom geliefert wird, kann das interne Stromversorgungspotential intVCC schnell zurückgebracht werden auf das Referenzpotential Vref. Durch das Steuern des Potentialpegels der unteren Grenze des Si gnals DRVD wird die Erzeugung eines Überschreitens verhin dert, da infolge der Begrenzung des Leitwertes des Digital treibertransistors ein großer Strom unterdrückt wird.If the amount of consumption of the internal power supply potential intVCC is larger than that of the current supplied from the analog control driver transistor 311 a, then the internal power supply potential intVCC is continuously reduced. If the internal power supply potential intVCC is at least Vref / 10 smaller than the reference potential Vref, then the potential at the output node 314 i of the differential amplifier circuit 314 becomes lower than the logic threshold value of the inverters formed by the transistors 311 be and 311 bf of the buffer circuit 311 b and b out from the buffer circuit 311 passed Digital driving control signal DRVD is, that is, on extVCC the bi applied to the node 311 potential - 2 / Vthp / set. In response, the digital control driver transistor 315 is made conductive, and since a large current can be supplied to the internal power supply node 300 c by the digital control driver transistor 315 , which has a larger channel width than the analog control driver transistor 311 b, that is to say has a larger current driving capability the internal power supply potential intVCC can be quickly brought back to the reference potential Vref. By controlling the potential level of the lower limit of the signal DRVD, the generation of an overshoot is prevented because a large current is suppressed due to the limitation of the conductance of the digital driver transistor.
Wenn das interne Stromversorgungspotential intVCC größer als das Referenzpotential Vref wird, dann nimmt ab dem Potential an der Grenze zwischen Leitung/Nichtleitung des Analogsteu ertreibertransistors 311a das Analogtreibersteuersignal DRVA zu und wird der Analogsteuertreibertransistor 311a nichtlei tend gemacht. Da das Potential am Ausgang 314i aus der Dif ferenzverstärkerschaltung 314 auch größer als die Logik schwellenspannung des Inverters in der Pufferschaltung 311b ist, erreicht das Digitaltreibersteuersignal DRVD den Pegel des externen Stromversorgungspotentials extVCC und wird der Digitalsteuertreibertransistor 315 nichtleitend gemacht. Wenn in diesem zustand das interne Stromversorgungspotential intVCC durch die interne Schaltungseinrichtung verwendet wird, dann nimmt das interne Stromversorgungspotential intVCC allmählich ab, da es verbraucht wird.If the internal power supply potential INTVCC is greater than the reference potential Vref, then decreases the potential at the boundary between line / non-conduction of the Analogsteu ertreibertransistors 311 a, the analog drive control signal DRVA to and the analog control driver transistor is rendered tend a nichtlei 311th Since the potential at the output 314 i from the differential amplifier circuit 314 is also greater than the logic threshold voltage of the inverter in the buffer circuit 311 b, the digital driver control signal DRVD reaches the level of the external power supply potential extVCC and the digital control driver transistor 315 is rendered non-conductive. In this state, if the internal power supply potential intVCC is used by the internal circuit device, then the internal power supply potential intVCC gradually decreases as it is consumed.
Wenn durch den Digitalsteuertreibertransistor 315 in den in ternen Stromversorgungsknoten 300c ein großer Betrag von Strom geliefert wird, dann wird ein starkes Überschreiten des internen Stromversorgungspotentials intVCC vorhanden sein, und wenn der Strombetrag klein ist, dann wird ein starkes Unterschreiten vorhanden sein. Um das Überschreiten und das Unterschreiten zu optimieren, wird durch die Strom versorgungsschaltung 316 gemäß der Differenz zwischen dem internen Stromversorgungspotential intVCC und dem Referenz potential Vref die Stromtreibfähigkeit des Stromsteuertran sistors 316a gesteuert. Wenn in der Stromsteuerschaltung 316 das interne Stromversorgungspotential intVCC kleiner als das Referenzpotential Vref wird, dann nimmt das aus der Ver gleichsschaltung 316bc ausgegebene Analogausgangspotential Va zu, wobei der p-Kanal-MOS-Transistor 316be und der n- Kanal-MOS-Transistor 316bf in der Analogladungspumpschaltung 316bg entsprechend nichtleitend und leitend gemacht werden. Als Reaktion darauf nimmt das Gatepotential Vg des Strom steuertransistors 316a ab und nimmt die Stromtreibfähigkeit des Stromsteuertransistors 316a zu.If a large amount of current is supplied by the digital control driver transistor 315 in the internal power supply node 300 c, then there will be a large overshoot of the internal power supply potential intVCC, and if the current amount is small, there will be a large undershoot. In order to optimize the overshoot and undershoot, the current drive circuit 316 is controlled by the current supply circuit 316 in accordance with the difference between the internal power supply potential intVCC and the reference potential Vref. In the current control circuit 316, when the internal power supply potential intVCC becomes smaller than the reference potential Vref, the analog output potential Va output from the comparison circuit 316 bc increases, with the p-channel MOS transistor 316 being and the n-channel MOS transistor 316 bf in the analog charge pump circuit 316 bg are made correspondingly non-conductive and conductive. In response, the gate potential Vg of the current control transistor 316 a decreases and the current driving ability of the current control transistor 316 a increases.
Wenn das Unterschreiten des internen Stromversorgungspoten tials intVCC zunimmt und das interne Stromversorgungspoten tial intVCC um Vref/10 oder mehr kleiner als das Referenz potential Vref wird, dann wird das aus der Vergleichsschal tung 316bc ausgegebene Analogausgangspotential Va größer als die Logikschwellenspannung der Inverterpufferschaltung 316bv in der Digitalumwandlungsschaltung 316bt und wird das Digi talausgangspotential DVd aus der Inverterpufferschaltung 316bv auf den Pegel des externen Stromversorgungspotentials extVCC gesetzt. Inzwischen ist das Analogausgangspotential Va größer als die Logikschwellenspannung der Pufferschaltung 316bu (welche kleiner als die Logikschwellenspannung der Pufferschaltung 316bv ist), wobei das Digitalausgangspoten tial DVu aus der Pufferschaltung 316bu das externe Stromver sorgungspotential extVCC erreicht und der p-Kanal-MOS-Tran sistor 316db und der n-Kanal-MOS-Transistor 316dc in der Digitalladungspumpschaltung 316d entsprechend in den nicht- leitenden Zustand und den leitenden Zustand gesetzt werden. Folglich wird durch den n-Kanal-MOS-Transistor 316dc mit einer großen Kanalbreite das Gate des Stromsteuertransistors 316a schnell entladen, nimmt die Stromtreibfähigkeit des Stromsteuertransistors 316a schnell zu und wird aus dem ex ternen Stromversorgungsknoten 300a in den Stromtreibertran sistor 315 ein großer Strom geliefert.If the drop below the internal power supply potential intVCC increases and the internal power supply potential intVCC becomes smaller by Vref / 10 or more than the reference potential Vref, then the analog output potential Va output from the comparison circuit 316 bc becomes greater than the logic threshold voltage of the inverter buffer circuit 316 bv in of the digital conversion circuit 316 bt and the digital output potential DVd from the inverter buffer circuit 316 bv is set to the level of the external power supply potential extVCC. In the meantime, the analog output potential Va is greater than the logic threshold voltage of the buffer circuit 316 bu (which is lower than the logic threshold voltage of the buffer circuit 316 bv), the digital output potential DVu from the buffer circuit 316 bu reaching the external power supply potential extVCC and the p-channel MOS tran sistor 316 db and the n-channel MOS transistor 316 in the digital dc charge pump circuit 316 according to d in the non-conducting state and the conducting state are set. Is thus formed by the n-channel MOS transistor 316 dc with a large channel width, the gate of the current control transistor 316 a rapidly discharged, the current driving capability of the current control transistor 316 takes a too fast and is obtained from the ex ternal power supply node 300 a sistor in the Stromtreibertran 315 a great electricity delivered.
Wenn das Überschreiten des internen Stromversorgungspoten tials intVCC groß ist und das interne Stromversorgungspoten tial intVCC um wenigstens Vref/10 vom Referenzpotential Vref vergrößert wird, dann wird das aus der Vergleichsschaltung 316bc ausgegebene Analogausgangspotential Va kleiner als die Logikschwellenspannung der Pufferschaltung 316bu der Digi talumwandlungsschaltung 316bt und wird das Digitalausgangs potential DVu aus der Pufferschaltung 316bu auf den Pegel des Massepotentials GND gesetzt. Inzwischen ist das Analog ausgangspotential Va aus der Vergleichsschaltung 316bc klei ner als die Logikschwellenspannung der Inverterpufferschal tung 316bv (welche so festgesetzt ist, daß sie größer als die Logikschwellenspannung der Pufferschaltung 316bu ist), und daher wird das Ausgangspotential DVd aus der Inverter pufferschaltung 316bv auch auf den Pegel des Massepotentials GND gesetzt. Folglich wird der p-Kanal-MOS-Transistor 316db und der n-Kanal-MOS-Transistor 316dc in der Digitalladungs pumpschaltung 316d entsprechend leitend und nichtleitend ge macht, wobei durch den p-Kanal-MOS-Transistor 316db mit gro ßer Kanalbreite das Gate des Stromsteuertransistors 316a schnell geladen wird und die Stromtreibfähigkeit des Strom steuertransistors 316a schnell abnimmt. Folglich wird der aus dem externen Stromversorgungsknoten 300a in den Strom treibertransistor 315 gelieferte Strom schnell verkleinert und ein Überschreiten unterdrückt.If the internal power supply potential intVCC is exceeded and the internal power supply potential intVCC is increased by at least Vref / 10 from the reference potential Vref, then the analog output potential Va output from the comparison circuit 316 bc becomes lower than the logic threshold voltage of the buffer circuit 316 bu of the digital conversion circuit 316 bt and the digital output potential DVu from the buffer circuit 316 bu is set to the level of the ground potential GND. Meanwhile, the analog output potential Va from the comparison circuit 316 bc is smaller than the logic threshold voltage of the inverter buffer circuit 316 bv (which is set to be larger than the logic threshold voltage of the buffer circuit 316 bu), and therefore the output potential DVd from the inverter buffer circuit 316 bv also set to the level of the ground potential GND. Consequently, the p-channel MOS transistor 316 db and the n-channel MOS transistor 316 dc in the digital charge pump circuit 316 d are made correspondingly conductive and non-conductive, whereby the p-channel MOS transistor 316 db with large SSER channel width, the gate of the current control transistor is a fast load 316 and the current driving capability of the current control transistor 316 a decreases rapidly. Consequently, the current supplied from the external power supply node 300 a into the current driver transistor 315 is quickly reduced and overshoot is suppressed.
Wenn, wie vorstehend beschrieben, die Schaltung zum Erzeugen eines internen Stromversorgungspotentials in Mischart ver wendet wird, dann werden sowohl der Analogsteuertreibertran sistor 311a als auch der Digitalsteuertreibertransistor 315 leitend gemacht und wird das interne Stromversorgungspoten tial intVCC schnell auf das Referenzpotential Vref zurück gebracht, wenn die Potentialdifferenz zwischen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref groß ist. Wenn inzwischen die Potentialdifferenz zwi schen dem internen Stromversorgungspotential intVCC und dem Referenzpotential Vref klein ist, dann wird nur der Analog steuertreibertransistor 311a leitend gemacht und das interne Stromversorgungspotential intVCC genau auf das Referenzpo tential Vref zurückgebracht. Daher kann das interne Strom versorgungspotential intVCC mit großer Schnelligkeit und genau auf das Referenzpotential Vref festgesetzt werden.If, as described above, the circuit for generating an internal power supply potential in a mixed manner is used, then both the analog control driver transistor 311 a and the digital control driver transistor 315 are made conductive and the internal power supply potential tial intVCC is quickly brought back to the reference potential Vref if the potential difference between the internal power supply potential intVCC and the reference potential Vref is large. Meanwhile, when the potential difference Zvi's internal power supply potential and the reference potential Vref INTVCC is small, only the analog control will drive transistor 311 a rendered conductive and the internal power supply potential INTVCC returned exactly to the Referenzpo tential Vref. Therefore, the internal power supply potential intVCC can be set very quickly and precisely to the reference potential Vref.
Da ferner in der Stromversorgungsschaltung 316 die Analog ladungspumpschaltung 316bg und die Digitalladungspumpschal tung 316d vorgesehen sind, wird das Gate des Stromsteuer transistors 316a nur durch die Analogladungspumpschaltung 316bg geladen/entladen, wenn das interne Stromversorgungs potential inVCC in einem Bereich von Vref - Vref/10 bis Vref + Vref/10 ist, und wird das Gate des Stromsteuertransi stors 316a sowohl durch die Analogladungspumpschaltung 316bg als auch durch die Digitalladungspumpschaltung 316d ge laden/entladen, wenn es außerhalb dieses Bereichs ist. Wenn daher das interne Stromversorgungspotential intVCC von dem Referenzpotential Vref stark abweicht, dann wird das Gate des Stromsteuertransistors 316a mittels der beiden Ladungs pumpschaltungen 316bg und 316d geladen/entladen, und daher kommt das Gatepotential schnell in die Nähe des Optimal wertes (Grobeinstellung des Gatepotentials), und wenn das interne Stromversorgungspotential intVCC in der Nähe des Referenzpotentials Vref ist, dann wird das Gate des Strom steuertransistors 316a nur durch die Analogladungspump schaltung 316bg geladen/entladen, und daher kann das Gate potential dem Optimalwert genau angenähert werden (Feinein stellung des Gatepotentials). Daher kann das Gatepotential des Stromsteuertransistors 316a auf den Optimalwert mit gro ßer Schnelligkeit und genau festgesetzt werden. Der Puffer 311b kann in digitaler Art und Weise gemäß der Größe des intVCC und Vref betrieben sein. Der Versorgungsstrom wird durch die Stromversorgungsschaltung 316 sicher eingestellt.Further, in the power supply circuit 316 charge pump circuit, the analog bg 316 and the digital charge pump TIC 316 are provided d, the gate of the current control is transistors charged / discharged when the internal power supply potential inVCC in a range of Vref 316 a bg only by the analog charge pump circuit 316 - Vref / 10 to Vref + Vref / 10, and the gate of the current control transistor 316 a is charged / discharged by both the analog charge pump circuit 316 bg and the digital charge pump circuit 316 d when it is outside this range. Therefore, when the internal power supply potential INTVCC deviates greatly from the reference potential Vref, then the gate of the current control transistor 316 is a pump circuits by means of the two charge 316 bg and 316 d charged / discharged, and hence the gate potential quickly comes into the vicinity of the optimum value (coarse adjustment of the Gate potential), and if the internal power supply potential intVCC is in the vicinity of the reference potential Vref, then the gate of the current control transistor 316 a is only charged / discharged by the analog charge pump circuit 316 bg, and therefore the gate potential can be approximated to the optimum value (fine position of the gate potential). Therefore, the gate potential of the current control transistor 316 a can be set to the optimum value with great speed and accurately. The buffer 311 b may be operated in accordance with the size of the INTVCC and Vref in a digital manner. The supply current is set securely by the power supply circuit 316 .
Fig. 31 zeigt einen Aufbau eines Hauptabschnitts einer Halbleiterspeichereinrichtung gemäß einer zehnten Ausfüh rungsform der vorliegenden Erfindung. Außer den folgenden Punkten ist der Aufbau der in Fig. 31 gezeigten zehnten Ausführungsform derselbe wie der Aufbau der in Fig. 29 dargestellten neunten Ausführungsform, und die entsprechen den Abschnitte sind durch dieselben Bezugszeichen bezeich net. Ihre detaillierte Beschreibung wird nicht wiederholt. Fig. 31 shows a structure of a main portion of a semiconductor memory device according to a tenth exporting approximately of the present invention. Except for the following points, the structure of the tenth embodiment shown in FIG. 31 is the same as the structure of the ninth embodiment shown in FIG. 29, and the corresponding portions are denoted by the same reference numerals. Your detailed description will not be repeated.
Bei dem in Fig. 31 gezeigten Aufbau ist in der Stromversor gungsschaltung 316 eine Potentialhalteschaltung 316c zum Halten des Gatepotentials Vg des Stromsteuertransistors 316a in Reaktion auf das Einrastsignal LK vorgesehen. Die Halte schaltung 316c hat denselben Aufbau wie die in Fig. 28 ge zeigte Potentialhalteschaltung 316c.In the in Fig. 31 is a structure shown in the supply circuit Stromversor 316, a potential holding circuit 316 c for holding the gate potential Vg of the current control transistor 316 a provided in response to the latch signal LK. The holding circuit 316 c has the same structure as the GE in Fig. 28 showed potential holding circuit 316 c.
Ferner wird in der Stromversorgungsschaltung 316 die Ver gleichsschaltung 316bc deaktiviert, wenn das Einrastsignal LK aktiviert ist. Die Vergleichsschaltung 316bc gibt ein Si gnal mit dem H-Pegel aus, wenn sie deaktiviert ist, das heißt, wenn das interne Taktsignal intCLK in das externe Taktsignal extCLK eingerastet ist. In diesem Fall ist das Ausgangspotential DVu der Digitalumwandlungsschaltung 316bt auf den Pegel des externen Stromversorgungspotentials extVCC gesetzt und das Digitalausgangspotential DVd auf den Pegel des Massepotentials GND gesetzt. Daher sind in der Digital ladungspumpschaltung 316d und der Analogladungspumpschaltung 316bg sowohl die p-Kanal-MOS-Transistoren 316db und 316be als auch die n-Kanal-MOS-Transistoren 316dc und 316bf alle nichtleitend gemacht und ist der Lade-/Entladebetrieb des Gatepotentials Vg des Stromsteuertransistors 316a unterbro chen. In der Halteschaltung 316c wird das Gatepotential Vg auf dem Potentialpegel zur Zeit des Einrastens gehalten. Zur Zeit des Einrastens führt die Schaltung zum Synchronisieren eines internen Taktsignals 320 kaum einen Betrieb zum Ein stellen der Frequenz/Phase des internen Taktsignals intCLK aus, und das interne Taktsignal intCLK wird stabil erzeugt. In diesem Falle ist daher der Stromverbrauch fast konstant, und durch Halten des Gatepotentials Vg des Stromsteuertran sistors 316a zur Zeit des Einrastens kann in den internen Stromversorgungsknoten 300c ein dem konstant verbrauchten Strom entsprechender Strom geliefert werden. Insbesondere kann bei dem Einrastbetrieb der Betrag des durch den Digi talsteuertreibertransistor 315 in den internen Stromversor gungsknoten 300c gelieferten Stroms auf dem Optimalwert bei behalten werden. Folglich kann das interne Stromversorgungs potential intVCC bezüglich der Schaltung zum Synchronisieren eines internen Taktes 320 auf einem konstanten Potential pegel beibehalten werden, und daher kann das interne Taktsi gnal intCLK stabil erzeugt werden.Further, in the power supply circuit 316, the Ver is the same circuit disabled bc 316 when the lock signal LK is enabled. The comparison circuit 316 bc outputs a signal with the H level when it is deactivated, that is to say when the internal clock signal intCLK is latched into the external clock signal extCLK. In this case, the output potential DVu of the digital conversion circuit 316 bt is set to the level of the external power supply potential extVCC and the digital output potential DVd is set to the level of the ground potential GND. Therefore, in the digital charge pump circuit 316 d and the analog charge pump circuit 316 bg, both the p-channel MOS transistors 316 db and 316 be and the n-channel MOS transistors 316 dc and 316 bf are all made non-conductive and the charge / Discharge operation of the gate potential Vg of the current control transistor 316 a interrupted. In the latch circuit 316 c, the gate potential Vg is held at the potential level at the time of latching. At the time of latching, the internal clock signal synchronizing circuit 320 hardly performs an operation to set the frequency / phase of the internal clock signal intCLK, and the internal clock signal intCLK is stably generated. In this case, therefore, the current consumption is almost constant, and by holding the gate potential Vg of the Stromsteuertran transistor 316 a at the time of engagement, a current corresponding to the constantly consumed current can be supplied in the internal power supply node 300 c. In particular, in the latching operation, the amount of the current supplied by the digital control driver transistor 315 in the internal power supply node 300 c can be kept at the optimum value. Consequently, the internal power supply potential intVCC can be kept at a constant potential level with respect to the circuit for synchronizing an internal clock 320 , and therefore the internal clock signal intCLK can be stably generated.
Ferner enthält die Potentialhalteschaltung 316c eine Start schaltung 316ch, wie in Fig. 28 gezeigt. Wenn daher der Strom eingeschaltet ist, dann wird das Gatepotential Vg des Stromsteuertransistors 316a auf den Wert extVCC/2 festge setzt, welcher in der Nähe des Optimalwertes ist, und daher kann mit großer Schnelligkeit nach dem Einschalten des Stroms der durch den Stromsteuertransistor 316a gelieferte Strom in den optimalen Zustand gesetzt werden. Daher kann mit großer Schnelligkeit das interne Stromversorgungspo tential intVCC auf den vorgeschriebenen Pegel des Referenz potentials Vref gesetzt werden. Furthermore, the potential hold circuit 316 c includes a start circuit 316 ch, as shown in FIG. 28. Therefore, when the current is turned on, the gate potential Vg of the current control transistor 316 a is set to the value extVCC / 2, which is close to the optimum value, and therefore can very quickly after turning on the current through the current control transistor 316 a delivered electricity can be set in the optimal condition. Therefore, the internal power supply potential intVCC can be set to the prescribed level of the reference potential Vref with great speed.
Fig. 32 zeigt einen Aufbau eines Hauptabschnitts einer Halbleiterspeichereinrichtung gemäß einer elften Ausfüh rungsform der vorliegenden Erfindung. In Fig. 32 ist der Aufbau der Schaltungen zum Erzeugen eines internen Stromver sorgungspotentials 310a und 310b gezeigt. Der übrige Aufbau ist derselbe wie bei einer beliebigen der vorstehenden ersten bis zehnten Ausführungsform, und die entsprechenden Abschnitte sind durch dieselben Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt. Bei der elften Ausführungsform ist das interne Stromversor gungspotential intVCC auf einen Potentialpegel festgesetzt, der um die Schwellenspannung Vthn des n-Kanal-MOS-Transi stors kleiner als das Referenzpotential Vref ist. Fig. 32 shows a structure of a main portion of a semiconductor memory device according to an eleventh exporting approximately of the present invention. In Fig. 32, the structure of the circuits for generating an internal Stromver supply potential 310 a and 310 b is shown. The rest of the structure is the same as that of any of the first to tenth embodiments above, and the corresponding portions are denoted by the same reference numerals, and their detailed description is not repeated. In the eleventh embodiment, the internal power supply potential intVCC is set to a potential level which is smaller than the reference potential Vref by the threshold voltage Vthn of the n-channel MOS transistor.
Insbesondere enthält die Konstantspannungsschaltung 311 einen n-Kanal-MOS-Transistor 311c, der zwischen den externen Stromversorgungsknoten 300a und 300c geschaltet ist und an seinem Gate das Referenzpotential Vref empfängt; und einen n-Kanal-MOS-Transistor 317, der zwischen dem externen Strom versorgungsknoten 300a und dem Stromsteuertransistor 316a geschaltet ist und an seinem Gate das Referenzpotential Vref empfängt. Der Stromsteuertransistor 316a liefert direkt in den internen Stromversorgungsknoten 300c Strom.In particular, the constant voltage circuit 311 contains an n-channel MOS transistor 311 c, which is connected between the external power supply nodes 300 a and 300 c and receives the reference potential Vref at its gate; and an n-channel MOS transistor 317 , which is connected between the external power supply node 300 a and the current control transistor 316 a and receives the reference potential Vref at its gate. The current control transistor 316 a supplies current directly to the internal power supply node 300 c.
In der Stromsteuerschaltung 316 ist ein n-Kanal-MOS-Transi stor 316bj zum Übertragen des Referenzpotentials Vref aus der Referenzpotentialerzeugungsschaltung 313 in die Ver gleichsschaltung 316bc in Sourcefolgerart vorgesehen. Der n- Kanal-MOS-Transistor 316bj hat den einen Leitungsknoten (das Drain) verbunden mit dem externen Stromversorgungsknoten 300a und hat den anderen Leitungsknoten (das Source) verbun den mit einem positiven Eingang der in der Vergleichsschal tung 316bc enthaltenen Differenzverstärkerschaltungen 316ba und 316bb. Die Treibertransistoren (n-Kanal-MOS-Transi storen) 311c und 317 haben eine Schwellenspannung Vthn und weisen dieselbe Kanallänge auf. Um jedoch die Stromtreib fähigkeit zu vergrößern, weist der Treibertransistor 317 eine größere Kanalbreite als der Treibertransistor 311c auf. Die Schwellenspannung des n-Kanal-MOS-Transistors 316bj ist auch dasselbe Vthn wie bei den Treibertransistoren 311c und 317. Die Transistoren 311c, 316bj und 317 haben Gatepoten tiale, die kleiner als die Drainpotentiale sind, wobei die Transistoren in Sourcefolgerart arbeiten und das Potential, das um die Schwellenspannung kleiner als das an ihre Gates angelegte Potential ist, in ihre Sources übertragen. Daher wird der Transistor 311c leitend gemacht, wenn das interne Stromversorgungspotential intVCC am internen Stromversor gungsknoten 300c kleiner als Vref - Vthn wird, und überträgt er den Strom in den internen Stromversorgungsknoten 300c. Wenn inzwischen das interne Stromversorgungspotential intVCC so zunimmt, daß es größer als das Potential Vref - Vthn wird, dann wird der Treibertransistor 311c nichtleitend gemacht (da die Gate-Source-Potentialdifferenz kleiner als seine Schwellenspannung wird). Der Treibertransistor 317 dient als Stromversorgungsquelle für den Stromsteuertransistor 316a. Wenn das interne Stromversorgungspotential intVCC so zu nimmt, daß es größer als das Potential Vref - Vthn wird, dann wird der Stromsteuertransistor 316a nichtleitend gemacht, und folglich wird der Treibertransistor 317 auch nichtlei tend gemacht. Wenn inzwischen das interne Stromversorgungs potential intVCC nicht größer als Vref - Vthn wird, dann nimmt das Gatepotential Vg des Stromsteuertransistors 316a ab, wo bei der Stromsteuertransistor 316a leitend gemacht wird, und folglich wird der Treibertransistor 317 leitend gemacht, da das Sourcepotential abnimmt, so daß er in den Stromsteuer transistor 316a Strom liefert. Daher wird gemäß dem Poten tialpegel des internen Stromversorgungspotentials intVCC der Treibertransistor 317 auch leitend/nichtleitend gemacht.In the current control circuit 316 , an n-channel MOS transistor 316 bj is provided for transferring the reference potential Vref from the reference potential generation circuit 313 to the comparison circuit 316 bc in the source follower manner. The n-channel MOS transistor bj 316 has a relay node (drain) connected to the external power supply node 300 a and has-jointed other relay nodes (the source) to a positive input of the processing in the comparison scarf 316 bc differential amplifier circuits contained 316 ba and 316 bb. The driver transistors (n-channel MOS Transistor storen) 311 c and 317 have a threshold voltage Vthn and have the same channel length. However, in order to increase the current driving ability, the driver transistor 317 has a larger channel width than the driver transistor 311 c. The threshold voltage of the n-channel MOS transistor 316 bj is also the same Vthn as that of the driver transistors 311 c and 317 . The transistors 311 c, 316 bj and 317 Gatepoten have potentials are less than the drain potential, the transistors operate in Sourcefolgerart and transfer the potential which is the threshold voltage smaller than the gates to their potential applied to their sources. Therefore, when the internal power supply potential intVCC at the internal power supply node 300 c becomes smaller than Vref-Vthn, the transistor 311 c is made conductive, and it transmits the current to the internal power supply node 300 c. In the meantime, if the internal power supply potential intVCC increases so that it becomes larger than the potential Vref - Vthn, then the driver transistor 311 c is made non-conductive (since the gate-source potential difference becomes smaller than its threshold voltage). The driver transistor 317 serves as a power supply source for the current control transistor 316 a. If the internal power supply potential intVCC increases so that it becomes larger than the potential Vref - Vthn, then the current control transistor 316 a is made non-conductive, and consequently the driver transistor 317 is also rendered non-conductive. Meanwhile, if the internal power supply potential intVCC does not become larger than Vref - Vthn, then the gate potential Vg of the current control transistor 316 a decreases, where the current control transistor 316 a is made conductive, and consequently the driver transistor 317 is made conductive since the source potential decreases, so that it delivers current in the current control transistor 316 a. Therefore, according to the potential level of the internal power supply potential intVCC, the driver transistor 317 is also made conductive / non-conductive.
Die Vergleichsschaltung 316bc vergleicht das Potential Vref - Vthn und das interne Stromversorgungspotential intVCC mit tels des n-Kanal-MOS-Transistors 316bj. Daher wird der Be trieb der Digitalladungspumpschaltung 316d und der Analogladungspumpschaltung 316bg gemäß der Differenz zwischen dem internen Stromversorgungspotential intVCC und dem Potential Vref - Vthn gesteuert, und folglich wird das Gatepotential Vg des Stromsteuertransistors 316a gesteuert. Wenn das Unter schreiten des internen Stromversorgungspotentials intVCC klein ist, dann wird mittels des Treibertransistors 311c Strom geliefert und wird auch mittels der Analogladungspump schaltung 316bg und des Stromsteuertransistors 316a Strom geliefert. Wenn das Unterschreiten des internen Stromver sorgungspotentials intVCC groß ist, dann wird mittels der Analogladungspumpschaltung 316bg und der Digitalladungs pumpschaltung 316d das Gatepotential Vg des Stromsteuer transistors 316a gesteuert und wird in den internen Strom versorgungsknoten 300c ein großer Strom geliefert. Durch das Verwenden des in Fig. 32 gezeigten Aufbaus kann daher das interne Stromversorgungspotential intVCC stabil auf dem konstanten Potentialpegel Vref - Vthn gehalten werden. Gemäß dem in Fig. 32 gezeigten Aufbau ist in der Konstantspan nungsschaltung 311 die Differenzverstärkerschaltung zum Vergleichen des internen Stromversorgungspotentials intVCC und des Referenzpotentials Vref nicht notwendig, und daher kann die Fläche der Besetzung durch die Schaltungen verklei nert werden.The comparison circuit 316 bc compares the potential Vref - Vthn and the internal power supply potential intVCC with the n-channel MOS transistor 316 bj. Therefore, the operation of the digital charge pump circuit 316 d and the analog charge pump circuit 316 bg is controlled according to the difference between the internal power supply potential intVCC and the potential Vref - Vthn, and consequently the gate potential Vg of the current control transistor 316 a is controlled. If the undershoot of the internal power supply potential intVCC is small, then current is supplied by means of the driver transistor 311 c and current is also supplied by means of the analog charge pump circuit 316 bg and the current control transistor 316 a. If the drop below the internal Stromver supply potential intVCC is large, then the gate potential Vg of the current control transistor 316 a is controlled by means of the analog charge pump circuit 316 bg and the digital charge pump circuit 316 d and a large current is supplied to the internal current supply node 300 c. Therefore, by using the structure shown in Fig. 32, the internal power supply potential intVCC can be kept stably at the constant potential level Vref - Vthn. According to the structure shown in FIG. 32, in the constant voltage circuit 311, the differential amplifier circuit for comparing the internal power supply potential intVCC and the reference potential Vref is not necessary, and therefore the area of occupation by the circuits can be reduced.
Bei dem in Fig. 32 gezeigten Aufbau kann eine Potential halteschaltung 316c vorgesehen sein, welche in Reaktion auf das Einrastsignal LK leitend gemacht wird, wie bei dem Auf bau der Fig. 31. Zu dieser Zeit kann gemäß dem Einrastsi gnal LK die Aktivierung/Deaktivierung der Vergleichsschal tung 316bc gesteuert werden.In the structure shown in FIG. 32, a potential holding circuit 316 c can be provided, which is made conductive in response to the latching signal LK, as in the construction of FIG. 31. At this time, according to the latching signal LK, the activation / Deactivation of the comparison circuit 316 bc can be controlled.
Ein Taktsynchrontyp-SRAM ist als ein Beispiel einer Halblei terspeichereinrichtung in den vorstehenden Ausführungsformen beschrieben worden. Doch die vorliegende Erfindung ist auch bei einer Synchrontyp-Halbleiterspeichereinrichtung wie bei spielsweise bei einem Synchron-DRAM verwendbar, der in Synchronisation mit einem von außen angelegten Taktsignal arbeitet. Ferner kann der Aufbau der Schaltung zum Erzeugen eines internen Stromversorgungspotentials an sich bei einem Standard-DRAM verwendet werden als Schaltung zum Verkleinern einer internen Spannung, die ein internes Stromversorgungs potential intVCC aus einem externen Stromversorgungspoten tial extVCC erzeugt. Ferner kann in der Schaltung zum Erzeu gen eines internen Stromversorgungspotentials der durch einen p-Kanal-MOS-Transistor gebildete Treibertransistor zum Liefern eines Stroms ersetzt sein durch einen pnp-Bipolar transistor. Ferner kann der durch einen n-Kanal-MOS-Transi stor gebildete Treibertransistor zum Liefern eines Stroms ersetzt sein durch einen npn-Bipolartransistor.A clock synchronous type SRAM is as an example of a half lead Memory device in the above embodiments have been described. But the present invention is also in a synchronous type semiconductor memory device as in can be used for example with a synchronous DRAM that is in synchronization with an externally applied clock signal is working. Furthermore, the construction of the circuit for generating of an internal power supply potential per se Standard DRAM can be used as a zoom out circuit an internal voltage that is an internal power supply potential intVCC from an external power supply tial extVCC generated. Furthermore, in the circuit for generating an internal power supply potential of the a p-channel MOS transistor formed driver transistor for Supplying a current can be replaced by a pnp bipolar transistor. Furthermore, the through an n-channel MOS transistor stor formed driver transistor for supplying a current be replaced by an npn bipolar transistor.
Ferner kann der Aufbau der Schaltung zum Synchronisieren eines internen Taktsignals verwendet werden bei einer all gemeinen Synchronisierungsschaltung, und er kann verwendet werden bei einer Verwendung zum Erzeugen eines internen Si gnals, dessen Phase/Frequenz synchronisiert ist mit einem hereinkommenden Signal.Furthermore, the structure of the circuit for synchronization of an internal clock signal are used in an all base sync circuit and it can be used are used when generating an internal Si gnals, whose phase / frequency is synchronized with a incoming signal.
Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An sprüche beschränkt sind.Although the present invention is described in detail and has been shown, it goes without saying that the it is only illustrative and exemplary and none Restriction is subject to content and area of the present invention only by the appended app sayings are limited.
Claims (6)
einer Vergleichsschaltung (321) mit einem ersten und ei nem zweiten Taktsignaleingangsknoten (321a, 321b) zum Ermitteln einer Differenz zwischen wenigstens der Phase oder der Frequenz eines ersten und eines zweiten Taktsi gnals (extCLK, intCLK), die an den ersten und den zwei ten Taktsignaleingangsknoten (321a, 321b) angelegt sind, und zum Ausgeben eines ersten und eines zweiten Ver gleichssignals (/UP, DOWN) zum Verkleinern der Diffe renz;
einer das erste und das zweite Vergleichssignal (/UP, DOWN) empfangenden Ladungspumpschaltung (322) zum Laden eines Lade-/Entladeknotens (322a), wenn das erste Ver gleichssignal (/UP) aktiv ist, und zum Entladen des Lade-/Entladeknotens (322a), wenn das zweite Vergleichs signal (DOWN) aktiv ist;
einer Stromsteuerschaltung (323), die auf das Potential an einem ersten Knoten (323b) und an einem zweiten Kno ten (323ea) reagiert, zum Erzeugen eines Stromsteuersi gnales (Vp, Vn), wobei die Stromsteuerschaltung (323) ein erstes und ein zweites Haltegatter (323g, 323eh) zum Halten der Potentiale auf dem ersten bzw. zweiten Knoten (323b, 323 ea), wenn sie als Reaktion auf ein Haltebe stimmungssignal (HD, /HD) aktiv geschaltet werden, auf weist, wobei das erste Haltegatter (323g) den ersten Knoten (323b) von dem Lade-/Entladeknoten (322a) elek trisch trennt, wenn das Haltebestimmungssignal (HD, /HD) aktiv gesetzt wird, und das zweite Haltegatter (323eh) das Potential auf den zweiten Knoten (323ea) hält, wenn das Haltebestimmungssignal (HD, /HD) aktiv gesetzt wird; und
einer Erzeugungsschaltung (324) für ein internes Taktsi gnal, deren Betriebsstrom gemäß des Stromsteuersignals (Vp, Vn) eingestellt wird, zum Ausgeben des zweiten Taktsignals (int CLK).1. semiconductor device with
a comparison circuit ( 321 ) having a first and a second clock signal input node ( 321 a, 321 b) for determining a difference between at least the phase or the frequency of a first and a second clock signal (extCLK, intCLK), which are applied to the first and the second clock signal input node ( 321 a, 321 b) are applied, and for outputting a first and a second comparison signal (/ UP, DOWN) for reducing the difference;
a charge pump circuit ( 322 ) receiving the first and the second comparison signal (/ UP, DOWN) for charging a charging / discharging node ( 322 a) when the first comparison signal (/ UP) is active and for discharging the charging / discharging node ( 322 a) when the second comparison signal (DOWN) is active;
a current control circuit (323) (b 323) to the potential at a first node and responsive to a second bone th (323 ea), for generating a Stromsteuersi gnales (Vp, Vn), wherein the current control circuit (323) includes first and a second holding gate ( 323 g, 323 eh) for holding the potentials on the first and second nodes (323b, 323 ea) when they are switched to active in response to a Haltbe mood signal (HD, / HD), wherein the first holding gate ( 323 g) the first node ( 323 b) from the charge / discharge node ( 322 a) electrically separates when the hold determination signal (HD, / HD) is set active, and the second hold gate ( 323 eh) that Holds potential on the second node ( 323 ea) when the hold determination signal (HD, / HD) is set active; and
an internal clock signal generating circuit ( 324 ) whose operating current is set in accordance with the current control signal (Vp, Vn) for outputting the second clock signal (int CLK).
ein Übertragungsgatter (323ie), das zwischen den ersten Knoten (323b) und einen dritten Knoten (323ib) geschal tet ist und zum Verbinden des ersten und des dritten Knotens (323b, 323ib) als Reaktion auf die Aktivierung des Haltebestimmungssignals (HD, /HD) leitend gemacht wird;
einen Stromtreibertransistor (323ic), der zwischen einen ersten Stromversorungsknoten (300c) und den dritten Kno ten (323ib) geschaltet ist, zum Verursachen eines Strom flusses zwischen dem ersten Stromversorungsknoten (300c) und dem dritten Knoten (323ib); und
eine Treiberstromsteuerung (323ia, 323id) zum Speichern des Potentials an dem ersten Knoten (323b) als Reaktion auf die Aktivierung des Haltebestimmungssignals (HD, /HD) und zum Steuern eines durch den Stromtreibertransistor (323ic) fließenden Strombetrages in Übereinstim mung mit einem Unterschied zwischen dem Potential an dem dritten Knoten (323ib), der mit dem ersten Knoten (323b) verbunden ist, und dem gespeicherten Potential.3. The semiconductor device according to claim 1, wherein the current control circuit ( 323 ) comprises:
a transmission gate ( 323 ie) connected between the first node ( 323 b) and a third node ( 323 ib) and for connecting the first and third nodes ( 323 b, 323 ib) in response to the activation of the hold determination signal (HD, / HD) is made conductive;
a current driver transistor (323 ic), the (300 c) and the third bone th between a first current verso approximate node (323 ib) is connected, flow to cause a current between the first current verso approximate node (300 c) and the third node (323 ib); and
a driver current controller ( 323 ia, 323 id) for storing the potential at the first node ( 323 b) in response to the activation of the hold determination signal (HD, / HD) and for controlling a current amount flowing through the current driver transistor ( 323 ic) in accordance with a difference between the potential at the third node ( 323 ib) connected to the first node ( 323 b) and the stored potential.
eine Verriegelungsschaltungsanordnung (323ia) zum Umwan deln des Potentials an dem ersten Knoten (323b) in einen Binärwert zum Verriegeln in dieser als Reaktion auf die Aktivierung des Haltebestimmungssignals (HD, /HD); und
eine Treiberschaltungsandordnung (323id, 323ic, 323ie, 323 if, 323d, 323e) zum Einstellen des Stromsteuersi gnals in Übereinstimmung mit dem Binärwert, der in der Verriegelungsschaltungsanordnung (323ia) verriegelt ist, wenn das Haltebestimmungssignal (HD, /HD) aktiv ist.4. The semiconductor device according to claim 1, wherein the current control circuit ( 323 ) comprises:
locking circuitry ( 323 ia) for converting the potential at the first node ( 323 b) to a binary value for locking therein in response to the activation of the hold determination signal (HD, / HD); and
driver circuitry (323id, 323ic, 323ie, 323 if, 323d, 323e) for adjusting the current control signal in accordance with the binary value locked in the latch circuitry ( 323 ia) when the hold determination signal (HD, / HD) is active.
einen Digitalwandler (323ip-323ir, 323ih-323in), der elektrisch mit dem ersten Knoten (323b) verbunden ist und das Potential an dem ersten Knoten (323b) in einen Digitalwert umwandelt, und
eine Verriegelungsschaltung (323is) zum Verriegeln des Digitalwertes als Reaktion auf die Aktivierung des Hal tebestimmungssignals (HD, /HD).5. The semiconductor device according to claim 4, wherein the locking circuit arrangement ( 323 ia) comprises:
a digital converter ( 323 ip- 323 ir, 323 ih- 323 in) which is electrically connected to the first node ( 323 b) and converts the potential at the first node ( 323 b) into a digital value, and
a latch circuit ( 323 is) for latching the digital value in response to the activation of the stop determination signal (HD, / HD).
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