DE19636307C2 - Memory cell, memory device and method for manufacturing the latter - Google Patents

Description

Die Erfindung betrifft ein DRAM-Bauteil, und spezieller betrifft sie eine Speicherzelle, ein Speicherbauteil und ein Verfahren zum Herstellen des letzteren.The invention relates to a DRAM device, and more particularly relates to one Memory cell, a memory component and a method for producing the the latter.

Im allgemeinen kann eine DRAM-Zelle aufgrund ihres einfachen Aufbaus, der aus einem einzelnen Transistor und einem einzelnen Kondensator besteht, mit hoher Kapazität und geringen Kosten hergestellt werden. Daher wurden DRAM- Zellen in einer Vielzahl elektrischer Erzeugnisse, einschließlich Computer­ systemen, in großem Umfang verwendet. In jüngerer Zeit besteht die Tendenz, dass sich Anwendungen stark ausweiten. Derzeit erfordern DRAM-Zellen hohe Integration für hohe Kapazität in Computern, die den DRAM-Markt belegen, da durch DRAMS die Arbeitsgeschwindigkeit erhöht wird.In general, a DRAM cell due to its simple structure, the consists of a single transistor and a single capacitor, with high capacity and low cost. Therefore, DRAM Cells in a variety of electrical products, including computers systems, widely used. Recently there has been a tendency that applications are expanding rapidly. DRAM cells currently require high Integration for high capacity in computers that occupy the DRAM market because the working speed is increased by DRAMS.

Jedoch kann für DRAM-Zellen mit einem einzelnen Transistor und einem ein­ zelnen Kondensator aufgrund der begrenzten Prozesstechnologie wie optischer Lithographie unter Verwendung von Infrarotstrahlung, wie in weitem Umfang bei der Herstellung von DRAM-Zellen verwendet, keine höhere Integration erwartet werden.However, for DRAM cells with a single transistor and a one individual capacitor due to the limited process technology such as optical  Lithography using infrared radiation as widely used in the manufacture of DRAM cells, no higher integration to be expected.

Nun wird eine herkömmliche DRAM-Zelle unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.A conventional DRAM cell will now be described with reference to the attached Described drawings.

Fig. 1 zeigt ein Schaltbild einer herkömmlichen DRAM-Zelle. Diese verfügt über einen einzelnen Transistor und einen einzelnen Kondensator mit einer Bitleitung und einer Wortleitung, einem Zugriffstransistor, einem Speicher­ kondensator und einem Leseverstärker (nicht dargestellt). Das Gate des Zugriffstransistors ist mit der Wortleitung verbunden. Mit dem Speicherkon­ densator und der Bitleitung sind eine Source- bzw. eine Drainelektrode ver­ bunden. Fig. 1 is a circuit diagram showing a conventional DRAM cell. This has a single transistor and a single capacitor with a bit line and a word line, an access transistor, a storage capacitor and a sense amplifier (not shown). The gate of the access transistor is connected to the word line. With the storage capacitor and the bit line, a source and a drain electrode are connected.

Eine Zellenplattenelektrode des Kondensators ist mit einer Bezugsspannung verbunden. Der Eingangsanschluss des Messverstärkers ist mit der Bitleitung verbunden, während ein anderer Anschluss mit der Bezugsspannung verbunden ist.A cell plate electrode of the capacitor is at a reference voltage connected. The input connection of the measuring amplifier is with the bit line connected while another connector is connected to the reference voltage is.

Daten werden über die Source- und die Drainelektrode von der Bitleitung in den Speicherkondensator eingespeichert, wenn sich der Zugriffstransistor im eingeschalteten Zustand befindet.Data is transferred from the bit line via the source and drain electrodes the storage capacitor stored when the access transistor in the switched on state.

Die eingespeicherten Daten werden über die Source- und die Drainelektrode an die Bitleitung übertragen, wenn sich der Zugriffstransistor erneut im abgeschalteten Zustand befindet. Durch Vergleich der Signalspannung auf der Bitleitung mit der Bezugsspannung wird der logische Wert des im Kondensator eingespeicherten Datenwerts bestimmt.The stored data are via the source and drain electrodes transmitted to the bit line when the access transistor in the switched off state. By comparing the signal voltage on the Bit line with the reference voltage becomes the logical value of the in the capacitor stored data value determined.

Der Kondensator einer DRAM-Zelle enthält im allgemeinen eine Speicherelek­ trode aus n⁺-Poly-Si, eine Plattenelektrode und eine dielektrische Schicht zwischen diesen zwei Elektroden.The capacitor of a DRAM cell generally contains a memory electrode made of n ⁺ -Poly-Si, a plate electrode and a dielectric layer between these two electrodes.

Nun wird das Einschreiben und Lesen von Daten betreffend eine DRAM-Zelle mit der vorstehend angegebenen Konfiguration im einzelnen beschrieben.Now the writing and reading of data regarding a DRAM cell described in detail with the above configuration.

An der Oberfläche der Speicherelektrode unter der dielektrischen Schicht werden durch eine Spannung von 1/2Vcc, die im Fall fehlender Daten in der Speicherelektrode an der Plattenelektrode anliegt, Elektronen umverteilt. An der Grenzfläche entsteht eine Verarmungsschicht betreffend Elektronen.On the surface of the storage electrode under the dielectric layer are replaced by a voltage of 1 / 2Vcc, which in the case of missing data in the  Storage electrode rests on the plate electrode, electrons redistributed. At the interface there is a depletion layer regarding electrons.

Während des Einschreibens eines Datenwerts "1" wird die Spannung Vcc an die Bitleitung und die Wortleitung angelegt. Im Ergebnis steigen die Gateelek­ trodenspannung und die Sourceelektrodenspannung im Zugriffstransistor auf den Spannungspegel Vcc und der Zugriffstransistor gelangt in den einge­ schalteten Zustand.During the writing of a data value "1", the voltage Vcc is applied to the Bit line and the word line created. As a result, the gate electrodes increase electrode voltage and the source electrode voltage in the access transistor the voltage level Vcc and the access transistor enters the switched state.

An der Speicherelektrodenschicht liegt die Spannung 1/2Vcc - Δ an, nämlich die Spannung 1/2Vcc an der Zellenplattenelektrode vermindert um den Span­ nungsabfall Δ in der dielektrischen Schicht. Da Elektronen von der Spei­ cherelektrodenschicht mit diesem hohen Potential zur auf niedrigem Poten­ tial liegenden Sourceelektrode fließen, wird die Verarmungsschicht in der Speicherelektrodenschicht größer. Außerdem verbleibt die Verarmungsschicht in der Speicherelektrodenschicht, wenn die Wortleitungsspannung auf das Massepotential abgesenkt wird. In diesem Zustand ist der Binärcode "1" repräsentiert.The voltage 1 / 2Vcc located at the memory electrode layer - Δ, namely the voltage of 1/2 Vcc to the cell plate electrode is reduced by the clamping voltage drop Δ in the dielectric layer. Since electrons flow from the storage electrode layer with this high potential to the low-lying source electrode, the depletion layer in the storage electrode layer becomes larger. In addition, the depletion layer remains in the storage electrode layer when the word line voltage is lowered to the ground potential. In this state, the binary code "1" is represented.

Während des Einschreibens des Datenwerts "0" in eine Speicherzelle wird die Spannung Vcc an das Gate des Zugriffstransistors angelegt, wobei die Bit­ leitungsspannung der Massepotentialspannung entspricht.While the data value "0" is being written into a memory cell, the Voltage Vcc is applied to the gate of the access transistor, the bits line voltage corresponds to the ground potential voltage.

Elektronen fließen von der Sourceelektrode mit diesem hohen Potential zur Speicherelektrodenschicht mit niedrigem Potential, da die Spannung 1/2Vcc - Δ in der Speicherelektrodenschicht höher als die Sourceelektro­ denspannung 0 ist. Im Ergebnis sammeln sich Elektronen in der Speicherelek­ trodenschicht an, und die Verarmungsschicht wird in eine Anreicherungs­ schicht umgewandelt.Electrons flow from the source electrode with this high potential to the storage electrode layer with low potential since the voltage 1 / 2Vcc - Δ in the storage electrode layer higher than the source electric denspannung 0. As a result, electrons accumulate in the storage electrode layer, and the depletion layer is converted into an enrichment layer.

Die Elektronen verbleiben in der Speicherelektrodenschicht, wenn die Wort­ leitungsspannung auf die Massespannung abgesenkt wird. In diesem Zustand ist der Binärcode "0" repräsentiert.The electrons remain in the storage electrode layer when the word line voltage is reduced to the ground voltage. In this condition the binary code "0" is represented.

Nachfolgend wird das Lesen von Daten aus einer DRAM-Zelle beschrieben.Reading data from a DRAM cell is described below.

Wenn die Bitleitung auf den Spannungspegel 1/2Vcc aufgeladen ist, wird die Spannung Vcc an die Wortleitung angelegt. Dabei wird der Zugriffstransistor eingeschaltet, und der in der Speicherelektrodenschicht des Kondensators eingespeicherte Datenwert wird an die Bitleitung übertragen. Die Spannung der Bitleitung wird abhängig von der eingespeicherten Ladungsmenge verän­ dert. Die Veränderungsspannung wird mittels des Messverstärkers, der die Funktion einer Komparatorschaltung hat, mit der Bezugsspannung der Bitlei­ tung in einer Blindzelle verglichen. Die Spannungsdifferenz wird verstärkt, wobei der logische Wert zu "1" bestimmt wird, wenn die Veränderungsspannung auf der Bitleitung höher als die Bezugsspannung ist. Dagegen wird der logi­ sche Wert zu "0" bestimmt, wenn die Veränderungsspannung niedriger als die Bezugsspannung ist.When the bit line is charged up to the voltage level of 1/2 Vcc, the voltage Vcc is applied to the word line. The access transistor is switched on, and the data value stored in the storage electrode layer of the capacitor is transmitted to the bit line. The voltage of the bit line is changed depending on the amount of charge stored. The change voltage is compared by means of the measuring amplifier, which has the function of a comparator circuit, with the reference voltage of the bit line in a dummy cell. The voltage difference is amplified, and the logic value is determined to be "1" when the change voltage on the bit line is higher than the reference voltage. On the other hand, the logic value is determined to be "0" when the change voltage is lower than the reference voltage.

Die Spannungsdifferenz kann wie folgt ausgedrückt werden:
The voltage difference can be expressed as follows:

ΔV = (1/2)VccCs/(Cs + Cb).DELTA.V = (1/2) VccCs / (Cs + Cb)

Hierbei ist Cs die Speicherkapazität und Cb die Bitleitungskapazität.Here, Cs is the memory capacity and Cb is the bit line capacity.

Fehler hinsichtlich des logischen Werts verringern sich mit höherem Cs/Cb- Verhältnis, da dann die Spannung ΔV größer ist.Logical value errors decrease with higher Cs / Cb- Ratio because the voltage ΔV is then greater.

Jedoch existieren bei einer herkömmlichen DRAM-Zelle verschiedene Probleme.However, there are various problems with a conventional DRAM cell.

Die Differenz Δ zwischen der vom Messverstärker erkennbaren Bitleitungs­ spannung und der Bezugsspannung beträgt ungefähr 100-200 mV oder noch mehr. Demgemäß sollte das Verhältnis γ(γ = Cs/Cb) der Speicherkapazität hinsichtlich der Bitleitungskapazität besser hoch sein. Die Fläche der Zelle verringert sich beträchtlich, wenn die Dichte eines DRAM-Bauteils zunimmt, und die Kapazität der Bitleitung und die Empfindlichkeit des Mess­ verstärkers sind nicht verbessert. Daher ist es wahrscheinlich, dass das Signal/Rauschsignal(S/R)-Verhältnis abnimmt und eine Fehlfunktion des Zel­ lentransistors entsteht.The difference Δ between the bit line recognizable by the measuring amplifier voltage and the reference voltage is approximately 100-200 mV or more more. Accordingly, the ratio γ (γ = Cs / Cb) of the storage capacity be better high in terms of bit line capacity. The area of the Cell decreases significantly when the density of a DRAM device increases, and the capacity of the bit line and the sensitivity of the measurement amplifiers are not improved. Therefore, it is likely that Signal / noise signal (S / R) ratio decreases and a malfunction of the cell oil transistor arises.

Die Zuverlässigkeit von DRAM-Zellen kann durch natürliche Strahlung, wie durch α-Teilchen, beeinträchtigt werden. D. h., dass ein Elektron-Lochpaar durch Stoßionisation entsteht, wenn ein α-Teilchen auf ein Halbleitersub­ strat trifft. Der Minoritätsladungsträger unter den Elektronen und Löchern wird in der Speicherelektrode eingefangen und verändert die dort gespei­ cherte Ladungsmenge. Um einen derartigen Fehler aufgrund von α-Teilchen zu beseitigen, muss die Fläche der Speicherelektrode dreidimensional vergrö­ ßert werden, oder es muss eine dielektrische Schicht mit hoher Dielektrizi­ tätskonstante ausgebildet werden. Jedoch beeinträchtigen Elektronen die Belichtungs- und Ätzprozesse.The reliability of DRAM cells can be affected by natural radiation such as by α particles. That is, an electron hole pair by impact ionization occurs when an α particle hits a semiconductor sub strat meets. The minority charge carrier among the electrons and holes is captured in the storage electrode and changes the stored there amount of charge. To such an error due to α-particles too eliminate, the area of the storage electrode must be enlarged three-dimensionally ß, or it must be a dielectric layer with high dielectric be constant. However, electrons affect that  Exposure and etching processes.

Das Herstellen der dielektrischen Schicht ist bei hochintegrierten DRAM- Zellen aufgrund unerwünschter Eigenschaften, wie Leckströmen und der Durchbruchspannung, schwierig, da noch nicht die geeignete Technik zum Herstellen von Dünnfilmen für diesen Zweck gefunden ist.The manufacture of the dielectric layer is in the case of highly integrated DRAM Cells due to undesirable properties such as leakage currents and Breakdown voltage, difficult because the appropriate technology is not yet available for making thin films for this purpose.

Aus der US 4 771 323 ist bereits eine Speicherzelle bekannt, die eine Poly­ siliziumelektrode aufweist, die mit einem Drainbereich eines Halbleiter­ substrats in Kontakt ist, und die sich über eine als Gate-Steuerelektrode dienende Wortleitung erstreckt, von der sie durch eine dielektrische Schicht getrennt ist, um einen Kondensator zu bilden. Um einen gespei­ cherten Wert aus dieser bekannten Speicherzelle auslesen zu können, ist ein Auslesetransistor vorgesehen, dessen Kanalbereich in einer Polysilizi­ umschicht zwischen Source- und Drainbereichen ausgebildet ist. Als Ga­ teelektrode für diesen Auslesetransistor dient die mit der Drain des Schreibtransistors verbundene Polysiliziumelektrode.A storage cell is known from US Pat. No. 4,771,323 which contains a poly Silicon electrode having a drain region of a semiconductor substrate is in contact, and which is a gate control electrode serving word line, from which it passes through a dielectric Layer is separated to form a capacitor. To be fed To be able to read the stored value from this known memory cell a read transistor is provided, the channel region in a polysilicon layer is formed between the source and drain regions. As Ga Teelektrode for this readout transistor is used with the drain of Write transistor connected polysilicon electrode.

Diese bekannte Speicherzelle ist verhältnismäßig kompliziert aufgebaut und erfordert somit nicht nur ein relativ aufwendiges Herstellungsverfah­ ren, sondern erschwert auch eine Vergrößerung der Integrationsdichte, da die Vielzahl von toleranzbehafteten Verfahrensschritten eine Miniaturi­ sierung erschwert.This known memory cell has a relatively complicated structure and therefore not only requires a relatively complex manufacturing process ren, but also complicates an increase in the integration density, because the multitude of procedural steps subject to tolerance is a miniature difficult.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzelle zu schaffen, die mit hoher Integration und Zuverlässigkeit hergestellt werden kann, und dennoch hohe Kapazität aufweist. Der Erfindung liegt weiter die Auf­ gabe zugrunde, ein Speicherbauteil mit erfindungsgemäßen Speicherzel­ len sowie ein Verfahren zum Herstellen desselben bereitzustellen.The invention has for its object to provide a memory cell that can be manufactured with high integration and reliability, and yet has high capacity. The invention lies further on based on a memory component with memory cell according to the invention len and to provide a method for producing the same.

Diese Aufgabe wird durch die Speicherzelle nach Anspruch 1, das Spei­ cherbauteil nach Anspruch 2 sowie die Herstellungsverfahren nach An­ spruch 6 bzw. 9 gelöst. This object is achieved by the memory cell according to claim 1, the memory cherbauteil according to claim 2 and the manufacturing method according to An saying 6 or 9 solved.  

Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen beschrieben.Advantageous further developments and refinements of the invention are shown in the respective subclaims.

Die Erfindung wird im folgenden beispielsweise anhand der Zeichnung nä­ her erläutert. Es zeigen:The invention is described in the following, for example with reference to the drawing ago explained. Show it:

Fig. 1 ein Schaltbild einer herkömmlichen DRAM-Zelle; Fig. 1 is a circuit diagram of a conventional DRAM cell;

Fig. 2 ein Schaltbild einer erfindungsgemäßen DRAM-Zelle; Fig. 2 is a circuit diagram of a DRAM cell according to the invention;

Fig. 3 ein Schaltbild eines DRAM-Bauteils gemäß einem Ausführungsbei­ spiel der Erfindung; Fig. 3 is a circuit diagram of a DRAM device according to an embodiment of the invention;

Fig. 4A und 4B eine Layout- bzw. eine Schnittansicht des DRAM-Bauteils gemäß der Erfindung; FIGS. 4A and 4B show a layout and a sectional view of the DRAM device according to the invention;

Fig. 5A bis 5E Schnittansichten in Zusammenhang mit aufeinanderfolgen­ den Prozessschritten zum Herstellen des DRAM-Bauteils gemäß dem Aus­ führungsbeispiels; FIGS. 5A to 5E are sectional views in the context of successive process steps for fabricating the DRAM device according to the off execution example;

Fig. 6A und 6B eine andere Layout- bzw. Schnittansicht des DRAM-Bau­ teils gemäß dem Ausführungsbeispiel; FIGS. 6A and 6B, a different layout and cross-sectional view of the DRAM construction part according to the embodiment;

Fig. 7A und 7E Schnittansichten betreffend andere aufeinanderfolgende Herstellschritte für das DRAM-Bauteil gemäß dem Ausführungsbeispiel; FIGS. 7A and 7E are sectional views concerning other successive manufacture for the DRAM device according to the embodiment;

Fig. 8A, 8B und 8C Funktionsschritte betreffend das DRAM-Bauteil gemäß dem Ausführungsbeispiel; Figs. 8A, 8B and 8C operational steps relating to the DRAM device according to the embodiment;

Fig. 9A, 9B und 9C andere Funktionsschritte des DRAM-Bauteils gemäß dem Ausführungsbeispiel; FIG. 9A, 9B and 9C other functional steps of the DRAM device according to the embodiment;

Die erfindungsgemäße Speicherzelle verfügt gemäß Fig. 2 über ein oberes Gate 23a, einen Zugriffstransistor mit einem unteren Gate 23b, eine Sour­ ceelektrode 24a und eine Drainelektrode 24b. Das obere Gate 23a ist mit einer Wortleitung 22 verbunden. Das untere ist mit der Source- oder der Drainelektrode 24a, 24b verbunden, und zwar mit derjenigen, die nicht mit der Bitleitung 21 verbunden ist. Das obere Gate 23a und das untere Gate 23b sind voneinander getrennt. The memory cell according to the invention comprises according to Fig. 2 a top gate 23 a, b an access transistor with a bottom gate 23, a Sour ceelektrode 24 a and a drain electrode 24 b. The upper gate 23 a is connected to a word line 22 . The lower one is connected to the source or drain electrode 24 a, 24 b, specifically with that which is not connected to the bit line 21 . The upper gate 23 a and the lower gate 23 b are separated from each other.

Nachfolgend wird die Schaltungskonfiguration gemäß dem Ausführungs­ beispiel beschrieben.Below is the circuit configuration according to the embodiment example described.

Fig. 3 ist ein Schaltbild für dieses erfindungsgemäße DRAM-Bauteil. Fig. 3 is a circuit diagram for this invention DRAM component.

Das Speicherbauteil gemäß dem Ausführungsbeispiel enthält das obere Gate 23a, einen Zugriffstransistor mit dem unteren Gate 23b, die mit dem oberen Gate 23a verbundene Wortleitung 22 sowie die Bitleitung 21, die mit der Sourceelektrode 24a des Zugriffstransistors verbunden ist. Die Drain­ elektrode 24b ist mit dem unteren Gate 23b verbunden. Die Bitleitung 21 ist mit dem Eingangsanschluss eines Messverstärkers verbunden. Der andere Ein­ gangsanschluss desselben ist mit einer Bezugsspannung verbunden.The memory device according to the embodiment contains the upper gate 23 a, an access transistor with the lower gate 23 b, the word line 22 connected to the upper gate 23 a and the bit line 21 , which is connected to the source electrode 24 a of the access transistor. The drain electrode 24 b is connected to the lower gate 23 b. Bit line 21 is connected to the input terminal of a measuring amplifier. The other one of the same input connection is connected to a reference voltage.

Nachfolgend werden Vorgänge beim Einschreiben und Lesen von Daten betref­ fend das vorstehend genannte Speicherbauteil beschrieben.In the following, data writing and reading processes are concerned fend described the above memory device.

Als erstes wird ein Datenschreibvorgang beschrieben.First, a data writing operation will be described.

Durch Anlegen einer Schreibspannung an das obere Gate 23a über die Wortlei­ tung 22 zum Betreiben eines Zellentransistors wird eine Betriebsspannung im unteren Gate 23b induziert.By applying a write voltage to the upper gate 23 a via the word line 22 for operating a cell transistor, an operating voltage is induced in the lower gate 23 b.

Dabei wird der Datenwert auf der Bitleitung 21 über die Source- und die Drainelektrode in das untere Gate 23b eingespeichert.In this case, the data is stored on the bit line 21 via the source and the drain electrode in the lower gate 23 b.

Dann wird entweder eine andere Spannung über die Wortleitung 22 an das obere Gate 23a angelegt, oder die Schreibspannung wird aufrechterhalten, um den Transistor nicht zu betreiben. So verbleibt der in das untere Gate 23b eingespeicherte Datenwert unverändert.Then either a different voltage is applied to the upper gate 23 a via the word line 22 , or the write voltage is maintained in order not to operate the transistor. The data value stored in the lower gate 23 b thus remains unchanged.

Nun wird der Auslesevorgang für den eingespeicherten Datenwert beschrieben.The reading process for the stored data is now described.

Eine Betriebsspannung wird dadurch im unteren Gate 23b induziert, dass über die Wortleitung 22 eine Lesespannung an das obere Gate 23a angelegt wird, um den Transistor zu betreiben. Dann wird der Datenwert über die Source- und die Drainelektrode an die Bitleitung 21 übertragen.An operating voltage is induced in the lower gate 23 b in that a read voltage is applied to the upper gate 23 a via the word line 22 in order to operate the transistor. Then the data is transferred to the bit line 21 via the source and drain electrodes.

Der Zustand des im unteren Gate 23b abgespeicherten Datenwerts wird dadurch bestimmt, dass die Bitleitungsspannung, die durch den an die Bitleitung 21 übertragenen Signaldatenwert verändert wurde, mit der Bezugsspannung auf der Bitleitung 21 betreffend eine Blindzelle verglichen wird und eine Ver­ stärkung erfolgt.The state of the b stored in the lower gate 23 data value is determined in that the bit line voltage that was changed by the transferred to the bit line 21 signal data, a dummy cell is compared with the reference voltage on the bit line 21 on and takes place Ver reinforcement.

Nachfolgend wird das Speicherbauteil gemäß dem ersten Ausführungsbeispiel beschrieben. Die Fig. 4A und 4B sind eine Layout- und eine Schnittansicht für dieses DRAM-Bauteil.The memory device according to the first embodiment is described below. FIGS. 4A and 4B are a layout and a cross-sectional view for this DRAM component.

Das Speicherbauteil umfasst einen Feldoxidfilm, der auf dem Isolationsbe­ reich eines p-Halbleitersubstrats 30 ausgebildet ist; einen ersten und einen zweiten Fremdstoffdiffusionsbereich 32a und 32b, die im aktiven Be­ reich des Halbleitersubstrats 30 ausgebildet sind, wie durch den Feldoxid­ film 31 festgelegt; einen Gateisolierfilm 33, der auf einem Kanalbereich zwischen dem ersten und zweiten Fremdstoffdiffusionsbereich 32a und 32b ausgebildet ist; ein unteres Gate 34b, das in Kontakt mit dem ersten Fremd­ stoffdiffusionsbereich 32a ausgebildet ist; eine auf dem unteren Gate 34b ausgebildete dielektrische Schicht 35; ein auf der dielektrischen Schicht 35 ausgebildetes oberes Gate 34a; einen ersten Zwischenisolierfilm 36, der mit einem Wortleitungskontaktloch 26 an einer Seite des oberen Gates 34a ausgebildet ist; eine Wortleitung 22, die in Kontakt mit dem oberen Gate 34a durch das Wortleitungskontaktloch 26 hindurch ausgebildet ist; einen zweiten Zwischenisolierfilm 37, der auf der gesamten Fläche einschließlich der Wortleitung 22 ausgebildet ist; und eine Bitleitung 21 rechtwinklig zur Wortleitung 22, die in Kontakt mit dem zweiten Fremdstoffdiffusionsbereich 32b durch ein Bitleitungskontaktloch 25 hindurch ausgebildet ist, das so ausgebildet ist, dass es gegen das obere und untere Gate 34a und 34b ein­ schließlich der Wortleitung 22 isoliert ist.The memory device includes a field oxide film formed on the isolation region of a p-type semiconductor substrate 30 ; a first and a second impurity diffusion region 32 a and 32 b, which are formed in the active region of the semiconductor substrate 30 , as defined by the field oxide film 31 ; a gate insulating film 33 which is formed on a channel region between the first and second impurity diffusion regions 32 a and 32 b; a lower gate 34 b formed in contact with the first foreign matter diffusion region 32 a; one on the bottom gate 34 b formed dielectric layer 35; an upper gate 34 a formed on the dielectric layer 35 ; a first intermediate insulating film 36 which is formed with a word line contact hole 26 on one side of the upper gate 34 a; a word line 22 which is formed in contact with the upper gate 34 a through the word line contact hole 26 ; a second intermediate insulating film 37 formed on the entire surface including the word line 22 ; and a bit line 21 perpendicular to the word line 22 , which is formed in contact with the second impurity diffusion region 32 b through a bit line contact hole 25 which is formed so that it insulates the upper and lower gates 34 a and 34 b including the word line 22 is.

Nun wird ein Verfahren zum Herstellen dieses Speicherbauteils gemäß dem Ausführungsbeispiel der Erfindung beschrieben.Now, a method of manufacturing this memory device according to the Embodiment of the invention described.

Die Fig. 5A bis 5E sind Schnittansichten zum Veranschaulichen aufeinander­ folgender Herstellschritte für dieses DRAM-Bauteil. FIGS. 5A to 5E are sectional views illustrating sequential fabrication steps for this DRAM component.

Wie es in Fig. 5A dargestellt ist, wird der Feldoxidfilm 31 durch eine Wärmebehandlung in O₂-Umgebung unter Verwendung eines Kontaktfleck-Oxid­ films und eines Nitridfilms als Maske zum Verhindern von Oxidation auf einem Isolierbereich des Halbleitersubstrats 30 hergestellt. Auf dem akti­ ven Bereich des Halbleitersubstrats 30 wird ein Gateisolierfilm 33 herge­ stellt. Ein zweites Kontaktloch 27 wird durch selektives Entfernen des Gateisolierfilms 33 benachbart zum Feldoxidfilm 31 hergestellt.As shown in FIG. 5A, the field oxide film 31 is formed by heat treatment in an O ₂ environment using a pad oxide film and a nitride film as a mask for preventing oxidation on an insulating region of the semiconductor substrate 30 . A gate insulating film 33 is produced on the active region of the semiconductor substrate 30 . A second contact hole 27 is made by selectively removing the gate insulating film 33 adjacent to the field oxide film 31 .

Wie es in Fig. 5B dargestellt ist, wird ein erster Fremdstoffdiffusionsbe­ reich 32a durch Ionenimplantation durch Fremdstoffe, die den zum Leitungs­ typ des Halbleitersubstrats 30 entgegengesetzten Leitungstyp ergeben, dort hergestellt, wo das zweite Gatekontaktloch ausgebildet ist. Dann wird auf der gesamten Flache in Kontakt mit dem ersten Fremdstoffdiffusionsbereich 32a eine erste Polysiliziumschicht 28a hergestellt, um das zweite Gate 34b auszubilden. Auf der ersten Polysiliziumschicht 28a wird eine dielektrische Schicht 35 mit bestimmter Dicke und einer Dielektrizitätskonstante von 3,0 oder mehr unter Verwendung eines Siliziumoxidfilms mit einer Dicke von 50- 1000 Å hergestellt. Die Dicke und die Dielektrizitätskonstante der dielek­ trischen Schicht 35 müssen so ausgebildet sein, dass eine Spannung V1 von 0,1 oder mehr im unteren Gate 34b induziert wird. Die Spannung V1 von 0,1 oder mehr bezieht sich auf die an ein oberes Gate 34a angelegte Spannung. Auf der dielektrischen Schicht 35 wird eine Polysiliziumschicht 28b herge­ stellt, um das erste Gate 34a zu bilden.As shown in Fig. 5B, a first foreign substance diffusion region 32 a is produced by ion implantation by foreign substances, which result in the opposite conduction type to the conduction type of the semiconductor substrate 30 , where the second gate contact hole is formed. Then a first polysilicon layer 28 a is produced on the entire surface in contact with the first impurity diffusion region 32 a in order to form the second gate 34 b. On the first polysilicon layer 28 a, a dielectric layer 35 with a certain thickness and a dielectric constant of 3.0 or more is produced using a silicon oxide film with a thickness of 50-1000 Å. The thickness and the dielectric constant of the dielectric layer 35 must be formed such that a voltage V1 of 0.1 or more is induced in the lower gate 34 b. The voltage V1 of 0.1 or more refers to the voltage applied to an upper gate 34 a. On the dielectric layer 35, polysilicon layer 28 b provides Herge to the first gate 34 to form a.

Ferner werden, wie es in Fig. 5C dargestellt ist, die zweite Polysilizium­ schicht 28b, die dielektrische Schicht 35 und die erste Polysiliziumschicht 28a selektiv geätzt, um ein oberes und ein unteres Gate 34a und 34b herzu­ stellen, die voneinander getrennt sind, jedoch übereindergestapelt sind.Furthermore, as shown in Fig. 5C, the second polysilicon layer 28 b, the dielectric layer 35 and the first polysilicon layer 28 a are selectively etched to produce an upper and a lower gate 34 a and 34 b, which are separated from each other are, but are stacked on top of each other.

Wie es in Fig. 5D dargestellt ist, wird der erste Zwischenisolierfilm 36 selektiv geätzt, um das Wortleitungskontaktloch 26 herzustellen.As shown in FIG. 5D, the first intermediate insulating film 36 is selectively etched to form the word line contact hole 26 .

Wie es in Fig. 5E dargestellt ist, wird leitendes Material auf der gesamten Oberfläche des Wortleitungskontakts 26 abgeschieden und gemustert, um die Wortleitung 22 auszubilden. Auf der gesamten Fläche einschließlich der Wortleitung 22 wird der zweite Zwischenisolierfilm 37 hergestellt. Ansch­ ließend werden der zweite Zwischenisolierfilm 37 und der erste Zwischeniso­ lierfilm 36 teilweise entfernt, um das Bitleitungskontaktloch 25 herzustel­ len.As shown in FIG. 5E, conductive material is deposited and patterned on the entire surface of the word line contact 26 to form the word line 22 . The second intermediate insulating film 37 is formed on the entire surface including the word line 22 . Then, the second intermediate insulating film 37 and the first intermediate insulating film 36 are partially removed to produce the bit line contact hole 25 .

Der zweite Fremdstoffdiffusionsbereich 32b wird durch Ionenimplantation von Fremdstoffen in das Halbleitersubstrat 30 dort, wo das Bitleitungskontakt­ loch 25 ausgebildet ist, hergestellt. The second impurity diffusion region 32 b is produced by ion implantation of impurities in the semiconductor substrate 30 where the bit line contact hole 25 is formed.

Auf der gesamten Oberfläche einschließlich des Bitleitungskontaktlochs 25 wird leitendes Material abgeschieden und gemustert, um die Bitleitung 31 herzustellen.Conductive material is deposited and patterned on the entire surface including the bit line contact hole 25 to produce the bit line 31 .

Nachfolgend wird ein anderes Speicherbauteil gemäß dem ersten Ausführungs­ beispiel beschrieben.Below is another memory device according to the first embodiment example described.

Die Fig. 6A und 6B sind eine andere Layout- und Schnittansicht eines DRAM- Bauteils gemäß dem ersten Ausführungsbeispiel. FIGS. 6A and 6B are a different layout and sectional view of a DRAM device according to the first embodiment.

Dieses andere Speicherbauteil gemäß dem ersten Ausführungsbeispiel zeichnet sich dadurch aus, dass das unten liegende untere Gate 34b und der obere Fremdstoffdiffusionsbereich 32a voneinander getrennt sind. Dieses Speicher­ bauteil umfasst den Feldoxidfilm 31, der auf einem Isolierbereich des p- Halbleitersubstrats 30 ausgebildet ist; den ersten und den zweiten Fremd­ stoffdiffusionsbereich 32a und 32b, die auf dem durch den Feldoxidfilm 31 festgelegten aktiven Bereich des Halbleitersubstrats 30 ausgebildet sind; den Gateisolierfilm 33, der auf dem Kanalbereich zwischen dem ersten und zweiten Fremdstoffdiffusionsbereich 32a und 32b ausgebildet ist; das zweite Gate 34b, das auf dem Gateisolierfilm 33 ausgebildet ist; eine Fremdstoff­ diffusionsbereich-Kontaktschicht 38, die in Kontakt mit dem ersten Fremd­ stoffdiffusionsbereich 32a und dem unteren Gate 34b ausgebildet ist; die dielektrische Schicht 35, die auf der Fremdstoffdiffusionsbereich-Kontakt­ schicht 38 ausgebildet ist; das obere Gate 34a, das auf der dielektrischen Schicht 35 ausgebildet ist; den ersten Zwischenisolierfilm 36, der mir einem Wortleitungskontaktloch 26 an einer Seite des ersten Gates 34a ausge­ bildet ist; eine Wortleitung 22, die in Kontakt mit dem oberen Gate 34a durch das Wortleitungskontaktloch 26 ausgebildet ist; den zweiten Zwischen­ isolierfilm 37, der auf der gesamten Fläche einschließlich der Wortleitung 22 ausgebildet ist; und die Bitleitung rechtwinklig zu den Wortleitungen 22, die durch das Bitleitungskontaktloch 25 hindurch, das so ausgebildet ist, dass es gegen das obere und untere Gate 34a und 34b einschließlich der Wortleitung 22 isoliert ist, mit dem zweiten Fremdstoffdiffusionsbereich 32b in Kontakt steht.This other memory component according to the first exemplary embodiment is distinguished in that the lower gate 34 b located below and the upper foreign substance diffusion region 32 a are separated from one another. This memory component comprises the field oxide film 31 , which is formed on an insulating region of the p-type semiconductor substrate 30 ; the first and second foreign matter diffusion regions 32 a and 32 b formed on the active region of the semiconductor substrate 30 defined by the field oxide film 31 ; the gate insulating film 33 formed on the channel region between the first and second impurity diffusion regions 32 a and 32 b; the second gate 34 b formed on the gate insulating film 33 ; a foreign matter diffusion area contact layer 38 formed in contact with the first foreign matter diffusion area 32 a and the lower gate 34 b; the dielectric layer 35 formed on the impurity diffusion region contact layer 38 ; the upper gate 34 a, which is formed on the dielectric layer 35 ; the first intermediate insulating film 36 , which is formed with a word line contact hole 26 on one side of the first gate 34 a; a word line 22 which is formed in contact with the upper gate 34 a through the word line contact hole 26 ; the second intermediate insulating film 37 formed on the entire surface including the word line 22 ; and the bit line perpendicular to the word lines 22 , which is in contact with the second impurity diffusion region 32 b through the bit line contact hole 25 , which is formed in such a way that it is insulated from the upper and lower gates 34 a and 34 b, including the word line 22 .

Nachfolgend wird ein Verfahren zum Herstellen dieses anderen Speicherbau­ teils gemäß dem Ausführungsbeispiel beschrieben.The following is a method of manufacturing this other memory structure partly described according to the embodiment.

Die Fig. 7A bis 7E sind Schnittansichten anderer aufeinanderfolgender Her­ stellschritte für das vorstehend beschriebene DRAM-Bauteil. FIGS. 7A to 7E are sectional views of other consecutive Her alternate steps for the above-described DRAM component.

Als erstes wird, wie es in Fig. 7A dargestellt ist, der Feldoxidfilm 31 durch eine Wärmebehandlung in O₂-Umgebung unter Verwendung eines Oxidfilms und eines Nitridfilms als Maske zum Verhindern von Oxidati­ on auf dem Isolierbereich des Halbleitersubstrats 30 hergestellt. Auf dem Halbleitersubstrat 30 wird in dem durch den Feldoxidfilm 31 festgelegten aktiven Bereich ein Gateisolierfilm 33 hergestellt.First, as shown in FIG. 7A, the field oxide film 31 is formed by heat treatment in an O ₂ environment using an oxide film and a nitride film as a mask for preventing oxidation on the insulating region of the semiconductor substrate 30 . A gate insulating film 33 is formed on the semiconductor substrate 30 in the active region defined by the field oxide film 31 .

Dann wird auf dem Gateisolierfilm 33 die erste Polysiliziumschicht 28a hergestellt. Durch Mustern dieser ersten Polysiliziumschicht 28a wird das zweite Gate 34b hergestellt. Anschließend werden der erste und der zweite Fremdstoffdiffusionsbereich 32a und 32b durch Ionenimplantation von Fremd­ stoffen wie P und As im Fall einer NMOS-Struktur und von B und Sb im Fall einer PMOS-Struktur unter Verwendung des zweiten Gates 34b als Maske herge­ stellt.Then the first polysilicon layer 28 a is produced on the gate insulating film 33 . The second gate 34 b is produced by patterning this first polysilicon layer 28 a. Subsequently, the first and second foreign matter diffusion regions 32 a and 32 b are produced by ion implantation of foreign substances such as P and As in the case of an NMOS structure and of B and Sb in the case of a PMOS structure using the second gate 34 b as a mask .

Wie es in Fig. 7B dargestellt ist, wird der Oxidfilm 39 mit einer Dicke, die größer als die des unteren Gates 34b ist, auf der gesamten Fläche aus­ schließlich dem ersten Fremdstoffdiffusionsbereich 32a hergestellt.As shown in Fig. 7B, the oxide film 39 is made with a thickness that is greater than that of the lower gate 34 b, on the entire surface, finally from the first impurity diffusion region 32 a.

Wie es in Fig. 7C dargestellt ist, wird auf dem zweiten Gate 34b die Fremd­ stoffdiffusionsbereich-Kontaktschicht 38 durch chemische Dampfniederschla­ gung bei niedrigem Druck (LPCVD) so auf dem unteren Gate 34b hergestellt, dass sie in Kontakt mit dem ersten Fremdstoffdiffusionsbereich 32a steht. Diese Fremdstoffdiffusionsbereich-Kontaktschicht 38 hat dieselbe Höhe wie der Oxidfilm 39. Jedoch ist die Höhe dieser Fremdstoffdiffusionsbereich- Kontaktschicht 35 aufgrund des an einer Seite angeordneten Feldoxidfilms 31 nicht gleichmäßig.As shown in FIG. 7C, the impurity diffusion region contact layer 38 is formed on the second gate 34 b by low pressure chemical vapor deposition (LPCVD) on the lower gate 34 b so that it is in contact with the first impurity diffusion region 32 a stands. This impurity diffusion area contact layer 38 has the same height as the oxide film 39 . However, the height of this impurity diffusion area contact layer 35 is not uniform due to the field oxide film 31 arranged on one side.

Anschließend wird auf der Fremdstoffdiffusionsbereich-Kontaktschicht 38 eine dielektrische Schicht 35 mit bestimmter Dicke und einer Dielektrizi­ tätskonstante von 3,0 oder mehr unter Verwendung eines Siliziumoxidfilms mit einer Dicke von 50-1000 Å hergestellt. Die Dicke und die Dielektrizi­ tätskonstante der dielektrischen Schicht 35 müssen so ausgebildet sein, dass eine Spannung V1 von 0,1 oder mehr im unteren Gate 34b induziert wird. Die Spannung V1 von 0,1 oder mehr bezieht sich auf die an das oberes Gate 34a angelegte Spannung. Auf der dielektrischen Schicht 35 wird eine zweite Polysiliziumschicht 28b zum Herstellen des oberen Gates 34a hergestellt. Then, on the impurity diffusion region contact layer 38, a dielectric layer 35 having a certain thickness and a dielectric constant of 3.0 or more is formed by using a silicon oxide film having a thickness of 50-1000 Å. The thickness and the dielectric constant of the dielectric layer 35 must be formed such that a voltage V1 of 0.1 or more is induced in the lower gate 34 b. The voltage V1 of 0.1 or more refers to the voltage applied to the upper gate 34 a. On the dielectric layer 35 , a second polysilicon layer 28 b for producing the upper gate 34 a is produced.

Die zweite Polysiliziumschicht 28b, die dielektrische Schicht 35 und die Fremdstoffdiffusionsbereich-Kontaktschicht 38 werden zum Herstellen des oberen und unteren Gates 34a und 34b, die voneinander getrennt sind, jedoch übereinandergestapelt sind, selektiv geätzt.The second polysilicon layer 28 b, the dielectric layer 35 and the impurity diffusion region contact layer 38 are selectively etched to produce the upper and lower gates 34 a and 34 b, which are separated from one another but stacked one above the other.

Wie in Fig. 7D dargestellt ist, wird der erste Zwischenisolierfilm 36 geätzt, um das Wortleitungskontaktloch 26 herzustellen.As shown in FIG. 7D, the first intermediate insulating film 36 is etched to form the word line contact hole 26 .

Wie es in Fig. 7E dargestellt ist, wird leitendes Material auf der gesamten Oberfläche einschließlich des Wortleitungskontaktlochs 26 abgeschieden und gemustert, um die Wortleitung 22 herzustellen.As shown in FIG. 7E, conductive material is deposited and patterned on the entire surface including the word line via 26 to form the word line 22 .

Auf der gesamten Fläche einschließlich der Wortleitung 22 wird der zweite Zwischenisolierfilm 37 hergestellt. Dann werden der zweite Zwischenisolier­ film 37, der erste Zwischenisolierfilm 36 und der Oxidfilm 39 selektiv entfernt, um das Bitleitungskontaktloch 25 herzustellen. Ein leitendes Material wird abgeschieden und gemustert, um die Bitleitung 21 zu erzeugen.The second intermediate insulating film 37 is formed on the entire surface including the word line 22 . Then, the second intermediate insulating film 37 , the first intermediate insulating film 36 and the oxide film 39 are selectively removed to produce the bit line contact hole 25 . A conductive material is deposited and patterned to create bit line 21 .

Das Einschreiben, Lesen und Auffrischen von Daten bei einem Speicherbauteil gemäß dem ersten Ausführungsbeispiel kann abhängig von der Spannung, wie sie im Bereitschaftszustand an die Bitleitung und die Wortleitung angelegt wird, in zwei Funktionsschritte eingeteilt werden.The writing, reading and refreshing of data in a memory component according to the first embodiment, depending on the voltage, such as they are applied to the bit line and the word line in the standby state will be divided into two functional steps.

Zunächst wird unter Bezugnahme auf die Fig. 8A, 8B und 8C ein Funktions­ schritt des Speicherbauteile gemäß dem ersten Ausführungsbeispiel beschrie­ ben.First, a functional step of the memory device according to the first embodiment will be described with reference to FIGS. 8A, 8B and 8C.

Allgemein gesagt, wird im Bereitschaftszustand eine Massepotentialspannung VG oder eine niedere Spannung VL des Halbleitersubstrats 30 an die Wortlei­ tung 22 angelegt, damit sich der Zellentransistor im abgeschalteten Zustand befindet. Im Ergebnis ist die Drainelektrode 24b elektrisch von der Bitlei­ tung 21 getrennt.Generally speaking, in the standby state, a ground potential voltage VG or a low voltage VL of the semiconductor substrate 30 is applied to the word line 22 so that the cell transistor is in the off state. As a result, the drain electrode 24 b is electrically separated from the bit line 21 .

Unter Bezugnahme auf Fig. 8A werden Funktionsschritte zum Einschreiben von Daten beschrieben.Functional steps for writing data are described with reference to FIG. 8A.

Der Einschreibvorgang für den logischen Wert "1" ist der folgende. The writing process for the logical value "1" is as follows.  

An die Bitleitung 21 wird eine hohe Spannung VH von 5 V angelegt, und die Wortleitung 22 wird ausgewählt, so dass eine Schreibspannung von 2,5 V (Spannung über einer Schwellenspannung, die einen Zellentransistor betrei­ ben kann) an das obere Gate 23a angelegt wird. Im Ergebnis wird die hohe Spannung VH im unteren Gate 23b und der mit diesem verbundenen Drainelek­ trode 24b durch kapazitive Kopplung induziert. So bleibt der abgeschaltete Zustand des Zellentransistors aufrechterhalten.A high voltage VH of 5 V is applied to the bit line 21 , and the word line 22 is selected so that a write voltage of 2.5 V (voltage above a threshold voltage that can operate a cell transistor) is applied to the upper gate 23 a becomes. As a result, the high voltage VH in the lower gate 23 b and the drain electrode 24 b connected to it is induced by capacitive coupling. In this way, the switched-off state of the cell transistor is maintained.

Wenn die an die Wortleitung 22 angelegte Spannung den niedrigen Wert der Massepotentialspannung von 0 V erreicht, erreicht das Elektronenpotential der mit dem unteren Gate 23b durch kapazitive Kopplung verbundenen Drain­ elektrode 24b den niedrigen Wert der Massepotentialspannung. Daher steigt die Spannung zwischen der Sourceelektrode 24a und der Drainelektrode 24b auf den hohen Wert von 5 V an, was eine Durchschaltspannung bildet. Im Ergebnis wird die Elektronenenergie -qVG für die Drainelektrode 24b höher als die Elektronenenergie -qVH für die Bitleitung 21, so dass Elektronen vom unteren Gate 23b zur Bitleitung 21 fließen. Durch diesen Elektronen­ fluss zur Bitleitung 21 nimmt die Spannung der Drainelektrode 24b erneut den hohen Wert von 5 V ein.When the voltage applied to the word line 22 reaches the low value of the ground potential voltage of 0 V, the electron potential of the drain electrode 24 b connected to the lower gate 23 b by capacitive coupling reaches the low value of the ground potential voltage. Therefore, the voltage between the source electrode 24 a and the drain electrode 24 b rises to the high value of 5 V, which forms a switching voltage. As a result, the electron energy -qVG for the drain electrode 24 b becomes higher than the electron energy -qVH for the bit line 21 , so that electrons flow from the lower gate 23 b to the bit line 21 . Through this electron flow to the bit line 21 , the voltage of the drain electrode 24 b again takes the high value of 5 V.

Wie vorstehend angegeben, wird, da das Elektronenpotential der Bitleitung mit dem der Drainelektrode 24b gleich wird, wenn die Spannung der Drain­ elektrode 24b hoch ist, keine Ladung mehr übertragen, und es wird eine Ladung angesammelt, die der Spannung -VH an den beiden Anschlüssen des Kondensators entspricht.As stated above, since the electron potential of the bit line to the b of the drain electrode 24 is the same when the voltage of the drain electrode 24 b is high, no longer transfer any load, and it is accumulated a charge that the voltage VH to the corresponds to both connections of the capacitor.

Wenn die Spannung an der Bitleitung 21 den niedrigen Wert von 1/2VH er­ reicht, während die Massepotentialspannung an der Wortleitung 22 beibehal­ ten wird, befindet sich der Zellentransistor im eingeschalteten Zustand, und die potentielle Energie -qVG hinsichtlich der Drainelektrode 24b wird niedriger als die potentielle Energie -1/2qVH betreffend die Bitleitung 21. Demgemäß fließen Elektronen von der Bitleitung 21 zum zweiten Gate 23b.When the voltage on the bit line 21 to the low value of 1 / 2VH it extends, while the ground potential voltage is ten beibehal on the word line 22, the cell transistor in the on state, and the potential energy -qVG located with respect to the drain electrode 24 b is lower than the potential energy -1 / 2qVH regarding the bit line 21 . Accordingly, electrons flow from the bit line 21 to the second gate 23 b.

Wenn Elektronen zum zweiten Gate 23b fließen, erreicht die Spannung an demselben den niedrigen Wert von 1/2VH, so dass die potentielle Elektro­ nenenergie betreffend die Bitleitung 21 dieselbe wie die betreffend die Drainelektrode 24b ist. Demgemäß wird keine Ladung mehr übertragen, und der Zellentransistor gelangt in den ausgeschalteten Zustand. When electrons flow to the second gate 23 b, the voltage thereon reaches the low value of 1 / 2VH, so that the potential electrical energy relating to the bit line 21 is the same as that relating to the drain electrode 24 b. Accordingly, no more charge is transferred and the cell transistor goes off.

Dabei werden Daten entsprechend -1/2VH in den Kondensator eingespeichert. Die Daten verbleiben, bis der Datenlesevorgang ausgeführt wird.Data is stored in the capacitor corresponding to -1 / 2VH. The data remains until the data read operation is carried out.

Dar Schreibvorgang für den logischen Wert "0" ist der folgende.The write operation for the logic value "0" is as follows.

An die Bitleitung 21 wird die Massepotentialspannung oder die niedrige Spannung VL angelegt, und die Wortleitung 22 wird ausgewählt, so dass eine Schreibspannung VH von 2,5 V (Spannung über der Schwellenspannung zum Be­ treiben eines Zellentransistors) am oberen Gate 23a anliegt. Im Ergebnis wird die hohe Spannung VH im unteren Gate 23b und der mit diesem verbunde­ nen Drainelektrode 24b durch kapazitive Kopplung induziert. So bleibt der ausgeschaltete Zustand des Zeilentransistors aufrechterhalten.The ground potential voltage or the low voltage VL is applied to the bit line 21 , and the word line 22 is selected so that a write voltage VH of 2.5 V (voltage above the threshold voltage for operating a cell transistor) is present at the upper gate 23 a. As a result, the high voltage VH in the lower gate 23 b and the drain electrode 24 b connected thereto is induced by capacitive coupling. In this way, the switched-off state of the line transistor is maintained.

Wenn die an die Wortleitung 22 angelegte Spannung den niedrigen Wert der Massepotentialspannung von 0 V erreicht, erreicht das elektrische Potential der mit dem unteren Gate 23b durch kapazitive Kopplung verbundenen Drain­ elektrode 24b den niedrigen Wert des Massepotentials. Daher entspricht die Spannung an der Source und der Drainelektrode 24a und 24b entweder derjeni­ gen am unteren Gate 23b oder sie ist höher, so dass der Zellentransistor im ausgeschalteten Zustand verbleiben muss. D. h., das der Pfad zwischen der Sourceelektrode 24a und der Drainelektrode 24b unterbrochen ist. Wenn in dieser Situation die an die Wortleitung 22 angelegte Spannung den niedrigen Wert der Massepotentialspannung von 0 V erreicht, erreicht die Spannung an der mit dem unteren Gate 23b verbundenen Drainelektrode 24b den niedrigen Wert der Massepotentialspannung. Demgemäß befindet sich der Zellentransis­ tor weiterhin im ausgeschalteten Zustand.When the voltage applied to the word line 22 reaches the low value of the ground potential voltage of 0 V, the electrical potential of the drain electrode 24 b connected to the lower gate 23 b by capacitive coupling reaches the low value of the ground potential. Therefore, the voltage at the source and the drain electrode 24 a and 24 b either corresponds to that at the lower gate 23 b or it is higher, so that the cell transistor must remain in the off state. That is, the path between the source electrode 24 a and the drain electrode 24 b is interrupted. In this situation, when the voltage applied to the word line 22 reaches the low value of the ground potential voltage of 0 V, the voltage at the drain electrode 24 b connected to the lower gate 23 b reaches the low value of the ground potential voltage. Accordingly, the cell transistor is still in the off state.

Demgemäß wird der 0 V entsprechende Datenwert in den Kondensator eingespei­ chert. Der Datenwert verbleibt, bis der Datenlesevorgang ausgeführt wird.Accordingly, the data value corresponding to 0 V is fed into the capacitor chert. The data value remains until the data read is performed.

Nachfolgend werden unter Bezugnahme auf Fig. 8 Datenleseschritte beschrie­ ben.Data reading steps will be described below with reference to FIG. 8.

Der Lesevorgang für der logischen Wert "1" ist der folgende.The read operation for the logical value "1" is as follows.

Als erstes wird die Bitleitung 21 vorab geladen, und an die vorab geladene Bitleitung 21 wird eine Bezugsspannung 1/2VH von 2,5 V angelegt. Dann wird die Wortleitung 22 ausgewählt, wodurch eine Lesespannung VH' von 2,5 V (Spannung über einer Schwellenspannung, die einen Zellentransistor betrei­ ben kann) im Bereitschaftszustand der Wortleitung 22 mit der Spannung 0 V an das obere Gate 23a angelegt wird. Wenn im unteren Gate 23b der logische Wert "1" eingespeichert ist, wird in ihm und der mit dem unteren Gate 23b durch kapazitive Kopplung verbundenen Drainelektrode 24b eine hohe Spannung von 1/2VH + VH' von 5 V induziert. Im Ergebnis gelangt der Zellentransis­ tor in den eingeschalteten Zustand.First, the bit line 21 is precharged, and the bit line 21 pre-loaded with a reference voltage 1/2 VH is applied from 2.5 V. Then the word line 22 is selected, whereby a read voltage VH 'of 2.5 V (voltage above a threshold voltage that can operate a cell transistor ben) in the ready state of the word line 22 with the voltage 0 V is applied to the upper gate 23 a. If the lower gate 23 b, the logic value "1" is stored, is induced with the bottom gate 23 b b a high voltage of 1 / 2VH + VH 'of 5 V by capacitive coupling connected to the drain electrode 24 in it and the. As a result, the cell transistor turns on.

Wie vorstehend angegeben, wird, wenn der Zellentransistor in den einge­ schalteten Zustand gelangt, die potentielle Energie -1/2VH betreffend die Bitleitung 21 höher als die potentielle Elektronenenergie -q(1/2VH + VH') betreffend die Drainelektrode 24b. Demgemäß fließen Elektronen von der Bitleitung 21 zur Drainelektrode 24b, und dann wird eine VH' entsprechende Ladung an die Bitleitung 21 gegeben.As indicated above, the potential energy when the cell transistor enters the ON state, -1 / 2VH on the bit line 21 is higher than the potential electron energy -q (1 / 2VH + VH ') on the drain electrode 24 b. Accordingly, electrons flow from the bit line 21 to the drain electrode 24 b, and then a charge corresponding to VH 'is given to the bit line 21 .

Außerdem erreicht die Spannung der Drainelektrode 24b den niedrigen Wert von 1/2VH, so dass die Spannung der Bitleitung 21 mit der Spannung 1/2VH der Drainelektrode 24b übereinstimmt. Daher wird keine Ladung mehr übertra­ gen, und im Kondensator ist eine Ladung angesammelt, die der Spannung VH' - 1/2VH entspricht. Außerdem gelangt der Zellentransistor in den ausge­ schalteten Zustand.In addition, the voltage reaches the drain electrode 24 b is as low as 1 / 2VH, the voltage of the bit line 21 that b coincides with the voltage half VH of the drain electrode 24th Therefore, no more charge is transmitted and a charge corresponding to the voltage VH '- 1 / 2VH is accumulated in the capacitor. In addition, the cell transistor is switched off.

Danach erreicht, wenn die Spannung an der Wortleitung 22 den niedrigen Wert der Massepotentialspannung VG erreicht, die Spannung am zweiten Gate 23b, d. h. die Spannung an der Drainelektrode 24b, den niedrigen Wert von 0 V, entsprechend 1/2VH - VH'. Der Zellentransistor befindet sich weiterhin im abgeschalteten Zustand.Thereafter, when the voltage on word line 22 reaches the low value of ground potential voltage VG, the voltage on second gate 23 b, ie the voltage on drain electrode 24 b, reaches the low value of 0 V, corresponding to 1 / 2VH-VH '. The cell transistor is still in the switched-off state.

Der Lesevorgang für den logischen Wert "0" ist der folgende.The read operation for the logical value "0" is as follows.

Als erstes wird dann, wenn ein dem logischen Wert "0" entsprechender Daten­ wert im unteren Gate 23b abgespeichert ist, die Bitleitung 21 vorab gela­ den, und an die vorab geladene Bitleitung 21 wird eine Bezugsspannung 1/2VH von 2,5 V angelegt. Dann wird die Wortleitung 22 ausgewählt, so dass eine Lesespannung VH' von 2,5 V (Spannung über einer Schwellenspannung, die den Zellentransistor betreiben kann) im Bereitschaftszustand der Wortlei­ tung 22 mit der Spannung 0 V an das obere Gate 23a angelegt wird. Wenn die Lesespannung an das obere Gate 23a angelegt wird, wird im unteren Gate 23b und der mit ihm durch kapazitive Kopplung verbundenen Drainelektrode 24b die hohe Spannung VH' induziert. Im Ergebnis gelangt der Zellentransistor in den ausgeschalteten Zustand.First, when a logic value "0" corresponding data value is stored in the lower gate 23 b, the bit line 21 is pre-gela to, and to the pre-loaded bit line 21 is a reference voltage 1/2 VH of 2.5V created. Then the word line 22 is selected so that a read voltage VH 'of 2.5 V (voltage above a threshold voltage that can operate the cell transistor) in the ready state of the word line 22 with the voltage 0 V is applied to the upper gate 23 a. When the read voltage is applied to the upper gate 23 a, the high voltage VH 'is induced in the lower gate 23 b and the drain electrode 24 b connected to it by capacitive coupling. As a result, the cell transistor is turned off.

Dabei erreicht, wenn die an die Wortleitung 22 angelegte Spannung den nie­ drigen Wert 0 V der Massepotentialspannung erreicht, die Spannung der mit dem unteren Gate 23b verbundenen Drainelektrode 24b die Massepotentialspan­ nung. Im Ergebnis wird die Spannung an der Sourceelektrode 24a oder der Drainelektrode 24b mit der am unteren Gate 23b identisch, oder sie ist höher, so dass sich der Zellentransistor im ausgeschalteten Zustand befin­ det und der Pfad zwischen der Sourceelektrode 24a und der Drainelektrode 24b unterbrochen ist.Here, when the voltage applied to the word line 22 reaches the never-ending value 0 V of the ground potential voltage, the voltage of the drain electrode 24 b connected to the lower gate 23 b reaches the ground potential voltage. As a result, the voltage at the source electrode 24 a or the drain electrode 24 b is identical to that at the lower gate 23 b, or it is higher, so that the cell transistor is in the off state and the path between the source electrode 24 a and the drain electrode 24 b is interrupted.

D. h., dass ein 0 V entsprechender Datenwert in den Kondensator eingespei­ chert ist. Der Datenwert verbleibt, bis ein Schreibvorgang oder ein Wieder­ auffrischvorgang ausgeführt wird.This means that a data value corresponding to 0 V is fed into the capacitor chert is. The data value remains until a write or a re refreshing process is carried out.

Nachfolgend wird unter Bezugnahme auf Fig. 8C ein Datenauffrischvorgang beschrieben.A data refresh operation will be described below with reference to Fig. 8C.

Der Datenwert in einer DRAM-Zelle geht verloren, wenn er nicht periodisch aufgefrischt wird.The data value in a DRAM cell is lost if it is not periodic is refreshed.

Der Datenauffrischvorgang bei der Erfindung ist ähnlich einem Datenschreib­ vorgang, wobei Binärcodes in einer Speicherzelle verwendet werden.The data refresh process in the invention is similar to data writing operation using binary codes in a memory cell.

Im Bereitschaftszustand liegt die Massepotentialspannung VG oder die nie­ drige Spannung VL des Halbleitersubstrats an der Wortleitung 22 an. Außer­ dem befindet sich der Zellentransistor im ausgeschalteten Zustand, und die Drainelekrode 24b ist elektrisch von der Bitleitung 21 getrennt.In the standby state, the ground potential voltage VG or the low voltage VL of the semiconductor substrate is present on the word line 22 . In addition, the cell transistor is in the off state and the drain electrode 24 b is electrically isolated from the bit line 21 .

Nach dem Ausführen eines Datenlesevorgangs entsprechend dem logischen Wert "1" oder "0" mittels der Durchschaltspannung von 5 V wird ein Datenschreib­ vorgang entsprechend dem logischen Wert "1" wie folgt ausgeführt.After performing a data read according to the logical value "1" or "0" using the switching voltage of 5 V becomes a data write process according to the logic value "1" as follows.

Als erstes wird eine hohe Spannung VH von 5 V an die Bitleitung 21 ange­ legt, und die Wortleitung 22 wird ausgewählt, so dass eine Schreibspannung VH' von 2,5 V (Spannung über einer Schwellenspannung, die den Zellentran­ sistor betreiben kann) an das obere Gate 23a angelegt wird. Im Ergebnis wird im unteren Gate 23b und in der mit ihm durch kapazitive Kopplung ver­ bundenen Drainelektrode 24b die hohe Spannung VH' induziert. So bleibt der abgeschaltete Zustand des Zellentransistors aufrechterhalten.First, a high voltage VH of 5 V is applied to the bit line 21 and the word line 22 is selected so that a write voltage VH 'of 2.5 V (voltage above a threshold voltage that can operate the cell transistor) to the upper gate 23 a is created. As a result, the high voltage VH 'is induced in the lower gate 23 b and in the drain electrode 24 b connected to it by capacitive coupling. In this way, the switched-off state of the cell transistor is maintained.

Wenn die an die Wortleitung 22 angelegte Spannung den niedrigen Wert der Massepotentialspannung von 0 V erreicht, er reicht die Spannung an der mit dem unteren Gate 23b durch kapazitive Kopplung verbundenen Drainelektrode 24b den niedrigen Wert der Massepotentialspannung.When the voltage applied to the word line 22 reaches the low value of the ground potential voltage of 0 V, the voltage at the drain electrode 24 b connected to the lower gate 23 b by capacitive coupling reaches the low value of the ground potential voltage.

Daher nimmt die Spannung zwischen der Sourceelektrode 24a und der Drain­ elektrode 24b auf den hohen Wert von 5 V zu, der als Durchschaltspannung wirkt. Im Ergebnis fließen, da die potentielle Elektronenenergie -qVG be­ treffend die Drainelektrode 24b höher als die potentielle Elektronenenergie -qVH betreffend die Bitleitung 21 ist, Elektronen vom unteren Gate 23b zur Bitleitung 21. Die Spannung an der Drainelektrode 24b wird erneut dadurch hoch, dass Elektronen zur Bitleitung 21 fließen.Therefore, the voltage between the source electrode 24 a and the drain electrode 24 b increases to the high value of 5 V, which acts as a switching voltage. As a result, since the potential electron energy -qVG regarding the drain electrode 24 b is higher than the potential electron energy -qVH regarding the bit line 21 , electrons flow from the lower gate 23 b to the bit line 21 . The voltage at the drain electrode 24 b becomes high again because electrons flow to the bit line 21 .

Wie vorstehend angegeben, wird, da das Elektronenpotential für die Bitlei­ tung 21 mit dem für die Drainelektrode 21 identisch wird, wenn die Spannung an der Drainelektrode 24b hoch ist, keine Ladung mehr übertragen, und es ist eine Ladung angesammelt, die der Spannung -VH zwischen den beiden An­ schlüssen des Kondensators entspricht.As stated above, since the electron potential for Bitlei device 21 is identical for the drain electrode 21 with which, when the voltage at the drain electrode 24 b is high, no longer transfer any load, and it is accumulated a charge that the voltage - VH between the two connections of the capacitor corresponds.

Wenn die Spannung an der Bitleitung 21 den niedrigen Wert von 1/2VH er­ reicht, während die Massepotentialspannung für die Wortleitung 22 aufrecht­ erhalten wird, gelangt der Zellentransistor in den eingeschalteten Zustand, so dass die potentielle Energie -qVH für die Drainelektrode 24b niedriger als die potentielle Energie -1/2qVH für die Bitleitung 21 wird. Demgemäß fließen Elektronen von der Bitleitung 21 zum unteren Gate 23b.When the voltage on the bit line 21 to the low value of 1 / 2VH it extends, while the ground potential voltage is maintained for the word line 22, the cell transistor enters the ON state, so that the potential energy -qVH for the drain electrode 24 b lower than the potential energy becomes -1 / 2qVH for the bit line 21 . Accordingly, electrons flow from the bit line 21 to the lower gate 23 b.

Wenn Elektronen zum unteren Gate 23b fließen, erreicht die Spannung am zweiten Gene 23b den niedrigen Wert von 1/2VH, so dass die potentielle Elektronenenergie für die Bitleitung 21 mit der für die Drainelektrode 24b übereinstimmt. Daher wird keine Ladung mehr übertragen, und der Zellentran­ sistor gelangt in den ausgeschalteten Zustand.When electrons flow to the lower gate 23 b, the voltage at the second gene 23 b reaches the low value of 1 / 2VH, so that the potential electron energy for the bit line 21 matches that for the drain electrode 24 b. Therefore, no more charge is transferred and the cell transistor goes into the off state.

Dabei wird der -1/2VH entsprechende Datenwert in den Kondensator einge­ speichert. Der Datenwert verbleibt, bis ein Datenlesevorgang ausgeführt wird.The data value corresponding to -1 / 2VH is inserted into the capacitor saves. The data value remains until a data read is performed becomes.

Wach dem Ausführen eines Datenlesevorgangs für den logischen Wert "1" oder "0" bei einer Durchschaltspannung von 5 V wird der dem logischen Wert "0" entsprechende Schreibvorgang wie folgt ausgeführt.Awake reading data for logical value "1" or  "0" at a switching voltage of 5 V, the logical value "0" corresponding write operation is carried out as follows.

Als erstes wird eine hohe Spannung VH von 5 V an die Bitleitung 21 ange­ legt, und die Wortleitung 22 wird ausgewählt, so dass eine Schreibspannung VH von 2,5 V (Spannung über der Schwellenspannung, die den Zellentransistor betreiben kann) an das obere Gate 23a angelegt wird. Im Ergebnis stimmt, da die Spannung zwischen dem unteren Gate 23b und der mit diesem durch kapazi­ tive Kopplung verbundenen Drainelektrode 24b den niedrigen Wert der Masse­ potentialspannung einnimmt, die Spannung mit der Spannung am zweiten Gate 23b überein, oder sie ist höher. So ist der ausgeschaltete Zustand des Zellentransistors aufrechterhalten.First, a high voltage VH of 5 V is applied to bit line 21 and word line 22 is selected so that a write voltage VH of 2.5 V (voltage above the threshold voltage that can operate the cell transistor) is applied to the upper gate 23 a is created. As a result, since the voltage between the lower gate 23 b and the drain electrode 24 b connected to it by capacitive coupling assumes the low value of the ground potential voltage, the voltage matches the voltage at the second gate 23 b, or it is higher. The switched-off state of the cell transistor is thus maintained.

D. h., dass der Pfad zwischen der Sourceelektrode 24a und der Drainelektro­ de 24b unterbrochen ist. Dabei erreicht, wenn die an die Wortleitung 22 angelegte Spannung den niedrigen Wert der Massepotentialspannung von 0 V erreicht, die Spannung der mit dem unteren Gate 23b durch kapazitive Kopp­ lung verbundenen Drainelektrode 24b den niedrigen Wert der Massepotentials­ pannung.That is, the path between the source electrode 24 a and the drain electrode de 24 b is interrupted. When the voltage applied to the word line 22 reaches the low value of the ground potential voltage of 0 V, the voltage of the drain electrode 24 b connected to the lower gate 23 b by capacitive coupling achieves the low value of the ground potential voltage.

Demgemäß verbleibt der Zellentransistor im ausgeschalteten Zustand, und in den Kondensator wird ein 0 V entsprechender Datenwert eingespeichert. Der Datenwert verbleibt, bis der Datenlesevorgang ausgeführt wird.Accordingly, the cell transistor remains in the off state, and in a data value corresponding to 0 V is stored in the capacitor. The Data value remains until the data read is performed.

Entsprechend den vorstehend angegebenen Datenlese- und Datenschreibvorgän­ gen kann ein dem logischen Wert "1" oder "0" entsprechender Datenwert in das untere Gate 23b eingespeichert werden, und der abgespeicherte Datenwert kann nur im Fall des logischen Werts "1" gelesen werden, so dass die Spei­ cherzelle betrieben werden kann.Can accordingly gen the above-mentioned data reading and Datenschreibvorgän a logic value stored "1" or "0" corresponding data value in the lower gate 23 b, and the stored data can be read in the case the logical value "1" only, so that the memory cell can be operated.

Wie es für den Lesezyklus von Fig. 8B dargestellt ist, wird ein der Span­ nung VH von 2,5 V entsprechendes Signal im Fall des logischen Werts "1" an die Bitleitung 21 angelegt. Indessen liegt im Fall des logischen Werts "0" kein Signal an der Bitleitung 21. So kann der eingespeicherte Datenwert erkannt werden.As shown for the read cycle of FIG. 8B, a signal corresponding to the voltage VH of 2.5 V is applied to the bit line 21 in the case of the logic value "1". Meanwhile, in the case of the logic value "0", there is no signal on the bit line 21 . In this way, the stored data value can be recognized.

Die Fig. 9A, 9B und 9C zeigen weitere Funktionsschritte für ein DRAM-Bau­ teil gemäß dem ersten Ausführungsbeispiel. Wie es für den Schreibzyklus in Fig. 9A dargestellt ist, wird die Wortleitung 22 vorab auf 1/2VH aufgela­ den. Dann läuft die Wortleitung 22 von VH auf die Massepotentialspan­ nung, wodurch die Durchschaltspannung im Zellentransistor auftritt. Da­ nach erreicht die Spannung in der Wortleitung 22 erneut den hohen Wert 1/2VH, sodaß der -1/2VH entsprechende Datenwert in den Kondensator eingespeichert wird, wenn die Spannung der Bitleitung 21VH beträgt. In­ dessen wird der 0 V entsprechende Datenwert in den Kondensator einge­ speichert, wenn die Spannung der Bitleitung 21 den Wert 1/2VH hat. FIGS. 9A, 9B and 9C show another function steps for a DRAM construction part according to the first embodiment. As shown for the write cycle in Fig. 9A, the word line 22 is preloaded to 1 / 2VH. Then the word line 22 runs from VH to the ground potential voltage, as a result of which the switch-on voltage occurs in the cell transistor. After that, the voltage in word line 22 again reaches the high value 1 / 2VH, so that the data value corresponding to -1 / 2VH is stored in the capacitor when the voltage of bit line is 21 VH. In this the 0 V corresponding data value is stored in the capacitor when the voltage of the bit line 21 has the value 1 / 2VH.

Wie es für den Lesezyklus in Fig. 9B dargestellt ist, wird die Bitleitung 21 auf die Spannung VH von 5 V vorab geladen. Dann erreicht die Spannung der Wortleitung 22 ausgehend von der vorab geladenen Spannung 1/2VH die Spannung VH, wobei sich die Spannung der Bitleitung 21 ändert. Da­ nach erreicht die Spannung der Wortleitung 22 den niedrigen Wert von 1/2 VH, wobei sich die Spannung der Bitleitung 21 nicht ändert.As shown for the read cycle in FIG. 9B, bit line 21 is precharged to 5 V voltage VH. Then, the voltage of the word line 22 has reached, starting from the pre-charged voltage half VH, the voltage VH, with the voltage of the bit line 21 changes. Since then, the voltage of word line 22 reaches the low value of 1/2 VH, the voltage of bit line 21 not changing.

Der Wiederauffrischzyklus gemäß Fig. 9 entspricht dem ersten Schreibzy­ klus von Fig. 8A.The refresh cycle shown in FIG. 9 corresponds to the first Schreibzy klus of Fig. 8A.

Das vorstehend angegebene erfindungsgemäße Speicherbauteil weist die folgenden Wirkungen auf.The memory component according to the invention specified above has the following effects.

Da kein gesonderter Kondensator erforderlich ist, wenn ein Datenwert ein­ gespeichert wird, kann die Fläche einer Einheitszelle verringert und die In­ tegrationsdichte des Bauteils verbessert werden.Because no separate capacitor is required if a data value is on is saved, the area of a unit cell can be reduced and the In degration density of the component can be improved.

Da ferner keine dreidimensionale Kondensatorstruktur mit mehreren lei­ tenden Schichten erforderlich ist, lassen sich Stufenhöhen verringern. Demgemäß sind Belichtungs- und Ätzprozesse verbessert, und es ist die Ausbeute für das Bauteil verbessert.Furthermore, since no three-dimensional capacitor structure with several lei If layers are required, step heights can be reduced. Accordingly, exposure and etching processes are improved, and it is Yield for the component improved.

Claims (17)

1. Speicherzelle mit einem Zugriffstransistor, der

• - ein oberes Gate (23a), das mit einer Wortleitung (22) verbunden ist,
• - eine Source-Elektrode (24b), die mit einer Bitleitung (21) verbunden ist, und
• - eine Drainelektrode (24b), die mit einem unteren Gate (23b) verbunden ist, aufweist, wobei der Zugriffstransistor so ausgebildet ist, daß ein Teil des an das obere Gate (24a) angelegten Signals in das untere Gate (23b) in­ duziert werden kann.

1. Memory cell with an access transistor that

• - An upper gate ( 23 a), which is connected to a word line ( 22 ),
• - A source electrode ( 24 b), which is connected to a bit line ( 21 ), and
• - A drain electrode ( 24 b), which is connected to a lower gate ( 23 b), the access transistor being designed so that part of the signal applied to the upper gate ( 24 a) into the lower gate ( 23 b ) can be induced.

2. Speicherbauteil mit einer Vielzahl von Speicherzellen nach Anspruch 1, bei dem eine Vielzahl von Wortleitungen (22) zum Anlegen von Zellenan­ steuersignalen und eine Vielzahl von Bitleitungen (21) zum Eingeben oder Ausgeben von Daten vorgesehen sind.2. A memory device with a plurality of memory cells according to claim 1, wherein a plurality of word lines ( 22 ) for applying cells to control signals and a plurality of bit lines ( 21 ) are provided for inputting or outputting data. 3. Speicherbauteil nach Anspruch 2, dadurch gekennzeichnet, daß

• - die Drain- und Source-Elektroden (24b; 24a) durch erste und zweite Fremdstoffdiffusionsbereiche (32a; 32b) in einem aktiven Bereich eines Halbleitersubstrats (30) gebildet sind, wobei der aktive Bereich durch ei­ nen Feldoxidfilm (31) festgelegt ist;
• - die unteren, auf einem Gateisolierfilm (33) im Kanalbereich zwischen er­ sten und zweiten Fremdstoffdiffusionsbereichen (32a, 32b) liegenden Ga­ tes (34b) jeweils mit dem die zugehörige Drainelektrode bildenden ersten Fremdstoffdiffusionsbereich (32a) in Kontakt sind;
• - die oberen Gates (34a) auf einer dielektrischen Schicht (35) liegen, die auf den unteren Gates (34b) ausgebildet ist;
• - die Wortleitungen auf einem ersten Zwischenisolationsfilm (36) ausgebil­ det sind, der auf den oberen Gates (34a) liegt, und durch Wortleitungskon­ taktlöcher hindurch mit den jeweiligen oberen Gates (34a) in Kontakt ste­ hen; und
• - die Bitleitungen (21) rechtwinklig zu den Wortleitungen (22) auf einem auf der gesamten Oberfläche einschließlich der Wortleitung (22) ausgebil­ deten zweiten Zwischenisolationsfilm (37) liegen und durch Bitleitungs­ kontaktlöcher hindurch mit den die Source-Elektroden (34a) bildenden zweiten Fremdstoffdiffusionsbereichen (32b) in Kontakt sind.

3. Memory component according to claim 2, characterized in that

• - The drain and source electrodes ( 24 b; 24 a) are formed by first and second impurity diffusion regions ( 32 a; 32 b) in an active region of a semiconductor substrate ( 30 ), the active region being formed by a field oxide film ( 31 ) is fixed;
• - The lower, on a gate insulating film ( 33 ) in the channel area between he first and second foreign matter diffusion areas ( 32 a, 32 b) lying gates ( 34 b) are each in contact with the associated drain electrode forming first foreign matter diffusion area ( 32 a);
• - The upper gates ( 34 a) lie on a dielectric layer ( 35 ) which is formed on the lower gates ( 34 b);
• - The word lines on a first intermediate insulation film ( 36 ) are ausgebil det, which is on the upper gates ( 34 a), and through word line contact holes through with the respective upper gates ( 34 a) are in contact; and
• - The bit lines ( 21 ) are perpendicular to the word lines ( 22 ) on a on the entire surface including the word line ( 22 ) ausgebil Deten second intermediate insulation film ( 37 ) and through bit line contact holes through with the source electrodes ( 34 a) forming the second Foreign matter diffusion areas ( 32 b) are in contact.

4. Speicherbauteil nach Anspruch 3, dadurch gekennzeichnet, daß, die unteren Gates (34b) über eine Kontaktschicht (38) mit den die jeweiligen Drainelektroden (24b) bildenden Fremdstoffdiffusionsbereichen (32a) in Kontakt stehen und daß die dielektrische Schicht (35) auf der Kontakt­ schicht (38) ausgebildet ist.4. Memory component according to claim 3, characterized in that the lower gates ( 34 b) via a contact layer ( 38 ) with the respective drain electrodes ( 24 b) forming foreign matter diffusion regions ( 32 a) are in contact and that the dielectric layer ( 35 ) is formed on the contact layer ( 38 ). 5. Speicherbauteil nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die dielektrische Schicht (35) eine Dicke und eine Dielektrizitätskon­ stante aufweist, die es ermöglicht, daß mindestens 1/10 der an dem obe­ ren Gate (23a, 34a) angelegten Spannung im unteren Gate (23b, 34b) indu­ ziert wird.5. Memory component according to claim 3 or 4, characterized in that the dielectric layer ( 35 ) has a thickness and a Dielektrizitätskon constant, which makes it possible that at least 1/10 of the at the obe ren gate ( 23 a, 34 a) applied Voltage in the lower gate ( 23 b, 34 b) is induced. 6. Verfahren zum Herstellen eines Speicherbauteils nach einem der An­ sprüche 2 bis 5 mit folgenden Schritten:

• - Festlegen eines aktiven Bereichs durch Herstellen eines Feldoxidfilms (31) auf einem Isolierbereich eines Halbleitersubstrats (30);
• - selektives Ausbilden eines Gateisolierfilms (33) auf der Oberfläche des aktiven Bereichs;
• - Herstellen einer Vielzahl von ersten Fremdstoffdiffusionsbereichen (32a) auf dem aktiven Bereich;
• - Herstellen einer ersten Polysiliziumschicht (28a), einer dielektrischen Schicht (35) und einer zweiten Polysiliziumschicht (28b) in dieser Reihen­ folge auf der gesamten Oberfläche;
• - selektives Ätzen der zweiten Polysiliziumschicht (28b), der dielektri­ schen Schicht (35) und der ersten Polysiliziumschicht (28a), um eine Viel­ zahl von Transistoren mit einem oberen und einem unteren Gate (34a, 34b) herzustellen, die voneinander getrennt und übereinander gestapelt sind;
• - Herstellen eines ersten Zwischenisolationsfilms (36) auf der gesamten Oberfläche;
• - Herstellen einer Vielzahl von mit den ersten Gates (34a) verbundenen Wortleitungen (22) durch Abscheiden und Mustern eines leitenden Materi­ als auf dem ersten Zwischenisolationsfilm (36);
• - Herstellen eines zweiten Zwischenisolierfilms (37) auf der gesamten Oberfläche einschließlich der Wortleitungen (22);
• - selektives Entfernen des zweiten Zwischenisolationsfilms und des ersten Zwischenisolationsfilms, um das Halbleitersubstrat (30) teilweise freizu­ legen;
• - Herstellen einer Vielzahl von zweiten Fremdstoffdiffusionsbereichen (32b) auf der Oberfläche des freigelegten Halbleitersubstrats (30); und
• - Herstellen von Bitleitungen (21) in Kontakt mit den zweiten Fremdstoff­ diffusionsbereichen (32b).

6. A method for producing a memory component according to one of claims 2 to 5 with the following steps:

• - Setting an active area by producing a field oxide film ( 31 ) on an insulating area of a semiconductor substrate ( 30 );
• - selectively forming a gate insulating film ( 33 ) on the surface of the active region;
• - Establishing a plurality of first foreign substance diffusion areas ( 32 a) on the active area;
• - Manufacturing a first polysilicon layer ( 28 a), a dielectric layer ( 35 ) and a second polysilicon layer ( 28 b) in this sequence on the entire surface;
• - Selective etching of the second polysilicon layer ( 28 b), the dielectric layer ( 35 ) and the first polysilicon layer ( 28 a) to produce a variety of transistors with an upper and a lower gate ( 34 a, 34 b) separated from each other and stacked on top of each other;
• - Forming a first intermediate insulation film ( 36 ) on the entire surface;
• - Manufacturing a plurality of with the first gates ( 34 a) connected word lines ( 22 ) by depositing and patterning a conductive material as on the first intermediate insulation film ( 36 );
• - Forming a second intermediate insulating film ( 37 ) on the entire surface including the word lines ( 22 );
• - selectively removing the second intermediate insulation film and the first intermediate insulation film to partially expose the semiconductor substrate ( 30 );
• - Establishing a plurality of second foreign substance diffusion regions ( 32 b) on the surface of the exposed semiconductor substrate ( 30 ); and
• - Production of bit lines ( 21 ) in contact with the second foreign matter diffusion areas ( 32 b).

7. Verfahren zum Herstellen eines Speicherbauteils nach Anspruch 6, dadurch gekennzeichnet, daß der Gateisolierfilm (33) durch selektives Ät­ zen eines auf der gesamten Oberfläche des Halbleitersubstrats (30) herge­ stellten Oxidfilms zum teilweisen Freilegen des Substrats hergestellt wird.7. A method for producing a memory device according to claim 6, characterized in that the gate insulating film ( 33 ) is produced by selective etching of an oxide film provided on the entire surface of the semiconductor substrate ( 30 ) for partially exposing the substrate. 8. Verfahren zum Herstellen eines Speicherbauteils nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die erste Polysiliziumschicht (28a) so hergestellt wird, daß sie in Kontakt mit dem ersten Fremdstoffdiffu­ sionsbereich (32a) steht.8. A method for producing a memory component according to claim 6 or 7, characterized in that the first polysilicon layer ( 28 a) is manufactured such that it is in contact with the first foreign substance diffusion region ( 32 a). 9. Verfahren zum Herstellen eines Speicherbauteils nach einem der An­ sprüche 2 bis 5 mit folgenden Schritten:

• - Festlegen eines aktiven Bereichs durch Herstellen eines Feldoxidfilms (31) auf einem Isolierbereich eines Halbleitersubstrats (30);
• - Herstellen eines Gateisolierfilms (33) auf der Oberfläche des aktiven Be­ reichs;
• - Herstellen und Mustern einer ersten Polysiliziumschicht (28a) auf dem Gateisolierfilm (33);
• - Herstellen einer Vielzahl erster und zweiter Fremdstoffdiffusionsberei­ che (32a, 32b) durch Ionenimplantation von Fremdstoffen unter Verwen­ dung der gemusterten ersten Polysiliziumschicht (28a) als Maske;
• - Herstellen eines Oxidfilms (39) auf der gesamten Fläche außer auf der ge­ musterten ersten Polysiliziumschicht (28a) und den ersten Fremdstoffdif­ fusionsbereichen (32a);
• - Herstellen einer Fremdstoffdiffusionsbereich-Kontaktschicht (38) auf der gemusterten ersten Polysiliziumschicht (28a) mit solcher Musterung, daß sie in Kontakt mit den ersten Fremdstoffdiffusionsbereichen steht;
• - Herstellen einer dielektrischen Schicht (35) mit bestimmter Dicke sowie einer zweiten Polysiliziumschicht (28b) auf der Fremdstoffdiffusionsbe­ reich-Kontaktschicht (38);
• - selektives Ätzen der zweiten Polysiliziumschicht (28b), der dielektri­ schen Schicht (35) und der Fremdstoffsdiffusionsbereichs-Kontakt­ schicht (38), um eine Vielzahl von Transistoren mit einem oberen und ei­ nem unteren Gate (34a, 34b) herzustellen, die voneinander getrennt und übereinander gestapelt sind;
• - Herstellen eines ersten Zwischenisolationsfilms (36) auf der gesamten Fläche;
• - Herstellen einer Vielzahl von Wortleitungen (22), die durch entsprechen­ de Kontaktlöcher im ersten Zwischenisolierfilm (36) hindurch mit den obe­ ren Gates (34a) in Kontakt stehen;
• - Herstellen eines zweiten Zwischenisolierfilms (37) auf der gesamten Oberfläche einschließlich der Wortleitungen (22); und
• - Herstellen einer Vielzahl von Bitleitungen rechtwinklig zu den Wortlei­ tungen, die durch entsprechende Kontaktlöcher im zweiten Zwischeniso­ lationsfilm (37) hindurch mit den zweiten Fremdstoffdiffusionsbereichen (32b) in Kontakt sind.

9. A method for producing a memory component according to one of claims 2 to 5 with the following steps:

• - Setting an active area by producing a field oxide film ( 31 ) on an insulating area of a semiconductor substrate ( 30 );
• - Making a gate insulating film ( 33 ) on the surface of the active loading area;
• - Manufacturing and patterning a first polysilicon layer ( 28 a) on the gate insulating film ( 33 );
• - Manufacture of a plurality of first and second foreign substance diffusion areas ( 32 a, 32 b) by ion implantation of foreign substances using the patterned first polysilicon layer ( 28 a) as a mask;
• - Making an oxide film ( 39 ) on the entire surface except on the ge patterned first polysilicon layer ( 28 a) and the first foreign substance diffusion areas ( 32 a);
• - Establishing a foreign matter diffusion area contact layer ( 38 ) on the patterned first polysilicon layer ( 28 a) with such a pattern that it is in contact with the first foreign matter diffusion areas;
• - Production of a dielectric layer ( 35 ) with a certain thickness and a second polysilicon layer ( 28 b) on the foreign substance diffusion region contact layer ( 38 );
• - Selective etching of the second polysilicon layer ( 28 b), the dielectric's layer ( 35 ) and the impurity diffusion region contact layer ( 38 ) to produce a plurality of transistors with an upper and a lower gate ( 34 a, 34 b), which are separated and stacked one on top of the other;
• - Forming a first intermediate insulation film ( 36 ) on the entire surface;
• - Manufacture a plurality of word lines ( 22 ) which are in contact with the de gates ( 34 a) through corresponding contact holes in the first intermediate insulating film ( 36 );
• - Forming a second intermediate insulating film ( 37 ) on the entire surface including the word lines ( 22 ); and
• - Producing a plurality of bit lines perpendicular to the word lines, which are in contact with the second impurity diffusion regions ( 32 b) through corresponding contact holes in the second intermediate insulation film ( 37 ).

10. Verfahren zum Herstellen eines Speicherbauteils nach Anspruch 9, dadurch gekennzeichnet, daß die Fremdstoffdiffusionsbereich-Kontakt­ schicht (38) unter Verwendung von Polysilizium hergestellt wird.10. A method of manufacturing a memory device according to claim 9, characterized in that the impurity diffusion region contact layer ( 38 ) is produced using polysilicon. 11. Verfahren zum Herstellen eines Speicherbauteils nach Anspruch 10, dadurch gekennzeichnet, daß die Fremdstoffdiffusionsbereich-Kontakt­ schicht (38) dieselbe Höhe wie der Oxidfilm (39) aufweist.11. A method for producing a memory component according to claim 10, characterized in that the foreign matter diffusion area contact layer ( 38 ) has the same height as the oxide film ( 39 ). 12. Verfahren zum Herstellen eines Speicherbauteils nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Fremdstoffdiffusionsbereich- Kontaktschicht durch chemische Dampfniederschlagung bei niedrigen Druck (LPCVD) hergestellt wird.12. A method of manufacturing a memory device according to claim 10 or 11, characterized in that the foreign substance diffusion area Contact layer through chemical vapor deposition at low Printing (LPCVD) is made. 13. Verfahren zum Herstellen eines Speicherbauteils nach einem der An­ sprüche 6 bis 12, dadurch gekennzeichnet, daß der Feldoxidfilm (31) durch eine Wärmebehandlung in O₂-Umgebung unter Verwendung einer Maske zum Verhindern der Oxidation hergestellt wird. 13. A method for producing a memory component according to one of claims 6 to 12, characterized in that the field oxide film ( 31 ) is produced by a heat treatment in an O ₂ environment using a mask for preventing oxidation. 14. Verfahren zum Herstellen eines Speicherbauteils nach Anspruch 13, dadurch gekennzeichnet, daß die Maske aus einem Oxidfilm und einem Ni­ tridfilm besteht.14. A method for producing a memory component according to claim 13, characterized in that the mask of an oxide film and a Ni tridfilm exists. 15. Verfahren zum Herstellen eines Speicherbauteils nach einem der An­ sprüche 6 bis 14, dadurch gekennzeichnet, daß die dielektrische Schicht (35) aus einem isolierenden Material mit einer Dielektrizitätskonstante von 3,0 oder mehr hergestellt wird.15. A method for producing a memory component according to one of claims 6 to 14, characterized in that the dielectric layer ( 35 ) is made of an insulating material with a dielectric constant of 3.0 or more. 16. Verfahren zum Herstellen eines Speicherbauteils nach einem der An­ sprüche 6 bis 15, dadurch gekennzeichnet, daß die dielektrische Schicht (35) unter Verwendung eines Siliziumoxidfilms mit einer Dicke von 0,5 nm bis 100 nm hergestellt wird.16. A method for producing a memory component according to one of claims 6 to 15, characterized in that the dielectric layer ( 35 ) is produced using a silicon oxide film with a thickness of 0.5 nm to 100 nm. 17. Verfahren Herstellen eines Speicherbauteils nach einem der An­ sprüche 6 bis 16, dadurch gekennzeichnet, daß die erste und/oder die zweite Polysiliziumschicht (28a; 28b) durch chemische Dampfnieder­ schlagung bei niedrigem Druck LPCVD hergestellt werden.17. The method of manufacturing a memory component according to one of claims 6 to 16, characterized in that the first and / or the second polysilicon layer ( 28 a; 28 b) are produced by chemical vapor deposition at low pressure LPCVD.