DE19619737C2 - Semiconductor device with an equivalent circuit and a security layer and method for producing such a semiconductor device - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein­ richtung nach dem Oberbegriff des Anspruches 1 oder 5 und ein Verfahren zur Herstellung einer Halbleiterein­ richtung nach dem Oberbegriff des Anspruches 6 oder 7.The present invention relates to a semiconductor direction according to the preamble of claim 1 or 5 and a method for producing a semiconductor direction according to the preamble of claim 6 or 7.

Eine Zusatz- bzw. Ersatzschaltung, die zur Reparatur einer Halb­ leitereinrichtung mit Defekten vorgesehen ist, ist bekannt. Im allgemeinen wird mit der Ersatzschaltung eine Sicherung bzw. Schmelzsicherung gebildet und anschließend wird eine defekte Schaltung durch eine Ersatzschaltung durch entsprechendes Durch­ brennen der Sicherung ersetzt.An additional or equivalent circuit that is used to repair a half Head device with defects is known. in the in general, a fuse or Fuse is formed and then a defective one Switching through an equivalent circuit through a corresponding through burn the fuse replaced.

Ein allgemeiner Aufbau eines Beispieles eines DRAM (Direkt­ zugriffsspeicher), der mit einer Ersatzschaltung versehen ist, ist in Fig. 13 gezeigt. Wie in Fig. 13 gezeigt ist, erstrecken sich in einem Speicherzellenfeld 20 eine Mehrzahl von Wortleitun­ gen WL von den jeweiligen Zeilendekodierern 21 über Worttreiber 22 entlang einer Zeilenrichtung. Darüber hinaus erstreckt sich ebenfalls eine Mehrzahl von Bitleitungen BL von den jeweiligen Spaltendekodierern 23 entlang einer Spaltenrichtung. Diese Wort­ leitungen WL und Bitleitungen BL sind so angeordnet, daß sie ein­ ander überschneiden. An den Schnitt- bzw. Überschneidungsstellen sind Speicherzellen MC vorgesehen.A general structure of an example of a DRAM (random access memory) provided with an equivalent circuit is shown in FIG. 13. As shown in FIG. 13, in a memory cell array 20, a plurality of word lines WL extend from the respective row decoders 21 via word drivers 22 along a row direction. In addition, a plurality of bit lines BL also extend from the respective column decoders 23 along a column direction. These word lines WL and bit lines BL are arranged so that they overlap one another. Memory cells MC are provided at the intersection or intersection points.

An der Außenseite der oben erwähnten Wortleitungen WL erstreckt sich eine Ersatzwortleitung SWL von einem Ersatzdekoder 24 über einen Ersatzworttreiber 25 entlang der Zeilenrichtung. An den Schnittstellen der Ersatzwortleitung SWL mit jeder der Bitleitun­ gen BL sind Ersatzspeicherzellen SMC vorgesehen.On the outside of the above-mentioned word lines WL, a spare word line SWL extends from a spare decoder 24 via a spare word driver 25 along the row direction. Replacement memory cells SMC are provided at the interfaces of the replacement word line SWL with each of the bit lines BL.

Diese Ersatzwortleitung SWL, Ersatzdekoder 24 und der Ersatzwort­ treiber 25 bilden eine sogenannte Ersatzschaltung. Eine Ver­ gleichsschaltung 26 für defekte Adressen ist mit dem Ersatzdeko­ dierer 24 verbunden und in der Vergleichsschaltung 26 für defekte Adressen sind Sicherungen bzw. Schmelzsicherungen gebildet. Wie in Fig. 13 gezeigt ist, wird eine Zeilenadresse in die Ver­ gleichsschaltung 26 für defekte Adressen eingegeben.This replacement word line SWL, replacement decoder 24 and the replacement word driver 25 form a so-called equivalent circuit. A comparison circuit 26 for defective addresses is connected to the spare decoder 24 and fuses or fuses are formed in the comparison circuit 26 for defective addresses. As shown in Fig. 13, a row address is input to the defective address comparison circuit 26 .

In Fig. 14 ist ein Sicherungsabschnitt und die daran angrenzenden Bereiche sowie ein Verbindungsanschlußabschnitt und die daran angrenzenden Bereiche für den DRAM mit dem oben beschriebenen Aufbau dargestellt. Wie in Fig. 14 gezeigt ist, ist eine Siche­ rungsschicht 1 in einer, auf einem (nicht gezeigten) Substrat vorgesehenen, Zwischenschicht-Isolierschicht 2 gebildet. Auf der Oberfläche der Zwischenschicht-Isolierschicht 2 sind Metallzwi­ schenverbindungsschichten 3 und eine Verbindungsanschlußschicht 3a gebildet. Die Verbindungsanschlußschicht 3a wirkt als externe Verbindungselektrode zur elektrischen Verbindung von externen Einrichtungen mit den auf dem Substrat gebildeten Schaltungsele­ menten. Eine als Passivierungsschicht wirkende Nitridschicht ist zur Überdeckung der Metallzwischenverbindungsschichten 3 und der Verbindungsanschlußschicht 3a vorgesehen. Die Nitridschicht 4 weist eine Öffnung 4a auf, die direkt oberhalb der Sicherungs­ schicht 1 angeordnet ist, sowie eine Öffnung 4b, die direkt ober­ halb der Verbindungsanschlußschicht 3a angeordnet ist. FIG. 14 shows a fuse section and the areas adjoining it, and a connection terminal section and the areas adjoining it for the DRAM with the structure described above. As shown in FIG. 14, a fuse layer 1 is formed in an interlayer insulating layer 2 provided on a substrate (not shown). On the surface of the interlayer insulating layer 2 are rule, tie layers Metallzwi 3 and a connection terminal layer 3 a is formed. The connection terminal layer 3 a acts as an external connection electrode for the electrical connection of external devices with the circuit elements formed on the substrate. A nitride layer acting as a passivation layer is provided to cover the metal interconnection layers 3 and the connection connection layer 3 a. The nitride layer 4 has an opening 4 a, which is arranged directly above the fuse layer 1 , and an opening 4 b, which is arranged directly above half of the connection terminal layer 3 a.

Im folgenden wird das Verfahren zum Durchbrennen der Sicherungs­ schicht 1 und der Zeitablauf beim Ausführen dieses Schrittes be­ schrieben. Ursprünglich wurde ein Test zum Reparieren einer Halb­ leitereinrichtung (Chip) in der Fertigungsstraße vor der Vollen­ dung eines Waferherstellungsprozesses durchgeführt. Der Chip wur­ de dadurch repariert, daß die Sicherungsschicht 1, die einem de­ fekten Abschnitt entspricht, durch einen Laser durchgebrannt wur­ de (Lasertrimmen: LT). Anschließend wurde eine Passivierungs­ schicht gebildet und der Waferherstellungsvorgang vollendet. An­ schließend wurde ein Grobtest (Wassertest: WT) des Wafers durch­ geführt, wobei ungefähr die Anzahl der zu testenden Chips festge­ stellt wurde. Anschließend wurde ein formaler Test (Abschlußtest: FT) zur Vorbereitung für die Auslieferung durchgeführt.In the following, the method for blowing the fuse layer 1 and the timing when performing this step will be described. Originally, a test for repairing a semiconductor device (chip) in the production line was carried out before the completion of a wafer manufacturing process. The chip was repaired in that the fuse layer 1 , which corresponds to a defective section, was blown by a laser (laser trimming: LT). A passivation layer was then formed and the wafer manufacturing process was completed. Then a rough test (water test: WT) of the wafer was carried out, the number of chips to be tested being determined approximately. A formal test (final test: FT) was then carried out to prepare for delivery.

Heutzutage werden der LT-Schritt und der WT-Schritt jedoch zur Verkürzung des Testzeitraumes gleichzeitig ausgeführt. In diesem Falle wird die Passivierungsschicht auf der Sicherungsschicht 1 selektiv entfernt und ein Test zum Reparieren des Chips aus der Fertigungsstraße wird durchgeführt. Dies bedeutet, daß der Test zum Reparieren an einer Einrichtung durchgeführt wird, wie sie in Fig. 14 dargestellt ist. Anschließend wird die einem defekten Abschnitt entsprechende Sicherungsschicht 1 durch einen Laser durchgebrannt.Nowadays, the LT step and the WT step are carried out simultaneously to shorten the test period. In this case, the passivation layer on the security layer 1 is selectively removed and a test for repairing the chip from the production line is carried out. This means that the repair test is carried out on a device as shown in FIG. 14. Then the fuse layer 1 corresponding to a defective section is blown by a laser.

Wie in Fig. 14 dargestellt ist, ist der Laser in der Richtung des Pfeiles 5 ausgerichtet und brennt so die vorbestimmte Sicherungs­ schicht 1 durch. Beim Durchbrennen der Sicherung durch den Laser wird die Ausdehnung bzw. die Dicke d der Zwischenschicht- Isolierschicht 2, die sich oberhalb der Sicherungsschicht 1 befindet, zu einem wichtigen Faktor. Dies bedeutet, daß das Durchbrennen durch den Laser dann schwierig werden wird, wenn die Dicke d groß ist. Zur Erleichterung sollte die Breite W der Si­ cherung und der daran angrenzenden umgebenden Fläche vergrößert werden, dies stellt jedoch einen Nachteil für eine höhere Inte­ gration der Einrichtung dar.As shown in Fig. 14, the laser is aligned in the direction of arrow 5 and burns the predetermined fuse layer 1 through. When the fuse is blown by the laser, the expansion or the thickness d of the interlayer insulating layer 2 , which is located above the fuse layer 1 , becomes an important factor. This means that the laser burnout will be difficult if the thickness d is large. For relief, the width W of the fuse and the adjacent surrounding area should be increased, but this is a disadvantage for a higher integration of the device.

Zur Vermeidung des oben genannten Problemes wurde ein Verfahren vorgeschlagen, wie es in Fig. 15 dargestellt ist. Durch das Vor­ sehen eines konkaven Abschnittes 2a auf der Oberfläche der Zwi­ schenschicht-Isolationsschicht 2 direkt oberhalb der Sicherungs­ schicht 1 wird die Dicke d der Zwischenschicht-Isolationsschicht 2 oberhalb der Sicherungsschicht 1 verkleinert. Die Sicherung kann dann leicht durch einen Laser durchgebrannt werden. Nachdem die Sicherung in dieser Art und Weise durchgebrannt worden ist, wird ein weiterer Grobtest zur Durchführung einer groben Überprü­ fung vor dem oben beschriebenen FT-Schritt ausgeführt.To avoid the above problem, a method as shown in Fig. 15 has been proposed. By the pre view of a concave portion 2a on the surface of Zvi rule-layer insulation layer 2 directly above the fuse layer 1 is the thickness d 2 above the reduced data link layer 1, the interlayer insulating layer. The fuse can then be easily blown by a laser. After the fuse has blown in this way, another rough test is carried out to carry out a rough check before the FT step described above.

In dem in Fig. 15 gezeigten verbesserten Beispiel gibt es dennoch das folgende Problem. Aufgrund des selektiven Entfernens der Ni­ tridschicht 4 wird ein Grenzbereich 6 (Interface) zwischen der Nitridschicht 4 und der Zwischenschicht-Isolationsschicht 2, die sich direkt oberhalb der Sicherungsschicht 1 befindet, freige­ legt, wie dies in Fig. 15 dargestellt ist. Die Metallzwischenver­ bindungsschicht 3, die aus einem Material gebildet ist, das z. B. Al aufweist, ist an dem sich von dem Grenzbereich 6 erstreckenden Bereich vorgesehen. Demzufolge könnte Wasser in den Grenzbereich 6 eindringen und so die Korrosion der Metallzwischenverbindungs­ schicht 3 verursachen. Als Ergebnis hiervon kann die Zuverlässig­ keit der Einrichtung verschlechtert werden. Dieser Effekt tritt auch in der in Fig. 14 gezeigten Einrichtung auf.In the improved example shown in Fig. 15, there is still the following problem. Due to the selective removal of the nitride layer 4 , a boundary region 6 (interface) between the nitride layer 4 and the interlayer insulation layer 2 , which is located directly above the security layer 1, is exposed, as shown in FIG. 15. The metal Zwischenver connection layer 3 , which is formed from a material which, for. B. Al, is provided on the area extending from the border area 6 . As a result, water could penetrate into the boundary region 6 and thus cause the corrosion of the metal interconnection layer 3 . As a result, the reliability of the device may deteriorate. This effect also occurs in the device shown in FIG. 14.

Das oben geschilderte Problem, das mit dem Feuchtigkeitswider­ stand zusammenhängt, tritt, wenn die Passivierungsschicht als eine gestapelte Struktur aus einer Oxidschicht und einer Nitrid­ schicht vorgesehen ist, auch an den Bereichen bzw. Flächen auf, die an die Verbindungsanschlußschicht 3a angrenzen. Wenn genauer gesagt die Passivierungsschicht als Doppelschichtstruktur aus einer Nitridschicht und einer Oxidschicht gebildet ist, so könnte ein Grenzbereich zwischen der Oxidschicht und der Nitridschicht auf der Verbindungsanschlußschicht 3a freigelegt werden. In die­ sem Falle erhöht sich die Möglichkeit, daß Wasser in den Zwi­ schen- bzw. Grenzbereich zwischen der Oxidschicht und der Nitrid­ schicht einbringt, und hierdurch wird die Zuverlässigkeit der Einrichtung verschlechtert. The problem described above, which was related to the moisture resistance, occurs when the passivation layer is provided as a stacked structure of an oxide layer and a nitride layer, also at the areas or surfaces which adjoin the connection connection layer 3 a. If, to be more precise, the passivation layer is formed as a double layer structure from a nitride layer and an oxide layer, a boundary region between the oxide layer and the nitride layer on the connection connection layer 3 a could be exposed. In this case, the possibility increases that water brings in the inter mediate or boundary area between the oxide layer and the nitride layer, and thereby the reliability of the device is deteriorated.

Aus der US 5 241 212 ist eine Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren zur Herstel­ lung einer Halbleitereinrichtung nach dem Oberbegriff des Patent­ anspruches 6 bekannt.From US 5 241 212 is a semiconductor device according to the Preamble of claim 1 and a method of manufacture development of a semiconductor device according to the preamble of the patent Claim 6 known.

Aus der US 4 628 590 ist eine Halbleitervorrichtung mit einer Er­ satzschaltung, einer Sicherungsschicht, die mit der Ersatzschal­ tung verbunden ist, einer Zwischenschicht-Isolierschicht, die die Sicherungsschicht teilweise überdeckt, und einer Passivierungs­ schicht, die die Zwischenschicht-Isolierschicht überdeckt und in der eine erste Öffnung, die direkt oberhalb der Sicherungsschicht angeordnet ist und die eine Oberfläche der Sicherungsschicht freilegt, vorgesehen ist, bekannt.From US 4,628,590 is a semiconductor device with an Er set circuit, a data link layer with the replacement scarf device is connected, an interlayer insulating layer that the Security layer partially covered, and a passivation layer that covers the interlayer insulating layer and in the one first opening that is just above the link layer is arranged and the one surface of the tie layer exposed, is provided, known.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterein­ richtung und ein Verfahren zur Herstellung einer Halbleiterein­ richtung vorzusehen, bei denen der Feuchtigkeitswiderstand zur Erhöhung der Zuverlässigkeit der Einrichtung verbessert wird.The object of the present invention is to be a semiconductor device and a method for producing a semiconductor device provide direction in which the moisture resistance to Increasing the reliability of the facility is improved.

Die Aufgabe wird durch eine Halbleitereinrichtung des Patentan­ spruches 1 oder 5 oder durch ein Verfahren zur Herstellung einer Halbleitereinrichtung des Patentanspruches 6 oder 7 gelöst.The object is achieved by a semiconductor device of the patent Proverb 1 or 5 or by a method for producing a Semiconductor device of claim 6 or 7 solved.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.Developments of the invention are set out in the dependent claims give.

Ein Vorteil besteht darin, daß die Einrichtungszuverlässigkeit erhöht wird, daß das Durchbrennen durch einen Laser leicht ausge­ führt werden kann, daß die höhere Integration der Schaltungsele­ mente möglich wird und daß eine Design-Regel einer Fläche, die an eine Sicherung angrenzt, verbessert werden kann. One advantage is that device reliability is increased that the burnout by a laser easily out can be led that the higher integration of the Schaltungsele ment is possible and that a design rule of a surface that is a fuse is adjacent, can be improved.  

Die Passivierungsschicht ist mit einer ersten Öffnung vorgesehen, die eine Öffnungsbreite aufweist, die kleiner als die des konka­ ven Abschnittes ist, der in der Zwischenschicht-Isolierschicht gebildet ist, wie dies oben beschrieben wurde. Demzufolge kann die Passivierungsschicht so gebildet werden, daß sie sich entlang der Seitenwände des konkaven Abschnittes erstreckt und so den Grenzbereich zwischen der Passivierungsschicht und der Oberfläche der Zwischenschicht-Isolierschicht, die um den konkaven Abschnitt herum angeordnet ist, überdeckt. Hierdurch wird der Feuchtig­ keitswiderstand verbessert. Durch das Vorsehen des konkaven Ab­ schnittes wird das Durchbrennen der Sicherung durch den Laser erleichtert. Darüber hinaus ist keine Vergrößerung der Breite der Fläche um die Sicherungsschicht herum notwendig, da der Feuchtig­ keitswiderstand wie oben erklärt verbessert werden kann. Dies führt zu einer höheren Integration der Schaltungselemente und zu einer Verbesserung der Design-Regel der Flächen, die an die Si­ cherungsschicht angrenzen. The passivation layer is provided with a first opening, which has an opening width that is smaller than that of the konka ven section is that in the interlayer insulating layer is formed as described above. As a result the passivation layer is formed so that it extends along extends the side walls of the concave portion and so the Border area between the passivation layer and the surface the interlayer insulating layer surrounding the concave portion is arranged around, covered. This will make the moisture resistance improved. By providing the concave Ab The fuse is blown by the laser facilitated. In addition, there is no increase in the width of the Area around the tie layer is necessary because of the moisture resistance can be improved as explained above. This leads to a higher integration of the circuit elements and to an improvement in the design rule of the areas attached to the Si adjoin the tie layer.  

Bei der Halbleitereinrichtung des Anspruches 5 erstreckt sich die Passivierungsschicht entlang der Seitenwände des konkaven Abschnittes und reicht an die Kante bzw. den Randabschnitt der Bodenober­ fläche des konkaven Abschnittes hinab. In diesem Falle wird die Verbesserung des Feuchtigkeitswiderstandes ebenfalls, als ein Aspekt der Erfindung, verbessert. Da die Passivierungsschicht so gebildet ist, daß die Seitenwände des konkaven Abschnittes über­ deckt werden und diese an die Kante bzw. den Rand der Bodenober­ fläche des konkaven Abschnittes hinabreicht, wird das Freilegen des Grenzbereiches zwischen der Passivierungsschicht und der Oberfläche der Zwischenschicht-Isolierschicht um den konkaven Abschnitt herum selbst dann effektiv vermieden, wenn die Zwi­ schenschicht-Isolierschicht, die sich auf der Sicherungsschicht befindet, durch das Durchbrennen der Sicherungsschicht durch den Laser abgetragen wird. Dementsprechend kann eine Zuverlässigkeit selbst nach dem Durchbrennen der Sicherung erreicht werden. In the semiconductor device of claim 5, the passivation layer extends along the side walls of the concave section and extends to the edge or the edge section of the floor down the surface of the concave portion. In this case the Improvement in moisture resistance as well Aspect of the invention improved. Because the passivation layer so is formed that the side walls of the concave section over be covered and this to the edge or the edge of the floor top exposing the surface of the concave section, the exposure the border area between the passivation layer and the Surface of the interlayer insulating layer around the concave Section effectively avoided even when the twos insulation layer, which is on the data link layer by burning the data link through the Laser is removed. Accordingly, reliability even after the fuse has blown.  

In der Halbleitereinrichtung des Anspruches 3 ist eine zweite Isolierschicht zur Überdeckung der Seitenwände der ersten Isolierschicht gebildet. Die zweite Isolierschicht ist bevorzug­ terweise auf einer Isolierschicht mit einem besseren Feuchtig­ keitswiderstand, wie z. B. einer Nitridschicht gebildet. Der Feuchtigkeitswiderstand der Fläche, die an die Verbindungsan­ schlußschicht angrenzt, kann durch die Auswahl einer solchen Iso­ lierschicht mit den oben beschriebenen Eigenschaften verbessert werden. Bei dieser Ausgestaltung der Erfindung ist der untere Abschnitt der Passivierungsschicht aus der ersten Isolierschicht mit einer relativ gesehen kleineren relativen dielektrischen Kon­ stante gebildet (z. B. ein Oxidfilm). Dementsprechend kann die Leitungskapazität verringert werden, wenn dies mit einer Passi­ vierungsschicht verglichen wird, die nur aus der zweiten Isolier­ schicht aus z. B. einer Nitridschicht mit relativ hoher relativer dielektrischer Konstante gebildet ist. In the semiconductor device of claim 3 a second insulating layer to cover the side walls of the first Insulating layer formed. The second insulating layer is preferred on an insulating layer with better moisture resistance, such as B. a nitride layer. The Moisture resistance of the surface attached to the connection adjoining the final layer can be selected by selecting such an iso improved with the properties described above become. In this embodiment of the invention, the lower one Section of the passivation layer from the first insulating layer with a relatively smaller relative dielectric con constant (e.g. an oxide film). Accordingly, the Line capacity will be reduced if this is done with a pass junction layer is compared, which consists only of the second insulation layer of z. B. a nitride layer with a relatively high relative dielectric constant is formed.  

Bei dem Verfahren zur Herstellung einer Halbleitereinrichtung des Anspruches 6 wird die Passivierungsschicht unter Verwendung der Maskenschicht geätzt, die eine Öffnung mit einer Öffnungsbreite aufweist, die geringer als die des konkaven Abschnittes ist. Dem­ zufolge kann die Bodenoberfläche des konkaven Abschnittes, der sich direkt oberhalb der Sicherungsschicht befindet, freigelegt werden, wodurch ein Teil der Passivierungsschicht zur Überdeckung der Seitenwände des konkaven Abschnittes zurückbleibt. Hierdurch kann der Feuchtigkeitswiderstand verbessert werden. Wie oben er­ läutert wurde, können die Seitenwände des konkaven Abschnittes durch die Passivierungsschicht geschützt werden, wenn die Siche­ rung durch den Laser durchgebrannt wird, da ein Teil der Passi­ vierungsschicht zum Überdecken der Seitenwände des konkaven Ab­ schnittes zurückbleiben kann. Hierdurch wird die Zuverlässigkeit einer Halbleitereinrichtung, nachdem die Sicherung durchgebrannt wurde, verbessert. Es sei angemerkt, daß die Sicherung leicht durchgebrannt werden kann, da sich der konkave Abschnitt direkt oberhalb der Sicherungsschicht befindet. Demzufolge kann in vor­ teilhafterweise eine höhere Integration der Schaltungselemente erzielt werden, ohne daß die Breite des Bereiches um die Siche­ rungsschicht herum vergrößert werden muß. In the manufacturing process a semiconductor device of claim 6 the passivation layer using the Mask layer etched that has an opening with an opening width has less than that of the concave portion. the According to the bottom surface of the concave portion, the is directly above the data link layer , causing part of the passivation layer to overlap the side walls of the concave portion remains. hereby the moisture resistance can be improved. As above has been refined, the side walls of the concave section be protected by the passivation layer when the siche is burned by the laser because part of the passi crossing layer to cover the side walls of the concave Ab cut can remain. This will increase reliability a semiconductor device after the fuse has blown was improved. It should be noted that the backup is easy can be blown because the concave section is direct located above the data link layer. Accordingly, in front partially higher integration of the circuit elements can be achieved without the width of the area around the security layer must be enlarged around.  

Bei dem Verfahren zur Herstellung einer Halbleitereinrichtung des Anspruches 7 kann der konkave Abschnitt auf der Oberfläche der Zwischen­ schicht-Isolierschicht unter Verwendung der Verbindungsanschluß­ schicht als Ätzstop nach der Bildung der ersten und zweiten Öff­ nung verwendet werden. Durch das Vorsehen dieses konkaven Abschnittes kann die Sicherung durch den Laser leicht durchgebrannt werden. Zusätzlich wird die Maskenschicht mit der dritten Öff­ nung, mit der zweiten Öffnungsbreite, die kleiner als die erste Öffnungsbreite des konkaven Abschnittes ist, direkt oberhalb der Sicherungsschicht vorgesehen. Die zweite Isolierschicht wird un­ ter Verwendung dieser Maskenschicht geätzt. Demzufolge kann ein Teil der zweiten Isolierschicht derart zurückgelassen werden, daß diese die Seitenwände des konkaven Abschnittes überdeckt und hierdurch den Feuchtigkeitswiderstand einer Halbleitereinrichtung verbessert. Die Zuverlässigkeit einer Halbleitereinrichtung nach dem Durchbrennen der Sicherung kann verbes­ sert werden. In the process of making a The semiconductor device of claim 7 can the concave section on the surface of the intermediate layer insulation layer using the connection terminal layer as an etch stop after the formation of the first and second openings can be used. By providing this concave section  the fuse can be blown easily by the laser become. In addition, the mask layer with the third public with the second opening width, which is smaller than the first The opening width of the concave section is just above the Data link layer provided. The second layer of insulation becomes un et using this mask layer etched. As a result, a Part of the second insulating layer are left such that this covers the side walls of the concave section and thereby the moisture resistance of a semiconductor device improved. The reliability of a semiconductor device after blowing the fuse verbes be tested.  

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung von Ausführungsbei­ spielen anhand der Figuren. Von den Figuren zeigen:Other features and practicalities result from the following description of exemplary embodiments play with the characters. From the figures show:

Fig. 1 einen Querschnitt, der eine Halbleitereinrich­ tung nach einer ersten Ausführungsform der Erfindung zeigt; Fig. 1 is a cross section showing a semiconductor device according to a first embodiment of the invention;

Fig. 2 einen Querschnitt, der in Fig. 1 gezeigten Halbleitereinrichtung, nachdem die Sicherung durch den Laser durchgebrannt wurde; FIG. 2 is a cross section of the semiconductor device shown in FIG. 1 after the fuse has been blown by the laser;

Fig. 3 bis 5 Querschnitte der in Fig. 1 gezeigten Halblei­ tereinrichtung, die die wesentlichen ersten bis dritten Schritte des Herstellungsvorganges zeigen; Fig. 3 to 5 cross sections of the semiconductor device shown in Figure 1 tereinrichtung showing the essential first to third steps of the manufacturing process.

Fig. 6 einen Querschnitt, der eine Halbleitereinrich­ tung nach der zweiten Ausführungsform der Er­ findung zeigt; Fig. 6 shows a cross-section which limits, a semiconductor single Rich according to the second embodiment, he invention;

Fig. 7 bis 10 Querschnitte der in Fig. 6 gezeigten Halbleitereinrichtung, die die wesentlichen ersten bis vierten Schritte des Herstellungsvorganges zeigen; Fig. 7 to 10 cross-sections of the semiconductor device shown in Fig 6, showing the essential first to fourth steps of the manufacturing process.

Fig. 11 einen Querschnitt einer Halbleitereinrichtung nach einer dritten Ausführungsform der Erfin­ dung; Fig. 11 dung a cross section of a semiconductor device according to a third embodiment of the OF INVENTION;

Fig. 12 einen Querschnitt der in Fig. 11 gezeigten Halbleitereinrichtung, der den charakteristi­ schen Herstellungsvorgang zeigt; Fig. 12 is a cross section of the semiconductor device shown in Fig. 11, showing the characteristic manufacturing process;

Fig. 13 ein Blockdiagramm, welches den allgemeinen Aufbau eines DRAM mit einer Ersatzschaltung zeigt; Fig. 13 is a block diagram showing the general structure of a DRAM with an equivalent circuit;

Fig. 14 einen Querschnitt einer Halbleitereinrichtung; FIG. 14 is a cross section of a semiconductor device;

Fig. 15 einen Querschnitt einer Modifizierung der in Fig. 14 gezeigten Halbleitereinrichtung. FIG. 15 is a cross section of a modification of the semiconductor device shown in FIG. 14.

Mit Bezug auf die Fig. 1 bis 5 wird im folgenden die erste Ausführungsform der Erfindung beschrieben.The first embodiment of the invention is described below with reference to FIGS. 1 to 5.

Wie in Fig. 1 dargestellt ist, ist in einer Halbleitereinrichtung der vorliegenden Erfindung ein Sicherungsabschnitt vorgesehen, in dem eine Sicherungsschicht 1 gebildet ist und ein Verbindungsan­ schlußabschnitt, in dem eine Verbindungsanschlußschicht 3a gebil­ det ist. In dem Sicherungsabschnitt ist eine Zwischenschicht- Isolierschicht 2, die aus Siliziumoxid oder ähnlichem gebildet ist, zum Überdecken der aus leitendem Material gebildeten Siche­ rungsschicht 1 vorgesehen. Auf der Oberfläche der Zwischen­ schicht-Isolierschicht 2 und direkt auf der Sicherungsschicht 1 angeordnet, ist ein konkaver Abschnitt 2a mit einer Öffnungsbrei­ te W1, der größer als die zweidimensionale Breite der Sicherungsschicht 1 ist, gebildet. Die oben genannte zweidimensionale Brei­ te stellt die Breite der Sicherungsschicht 1, gesehen aus der Richtung des Pfeiles 5 in Fig. 1 dar. Dadurch, daß der konkave Abschnitt 2a in dieser Art und Weise vorgesehen ist, kann die Dicke d der Zwischenschicht-Isolierschicht 2, die auf der Siche­ rungsschicht angeordnet ist, verkleinert werden und dementspre­ chend kann die Sicherungsschicht 1 durch den Laser leichter durchgebrannt werden.As shown in Fig. 1, is provided in a semiconductor device of the present invention, a securing portion is formed in which a data link layer connection terminals 1 and a final section, is a gebil det in which a connection terminal layer 3. In the fuse portion, an interlayer insulating layer 2 , which is formed of silicon oxide or the like, is provided for covering the fuse layer 1 formed of a conductive material. Disposed interlayer insulating layer 2 and directly to the backing layer 1 on the surface, is a concave portion 2 a with a te Öffnungsbrei W1 which is greater than the dimensional width of the link layer 1 is formed. The above-mentioned two-dimensional width represents the width of the securing layer 1 , seen from the direction of arrow 5 in FIG. 1. Because the concave section 2 a is provided in this way, the thickness d of the interlayer insulating layer can 2, which is arranged on the hedging layer can be decreased and accordingly spre accordingly the link layer 1 can be easily blown by the laser.

Eine Metallzwischenverbindungsschicht 3, die z. B. aus einem Mate­ rial gebildet ist, welches Aluminium aufweist, ist auf der Ober­ fläche der Zwischenschicht-Isolierschicht 2 vorgesehen und um den konkaven Abschnitt 2a herum angeordnet. Eine Nitridschicht 4, die als Passivierungsschicht wirkt, ist zum Überdecken der Metallzwi­ schenverbindungsschicht 3 gebildet. Bevorzugterweise ist diese Nitridschicht so gebildet, daß sie sich entlang der Seitenwände des konkaven Abschnittes 2a erstreckt, wie dies in Fig. 1 gezeigt ist. Hierdurch kann ein Grenzbereich 6 zwischen der Nitridschicht 4 und der Zwischenschicht-Isolierschicht 2, der um den konkaven Abschnitt 2a herum angeordnet ist, durch die Nitridschicht 4 überdeckt werden.A metal interconnection layer 3 , e.g. B. is formed from a mate rial, which has aluminum, is provided on the upper surface of the interlayer insulating layer 2 and arranged around the concave portion 2 a. A nitride layer 4 , which acts as a passivation layer, is formed to cover the metal intermediate layer 3 . Preferably, this nitride layer is formed so that it extends along the side walls of the concave portion 2 a, as shown in Fig. 1. As a result, a boundary region 6 between the nitride layer 4 and the interlayer insulating layer 2 , which is arranged around the concave section 2 a, can be covered by the nitride layer 4 .

Demzufolge kann Wasser leicht daran gehindert werden, in diesen Grenzbereich 6 einzudringen, dies führt zu einer effektiven Prä­ vention der Korrosion der Metallzwischenverbindungsschicht 3. Als Ergebnis hiervon können sowohl der Feuchtigkeitswiderstand als auch die Zuverlässigkeit der Einrichtung verbessert werden. Dar­ über hinaus erübrigt sich durch die Verbesserung des Feuchtig­ keitswiderstandes die Ausdehnung bzw. Erhöhung der Breite W der Fläche um die Sicherungsschicht 1 herum, wodurch eine höhere In­ tegration der Schaltungselemente und eine Verbesserung der De­ sign-Regel der Flächen bzw. Bereiche um die Sicherungsschicht herum erreicht werden können.As a result, water can easily be prevented from entering this boundary area 6 , which leads to an effective prevention of corrosion of the metal interconnection layer 3 . As a result, both the moisture resistance and the reliability of the device can be improved. In addition, the expansion or increase in the width W of the area around the security layer 1 is superfluous due to the improvement of the moisture resistance, as a result of which a higher integration of the circuit elements and an improvement in the design rule of the areas or areas around the security layer can be reached around.

In der Nitridschicht 4 ist eine Öffnung 4a vorgesehen, die sich bis zur Bodenoberfläche des konkaven Abschnittes 2a erstreckt, wie dies in Fig. 1 dargestellt ist. Bevorzugterweise ist die Öff­ nungsbreite W2 der Öffnung 4a kleiner als die Öffnungsbreite W1 des konkaven Abschnittes 2a. Die Öffnung 4a ist direkt oberhalb der Sicherungsschicht 1 vorgesehen.In the nitride layer 4 , an opening 4 a is provided, which extends to the bottom surface of the concave section 2 a, as shown in Fig. 1. Preferably, the opening width W2 of the opening 4 a is smaller than the opening width W1 of the concave section 2 a. The opening 4 a is provided directly above the security layer 1 .

In dem Verbindungsanschlußabschnitt wird eine Öffnung 4b auf dem Bereich gebildet, der sich direkt oberhalb der Verbindungsan­ schlußschicht 3a befindet.In the connection terminal section, an opening 4 b is formed on the area which is located directly above the connection terminal layer 3 a.

Wenn die Sicherung in der Halbleitereinrichtung mit dem oben be­ schriebenen Aufbau durchgebrannt werden muß, so wird der Laser dem Pfeil 5 entsprechend nach dem Aufbringen der Nitridschicht 4, die als Passivierungsschicht dient, auf die Öffnung 4a gerichtet. Dann werden sowohl die Sicherungsschicht 1 sowie die Zwischen­ schicht-Isolierschicht 2, die auf dieser Sicherungsschicht 1 ge­ bildet ist, weggebrannt. Auf diese Weise wird das Durchbrennen der Sicherung durchgeführt.If the fuse in the semiconductor device with the structure described above be blown, the laser is the arrow 5 according to the application of the nitride layer 4 , which serves as a passivation layer, directed to the opening 4 a. Then both the tie layer 1 and the intermediate layer insulating layer 2 , which is formed on this tie layer 1 , are burned away. The fuse is blown in this way.

Fig. 2 zeigt einen Querschnitt des Aufbaus der Halbleitereinrich­ tung, nachdem die Sicherung durchgebrannt worden ist. Die Nitrid­ schicht 4 ist zum Überdecken der Seitenwände des konkaven Ab­ schnitts 2a gebildet und bewahrt hierdurch effektiv die Grenz­ schicht 6 davor, nach dem Durchbrennen der Sicherung freigelegt zu sein, wie dies in Fig. 2 gezeigt ist. Demzufolge wird die Zu­ verlässigkeit einer Halbleitereinrichtung nach dem Durchbrennen der Sicherung verbessert. Fig. 2 shows a cross section of the structure of the semiconductor device after the fuse has blown. The nitride layer 4 is to cover the side walls of the concave section 2 from a formed and thereby effectively maintains the barrier layer 6 from being exposed to the blowing of the fuse, as shown in Fig. 2. As a result, the reliability of a semiconductor device is improved after the fuse has blown.

Im folgenden wird mit Bezug auf die Fig. 3 bis 5 ein Herstel­ lungsverfahren der in Fig. 1 gezeigten Halbleitereinrichtung be­ schrieben.A manufacturing method of the semiconductor device shown in FIG. 1 will be described below with reference to FIGS . 3 to 5.

Wie in Fig. 3 gezeigt ist, wird eine Sicherungsschicht 1 auf ei­ nem (nicht gezeigten) Substrat mit einer dazwischenliegenden Zwi­ schenschicht-Isolierschicht 2 gebildet. Die Zwischenschicht- Isolierschicht 2 bedeckt verschiedene Schaltungselemente, die auf dem Substrat gebildet sind. Die Zwischenschicht-Isolierschicht 2 wird zum Überdecken der Sicherungsschicht 1 gebildet. Die Metall­ zwischenverbindungsschicht 3 und die Verbindungsanschlußschicht 3a werden an vorbestimmten Positionen auf der Oberfläche der Zwi­ schenschicht-Isolierschicht 2 vorgesehen. Anschließend wird eine Maskenschicht 7a mit einer Öffnung 8 gebildet, die die Oberfläche der Zwischenschicht-Isolierschicht 2 unmittelbar oberhalb der Sicherungsschicht 1 freilegt. Diese Maskenschicht 7a wird z. B. aus einem Resist gebildet. Die Öffnungsbreite W1 der Öffnung 8 der Maskenschicht 7a ist nicht kleiner als die zweidimensionale Breite der Sicherungsschicht 1. Die Oberfläche der Zwischen­ schicht-Isolierschicht 2 wird selektiv unter Verwendung der Mas­ kenschicht 7a geätzt. Anschließend wird der konkave Abschnitt 2a vorgesehen. Als Ergebnis hiervon wird die Dicke der Zwischen­ schicht-Isolierschicht 2, die an der Sicherungsschicht 1 angeord­ net ist, auf den Wert d verkleinert.As shown in Fig. 3, a data link layer 1 on egg nem substrate (not shown) with an intervening Zvi rule insulating layer 2 is formed. The interlayer insulating layer 2 covers various circuit elements that are formed on the substrate. The interlayer insulating layer 2 is formed to cover the security layer 1 . The metal interconnection layer 3 and the connection terminal layer 3 a are provided at predetermined positions on the surface of the interlayer insulating layer 2 . A mask layer 7 a is then formed with an opening 8 , which exposes the surface of the interlayer insulating layer 2 immediately above the securing layer 1 . This mask layer 7 a z. B. formed from a resist. The opening width W1 of the opening 8 of the mask layer 7 a is not less than the two-dimensional width of the securing layer 1 . The surface of the interlayer insulating layer 2 is selectively using the Mas kenschicht 7a etched. The concave section 2 a is then provided. As a result of this, the thickness of the interlayer insulating layer 2 which is arranged on the securing layer 1 is reduced to the value d.

Anschließend wird, wie in Fig. 4 dargestellt ist, die Nitrid­ schicht 4 auf der Zwischenschicht-Isolierschicht 2 zum Überdecken des konkaven Abschnittes 2a, der Metallzwischenverbindungsschicht 3 und der Verbindungsanschlußschicht 3a durch ein CVD-Verfahren (Chemische Gasabscheidung) oder ähnliches aufgebracht.Then, as shown in Fig. 4, the nitride layer 4 on the interlayer insulating layer 2 to cover the concave portion 2 a, the metal interconnection layer 3 and the connection terminal layer 3 a is applied by a CVD method (chemical gas deposition) or the like.

Wie in Fig. 5 dargestellt ist, wird eine Maskenschicht 7b, die z. B. aus Resist gebildet ist, auf die Nitridschicht 4 aufgebracht und anschließend wird die Maskenschicht 7a unter Verwendung eines z. B. photolithographischen Verfahrens bemustert. Auf diese Weise wird eine Öffnung 13a in den Bereich der Maskenschicht 7b gebil­ det, der direkt oberhalb der Sicherungsschicht 1 angeordnet ist und eine Öffnung 13b wird in dem Bereich der Maskenschicht 7b gebildet, der direkt oberhalb der Verbindungsanschlußschicht 3a angeordnet ist.As shown in Fig. 5, a mask layer 7 b, z. B. is formed of resist, applied to the nitride layer 4 and then the mask layer 7 a using a z. B. patterned photolithographic process. In this way, an opening 13 a is formed in the region of the mask layer 7 b, which is arranged directly above the fuse layer 1 , and an opening 13 b is formed in the region of the mask layer 7 b, which is arranged directly above the connection terminal layer 3 a ,

Zu diesem Zeitpunkt wird die Öffnungsbreite W2 der Öffnung 13a kleiner als die Öffnungsbreite W1 der Öffnung 8, die in Fig. 3 gezeigt ist, ausgebildet. Die Nitridschicht 4 wird unter Verwen­ dung der Maskenschicht 7b geätzt. Eine Öffnung 4a wird anschließend direkt oberhalb der Sicherungsschicht 1 gebildet und eine Öffnung 4b wird direkt oberhalb der Verbindungsanschlußschicht 3a gebildet. Anschließend wird die Maskenschicht 7b entfernt. Durch die so gezeigten Verfahrensschritte wird die Halbleitereinrich­ tung der Fig. 1 bereitgestellt.At this time, the opening width W2 of the opening 13a is made smaller than the opening width W1 of the opening 8 shown in FIG. 3. The nitride layer 4 is etched using the mask layer 7 b. An opening 4 a is then formed directly above the fuse layer 1 and an opening 4 b is formed directly above the connection terminal layer 3 a. Subsequently, the mask layer 7 is removed b. Through the method steps shown in this way, the semiconductor device of FIG. 1 is provided.

Es sei angemerkt, daß ein anderes Material als Nitrid als Passi­ vierungsschicht verwendet werden kann, wenn das Material den Feuchtigkeitswiderstand, den Druckwiderstand oder ähnliches ver­ bessern kann, obwohl die Nitridschicht 4 als Passivierungsschicht bei der Beschreibung der ersten Ausführungsform verwendet wird. Darüber hinaus kann auch ein organisches Material wie z. B. Polyi­ mid auf der Nitridschicht 4 vorhanden sein.It should be noted that although the nitride layer 4 is used as the passivation layer in the description of the first embodiment, a material other than nitride can be used as the passivation layer if the material can improve moisture resistance, pressure resistance or the like. In addition, an organic material such as. B. Polyi mid to be present on the nitride layer 4 .

Im folgenden wird mit Bezug auf die Fig. 6-10 eine Beschrei­ bung der zweiten Ausführungsform der vorliegenden Erfindung vor­ gestellt.In the following, a description of the second embodiment of the present invention is provided with reference to FIGS . 6-10.

Wie in Fig. 6 dargestellt ist, wird in der zweiten Ausführungs­ form eine gestapelte Struktur aus einer Oxidschicht 9 und einer Nitridschicht 4 als Passivierungsschicht verwendet. Der weitere Aufbau der Einrichtung ist im wesentlichen dem der oben darge­ stellten ersten Ausführungsform ähnlich.As shown in Fig. 6, in the second embodiment, a stacked structure of an oxide layer 9 and a nitride layer 4 is used as a passivation layer. The further structure of the device is essentially similar to that of the first embodiment presented above.

Im folgenden wird ein Vorteil der Bildung der Passivierungs­ schicht als gestapelte Struktur aus einer Oxidschicht 9 und einer Nitridschicht 4 beschrieben. Obwohl die Nitridschicht 4 einen besseren Feuchtigkeitswiderstand als die Oxidschicht 9 aufweist, weist sie auch eine höhere relative dielektrische Konstante auf. Deshalb könnte die Leitungskapazität möglicherweise erhöht wer­ den. Dann wird die Passivierungsschicht als ein gestapelter Auf­ bau aus einer Oxidschicht 9 und einer Nitridschicht 4 vorgesehen, wodurch es ermöglicht wird, den Feuchtigkeitswiderstand beizube­ halten und die Leitungskapazität zu verringern.An advantage of the formation of the passivation layer as a stacked structure comprising an oxide layer 9 and a nitride layer 4 is described below. Although the nitride layer 4 has a better moisture resistance than the oxide layer 9 , it also has a higher relative dielectric constant. Therefore, the line capacity could possibly be increased. Then, the passivation layer is provided as a stacked structure composed of an oxide layer 9 and a nitride layer 4 , thereby making it possible to maintain the moisture resistance and reduce the line capacity.

Wenn die Passivierungsschicht mit dem oben beschriebenen Vorteil verwendet wird, so wird durch das Vorsehen des konkaven Abschnittes 2a ein Grenzbereich 6 der Oxidschicht 9 und der Zwischen­ schicht-Isolierschicht 2 freigelegt, wie dies in Fig. 15 gezeigt ist. Wasser dringt dann in diesem Grenzbereich 6 ein und führt zu einer erhöhten Möglichkeit der Korrosion der Metallzwischenver­ bindungsschichten 3.When the passivation layer is used with the above-described advantage, the oxide layer 9 and the exposed interlayer insulating film 2 by the provision of the concave portion 2 a a boundary area 6, as shown in Fig. 15. Water then penetrates into this boundary area 6 and leads to an increased possibility of corrosion of the metal intermediate bonding layers 3 .

In diesem Fall wird eine Öffnung 9a mit einer Öffnungsbreite W1, die die gleiche wie die des konkaven Abschnittes 2a ist, in der Oxidschicht 9 unmittelbar oberhalb der Sicherungsschicht 1 gebil­ det, wie dies in Fig. 6 gezeigt ist. Anschließend wird die Ni­ tridschicht 4 so gebildet, daß sie sich entlang der Seitenwände der Öffnung 9a und der Seitenwände des konkaven Abschnittes 2a erstreckt. Dementsprechend kann der Grenzbereich 6 durch die Ni­ tridschicht 4 überdeckt werden, wodurch der Feuchtigkeitswieder­ stand verbessert wird. Durch diese Verbesserung des Feuchtig­ keitswiderstandes erübrigt sich die Expansion der Breite des Be­ reiches um die Sicherungsschicht 1 herum und trägt somit zu einer höheren Integration der Schaltungselemente bei.In this case, an opening 9 a with an opening width W1, which is the same as that of the concave portion 2 a, is formed in the oxide layer 9 immediately above the fuse layer 1 , as shown in FIG. 6. Then the Ni tridschicht 4 is formed so that it extends along the side walls of the opening 9 a and the side walls of the concave portion 2 a. Accordingly, the boundary region 6 can be covered by the Ni tridschicht 4 , whereby the moisture resistance was improved. This improvement in moisture resistance eliminates the need to expand the width of the area around the security layer 1 and thus contributes to a higher integration of the circuit elements.

Eine Öffnung 9b wird in der Oxidschicht 9 an der Stelle der Ver­ bindungsanschlußschicht 3a vorgesehen.An opening 9 b is provided in the oxide layer 9 at the location of the connection bond layer 3 a.

Mit Bezug auf die Fig. 7-10 wird im folgenden ein Verfahren zur Herstellung der Halbleitereinrichtung der zweiten Ausfüh­ rungsform beschrieben.With reference to FIGS. 7-10, a method for manufacturing the semiconductor device of the second exporting is described approximate shape below.

Es wird auf Fig. 7 Bezug genommen. Die Sicherungsschicht 1, die Zwischenschicht-Isolierschicht 2, die Metallzwischenverbindungs­ schicht 3 und Verbindungsanschlußschicht 3a werden durch Verfah­ rensschritte vorgesehen, die denen der ersten Ausführungsform ähnlich sind. Die Oxidschicht 9 wird auf der Zwischenschicht- Isolierschicht 2 zum Überdecken der Metallzwischenverbindungs­ schicht 3 und der Verbindungsanschlußschicht 3a durch CVD oder ähnlichem gebildet. Reference is made to Figure 7.. The data link layer 1, the interlayer insulating film 2, the metal interconnect layer 3, and layer 3 connection terminal are provided by a procedural rensschritte, similar to those of the first embodiment. The oxide layer 9 is formed on the interlayer insulating layer 2 to cover the metal interconnection layer 3 and the connection terminal 3 a layer formed by CVD or the like.

Wie in Fig. 8 dargestellt ist, wird eine Maskenschicht 7c, die z. B. aus Resist gebildet ist, auf der Oxidschicht 9 vorgesehen. Dann wird diese Maskenschicht 7c unter Verwendung von z. B. einem photolithographischen Verfahren, bemustert. Eine Öffnung 10a mit einer Öffnungsbreite W1 wird so in dem Abschnitt der Masken­ schicht 7c vorgesehen, der direkt oberhalb der Sicherungsschicht 1 angeordnet ist und eine Öffnung 10b mit einer Öffnungsbreite W3 wird in dem Abschnitt der Maskenschicht 7c vorgesehen, der unmit­ telbar oberhalb der Verbindungsanschlußschicht 3a angeordnet ist. Unter Verwendung dieser Maskenschicht 7c als Maske werden die Oxidschicht 9 und ein Teil der Oberfläche der Zwischenschicht- Isolierschicht 2 geätzt. Zu diesem Zeitpunkt wirkt die Verbin­ dungsanschlußschicht 3a als ein Ätzstop in dem Schritt des Ätzens der Zwischenschicht-Isolierschicht 2. Durch dieses Ätzen werden die Öffnungen 9a und 9b sowie der konkave Abschnitt 2a vorgese­ hen. Es sei angemerkt, daß die Öffnungsbreite W1 größer als die zweidimensionale Breite der Sicherungsschicht 1 ist.As shown in Fig. 8, a mask layer 7 c, z. B. is formed of resist, provided on the oxide layer 9 . Then this mask layer 7 c using z. B. a photolithographic process, patterned. An opening 10a having an opening width W1 is so in the portion of the mask layer 7 c is provided which is arranged directly above the backing layer 1 and an opening 10 b having an opening width of W3 is provided in the portion of the mask layer 7 c, UNMIT telbar is arranged above the connection terminal layer 3 a. Using this mask layer 7 c as a mask, the oxide layer 9 and part of the surface of the interlayer insulating layer 2 are etched. At this time, the connection terminal layer 3 a acts as an etching stop in the step of etching the interlayer insulating layer 2 . Through this etching, the openings 9 a and 9 b and the concave section 2 a are vorgese hen. It should be noted that the opening width W1 is larger than the two-dimensional width of the security layer 1 .

Wie in Fig. 9 dargestellt ist, wird die Nitridschicht 4 zum Über­ decken der Oxidschicht 9 durch CVD oder ähnliches aufgebracht. Wie in Fig. 10 dargestellt ist, wird eine Maskenschicht 7d, die z. B. aus Resist gebildet ist, auf der Nitridschicht 4 gebildet und mit einer vorbestimmten Form bemustert. Anschließend wird eine Öffnung 11a mit der Öffnungsbreite W2 in dem Bereich der Maskenschicht 7d gebildet, der direkt oberhalb der Sicherungs­ schicht 1 angeordnet ist und eine Öffnung 11b mit der Öffnungs­ breite W3 wird in dem Bereich der Maskenschicht 7d gebildet, der direkt oberhalb der Verbindungsanschlußschicht 3a angeordnet ist. Die Nitridschicht 4 wird unter Verwendung dieser Maskenschicht 7d als Maske geätzt, anschließend werden jeweils die Öffnungen 4a und 4b gebildet. Es sei angemerkt, daß die Öffnungsbreite W2 der Öffnung 11a in der Maskenschicht 7d kleiner ausgestaltet ist als die Öffnungsbreite W1 in der Maskenschicht 7c. Demzufolge ist die Öffnungsbreite der Öffnung 4a kleiner als die des konkaven Ab­ schnittes 2a und der Öffnung 9a. Nach der Bildung der Öffnungen 4a und 4b wird die Maskenschicht 7b entfernt. Durch diese Verfahrensschritte wird die in Fig. 6 gezeigte Halbleitereinrichtung vorgesehen.As shown in Fig. 9, the nitride layer 4 is applied to cover the oxide layer 9 by CVD or the like. As shown in Fig. 10, a mask layer 7 d, z. B. is formed of resist, formed on the nitride layer 4 and patterned with a predetermined shape. Subsequently, an opening 11 a with the opening width W2 is formed in the region of the mask layer 7 d, which is arranged directly above the securing layer 1 , and an opening 11 b with the opening width W3 is formed in the region of the mask layer 7 d, the directly is arranged above the connection terminal layer 3 a. The nitride layer 4 is etched using this mask layer 7 d as a mask, then the openings 4 a and 4 b are formed in each case. It should be noted that the opening width W2 is configured d smaller than the opening 11 a in the mask layer 7 c than the opening width W1 in the mask layer. 7 Accordingly, the opening width of the opening 4 a is smaller than that of the concave section 2 a and the opening 9 a. After the formation of the openings 4 a and 4 b, the mask layer 7 b is removed. The semiconductor device shown in FIG. 6 is provided by these method steps .

Obwohl die starke Struktur bzw. der gestapelte Aufbau aus der Oxidschicht 9 und der Nitridschicht 4 als Beispiel in der zweiten Ausführungsform gezeigt worden sind sei angemerkt, daß andere Passivierungsschichten mit einer gestapelten Struktur aus einer Kombination anderer Materialien verwendet werden kann, unter der Voraussetzung, daß eine relative dielektrische Konstante der obe­ ren Schicht höher als die der unteren Schicht ist und die obere Schicht aus einem Material gebildet ist, durch das der Feuchtig­ keitswiderstand oder eine dielektrische Durchbruchsstärke oder ähnliches verbessert werden können. Auf der Passivierungsschicht können organische Materialien wie z. B. Polyimid vorhanden sein.Although the strong structure of the oxide layer 9 and the nitride layer 4 has been shown as an example in the second embodiment, it should be noted that other passivation layers with a stacked structure made of a combination of other materials can be used, provided that a relative dielectric constant of the upper layer is higher than that of the lower layer and the upper layer is formed of a material by which the moisture resistance or dielectric breakdown strength or the like can be improved. Organic materials such as e.g. B. polyimide may be present.

Im folgenden wird mit Bezug auf die Fig. 11 und 12 die dritte Ausführungsform der vorliegenden Erfindung beschrieben.The third embodiment of the present invention will now be described with reference to FIGS. 11 and 12.

Es wird auf Fig. 11 Bezug genommen. Der Unterschied zwischen der Halbleitereinrichtung der dritten Ausführungsform und der der zweiten Ausführungsform besteht darin, ob sich die Nitridschicht 4 entlang der Seitenwände der Öffnung 9a, die direkt oberhalb der Verbindungsanschlußschicht 3a vorgesehen ist, erstreckt. Wie in Fig. 11 dargestellt ist, erstreckt sich die Nitridschicht 4 auf den Seitenwänden der Öffnung 9a und verhindert dadurch, daß der Grenzbereich der Oxidschicht 9 und der Verbindungsanschlußschicht 3a freigelegt ist. Auf diese Weise kann der Feuchtigkeitswider­ stand der an die Verbindungsanschlußschicht 3a angrenzenden Flä­ chen bzw. Bereiche verbessert werden.Reference is made to Figure 11.. The difference between the semiconductor device of the third embodiment and that of the second embodiment is whether the nitride layer 4 extends along the side walls of the opening 9 a, which is provided directly above the connection terminal layer 3 a. As shown in Fig. 11, the nitride layer 4 extends on the side walls of the opening 9 a and thereby prevents the boundary region of the oxide layer 9 and the connection terminal layer 3 a is exposed. In this way, the moisture resistance of the areas or areas adjoining the connection connection layer 3 a can be improved.

Wie in Fig. 11. dargestellt ist, erstreckt sich die Nitridschicht 4 auf den Seitenwänden der Öffnung 9a, wodurch eine kleinere Öff­ nungsbreite W4 der Öffnung 4b, die an der Verbindungsanschluß­ schicht 3a angeordnet ist, erzielt wird, als dies bei der Öff­ nungsbreite W3 der Öffnung 9b, die an der Verbindungsanschluß­ schicht 3a vorgesehen ist, der Fall ist. Der übrige Aufbau der Einrichtung ist dem der in Fig. 6 gezeigten zweiten Ausführungs­ form ähnlich.As shown in Fig. 11, the nitride layer 4 extends on the side walls of the opening 9 a, whereby a smaller opening width W4 of the opening 4 b, which is arranged on the connection terminal layer 3 a, is achieved than in the Opening width W3 of the opening 9 b, which is provided at the connection terminal layer 3 a, is the case. The remaining structure of the device is similar to that of the second embodiment shown in FIG. 6.

Mit Bezug auf Fig. 12 wird ein Verfahren zur Herstellung der Ein­ richtung der dritten Ausführungsform beschrieben.With reference to Fig. 12, a method for preparing the A direction of the third embodiment.

Die Verfahrensschritte, die denen der zweiten Ausführungsform ähnlich sind, werden die Strukturen bis zur Nitridschicht 4 voll­ endet. Eine Maskenschicht 7e, die aus Resist oder ähnlichem ge­ bildet ist, ist auf der Nitridschicht 4 vorgesehen und wird in eine vorbestimmte Form bemustert. Eine Öffnung 12a mit der Öff­ nungsbreite W2 wird in dem Bereich der Maskenschicht 7e gebildet, der direkt oberhalb der Sicherungsschicht 1 angeordnet ist und eine Öffnung 12b mit der Öffnungsbreite W4 wird in dem Bereich der Maskenschicht 7e gebildet, der direkt oberhalb der Verbin­ dungsanschlußschicht 3a angeordnet ist.The process steps, which are similar to those of the second embodiment, the structures up to the nitride layer 4 are fully ended. A mask layer 7 e, which is formed of resist or the like, is provided on the nitride layer 4 and is patterned into a predetermined shape. An opening 12 a with the opening width W2 is formed in the region of the mask layer 7 e which is arranged directly above the securing layer 1 and an opening 12 b with the opening width W4 is formed in the region of the mask layer 7 e which is directly above the Connection layer 3 a is arranged.

Es sei angemerkt, daß die Öffnungsbreite W2 kleiner als W1 ist und daß die Öffnungsbreite W4 kleiner als W3 ausgebildet ist. Unter Verwendung dieser Maskenschicht 7e als Maske wird die Ni­ tridschicht 4 geätzt und die Öffnungen 4a und 4b gebildet. An­ schließend wird die Maskenschicht 7e entfernt. Durch diese Ver­ fahrensschritte wird die in Fig. 11 gezeigte Halbleitereinrich­ tung bereitgestellt.It should be noted that the opening width W2 is smaller than W1 and that the opening width W4 is smaller than W3. Using this mask layer 7 e as a mask, the nitride layer 4 is etched and the openings 4 a and 4 b are formed. Then the mask layer 7 e is removed. The semiconductor device shown in FIG. 11 is provided by these method steps.

Claims (8)

1. Halbleitereinrichtung mit
einer Ersatzschaltung,
einer Sicherungsschicht (1), die mit der Ersatzschaltung verbun­ den ist,
einer Zwischenschicht-Isolierschicht (2), die die Sicherungs­ schicht (1) direkt überdeckt, in der ein auf ihrer Oberfläche und di­ rekt oberhalb der Sicherungsschicht (1) angeordneter konkaver Abschnitt (2a) mit einer Öffnungsbreite (W1) vorgesehen ist, die größer als die Breite der Sicherungsschicht (1) ist, und
einer Passivierungsschicht (4), die die Zwischenschicht-Isolier­ schicht (2) überdeckt,
dadurch gekennzeichnet, daß
in der Passivierungsschicht eine erste Öffnung (4a), die direkt oberhalb der Sicherungsschicht (1) angeordnet ist, vorgesehen ist, die eine Bodenoberfläche des konkaven Abschnittes (2a) freilegt und die eine zweite Öffnungsbreite (W2) aufweist, die kleiner als die der ersten Öffnungsbreite (W1) ist.1. semiconductor device with
an equivalent circuit,
a data link layer ( 1 ) connected to the equivalent circuit,
an interlayer insulating layer (2), which layer the backup covers (1) directly, in which a is di provided rectly above the link layer (1) arranged concave portion (2a) with an opening width (W1) on its surface and that is greater than the width of the data link layer ( 1 ), and
a passivation layer ( 4 ) covering the interlayer insulating layer ( 2 ),
characterized in that
in the passivation layer, a first opening ( 4 a), which is arranged directly above the protective layer ( 1 ), is provided, which exposes a bottom surface of the concave section ( 2 a) and which has a second opening width (W2), which is smaller than that the first opening width (W1). 2. Halbleitereinrichtung nach Anspruch 1, bei der eine Metallzwischenverbindungsschicht (3) auf einer Oberfläche der Zwischenschicht-Isolierschicht (2) und um den konkaven Abschnitt (2a) herum angeordnet gebildet ist, und die Passivierungsschicht (4) die Metallzwischenverbindungs­ schicht (3) überdeckt und sich entlang der Seitenwände des konkaven Abschnittes (2a) erstreckt.2. A semiconductor device according to claim 1, and (a 2) around is in which a metal interconnection layer (3) on a surface of the interlayer insulating layer (2) around the concave portion is formed, and said passivation layer (4) layer, the metal interconnection (3) covers and extends along the side walls of the concave section ( 2 a). 3. Halbleitereinrichtung nach Anspruch 1 oder 2,
bei der die Passivierungsschicht (4) eine erste Isolierschicht (9) mit einer ersten relativen dielektrischen Konstante auf­ weist, die die Zwischenschicht-Isolierschicht (2) überdeckt und
eine zweite Isolierschicht (4) aufweist, die die erste Isolier­ schicht (9) überdeckt und die eine zweite relative dielektrische Konstante aufweist, die größer als die erste relative dielektri­ sche Konstante ist,
die erste Isolierschicht (9) mit einer zweiten Öffnung (9a) ver­ sehen ist, die Seitenwände aufweist, die mit den Seitenwänden des konkaven Abschnittes (2a) verbunden sind und die die erste Isolierschicht (9) durchdringt, und
die zweite Isolierschicht (4) sich entlang der Seitenwände der zweiten Öffnung (9a) und der Seitenwände des konkaven Abschnit­ tes (2a) derart erstreckt, daß ein Grenzbereich zwischen der ersten Isolierschicht (9) und der Zwischenschicht-Isolierschicht (2) bedeckt wird.3. The semiconductor device according to claim 1 or 2,
wherein the passivation layer ( 4 ) has a first insulating layer ( 9 ) with a first relative dielectric constant, which covers the interlayer insulating layer ( 2 ) and
has a second insulating layer ( 4 ) which covers the first insulating layer ( 9 ) and which has a second relative dielectric constant which is greater than the first relative dielectric constant,
the first insulating layer ( 9 ) with a second opening ( 9 a) is seen ver, which has side walls which are connected to the side walls of the concave portion ( 2 a) and which penetrates the first insulating layer ( 9 ), and
the second insulating layer ( 4 ) extends along the side walls of the second opening ( 9 a) and the side walls of the concave portion ( 2 a) such that a boundary region between the first insulating layer ( 9 ) and the interlayer insulating layer ( 2 ) covers becomes. 4. Halbleitereinrichtung nach Anspruch 3,
bei der eine Verbindungsanschlußschicht (3a) von dem konkaven Abschnitt (2a) entfernt auf der Oberfläche der Zwischenschicht- Isolierschicht (2) gebildet ist,
eine dritte Öffnung (9b) mit einer dritten Öffnungsbreite (W3) in der ersten Isolierschicht (9) gebildet ist und eine Oberflä­ che der Verbindungsanschlußschicht (3a) freilegt,
die zweite Isolierschicht (4) sich entlang der Seitenwände der dritten Öffnung (9a) erstreckt und
eine vierte Öffnung (4b) mit einer vierten Öffnungsbreite (W4), die kleiner als die dritte Öffnungsbreite (W3) ist, in der zweiten Isolierschicht (4) innerhalb der dritten Öffnung (9b) gebildet ist und einen Abschnitt der Oberfläche der Verbindungs­ anschlußschicht (3a) freilegt.4. The semiconductor device according to claim 3,
in which a connection terminal layer ( 3 a) from the concave portion ( 2 a) is formed on the surface of the interlayer insulating layer ( 2 ),
a third opening ( 9 b) with a third opening width (W3) is formed in the first insulating layer ( 9 ) and exposes a surface of the connection terminal layer ( 3 a),
the second insulating layer ( 4 ) extends along the side walls of the third opening ( 9 a) and
a fourth opening ( 4 b) with a fourth opening width (W4), which is smaller than the third opening width (W3), is formed in the second insulating layer ( 4 ) within the third opening ( 9 b) and a portion of the surface of the connection connection layer ( 3 a) exposed. 5. Halbleitereinrichtung mit
einer Ersatzschaltung,
einer Sicherungsschicht (1), die mit der Ersatzschaltung verbun­ den ist,
einer Zwischenschicht-Isolierschicht (2), die die Sicherungs­ schicht (1) direkt überdeckt, in der ein auf ihrer Oberfläche und di­ rekt oberhalb der Sicherungsschicht (1) angeordneter konkaver Abschnitt (2a) mit einer Öffnungsbreite (W1) vorgesehen ist, die größer als die Breite der Sicherungsschicht (1) ist, und
einer Passivierungsschicht (4), die die Zwischenschicht- Isolierschicht (2) überdeckt,
dadurch gekennzeichnet, daß
sich die Passivierungsschicht (4) entlang der Seitenwände des konkaven Abschnittes (2a) so erstreckt, daß sie an einen Randab­ schnitt einer Bodenoberfläche des konkaven Abschnittes (2a) her­ anreicht und die Bodenoberfläche des konkaven Abschnittes (2a) freilegt, der direkt oberhalb der Sicherungsschicht (1) angeord­ net ist.5. semiconductor device with
an equivalent circuit,
a data link layer ( 1 ) connected to the equivalent circuit,
an interlayer insulating layer (2), which layer the backup covers (1) directly, in which a is di provided rectly above the link layer (1) arranged concave portion (2a) with an opening width (W1) on its surface and that is greater than the width of the data link layer ( 1 ), and
a passivation layer ( 4 ) covering the interlayer insulating layer ( 2 ),
characterized in that
the passivation layer ( 4 ) extends along the side walls of the concave section ( 2 a) so that it extends to a Randab section of a bottom surface of the concave section ( 2 a) forth and exposes the bottom surface of the concave section ( 2 a), which directly is arranged above the data link layer ( 1 ). 6. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer Sicherungsschicht (1), die mit einer Ersatzschal­ tung verbunden ist,
Bilden einer Zwischenschicht-Isolierschicht (2) derart, daß die Sicherungsschicht (1) direkt bedeckt wird,
Bilden eines konkaven Abschnittes (2) auf einer Oberfläche der Zwischenschicht-Isolierschicht (2), der direkt oberhalb der Si­ cherungsschicht (1) angeordnet ist, mit einer ersten Öffnungs­ breite (W1), die größer als die Breite der Si­ cherungsschicht (1) ist,
Bilden einer Passivierungsschicht (4) derart, daß der konkave Abschnitt (2a) und die Zwischenschicht-Isolierschicht (2) über­ deckt werden,
gekennzeichnet durch die Schritte:
Bilden einer Maskenschicht (7b), die mit einer ersten Öffnung (13a) mit einer zweiten Öffnungsbreite (W2) versehen ist, die kleiner als die erste Öffnungsbreite (W1) ist, und die direkt oberhalb der Sicherungsschicht (1) angeordnet ist, auf der Pas­ sivierungsschicht (4), und
Bilden einer zweiten Öffnung (4a), die eine Bodenoberfläche des konkaven Abschnittes (2a), der direkt oberhalb der Sicherungs­ schicht (1) angeordnet ist, freilegt, in der Passivierungs­ schicht (4) durch Ätzen der Passivierungsschicht (4) unter der Verwendung der Maskenschicht (7b) als Maske. 6. A method for producing a semiconductor device comprising the steps:
Forming a data link layer ( 1 ) connected to an equivalent circuit,
Forming an interlayer insulating layer ( 2 ) in such a way that the securing layer ( 1 ) is covered directly,
Forming a concave portion ( 2 ) on a surface of the interlayer insulating layer ( 2 ), which is arranged directly above the fuse layer ( 1 ), with a first opening width (W1) which is larger than the width of the fuse layer ( 1 ) is
Forming a passivation layer (4) such that the concave portion (2 a) and the interlayer insulating layer (2) are covered,
characterized by the steps:
Forming a mask layer ( 7 b), which is provided with a first opening ( 13 a) with a second opening width (W2), which is smaller than the first opening width (W1), and which is arranged directly above the securing layer ( 1 ), on the passivation layer ( 4 ), and
Form a second opening ( 4 a), which exposes a bottom surface of the concave portion ( 2 a), which is arranged directly above the fuse layer ( 1 ), in the passivation layer ( 4 ) by etching the passivation layer ( 4 ) under the Use of the mask layer ( 7 b) as a mask. 7. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer Sicherungsschicht (1), die mit einer Ersatzschal­ tung verbunden ist,
Bilden einer Zwischenschicht-Isolierschicht (2) derart, daß die Sicherungsschicht (1) direkt überdeckt wird,
Bilden einer Verbindungsanschlußschicht (3a) auf der Zwischen­ schicht-Isolierschicht (2) derart, daß sie nicht mit der Siche­ rungsschicht (1) überlappt,
Bilden einer ersten Isolierschicht (9), die eine erste relative dielektrische Konstante aufweist und einen Teil einer Passivie­ rungsschicht bildet, derart, daß die Verbindungsanschlußschicht (3a) und die Zwischenschicht-Isolierschicht (2) bedeckt werden,
Bilden einer ersten Öffnung (9a), die die erste Isolierschicht (9) durchdringt und direkt oberhalb der Sicherungsschicht (1) angeordnet ist, die Oberfläche der Sicherungsschicht jedoch nicht freilegt, mit einer ersten Öffnungsbreite (W1) und einer zweiten Öffnung (9b), die die erste Isolierschicht (9) derart durchdringt, daß sie selektiv eine Oberfläche der Verbindungsan­ schlußschicht (3a) freilegt, in der ersten Isolierschicht (9),
Bilden eines konkaven Abschnittes (2a) mit Seitenwänden, die mit den Seitenwänden der ersten Öffnung (9a) und einer Bodenoberflä­ che in der Zwischenschicht-Isolierschicht (2a) verbunden sind, an einer Oberfläche der Zwischenschicht-Isolierschicht (2)
Bilden einer zweiten Isolierschicht (4), die eine zweite relati­ ve dielektrische Kontakte, die größer als die erste relative di­ elektrische Konstante ist, aufweist und einen Abschnitt der Pas­ sivierungsschicht auf der ersten Isolierschicht (9) bildet, derart, daß die erste und zweite Öffnung (9a, 9b) und der kon­ kave Abschnitt (2a) bedeckt werden,
gekennzeichnet durch die Schritte:
Bilden einer Maskenschicht (7d), die mit einer dritten Öffnung (11a) direkt oberhalb der Sicherungsschicht (1) mit einer zwei­ ten Öffnungsbreite (W2), die kleiner als die erste Öffnungsbrei­ te (W1) ist, und mit einer vierten Öffnung (11b) auf der zweiten Öffnung (9b) vorgesehen ist, auf der zweiten Isolierschicht (4), und
Bilden einer fünften Öffnung (4a), die eine Bodenoberfläche des konkaven Abschnittes (2a) freilegt, der direkt oberhalb der Sicherungsschicht (1) angeordnet ist, und einer sechsten Öffnung (4b), die selektiv die Oberfläche der Verbindungsanschlußschicht (3a) freilegt, durch Ätzen der zweiten Isolierschicht (4) unter Verwendung der Maskenschicht (7d) als Maske.7. A method for producing a semiconductor device comprising the steps:
Forming a data link layer ( 1 ) connected to an equivalent circuit,
Forming an interlayer insulating layer ( 2 ) in such a way that the securing layer ( 1 ) is covered directly,
Form a connection terminal layer ( 3 a) on the intermediate layer insulating layer ( 2 ) such that it does not overlap with the fuse layer ( 1 ),
Forming a first insulating layer ( 9 ), which has a first relative dielectric constant and forms part of a passivation layer, such that the connection connection layer ( 3 a) and the interlayer insulating layer ( 2 ) are covered,
Form a first opening ( 9 a) which penetrates the first insulating layer ( 9 ) and is arranged directly above the securing layer ( 1 ), but does not expose the surface of the securing layer, with a first opening width (W1) and a second opening ( 9 b ) which penetrates the first insulating layer ( 9 ) in such a way that it selectively exposes a surface of the connecting connection layer ( 3 a) in the first insulating layer ( 9 ),
Forming a concave portion (2 a) with side walls with the side walls of the first opening (9a) and a Bodenoberflä che in the interlayer insulating layer (2 a) are connected, on a surface of the interlayer insulating layer (2)
Forming a second insulating layer ( 4 ), which has a second relative dielectric contacts, which is larger than the first relative dielectric constant, and forms a portion of the passivation layer on the first insulating layer ( 9 ), such that the first and second Opening ( 9 a, 9 b) and the concave section ( 2 a) are covered,
characterized by the steps:
Form a mask layer ( 7 d) with a third opening ( 11 a) directly above the security layer ( 1 ) with a second opening width (W2), which is smaller than the first opening width (W1), and with a fourth opening ( 11 b) is provided on the second opening ( 9 b), on the second insulating layer ( 4 ), and
Form a fifth opening ( 4 a), which exposes a bottom surface of the concave portion ( 2 a), which is arranged directly above the securing layer ( 1 ), and a sixth opening ( 4 b), which selectively the surface of the connection terminal layer ( 3 a ) exposed by etching the second insulating layer ( 4 ) using the mask layer ( 7 d) as a mask. 8. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 7,
bei dem die Öffnungsbreite der vierten Öffnung (13b) so angepaßt ist, daß sie kleiner als die Öffnungsbreite der zweiten Öffnung (9b) ist, und
der Schritt des Bildens der Maskenschicht (7e) den Schritt des Bildens der Maskenschicht (7e) derart, daß die Seitenwände der zweiten Öffnung überdeckt werden, aufweist.8. A method for producing a semiconductor device according to claim 7,
in which the opening width of the fourth opening ( 13 b) is adapted so that it is smaller than the opening width of the second opening ( 9 b), and
the step of forming the mask layer ( 7 e) comprises the step of forming the mask layer ( 7 e) such that the side walls of the second opening are covered.