DE19534154C2 - Power semiconductor device controllable by field effect - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 230000005669 field effect Effects 0.000 title claims description 3
- 230000015556 catabolic process Effects 0.000 claims description 3
- 230000001427 coherent effect Effects 0.000 claims 2
- 239000002800 charge carrier Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Description
Die Erfindung bezieht sich auf ein durch Feldeffekt steuerba res Leistungs-Halbleiterbauelement mit einem Halbleiterkör per, der eine Drainzone und Sourcezonen hat, die in eine Ba siszone eingebettet sind und an die Oberfläche des Halblei terkörpers angegrenzen, und mit einer Gateelektrode.The invention relates to a taxable by field effect res power semiconductor device with a semiconductor body per who has a drain zone and source zones that are in a ba siszone are embedded and to the surface of the semi-lead bordered body, and with a gate electrode.
Solche Leistungs-Halbleiterbauelemente sind aus der IEEE El. Dev. Lett., Vol. 10, No. 3, März 1989 bekannt. Sie sind durchwegs vertikal aufgebaut, d. h., daß die Sourceelektrode auf der Oberseite und die Drainelektrode auf der Unterseite eingeordnet ist. Dabei fließen die Ladungsträger von den Sourcezonen durch einen parallel zur Oberfläche des Halblei terkörpers liegenden Kanal in die bis zur Oberfläche des Halbleiterkörpers reichende Drainzone. Anschließend fließen die Ladungsträger im wesentlichen vertikal durch die Drainzo ne und durch ein hochdotiertes Substrat zur Drainelektrode.Such power semiconductor components are from IEEE El. Dev. Lett., Vol. 10, No. March 3, 1989. they are consistently built vertically, d. that is, the source electrode on the top and the drain electrode on the bottom is classified. The charge carriers flow from the Source zones through a parallel to the surface of the semi-lead channel lying in the body up to the surface of the Semiconductor body-reaching drain zone. Then flow the carriers essentially vertical through the Drainzo ne and through a highly doped substrate to the drain electrode.
Wird am Leistungs-Halbleiterbauelement in Durchlaßrichtung eine Spannung angelegt, so baut sich ausgehend vom pn-Über gang zwischen Basiszone und Drainzone eine Raumladungszone auf. Der laterale Abstand zwischen Sourcezone und Drainzone ist derart bemessen, daß die Raumladungszone nicht bis zur Sourcezone durchgreift. D. h., daß die Länge des lateralen Kanals für steigende Sperrspannungen immer größer werden muß. Hierdurch steigt vor allem der Durchlaßwiderstand des Lei stungs-Halbleiterbauelements stark an. Auch die Gate-Source kapazität nimmt zu.Is on the power semiconductor device in the forward direction If a voltage is applied, the pn-over builds up a space charge zone between the base zone and the drain zone on. The lateral distance between the source zone and drain zone is dimensioned such that the space charge zone does not reach Reaches through the source zone. That is, the length of the lateral Channel for increasing reverse voltages must always be larger. As a result, the forward resistance of the Lei increases stung semiconductor device. The gate source too capacity increases.
Der Erfindung liegt die Aufgabe zugrunde, ein Leistungs-Halb leiterbauelement der erläuterten Art so weiter zu bilden, daß die Kanallänge auch für hohe Sperrspannungen klein gehalten werden kann. The invention has for its object a performance half to further form the conductor component of the type explained that the channel length is kept small even for high reverse voltages can be.
Diese Aufgabe wird dadurch gelöst, daß die Basiszone unter halb der Gateelektrode Aussparungen hat, in denen je eine Zo ne angeordnet ist, die den gleichen Leitungstyp wie die Drainzone hat, daß die Zonen an die Drainzone angrenzen, daß die Basiszone mindestens zwei Schichten hat, daß die erste an die Oberfläche des Halbleiterkörpers angrenzt und eine vorge gebene Dotierung hat, daß die zweite an die Drainzone an grenzt und eine Dotierung hat, die höher ist als die der er sten Schicht, daß die zweite Schicht elektrisch mit den Sour cezonen verbunden ist und daß die Zonen so dimensioniert sind, daß bei Anlegen einer Spannung in Vorwärtsrichtung, die kleiner ist als die Durchbruchspannung, die Drain-Raumla dungszone abgeschnürt ist.This object is achieved in that the base zone under half of the gate electrode has recesses, in each of which a Zo ne is arranged, the same type of line as that Drain zone has that the zones adjoin the drain zone that the base zone has at least two layers that the first one the surface of the semiconductor body is adjacent and a pre given doping has that the second to the drain zone limits and has a doping that is higher than that of him most layer that the second layer electrically with the Sour cezonen is connected and that the zones are dimensioned in this way are that when a voltage is applied in the forward direction, the is smaller than the breakdown voltage, the drain space constricted zone.
Weiterbildungen der Erfindung sind Gegenstand der Unteran sprüche.Further developments of the invention are the subject of the Unteran claims.
Die Erfindung wird anhand von Ausführungsbeispielen in Ver bindung mit den Fig. 1 bis 5 näher erläutert. Diese Figu ren zeigen jeweils Schnitte durch ein Ausführungsbeispiel.The invention is explained in more detail using exemplary embodiments in conjunction with FIGS . 1 to 5. These Figu ren each show sections through an embodiment.
Das Leistungs-Halbleiterbauelement nach Fig. 1 hat einen Halbleiterkörper mit einer Drainzone 1. Diese ist auf einem stärker dotierten Substrat 10 aufgebracht. An die Drainzone 1 grenzt eine Basiszone 2, die aus zwei Schichten 3 und 4 be steht. Die Schicht 3 grenzt an die Oberfläche des Halbleiter körpers und hat eine erste, vorgegebene Dotierungskonzentra tion. Zwischen der ersten Schicht 3 und der Drainzone liegt die zweite Schicht 4, die den gleichen Leitungstyp wie die Schicht 3 hat, jedoch höher dotiert ist als diese. In die er ste Schicht 3 sind Sourcezonen 5 eingebettet. Auf der oberen Oberfläche des Halbleiterkörpers ist, durch eine Oxidschicht 8 isoliert, eine Gateelektrode 9 angeordnet. Diese überlappt in bekannter Weise die Sourcezonen 5. Unter der Gateelektrode 9 ist die Basiszone 2 mit einer Ausnehmung 6 versehen. Diese reicht bis zur Oberfläche des Halbleiterkörpers. In der Ausnehmung 6 ist eine Zone 7 angeordnet, die bis zur Drainzone 1 reicht. Ihre Tiefe kann geringer oder größer als die Tiefe der Basiszone 2 sein, sie kann auch gleich tief wie die Ba siszone sein. Sie kann, muß aber nicht bis zur Oberfläche des Halbleiterkörpers reichen.The power semiconductor component according to FIG. 1 has a semiconductor body with a drain zone 1 . This is applied to a more heavily doped substrate 10 . At the drain zone 1 borders a base zone 2 , which consists of two layers 3 and 4 be. The layer 3 borders on the surface of the semiconductor body and has a first, predetermined doping concentration. Between the first layer 3 and the drain zone is the second layer 4 , which has the same conductivity type as the layer 3 , but is doped higher than this. In the first layer 3 source zones 5 are embedded. A gate electrode 9 is arranged on the upper surface of the semiconductor body, insulated by an oxide layer 8 . This overlaps the source zones 5 in a known manner. The base zone 2 is provided with a recess 6 under the gate electrode 9 . This extends to the surface of the semiconductor body. A zone 7 is arranged in the recess 6 , which extends to the drain zone 1 . Their depth can be less or greater than the depth of the base zone 2 , it can also be the same depth as the base zone. It can, but need not, extend to the surface of the semiconductor body.
Die Sourcezone 5 und die Schicht 4 der Basiszone 2 sind elek trisch miteinander und mit einem Sourceanschluß S verbunden. Das Substrat 10 ist mit einer Elektrode 12 versehen, die mit einem Drainanschluß D verbunden ist.The source zone 5 and the layer 4 of the base zone 2 are electrically connected to one another and to a source terminal S. The substrate 10 is provided with an electrode 12 which is connected to a drain terminal D.
Im Ausführungsbeispiel ist die Sourcezonen 5 stark n-dotiert, die Schicht 3 ist p-dotiert, die Schicht 4 ist stark p-do tiert, die Drainzone 1 schwach n-dotiert und das Substrat ist stark n-dotiert. Im Fall eines IGBT wird das Substrat 10 durch eine stark p-dotierte Emitterzone ersetzt. Für ein Halbleiterbauelement mit p-Kanal ist die Zonenfolge invers.In the exemplary embodiment, the source zones 5 are heavily n-doped, the layer 3 is p-doped, the layer 4 is heavily p-doped, the drain zone 1 is weakly n-doped and the substrate is heavily n-doped. In the case of an IGBT, the substrate 10 is replaced by a heavily p-doped emitter zone. For a semiconductor component with a p-channel, the zone sequence is inverse.
Wird an den Drainanschluß D eine positive Spannung gegenüber S angelegt, so baut sich ausgehend vom pn-Übergang 11 zwi schen der Basiszone 2 und der Drainzone 1 eine Raumladungszo ne auf. Diese Raumladungszone ist in der Drainzone 1 der Ba siszone 2 und der Zone 7 durch einige Äquipotentiallinien symbolisiert. Diese Äquipotentiallinien 13 durchsetzen die Zone 7 und verlaufen im übrigen in der Drainzone 1 im wesent lichen horizontal. Mit steigender Spannung wird ein Zustand erreicht, bei der die Zone 7 durch die Äquipotentiallinien abgeschnürt ist. Bei einem weiteren Spannungsanstieg kann sich daher die Raumladungszone nur noch in der Drainzone 1 verbreitern.If a positive voltage is applied to S at the drain terminal D, a space charge zone is built up starting from the pn junction 11 between the base zone 2 and the drain zone 1 . This space charge zone is symbolized in the drain zone 1 of the base zone 2 and the zone 7 by a few equipotential lines. This equipotential lines 13 pass through the zone 7 and are otherwise horizontal in the drain zone 1 in wesent union. With increasing voltage, a state is reached in which zone 7 is pinched off by the equipotential lines. If the voltage increases further, the space charge zone can therefore only widen in drain zone 1 .
Die Zone 7 ist nun derart dimensioniert, daß die Drain-Raum ladungszone bei einer Spannung unterhalb der Durchbruchsspan nung des Halbleiterbauelementes abgeschnürt ist. Die Ab schnürung ist mit 11 bezeichnet. Beträgt die höchste anzule gende Spannung z. B. 1200 Volt, so kann die Zone 7 derart di mensioniert sein, daß die Abschnürspannung z. B. bei 20 Volt liegt. D. h., daß die höchste Spannung zwischen der Zone 7 und der Sourcezone 5 20 Volt beträgt. Damit läßt sich die Ka nallänge, die durch den lateralen Abstand zwischen der Sour cezone 5 und der als Drainzone für den lateralen MOSFET wir kenden Zone 7 definiert ist, z. B. auf 1 bis 2 µm festlegen.Zone 7 is now dimensioned such that the drain space charge zone is pinched off at a voltage below the breakdown voltage of the semiconductor component. From the lacing is designated 11. Is the highest voltage to be applied z. B. 1200 volts, zone 7 can be dimensioned such that the pinch-off voltage z. B. is 20 volts. That is, the highest voltage between zone 7 and source zone 5 is 20 volts. This allows the Ka length, which is defined by the lateral distance between the sour cezone 5 and the drain zone for the lateral MOSFET zone 7 , z. B. set to 1 to 2 µm.
Die Zone 7 ist mit z. B. 1017 bis 1019 cm-3 relativ hoch do tiert, so daß die aus der Sourcezone 5 stammenden Elektronen im Durchlaßfall einen niedrigen Bahnwiderstand vorfinden. Die laterale Abmessung der Zone 7 kann in der gleichen Größenord nung wie der laterale Abstand zwischen der Zone 7 und der Sourcezone 5 liegen und z. B. 1 bis 3 µm betragen. Die Dicke der Schicht 3 liegt z. B. bei 0,5 µm, ihre Dotierung z. B. zwischen 1013 und 1016 cm-3. Die Gesamtdicke der Basiszone 2 kann z. B. 2 µm betragen, ihre Dotierung z. B. 1018 bis 1019 cm3.Zone 7 is with z. B. 10 17 to 10 19 cm -3 is relatively high, so that the electrons originating from the source zone 5 have a low path resistance in the conduction case. The lateral dimension of the zone 7 can be in the same order of magnitude as the lateral distance between the zone 7 and the source zone 5 and z. B. 1 to 3 microns. The thickness of layer 3 is e.g. B. at 0.5 microns, their doping z. B. between 10 13 and 10 16 cm -3 . The total thickness of the base zone 2 can e.g. B. 2 microns, their doping z. B. 10 18 to 10 19 cm 3 .
Die Zone 7 kann z. B. zylindrisch oder prismatisch geformt sein. Die Basiszone 2 wird dann für das ganze Leistungs-Halb leiterbauelement, das üblicherweise aus einigen tausend Zel len mit ebensovielen Sourcezonen besteht, durch zwei durchge hende Schichten 3 und 4 gebildet. Die Basiszone kann als Me saschicht oder als Planarschicht ausgebildet sein. Die Zone 7 kann auch streifenförmig ausgebildet sein, wobei sämtliche Zonen 7 des Leistungs-Halbleiterbauelements zu einem durchge henden Gitter verbunden sein können. Hierbei wird die Basis zone 2 für jede Zelle des Leistungs-Halbleiterbauelements vollständig unterbrochen.Zone 7 can e.g. B. be cylindrical or prismatic. The base zone 2 is then formed for the entire power semiconductor component, which usually consists of a few thousand cells with as many source zones, by two continuous layers 3 and 4 . The base zone can be designed as a measurement layer or as a planar layer. Zone 7 can also be designed in the form of a strip, it being possible for all zones 7 of the power semiconductor component to be connected to form a continuous grid. Here, the base zone 2 is completely interrupted for each cell of the power semiconductor component.
Ein anderes Ausführungsbeispiel ist in Fig. 2 dargestellt. Gleiche Teile wie im Ausführungsbeispiel nach Fig. 1 sind mit gleichen Bezugszeichen versehen. Oberhalb der Drainzone 1 ist im Halbleiterkörper wieder die schwach p-dotierte Schicht 3 angeordnet. Diese reicht wieder bis zur Oberfläche des Halbleiterkörpers. Der Halbleiterkörper ist unterhalb der Ga teelektrode 9 mit Gräben 15 versehen, in denen beispielsweise stark n-dotiertes Polysilizium abgeschieden ist. Zwischen den Gateelektroden 9 sind Gräben 17 vorgesehen, die die Sourcezo nen 5 anschneiden. Der Boden der Gräben kann z. B. durch Im plantation von Borionen mit einer stark p-dotierten Schicht 20 versehen werden. In einem oder mehreren Diffusionsprozes sen werden dann aus der stark n-dotierten Polysiliziumschicht 16 und aus der stark p-dotierten Schicht 20 Dotierstoffe aus diffundiert, die die n-dotierten Zonen 7 bzw. die stark p-do tierte Zonen 21 bilden. Die Zonen 21 entsprechen der Zone 4 nach Fig. 1. Die Diffusionen werden soweit vorgetrieben, daß die Zonen 7 an die Zonen 21 angrenzen. Anschließend wird in den Gräben 17 Metall abgeschieden. Die dadurch entstehenden Kontakte 18 kontaktieren dabei sowohl die Sourcezonen 5 als auch die Zonen 21 und verbinden diese daher elektrisch mit einander. Die Kontakte 18 werden untereinander durch eine auf der Oberfläche des Halbleiterkörpers liegende Metallschicht 22 verbunden. Auch hier sind die Zonen 7 derart dimensio niert, daß die Drain-Raumladungszone bei einer weit unterhalb der höchstzulässigen Spannung, d. h. z. B. bei 10 bis 20 Volt, die Zonen 7 abgeschnürt ist. Im Durchlaßfall fließen die Ladungsträger wieder lateral von den Sourcezonen 5 über die Zonen 7 in die Drainzone 1 und zum Drainanschluß D. Die Kanallänge wird wiederum durch den lateralen Abstand zwischen den Sourcezonen 5 und den Zonen 7 bestimmt. Letztere können, wie in Verbindung mit Fig. 1 erläutert, relativ hoch dotiert sein, so daß die aus den Sourcezonen 5 stammenden Ladungsträ ger einen geringen Bahnwiderstand vorfinden.Another embodiment is shown in FIG. 2. The same parts as in the embodiment of FIG. 1 are provided with the same reference numerals. The weakly p-doped layer 3 is again arranged above the drain zone 1 in the semiconductor body. This again extends to the surface of the semiconductor body. The semiconductor body is provided below the gate electrode 9 with trenches 15 in which, for example, heavily n-doped polysilicon is deposited. Between the gate electrodes 9 , trenches 17 are provided which cut the source zones 5 . The bottom of the trenches can e.g. B. by implantation of boron ions with a heavily p-doped layer 20 . In one or more diffusion processes, dopants are then diffused from the heavily n-doped polysilicon layer 16 and from the heavily p-doped layer 20 , which form the n-doped zones 7 and the heavily p-doped zones 21, respectively. The zones 21 correspond to the zone 4 according to FIG. 1. The diffusions are driven so far that the zones 7 adjoin the zones 21 . Then 17 metal is deposited in the trenches. The resulting contacts 18 contact both the source zones 5 and the zones 21 and therefore electrically connect them to each other. The contacts 18 are connected to one another by a metal layer 22 lying on the surface of the semiconductor body. Also here the zones 7 are so defined dimensio that the drain depletion region is pinched off at a far below the maximum allowable voltage, ie, for example at 10 to 20 volts, the zones. 7 In the case of passage, the charge carriers again flow laterally from the source zones 5 via the zones 7 into the drain zone 1 and to the drain connection D. The channel length is in turn determined by the lateral distance between the source zones 5 and the zones 7 . The latter can, as explained in connection with FIG. 1, be doped relatively highly, so that the charge carriers originating from the source zones 5 find a low path resistance.
Das Ausführungsbeispiel nach Fig. 3 unterscheidet sich von dem nach Fig. 2 hauptsächlich dadurch, daß die genannten, in Verbindung mit Fig. 1 und 2 mit 7 bezeichneten Zonen ohne Ausbildung eines Grabens durch eine Implantation von Ladungs trägern erzeugt werden. Dabei wird eine hohe Dosis in die Oberfläche des Halbleiterkörpers implantiert, so daß das Do tierungsmaximum unterhalb der Oberfläche des Halbleiterkör pers zu liegen kommt. Anschließend wird solange diffundiert, bis eine n-dotierte Zone 24 entsteht, die einerseits an die Oberfläche des Halbleiterkörpers reichen kann und andererseits an die Drainzone 1 anstößt. Für die Dotierung und Di mensionierung dieser Zone gilt ebenfalls, daß sie bei einer Spannung weit unterhalb der höchst zulässigen Betriebsspan nung ausgeräumt ist.The embodiment of FIG. 3 differs from that of FIG. 2 mainly in that the above-mentioned, in conjunction with FIGS. 1 and 2 with 7 designated zones are generated without implantation of a trench by implantation of charge carriers. A high dose is implanted in the surface of the semiconductor body, so that the maximum dose comes to lie below the surface of the semiconductor body. Subsequently, diffusion continues until an n-doped zone 24 is formed, which on the one hand can reach the surface of the semiconductor body and on the other hand abuts the drain zone 1 . For the doping and dimensioning of this zone it also applies that it is removed at a voltage far below the maximum permissible operating voltage.
Das Ausführungsbeispiel nach Fig. 4 ist eine Abwandlung des Ausführungsbeispiels nach Fig. 2. Hier wird im Graben 15 stark n-dotiertes Polysilizium abgeschieden. Jedoch läßt man anstelle des gleichmäßig dicken Oxids 8 (Fig. 1, 2) ein lo kales Oxid 28 aufwachsen, das über dem Polysilizium seine maximale Dicke hat. Auf der Oxidschicht 28 wird dann eine Po lysilizium-Gateelektrode 29 erzeugt, die über der Zone 7 ih ren größten Abstand von der Oberfläche des Halbleiterkörpers hat. Damit läßt sich die Gate-Drain-Kapazität des aus der Sourcezone 5, der Schicht 3 und der Zone 7 gebildeten La teral-MOSFET weiter verringern. Die Gateelektrode 29 kann zu sätzlich mit einer Randmaske 27 versehen sein, deren Dicke nach außen abnimmt. Wird die Sourcezone durch Implantation von Ladungsträgern durch die Maske 27 erzeugt, ist sicherge stellt, daß die Sourcezone 5 unter der Kante der Gateelektro de 29 auf jeden Fall relativ schwach dotiert ist.The embodiment according to FIG. 4 is a modification of the embodiment according to FIG. 2. Here, heavily n-doped polysilicon is deposited in the trench 15 . However, instead of the uniformly thick oxide 8 ( FIGS. 1, 2), a local oxide 28 is grown which has its maximum thickness above the polysilicon. A polysilicon gate electrode 29 is then produced on the oxide layer 28 and has its greatest distance from the surface of the semiconductor body over the zone 7 . This allows the gate-drain capacitance of the La teral-MOSFET formed from the source zone 5 , the layer 3 and the zone 7 to be further reduced. The gate electrode 29 can additionally be provided with an edge mask 27 , the thickness of which decreases towards the outside. If the source zone is generated by implantation of charge carriers through the mask 27 , it is ensured that the source zone 5 under the edge of the gate electrode 29 is in any case relatively weakly doped.
Das Ausführungsbeispiel nach Fig. 5 unterscheidet sich von dem nach Fig. 2 hauptsächlich dadurch, daß vor dem Aufbrin gen der Gateelektrode 9 in die Oberfläche der Schicht 3 ganz flächig eine Schicht 30 eingebracht wird, die zur Einstellung der Einsatzspannung des aus der Sourcezone 5, der Schicht 3 und der Zone 7 gebildeten Lateral-FET dient. Die Sourcezone kann dann nach Aufbringen der Gateelektrode 9 durch Implanta tion in die Oberfläche der Schicht 3 erzeugt werden. Hierbei sorgen in bekannter Weise am Rand der Gateelektrode 9 ange brachte Spacer 31 dafür, daß unter der Gateelektrode 9 auf keinen Fall ein hochdotierter Bereich der Sourcezone 5 liegt.The embodiment of FIG. 5 differs from that of FIG. 2 mainly in that before the application of the gate electrode 9 in the surface of the layer 3 a layer 30 is introduced over the entire surface, which is used to adjust the threshold voltage of the source zone 5 , the layer 3 and the zone 7 formed lateral FET. The source zone can then be created after application of the gate electrode 9 by implantation in the surface of the layer 3 . Here, in a known manner, at the edge of the gate electrode 9 , spacers 31 are provided that under the gate electrode 9 there is in no case a highly doped region of the source zone 5 .
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19534154A DE19534154C2 (en) | 1995-09-14 | 1995-09-14 | Power semiconductor device controllable by field effect |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19534154A DE19534154C2 (en) | 1995-09-14 | 1995-09-14 | Power semiconductor device controllable by field effect |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19534154A1 DE19534154A1 (en) | 1997-03-20 |
DE19534154C2 true DE19534154C2 (en) | 2001-06-28 |
Family
ID=7772200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19534154A Expired - Lifetime DE19534154C2 (en) | 1995-09-14 | 1995-09-14 | Power semiconductor device controllable by field effect |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19534154C2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6762455B2 (en) | 1999-09-09 | 2004-07-13 | Infineon Technologies Ag | Semiconductor component for high reverse voltages in conjunction with a low on resistance and method for fabricating a semiconductor component |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5917204A (en) * | 1997-03-31 | 1999-06-29 | Motorola, Inc. | Insulated gate bipolar transistor with reduced electric fields |
US6545316B1 (en) | 2000-06-23 | 2003-04-08 | Silicon Wireless Corporation | MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same |
DE19854915C2 (en) * | 1998-11-27 | 2002-09-05 | Infineon Technologies Ag | MOS field effect transistor with auxiliary electrode |
DE19902749C2 (en) * | 1999-01-25 | 2002-02-07 | Infineon Technologies Ag | Power transistor arrangement with high dielectric strength |
DE19922187C2 (en) * | 1999-05-12 | 2001-04-26 | Siemens Ag | Low-resistance VDMOS semiconductor component and method for its production |
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US6784486B2 (en) | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
WO2002084745A2 (en) | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
JP4237086B2 (en) * | 2004-03-22 | 2009-03-11 | 関西電力株式会社 | Voltage-controlled semiconductor device |
US9070765B2 (en) | 2013-02-06 | 2015-06-30 | Infineon Technologies Ag | Semiconductor device with low on resistance and high breakdown voltage |
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- 1995-09-14 DE DE19534154A patent/DE19534154C2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE19534154A1 (en) | 1997-03-20 |
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Legal Events
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OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
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R081 | Change of applicant/patentee |
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|
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