DE1953364C - Data processing arrangement - Google Patents

Description

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Pie Erfindung beiriiTt ein« Datenvernrbeitungsanordnung mit einem Speicher für Befchlswortfolgen, der eine Vielzahl von Adressenpltttzen enthiilt, von denen gewisse ein Befehlswortpaar speichern, mit einem Vcrarbeiier, der einen Decodierer zur Decodieriing des ersten und zweiten Befehlswortes eines Befehlswortpaares enthält, und mit einem Speicheradressenregister zur wahlweisen Gewinnung des Inhaltes eines beliebigen Adressenplatzes des Speicher:·, für den Verarbeiter.The invention creates a data processing arrangement with a memory for key word sequences which contains a multiplicity of address spaces from which certain store a command word pair with a processor that uses a decoder for decoding the first and second command word of a command word pair, and with a memory address register for the optional retrieval of the content of any address space in the memory: for the processor.

Bei gewissen, programmgesteuerten Rechneranlagen werden Befehlswörter unterschiedlicher Länge benutzt, el. h., zur Darstellung einiger Befehle sind mehr Bits erforderlich als zur Darstellung anderer Befehle. Bei der Speicherung von Befehlen unterschiedlicher Länge in einem Speicher, bei dem jeder Adrcssenplatz ein Wort mit einer vorbestimmten Anzahl von Bits aufnimmt, können einige Adressenplätze mehr als einen Befehl enthalten. Beispielsweise kann eic Adressenplatz entweder einen Befehl der vollen Wortlänge, dessen Anzahl von Bits gleich der in einem Adressenplatz verfügbaren Bit/ahl ist, enthalten oder zwei Befehle der halben Wortlänge, die je die halbe Anzahl der in einem Adressenplatz verfügbaren Bits enthalten.In certain, program-controlled computer systems, command words are different Length used, el. I.e., more bits are required to represent some commands than to represent them other commands. When storing commands of different lengths in a memory where each address position contains a word with a predetermined number of bits, several can Address spaces contain more than one command. For example, an address space can either be a Full word length command with the number of bits equal to that available in an address location Bit / ahl is or contain two commands of half the word length, each half the number of in one Address space available bits included.

In einigen Datenverarbeitungsanlagen kam· ein Befehl der vollen Wortlänge zwischen zwei aufeinanderfolgende Adressenplätze aufgeteilt sein, während in anderen Datenverarbeitungsanlagen jedem Befehl mit der vollen Wortlängc ein neuer Adressenplatz zugeordnet werden muß. Bei diesen letztgenannten Datenverarbeitungsanlagen müssen gewisse »blinde« Halbwortbefehle (d. h. nicht funktionell Füllbefehle) hinzugefügt werden, um die Wortgrenzen so festzulegen, daß jeder Vollwortbefehl in einem neuen Adresscnplatz gespeichert werden kann. Beispielsweise muß in eine Befchlswortfolge, in der einem Befehl der vollen Wortlänge ein Befehl der halben Wortlängc und diesem dann wieder ein Befehl der vollen Wortlänge folgt, ein zusätzlicher Halbwort-Blindbefchl nahe dem Halbwortbefchl eingefügt werden, um den Adrcssenplatz aufzufüllen, in welchem der Halbwortbefehl der Folge gespeichert ist. Es ist allgemein üblich, einen sogenannten »NO-OPsc-Befehl (No Operation) einzufügen, wenn eine solche Auffüllung erforderlich ist. Bei dem »NO-l)P«-Befchl handelt es sich in typischer Weise um einen Befehl, bei dessen Ausführung keine wesentlichen Änderungen in irgendeinem Teil des Rechners iwlvr seiner periphcren Einheiten bewirkt werden.In some data processing systems came a Full word command split between two consecutive address spaces while in other data processing systems each command with the full word length has a new address space must be assigned. With these last-mentioned data processing systems, certain "Blind" half-word commands (i.e., not functionally filler commands) are added to the word boundaries to be specified so that each full-word command can be stored in a new address space. For example must be in a command word sequence in which a command of the full word length is a command of the half a word length and this is followed by a command of the full word length, an additional one Half-word blind command inserted near the half-word command to fill the address space in which the half-word command of the sequence is stored is. It is common practice to include a so-called »NO-OPsc (No Operation) command, if such replenishment is required. The "NO-1) P" container is typical an instruction which, when executed, does not significantly change any part of the computer iwlvr of its peripheral units.

Für Lchtzcit-Rechncr, die eine bestimmte Aufgabe innerhalb einer vorgeschriebenen Zeitspanne durchführen müssen (beispielsweise ein zentraler Verarbciter für eine Fernsprechvcrmittlungsanlage), ist e·. wichtig, daß die Zeit zur Durchführung jeder Auf gäbe minimal gehalten wird. Da die Ausführung eines »NO-OPe-Befehls dazu führt, daß der Rechner ohne Durchführung sinnvoller Arbeit Zeit verbraucht, ist us wünschenswert, die zur Auffüllung von .Speicherraum benutzten »NO-OPa-ßlindbcfehle βο auszuschalten, Die Kombination von Befehlen halber und voller Wortliinge wird in vielen handelsüblichen Rechnern verwendet. Es ist zwar die Benutzung von *N(M)P«-Hcfehlcn zur Festlegung der Wortgrenzen bekannt, über nach dem Stund der Technik fehlt eine Leine, wie ein Verlust an Zeit vermieden werden kann, der bei der Ausführung solcher »NO-OP«- Hlindbcfchlc entsteht,For Lchtzcit computers that do a specific job have to perform within a prescribed period of time (e.g. a central processor for a telephone exchange), is e ·. important that the time to carry out each on would be kept to a minimum. Since the execution of a »NO-OPe command results in the computer Without doing meaningful work time consuming, us is desirable to replenish that »NO-OPa-ßlindbcfehle βο off, The combination of half and full verbatim commands is used in many commercial applications Computers used. It is true that * N (M) P «errors are used to define the word boundaries known to be missing after the state of the art Leine, how a loss of time can be avoided when performing such "NO-OP" - Hlindbcfchlc arises,

Die Erfindung hat sich die Aufgabe gestellt, eine Datenverarbeitungsanlage n\ schaffen, bei der kein Zeitverlust durch die Ausführung solcher Blindbcfehle auftritt.' Zur Lösung dieser Aufgabe geht die Erfindung aus von einer Datenverarbeitungsanordnung der eingangs genannten Art und ist dadurch gekennzeichnet, daß der Verarbeiter eine Steuerschaltung aufweist, die, wenn der Decodierer beim Decodieren des zweiten Befehlswortes, eines Befchlswortpaares ein Ausgangssignal abgibt, unter Ansprechen auf dieses Ausgangssignal das Speicheradressenregister veranlaßt, ohm; Ausführung des zweiten Befehlswortes das nächste Befehlswort aus dem Speicher zu lesen.The invention has the task of, a data processing system n \ create occurs due to the execution of such Blindbcfehle in which no loss of time. ' To solve this problem, the invention is based on a data processing arrangement of the type mentioned and is characterized in that the processor has a control circuit which, when the decoder emits an output signal when decoding the second command word of a command word pair, in response to this output signal the Memory address register causes ohm; Execution of the second command word to read the next command word from the memory.

Ai Hand der Zeichnungen wird ein Ausführungsbeispiel der Erfindung erklärt. In den Zeichnungen zeigtAn embodiment of the invention will be explained with reference to the drawings. In the drawings indicates

Fig. 1 einen Ausschnitt aus einem programmgesteuerten Datenverarbeiter,1 shows a section from a program-controlled Data processors,

F i g. 2 eine Steuerschaltung,F i g. 2 a control circuit,

F i g. 3 die Beziehung zwischen Taktsignalen und Zeitabschnitten eines Maschinenzyklus des Verarbeiters, F i g. 3 the relationship between clock signals and time segments of a machine cycle of the processor,

Fig. 4 das Auftreten von Steuerimpulsen für drei verschiedene Kombinationen von aus dem Speicher gelesenen Befehlen.4 shows the occurrence of control pulses for three various combinations of commands read from memory.

Bei dem Ausführungsbeispiel der Erfindung ist eine Datenverarbeitungsanordnung vorgesehen, die sowohl Befehle voller als auch halber Wortlänge benutzt. Die Befehle sind in einem Speicher enthalten, der eine Vielzahl von Speicheradressenplätzen enthält. Jeder Speicheradressenplatz umfaßt 24 Bits und speichert entweder einen Befehl mit der vollen Wortlänge von 24 Bits oder zwei Befehle mit der halben Wortlänge von 12 Bits. Bei der Speicherung gilt die Beschränkung, daß jedem Befehl der vollen Wortlänge individuell ein Speicheradi essenplatz zugeordnet sein muß. Alle Speicheradresse.ι,-lätze mit der halben Wortlänge, die auf Grund dieser Beschränkung unbenutzt bleiben, werden mit »NO-OP--Halbwort-Blindbefehlen aufgefüllt.In the embodiment of the invention, a data processing arrangement is provided which both full and half word commands are used. The commands are contained in a memory which contains a large number of memory address locations. Each memory address location comprises 24 bits and stores either one instruction with the full word length of 24 bits or two instructions with half that length Word length of 12 bits. When storing, the restriction applies that each instruction has the full word length a memory space must be assigned individually. All memory address.ι, spaces with the half a word length, which remain unused due to this restriction, are replaced with »NO-OP - half-word blind commands filled up.

Die in Fig. 1 gezeigte Anlage enthält einen Speicher 120, einen zentralen Verarbeiter 110 und eine periphere Einheit 130. Der zentrale Verarbeiter 110 besitzt eine Einrichtung zur Erzeugung von Speicheradressen-Steuersignalen, die einen bestimmten Speicheradressenplatz definierende Adresseninformationen enthalten. Die Speicheradresse befindet sich innerhalb des zentralen Verarbeiters 110 iim SpeicheradressenregisUr 116 und wird zum Speicher 120 über das UND-Glied Ci 4 unter Steuerung von Signalen übertragen, die \on der Steuerschaltung 115 auf die Stcuerleitung 121 gegeben werden. Der Speicher 120 liefert auf Grund der Speicheradressen-Steuersignale den Inhalt des durch die Adresse definierten Speicherplatzes über die Leitergruppen 101 und 102 an den zentralen Verarbeiter. Die auf jeder der Leitergruppen 101 und 102 crscheinentüe Information stellt entweder eine Hälfte eines Befehls der vollen Wortlange oder einen vollständigen Befehl der halben Wortlängc dar. Die Information auf den Leitergruppen 101 und 102 wird dem. Befehlsregister 111 über UND-Glieder (71 bzw. C73 unter Steuerung von Signalen zugeführt, die in der Steuerschaltung 115 erzeugt und auf die Steucrlcitungen 118 gegeben werden.The system shown in FIG. 1 contains a memory 120, a central processor 110 and a peripheral unit 130. The central processor 110 has a device for generating memory address control signals which contain address information defining a specific memory address location. The memory address is located within the central processor 110 in the memory address register 116 and is transferred to the memory 120 via the AND element Ci 4 under the control of signals which are given by the control circuit 115 to the control line 121. On the basis of the memory address control signals, the memory 120 supplies the content of the memory location defined by the address via the conductor groups 101 and 102 to the central processor. The information on each of the ladder groups 101 and 102 represents either one half of a full word length command or a full half word length command. The information on the ladder groups 101 and 102 becomes the. Command register 111 is supplied via AND gates (71 or C73 under the control of signals which are generated in control circuit 115 and given to control lines 118.

Wenn es sich bei dem Wort mit 24 Bits im Befehlsregister Ul um einen Befehl der vollen Wort-If the word with 24 bits in the command register Ul is a command of the full word

Hinge handelt, so wird der Befelll im primiiren Decodierer 112 deeodiert, Ausgangssignale des primiiren DeLOdierurs IU werden in der SteuerschnlUing 115 mit Ausgongssignalen des Taktgebers IM zur Erzeugung einer Vielzahl von Steuerimpulsen uuf den Ausgangsleitungen der Steuerschaltung US kombiniert. Diese Steuerimpulse werden überall im zentralen Verarbeiter HO zur Durchführung der durch den Befehl angegebenen Funktionen und zur wahlweisen Erzeugung und Übertragung von Speicheradressen-Steuersignalen benutzt. Während der Ausführung des Befehls der vollen Wortlänge mit 24 Bits erzeugt die Steuerschaltung 115 einen Impuls auf der Steuerleitung 121, die das UND-Glied G4 zur Übertragung einer neuen Adresse aus dem Speicheradressenregister 116 an den Speicher 120 veranlaßt, um einen nächsten Befehl oder ein nächstes Befehlspaar zu gevinnen. In dem Speicheradressenregister 116 kann eine neue Adresse durch Weiterschalten des augenblicklichen Inhaltes oder durch Zuführung einer neuen Adresse über die Gattersammelleitung 117 gebildet ".erden. Nach beendeter Ausführung des Befehk mit 24 Bits erzeugt die Steuerschaltung 115 einen Impuls auf der Steuerleitung 118, der die Speicherantwort über die UND-Glieder (71 und (i 3 in das Befehlsregister 111 führt.If this is not the case, the signal is decoded in the primary decoder 112 , and output signals from the primary decoder IU are combined in the control circuit 115 with output signals from the clock IM to generate a large number of control pulses on the output lines of the control circuit US. These control pulses are used everywhere in the central processor HO to carry out the functions specified by the command and for the optional generation and transmission of memory address control signals. During the execution of the instruction of the full word length with 24 bits, the control circuit 115 generates a pulse on the control line 121 which causes the AND gate G4 to transfer a new address from the memory address register 116 to the memory 120 for a next instruction or a next Command pair to win. A new address can be formed in the memory address register 116 by advancing the current content or by supplying a new address via the gate bus line 117. After the command with 24 bits has been executed, the control circuit 115 generates a pulse on the control line 118 which contains the memory response via the AND gates (71 and (i 3 leads to the command register 111.

Für den Fall, daß das im Befehlsregister 111 gespeicherte Wort mit 24 Bits ein Paar von Befehlen der halben Wortlänge mit je 12 Bits umfaßt, werden beide Befehle gleichzeitig decodiert. Das erste Befehlswort des Befehlswortpaares ist in der linken Hälfte des Befehlsregisters 111 gespeichert und wird im primären Decodierer 112 decodiert. Das zweite Befehlswort des Befehlswortpaares ist in der rechten Hälfte gespeichert und wird im sekundären Decodierer 113 decodiert. Ausgangssignale des primären Decodieren 1J2 werden in der Steuerschaltung 115 zur Erzeugung der für die Ausführung des ersten Befehls erforderlichen Steuerimpulse benutzt. Wenn die Ausgangssignale des sekundären Decodierers 113 nicht anzeigen, daß der zweite Befehl ein ^NO-OP«- Befehl ist, erzeugt die Steuerschaltung 115 bei beendeter Ausführung des ersten Befehls einen Impuls auf der Steuerlcitung 119, um den zweiten Befehl aus der rechten Hälfte über ein UND-Glied G 2 in die link~ Hälfte des Befehlsregisters 111 zu bringen. Danach wird der zweite Befehl im primären Decodierer 112 decodiert, und die /ur Ausführung des zweiten Befehls erforderlichen Steuerimpulse werden in der Steuerschaltung 115 erzeugt. Während der Ausführung des zweiten Befehls wild zur Übertragung einer neuen Adresse an den Speicher ein Impuls auf der Stcucrleitung 121 erzeugt. Die entsprechende Speicherantwort mit 24 Bits wird bei beendeter Ausführung des zweiten Befehls unter Steuerung eines Impulses auf der Leitung 118 in das Befehlsregister 111 geführt.In the event that the stored in the command register 111 Word with 24 bits comprises a pair of instructions half the word length of 12 bits each both instructions decoded at the same time. The first command word of the command word pair is in the left Half of the instruction register 111 is stored and is decoded in the primary decoder 112. The second Command word of the command word pair is stored in the right half and is used in the secondary decoder 113 decoded. Output signals of the primary decoder 1J2 are entered in the control circuit 115 used to generate the control pulses required to execute the first command. If the Output signals of the secondary decoder 113 do not indicate that the second instruction is a ^ NO-OP «- Is command, the control circuit 115 generates a pulse when the execution of the first command is completed on the control line 119 to transfer the second command from the right half via an AND gate G 2 to the link ~ bring half of the command register 111. After that the second instruction is decoded in the primary decoder 112, and the execution of the second Control pulses required for the command are generated in the control circuit 115. During execution the second command sends a pulse to the memory to transfer a new address to the memory Stcucrleitung 121 generated. The corresponding 24-bit memory response is displayed when execution is complete of the second command under the control of a pulse on line 118 into command register 111 guided.

Wenn der sekundäre Decodierer 113 ein Ausgangssignal erzeugt, das angibt, daß der zweite Befehl ein »NO-OP«-Befehl ist, so wird die Steuerlertung 121 während der Ausführung des ersten Befehls erregt und eine neue Adresse zum Speicher Übertragen. Außerdem wird die Steuerleitung 116 bei beendeter Ausführung des ersten Befehls erregt, um die Speicherantwort in das Befehlsregister 111 zu führen, und zwar ohne den »NO-OP«-Befehl aus der rechten Hälfte des Registers in die linke Hälfte zu übertriiaen. When the secondary decoder 113 generates an output indicating that the second instruction is a "NO-OP" instruction, the control circuit 121 is energized during the execution of the first instruction and a new address is transferred to memory. In addition, the control line 116 is energized when the execution of the first command has ended, in order to lead the memory response into the command register 111 without triiaing the "NO-OP" command from the right half of the register to the left half.

In Fig. 2 ist die Steuerschaltung 115 zur Erzeugung von Steuerimpulsen 'uuf den drei Steuerleitungen 118, ll^l> und UI gezeigt, die die Übertragung von Speicheradressen-Steuersignalen, den EmpfangIn FIG. 2, the control circuit 115 for generating control pulses' UUF the three control lines 118, ll ^l> and UI shown that the transfer of memory address control signals, to receive

von Befehlen aus dem Speicher und die Verschiebung eines Befehls aus der rechten Hälfte des Befehlsregisters 111 zur linken Hälfte steuern.of instructions from memory and the relocation of an instruction from the right half of the instruction register Steer 111 to the left half.

Zur Erzeugung der richtigen Steuerimpulse auf dew vorgenannten Steuerleitungen werden Ausgangssignale des Taktgebers 114 und des primären Decodieren 112 sowie des sekundären Decodierers 113 in der Steuerschaltung 115 logisch verknüpft. Spezielle Ausführungsbeispiele des Taktgebers 114, des primären Decodierers 112 und des sekundären Decodierers 113 sind in der Zeichnung nicht dargestellt, da solche Schaltungen bekannt sind. Nur derjenige Teil der Steuerschaltung 115, der für die praktische Verwirklichung der Erfindung eine besondeve Rolle spielt, ist in Fig. 2 gezeigt und wird hier beschrieben. DerOutput signals are used to generate the correct control pulses on the aforementioned control lines of clock 114 and primary decoder 112 and secondary decoder 113 in FIG the control circuit 115 logically linked. Specific embodiments of clock 114, the primary Decoder 112 and the secondary decoder 113 are not shown in the drawing, since such Circuits are known. Only that part of the control circuit 115 which is necessary for the practical implementation A particular role of the invention is shown in FIG. 2 and is described herein. the

so Maschinenzyklus des zentralen Verarbeiters 110, de ι als diejenige Zeit definiert ist, a'e zur Ausführung eines ein/einen Befehls erforderlich ist, ist in zehn gleich lange Zeitabschnitte 70 bis 7 0 gemäß Fig. 3 unterteilt. Die vom Taktgeber 114 erzeugte Gruppe von Ausgangssignalen umfaß' die Taktsignale 70, 7*1, T2 usw. mit je der Dauer \on einem Zehntel des Maschinellzyklus, die in der Steuerschajtung 115 benutzt werden. Der primäre Decodierer 112 erzeugt ein Ausgangssignal auf der Leitung FW, wenn derThus, the machine cycle of the central processor 110, which is defined as the time a'e is required to execute an instruction, is subdivided into ten equally long time segments 70 to 70 according to FIG. 3. The group of output signals generated by the clock generator 114 comprises the clock signals 70, 7 * 1, T2 , etc., each with a duration of one tenth of the machine cycle, which are used in the control circuit 115. The primary decoder 112 produces an output on line FW when the

₃ü Befehl im Befehlsregister 111 gemäß dem Operationscotie des Befehls ein solcher mit der vollen Wortlänge ist. Der sekundäre Decodierer 113 decodiert die in denjenigen Teil des Befehlsregisters 111 gespeicherte Information, der dem Operationscode des rechten Halbwortes zugeordnet ist, wenn zwei Befehle der halben Wortlänge im Befehlsregister 111 gespeichert sind, und erzeugt ein Auspangssignal auf der Leitung NOP, wenn der Operationscode des »NO-()P«-Befehls sich in dem decodierten Teil des Rcgisterinhaltes befindet. ₃ ü command in command register 111 according to the operation code of the command is one with the full word length. The secondary decoder 113 decodes the information stored in that part of the instruction register 111 which is assigned to the operation code of the right half-word if two instructions of half the word length are stored in the instruction register 111, and generates an output signal on the line NOP if the operation code of the » NO - () P «instruction is located in the decoded part of the contents of the Rcgister.

In Fig. 2 sind außerdem das NWC-Flipflop 201 und das RHW-Flipflop 202 gezeigt. Dabei handelt es sich um bistabile Speicherelemente, die allgemein als R-S-FIipflops bezeichnet werden, bin Signal ausreichender Amplitude am R-Eingangsanschluß veranlaßt das Flipflop, in den 0-Zustand zu gehen oder in diesem Zustand zu verbleiben, wenn es sich vor dem Auftreten des Signals darin befunden hat. Ein Signal ausreichender Amplitude am S-Eingangsanschluß veranlaßt das Flipflop, in den 1-Zustand zu gehen oder in diesem zu veiblciben.2 also shows the NWC flip-flop 201 and the RHW flip-flop 202 is shown. These are bistable storage elements, which are generally known as R-S-Flipflops are called, am signal sufficient Amplitude at the R input terminal causes the flip-flop to go to or in the 0 state State if it was in it before the signal occurred. A signal sufficient amplitude at the S input terminal causes the flip-flop to go to the 1 state or to stay in it.

Nimmt man an, daß ein neues Befehlswort zum Zeitpunkt TO in das Register gegeben wird, so kann nur eine von drei möglichen Bedingungen auftreten, nämlich: (1) das Befehlsregister 111 enthält einen Befehl der vollen Wortlänge; (2) das Befehlsregister 111 enthält zwei Befehle der halben Wortlänge, wobei das rechte Wort der »NO-OP«-Befehl ist; (3) das Befehlstegister 111 enthält zwei Befehle der halbenAssuming that a new command word is placed in the register at time TO, then can only one of three possible conditions will occur, namely: (1) the command register 111 contains one Full word length command; (2) the instruction register 111 contains two instructions of half the word length, where the right word is the "NO-OP" command; (3) the command register 111 contains two commands of half

Wortlänge, wobei das rechte Wort kein »NO-OP«- Befehl ist.Word length, whereby the right word is not a »NO-OP« - Command is.

Fig. 4 zeigt -Jie Erregung der Decodiercr-Ausgangsleitungcn FW und NOP, den Zustand der NWC- und RHW-Flipflops 201 und 202 sowie die FIG. 4 shows the energization of the decoder output lines FW and NOP, the state of the NWC and RHW flip-flops 201 and 202 and the

Erregung dsr Steuerleitungen 118, 119 und 121 für jede der drei obengenannten Bedingungen. Wie in Fig. 2 dargestellt, ist die Taktlcitung T1 an den R-Eingangsanschluß des NWC-Flipflops 201 nngc- Excitation of control lines 118, 119 and 121 for each of the three above conditions. As shown in Fig. 2, the clock line T 1 is connected to the R input terminal of the NWC flip-flop 201 nngc-

'.ehaltet. Ein Taktsignal auf der Leitung Tl stellt das NWC-Flipflop 201 zum Zeitpunkt Tl jedes Maschineuzyklus zurück. Das NWC-Flipflop 201 wird zum Zeitpunkt T2 in den !-Zustand eingestellt, wenn der Ausgang des ODER-Gliedes G21 erregt ist, und zwar durch kombinieren der Signale auf der Leitung T2 und am Ausgang des ODER-Gliedes G 21 im UND-Glied G22. Der Ausgang des ODER-Gliedes G 21 ist erregt, wenn einer der Dccodiererausgänge FW oder NOV altiv ist oder wenn das RHW-Flipflop 202 eingestellt ist.'. hold. A clock signal on the line T1 resets the NWC flip-flop 201 at the time T1 of each machine cycle. The NWC flip-flop 201 is set to the! State at time T2 when the output of the OR gate G21 is excited, by combining the signals on the line T2 and at the output of the OR gate G21 in the AND gate G22. The output of the OR gate G 21 is energized when one of the Dccoder outputs FW or NOV is old or when the RHW flip-flop 202 is set.

Wenn das Befehlsregister 111 einen Befehl der vollen Wortlänge enthält, ist die Leitung FW erregt, und das NWC-Flipflop 201 wird zum Zeitpunkt T2 des für die Ausführung des Befehls der vollen Wort- ts länge zugeordneten Zeitzyklus eingestellt. Wenn das Befehlsregister 111 ein Bcfchlspaar der halben Wortliinge enthält und das rechte Wort ein »NO-OP« -Befehl ist, ist der Dccodiererausgang NOP erregt, und das NWC-Flipflop 201 wird zum Zeitpunkt T2 so des zur Ausführung des ersten Befehls des Paares zugeordneten Zeitzyklus eingestellt. Wenn das Befehlsregistei 111 ein Befehlspaar der halben Wortliinge enthä't und das rechte Wort kein »NO-OP« -Befehl ist. so wird das RHW-Flipflop 202 eingestellt, wenn der zweite Befehl des Paares von der rechten Seite des Befehlsregisters 111 zur linken Seite auf Grund eines Steuersignals auf der Leitung 119 übertragen wird. Nachfolgend wird das NWC-Flipflop 201 /um Zeitpunkt 7 2 des für die Ausführung des zweiten Befehls des Paares zugeordneten Zeitzyklus als Folge davon eingestellt, daß sich das RHW-Flipflop 202 im eingestellten Zustand befindet.When the command register 111 contains a full word length command, the FW line is energized and the NWC flip-flop 201 is set at time T2 of the time cycle allocated for executing the full word command. If the command register 111 contains a half-word length pair and the right word is a "NO-OP" command, the encoder output NOP is energized and the NWC flip-flop 201 is assigned to the execution of the first command of the pair at time T2 Time cycle set. If the command register 111 contains a command pair of half the word length and the right word is not an "NO-OP" command. Thus, the RHW flip-flop 202 is set when the second instruction of the pair is transferred from the right-hand side of the instruction register 111 to the left-hand side in response to a control signal on the line 119. The NWC flip-flop 201 / is then set at time 72 of the time cycle allocated for the execution of the second instruction of the pair as a result of the fact that the RHW flip-flop 202 is in the set state.

Wenn das NWC-Flipflop 201 zum Zeitpunkt T 2 eingestellt ist, wird die Steuerleitung 121 zum unmittelbar folgenden Zeitpunkt T3 über das UND-Glied G 23 erregt, um eine neue Adresse zum Speicher zu übertragen, und die Sleuerlcitung 118 wird /um Zeitpunkt TO des unmittelbar folgenden Zcit-/yklus über das UND-Glied G 24 erregt, um die .Speicherantwort in das Befehlsregister 111 zu übertragen. Wenn das NWC-Flipflop 201 zurückgestellt ist. so wird die Steuerleitung 119 zum Zeitpunkt TO erregt, um den Inhalt der rechten Seite des Befehlsregisters 111 zur linken Seite zu führen. Die Vor- iiängc, die nach Einstellung des NWC-Flipflops 201 auftreten, sind also unabhängig davon, welche Leitung (d. h. FlV. NOP oder RHW-X) zur Betätigung <Ies ODER-Gliedes G 21 erregt war.If the NWC flip-flop 201 is set at time T 2, the control line 121 is energized at the immediately following time T3 via the AND gate G 23 in order to transfer a new address to the memory, and the sleuerlcitung 118 is / at time TO des immediately following Zcit- / cycle excited via the AND gate G 24 in order to transfer the memory response to the command register 111. When the NWC flip-flop 201 is reset. so control line 119 is energized at time TO to bring the contents of the right side of command register 111 to the left. The precedents that occur after the NWC flip-flop 201 has been set are therefore independent of which line (ie FlV. NOP or RHW-X) was energized to actuate the OR element G 21.

Zusammengefaßt wird, wenn das aus dem Speicher gelesene und im Befehlsregister 111 gespeicherte Wort einen Befehl der vollen Wortlänge oder zwei Befehle der halben Wortlängc enthält und das rechte Halbwort der »NO-OPe-Befehl ist, die SteuerleitungIn summary, if the read from the memory and stored in the command register 111 Word contains one full word command or two half word commands and the right one Half word of the »NO-OPe command is the control line während Ti des ersten Zyklus nach Empfang des Spnichcrwortes erregt, und die Steuerleitung 118 wird während TO des unmittelbar folgenden Maschinenzyklus betätigt. Wenn der aus dem Wort gelesene Speicher zwei Befehle der halben Wortlänge umfaßt und das rechte Halbwort nicht der »NO-OP«-Befehl ist, so wird die Leitung 119 zum Zeitpunkt TO nach beendeter Ausführung des ersten Befehls des Paates erregt, die Leitung 121 wird während T3 des für die Ausführung des zweiten Befehls des Paares zugeordneten Zyklus erregt, und die Leitung 118 wird während TO des nächsten Zyklus erregt.energized during Ti of the first cycle after receipt of the memory word, and control line 118 is actuated during TO of the immediately following machine cycle. If the memory read from the word contains two commands of half the word length and the right half-word is not the "NO-OP" command, line 119 is energized at time TO after the first command of the pair has been executed, and line 121 is activated energized during T3 of the cycle assigned to execute the second instruction of the pair, and line 118 is energized during T0 of the next cycle.

Claims (2)

Patentansprüche:Patent claims: 1. Datenverarbeitungsanordnung mit einem Speicher für Befehlswortfolgen, der eine Vielzahl von Adressenplätzen enthält, von denen gewisse ein Befehlswortpaar speichern, mit einem Verarbeiter, der einen Decodierer zur Decodierung des ersten und zweiten Befehlswortes eines Befehlswortpaares enthält, und mit einem Speicheradressenregister zur wahlweisen Gewinnung des Inhaltes eines beliebigen Adrcssenplatzcs des Speichers für den Verarbeiter, dadurch gekennzeichnet, daß der Verarbeiter (ill, 112. M3, 114, 115) eine Steuerschaltung (115) aufweist, die, wenn der Decodierer (112, 113) beim Decodieren des zweiten Befehlswortes eines Befchlswortpaarcs ein Ausgangssignal abgibt, unter Ansprechen auf dieses Ausgangssignal das Speicheradressenregister (116) veranlaßt, ohne Ausführung des zweiten Befehlswortes das nächste Befehlswort aus der Speicheranordnung (120) zu gewinnen.1. Data processing arrangement with a memory for command word sequences, which has a large number of address locations, some of which store a pair of instruction words, with a processor using a decoder for decoding of the first and second instruction word of a pair of instruction words, and with a memory address register for selectively obtaining the Contents of any address space in the memory for the processor, characterized in that the processor (ill, 112. M3, 114, 115) a control circuit (115) which, if the decoder (112, 113) when decoding the second instruction word of a Aufchlswortpaarcs emits an output signal, in response to this output signal the Memory address register (116) causes the to obtain the next instruction word from the memory arrangement (120). 2. Datenverarbeitungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Verarbeiter (111, 112, 113, 114, 115) einen Taktgeber (114) aufweist und daß die Steuerschaltung2. Data processing arrangement according to claim 1, characterized in that the processor (111, 112, 113, 114, 115) has a clock generator (114) and that the control circuit (115) eine bistabile Einrichtung (201) enthält, die auf Grund von Signalen des Decodicrcrs (112, 113) und des Taktgebers (114) in ihren ersten stabilen Zustand geht, sowie Verknüpfungsglieder (G 23, G 24, G 25), die unter gemeinsamer Steuerung durch die bistabile Einrichtung (201) und den Taktgeber (114) die Ausführung des zweiter Befehlswortes einleiten, wenn die bistabile Einrichtung (201) sich in ihrem zweiten stabilen Zustand befindet, und das Speicheradressenregistei(115) contains a bistable device (201) which, on the basis of signals from the decoder (112, 113) and the clock (114) goes into their first stable state, as well as logic elements (G 23, G 24, G 25), which are under common control by the bistable device (201) and the clock generator (114) initiate the execution of the second command word when the bistable device (201) is in its second stable state, and the memory address register (116) veranlassen, das nächste Befehlswort au; dem Speicher (120) ohne Ausführung des zweiter Befehls zu gewinnen, wenn die bistabile Einrich tung (201) sich in ihrem ersten stabilen Zustam befindet.(116) cause the next command word au; the memory (120) without executing the second Win command when the bistable device (201) is in its first stable state is located. Hierzu 1 Blatt Zeichnungen1 sheet of drawings 19221922