DE19519321C2 - Frequency divider with dual, current, decimal or hexadecimal divisor input - Google Patents

Description

Bei digitalen Verhältnisregelungen ist es erforderlich, die Relation zweier Regelgrößen mittels eines veränderbaren Frequenzteilers vorzuwählen. Zur Erzeugung beliebiger Frequenzen bei Synthesizern oder zur Wegstreckenvorwahl von Positioniersystemen werden ebenfalls programmierbare Frequenzteiler eingesetzt. Bei der Frequenzteilung wird innerhalb einer Zyklusdauer eine ganzzahlige Anzahl aufeinanderfolgender Impulse eingelesen, durch eine nichtganzzahlige Dual-, Oktal-, Dezimal- oder Hexadezimalzahl →1 dividiert und als Resultat eine dem Zahlensystem entsprechende z. B. dekadische Anzahl aufeinanderfolgender Impulse ausgegeben, ohne daß eine Auf- bzw. Abrundung des Ergebnisses am Zyklusende stattfindet. Die Frequenz und das Impuls/Pausenverhältnis der zu teilenden Impulsfolge ist beliebig.In the case of digital ratio controls, it is necessary to relate the two control variables using one selectable variable frequency divider. For the generation of any frequencies in synthesizers or Programmable frequency dividers are also used to preselect positioning systems used. In frequency division, an integer number is generated within a cycle duration consecutive pulses read in, by a non-integer dual, octal, decimal or Divided hexadecimal number → 1 and as a result a z corresponding to the number system. B. decadal Number of successive pulses output without rounding up or rounding off the result takes place at the end of the cycle. The frequency and the pulse / pause ratio of the pulse train to be divided is any.

Da eine direkte Division eines einzelnen Impulses bzw. mehrerer Impulse durch eine nichtganzzahlige Zahl nicht möglich ist, wird die Division durch Auf- bzw. Abrunden des Divisors zur nächst größeren bzw. kleineren ganzen Zahl wechselweise in Abhängigkeit des zu rundenden Wertes gewandelt. In manchen Anwendungsfällen ist es äußerst wichtig, den Mittelwert der Frequenz während einer Zyklusdauer nicht zu lange und zu weit abweichen zu lassen. Um eine genauere Verteilung des Ergebnisses bzw. eine gute Symmetrie der frequenzgeteilten Impulsfolge während einer Zyklusdauer zu erreichen, wird ein häufiges Wechseln des Divisors angestrebt. Das Wechseln des Divisors und das Wechseln von unterschiedlichen Zeitabständen des Divisorwechsels bzw. das Variieren des Verhältnisses der Auf- bzw. Abrundungsdauer während einer Teilungsperiode wird durch den Divisor selbst festgelegt, und gewährleistet ein Minimum an Periodenlängenschwankungen (Jitter).Since a direct division of a single pulse or several pulses by a non-integer If the number is not possible, the division becomes the next largest by rounding the divisor up or down or smaller whole number changed alternately depending on the value to be rounded. In In some applications, it is extremely important to measure the average frequency during a Not to let the cycle duration deviate too long and too far. To get a more precise distribution of the Result or a good symmetry of the frequency-divided pulse train during a cycle period the divisor should be changed frequently. Changing the divisor and that Change of different intervals of the divisor change or the variation of the ratio the duration of rounding up and down during a division period is determined by the divisor himself, and ensures a minimum of period length fluctuations (jitter).

Stand der TechnikState of the art

In der DE 35 21 288 C2 wird eine nichtganzzahlige Dezimalzahl in einen Bruch gewandelt. Der Nenner bestimmt die Periodendauer. Eine Aufrundung findet statt für die Dauer des Zählers. In der verbleibenden Zeit wird abgerundet.DE 35 21 288 C2 converts a non-integer decimal number into a fraction. The denominator determines the period. Rounding up takes place for the duration of the counter. In the remaining one Time is rounded off.

Nachteilig ist hier die Notwendigkeit einer umständlichen Wandlung der nichtganzzahligen Dezimalzahl in einen Bruch. Es ergibt sich eine große Abweichung des Frequenzmittelwertes während einer Periodendauer, da der Divisor nur einmal - falls nicht durch aufwendige Tabellen definiert - gewechselt wird. Es entsteht ein Rundungsfehler.The disadvantage here is the need for laborious conversion of the non-integer decimal number into a break. There is a large deviation in the frequency mean during one Period duration, since the divisor only changed once - if not defined by complex tables becomes. A rounding error occurs.

Die DE 37 05 629 A1 beschreibt ein anderes Verfahren, bei dem auf dualer Basis eine kleine Anzahl (3 Bit) hinter dem Komma zur Festlegung der Divisorrundung verwendet wird. Nachteilig ist hier die Notwendigkeit einer Wandlung des Divisors in eine Dualzahl. Das Wechseln der Frequenz findet während einer Periode nur einmal statt, so daß nur eine einmalige Rundung im ganzzahligem Bereich für die gesamte Dauer des nichtganzzahligen Bereichs durchgeführt wird. Dies ist nur angemessen, wenn der nichtganzzahlige Anteil im Verhältnis zum ganzzahligen Anteil, was für diesen Teiler zutrifft, sehr klein ist, da sonst große Frequenzmittelwertabweichungen während einer Periode auftreten. Es ist ein großer Schaltungsaufwand erforderlich.DE 37 05 629 A1 describes another method in which a small number (3 Bit) after the decimal point is used to determine the divisor rounding. The disadvantage here is that Necessity to convert the divisor into a dual number. The frequency change takes place during a period only once, so that only a single rounding in the integer range for the total duration of the non-integer range is performed. This is only appropriate if the non-integer part in relation to the integer part, which applies to this divisor, very small is otherwise large frequency mean deviations occur during a period. It's a big one Circuitry required.

Ein ähnliches Verfahren beschreibt auch die US 5 224 132 auf dezimaler Basis, mit gleichen Nachteilen.A similar process is also described in US Pat. No. 5,224,132 on a decimal basis, with the same disadvantages.

Aufgabe der ErfindungObject of the invention

Aufgabe der Erfindung ist die Schaffung einer Teileranordnung, die obige Nachteile nicht aufweist.The object of the invention is to provide a divider arrangement which does not have the above disadvantages.

Lösung der AufgabeSolution to the task

Gelöst wird die Aufgabe durch die Merkmale des Anspruchs 1.The object is achieved by the features of claim 1.

Die Unteransprüche erfassen vorteilhafte Weiterbildungen der Erfindung.The subclaims cover advantageous developments of the invention.

Beschreibung von besonders günstigen AnwendungsbeispielenDescription of particularly favorable application examples

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen in Verbindung mit den nachfolgenden Abbildungen noch näher erläutert.The invention is described below using exemplary embodiments in conjunction with the following illustrations explained in more detail.

Es zeigt:It shows:

Abb. 1: einen erfindungsgemäßen Frequenzteiler mit dualer, oktaler, dezimaler oder hexadezimaler Divisoreingabe in einer vereinfachten Prinzipdarstellung, wobei gilt:
dual: X = 2; oktal: X = 8; dezimal: X = 10; hexadezimal: X = 10H; Fig. 1: a frequency divider according to the invention with dual, octal, decimal or hexadecimal divisor input in a simplified schematic diagram, where:
dual: X = 2; octal: X = 8; decimal: X = 10; hexadecimal: X = 10H;

Abb. 2: einen erfindungsgemäßen Frequenzteiler mit dualer Divisoreingabe in einer vereinfachten Prinzipdarstellung; Fig. 2: a frequency divider according to the invention with dual divisor input in a simplified schematic diagram;

Abb. 3: die Wirkungsweise des erfindungsgemäßen Frequenzteilers im Dezimalsystem; Fig. 3: the operation of the frequency divider according to the invention in the decimal system;

Abb. 4: die Wirkungsweise des erfindungsgemäßen Frequenzteilers im Dualsystem; Fig. 4: the operation of the frequency divider according to the invention in the dual system;

Abb. 5: ein Flußdiagramm des Frequenzteilers mit einer Dekade; Fig. 5: a flow diagram of the frequency divider with a decade;

Abb. 6: ein Flußdiagramm des Frequenzteilers mit zwei Dekaden; Fig. 6: a flow diagram of the frequency divider with two decades;

Abb. 7: eine Gesamtübersicht; und Fig. 7: an overview; and

Abb. 8: einen Frequenzteiler im Dualsystem. Fig. 8: a frequency divider in the dual system.

Wirkungsweise DezimalsystemMode of operation decimal system

Die Wirkungsweise des Frequenzteilers im Dezimalsystem wird in Abb. 3 dargestellt und nachfolgend erläutert.The mode of operation of the frequency divider in the decimal system is shown in Fig. 3 and explained below.

Zuerst wird 3mal durch 2 und anschließend 7mal durch 1, d. h. durch 1,3 dividiert. Dieser Vorgang wird 8mal wiederholt.First, 3 times by 2 and then 7 times by 1, i.e. H. divided by 1.3. This process will Repeated 8 times.

Jetzt wird 2mal durch 2 und anschließend 8mal durch 1, d. h. durch 1,2 dividiert. Dieser Vorgang wird 2 mal wiederholt.Now 2 times by 2 and then 8 times by 1, i.e. H. divided by 1.2. This process becomes 2 repeated times.

Es wurde bisher durch 1,28 dividiert. Dieser Vorgang wird 4mal wiederholt.So far it has been divided by 1.28. This process is repeated 4 times.

In der gleichen Weise wird jetzt durch 1,27 dividiert. Dieser Vorgang wird 6mal wiederholt und damit der Divisionszyklus beendet.Now divide by 1.27 in the same way. This process is repeated 6 times and thus the division cycle ends.

Es wird also von der niederwertigsten Stelle aus betrachtet die Division mit dem Divisor 1,274 in die Divisionen mit den ab- bzw. aufgerundeten Divisoren 1,27 und 1,28 zerlegt, wobei die Aufrundung durch die Addition um den Wert 0,01 zum abgerundeten Divisor erfolgt.The division with the divisor 1,274 into the Divisions with the rounded or rounded divisors 1,27 and 1,28 disassembled, the rounding up by the addition by a value of 0.01 to the rounded divisor takes place.

Auf die gleiche Weise werden dann diese beiden Divisoren jeweils in zwei Divisionen mit den Divisoren 1,2 und 1,3 zerlegt, wobei zur Divisoraufrundung der Wert 0,1 beträgt. In the same way, these two divisors are then divided into two divisions with the divisors Disassembled 1,2 and 1,3, whereby the value for rounding up the divisor is 0.1.  

Zuletzt findet eine Zerlegung der Divisoren 1,2 und 1,3 in Divisionen mit den ganzzahligen Divisoren 1 und 2, mit dem Additionswert 1 zur Aufrundung statt.Finally, the divisors 1,2 and 1,3 are divided into divisions with the integer divisors 1 and 2, with the addition value 1 for rounding up.

Die frequenzgeteilte Impulsfolge bestimmt mit dem Rundungswert der niederwertigeren Stelle die Dauer des Divisionsvorganges für den aufgerundeten Divisor, und das Zehnerkomplement des Rundungswertes, für den abgerundeten Divisor, so daß die Division mit dem Divisor 1,28 4mal, und mit dem Divisor 1,27 6mal stattfindet usw.The frequency-divided pulse sequence determines the duration with the rounding value of the least significant digit the division process for the rounded divisor and the tens complement of the rounding value, for the rounded divisor, so that the division with the divisor 1.28 4 times, and with the divisor 1.27 6 times takes place etc.

Als Ergebnis der Division mit dem Divisor 1,274 stehen 1000 Ausgangsimpulse zur Verfügung. Der Divisor wurde hierbei 200mal (2mal pro 10 frequenzgeteilte Impulse) in unterschiedlichen Abständen gewechselt.As a result of the division with the divisor 1.274, 1000 output pulses are available. Of the The divisor was 200 times (twice per 10 frequency-divided pulses) at different intervals changed.

Die Aufteilung der einzelnen Divisionsvorgänge in den verschiedenen Stufen dieses Divisionszyklus, mit den unterschiedlich gerundeten Divisoren, setzt sich wie folgt zusammen.The division of the individual division processes into the different stages of this division cycle, with the differently rounded divisors is composed as follows.

Die in dieser Reihenfolge durchgeführte Division ermöglicht eine kurze Periodendauer, die sich proportional zur Größe des Divisors verhält.The division carried out in this order enables a short period, which is is proportional to the size of the divisor.

Die Genauigkeit erhöht sich pro durchlaufene Dekade während einer Teilungsperiode um eine Potenz.The accuracy increases by one power per decade that is run during a division period.

Wirkungsweise DualsystemMode of operation dual system

Die Wirkungsweise des Frequenzteilers im Dualsystem wird in Abb. 4 dargestellt und nachfolgend erläutert.The operation of the frequency divider in the dual system is shown in Fig. 4 and explained below.

Zuerst wird 1mal durch 2 und anschließend 1mal durch 1, d. h. durch 1,1 (dual) dividiert.First, 1 by 2 and then 1 by 1, i.e. H. divided by 1.1 (dual).

Danach wird 0mal durch 2 und anschließend 2mal durch 1, d. h. durch 1,0 (dual) dividiert.Then 0 times by 2 and then 2 times by 1, i.e. H. divided by 1.0 (dual).

Als Ergebnis der Division mit dem Divisor 1,01 (dual) stehen 4 Ausgangsimpulse zur Verfügung.As a result of the division with the divisor 1.01 (dual), 4 output pulses are available.

Aufteilung der einzelnen Divisionen:Division of the individual divisions:

Ein weiteres Bespiel mit dem Divisor 1,0101001 ist in Abb. 8 dargestellt.Another example with the divisor 1.0101001 is shown in Fig. 8.

Wirkungsweise OktalsystemHow the octal system works Wirkungsweise HexadezimalsystemMode of operation hexadecimal system FlußdiagrammFlow chart

Der Signalfluß ist in den beiden Flußdiagrammen Abb. 5 und 6 dargestellt.The signal flow is shown in the two flow diagrams Fig. 5 and 6.

Das Abrunden des Divisors wird durch nichtbeachten der nachfolgenden Stellen realisiert und das Aufrunden durch die Addition von 1 (bzw. 0,1; 0,01 usw.) in der jeweiligen Stelle. Mittels eines dualen, oktalen, dezimalen oder hexadezimalen Zählers und eines Komparators wird die Auf- bzw. Abrundung des Divisors festgelegt. Eine Aufrundung findet statt, wenn der Zählerstand "b" kleiner als die Eingabe "a" ist, und eine Abrundung, wenn der Zählerstand "b" gleich bzw. größer als die Eingabe "a" ist.The rounding off of the divisor is realized by ignoring the following digits and that Round up by adding 1 (or 0.1; 0.01 etc.) in the respective position. By means of a dual, octal, decimal or hexadecimal counter and a comparator is the rounding up or down of the divisor. Rounding up takes place if the counter reading "b" is less than the input "a", and a rounding off if the counter reading "b" is equal to or greater than the input "a".

Da keine aufwendigen Wandlungen für die Divisoreingabe erforderlich sind und keine Tabellen für einen Divisorwechsel erstellt werden müssen, kann der Schaltungsaufbau z. B. in CMOS-Technik realisiert werden, so daß hohe Frequenzen problemlos dividiert werden können. Der Komparator wird durch einen Vorwahlzähler ersetzt, der vom Überlauf bis zum Erreichen der Vorwahl "a" die Addition "+1" aktiviert.Since no complex conversions are required for the divisor entry and no tables for one Divisor change must be created, the circuit structure z. B. realized in CMOS technology be so that high frequencies can be divided easily. The comparator is replaced by a Preset counter replaced, which activates the addition "+1" from the overflow until the preselection "a" is reached.

Die Addition wird bewirkt, indem nach erreichter Vorwahl des Vorwahlzählers ein zusätzliches Flip-Flop mit dem darauffolgenden Impuls umgeschaltet werden muß, so daß kein Addierer erforderlich wird.The addition is effected by an additional flip-flop after the preselection counter has been reached must be switched with the subsequent pulse so that no adder is required.

Die Schaltung ist in Abb. 1 mit dem zum Verständnis erforderlichen Einzelheiten dargestellt. Für die unterschiedlichen Zahlensysteme sind lediglich dementsprechende Zähler bzw. Vorwahlzähler einzusetzen.The circuit is shown in Fig. 1 with the details necessary for understanding. For the different number systems, only corresponding counters or preselection counters are to be used.

UntersetzerCoasters

Mittels eines einstelligen programmierbaren Untersetzers (Abb. 7), der dem Ausgang des Frequenzteilers nachgeschaltet ist, wird verhindert, daß sich Frequenzabweichungen während einer Teilungsperiode auf nachfolgende Komponenten z. B. einem Digitalregler auswirken. Außerdem läßt sich mit diesem Untersetzer die Integrationszeit des Digitalreglers beeinflussen.By means of a one-digit programmable coaster ( Fig. 7), which is connected downstream of the output of the frequency divider, it is prevented that frequency deviations during a division period on subsequent components z. B. affect a digital controller. This coaster can also be used to influence the integration time of the digital controller.

BereichsvorwahlArea selection

Durch eine Aufteilung in verschiedene Teilungsbereiche mittels zusätzlicher Frequenzteiler bzw. Impulsvervielfacher (Abb. 7), die dem eigentlichen Frequenzteiler vorgeschaltet sind, lassen sich Teilungsverhältnisse <1 realisieren. Außerdem läßt sich auf diese Weise die Auflösung, für die in diesem Beispiel dargestellte Digitalregelung, verbessern, da, durch das Kombinieren der unterschiedlichen Bereiche, hohe Ausgangsimpulszahlen zur weiteren Verarbeitung erzielt werden.A division into different division ranges using additional frequency dividers or pulse multipliers ( Fig. 7), which are connected upstream of the actual frequency divider, enables division ratios <1 to be achieved. In addition, the resolution for the digital control shown in this example can be improved in this way since, by combining the different areas, high output pulse numbers can be achieved for further processing.

PID-SpannungsreglerPID voltage regulator

Dem Ausgang des Reglers (Abb. 7) kann noch ein Spannungsregler mit dem Sollwert 0 nachgeschaltet werden, wodurch das Integral des Verhältnisses A zu B auch bei Stellgrößenänderungen konstant bleibt.A voltage regulator with the setpoint 0 can be connected downstream of the output of the regulator ( Fig. 7), which means that the integral of the ratio A to B remains constant even when there are changes in the manipulated variable.

Vorteileadvantages

Der Divisor kann, ohne daß eine Wandlung erforderlich wird, unmittelbar bei jedem Teiler der verschiedenen Zahlensysteme zur Eingabe benutzt werden. Die Dauer einer Teilungsperiode ist kurz. Es findet nur eine geringe Frequenzabweichung während einer Teilungsperiode, insbesondere im Dualsystem, statt. Am Periodenende besteht eine absolute Genauigkeit des Teilungsergebnisses. Es läßt sich ein beliebig großer Einstellbereich in beliebig kleinen Stufen realisieren. Die Kommastellen sind einfach und beliebig erweiterbar (siehe Abb. 5 und 6). Der Bauteileaufwand ist gering.The divisor can be used directly for every divider of the various number systems for input without the need for conversion. The duration of a division period is short. There is only a slight frequency deviation during a division period, particularly in the dual system. At the end of the period there is absolute accuracy of the division result. An arbitrarily large setting range can be realized in arbitrarily small steps. The decimal places can be expanded easily and as required (see Fig. 5 and 6). The component effort is low.

Vergleich 1 (eine dem Anmelder bekannte Schaltung)Comparison 1 (a circuit known to the applicant)

Hier wird die Division zuerst in eine ganzzahlige Subtraktion gewandelt.Here the division is first converted into an integer subtraction.

10000/2,100 = 4761,904
10000-5239 = 4761 (Divisor: 2,100399).10000 / 2,100 = 4761.904
10000-5239 = 4761 (divisor: 2,100399).

Durch eine Torschaltung werden pro 10 Impulse 5 Impulse, pro 100 Impulse 2 Impulse, pro 1000 Impulse 3 Impulse und pro 10000 Impulse 9 Impulse gesperrt.Through a gate circuit, 5 pulses per 10 pulses, 2 pulses per 100 pulses, 1000 pulses 3 pulses and 9 pulses blocked per 10000 pulses.

Nachteiledisadvantage

Es ist eine Wandlung in eine Subtraktion erforderlich. Die Zyklusdauer ist konstant und generell wesentlich größer. Der Rundungsfehler ist am Zyklusende unter Umständen relativ groß.Conversion to subtraction is required. The cycle duration is constant and general much larger. The rounding error may be relatively large at the end of the cycle.

Vergleich 2 (DE 35 21 288 C2)Comparison 2 (DE 35 21 288 C2)

Hier wird eine nichtganzzahlige Dezimalzahl in einen Bruch gewandelt. Der Nenner bestimmt die Periodendauer. Eine Aufrundung findet statt für die Dauer des Zählers. In der verbleibenden Zeit wird abgerundet.Here a non-integer decimal number is converted into a fraction. The denominator determines the Period duration. Rounding up takes place for the duration of the counter. In the remaining time rounded.

Nachteiledisadvantage

Es ist eine umständliche Wandlung der nichtganzzahligen Dezimalzahl in einen Bruch erforderlich. Es ergibt sich eine große Abweichung des Frequenzmittelwertes während einer Periodendauer, da der Divisor nur einmal - falls nicht durch aufwendige Tabellen definiert - gewechselt wird. Es entsteht ein Rundungsfehler.A laborious conversion of the non-integer decimal number into a fraction is required. It there is a large deviation of the frequency mean during a period, since the divisor only changed once - unless defined by complex tables. It arises Rounding error.

Vergleich 3 (DE 37 05 629 A1)Comparison 3 (DE 37 05 629 A1)

In einem anderen Verfahren auf dualer Basis werden eine kleine Anzahl (3 Bit) hinter dem Komma zur Festlegung der Divisorrundung verwendet.Another dual-based method uses a small number (3 bits) after the decimal point Definition of divisor rounding used.

Nachteiledisadvantage

Es ist eine Wandlung des Divisors in eine Dualzahl erforderlich. Das Wechseln der Frequenz findet während einer Periode nur einmal statt, so daß nur eine einmalige Rundung im ganzzahligen Bereich für die gesamte Dauer des nichtganzzahligen Bereichs, durchgeführt wird. Dies ist nur angemessen, wenn der nichtganzzahlige Anteil im Verhältnis zum ganzzahligen Anteil, was für diesen Teiler zutrifft, sehr klein ist, da sonst große Frequenzmittelwertabweichungen während einer Periode auftreten. Es ist ein großer Schaltungsaufwand erforderlich.The divisor must be converted into a dual number. The frequency change takes place during a period only once, so that only a single rounding in the integer range for the entire duration of the non-integer range. This is only appropriate if the non-integer part in relation to the integer part, which applies to this divisor, very small is otherwise large frequency mean deviations occur during a period. It's a big one Circuitry required.

Ein ähnliches Verfahren ist in der US 5 224 132 auf dezimaler Basis dargestellt.A similar process is shown in US 5,224,132 on a decimal basis.

Claims (14)

1. Teileranordnung mit fraktionierter Frequenzteilung, mit der innerhalb einer Periode Impulse durch eine nichtganzzahlige Zahl eines Zahlensystems, wie Dual-, Oktal-, Dezimal- oder Hexadezimalzahl, die größer als 1 ist, dividiert werden und eine dem Zahlensystem entsprechende, z. B. dekadische Anzahl von Impulsen ausgegeben wird, dadurch gekennzeichnet, daß die Teileranordnung mehrere, wie vier Zähler (Z 0, Z 1, Z 2, Z 3), eine entsprechende Anzahl Komparatoren (FF 0, FF 1, FF 2, FF 3) sowie mehrere, wie drei Addierer (ADD 1, ADD 2, ADD 3) enthält und als Schaltung mittels diskreter Bauelemente oder als integrierter Schaltkreis derart aufgebaut ist, daß die Divisoreingabe mit den Zählern (Z 0, Z 1, Z 2, Z 3) gemäß dem Zahlensystem programmierbar ist und z. B. dual, oktal, dezimal oder hexadezimal erfolgt, und daß durch Auf- und Abrundung jeder niederwertigeren Stelle zur jeweils höherwertigeren Stelle im nichtganzzahligen Bereich, bis hin zur niederwertigsten Stelle im ganzzahligen Bereich - mittels der Addierer (ADD 1, ADD 2, ADD 3), gesteuert durch die Komparatoren (FF 0, FF 1, FF 2, FF 3) - eine schrittweise und selbständige, aus der Eingabe resultierende Wandlung in eine ganzzahlige Division mit zwei Divisoren mit der Differenz 1 - mittels des einen Zählers (Z 0), des einen zugehörigen Komparators (FF 0) und des einen Addierers (ADD 1) - erfolgt, die dann durch ständiges Wechseln (nach Bedarf) - z. B. bis zu zweimal pro 2 frequenzgeteilte Impulse (dual), 8 frequenzgeteilte Impulse (oktal), 1 0 frequenzgeteilte Impulse (dezimal) bzw. 16 frequenzgeteilte Impulse (hexadezimal) - bestimmt durch den nichtganzzahligen Anteil - mit den weiteren Zählern (Z 1, Z 2, Z 3), den weiteren Komparatoren (FF 1, FF 2, FF 3) und den Addierern (ADD 1, ADD 2, ADD 3) - die Abweichung der Ausgangsfrequenz bzw. des Mittelwertes der Ausgangsfrequenz, d. h. Periodenlängenschwankungen (Jitter) auf ein Minimum reduzieren. 1. divider arrangement with fractional frequency division, with which pulses are divided by a non-integer number of a number system, such as dual, octal, decimal or hexadecimal number, which is greater than 1, and a number corresponding to the number system, z. B. decade number of pulses is output, characterized in that the divider arrangement has a plurality, such as four counters (Z 0, Z 1, Z 2, Z 3), a corresponding number of comparators (FF 0, FF 1, FF 2, FF 3 ) and several, such as three adders (ADD 1, ADD 2, ADD 3) and is constructed as a circuit using discrete components or as an integrated circuit such that the divisor input with the counters (Z 0, Z 1, Z 2, Z 3 ) is programmable according to the number system and z. B. dual, octal, decimal or hexadecimal, and that by rounding up and rounding each lower digit to the higher digit in the non-integer range, down to the least significant digit in the integer range - by means of the adders (ADD 1, ADD 2, ADD 3 ), controlled by the comparators (FF 0, FF 1, FF 2, FF 3) - a step-by-step and independent conversion resulting from the input into an integer division with two divisors with the difference 1 - by means of the one counter (Z 0) , of an associated comparator (FF 0) and of an adder (ADD 1) - which is then carried out by constant changing (as required) - e.g. B. up to twice per 2 frequency-divided pulses (dual), 8 frequency-divided pulses (octal), 1 0 frequency-divided pulses (decimal) or 16 frequency-divided pulses (hexadecimal) - determined by the non-integer part - with the other counters (Z 1, Z 2, Z 3), the further comparators (FF 1, FF 2, FF 3) and the adders (ADD 1, ADD 2, ADD 3) - the deviation of the output frequency or the mean value of the output frequency, ie period length fluctuations (jitter) reduce to a minimum. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Kette von Vorwahlzählern (Z 0, Z 1, Z 2, Z 3) vorgesehen ist, derart, daß die Divisoreingabe ohne jegliche Wandlung unmittelbar erfolgt, im ganzzahligen Bereich den Divisor bestimmt und im nichtganzzahligen Bereich die Kette von Vorzählern (Z 0, Z 1, Z 2, Z 3) einstellt, die ihrerseits den Divisorwechsel bestimmen.2. Arrangement according to claim 1, characterized in that a chain of Preset counters (Z 0, Z 1, Z 2, Z 3) is provided such that the divisor input without any conversion takes place immediately, the divisor is determined in the integer range and in the non-integer range, the chain of pre-counters (Z 0, Z 1, Z 2, Z 3) sets, which in turn determine the divisor change. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Festlegung des Divisorwechsels dadurch bestimmt wird, indem im nichtganzzahligen Bereich jede niederwertigere Stelle ihre höherwertige Stelle beeinflußt, d. h., daß infolge des Zählvorgangs der frequenzgeteilten Signale mit den weiteren Zählern (Z 1, Z 2, Z 3) bis zum Erreichen des Eingabewertes des Divisors jeder Stelle, gespeichert in zugehörigen, als Flip-Flop-Schaltung ausgestalteten Komparatoren (FF 1, FF 2, FF 3) eine sich fortpflanzende Addition zur höherwertigen Stelle mit den weiteren Addierern (ADD 2, ADD 3) bis hin zur ersten ganzzahligen Stelle mit dem ersten Addierer (ADD 1) um den Wert 1 (bzw. 0,1; 0,01 usw.) ausgelöst wird, wodurch Variationen des Verhältnisses der Auf- bzw. Abrundungsdauer erreicht werden.3. Arrangement according to claim 2, characterized in that the definition of Divisor change is determined by each in the non-integer range lower-order digit influences its higher-order digit, d. that is, due to the Counting process of the frequency-divided signals with the other counters (Z 1, Z 2, Z 3) to to reach the input value of the divisor of each position, stored in the associated as a flip-flop circuit comparators (FF 1, FF 2, FF 3) each one reproductive addition to the higher digit with the other adders (ADD 2, ADD 3) up to the first integer position with the first adder (ADD 1) around the Value 1 (or 0.1; 0.01, etc.) is triggered, causing variations in the ratio of Rounding up or rounding down can be achieved. 4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Kette von Vorwahlzählern (Z 1, Z 2, Z 3) beliebiger Länge im nichtganzzahligen Bereich vorgesehen ist, und daß das frequenzgeteilte Signal als Zählimpuls für diese Kette von Vorwahlzählern benutzt wird.4. Arrangement according to claim 1, characterized in that a chain of Preset counters (Z 1, Z 2, Z 3) of any length in the non-integer range is provided, and that the frequency-divided signal as a count pulse for this chain of Preset counters are used. 5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Aufbau derart ist, daß der Ausgangsimpuls jedes Vorwahlzählers (Z 1, Z 2, Z 3) im nichtganzzahligen Bereich als Zählimpuls der jeweils folgenden Stelle benutzt wird.5. Arrangement according to claim 1, characterized in that the structure is such that the output pulse of each preset counter (Z 1, Z 2, Z 3) in the non-integer range is used as the counting pulse of the following digit. 6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Aufbau derart ist, daß beliebig viele Stellen sowohl im ganzzahligen wie auch im nichtganzzahligen Bereich kaskadenförmig aneinandergereit werden können, so daß eine Frequenz in beliebig kleinen Schriften über einen beliebig großen Bereich variiert werden kann.6. Arrangement according to one of claims 1 to 5, characterized in that the Structure is such that any number of digits in both the integer and in  non-integer area can be cascaded together so that a frequency varies in arbitrarily small fonts over an arbitrarily large range can be. 7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Addition in jeder Stelle um den Wert 1 (bzw. 0,1; 0,01 usw.) durch den Setzvorgang eines Flip-Flop (ADD 1, ADD 2, ADD 3) erzielt wird.7. Arrangement according to one of claims 1 to 6, characterized in that the Addition in each digit by the value 1 (or 0.1; 0.01 etc.) by the setting process a flip-flop (ADD 1, ADD 2, ADD 3) is achieved. 8. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zur Festlegung der Addition bzw. zur hierdurch resultierenden Divisorumschaltung jeder Stelle ein Vorwahlzähler (Z 1, Z 2, Z 3) derart mit einem Flip-Flop (FF 1, FF 2, FF 3) verknüpft ist, daß sich die Funktion eines Komparators ergibt.8. Arrangement according to one of claims 1 to 6, characterized in that for Determination of the addition or the resulting divisor switchover of everyone Set a preset counter (Z 1, Z 2, Z 3) with a flip-flop (FF 1, FF 2, FF 3) linked is that the function of a comparator results. 9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorwahlzähler (Z 1, Z 2, Z 3) derart verknüpft sind, daß sich die Funktion von Komparatoren im Dualsystem unmittelbar durch die Vorwahlzähler ergibt.9. Arrangement according to claim 1, characterized in that the preselection counter (Z 1, Z 2, Z 3) are linked such that the function of comparators in the dual system results directly from the preselection counter. 10. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung für ein Zahlensystem eingesetzt wird, das ein 2-Bit-System darstellt, das pro Stelle von 0 bis 3 zählt.10. The arrangement according to claim 1, characterized in that the arrangement for a Number system is used, which is a 2-bit system, the digit from 0 to 3 counts. 11. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung für ein Zahlensystem eingesetzt wird, das ein 5-Bit-System (oder ein Mehr-als-5-Bit-System) darstellt.11. The arrangement according to claim 1, characterized in that the arrangement for a Number system is used, which is a 5-bit system (or a more than 5-bit system) represents. 12. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Aufbau derart ist, daß das frequenzgeteilte Signal durch einen einstelligen programmierbaren Teiler bzw. Vorwahlzähler untersetzt wird, so daß sich Frequenzabweichungen nicht auf nachgeschaltete Komponenten, z. B. einen Digitalregler, auswirken. 12. The arrangement according to claim 1, characterized in that the structure is such that the frequency-divided signal by a single-digit programmable divider or Preset counter is reduced so that frequency deviations do not occur downstream components, e.g. B. a digital controller.   13. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß Teiler- und Multiplikatoranordnungen vorgesehen sind, die eine Bereichsvorwahl ermöglichen, wodurch die Auflösung erhöht und die Eingabe von Teilungsverhältnissen kleiner als 1 ermöglicht wird.13. The arrangement according to claim 1, characterized in that divider and Multiplier arrangements are provided which allow area selection, which increases the resolution and the input of division ratios less than 1 is made possible. 14. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein PID-Spannungsregler nachgeschaltet ist, der den Zählerstand des Vorwärts-/Rückwärtszählers konstant hält, so daß erforderliche Stellgrößenänderungen nicht durch Regelabweichungen erzeugt werden.14. Arrangement according to claim 1, characterized in that a PID voltage regulator is connected downstream, which is the counter reading of the Up / down counter keeps constant, so that the required manipulated variable changes not Control deviations are generated.