DE1524925A1 - Self-clocking recording and scanning system - Google Patents

Description

An dasTo the

Deutsche Patentamt ι c j / π y r> German Patent Office ι c j / π y r>

8 M ü η c h ^ η 28 M ü η c h ^ η 2

Zweibrückenstrasse 12Zweibrückenstrasse 12

M/P 4875 30. Januar 1967M / P 4875 January 30, 1967

W/HeW / He

MONROE INTERNATIONAL CORPORATION, 550 Central Avenue, Orange,MONROE INTERNATIONAL CORPORATION, 550 Central Avenue, Orange, New Jersey, U.S.A.New Jersey, U.S.A. Selbsttaktierendes Aufzeiohnungs-Abtaet-SysteB·Self-clocking recording-control-system

Die Erfindung bezieht sich auf ein selbsttaktierendes Aufzeichnungs- und Abtast-System und insbesondere auf ein solches System, bei dem die Abtastdauer der einzelnen Signale einer Signalfolge mit veränderlicher Frequenz bei einer Aufzeichnung für jedes nachfolgende Signal in Abhängigkeit von der verstrichenen Zeit zwischen der Aufnahme der beiden vorausgehenden Signale der Polge einstellbar ist*·The invention relates to a self-clocking recording and scanning system and, more particularly, to such a system, in which the sampling duration of the individual signals of a signal sequence with variable frequency in a recording for each subsequent signal as a function of the time elapsed between the recording of the two preceding signals of the pole is adjustable *

Auf dem Gebiet der Datenverarbeitung und der Rechner liegt ein Problem in der Übertragung von Daten aus einem Aufzeichnungsträger, der solche Daten enthält, auf einen Rechner oder ein Datenverarbeitungssystem, bei dem die verschiedenartigen Elemente der Abtast- und Aufzeichnungsmedien nioht genau gesteuert oder taktiert werden können. Eine derartige Bedingung ist gegeben, wenn ein Aufzeichnungsträger während des Ableseng mit einer sich kontinuierlich ändernden Geaiiwindigkeit bewegt wird. Beispielsweise gilt dies für die Bewegung eines Magnetbandes, das in Abhängigkeit davon,In the field of data processing and computers, there is a problem in the transmission of data from a recording medium, which contains such data, to a computer or a data processing system in which the various elements of the scanning and recording media are not precisely controlled or clocked can be. Such a condition is given when a recording medium is moved at a continuously changing speed during reading. For example this for the movement of a magnetic tape, which depends on

009851/1577009851/1577

30.1.1967 W/He W/p 48^ 2 A 9 2 51/30/1967 W / He W / p 48 ^ 2 A 9 2 5

a.a.

ob es mit Beschleunigung oder Verzögerung oder mit einer konstanten Geschwindigkeit läuft, sich ändernde Geechwindigkeitsraten zeigt, wenn das Band an dem Abtastkopf vorbeiläuft. Dieses Problem tritt auch auf, wenn der Abtastbauteil selbst nichtstationär ist und in bezug auf den Aufzeichnungsträger bewegt wird, z.B.wenn eine von Hand gehaltene Ablese- oder Abtastvorrichtung in der N-ihe eines stationären Aufzeichnungsträgers bewegt wird. Dieses Problem tritt audh auf, wtfnn eine Kombination aus einer beweglichen Aufzeichnungsvorrichtung und einer beweglichen Ablese- oder Abtastvorrichtung verwendet wird.whether it is accelerating or decelerating, or running at a constant speed, the rate of speed changes shows when the tape passes the readhead. This problem also arises when the sensing element itself is non-stationary and is moved with respect to the record carrier, e.g. when a hand-held reading or scanning device near one stationary recording medium is moved. This problem also arises when a combination of a movable recording device and a movable reading or scanning device is used is used.

Bekannte Verfahren zur Bereitstellung eines inneren, taktierenden Systeme für die Datenverarbeitung·- oder Rechneranordnung, die eine solche Information aufnehmen soll, ergeben nicht die erforderlich· Ltoüng. Der Grund hierfür ist darin zu sehen, daß diese Vorrichtungen oft mit einem Anfangsteil der Aufzeichnung selbst synchronisiert werden und daß damit Änderungenin der Bewegungsgeschyindigkeit entweder der Aufzeichnungemedien oder des Abtastkopf es nicht genau durch den starren, inneren Takt eingestellt werden können. Obgleich da« Zeitverhalten zu Beginn der Aufzeichnungsabtastung exakt sein kann, ändert es sich bald ganz erheblich.Known method for providing an internal, tacting Systems for data processing or computer arrangements which are to receive such information do not provide the required solution. The reason for this is that these devices are often synchronized with an initial portion of the recording itself, and thus changes in the speed of movement of either the recording media or the scanning head are not precisely adjusted by the rigid internal clock can be. Although the timing at the beginning of the recording scan can be exact, it soon changes quite considerably.

Eine bekannte Lösung zur Überwindung dieses Problemes besteht darin, daß eine Taktspur in der Nahe der Informationsspur oder -spuren vorgesehen wird, so daß keine Abhängigkeit von einem inneren Takt für das notwendige Zeitverhalten zur Erzielung der Ablesung und einer exakten Speicherung der Information besteht. Damit tritt jedoch die Schwierigkeit auf, eine ursprüngliche Taktspur nach der Informationsspur oder den »spuren exakt auszurichten. Ferner treten dadurch Schwierigkeiten auf, daß eine exakte Anordnung eines Ablesekopfes sowohl in bezug auf die Informationsspur oder -spuren als auch in bezug auf die Taktspur vorgesehen sein muß, so daß dasA known solution for overcoming this problem is to that a clock track is provided in the vicinity of the information track or tracks, so that there is no dependence on an internal clock for the necessary time behavior to achieve the reading and an exact storage of the information. However, this creates the problem of finding an original clock track after the To align the information track or the »tracks exactly. Further step thereby difficulties that an exact arrangement of a reading head both with respect to the information track or tracks as must also be provided in relation to the clock track, so that the

009851/1577 ^0Bia!^-inspected009 ^{851/1577 0Bia!} ^ -inspected

>y 5O.1.19C-7 »/He typ 4875> y 5O.1.19C-7 »/ He type 4875

geeignete lnforaation«? signal und dee Taktsignal gleichzeitig ab;(ä£sen werden. Eine Schräge teilung des Aufzeichnungsträgers oder <;ine Sehrägstellung des 1 olonekopfes und daait eine Pehlausrich- ; .ing zwischen einem Taktsignal und dta zugeordneten Informations* .lignal verhindert, daß dau Inforeationssignal abgehe en oder vsr-.'tsnden werden kann.suitable information "? signal and dee clock signal at the same time from;. (ä £ sen be a slope distribution of the recording medium or <; ine Sehrägstellung of 1 olonekopfes and daait a Pehlausrich-; .ing between a clock signal and dta associated information * .lignal prevents DAU Inforeationssignal drop their en or vsr -. 'can be.

ϊ ist Ziel der Erfindung, eine verbesserte Signalprüfschaltanirdnung und ein verbessertes taktfreies Aufzeichnungs-Abtasteyptem zu schaffen. Dabei soll eine Schaltanordnung zur Abtastung dor Signale einer Signalfolge veränderlicher Frequenz angegeben worden, deren Abtastdauer für jedes nachfolgende Signal auf der i^osis der verstrichenen Zeit zwischen zwei vorausgehenden, von der Schaltanordnung aufgenommenen Signalen eingestellt wird.The aim of the invention is to provide an improved signal test circuitry and an improved clock-free recording-sampling element. A switching arrangement is intended for scanning dor signals of a signal sequence of variable frequency have been specified, the sampling duration of which for each subsequent signal on the i ^ osis the elapsed time between two preceding ones, from the Switching arrangement recorded signals is set.

Ziel der Erfindung ist auch eins Schaltanordnung zum Abtasten der Signale einer Signalfolge verändsrlloher Frequenz, wobei die Signalfolge abwechselnde Informations- und Tsktgtbersignale enthält und wobei die Abtastschaltung ihre Abta·tZeitdauer für das nächste Informationssignal auf der Basis der verstrichenen Zeit zwischen dem vorausgehenden Informationssignal und des vorausgehenden Taktrtebersignal einstellt, bew, wobei die Abtastschaltung die Abtast- ?aitäauer für das nächete Infornationssign·} aufgrund der Zeit, die zwischen zwei benachbarten Taktgebersignalen verstrichen ist, einstellt und die Abtastung eines, Informationssignales während der Zeitdauer zuläßt, die zwischen dem zweiten der benachbarten Taktgebersignale und einem weiteren Taktgebersignal verstrichen ist.The aim of the invention is also a switching arrangement for scanning the Signals of a signal sequence of variable frequency, the signal sequence containing alternating information and transmission signals and wherein the sampling circuit has its sampling time for the next Information signal based on the elapsed time between the preceding information signal and the preceding clock pulse signal adjusts, bew, wherein the sampling circuit the sampling ? aitäauer for the next information sign ·} due to the time, that has elapsed between two adjacent clock signals, and the sampling of an information signal during the length of time that elapsed between the second of the adjacent clock signals and a further clock signal is.

Ferner soll mit der Erfindung eine Abtastschaltung zum Abtasten der Signale einer Signalfolge veränderlicher Frequenz angegeben •worden, wobei die Folge Informations- und Taktgebersignale enthält,The invention also aims to provide a scanning circuit for scanning of the signals of a signal sequence of variable frequency • has been specified, whereby the sequence contains information and clock signals,

009851/1577 BAD ORIGINAL009851/1577 BAD ORIGINAL

*\ 30.1.1967 W/He Μ/ρ 4875* \ 1/30/1967 W / He Μ / ρ 4875

und die Signale in einer solchen Folge angeordnet sind, daß zwei ^aktgebersignale jedem Informationssignal vorausgehen; dabei stellt 'ie Abtastschaltung die Zeitdauer des Abtastens für das nächste Informationssignal aufgrund der Zeitdauer ein, die zwischen den beiden Taktgebersignalen vergangen ist, welche dem Informationssignal vorausgehen.and the signals are arranged in such a sequence that two clock signals precede each information signal; thereby provides The sampling circuit determines the duration of sampling for the next Information signal based on the length of time that has passed between the two clock signals that correspond to the information signal precede.

Ziel der Erfindung ist es auch, eine Abtastschaltung zum Abtasten der Signale einer Signalfolge veränderlicher Frequenz zu schaffen, derart» daß sie nur Signale aufnimmt, die zu einer vorbestimmten Zeit auftreten, wobei eine solche Zeitdauer durch die Zeit bestimmt ist, die zwischen vorbestimmten Signalen der Folge verstreicht und die alle Signale zurückweist, die nicht zu dieser bestimmten Zeit ankommen, und die keine Amplitude aufweisen, die einen vorbestimmten minimalen Wert- übersteigt.It is also an object of the invention to provide a sampling circuit for sampling the signals of a signal sequence of variable frequency in such a way that it only picks up signals which occur at a predetermined time, such a period of time being determined by the time between predetermined signals of the Sequence elapses and rejects all signals that do not arrive at this specific time and that do not have an amplitude that exceeds a predetermined minimum value.

Des weiteren soll eine Speichersteuervorrichtung zur Bestimmung der Genauigkeit von Signalen, die am Eingang aufgenommen werden, angegeben werden, wobei nur die Signale aufgenommen und gespeichert werden, welche die richtige Amplitude und die richtige Zeitverteilung besitzen; die Speichersteuervorrichtung soll dabei die Geräuschsignale zurückweisen, welche in willkürlichen Perioden und nit zu geringer Amplitude auftreten, und den Verlust aller Daten am Eingang in ein solches Steuersystem melden. Ferner soll eine Spitzenanzeigeschaltung zur Anzeige des Vorhandenseins von Signalen der geeigneten Amplitude unabhängig von ihrer Polarität angegeben werden.Furthermore, a memory control device for determining the accuracy of signals that are received at the input should be can be specified, whereby only those signals are recorded and stored which have the correct amplitude and the correct time distribution own; the memory control device is supposed to reject the noise signals which are in arbitrary periods and If the amplitude is too low, it will report the loss of all data at the input to such a control system. Furthermore, a Peak indicator circuit for indicating the presence of signals of the appropriate amplitude regardless of their polarity can be specified.

Des weiteren wird eine neuartige Form einer veränderlichen Taktgebers teueranordnung vorgeschlagen, die einen Ausgang proportional der Zeitdauer erzeugt, während der eine Eingabe vorgenommen wird.It also introduces a novel form of variable clock Proposed expensive arrangement that generates an output proportional to the length of time during which an input is made.

0 0 9 8 51/15 7 7 _BAD of0 0 9 8 51/15 7 7 _BAD of

30.1.19^7 v/l■■ l-"/p 48751/30/19 ^ 7 v / l ■■ l - "/ p 4875

Schließlich ist auch Ziel der Erfindung eine Abtaststeuerschaltung für eine von Hand geführte und von Hand verschobene Abtastvorrichtung, die in bezug· auf ein Aufzoicl:nungsmedium bewegt wird, welches in der Lage ist, bei einem anfänglichen Startsignalschema Bestimmungen zu treffen, und Signale zu vorgegebenen Zeiten zu beachten, wobei solche Zeiten in Abhängigkeit von der Zeitdauer vorausgesagt werden, die zwischen vorbestimmten Signalen verstreicht.Finally, the invention also aims at a scan control circuit for a manually guided and manually displaced scanning device which is moved with respect to a recording medium which is able to make determinations at an initial start signaling scheme to meet, and to observe signals at predetermined times, such times being predicted as a function of the length of time that elapses between predetermined signals.

Gemäß der Erfindung werden die vorstehend genannten Ziele dadurch erreicht bzw. die Nachteile bekannter Anordnungen dadurch vermieden, daß bei einer ersten Ausführungsform eine Signalabtastschaltung verwendet wird, die die Informationssignale zum Bereitstellen des eigenen Zeitverhaltens verwendet, und daß ein solches Zeitverhalten für jedts Signalintervall in Abhängigkeit von der Vorgeschichte der vorausgehenden beiden aufgenommenen Signale¹ einstellbar idti Mit anderen Worten heißt dies, daß die Schaltanordnung die Zeit mißt, die zwischen dem Auftreten der letzten beiden aufgenommenen Signale verstrichen ist, und auf der Grundlage dieser verstrichenen Zeitdauer den Zeitpunkt für die Ankunft des nächsten Signales voraussagt. Man hat empirisch festgestellt, daß es sehr unwahrscheinlich ist, daß beispielsweise die Geschwindigkeit einer von Hand geführten Ablesevorrichtung um mehr als etwa 10$ beim Durchlaufen einer Ablesevorrichtung in bezug auf die beiden benachbarten Aufzeichnungssignale verändert werden kann. Die Voraussage des Zeitpunktes für die Ankunft des nächsten Signales auf der Basis der verstrichenen Zeit zwischen den beiden vorausgehenden benachbarten Signalen soll innerhalb 10$ der exakten Ankunftszeit liegen. Sieht man Spitzenanzeigevorrichtungen vor, um zu gewährleisten, daß ein Impuls nur von dem System aufgenommen wird, wenn bestimmte., vorgegebene Amplitudenbedingungen angetroffen werden, kann gewährleistet werden, daß fehlerhaft erzeugte Geräuschimpulse unabhängig von ihren AmplitudenAccording to the invention, the above-mentioned objects are achieved or the disadvantages of known arrangements avoided in that, in a first embodiment, a signal sampling circuit is used which uses the information signals to provide its own timing, and that such timing for each signal interval as a function of the history of the previous two recorded signals ¹ adjustable idti In other words, this means that the switching arrangement measures the time that has elapsed between the occurrence of the last two recorded signals and, on the basis of this elapsed time period, the time for the arrival of the next signal predicts. It has been empirically found that it is very unlikely that, for example, the speed of a hand-held reading device can be changed by more than about $ 10 in passing through a reading device with respect to the two adjacent recording signals. The prediction of the time for the arrival of the next signal based on the elapsed time between the two preceding neighboring signals should be within $ 10 of the exact time of arrival. Providing peak indicating devices to ensure that a pulse is only picked up by the system when certain predetermined amplitude conditions are met can ensure that erroneously generated noise pulses are independent of their amplitudes

009851/1577009851/1577

*6 _% 30.1.1967 V.'/He M/p 4875* 6 _% 1/30/1967 V. '/ He M / p 4875

von dem System nicht aufgenommen werden können. Da die Ankunft eines jeden Signales auf der Basis der verstrichenen Zeit zwischen den beiden letzten Signalen vorhergesagt wird, korrigiert das System sich selbst für Zunahmen oder Abnahmen der Aufzeichnungsoder Ablesekopfgeschwindigkeit auf der Grundlage von Änderungen im Zeitintervall fur jede aufeinanderfolge zwei Signale umfassende Periode.cannot be picked up by the system. As the arrival of each signal based on the elapsed time between the last two signals is predicted, the system corrects itself for increases or decreases in recording or reading head speed based on changes in the time interval for each successive two signals Period.

Zusätzliche Vorrichtungen, z.B. Abfall- Anzeigevorrichtungen werden verwendet, um den vollständigen Verlust der Information anzuzeigen und eine Warnvorrichtung zu betätigen, um dies anzuzeigen. Zusätzlich bewirkt der Prüfkreis die erforderliche Gatterung, damit Signale, die zum richtigen Zeitpunkt und mit der richtigen Amplitude aufgenommen werden, in eine Speichervorrichtung zur späteren Verwendung eingeführt werden können.Additional devices, e.g., trash indicators, are used to ensure complete loss of information and actuate a warning device to indicate this. In addition, the test circuit effects the required gating, so that signals that are picked up at the correct time and with the correct amplitude are stored in a storage device can be introduced for later use.

Bei einer weiteren Ausführungsform vorliegender Erfindung verwendet die Signalabtastschaltung eine Information und ein Taktgebersignal, um die Zeit der Ankunft des nächsten Informationssignales vorherzusagen. Obgleich dies die Menge an Speicherinformation, die auf dem Aufzeichnungsträger untergebracht werden kann, etwas verringert, wird die Signalabtastschaltung wesentlich vereinfacht.Used in another embodiment of the present invention the signal sampling circuit provides information and a clock signal at the time of arrival of the next information signal to predict. Although this is the amount of storage information that is accommodated on the record carrier can, somewhat reduced, the signal sampling circuit becomes essential simplified.

009851/1577009851/1577

152A925152A925

7 30.1.1967 W/He M/p 48757 January 30, 1967 W / He M / p 4875

Eine dritte Aueführungsform gemäß vorliegender Erfindung verwendet zwei Taktgeborsignale, die keine Information darstellen, um ein mögliches Informationesignal zu gabeln. Ein zwischen zwei benachbarten Taktgebersignalen aufgenommenes Informationssignal wird gespeichert und so lange festgehalten, bis das zweite Taktgebersignal aufgenommen worden ist. Dieses System ist besonders zweckmäßig, wenn das Ansprechen der Ablesevorrichtung nicht symmetrisch für beide möglichen Informationsbedingungen ist. Bei einer fotoelektrischen Abtastvorrichtung kann sich das Annprechverhalten im Laufe der Lebensdauer in bezug auf helle und dunkle Aufzeichnungsflächen verändern. Somit kann ein Inforroationssignal, das gemeinsam fur den Taktgeber- und Informationsgehalt verwendet wird, verlorengehen. Taktgebermarkierungen auf dem Aufzeichnungsträger, die so aufgezeichnet sind, dai3 sie sehr zuverlässig abgelesen werden können, gewährleisten, daß die Taktgabe normalerweise nicht verlorengeht. Ordnet man ferner die Abtastschaltanordnung so an, daß sie nur auf ähnlich aufgezeichnete Informations!=!ignale anspricht und wird der entgegengesetzte Signalwert nicht als angemessen gefunden, ist die Möglichkeit des Informationsverlustes geringer.A third embodiment is used in accordance with the present invention two clock signals, which do not represent any information, in order to fork a possible information signal. One between two neighboring ones Information signal recorded clock signals is stored and held until the second clock signal has been recorded. This system is particularly useful when the reading device does not respond is symmetrical for both possible information conditions. In the case of a photoelectric scanning device, this can happen Change response behavior in the course of the service life with regard to light and dark recording surfaces. Thus, a Information signal that is common for the clock and information content used will be lost. Clock marks on the recording medium which are recorded in such a way that they can be read very reliably, that the timing is usually not lost. If you also arrange the sampling switch arrangement so that they only responds to similarly recorded information! =! ignale and if the opposite signal value is not found to be adequate, the possibility of information loss is lower.

Eine weitere Ausführungsform nach der Erfindung verwendet zwei Taktgebersignale vor jedem Inforroationssignal. Diese Signale setzen die Zeitdauer der Abtastung fur das folgende Informationssignal fest. Dieses System ermöglicht eine weitere Verringerung des erforderlichen Schaltaufwandes.Another embodiment of the invention uses two Clock signals before each information signal. These signals set the sampling time for the following information signal fixed. This system enables a further reduction in the switching effort required.

009851/1577009851/1577

* 30.1.1967 W/He Μ/ρ 4875* 1/30/1967 W / He Μ / ρ 4875

Nachstehend wird die Erfindung ir Verbindung mit der Zeichnung anhand von Ausführungsbeispielen erläutert. Die Figuren zeigen:The invention is described below in conjunction with the drawing explained on the basis of exemplary embodiments. The figures show:

Pig. 1 eine scheinet ische Darstellung eines selbst taktierend en Aufzeichnungs-Abtast-Systcras gemäß der Erfindung,Pig. 1 a seeming representation of a self-timing system Recording-scanning systcras according to the invention,

Fig. 2 eine 3cheoatische Darstellung der Kurvenformen und der Zeitdauer des Anlegens verschiedener Eingänge und Ausgänge der Elemente nach Fig. 1,Fig. 2 is a 3cheoatic representation of the curve shapes and the Duration of the application of various inputs and outputs of the elements according to FIG. 1,

Fig· 3 eine schematische Schaltung der veränderlichen Taktgebersteuereinrichtung nach Fig. 1,Fig. 3 is a schematic circuit diagram of the variable clock controller according to Fig. 1,

Fig. 4 -eiii Tektgeberschema, aus dem die Zeitdauer für das Anlagen der verschiedenen Eingange- und Ausgangssignale Wie auch die Kurvenformen der verechiedenen Signale der sich ändernden Taktgebersteuereinrichtung nach Fig. 3 entnommen werden können,Fig. 4 -eiii Tektgeberschema, from which the time period for the Attachments of the various input and output signals Like the waveforms of the different signals of the changing clock control device Fig. 3 can be seen,

Fig. 5 ein schematisches Schaltbild der Spiteenanzeigevorrichtung nach Fig. 1,Fig. 5 is a schematic circuit diagram of the tip display device according to Fig. 1,

Fig. 6 eine Reihe von Kurvenformen, die die Arbeitsweise der Spitzenanzeigeschaltung nach Fig. 5 erkennen lasen,Fig. 6 is a series of waveforms illustrating the operation of the Read tip display circuit according to Fig. 5 read,

Fig. 7 ein echematisches Schaltbild der Abfall-Anzeigevorrichtung nach Fig- I,7 is a schematic circuit diagram of the garbage indicator according to Fig- I,

Fig. 8 die Kurvenformen und das Zeitverhalten der Eingänge und Ausgänge der Abfall-Anzeigerorrichtung nach Fig. 7,8 shows the waveforms and the time behavior of the inputs and outputs of the waste indicator device according to FIG. 7,

009851/1577009851/1577

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

Fig. 9 in schematlscher Darstellung eine andere Ausführungsform der Schaltanordnung nach Pig. I gemäß der Erfindung,9 shows another embodiment in a schematic representation the switching arrangement according to Pig. I according to the invention,

Fig. 10 eine weitere Variante einer Schaltanordnung nach Fig. 1,FIG. 10 shows a further variant of a switching arrangement according to FIG. 1,

Fig.10a schematisch einen Teil des von der Anordnung nach Fig. abzutastenden Aufzeichnungsträgers und die Signaldarstellung auf dem Träger,10a schematically shows a part of the arrangement according to FIG. the recording medium to be scanned and the signal display on the medium,

Fig. 11 eine Reihe von Eurvenformen, die die Betriebsweise der Schaltanordnung nach Fig. 10 erkennen lassen,Fig. 11 shows a series of Eurvenforms illustrating the operation of the Show switching arrangement according to Fig. 10,

Fig. 12 in schematischer Darstellung eine andere Ausführungsform der Schaltanordnung nach Fig. 10 gemäß der Erfindung, und12 shows a schematic representation of another embodiment the switching arrangement of FIG. 10 according to the invention, and

Fig.12a in schematlBCher Form einen Teil des von der Schaltanordnung nach Fig. 12 abzutastenden Aufzeichnungsträgers mit einer Sigaaldaratellung auf dem Träger.12a shows, in schematic form, part of the circuit arrangement 12 to be scanned record carrier with a balance display on the carrier.

Ähnliche und einander entsprehende Elemente erhalten in allen Zeichnungen die gleichen Bezugszeichen.Similar and corresponding elements are preserved in all Drawings have the same reference numerals.

In Fig. 1 ist in scheniatiioher Darstellung eine Schaltanordnung zum Ablesen von Informationen aus einem Aufzeichnungsmedium dargestellt, die die selbsttaktierende Abtastung der-auf dem Aufzeichnungsmedium aufgezeichneten Information ermöglicht. Der Aufzeichnungsträger 20 kann eine beliebige Form eines kontinuierlichen oder diskontinuierlichen Aufzeichnungsmedium sein, _o z.B. eine magnetische Aufzeichnungskarte, ein Magnetband, ein O₀ besonders präparierter Anhänger mit einem magnetischen Überzug,In Fig. 1, a circuit arrangement for reading information from a recording medium is shown in a schematic representation, which enables the self-clocking scanning of the information recorded on the recording medium. The recording medium 20 may be any form of a continuous or discontinuous recording medium, _o for example, a magnetic recording card, a magnetic tape, an O ₀ specially crafted pendant with a magnetic coating,

_» auf dem die Aufzeichnung vorgesehen wird oder dergl.. In ähnli- _* eher V/eise kann der Aufzeichnungsträger für Stanzlöcher ausge-_ »On which the recording is planned or the like. _ * Rather, the recording medium can be designed for punched holes

cn ·cn

<i legt sein oder aus Bereichen unterschiedlicher Farben oder Farbabstufungen bestehen, oder aber Bereiche verschiedener<i puts his or her from areas of different colors or There are color gradations, or areas of different

ORIGINAL INSPECTEDORIGINAL INSPECTED

30.1.1*67 W/He Wv 487530.1.1 * 67 W / He Wv 4875

Stromleitfähigkeit aufweisen. In dem folgenden Beispiel ist nur zu Darstellungsaweoken der Aufzeichnungsträger 20 als Anhänger für Waren angenommen, auf dem bestimmte Informationen aufgetragen sind, die sich auf die zu vertreibenden Waren beziehen. Ein derartiger Anhänger enthält Informationen, die beispielsweise den Preis, die Type, die Kategorie, die Ausführung und die Positionen der Type enthalten. Die Information wird auf dem Aufzeichnungsträger 20 in den Bändern 22 aufgezeichnet, die dunkel angelegt sind, damit das Vorhandensein eines Signales angedeutet wird, unabhängig davon, ob das Signal positiv oder negativ ist. Die freien Bänder 24 zwischen den dunkel angelegten Bändern 22 sind Abstandsbänder, in denen keine Informationen auftreten sollen«Have electrical conductivity. The following example is only To display aweoken, the recording medium 20 is accepted as a tag for goods on which certain information is applied that relate to the goods to be sold. Such a trailer contains information such as the Price, the type, the category, the design and the positions of the type. The information is recorded on the recording medium 20 in the tapes 22 which are laid out in the dark to indicate the presence of a signal regardless of whether the signal is positive or negative. the free bands 24 between the dark bands 22 are spacer bands in which no information should appear «

Der Aufzeichnungsträger 20 wird mit Hilfe eines ringförmigen, einstellbaren Abtastkopf«· 26 abgetastet. Einzelheiten di«a«e Kopfes 26 und der AufzeiQhnungsart nach den Bändern 22 und 24 sind in einer getrennten Anmeldung erläutert. Die Einzelheiten der Aufeeichnungsteobnik und des Wiedergabekopfes sind für ror· liegende Erfindung nioht von Bedeutung und es kann jede Form eines Aufzeichnungsgystemee oder eines Ablesewandlers verwendet werden, die zur Abtastung der auf dem Aufzeichnungsträger vorhat^ denen Information ausreicht. Der Aufzeichnungsträger kann aus einer Lochkarte bestehen., er kann aber auch ein Träger mit dia» kreten, undurchlässigen Stellen oder diskreten reflektierenden Stellen sein und die Ablesevorrichtung kann eine fotoelektrische Vorrichtung sein, wie sie ebenfalls von der Anmelderin bereite vorgeschlagen worden ist. Die von dem Kopf 26 abgetasteten Signale werden über die Leitungen 28 an den Verstärker 30 gebracht. Zu Zwecken der Erläuterung sei angenommen, daß ein "!"-Signal duroh ein positives, aufgezeichnetes Signal und ein "O"-Signal durch ein negatives, aufgezeichnetes Signal angezeigt wird. Der Ausgang des Verstärkers 30 wird über die Leitung 32 an eine Spitzenanzeigevorrichtung 34 übergeführt.The recording medium 20 is made with the aid of an annular, adjustable scanning head «· 26 scanned. Details di «a« e Head 26 and the type of recording according to tapes 22 and 24 are explained in a separate application. The details of the recording stencil and the playback head are for ror The present invention is of no concern and any form of recording system or reading transducer can be used which intends to scan the on the record carrier ^ for which information is sufficient. The recording medium can consist of a punched card, but it can also be a medium with a dia » concrete, opaque spots or discrete reflective spots and the reading device can be photoelectric Be a device as it has also been proposed by the applicant ready. The signals sampled by the head 26 are brought to the amplifier 30 via the lines 28. For purposes of explanation it is assumed that a "!" Signal is duroh a positive recorded signal and an "O" signal a negative recorded signal is displayed. The output of amplifier 30 is conveyed over line 32 to a peak indicator 34.

009851/1577009851/1577

^ ^β - Λ\ ■ I ΌΖΗ Ό £Ό ^ ^β - Λ \ ■ I ΌΖΗ Ό £ Ό

30.1.1967 W/He Μ/ρ 48751/30/1967 W / He Μ / ρ 4875

Die Spitzenanzeigevorrichtung 34 wird nachstehend in Verbindung mit den Figuren 5 und 6 näher erläutert. Die Ausgänge verden aus e'er Spitzenanzeigevorrichtung 34 auf drei Leitungen erhalten. Sine erste Leitung ist als die 1-Leitung 36, eine zweite Leitung 38 als die O-Leitung und die dritte Leitung 40 als IP-Leitung bezeichnet, auf der ein positives Signal zur Verfügung steht, wenn ein Eingang zur Spitzenanzeigevorrichtung zur Verfügung fiteht, unabhängig davon, ob es sich um ein 1- oder ein O-Signal handelt. Auf der Leitung 36 wird ein positives Signal angelegt, das den Wert 1 angibt. Auf der O-Leitung 38 steht ein positives Signal zur Verfügung, dae die Aufnahme durch die Spitzenanzeigevorrichtung 34 des O-Signales anzeigt. Mit anderen Worten heißt dies, daß die Spitzenanzeigevorrichtung 30 entweder positive oder negative Signale aufnimmt, die eine 1 oder eine 0 anzeigen, und ε ie beide in positiv bewertete Signale umwandelt und sie entsprechend auf die 1-Leitung 36 oder die O-Leitung 38 in Abhängigkeit von der usprünglichen Art des Einganges gibt. In jedem Falle ist ein Signal IP vorhanden, das der Leitung 40 aufgegeben wird und anzeigt, daß ein 1- oder O-Signal geeigneter Amplitude von der Spitzenanzeigevorrichtung 34 empfangen worden ist.The tip display device 34 is explained in more detail below in connection with FIGS. 5 and 6. The outputs are turned off e'er tip display device 34 obtained on three lines. Its first line is as the 1 line 36, a second line 38 as the 0 line and the third line 40 as the IP line on which a positive signal is available when an input to the tip indicator is available It works, regardless of whether it is a 1 or a 0 signal acts. A positive signal, which indicates the value 1, is applied on line 36. On the O-line 38 there is a positive Signal available as it indicates the pickup by the tip indicator 34 of the O signal. In other words means that the peak indicator 30 picks up either positive or negative signals indicating a 1 or a 0, and ε ie converts both into positively valued signals and converts them accordingly on the 1-line 36 or the 0-line 38 depending on the original type of input. In each If a signal IP is present, which is given to the line 40 and indicates that an I or O signal of appropriate amplitude has been received by the peak indicator 34.

Falls kein Signal entweder der 1- oder O-Leitung 36 bsw. 38 aufgegeben wird, tritt kein Signal IP auf der Leitung 40 auf. Dae Signal IP auf. der Leitung 40 wird über eine Leitung 42 an die Abfall-Anzeigevorrichtung 44 gegeben. Die Abfall-Anzeigevorrichtung 44 wird im einseinen in Zusammenhang mit den Figuren 7 und _o 8 weiter unten beschrieben. Allgemein speist die Abfall-Anzeige-OU vorrichtung 44 nur ein Signal DATIN auf der Leitung 46 ein, wennIf no signal from either the 1 or 0 line 36 bsw. 38 is abandoned, no signal IP occurs on line 40. Dae signal IP on. the line 40 is given to the waste indicator 44 via a line 42. The waste-display device 44 is in one a in connection with Figures 7 and 8 _o described below. In general, garbage indicator OU 44 only feeds a DATIN signal on line 46 when

_, sie kein Signal IP am Eingang über die Leitung 42 innerhalb eintr- _» bestimmten Zeitdauer aufgenommen hat. Diese Zeitdauer ist so_, they do not have a signal IP at the input via line 42 within _ »Recorded for a certain period of time. This length of time is like that

^j. gewählt, daß ein schlechterer Zustand im Abstand zwischen annehmbaren Signalen auf dem Aufzeichnungsträger 20 oder der angenommenen Quergeschwindigkeit der aufgezeichneten Signale aufgrund des Kopfes 26 beim Passieren von aufeinanderfolgenden^ j. chosen that a worse state in the distance between acceptable Signals on the recording medium 20 or the assumed transverse speed of the recorded signals due to the head 26 when passing successive

WSPECTEDWSPECTED

30.1.1967 Y'/He M/p 48751/30/1967 Y '/ He M / p 4875

Signalen hergestellt wird. Wenn ein Signal innerhalb der vorgeschriebenen Periode nicht aufgetreten ist, wie weiter unten ausgeführt wird, bewirkt die Abfall-Anzeigevorrichtung 34, daß die Abtastvorrichtung rückgesetzt wird und einen Warnzustand auftreten läßt, wobei ein Fehler angezeigt werden kann. Das Signal DATEN wird auch vor der Ablesung einer jeden folgenden Aufzeichnung erzeugt und wirkt als Rücksetzsignal.Signals is established. If a signal is within the prescribed Period has not occurred, as will be explained below, the trash indicator 34 causes resetting the scanner and causing a warning condition to occur whereby an error may be indicated. That Signal DATA is also generated before the reading of each subsequent record and acts as a reset signal.

Das Signal IP wird ferner einem Satz von Flip-Flop-Eingangssteuer-UND-Schaltungen 50 und 54 über die Leitungen 48 und 52 aufgegeben. Jede UND-Schaltung 50 und 54 nimmt das Signal Gl in der weiter unten beschriebenen Weise auf und zusätzlich die Signale T und T für die UND-Schaltungen 50 und 54. Die Signale T und T stellen die Rücksetz- und Setzausgänge der Taktgeber-Flip-Flop-Schaltungen 56 dar. Die Eingangs-UND-Schaltungen 50 und 54 ergeben zusammen mit der Taktgeber-Flip-Flop-Schaltung 56 eine quergekoppelte Auslöseanordnung, wobei für jedes Eingangssignal IP auf der Leitung 40 die Taktgeber-Flip-Flop-S^haltung 56 ihren Zustand ändert, vorausgesetzt, daß das Signal Gl vorhanden ist. Das Signal Gl wird von einer Flip-Flop-Schaltung 58 und einer noch zu beschreibenden Torschaltung erzeugt.The signal IP is also passed to a set of flip-flop input control AND circuits 50 and 54 abandoned via lines 48 and 52. Each AND circuit 50 and 54 takes the signal Gl in in the manner described below and additionally the signals T and T for the AND circuits 50 and 54. The signals T and T represent the reset and set outputs of the clock flip-flops 56. The input AND circuits 50 and 54 together with the clock flip-flop circuit 56 a cross-coupled trigger arrangement, the clock flip-flop S ^ attitude for each input signal IP on line 40 56 changes state, provided that the signal Gl is present. The signal Gl is generated by a flip-flop circuit 58 and a gate circuit to be described.

Die Flip-Flop-Schaltung 58 für -die Trennsymbol-Anzeigevorrichtung wird anfangs in einen gesetzten Zustand durch den DATEN·*· Ausgang der Abfall-Anzeigevorrichtung 44 über die Leitung 46 gebracht. Im rückgesetzten Zustand tastet die Flip-Flop-Schaltung 58 das Vorhandensein des anfänglichen TrennsymbolSchemas ab, das in Verbindung mit dem Aufzeichnungsträger 20 verwendet wird. Dieses Trennsymbolschema besteht, wie weiter unten noch erläutert wird* aus zwei aufeinanderfolgenden aufgezeichneten O-Signalen. Nur aufgrund der Abtastung dieses TrennsymbolschemasThe flip-flop circuit 58 for the separator symbol display device is initially set by the DATA * * Output of waste indicator 44 brought via line 46. In the reset state, the flip-flop circuit scans 58 the existence of the initial separator scheme which is used in connection with the recording medium 20. This symbol scheme exists, as below is explained * from two successive recorded O-signals. Only because of the sampling of this separator symbol scheme

0 0 9 8 5 1/15 7 70 0 9 8 5 1/15 7 7

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

beginnt die Vorrichtung zu arbeiten. Die Notwendigkeit für die beiden Trennsymbolsignale zueätzlich zur Anzeige der Anlaufstellung einer Nachricht, die auf dem Aufzeichnungsträger 20 aufgezeichnet ist, besteht darin, daß ein ursprüngliches PrüfIntervall für die Prüfung dee ersten nachfolgenden Datensignales vorgesehen wird. Dies wird weiter unten näher beschrieben.the device starts to work. The need for that both separator symbol signals in addition to the display of the start-up position a message recorded on the record carrier 20 is that an initial check interval intended for checking the first subsequent data signal will. This is described in more detail below.

Der rückgesetzte Ausgang der Flip-Flop-Schaltung 58 der Trennsymbolanzeigevorrichtung, der mit F bezeichnet ist, wird an eine erste Eingangsklemme einer UND-Gatterschaltung 60 wie auch an einen ersten Eingang einer mit veränderlichem Zeitverhalten arbeitenden Steuerschaltung 80, die weiter unten noch näher erläutert wird, zugeführt. Die UND-Gatterschaltung 60 nimmt auch zwei Sperreingänge ISB und ISA auf. Das Signal ISB wird von der Steuerschaltung 80 mit veränderlichem Zeitverhalten erzeugt, während das Signal ISA von der Steuerschaltung 90 mit veränderlichem Zeitverhalten erzeugt wird. Wenn somit ein Signal aus dem rückgeeetzten Ausgang der Flip-Flop-Schaltung 58, das heißt, das Sigral F vorhanden ist und die Ausgangssignale ISB und ISA aus den Steuerschaltungen 80 und 90 fehlen, wird ein Ausgang von der UND-Gatterschaltung 60 erzeugt und einem ersten Eingang der ODER-Gatterschaltung 62 aufgegeben. Die ODEE-Gattorschaltung 62 nimmt auoh den Ausgang einer UND-Gatterschaltung 64 auf, deren Eingänge der gesetzte Ausgang der Flip-Flop-Schaltung 58 ist, d.h. das Signal F und das O-Ausgangssignal der Spitgenanzeigevorrichtung 34 über die leitung 38, Der Auegang des ODER-Gatters 62 ist ein mit Gl bezeichnetes Signal und wird über die Leitung 66 an die Eingänge der Taktgeber«. Flip-Flop-Schaltung 56 und dem Eingang der Steuer-UND-Gatterechaltungen 50 und 54 in der vorbeschriebenen Weise zugeführt,The reset output of the flip-flop circuit 58 of the separator symbol display device, which is denoted by F is connected to a first input terminal of an AND gate circuit 60 as well as to a first input of a control circuit 80 operating with variable time behavior, which is described in more detail below is explained, supplied. The AND gate circuit 60 also accepts two blocking inputs ISB and ISA. The signal ISB becomes generated by the control circuit 80 with variable timing, while the signal ISA from the control circuit 90 with variable time behavior is generated. Thus, if a signal from the reset output of the flip-flop circuit 58, the means that Sigral F is present and the output signals ISB and ISA from control circuits 80 and 90 are absent, an output is generated by AND gate circuit 60 and a first Input of the OR gate circuit 62 abandoned. The ODEE gate circuit 62 also receives the output of an AND gate circuit 64, the inputs of which are the set output of the flip-flop circuit 58, i.e. the signal F and the O output signal the peak display device 34 via the line 38, the output of the OR gate 62 is a signal labeled Gl and is via the line 66 to the inputs of the clock «. Flip-flop circuit 56 and the input of the control AND gate circuits 50 and 54 supplied in the manner described above,

009851 /1577009851/1577

30.1,1967 W/He M/p 48751/30/1967 W / He M / p 4875

Der Ausgang der Steuerschaltung 80 mit veränderlichem Zeitverhalten wird ferner über dieleitung 68 und den Kondensator 70 an einen ersten Eingang der ODER-Gatterschaltung 72 gelegt. In ähnlicher Weise wird der Auegang der Steuerschaltung 90 mit veränderlichem Zeitverhalten über die Leitung 74 und den Kondensator 76 der zweiten Eingangskiemme der ODER-Gatterschaltung 72 zugeführt. Der Ausgang der ODER-Gatterschaltung 72 wird ale I-Takt bezeichnet. Wegen der Verwendung der Kondensatoren 76 und 70 bewirkt die ablaufende Kante der Eingangssignale aus den Steuerschaltungen 80 und 90, daß die ODER-Gatterschaltung 72 ein I-Taktsignal an der ablaufenden Kante der Auegangssignale der Steuerschaltung bildet und zu diese© Zeitpunkt ein Taktsignal erzeugt. Das Taktsignal wird über die Leitung 74 an ein Speicherregister 76, das im einzelnen später beschrieben wird, und an den ersten Eingang einer UND-Gatterschaltung 78 gegeben. Der zweite Eingang nimmt das IP-Signal auf der Leitung 40 auf. Der Auegang der Abfall-Anzeigevorrichtung,nämlich das DATEN-Signal auf der Leitung 46, wird auch der ODER-Gattorschaltung 82 aufgegeben, die auch den Ausgang der Eingange-UNIWGatter-Bchaltung 30 aufnimmt, damit ein Signal an der gesetzten Kien»· der Taktgeber-Flip-Flop-Scbaltung 56 trilelt wird.The output of the control circuit 80 with variable timing is also via line 68 and capacitor 70 applied to a first input of the OR gate circuit 72. In In a similar manner, the output of the control circuit 90 with variable time behavior is via the line 74 and the capacitor 76 of the second input terminal of the OR gate circuit 72 fed. The output of the OR gate circuit 72 is referred to as an I clock. Because of the use of capacitors 76 and 70 causes the trailing edge of the input signals from the Control circuits 80 and 90 that the OR gate circuit 72 an I clock signal at the trailing edge of the output signals of the control circuit and generates a clock signal at this point in time. The clock signal is on line 74 on Storage register 76, which will be described in detail later, and given to the first input of an AND gate circuit 78. The second input receives the IP signal on line 40. The output of the garbage indicator, namely the DATA signal on line 46, OR gate circuit 82 abandoned, which also the output of the input UNIW gate circuit 30 picks up so that a signal is sent to the set Kien »· the clock flip-flop circuit 56 is trilled.

Das 1-Signal auf der Leitung 36 kann im Speicherregister 76 unter Steuerung des I-Taktsignales, das als Verschiebesignal über die Leitung 74 aufgegeben wird, gespeichert werden. In ähnlicher Weise kannaas 0-Signal auf der Leitung 38 im Speioherregister 76 gespeichert werden. Die ÜND-Gatterschaltung ergibt einen Ausgang während eines jeden I-Taktes im Taktirtervall, in welchem es ein Signal IP aus der Spitzenanzeigevorrichtung 34 aufnimmt. Der Ausgang der UND-Gatterschaltung 78 wird an eine Sperrklemme der UND-Gatterachaltung 86 gelegt, die an ihrer anderen Klemme ein Signal, da« mit "Prüfen" bezeichnetThe 1 signal on line 36 can be stored in memory register 76 under control of the I clock signal, which is used as a shift signal is abandoned via line 74, are stored. Similarly, there may be a 0 signal on line 38 in the memory register 76 can be saved. The ÜND gate circuit results an output during each I-cycle in the cycle interval, in which it picks up a signal IP from the tip indicator 34. The output of AND gate circuit 78 becomes on a locking terminal of the AND gate circuit 86 applied to the its other terminal receives a signal, as «labeled" Check "

009851/1577009851/1577

"15.. 30.1.1967 W/He M/r> 4Θ75"15 .. 30.1.1967 W / He M / r> 4-75

worden ist, aus einer nicht dargestellten Quelle aufnimmt. Das !'rufsignal wird mit einer Polgefrequenz aus einer inneren oder Taktgeberquelle (nicht dargestellt) aufgegeben. Dieses gibt eine gewünschte Polgefrequenz an, während dieser Zeitdauer soll die Vorrichtung geprüft werden, damit festgestellt werden kann, ob Signale zu entsprechenden Zeitintervallen aufgenommen worden sind oder nicht. Wenn bei einer Taktdauer eine "1" oder eine "0" von der Spitzenanzeigevorrichtung 34 abgelesen worden ist, wird die UND-Gatterschaltung 86 gesperrt und läßt das Prüfsignal nicht in eine weitere ODER-Gatter-Dchaltung 88 durch. Unter d er .Bed ingung jeaxh, daß ein Signal •Hin der Ji-Leitung 40 der Spitzenanzeigevorrichtung 34 nicht aufgenommen worden ist, kann das Prüfsignal durch die UND-Gatterschaltung und die ODER-Gatterschaltung 88 gelangen und die Fchler-Flip-Flop-Schaltung 92 setzen. Die Fehler- Flip-Flop-Schaltung gibt sofort ein Fehlersignal auf die Leitung 94. Ein Fehlersignal kann auch aufgrund des Anlegens eines Prüfsignales an die UND-Gatterschaltung 96 erzeugt werden, die an ihre» ersten Eingang da» Prüfsignal und an einem zweiten Eingang den Ausgang der Abfall-Anaeigevorrichtung 44 auf der Leitung 46 aufnimmt. Dies zeigt ferner an, daß ein Signal innerhalb eines vorgeschriebenen, maximalen Intervalles nicht aufgenommen worden ist, und daß somit ein fehlerhafter Zustand vorliegt. Dies dient nicht dazu, üb festzustellen, daß die aufgenommene Information fehlerhaft ist, sondern zur Feststellung, daß die aufgenommene Information mit einer soweit verstreuten Rate vorliegt, daQdas System sie nicht interpretieren kann, oder um anzuzeigen, daß die von dem System aufgenommene Information vollständig verlorengegangen ist. Der Ausgang der UND-Gatterschaltung 96 wird über die Leitung 98 an eine zweite Eingangsklemme der ODER-Gatterschaltung 88 eingeführt.records from a source not shown. That ! 'call signal is generated with a pole frequency from an internal or Abandoned clock source (not shown). This indicates a desired pole frequency during this The device is to be checked for a period of time so that it can be determined whether signals are present at corresponding time intervals recorded or not. If a "1" or a "0" from the peak indicator for a clock duration 34 has been read, the AND gate circuit 86 is disabled and does not allow the test signal into a further OR gate circuit 88 through. Under the condition jeaxh that a signal • Hin of the Ji line 40 of the tip display device 34 does not has been recorded, the test signal can through the AND gate circuit and the OR gate circuit 88 arrive and the Fchler flip-flop circuit 92 set. The error flip-flop circuit immediately sends an error signal to line 94. An error signal can also be due to the application of a test signal to the AND gate circuit 96, which are connected to their » The first input is the test signal and, at a second input, the output of the waste display device 44 on the line 46 records. This also indicates that a signal has not been picked up within a prescribed maximum interval has been, and that there is thus a faulty state. This is not used to determine that the recorded Information is incorrect, but rather to determine that the recorded information is available at a rate that is widely dispersed, that the system cannot interpret them, or in order to indicate that the information recorded by the system has been completely lost. The output of the AND gate circuit 96 is introduced via line 98 to a second input terminal of the OR gate circuit 88.

BAD ORIGINAL 009851/1577BATH ORIGINAL 009851/1577

IlIl 1 5 2 A 3 2 51 5 2 A 3 2 5

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

Nachdem die Art der Zwischenverbindung der verschiedenen Elemente nach Fig. 1 erläutert worden ist, wird die Arbeitsweise der Vorrichtung nach Fig. 1 mit Hilfe der Zeitdiagramme nach Fig„ 2 erklärt, daioit das erfindungsgemäße Prinzip besser verständlich wird. Dabei wird davon ausgegangen, daß von dem System vorher keine Daten abgetastet worden sind, und insofern ergibt die Abfall-Anzeigevorrichtung 44 das Ausgangesignal DATEN (Zeile e nach Fig. 2) auf der Leitung 46, damit die Flip-Flop-Schaltung 58 für die Trennsymbol-Anzeigevorrichtung in einen gesetzten Zustand gebracht wird und das AusgangssignalAfter the type of interconnection of the various Elements of Fig. 1 has been explained, the operation 1 with the aid of the timing diagrams according to FIG. 2 explains that the principle according to the invention is better becomes understandable. It is assumed that no data has previously been scanned by the system, and so far the waste indicator 44 provides the output signal DATA (line e of Figure 2) on line 46 to enable flip-flop 58 for the separator symbol indicator is brought into a set state and the output signal

anat

F (Linie f nach Fig. 2) erzeugt, das/eine erste Klemme der UND-Gatterschaltung 64 angelegt ist. Zusätflich wird das DATEN-Signal an einen ereten Singang der ODER-Gatterschaltung 82 gelegt, damit die Taktgeber-Flip-Flop-Schaltung 56 in den gesetzten Zustand gebracht wird und das Ausgangssignal T (Linie i nach Fig. 2) erzeugt wird. Das Ausgangesignal T aus der Flip-Flop-Schaltung 56 wird einem ersten Eingang der Steuerschaltung 80 mit veränderlichem Zeitverhalten aufgegeben. Diese Steuerschaltung 80 jedoch wird zu diesem Zeitpunkt nicht wirksam, weil das Eingangssignal F aus der Flip- Flop-Schaltung· 58 fehlt. Diese Flip-Flop-Schaltung 58 ist von dem DATEN-Signal in den F-Zustand gesetzt worden. Die UND-Gatterschaltung 96, die ebenfalls das DATEN-Signal aufnimmt, bleibt aufgrund des Fehlens des Prüf«Signales unwirksam.F (line f of FIG. 2) generated that / a first terminal of the AND gate circuit 64 is applied. In addition, the DATA signal applied to an ereten Singang of the OR gate circuit 82, so that the clock flip-flop circuit 56 is brought into the set state and the output signal T (line i after Fig. 2) is generated. The output signal T from the flip-flop circuit 56 is applied to a first input of the control circuit 80 with variable time behavior. This control circuit However, 80 does not take effect at this point in time because the input signal F from the flip-flop circuit x 58 is missing. This flip-flop 58 has been set to the F state by the DATA signal. The AND gate circuit 96, which also picks up the DATA signal remains ineffective due to the lack of the test signal.

Für dieses Beispiel sei davon ausgegangen, daß der Aufzeichnungsträger 20 in einem stationären Zustand gehalten wird und daß der Wandler 26 relativ zum Aufzeichnungsträger in Pfeilrichtung verschoben wird. Die Informationesignale auf der Leitung 32 aus dem Verstärker 30 sind in der Darstellung a der Fig. 2 gezeigt, die Ausgänge der Spitzenanzeigevorrichtung 34 in den Linien b und c, die die Signale auf den LeitungenFor this example it is assumed that the record carrier 20 is held in a stationary state and that the transducer 26 is relative to the recording medium in Arrow direction is moved. The information signals on of the line 32 from the amplifier 30 are shown in illustration a of FIG. 2, the outputs of the tip display device 34 in lines b and c showing the signals on lines

009851/1577009851/1577

"*L7 30.1,1967 W/He M/p 4875"* L7 1/30/1967 W / He M / p 4875

36 und 38 zeigen. Die erste aufgezeichnete Information, die auf dem Aufzeichnungsträger 20 festgestellt wird, ist das erste Trennsymbolbit, das eine 0 ist. Dieses Signal ist als Impuls Sl in der Darstellung c der Fig. 2 gezeigt. Der Ausgang des Wandlers 26 wird über die Leitung 28 in den Versörker 30 eingespeist und tritt auf der Leitung 32 in verstärkter Form auf. Das Signal auf der Leitung 32 wird in die Spitzenanzeigevorrichtung 34 eingegeben, die ein Signal in der 0-Leitung 38 erzeugt. Das O-Signal wird über die Leitung 38 der zweiten Eingangsklemme der UND-Schaltung 64 zugeführt, die auch den gesetzten Ausgang oder das F-Signal der Flip-Flop-Schaltung für die Trennsymbol-Anzeige aufnimmt. Der Ausgang UND-Schaltung 64 wird der ODER-Schaltung 62 aufgegeben, die ein Signal Gl (Darstellung h der Fig. 2) über die Leitung 66 an die Eingangs-UND-Schaltungen 50 und 54 führt. In Abhängigkeit davon, wie das Taktgeber-Flip-Flop 56 gesetzt wird und das T-Ausgangssignal erzeugt, nimmt die Eingangs-UND-Schaltung 54 zwei der erforderlichen Eingänge von T und öl auf. Di« Spitzenanzeigevorrichtung 34 gibt das IP-Signal (Darstellung d nach Fig. 2) über die Leitung 40 und die Leitung 48 in die Eingangs-UND-Schaltung und über die Leitung 52 an die Eingangs-UND-Schaltung 54.36 and 38 show. The first recorded information found on the record carrier 20 is that first separator bit, which is a 0. This signal is shown as pulse S1 in illustration c of FIG. The exit of the converter 26 is fed into the supply 30 via the line 28 fed and occurs on line 32 in amplified form on. The signal on line 32 is fed into the tip indicator 34, which generates a signal on the 0 line 38. The 0 signal becomes the second via line 38 The input terminal of the AND circuit 64 is supplied, which also has the set output or the F signal of the flip-flop circuit for the separator symbol display. The output AND circuit 64 is applied to the OR circuit 62, which generates a signal Eq (Representation h of FIG. 2) via line 66 to input AND circuits 50 and 54. Depending on how that Clock flip-flop 56 is set and the T output signal is generated, the input AND circuit 54 takes two of the required ones Inputs from T and oil on. The tip display device 34 outputs the IP signal (illustration d of FIG. 2) via the Line 40 and line 48 into the input AND circuit and via line 52 to the input AND circuit 54.

Das IP-Signal wird ferner über die Leitung 42 äer Abfall»An$eigevorrichtung 44 zugeführt, die bewirkt, daß dae Signal ^HDATBH^M entfernt wird (vgl. e nach Fig.,, ,£).,. VfcLrd- 4a»-ii*~Signal aufgegeben, sind die zur Betätigung der UND-Schaltung 54 erforderlichen Eingänge vollständig und die UND-Schaltung 54 gibt ein Signal auf die Rucksetski«mmβ des Taktgeber-Flip-Flops 56, damit dieses in den rückgesetaten Zustand gebracht und das T-Signal (Darstellung j nach Fig. 2) erzeugt wird, welches der Steuerschaltung 90 mit veränderlicher Zeiteteuerung zugeführt wird.The IP signal is also fed via the line 42 to the waste device 44, which causes the signal ^{H DATBH M to be} removed (see FIG. 1, FIG. 1).,. VfcLrd- 4a »-ii * ~ signal given, the inputs required to operate the AND circuit 54 are complete and the AND circuit 54 sends a signal to the backpack skis of the clock flip-flop 56 so that it is reset State brought and the T signal (representation j according to FIG. 2) is generated, which is fed to the control circuit 90 with variable timing.

009851/1577009851/1577

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

Diese Schaltung 90 ist, wie später in Zusammenhang mit den Figuren 3 und 4 im einzelnen erläutert wird, eine Einr/ichtung, die einen Kondensator enthält* welcher durch daa Signal τ" über eine Seitperiode gleich der Zeitdauer, die daa Taktgeber-Flip-Flop-56 im rüekgesetsten Sustand verbleibt und das T-Signal erzeugt, auigslader* wirä. Die la^eperiode ist durch die Darstellung k iiach Fig. 2 zwischen den Punkten ρ und q dargestellt. Die Schaltung 90 ©rseugt keinen Ausgang auf der Leitung 74 während dieser Periode, bei Beendigung des Eingangssignales T in die Schaltung 90 wird jedoch sine Abgabe auf der Ausgangeleitung 74 ®iae Periode lang aufgedruckt, die proportional der Zeitdauer ist, während welcher 3er Kondensator geladen war (vgl* Barstellung k nach Fig. 2 zwischen den Punkten q und r). In dies eis Augenhlisis:, im dem das Saktgeber-Plip-Flop in den ¥-Zustand galtst ^o^den ißt, nimmt 41® Schaltung 90 ihren Laöesiistanü ain w&ü evzmgt telssR Αη&.$θίϊ% auf der Leitung 74. Das SigRSl ψ mm SfB fa.ktgefc€2^?iiii-l^ ■ /7 5S wird eintuj Eingang der EingaKgg-»üIJ}*Sei!altii?i£/.®ag*fiaii?t_& Die Schaltung bleibt in diesem Zustand sola-nge, bis die zweite aufgezeichnete 0 des Trennsymbols unter dem Kopf 26 hindurchgelaufen ist.As will be explained in detail later in connection with FIGS. 3 and 4, this circuit 90 is a device which contains a capacitor which, through the signal τ ", is equal to the time duration of the clock generator flip-flop over a period of time -56 remains in the reset state and the T signal is generated, supercharged. The running period is shown between the points ρ and q in FIG this period, when the input signal T in the circuit 90 is terminated, however, its output is printed on the output line 74 for a period which is proportional to the period of time during which the 3 capacitor was charged (cf. * position k according to FIG. 2 between the dots q and r). in this ice Augenhlisis :, in which the Saktgeber-Plip-flop in the ¥ state galtst ^ o ^ to eat, takes 41 ™ circuit 90 its Laöesiistanü ain w ü evzmgt telssR Αη &. $ θίϊ% on line 74. The SigRSl ψ mm SfB fa.ktgefc € 2 ^? iiii-l ^ ■ / 7 5S will eintuj input of the input- »üIJ} * Sei! altii? i £ / .®ag * fiaii? t _& The circuit remains in this state sola- until the second recorded 0 of the separator symbol has passed under the head 26.

Zu diesem Zeitpunkt wird ein weiteres Signal (vgl. Darstellung a der Fig. 2) über die Leitungen 28 sum Verstärker 30 geführt, damit ein Ausgarigs-G-Signal auf der Leitung 32 zur Spitsenanaeigevorrichtung 34 ereeugt wird« Bie Spitzenanzeigevorrichtung 34 führt wieder ei» 0«Sigiial (vgl*, Darstellung c nach Fig. 2) über die Leitung 33 in den ersten Eingang der UND-Schaltung 64? die am »weiten Eingang die gesetste oder F-Abgabe der Flip-Flop-Schaltung 58 für die Trennsymbol-Anzeige aufnimmt. Die UND-Schaltung 64 erzeugt eine Abgabe, die über die ODER«Schaltung 62 geführt wird, damit das Signal 61 (vgl. Darstellung h nachAt this point in time, a further signal (see illustration a of Fig. 2) passed over the lines 28 to the amplifier 30, thus an Ausgarigs-G-Signal on the line 32 to the Spitsenanaeigevorrichtung 34 is erected “The tip display device 34 leads again to a "0" Sigiial (cf. *, representation c according to Fig. 2) via the line 33 into the first input of the AND circuit 64? the one at the »wide input is the set or F output of the flip-flop circuit 58 for the separator symbol display. The AND circuit 64 generates an output which is passed via the OR circuit 62 so that the signal 61 (see illustration h after

003851/157?003851/157?

> 30.1.1967 W/He Μ/ρ 4875> 1/30/1967 W / He Μ / ρ 4875

Pig. 2) bildet, das unmittelbar e'en Eingangs-UND-Schaltungen 50 und 54 aufgegeben wird. Wenn die ablaufende Kante dee Einganr^ir^les von der Spit?!?r>^o~"~ !/»«»vorrichtung 34 angezeigt wird, wird das IP-Signal (vcl. T^vstellung d nach Pig. 2) auf die Leitung 40 gebracht und tttrr ?ie Leitungen 48 und 52 den Eingangs-UND-Schaltungen 50 und 54 aufgegeben. Bs sei angenommen, daß der Kopf 26 Über des Aufzeichnungsträger 20 mit einer anneh-: baren Geechwindigkeit geführt wird, eo daß das Signal IF in der Lage ist, die Abfall-Anseigevorrichtung im AUS-Zustand eu halten, so dan das Signal BAT^TΊ nicht erzeugt wird* Da die Eingangs-UND-Schaltung 50 nun das Signal Gl, T (weil das Taktgeber-Flip-Flop 56 seinen rückgeeetzten oder T-Zustand einnimmt) und das Signal IP über die Leitung 4Θ aufnimmt, erzeugt sie ein Auegangssignal, das über die ODER-Schaltung 82 auf die gesetzte Seite desPig. 2) forms, which is given directly to the input AND circuits 50 and 54. If the trailing edge of the input from the Spit?!? R> ^o ~ "~! /» «» Device 34 is displayed, the IP signal (cf. T ^ vposition d according to Pig. 2) is on bringing the line 40 and tttrr ie lines the input aND circuits abandoned 48 and 52 50 and 54 B, it is assumed that the head anneh- 26 via the recording medium 20 with a?. Baren Geechwindigkeit is guided, eo that the signal IF is able to keep the waste display device in the OFF state eu, then the signal BAT ^T Ί is not generated * Since the input AND circuit 50 is now the signal Gl, T (because the clock flip-flop 56 its reset or T state assumes) and the signal IP on the line 4Θ picks up, it generates an Auegangssignal that via the OR circuit 82 to the set side of the

Taktgeber-Flip-Flops 56,geführt wird und bewirkt die ErzeugungClock flip-flops 56, is performed and causes the generation Darstellung _Depiction _

des T-Signales (vgl./i nach Fig. 2), so daß das T-Signal (vgl. Darstellung j nach Fig. 2) aus dem Eingang in die Schaltung 90 entfernt wird. Damit kann die Schaltung 90 eine Abgabe Über eine Zeitperiode erzeugen, die proportional des Taktgeber-Flip-Flop 56 ist, dad das I¹-Signal erzeugt hat (vgl. die Darstellung k zwischen den Funkten q und r nach Fig. 2). Zur selben Zeit, zu der das Ausganessignal T aus dem Taktgeber-Flip-Flop 56 der Steuerschaltung 80 aufgegeben wird, wird te auch über die Diode 100, den Kondensator 102 zur RUcksetsseite des Trennsymbol-Anzeigevorrichtungs-Flip-Flop 58 gegeben. Das T-Signal wird auch einea Eingang der Eingangs-UHD-Schaltung zugeführt. Aufgrund des Vorhandenseins des Kondensators 102 bewirkt die führende Kante des Signales T, dafl das Trennsymbol-Anzeigevorrichtung-Flip-Flop 58 sich in den rückgesetzten Zustand ändert und das Signal F (vgl. Darstellung g nach Fig. 2) erzeugt, das nunmehr der Steuerschaltung 80 zusammen mit dem , Signal T aus dem Taktgeber-Flip-Flop 56 aufgegeben wird. Desof the T signal (cf. / i according to FIG. 2), so that the T signal (cf. illustration j according to FIG. 2) is removed from the input to the circuit 90. This allows circuit 90 to generate an output over a period of time proportional to clock flip-flop 56 since the I ¹ signal generated (see illustration k between points q and r of FIG. 2). At the same time that the output signal T from the clock flip-flop 56 is applied to the control circuit 80, te is also given to the reset side of the separator symbol display device flip-flop 58 via the diode 100, the capacitor 102. The T signal is also applied to an input of the input UHD circuit. Due to the presence of the capacitor 102, the leading edge of the signal T causes the separator symbol display device flip-flop 58 to change to the reset state and to generate the signal F (see illustration g according to FIG. 2), which is now sent to the control circuit 80 together with the signal T from the clock flip-flop 56 is applied. Of

009851/1577 ^_{0 O}fU(äNAL009851/1577 ^ _{0 O} fU (äNAL

?Q, 30.1 #67 W/He f^p 4875? Q, 30.1 # 67 W / He f ^ p 4875

Trennsymbol-Anzeigevorrichtungs-Flip-Flop 58 bleibt nun iffl rückgesetzten Zustand und erzeugt das F-Signal für die Bauer einer in geeigneter Weise aufgezeichneten und aufgenommenen Information» die aus dem Aufzeichnungsträger 20 ausgelesen Wird. AB wird nur rückgeeetzt, falls die Vorrichtung angehalten wird oder falls ein zu langes Intervall für den normalerweise annehmbaren Bereich der Vorrichtung vorhanden ist, wobei dann die Abfall-Anzeigevorrichtung 44 da» Signal DATEN über die Leitung .46 gibt und ein Setzen des Trennsymbol-Anzeigevorrichtungs-Flip- Plops 58 bewirkt.Separator symbol display device flip-flop 58 now remains in the reset state and generates the F signal for the builder of information which is recorded and recorded in a suitable manner and which is read from recording medium 20. AB is only reset if the device is stopped or if there is too long an interval for the normally acceptable range of the device, in which case the garbage indicator 44 will give the DATA signal over line .46 and set the separator indicator -Flip- Plops 58 causes.

Vöh diesem Zeitpunkt an ist während des Restes einer gültigen Aufzeichnung die UND-Schaltung 60 für die Erzeugung des Gl-Signiles über die ODER-Schattung 62 verantwortlich. Die Steuerschaltung 80, die nunmehr das T-Auegtngssignal des Taktgeber-Flip«rFlops 56 und das F-Signal aus dem Trenneymbol-Anzeigevorrichtungs-Flip-Flop 58 aufnimmt, beginnt sich aufzuladen (vgl. Darstellung 1 zwischen den Punkten u und ν nach Fig. 2) und erzeugt kein Signal auf der Leitung 68 entweder zur ODER-Schaltung 72 oder zur UND-Schaltung 60. Aus der vorstehenden Beschreibung geht hervor, daß die Steuerschaltung 80 eine Zeitperiode lang mit der Ladung fortfährt, die gleich der Zeitdauer ist, welche das Taktgeber-Flip-Flop 56 im T-Zu«tand verbleibt. Dabei ist zu bemerken, daß die Zeitsteuerung 90 während des Intervenes, in welchem das Taktgeber-Flip-Flop im T-Zustand verblieb, laden konnte und einen Auegang ISA erzeugt (wi# in der Darstellung k nach Fig. 2) gezeigt, wenn das Taktgeber-Flip-Flop 56 von dem T- in den T-Zustand geschaltet wird. Dietes Ausgangeiignal wird jedoch nicht zum Einlesen von Informationen in das Speicherregister 76 verwendet.Before this point in time, the rest of the time is valid Recording the AND circuit 60 responsible for generating the Gl signal via the OR gate 62. The control circuit 80, which now receives the T output signal from the clock generator flip flop 56 and the F signal from the separator symbol display device flip flop 58, begins to charge (See illustration 1 between points u and ν of FIG. 2) and does not generate a signal on line 68 either to OR circuit 72 or to AND circuit 60. From the above It will be understood that the control circuit 80 continues to charge for a period of time equal to that of FIG Is the length of time that the clock flip-flop 56 was in the T-closed state remains. It should be noted that the timing controller 90 during the interval in which the clock flip-flop remained in the T-state, was able to load and generated an output ISA (wi # in the representation k according to FIG. 2) shown when the Clock flip-flop 56 switched from the T to the T state will. However, the output signal is not used to read in Information in the storage register 76 is used.

009851/1577009851/1577

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

Beim Eintreffen des ersten gültigen Signales am Kopf 26 (entweder eine 0 oder eine 1) und unter der Annahme, daß es innerhalb der Zoitgrenzen ankommt, die von der Abfallschaltung 44 gesetzt werden, werden die Signale in der nachstehenden Reihenfolge aufgegeben. Angenommen, das Signal sei eine O, so steht ein Signal auf der O-Leitung 38 zur Verfügung und wird auf die UND-Schaltung 64 gegeben, die zu diesem Zeitpunkt unwirksam ist, weil das Flip-Flop 58 nun im rückgesetzten oder F-Zustand ist und das F-Signal aus dem zweiten Eingang in die UND-Schaltung 64 entfernt. Das O-Signal wird auch dem Speicherregister 76 aufgegeben, wird jedoch zu diesem Zeitpunkt nicht gespeichert, weil ein Verschiebe- oder Taktimpuls I-Takt fehlt. An der ablaufenden Kante des Signales 0 wird ein Signal auf der IP-Leitung 40 (in der Darstellung d nach Fig. 2) erzeugt. Das IP-Signal wird über die leitung 48 der Eingangs-UND-Schaltung 50 und über die Leitung der Eingangs-UND-Schaltung 54 zugeführt. Da das Taktgeber-Flip-Flop 56 den T~Zustand aufgrund des zweiten O-Trennsymbol-Impulses einnimmt, wird ein Signal der T-Klemme der Eingangs-UND-Schaltung 54 aufgegeben. Der F-Ausgang der Trennsymbol-Anzeigevorrichtung 58 wird der UND-Schaltung 60 aufgegeben, die an zwei Sperreingängen die Signale ISB von der Steuerschaltung 80 und ISA von der Steuerschaltung 90 aufnimmt. Wie durch die Darstellung k in Fig. 2 gezeigt, befindet sich die Steuerschaltung 90 nunmehr in ihrem/zustand. Die Ruheperiode ist die Periode für die Steuerschaltungen nach der Beendigung der Entladung des Stromkreises (wie in der Darstellung k in Fig. 2 zwischen den Punkten r und s gezeigt)und vor dernäohsten ladeperiode (wie in der Darstellung k nach Fig. 2 zwischen den Punkten s und w gezeigt). Anders ausgedrückt ist die Ruheperiode die Periode, bei der die Schaltung nicht aufgeladen und nicht entladen wird. Die Steuerschaltung. 80 lädt noch auf (vgl. Darstellung 1 in Fig. 2 zwischen den Punkten u und v) und es ergibt sich somitWhen the first valid signal arrives at the head 26 (either a 0 or a 1) and assuming that it is within the Zoit limits arrives, which are set by the waste circuit 44, signals are given in the following order. Assuming the signal is an O, there is a signal on the O line 38 and is applied to the AND circuit 64, which is ineffective at this point in time because the Flip-flop 58 is now in the reset or F state and removes the F signal from the second input in AND circuit 64. The 0 signal is also applied to the storage register 76 but not stored at this time because a shift or clock pulse I-clock is missing. At the trailing edge of the Signal 0 becomes a signal on the IP line 40 (in the illustration d according to FIG. 2). The IP signal is transmitted over line 48 to input AND circuit 50 and over the line the input AND circuit 54 is supplied. Since the clock flip-flop 56 has the T ~ state due to the second O separator pulse assumes a signal of the T terminal of the input AND circuit 54 abandoned. The F output of the separator symbol display device 58 is applied to the AND circuit 60, which is connected to two Blocking inputs the signals ISB from the control circuit 80 and ISA from the control circuit 90 receives. As by the representation 2, the control circuit 90 is now in its / state. The rest period is the period for the control circuits after the end of the discharge of the circuit (as in the representation k in Fig. 2 between the Points r and s shown) and before the nearest charging period (such as shown in the representation k of Fig. 2 between points s and w). In other words, the rest period is the period in which the circuit is neither charged nor discharged. The control circuit. 80 is still charging (see illustration 1 in Fig. 2 between the points u and v) and it thus results

009851/1577009851/1577

BAD ORIGINALBATH ORIGINAL

30.1.1967 W/He Μ/ρ 48751/30/1967 W / He Μ / ρ 4875

kein Ausgangssignal. Deshalb werden weder die Signale ISA noch ISB der UND-Schaltung 60 zugeführt, uas sie zu sperren» Aus diesem Grund® wird das Signal Gl über die ODER-Schaltung 62 erzeugt und der dritten Singangekleisine der Eingänge-UND-Schaltung 54 aufgegeben, wobei dis Singänge vervollständigt werden und erreicht wird, daß ein Signal zum Rücksetzen des Taktgeber-Flip-Flops 56 aufgegeben wird* Das Rücksetzen des Flip-Flops 56 erzeugt das T-Signal und beendet das Anlegen des T-Signales an die Steuerschaltung 80.no output signal. Therefore, neither the signals ISA nor ISB are fed to the AND circuit 60, uas to block them. For this reason, the signal Gl is generated via the OR circuit 62 and applied to the third small singlet of the inputs-AND circuit 54, where dis Singänge are completed and it is achieved that a signal to reset the clock flip-flop 56 is issued. * Resetting the flip-flop 56 generates the T signal and terminates the application of the T signal to the control circuit 80.

Aus der obigen Erläuterung ergibt sich, daß die Steuerschaltung 80 einen Kondensator enthält, der eine Zeitperiode lang aufgeladen wird, die gleich der Zeitdauer ist, die das Taktgeber-Flip-Flop 56 in den T-Suatand verblieben ist und das T-Ausgangssignal erzeugt. Nach Beendigung des T-Signales am Eingang in die Steuerschaltung 80 wird eine Abgabe auf der Leitung 68 aus» Kondensator 70 und zur ODM-Schaltung 72 und auch zuiQ Sperreingang der ÜKD-Si?b.a3..tiMg 60 erzeugt. Die Abgabe ISB aus der Steuerschaltung 80 dauert eine Periode lang an, die proportional der Zeitdauer ist, die der Kondensator aufgrund des Anlegens des T-Signales aus dem Taktgeber-Flip-Flop 56 aufgeladen war. Die Erzeugung von weiteren Gl-Signalen wird solange verhindert» bis die Entladungsperiode verstrichenAs can be seen from the above discussion, the control circuit 80 includes a capacitor which is charged for a period of time equal to the amount of time that the clock flip-flop 56 has remained in the T-state and produces the T output signal. After termination of the T signal at the input to the control circuit 80, an output is generated on the line 68 from the capacitor 70 and to the ODM circuit 72 and also to the blocking input of the ÜKD-Si? B.a3..tiMg 60. The output ISB from the control circuit 80 continues for a period which is proportional to the length of time that the capacitor was charged due to the application of the T signal from the clock flip-flop 56. The generation of further Gl signals is prevented until the discharge period has elapsed

60 ist und das Sperrsignal von der UND-Schaltung/entfernt worden ist. Aufgrund des Vorhandenseins dieses Sperrsignales und der sich daraus ergebenden Unmöglichkeit, das Signal Gl zu erzeugen, kann kein weiteres Eingangssignal IP durch die Eingangs-UND-Schaltungen 50 und 54 aufgenommen werden und das Taktgeber-Flip- Flop 56 muß in seinem vorhandenen Zustand verbleiben. Damit dient die Ladung am Kondensator der Steuerschaltung 80 dem Zweck,60 and the lock signal has been removed from the AND circuit / is. Due to the presence of this blocking signal and the resulting impossibility of generating the signal Gl, no further input signal IP can be received by the input AND circuits 50 and 54 and the clock generator flip Flop 56 must remain in its current state. The charge on the capacitor of the control circuit 80 thus serves the purpose of

der eine Zeitperiode zu setzen, während/eine neue Information nicht aufgenommen werden kann* und diese Periode wird nach demto set a period of time while / a new information is not can be included * and this period will be after

009851/1577009851/1577

BAD ORICHNALBAD ORICHNAL

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

Zeitintervall bestimmt, das zwischen den einleitenden beiden Üignplen des Trennsymbol-Schemas vorhanden war. Die Taktsteuerune zwischen diesen Signalen dient somit als Voraussage für die zu erwartende Ankunftszeit des nächsten Signales, das das Inforroationorifnal ist. In ähnlicher Weise betätigt dann das zweite der Taktpeber-Trennsymbol-Signale und das erste tatsächliche Informationssignal (¹Ie Steuerschaltung 90 in der Weise, daß sie dann die Zeitdauer bestimmt, die das Taktgeber-Flip-Flop in einem Zustand zwischen diesen Signalen verbleibt und blockiert dann die Aufnahme weiterer Information, bis eine ähnliche Zeitdauer verstrichen ist. Nach Beendigung der Entladung des Kondensators in der Steuerschaltung 80 wird das Sperrsignal ISB von der UND-Schaltung 60 abgenommen. Während dieser Entladungsperiode und der Restperiode bleibt die Steuerschaltung 90 im Ladebetrieb und erzeugt kein ISA-Signal auf der Leitung ISA zura Sperren 3<>rUND-Schaltung 60. Damit kann ein Signal durch die UND-Schaltung 60 über die ODER-Schaltung 62 geführt werden, indem das Gl-Signal gebildet und die Möglichkeit geschaffen wird, die UND-Schaltung 54 su betätigen und das Taktgeber-Flip-Flop 56 in den Rückeet«zustand zu bringen, wobei das Taktgebersignal T erzeugt und die Steuerschaltung 90 veranlaßt wird, eine Abgabe zu erzeugen. Ferner wird die Abgabe ISB der Steuerschaltung 80 Über den Kondensator 70 aufgegeben, der über die ablaufende'Kante die Betätigung der ODER-Schaltung 72 bewirkt, damit das I-Taktsignal erzeugt wird. Das-I-Taktsignal wird über die Leitung 74 in das Speicherregister/als Schiebeimpuls eingeführt, damit die Speicherung einer Null im Speicherregister 76 ermöglicht wird. Das I-Taktsignal wird auch der UND-Schaltung 78 aufgegeben, um das IP-Signal auf den Sperreingans der UND-Schaltung 86 zu gattern, und damit zu verhindern, daß das Testsignal hindurchläuft, um das Fehler-rFlip-Flop über dieDetermines the time interval that existed between the two introductory Üignplen of the separator symbol scheme. The timing between these signals thus serves as a prediction for the expected arrival time of the next signal, which is the information orifnal. Similarly, then actuates the second of the Taktpeber-delimiter signals and the first actual information signal ⁽¹ Ie control circuit 90 in such a way that they then determines the amount of time that remains the clock flip-flop in a state between these signals and blocks then the recording of further information until a similar period of time has elapsed After the discharge of the capacitor in the control circuit 80, the blocking signal ISB is removed from the AND circuit 60. During this discharge period and the remaining period, the control circuit 90 remains in the charging mode and does not generate any ISA signal on line ISA to lock 3 <> round circuit 60. This allows a signal to be passed through AND circuit 60 via OR circuit 62 by forming the GI signal and creating the possibility of AND Actuate circuit 54 see below and bring the clock flip-flop 56 into the Rückeet state, with the clock signal T being generated and the St Control circuit 90 is caused to generate an output. Furthermore, the output ISB of the control circuit 80 is applied via the capacitor 70 which, via the running edge, causes the OR circuit 72 to be actuated so that the I clock signal is generated. The I clock signal is introduced into the storage register / as a shift pulse via the line 74, so that the storage of a zero in the storage register 76 is made possible. The I clock signal is also applied to AND circuit 78 to gate the IP signal to the inhibit inputs of AND circuit 86 to prevent the test signal from passing through to trigger the error flip-flop

0098S1/15770098S1 / 1577

2/ 30.1.1967 W/He M/p 48752 / 1/30/1967 W / He M / p 4875

ODER-Schaltung 88 zu setzen. Damit wird aufgrund der Aufnahme eines Signales durch die Spitzenanzeigevorrichtung 34, das innerhalb der vorgeschriebenen maximalen Zeitperiode ankommt, dieses Signal aufgenommen und gespeichert und es wird die Einstellung des Fehler-Flip-Flops zur Anzeige eines fehlerhaften Zustandes verhindert.OR circuit 88 to be set. This is due to the inclusion of a signal by the peak indicator 34 arriving within the prescribed maximum time period is this The signal is recorded and stored, and the setting of the error flip-flop to display an incorrect state is made prevented.

Das Abtastsystem fährt in dem vorbeschriebenen Betrieb für jedes nachfolgende Signal, das vom Kopf 26 ausgelesen worden ist, fort. Es wird ein Hin- und Herkippen zwischen der Verwendung der Steuerschaltungen 80 und 90 für abwechselnde Signale der Signalfolge auftreten. In jedem Falle beschreibt die Entladungsperiode des Kondensators der Steuerschaltungen mit veränderlicher Taktsteuerung die Periode, während welcher keine Eingangsinformation aufgenommen werden kann und stellt die Zeit ein, zu The scanning system runs in the above-described operation for any subsequent signal read out by head 26 continues. There will be a back and forth between uses the control circuits 80 and 90 for alternate signals of the Signal sequence occur. In each case describes the discharge period of the capacitor of the control circuits with variable Clock control the period during which no input information can be received and sets the time

kanncan

der eine solche Information aufgenommen werdend Signale, die innerhalb dieser Periode eintreffen, d.h. bevor sie von der Schaltung 60 zugelassen werden, können als Fehlersignale betrachtet werden und werden somit nicht anerkannt. Weitere Signale werden durch die Spitzenanzeigevorrichtung 34 zurückgewiesen, obgleich sie in den richtigen Zeitintervall auftreten können, weil sie eine nicht ausreichende Amplitude besitzen und sie werden als Geräuscheignale betrachtet. Falls ein Impuls nicht innerhalb der vorgeschriebenen Periode ankommt, ergibt die Abfall-Anzeigevorrichtung 44 das Signal DATEN über die Leitung 46, wobei die Trenneymbol-Anzeigevorrichtung 58 in den geseteten Zustand zurückgebracht wird, wo sie nach einem weiteren Trenneymbol-Schema sucht, ergibt gleichzeitig ein Signal über die Leitung 46 in die ODER-Schaltung 82, damit das Taktgeber-Flip-Flop 56 in den ursprünglichen Zustand zurückgebracht wird, ergibt ein Signal in die UTID-Schaltung 96, wodurch der Durchlaß des nächsten Testsignales über die Leitungof such information being recorded signals that arrive within this period, i.e. before they are allowed by circuit 60, can be regarded as error signals are and are therefore not recognized. Further signals are rejected by the tip indicator 34, although they may occur in the correct time interval because they have insufficient amplitude and they are considered to be sound signals. If a pulse does not arrive within the prescribed period, results the garbage indicator 44 receives the signal DATA via the line 46, whereby the separator symbol indicator 58 in the is returned to the set state, where it looks for a further separating symbol scheme, results in a at the same time Signal on line 46 into OR circuit 82 to return clock flip-flop 56 to its original state is, results in a signal in the UTID circuit 96, whereby the passage of the next test signal over the line

009851/1577009851/1577

25 30.1.1967 W/He M/p 4875 25 January 30, 1967 W / He M / p 4875

durch ODER-Schaltung 88 ermöglicht wird, und bewirkt die Einstellung des Fehler-Flip-Flops 82, damit ein Fehlersignal über die Leitung 94 erzeugt wird. Ein Fehlersignal wird am Ende eines jeden Anhängers angezeigt, das ein Rücksetzen der verschiedenen Elemente, d.h. der Trennsymbol-Anzeigevorrichtung 58 und des Taktgeber-Flip-Flops 56 zur Aufnahme der nächsten Anhängerinformation ergibt. Damit werden Fehlersignale, die am Ende eines Anhängers aufgenommen werden, vernachlässigt, während Fehlersignale, die aufgenommen werden, während der Kopf 26 einenis enabled by OR circuit 88, and effects the setting of the error flip-flop 82 so that an error signal is generated via the line 94. An error signal will appear at the end of a of each tag indicating a resetting of the various elements, i.e., the separator indicator 58 and the Clock flip-flops 56 for receiving the next trailer information results. This means that error signals that appear at the end of a Trailer are recorded, while error signals that are recorded while the head 26 is neglected

werdenwill

Anhänger überquert, als Fehlersignale behandelt/ die das Vorhandensein eines fehlerhaften Zustandes anzeigen.Trailer crossed, treated as error signals / indicating the presence indicate a faulty state.

In den Figuren 3 und 4 ist die Schaltanordnung für die Steuerschaltungen 80 und 90 mit veränderlicher Taktsteuerung gezeigt. Aus Gründen der Einfachheit , und um die Abänderung der Steuerschaltung 80 in bezug auf die Steuerschaltung 90 zu zeigen, ist das zusätzliche Element, das in der Steuerschaltung 80 vorhanden ist, gestrichelt gezeigt. Die Eingänge und Ausgänge der Schaltung 80 sind ohne Klammern angegeben, während die Eingänge und Ausgänge der Schaltung 90 in Klammern angegeben sind. Die Schaltungen 80 und 90 sind aus einem Paar PNP-Transistoren 200 und 202 aufgebaut, die in geerdeter Emitterschaltung vorgesehen sind. Der Kollektor des Transistors 200 ist über einen Kondensator 204 mit der Basis des Transistors 202 gekoppelt. Zusätzlich ist der Kollektor des Tranistors 200 mit einer Klemme 206 gekoppelt, mit der eine Konstantstromquelle I₁ (nicht gezeigt) verbunden ist. Die Basis des TransistorsIn Figures 3 and 4, the switching arrangement for the control circuits 80 and 90 with variable timing control is shown. For the sake of simplicity and to show the modification of the control circuit 80 with respect to the control circuit 90, the additional element included in the control circuit 80 is shown in phantom. The inputs and outputs of circuit 80 are shown without parentheses, while the inputs and outputs of circuit 90 are shown in parentheses. The circuits 80 and 90 are made up of a pair of PNP transistors 200 and 202 which are provided in a common-emitter connection. The collector of transistor 200 is coupled to the base of transistor 202 via a capacitor 204. In addition, the collector of transistor 200 is coupled to a terminal 206 to which a constant current source I ₁ (not shown) is connected. The base of the transistor

¹ an
ist/eine Klemme 208 gelegt, mit der eine zweite Konstantstrom- ¹ at
is / a terminal 208 is placed, with which a second constant current

12,
quelle (nicht gezeigt) verbunden ist. Der Kollektor des Tranaistors 202 ist über einen Widerstand 210 an eine Quelle negativer Spannung -V gelegt. Zusätzlich ist der Kollektor des Transistors 202 mit der Auegangsleitung verbunden, damit das12
source (not shown) is connected. The collector of transistor 202 is connected through a resistor 210 to a source of negative voltage -V. In addition, the collector of transistor 202 is connected to the output line so that the

009851/1577009851/1577

.■_■·. 20.1,1967 W/He M/p 4875. ■ _ ■ ·. 1/20/1967 W / He M / p 4875

Signal ISA oder ISB erzielt wird. Ferner ist der Kollektor des Transistors 202 über eine Diode an den gemeinsamen Punkt der Eingangsdioden-ODER-Schaltung gelegt, die aus den Dioden 220 und 224 besteht. In dem Fall, in. dem die Vorrichtung die Steuerschaltung 90 nach Pig. 1 darstellt, ist nur die Diode 220 vorhanden, während dann, wenn sie die Steuerschaltung 80 nach Pig. I darstellt, beide Dioden 220 und 224 vorhanden sind. Die Kathoden der Dioden 220 und 224 sind an Eingangsklemraen 222 und 226 angeschlossen, damit sie die Signale T oder T und F aufnehmen. Der gemeinsame Punkt, an den die Anoden der Dioden 220, 224 und 218 gelegt sind, ist über Widerstände 216 und 214 an eine Quelle positiver Spannung +V gelegt. Der Verbindungspunkt 212 des Spannungsteilers, der aus den Widerständen 214 und 216 besteht, ist mit der Basis des Transistors 200 gekoppelt.Signal ISA or ISB is achieved. Furthermore, the collector of the Transistor 202 through a diode to the common point of the Input diode OR circuit made up of diodes 220 and 224 consists. In the case where the device is the control circuit 90 after Pig. 1, there is only diode 220, while when they control circuit 80 according to Pig. I. represents that both diodes 220 and 224 are present. The cathodes of diodes 220 and 224 are connected to input terminals 222 and 226, so that they pick up the signals T or T and F. Of the common point to which the anodes of diodes 220, 224 and 218 are connected is through resistors 216 and 214 to a source positive voltage + V applied. The connection point 212 of the Voltage divider, which consists of resistors 214 and 216, is coupled to the base of transistor 200.

Nachstellen«! w@räta die St euer schal tungea -stach fig. 3 in Verbindung mit den Kurvenforsien- digssr litariehtmigen nach Fig. 4 beschrieben. In Fig_e 4 zeigt der Kurvenverlauf a die Eingangssignale T oder T in Abhängigkeit Von den Schaltungen 80 und 90. Diese Signale können eine sich, ändernde Länge aufweisen, ihre Amplitude muß jedoch-einen*vorbestimmten Schwellwert übersteigen. Aus der Beschreibung in Verbindung mit Fig. 1 ergibt sich, daß die länge des Eingangssignales T oder ¥ in die Steuereehaltungen 80 oder 90 von der Zeitdauer abhängig ist,, während der das Taktgeber-Flip-Flop 56 einen bestimmten Zustand einnimmt. Auf diese Weise ist es nicht möglich, eine beliebige fest vorgegebene Dauer für die Eingangssignale vorzusehen, wie durch den Kurvenzug a dargestellt. Der Transistor 200 ergibt am Kollektor ein negatives, sägezahnförmiges Signal, dessen Basisperiode sich soweit erstreckt wie die Dauer des Eingangssignales und dessen Amplitude proportional der Dauer des Eingangssignales ist. Dieses Signa}, wird der Basis d©s fransistors 202 aufgegeben, vomReadjust «! w @ räta the control switch tungea -stach fig. 3 described in connection with the curve forsien- digssr litarrechtmigen according to FIG. In Figure 4, the curve _e shows a the input signals T, or T as a function of the circuits 80 and 90. These signals may have itself, changing length, but its amplitude must exceed a-* predetermined threshold. From the description in connection with FIG. 1 it follows that the length of the input signal T or ¥ in the control circuits 80 or 90 is dependent on the period of time during which the clock flip-flop 56 assumes a certain state. In this way it is not possible to provide any fixed predetermined duration for the input signals, as shown by curve a. The transistor 200 produces a negative, sawtooth-shaped signal at the collector, the base period of which extends as far as the duration of the input signal and the amplitude of which is proportional to the duration of the input signal. This Signa} is given to the base of the transistor 202 from

9851/157 79851/157 7

\ 30.-1. 967 W/He \* ' ^ Μ/ρ 4β75\ 30.-1. 967 W / He \ * '^ Μ / ρ 4β75

"^υ]γ" nsator 204 verzögert und umgekehrt. Das Signal weist eine .'-,:. ■y.-c'j flcich c^r Amplitude des Kollektorausgnnres des Transd-•Λο: s iCO so'.·,':- γ~:τι Det"*r .proportional der Dauer c^T3S Eingangs-"Fignales auf. Die Abgabe des Transistors 202 ist ein negativer !...puls, dessen Amplitude einen vorgegebenen SchwelIvor·¹; übersteigt und dessen Dauer proportional der Dauer des Eingangs- «signal-es. ist. Der Beginn der Abgabe am Kollektor des Transistors 202 erstreckt sich soweit wie das Ende des Eingangsimpulses. Der Kürvenzug b nach Fig. 4 zeigt die Kollektorabgabe für den Transistor 200, "während der Kurvenzug c den Bas is eingang in den Transistor 202 und der Kurvenzug d die Kollektorabgabe für den Transistor 202 wiedergibt. "^ υ] γ" nsator 204 delayed and vice versa. The signal has a .'-,:. ■ y.-c'j flat c ^ r amplitude of the collector output of the transducer • Λο: s iCO so '. ·,': - γ ~: τι Det "* r .proportional to the duration c ^T 3S input" signal . The output of the transistor 202 is a negative! ... pulse, the amplitude of which has a predetermined threshold · ¹ ; exceeds and its duration is proportional to the duration of the input «signal it. is. The start of delivery at the collector of transistor 202 extends as far as the end of the input pulse. Curve b according to FIG. 4 shows the collector output for transistor 200, while curve c represents the input to transistor 202 and curve d shows the collector output for transistor 202.

Wenn das Eingangssignal, wie in Fig. 4 dtr Kurvenzug a zeigt, hoch ist, wobei angezeigt wird, daß ein Signal durch die entsprechende Abgabe des Taktgeber-Flip-Flöps 56 erzeugt wird, wird der Transistor 200>abgeschaltet und der Kondensator aufgrund der Stromquelle I. über die-BeB-Ie" des Transistors 202, der nunmehr denilN-Zustand einnimmt, geladen. Die Ladung am Kondensator 204 steht in direktem Verhältnis zur Dauer der Eingangssignalperiode des Kurvenzuges a nach Fig. 4. Wenn das Eingangssignal ins Negative geht, geht der Kollektor des Transietors 202 nach Erde und-ein''positives .Signal* tritt an der Basis des Transistors 202.auf, welches gleich der Ladung des Kondensators 204 ist, der Transistor 2)2 wird im AUS-Zustand gehalten, die Konstantstromeinspeisung I₂» die der Klemme 204 aufgegeben wird, beginnt aber ;jetzt, den Kondensator 204 zu entladen und hält den Transistor 202 über eine Periode gleich der Entladungsperiode des Kondensators 204 im AUS-Zustand. Aus dem Kurvenzug c nach Fig. läßt sich ersehen, daß die Basis des Transistors 202 für die Entladungsperiode des Kondensators 204 in abnehmender Weise positiv gehalten wird, wobei während dieser Zeit der KollektorWhen the input signal is high, as shown in FIG. 4, curve a, indicating that a signal is being generated by the corresponding output of the clock flip-flop 56, the transistor 200> is switched off and the capacitor is switched off due to the current source I. via the-BeB-Ie "of the transistor 202, which now assumes the ILN state. The charge on the capacitor 204 is in direct proportion to the duration of the input signal period of the curve a according to FIG. 4. If the input signal goes negative, the collector of the transistor 202 goes to ground and a "positive signal * occurs at the base of the transistor 202, which is equal to the charge of the capacitor 204, the transistor 2) 2 is kept in the OFF state, the constant current supply I ₂ »which is applied to the terminal 204, however, now begins to discharge the capacitor 204 and keeps the transistor 202 in the OFF state for a period equal to the discharge period of the capacitor 204. From the curve c na It can be seen in FIG. that the base of transistor 202 is held positive in a decreasingly decreasing manner for the discharge period of capacitor 204, during which time the collector

009851/1577 .009851/1577.

BADBATH

50.1.1967 W/Hf. ι-:/c 4375January 50, 1967 W / Hf. ι -: / c 4375

des Traneietors 202 auf e-i.ne^ nesa iiiven Pegel gehalten wird. Die Zeitdauer, während weiche?» der Kollektor des Transistors 202 auf einem niecirißsn Pegsl iie<;t, ist von der Ladung am Kondensator 204 und in£olgeäeeB"on/vori. der Entladungsdauer abhängig, die der Kondensator 204 zur Rückkehr in den ungeladenen Zustand benötigt. Damit kann die Abgabe des Kollektors 202 solange, bis der Kondensator 204vollständig entladen ist, nicht auf einen positiven Wert zurückkehrenunddamit die Arbeitsweise der UND-Schaltung 60 nach Pig. 1 ermöglichen.of Traneietors 202 is kept at e-i.ne ^ nesa iiiven level. The length of time while soft? " the collector of the transistor 202 on a niecirißsn pegsl iie <; t, is from the cargo on Capacitor 204 and in £ olgeäeeB "on / vori. The discharge duration dependent, that of the capacitor 204 to return to the uncharged Condition needed. Thus, the discharge of the collector 202 can as long as until capacitor 204 is fully discharged return a positive value and thus the functioning of the AND circuit 60 according to Pig. 1 enable.

Die Kurvenformen nach Fig. 4 können in folgender Weise summiert werden. Das Eingangssignal nach dem Kurvenzug a gibt die Eingänge an, die eine vorbestimmte Sehwellwertamplitude überschreiten und eine Zeit dauern, die gleich der Zeitdauer ist, die dem Eingangssignal aufgegeben wird. Der Kurvenzug b gibt die Ladeperiode für den Kondensator 204 an, wie von der Kollektorabgabe des Transistors 200 angezeigt, und läßt erkennen, daß der Kondensator in Abhängigkeit von der Länge der Eingabedauer oder der Dauer desThe waveforms of Fig. 4 can be summed in the following manner will. The input signal after curve a is the inputs that exceed a predetermined visual threshold amplitude and take a time equal to the time duration of the input signal is abandoned. The curve b indicates the charging period for the capacitor 204, as from the collector output of the transistor 200 is displayed, and it can be seen that the capacitor depends on the length of the input duration or the duration of the

negatiy
Eingangseignales zunehmena/geladen wird. Die Größe der während der Ladeperiode aufgenommenen Ladung wirkt auf die *. /negatiy
Input signal increase a / is loaded. The size of the charge absorbed during the charging period affects the *. /

die Dauer des Eingangssignales zum Transistor 200 zurück. Bei einer Entladung des Kondensators hängt die Amplitude dee positiven Signales ah der Basis von der Ladung ab, die von dem Kondensator 204 während des Ladeteiles der Periode und währendthe duration of the input signal to transistor 200 back. When the capacitor is discharged, the amplitude depends on dee positive signal ah the base of the charge, that of the Capacitor 204 during the charging portion of the period and during

aufgenommen wurde.has been recorded.

der Zeitdauer, die das Eingangssignal aufgegeben war, / In ähnlicher Weise ist die Zeitdauer, die die Abgabe des Trane labors 202 im AUS-Zustand ist und eine negative Abgabe erzeugt, pro·· portional der Dauer des dem Transistor 200 zugefUhrten Eingangs· signales. Um die Abgabebedingungen dieser Transistoren in bezug auf die UHD-Scbaltung 60 nach Pig. I nochmals zu betrachten, sei daran erinnert, daß die UITD-Suhaltung 60 durch das Ausgangssignal der Steuerscheltungen 80 und 90 während der Zeitdauer,the length of time the input signal was given / In Similarly, the time it takes for the Trane Laboratory to deliver 202 is in the OFF state and produces a negative output, per proportional to the duration of the input fed to transistor 200 signals. To the delivery conditions of these transistors in relation to the UHD circuit 60 according to Pig. I look again it is recalled that the UITD maintenance 60 by the output signal the control circuits 80 and 90 during the period

009851/1577009851/1577

..-.." -:■"■■ ■ ■ ' ■ ■ BAD..- .. "-: ■" ■■ ■ ■ '■ ■ BAD

30.1.1967 W/He Μ/ρ 4Θ751/30/1967 W / He Μ / ρ 4Θ75

während der e.x'e diese negativen Signale erzeugen, gesperrt gehalten wird, so daß die Schaltung nur betrieben werden kann, wenn die Steuers.chaltungen 80 und 90 ihre Kondensatoren vollständig entladen haben, oder während der Zeit, während der ihre Kondensatoren geladen werden, jedoch nie während der Entladungsperiode. while e.x'e are generating these negative signals, is held disabled so that the circuit can only be operated when the control circuits 80 and 90 have completely discharged their capacitors, or during the time their capacitors are being charged but never during the discharge period.

Die Konstantstromquelle 12 ist stets größer als die Konstantstromquelle Il; so daß der Kondensator vor Aufnahme eines nächsten Eingangsaignales durch den Transistor 200 vollständig entladen werden kann» Otogleioh es nicht von entscheidender Bedeutung ist, daß die Quellen Il und 12 Konstantstiomquellen sind, wird bevorzugt, sie so auszulegen, daß sie vorhersagbare Sjhaltbetriebsbedingungen ergeben, und daß Schwierigkeiten in bezug auf die Transistorparameter, die den Strompegel beeinflussen können, vermieden werden. Es ist auch darauf hinzuweisen, daß die Rückkopplungsschleife, die aus der Verbindung.zwischen dem Kollektor des Transistors 202 und der gemeinsamen Stelle zwischen dem Widerstand 216 und der Diode220 besteht, vollständig entfallen kann, da der Stromkreis selten mit Rückkopplung arbeitet, so daß diese Verbindung nicht entscheidend ist.The constant current source 12 is always larger than the constant current source II; so that the capacitor before taking a next input signal can be completely discharged through transistor 200 »otogleioh it is not critical The meaning is that the sources II and 12 sources of constant stiom it is preferred to design them to give predictable sustained operating conditions, and that Difficulties related to the transistor parameters that the Current levels can be avoided. It should also be noted that the feedback loop that results from of the connection between the collector of transistor 202 and the common point between the resistor 216 and the diode 220 can be omitted completely, since the circuit rarely works with feedback, so this connection does not is crucial.

In den Figuren 5 und 6 ist der Aufbau und die Arbeitsweise der Spitzenanzeigevorrichtung 34 aus Fig. 1 im Stromkreisdiagramm und in Verbindung mit den zugeordneten Kurvenformen nach Fig. 6 dargestellt. Die Spitzenanzeigevorrichtung 34 besteht aus einem Kondensator, der in einer ersten Richtung bei Vorhandensein einer "1" geladen werden kann, wobei diese Ladungsrichtiing als "!"-Signal auf der Leitung 36 dargestellt ist, oder der in einer zweiten Richtung durch Anlegen eines "O"-Signales geladen werden kann, das durch eine Abgabe aufIn Figures 5 and 6 is the structure and the mode of operation of the tip display device 34 of FIG. 1 in the circuit diagram and shown in connection with the associated curve shapes according to FIG. 6. The tip display device 34 consists of a capacitor that can be charged in a first direction in the presence of a "1", which is Charge direction is shown as a "!" Signal on line 36 is, or in a second direction by applying a "O" signal can be loaded by a discharge on

009851/1577009851/1577

30.1.1967 W/Äe H/3 487"1/30/1967 W / Äe H / 3 487 "

der Leitung 30 i?rge«ttllt ltt. Die Zeitdauer, ν,·.Ρ.>. :v.l kei» Ladeitro ) ir.) stro»kreii vorbanden let» seiiit die Gplbnen- Itdftging an und ermöglicht dia Irieugung «Ines rJlgr.3l-:e sun Auagattern von Signalen auf Jeder der Leitungen 36 o;i?r ^?. Eine ODER-S^haltung 1st swieohtn den Leitungen 3fr und 3? eingekoppelt, die an der ablaufenden Kante der "1"- oder "V¹-Ausgange signal β v.'irkeatD wird, davit ein negativer Inipiils erzeugt wird, der anseigt, daß entweder tine "1" oder "0" aufgenomnen worden ist, und der daa IP-Signal 'auf der Leitung 40 ist. the line 30 i? rge «ttllt ltt. The duration, ν, · .Ρ.>. : vl kei »Ladeitro) ir.) stro» kreii vorbanden let » be the gplbnen- Itdftging on and enables the lrieugung « Ines rJlgr.3l-: e sun Auagattern of signals on each of the lines 36 o; i? r ^ ?. An OR position is also the lines 3fr and 3? coupled, which at the trailing edge of the "1" - or "V ¹ is β v.'irkeatD -Ausgange signal, a negative davit Inipiils is generated, the anseigt that either tine" 1 "or" has been aufgenomnen 0 ", and the daa IP signal is on line 40 .

Ia einseinen ist die Eingangeleitung 32 mit den Bagen eweier Transistoren 300 und 302 in Emitter-Folgeaohaltung bsw. in Emitter-Verstärkerschaltung gekoppelt. Der Transistor 300 ist einÄPN-Transistor, bei dem der Emitter über eine Diode 301 mit einer ersten Klemme eines Kondensators 304 verbunden ist. Der Trane ie tor 302 ist ein PHP-Tranelstor, der über eine entgegen«» gesetst gepolte Diode 303 mit der gleichen Klemme des Kondensators 304 verbunden ist. Zwei Vorspannwiderstände 3C6 und sind ebenfalls zwischen die Eingangaleitung 32 und die gleich« Klemme dea Kondensators 304 geschaltet. Zusätzlich ist die Verbindungsstelle zwischen den Widerständen 306 un4 den Emittern der Transistoren 300 und 302 vor den Dioden 301 und 303 verbunden. Her Kollektor dee Tranaietör«- ist über einen Strombegrenaungswiderstand 305 an eine Speise« quelle gelegt, die aus einem Widerstand 320 parallel zur .i».. Baaia-Eraitterdiode des PNP-Tranaiators 310, einer Diode 322 Und, einerSpeisespannung voir+BV besteht. In ähnlicher Weiöq is,%-³^t'Ϊ·» Kollektor des Transistors 302 über einen Strorobegrenisungs1^äeJ^!_fc stand. 307 an eine Speisequelle gelegt, die aus einem parallel,-:_K^f_; Ia one is the input line 32 with the Bagen eweier transistors 300 and 302 in emitter follower holding bsw. coupled in emitter-amplifier circuit. The transistor 300 is an APN transistor in which the emitter is connected to a first terminal of a capacitor 304 via a diode 301. The Trane gate 302 is a PHP Tranelstor, which is connected to the same terminal of the capacitor 304 via a diode 303 with opposite polarity. Two bias resistors 3C6 and 3C6 are also connected between the input line 32 and the equal «terminal of the capacitor 304. In addition, the connection point between the resistors 306 and 4 is connected to the emitters of the transistors 300 and 302 before the diodes 301 and 303. Her collector dee Tranaietör "- is connected via a current limiting resistor 305 to a supply" source, which consists of a resistor 320 parallel to the. Is similarly Weiöq,% - ³ ^ t'Ϊ · "collector of the transistor 302 via a Strorobegrenisungs1 ^ ^ äeJ! _fc stood. 307 placed on a supply source, which consists of a parallel, -: _K ^ f _;

' t'i'fc¹''-'' ■* sur.Basis-Emitterdiode eines NPN-^Transistors 314 ge 8 ρ haltern/_; .' Widtrstand 324, einer Diode 326 und einer Speieequflle von. - H *24V gelegt ist. Der Kollektor des Transistors 310 ist Ubor *'t'i'fc ¹ ''-''■ * sur.Base emitter diode of an NPN- ^ transistor 314 ge 8 ρ hold / _; . ' Resistance 324, a diode 326 and a power source of. - H * 24V is applied. The collector of transistor 310 is Ubor *

009851/1577 _BAD ORIGINAL009851/1577 _B AD ORIGINAL

30.1.1967 W/He ' Μ/ρ 48751/30/1967 W / He 'Μ / ρ 4875

eine Pegelverstellvorrichtung angeschlossen, die aus einem Widerstand 328 besteht, welcher am einen Ende mit dem Kollektor des Transintors 310 und am anderen Ende über einen Widerstand 330 und die Kathode einer Diode einer an ihrer Anode angeschlossenen Diode 332 an eine Seeisespannung von -6V gelegt ist. Das andere Enie des Widerstandes 330 ist an eine Speisespannung von -24V angeschlossen. Die gemeinsame Stelle zwischen der Kathode der Diode 332 und dem Widerstand 330 1st an die Basis eines weiteren PNP-Transietors 312 gelegt. Der Emitter des Transistors 312 ist über einen Widerstand 334 an die Speisespannung von -24V angeschlossen. Ferner wird der Emitter des Transistors 312 an die Ausgangsleitung 36 gelegt und iet zusätzlich mit der Anode einer Diode 336 der ODER-Schaltung in Verbindung gebracht, welche aus der Diode 336 und einer weiteren Diode 338 besteht. Die beiden Kathodenschaltungen der Dioden 336 und 338 werden gemeinsam an die Ausgangsleitung 40 angeschlossen. Zusätzlich ist die Abgabestelle über einen Widerstand 340 an die Speisespannung von -24V zurückgeführt. Der Kollektor des Transistors 314 ist über einen Widerstand 342 und über einen weiteren Widerstand 344 ⁰^* der Basis eines PNP-Transistars 316 gekoppelt. Der Emitter des Transistors 316 ist an den Kollektor des Transistors 312 und ferner mit der zweiten Klemme des Kondensators 304 und mit Erde verbunden. Der Kollektor des Transistors 316 ist an die Abgabeleitung 38 gelegt und auch mit der Anode der Diode 338 der ODER-Schaltung verbunden. Zusätzlich wird die Verbindungsetelle an die Kathode einer weiteren Diode 346 gelegt, die an ihrer Anode mit einer Speisespannung von -6V gekoppelt ist. Die Widerstände 328 und 330 und die Diode 352 bilden die Pegelverstellvorrichtung aus dem Traneistor 310. Der Transietor wird in Eroitter-Pclgesehaltung betrieben. Der Transistora level adjustment device is connected, which consists of a resistor 328, which is connected at one end to the collector of the transintor 310 and at the other end via a resistor 330 and the cathode of a diode of a diode 332 connected to its anode to a sea voltage of -6V. The other Enie of the resistor 330 is connected to a supply voltage of -24V. The common point between the cathode of the diode 332 and the resistor 330 is connected to the base of a further PNP transistor 312. The emitter of the transistor 312 is connected to the supply voltage of -24V via a resistor 334. Furthermore, the emitter of the transistor 312 is connected to the output line 36 and is also connected to the anode of a diode 336 of the OR circuit, which consists of the diode 336 and a further diode 338. The two cathode circuits of the diodes 336 and 338 are connected together to the output line 40. In addition, the delivery point is fed back to the -24V supply voltage via a resistor 340. The collector of transistor 314 is coupled through a resistor 342 and through a further resistor 344 ⁰ ^ * the base of a PNP Transistars 316th The emitter of transistor 316 is connected to the collector of transistor 312 and also to the second terminal of capacitor 304 and to ground. The collector of the transistor 316 is connected to the output line 38 and also connected to the anode of the diode 338 of the OR circuit. In addition, the connection point is placed on the cathode of a further diode 346, which is coupled to a supply voltage of -6V at its anode. The resistors 328 and 330 and the diode 352 form the level adjustment device from the transistor 310. The transistor is operated in the Eroitter circuit. The transistor

009851/1577 _BAD 009851/1577 _BAD

50.1.1967 W/He M/p 48751/50/1967 W / He M / p 4875

bildet einen Signalumwandler für die Abgabe dee Traneistors 314· Die Abgabe des Transistors 316 ist über den Widerstand 340 mit einer Speisespannung von -24V gekoppelt^jWird kein Signal zugeführt, d.h., daß die Vorrichtung in ihrem Ruhezustand ist, halten die Widerstände 306 und 308 das nicht geerdete Ende dee Kondensators 304 auf dem gleichen Gleichstrompegel wie das ,Eingangssignal, das aus dem Verstärker 30 über die Leitung zugeführt wird, wie die Pig. 1 zeigt. Wenn ein Eingangssignal auf die Leitung 32 gegeben wird, arbeiten die Transistoren und 302 in der Weise, daß sie den Pegel des Kondensators 304 annähernd auf einem Wert gleich der Eingangsspannung halten. Der eine oder der andere der Transistoren 300 und 302 arbeitet in Abhängigkeit von der Polarität des angelegten Signalee. Falls das Signal ein nach positiv gehendes Signal ist, das eine "1" anzeigt, wird der Transistor 300 in den EIN-Zustand gebracht*, während bei einem nach negativ gehenden Signal, das eine "0^M anzeigt, der Transistor 302 in den EIN-Zustand geführt wird. Die Abgabe des Transistors 300, bei dem der Emitter in Emitter-Folgeschaltung arbeitet, bewirkt eine Aufladung des Kondensators 304 über die Diode/an Eire. Der Strom für diesen Stromkreis und für die Aufladung wird über den Kreis erhalte-n> der den Widerstand 320, die Diode 322, den Transistor 310 und die Speisespannung von +18V enthält. Die Speisequelle von +18V ergibt zusammen mit der Diode 322 und der Emitter-Basisdiode des Transistors 310 einen hohen Strom für hochfrequente Signaler Der Strombegrenzungswiderstand 305 ergibt eine Begrenzung des Stromes, der zur Verfügung steht, um ein Durchbrennen des Transistors 300 zu verhindern. Die Anordnung, die den Kollektor des Transistors 300 und die Basis-Emitterverbindung des Transistors 310 verwendet, arbeitet als gemeinsaaer Emitter-Vers taker, der seinen Strom.aus der Stromquelle abnimmt. In ähnlicher Weise zieht der Transistor 302 Strom aus derforms a signal converter for the output of the transistor 314 · The output of the transistor 316 is coupled to a supply voltage of -24V via the resistor 340 ^ jIf no signal is supplied, that is, the device is in its idle state, the resistors 306 and 308 hold that The ungrounded end of the capacitor 304 is at the same DC level as the input signal fed from the amplifier 30 on the line, as the pig. 1 shows. When an input signal is placed on line 32, transistors 302 and 302 operate to maintain the level of capacitor 304 approximately equal to the input voltage. One or the other of the transistors 300 and 302 operates depending on the polarity of the applied signal. If the signal is a positive going signal indicating a "1", transistor 300 is turned ON *, while if the signal is a negative going signal ^{indicating a "0 M} , transistor 302 is turned ON The output of the transistor 300, in which the emitter works in emitter follower circuit, causes the capacitor 304 to be charged via the diode / to Eire. The current for this circuit and for charging is received via the circuit > which contains the resistor 320, the diode 322, the transistor 310 and the supply voltage of + 18V. The supply source of + 18V, together with the diode 322 and the emitter-base diode of the transistor 310, results in a high current for high-frequency signals limiting the current available to prevent burning out of transistor 300. The arrangement that includes the collector of transistor 300 and the base-emitter junction of transistor 31 0, works as a common emitter-vers taker, which takes its current from the current source. Similarly, transistor 302 draws current from the

009851/1577009851/1577

30.1.1967 ϊ/He tyv 48751/30/1967 ϊ / He tyv 4875

Kombinat ion des W id er ε-tend es 324, der Diode 326 und dee TransMors 314 über den Begrenzungswiderstand 307 und zur Emitterschaltung¹ über die Diode 303 zum Kondensator 304, ihn in entgegengesetzter Richtung aufzuladen. Wie weiter oben ausgeführt, ergeben die Widerstände 320 und 324 zusammen mit den entsprechenden Speisequellen eine Stromeinspeisung hoher Impedanz für niederfrequente Signale und die Stromleitung der Transistoren 310 und 314 ergibt Speisequellen geringer Impedanz und hohen Stromes für Signale hoher Frequenz.Combination of the resistor 324, the diode 326 and the TransMors 314 via the limiting resistor 307 and to the emitter circuit ¹ via the diode 303 to the capacitor 304 to charge it in the opposite direction. As stated above, the resistors 320 and 324 together with the corresponding supply sources provide a high-impedance current feed for low-frequency signals and the current conduction of the transistors 310 and 314 results in low-impedance and high-current supply sources for high-frequency signals.

Die Kollektorspeisequellen, die die durch die Emitter und Basen der Transistoren 310 und 314 gebildeten Dioden verwenden, können als Anzeigevorrichtungen verwendet werden, um den Zustand des jeweiligen Eingangssignales in bezug auf seine Spitze anzugeben. Weil die Transistoren 300 und 302 den EIN-Zustand während des Anstieges oder Abfalles des Eingangssignales und den AUS-Zustand nur zu dem Zeitpunkt, zu dem die Spitze erreicht ist, einnehmen, kann die Spitze durch Peststeilung des EIN- oder AUS-Zustandes der Transistoren 310 und 314 angezeigt werden. Der einzige Zeitpunkt unabhängig von dem NEIN-Signalzustand, zu dem beide Transistoren 310 und 314 den AUS-Zustand einnehmen können, ist der Zeitpunkt, zu dem die Spitze des Eingangssignales auftritt. Es sei in diesem Zusammenhang darauf hingewiesen, daß die Vorrichtung einen Frequenzbereich aufweist, der bei einem niedrigeren Bereich durch die geringstmögliche Frequenz bestimmt ist, bei der bei genügend großem Strom zur Ladung des Kondensators 304 entweder der Transistor 310 oder der Transietor 314 in den EIN-Zustand vorgespannt wird, und der an seinem höchsten Ende durch die Begrenzungseffekte der Strombegrenzungswiderstände 305 und 307 bestimmt ist. Die einzige weitere Begrenzung, der das Eingangssignal unterworfen ist, besteht darin, daß die Amplitude von Spitze zu SpitzeThe collector feed sources that are passed through the emitters and Using diodes formed on bases of transistors 310 and 314 can be used as display devices to the state of the respective input signal in relation to his To indicate tip. Because the transistors 300 and 302 are in the ON state during the rise or fall of the input signal and the OFF state only at the time the peak is reached, the peak can be indicated by dividing the ON or OFF state of transistors 310 and 314. The only point in time regardless of the NO signal state to which both transistors 310 and 314 the OFF state can take is the point in time at which the peak of the input signal occurs. Let it be in this context pointed out that the device has a frequency range which at a lower range by the lowest possible Frequency is determined at which with a sufficiently large current to charge the capacitor 304 either the transistor 310 or the transit gate 314 is biased to the ON state, and which is determined at its highest end by the limiting effects of the current limiting resistors 305 and 307. the only further limitation to which the input signal is subjected is that the amplitude is from peak to peak

009851/1577009851/1577

50.1.1967 W/He M/p 48751/50/1967 W / He M / p 4875

die maxiaale Differenz in den positiven und negativen Spannungequellen nicht übersteigen darf , an die die Kollektoren der Transistors» 3QQ und 302 gelegt werden* Ein Überschreiten dieser Werte würde eine Transistorsättigung ergeben und würde die Verwendbarkeit de*Signale und der Schaltung zerstören» Die Widerstände 328 und 330 ergeben zusammen mit der Diode 332 und der Speiae<iuelle von, -6V eine festgelegte Pegelverstellvorrichtung» damit der Auegang der letzten Eroittfr-Folgestufe 312 in geeigneter Weise betätigt wird. Auf ähnliche Weise wirken die Widerstände 342, 344 Busammen mit der Diode 346 und einer ähnlichen Speiseqüelle von -6V als Pegelverstellvorrichtung und Begrenzer für die Basis des Umkehrtransistors 316, der das Signal ergibt, das die Nullbedingung anzeigt. Die Ausgänge des Kollekto»des Transistors 316 und der Ausgang am Emitter des TranslÄors 312 werden miteinander über die Dioden 336 und 338 verbunden, so daß sie eine ODER-Schaltung bilden, bei der die ablaufende Kante entweder des "1"- oder "O^ir-Signales die Torschaltung betätigt und ein Signal auf der Leitung 40 ergibt, das anzeigt» daß ein Signal, gleichgültig ob eine "1" oder eine "0",aufgenommen worden ist» Pig. 6 zeigt typische Kurvenformen, die in der Spitzenanzeigevorrichtung 34 festgestellt werden. Die Darstellung a gibt positive und negative Signale wieder, wie sie vom Verstärker zur Darstellung von "Ια und "0"-Eingangssignalen eingespeist werden. Die Darstellung b zeigt die Kollektorausgangsagnale des Transistors 300, während die Darstellung c die Kollektorausgangssignale des Transistors 302 angibt. Die Darstellung d zeigt den Auegang des Transistors 312 an seinem Emitter, in dem die "l'V-Zustände angezeigtverden, während die Darstellung e den Ausgang des Kollektors des Transistors 316 zur Anzeige des "©"-Zustandes zeigt. Die Darstellung e gibt den Ausgang auf der Leitung 40 wieder, und zwar die Ιϊ-Signale, die entweder den "1"- odermust not exceed the maximum difference in the positive and negative voltage sources to which the collectors of the transistors »3QQ and 302 are connected * Exceeding these values would result in transistor saturation and would destroy the usability of the * signals and the circuit» The resistors 328 and 330, together with the diode 332 and the source of -6V, result in a fixed level adjustment device so that the output of the last Eroittfr subsequent stage 312 is actuated in a suitable manner. Similarly, resistors 342, 344 B, along with diode 346 and a similar -6V supply source, act as a level adjuster and limiter for the base of inverting transistor 316 which gives the signal indicative of the zero condition. The outputs of the Kollekto "of the transistor 316 and the output at the emitter of TranslÄors 312 are connected to each other via the diodes 336 and 338, so as to form an OR circuit, in which the trailing edge of either the" 1 "- or" O ^ir Signal activates the gate circuit and produces a signal on line 40 which indicates that a signal, regardless of whether a "1" or a "0" has been recorded Representation a shows positive and negative signals as they are fed in by the amplifier to represent "Ια" and "0" input signals. Representation b shows the collector output signals of transistor 300, while representation c shows the collector output signals of transistor 302. Representation d shows the output of transistor 312 at its emitter, in which the "1'V states are displayed, while representation e shows the output of the collector of transistor 316 for displaying the" state. Representation e shows the Output on line 40 again, namely the Ιϊ signals, which are either the "1" or

00^851/157700 ^ 851/1577

30.1.10^7 '"/Ke Il/p 48751/30/10 ^ 7 '"/ Ke Il / p 4875

'"0"-ZuDtsnd rnmifon.-'"0" -ZuDtsnd rnmifon.-

Die Figuren 7 und O seifen die Schaltanordnung für die Abfall-Figures 7 and O soap the switching arrangement for the waste

t.A und die zugehörigen Arbeitskurven. Wie tA and the associated work curves. As

bereits obnn ervrihnt, ■ ist die Abfall-Anzeigevorrichtung 44 inThe garbage indicator 44 is already shown in FIG

■■-...'■ beschrieben,■■ -... '■ described,

der. Anmeldung US-Serial 147,594 voe 25. Oktober 1961/ Fig. 7 entspricht der Fig. 3 dieser Anmeldung, während Fig. 8 der Fig. 4 dieser Anmeldung entspricht. Nachstehend wird der Vollständigkeit halber eine kurze Erläuterung der Schaltanordnung gegeben. Die Abgabe der S,.litzenanze ige vorrichtung 34 wird über die leitung 42 einem Begrenzungswiderstand 400 zugeführt und von da an eine Basis eines NPN-Transistors 402 gelegt. Der Kollektor des Transistors 402 ist mit einer ersten Klemme dee Kondensators 404 verbunden, ferner auch mit der Anode einer Diode 406 und einem Widerstand 408. Der Emitter des Transietors 402 let mit einem Widerstand 410 und von dort reit der zweiten Klemme des Kondensators 404 und über einen weiteren Widerstand 412 mit einer Spannungsquelle von -24V wie auch mit der Basis eines Transistors 414 verbunden. Der Knilektor des Transistor· 414 ist an die Ausgangsleitung 46 und auch an einen Widerstand 416 zur Spannungsquelle von +18V gelegt. Ein weiterer Widerstand 418 ist zwischen die Kathode der Diode 406 und die Speisequelle von +18V gekoppelt. Die Kathode der Diode 406 und der Widerstand 418 sind über einen veränderlichen Widerstand 420 an den Emitter des Transistors 414 und auch an einer Stelle 422 an die Spannung -6V gelegt.the. Application U.S. Serial 147,594 of October 25, 1961 / Fig. 7 corresponds to FIG. 3 of this application, while FIG. 8 corresponds to FIG. 4 of this application. Below is the For the sake of completeness, a brief explanation of the switching arrangement given. The delivery of the S, .litzenanze ige device 34 is over the line 42 is fed to a limiting resistor 400 and thence applied to a base of an NPN transistor 402. Of the The collector of the transistor 402 is connected to a first terminal dee Capacitor 404 connected, further also to the anode of a diode 406 and a resistor 408. The emitter of the transit gate 402 let with a resistance 410 and from there the second rides Terminal of the capacitor 404 and via another resistor 412 with a voltage source of -24V as well as with the base of a transistor 414 connected. The Knilektor of the transistor 414 is connected to output line 46 and also to a resistor 416 connected to the voltage source of + 18V. Another resistance 418 is coupled between the cathode of diode 406 and the supply source of + 18V. The cathode of diode 406 and the resistor 418 are connected via a variable resistor 420 to the emitter of transistor 414 and also to the voltage at a point 422 -6V placed.

Die Schaltung nach Fig. 7 arbeitet grundsätzlich in der Weise, daß sie den Kondensator 404 auflädt, wenn Eingänge zur Leitung vorhanden sind, und ermöglicht die Entladung des Kondensators 404, wenn Eingänge in die Leitung 42 fehlen. Der Ausgang desThe circuit of Fig. 7 basically works in the manner that it charges the capacitor 404 when inputs to the line are present and allows capacitor 404 to discharge when inputs on line 42 are absent. The outcome of the

0 09851/15770 09851/1577

obif

M/pM / p

402 ergibt eitlen Entlad ©strom während rl - · ? Zeitdauer, während der Einganßnirjpi'Xni^ vorhanden Bind, rad der transistor 414 ergibt einnn "nclr.n^pfad für den Koiy'^naator * 404 während dsr Zeitdauer, ir.tl-r die Eingangsiropul3<3 auf der Leitung 42 fehlen. Wenn der Kondensator sich volle^JG'?r.dig entladen kann, bewirkt er» daß der Transistor 414 in don AUS-Zustand gebracht wird und das Signal DATEN* auf der Leitung 46 erzeugt. Fig. 8 zeigt ein typieoh.es Beispiel, in w el oh em in der Darstellung a Eingänge zu unterschiedlichen Ankunftszeiten der Leitung 42 aus der Spitzenanzeigtvorriohtung 34 aufgegeben werden* Die ersten Signale 1, 2 und 3 kommen in einer normalen Folge an, bo daß der Kondencator 404 niemale eine vollständige Ladung erreichen kann und somit keine Ausgangssignale vorhanden sind. Die Darstellung b zeigt, daß die Abgabe auf der Leitung 46 bei geringem Pegel fortgesetzt wird und das Fehlen des Signalee DATEN anzeigt. Es verstreicht dann eine lange Zeit zwischen dem Eingang·signal 3 und dem Eingangssignal 4. Diese lange Zeitdauer ermöglicht es, daß der Kondensator 404 vollständig aufgeladen wird, so daß das Ausgangssignal DATEN' auf die Leitung 46 gegeben wird, wie dies durch den Impuls in der Darstellung d nach Pig. 8 gezeigt ist. Beim Auftreten des nächittn Eingangssignales 4 beginnt der Kondensator erneut seinen Ent ladt Vorgang und das Signal DATEN · wird von der Abgabeleitung 46 entfernt. ·402 results in vain discharge current while rl - ·? Period of time during which the inputs are not present, the transistor 414 results in a path for the Koiy '^ naator * 404 during the period of time, ir.tl-r the input pulses on the line 42 are missing. when the capacitor is fully discharged ^J G can r.dig? ', it causes "that transistor 414 is brought in don OFF state and the signal DATA * generated on the line 46. Fig. 8 shows an example typieoh.es, in which, in the illustration a, inputs are given up at different arrival times of the line 42 from the tip display device 34 * The first signals 1, 2 and 3 arrive in a normal sequence, so that the capacitor 404 can never reach a full charge and The illustration b shows that the output on the line 46 is continued at a low level and indicates the absence of the DATA signal, and a long time then elapses between the input signal 3 and the input signal 4. Die This long period of time allows the capacitor 404 to be fully charged so that the output signal DATEN 'is placed on line 46, as indicated by the pulse in Figure d according to Pig. 8 is shown. When the next input signal 4 occurs, the capacitor begins its discharge process again and the DATA signal is removed from the output line 46. ·

Fig. 9 zeigt eine weitere Auefuhrungsform der Vorrichtung; diese Vorrichtung arbeitet mit einer Reihe von Signalen in der Weise, daß ein Setzimpuls oder ein Informationseingangsimpuls in einem regulären Intervall einem Rucksetzlmpuls vorausgeht. Auf diese Weise wird einfeil der Schaltung nach Fig. 1 ersetzt, , mobei beitimmte Speicherfähigkeiten jpuf,dem Afifzeichnungsträger 20 verlorengehen. Beispielsweise vermindert die Forderung nachFig. 9 shows a further embodiment of the device; these Device works with a series of signals in the manner that a set pulse or an information input pulse in a regular interval precedes a jerk pulse. on in this way, one of the circuitry according to FIG. 1 is replaced, mobei admitted storage capabilities jpuf, the afi-carrier 20 get lost. For example, the demand for

009851/1577009851/1577

30.1.1967 W/He Η/ρ 48751/30/1967 W / He Η / ρ 4875

dem zusätzlichen Bucks et ζ impuls, der zwischen die Informations» impulse eingeführt wird, die Informationsspeicherung auf dem Aufneichnungsträger 20 uü wenigstens den Paktor 2. In bestimmten Fällen, bei denen eine große Informationsdichte nicht erforderlich ist, rechtfertigt eine Verringerung des Schaltaufwandes diesen Verlust an Speicherkapazität in dem Aufzeichnungsträger 20. Wie der Pig, 9 entnommen werden kann, wird das Taktgeber-Plip-rPlop 56 beibehalten und sein T-Ausgang wird wiederum mit einer veränderlichen Taktsteuerquelle 90 verbunden, Die Rucksetzklemme oder die T-Abgabe ist in diesem Ausführungsbeispiel nicht mit einer weiteren Steuerschaltung mit veränderlicher Taktsteuerung verbunden, sondern nur an eine erste Klemme der Eingangs-UND-Schaltung 50 zurückgeführt. Die Schaltung 54 nach Pig. 1 wurde weggelassen und an ihre Stelle eine UND-Schaltung 900 gesetzt, die das T-Ausgangssignal des Flip-Flops 56 zusammen mit dem Rücksetzsignal aus der Spitzenanzeigevorrichtung 34 über die leitung 40 aufnimmt. Die Abgabe der UND-Schaltung 900 wird eingespeist, um das Taktgeber-Flip-Flop 56 in den T-Zustand rückzusetzen. In ähnlicher Weise wird die gesperrte UND-Schaltung 60 nach Fig. 1 in der Weise vereinfacht, daß die gesperrte UND-Schaltung 902 nach Fig. 9 lediglich das Eingangssignal F aus dem Trennsymbol-Anzeige-Flip-Flop 58 und die Abgabe der Steuervorrichtung 90 oder des Signales ISA erforderlich macht. Wenn den Anfangs-Trennsymbol-Bedingungen entsprochen worden ist, wie dies in Verbindung mit Fig. 1 beschrieben worden ist, wird die UND-Schaltung 64 nicht mehr zur Betätigung der ODER-Schaltung 62 verwendet, um das Steuersignal Gl zu erzeugen; statt dessen wird die Abgabe der UND-Schaltung 902 verwendet. Das erste Eingangssignal IP auf der Leitung 40 kann die UND-Schaltung 50 passieren. Dies ist deshalb möglich, weil das Signal Gl aufgrund der Ankunft des zweiten Trennsymbolsignales und aufgrund der Tatsache, daßthe additional bucks et ζ impulse between the information » Impulse is introduced, the information storage on the recording medium 20 uü at least the Paktor 2. In certain In cases in which a high information density is not required, a reduction in the switching complexity justifies this loss of storage capacity in the recording medium 20. As the Pig, 9 can be seen, the clock-Plip-rPlop 56 is maintained and its T-output becomes in turn connected to a variable clock control source 90, The snap clamp or T-delivery is in this embodiment not connected to another control circuit with variable timing control, but only to a first one Terminal of the input AND circuit 50 fed back. The circuit 54 according to Pig. 1 has been omitted and in its place an AND circuit 900 is set, which the T output signal of the Flip-flops 56 together with the reset signal from the peak indicator 34 via line 40 receives. The levy the AND circuit 900 is fed in to reset the clock flip-flop 56 to the T state. Similarly, will the locked AND circuit 60 of FIG. 1 is simplified in such a way that that the locked AND circuit 902 of FIG. 9 only receives the input signal F from the separator symbol display flip-flop 58 and the output of the control device 90 or the signal ISA makes necessary. If the initial separator conditions has been complied with, as has been described in connection with FIG. 1, the AND circuit 64 becomes no longer used to operate the OR circuit 62 to to generate the control signal Gl; instead, the levy of AND circuit 902 is used. The first input signal IP on line 40 can pass through AND circuit 50. this is possible because the signal Gl due to the arrival of the second separator symbol signal and due to the fact that

009851/1577009851/1577

30.1.1967 V//He H/p 4875January 30, 1967 V // He H / p 4875

aas Gak-sgober-riip-Ilop 56 den T-Sustand einnimmt, zur Verfügung steht. Damit kann die Abgabe der Eingangs-UND^Schaltung direkt das Taktgabsr-Flip-Flop 56 in den T-Zuatand setzen und die Einleitung der Steuerschaltung 90 im Ladebetrieb bewirken* Die Ankunft des zweiten Impulses» der ein RÜcksetasignal IPR ist, wird als Eingang der UND-Schaltung900 aufgegeben und passiert die UND-Schaltung 900, da sie dt*T-Signal aufnimmt, das das Taktgeber-Flip-Flop 56 anzeigt, welches in den T.-Zustand gesetzt worden ist. Dadurch wird sofort ein Rüoksetzen des Taktgeber-Flip-Flops 56 und eine Einleitung dtr Abgabe T bewirkt, während die Abgabe T angehalten wird. Aus der obigen Beschreibung ergibt sich, daß die Unterbrechung des Eingängssignales zur Steuerschaltung 90 bewirkt, daß die Vorrichtung ein Ausgangesignal Über eine Zeitdauer erzeugt, die proportional der Ladung ist, welche der Kondensator während der Zeit geladen hat, in der das Taktgeber-Flip-Flop 56 seinen T-Zustand eingenommen hat. Die Aufnahme weiterer Informations*ignale wird während dieser Zeit insoferne blockiert, al· das Ausgangs«ignal ISA als Sperreingang in die UND-Schaltung 902 wirkt, der zur Erzeugung des Gl-Signal·* erforderlich ist. Wenn der Kondensator der Steuerschaltung-'9O vollstindig entladen ist, wird das Sperrsignal von der UND-Schaltung 902 entfernt und das F-Signal, das aufgrund des Rücksetzen» der Trennsymbol-Anzeigevorrichtung 58 der Pig* 1 vorhanden ist, ermöglicht die Erzeugung einer Abgabe, die über die ODER-Schaltung 62 geleitet wird, damit sie das Gl-Signal erzeugt, ferner ermöglicht dieses Signal auch die Aufnahme weiterer Signale auf der Leitung 40. Zusammenfassend bewirkt ein Eingangssignal die Speicherung von Information durch Einstellung des Taktgeber-Flip-Flops 56 und durch Betätigung der Steuerschaltung 90 im Ladebetrieb. Das folgende Rücksetzsignal beendet den Ladevorgang und beginntaas Gak-sgober-riip-Ilop 56 assumes the T-state, is available. This allows the output of the input AND ^ circuit directly set the Taktgabsr flip-flop 56 to the T state and cause the initiation of the control circuit 90 in the charging mode * The arrival of the second pulse »of a backsetasignal IPR is applied as the input of the AND circuit 900 and happens the AND circuit 900, since it picks up the dt * T signal, which indicates the clock flip-flop 56, which is in the T. state has been set. This immediately resets the Clock flip-flops 56 and an initiation dtr delivery T effected while the discharge T is stopped. From the above Description it follows that the interruption of the input signal to the control circuit 90 causes the device an output signal is generated over a period of time that is proportional is the charge that the capacitor was charging during the time that the clock flip-flop 56 was in its T state. The inclusion of further information * ignals will be blocked during this time as the output signal ISA acts as a blocking input to AND circuit 902, which is used to Generation of the Gl signal · * is required. When the capacitor of the control circuit -'9O is completely discharged, will removes the lock signal from the AND circuit 902 and the The F signal, which is present due to the resetting of the separator symbol display device 58 of the Pig * 1, enables an output to be generated which is routed via the OR circuit 62 so that it generates the GI signal, also enables this Signal also the reception of further signals on the line 40. In summary, an input signal causes information to be stored by setting the clock flip-flops 56 and 56 by actuation of the control circuit 90 in the charging mode. That The following reset signal ends the charging process and begins

009851/1577009851/1577

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

den Entladevorgang. Nur nach Beendigung der Entladung kann der Stromkreis weitere Signale annehaen. Aus dieser Beschreibung ergibt sich, daß die Zeitdauer zwischen dem Eingangssignal und dem Eingangsrücksetesignal die Zeitdauer bestimmt» tu der die Schaltung das nächste Eingangssignal sucht. Dies entspricht der Vorrichtung nach Pig. 1, bei der ebenfalls zwei aufeinanderfolgende Impulse erforderlich waren, ua die Taktgeberperiode festzusetzen. Im ersten Falle würde dies erforderlich Bachen, daß die beiden Informationesignale verwendet werden, während in diesem Fall« ein Informationssignal und ein Rücksetesignal verwendet werden. Die Vorrichtung jedoch sieht iie Periode ewisohen dem RUckeetziupul« und dfs nächsten Inforaatiens* ispuls nicht in Betracht, sondern wird witdtr für eine weitere Prüfdauer durch das nächste Inferaationssignal und RUcksetssignal rUekgesetet,-the unloading process. Can only be used after the discharge has ended the circuit can accept further signals. From this description it follows that the length of time between the input signal and the input reset signal determines the length of time » do the circuit is looking for the next input signal. This corresponds to the Pig device. 1, which also has two successive pulses were required, including setting the clock period. In the first case this would be necessary Bachen that the two information signals are used, while in this case «an information signal and a reset signal are used. The device, however, sees iie Period before the return and the next information ispuls not considered, but will be witdtr for a further test duration by the next inferaation signal and Reset signal reset, -

Die Beschreibung der Vorrichtungen nach den Figuren 1 und 9 geht von der stillschweigenden Annahme aus, daß der zur Ablesung der Information aus des Aufes?chnungsträger verwendete Wandler in seinen Ansprechen auf die Interaction beider Arten eymaetriaeh ist. Wenn beispielsweise der auszulesende Aufzeichnungsträger magnetisch ist, wird vernünftigerweise eine Polarität einer ersten Art und eine Polarität einer ewtiten Art durch die Auslesevorrichtung syesetrieeh interpretiert. In Falle einer fotoelektriechen Ausleeevorrichtung wird enge» nomaen, daß das Ansprechen der fotoelektriechen Auslegevorrichtung beispiclfweise auf schwarze und wtifie Flächen, die die beiden möglichen Informationseustände darstellen, ebenfalls syeeetriüsch ist. In der Praxis jedoch ist bei fotoelektrisehen Ausleeeverrichtungen festgestellt worden, d»fl die Vorrichtungen aufgrund ven unerwünschten Änderungen über ihre Lebensdauer nicht die Fähigkeit, symmetrisch anzusprechen, beibehalten.The description of the devices according to FIGS. 1 and 9 is based on the tacit assumption that the person used to read the information from the record carrier Converter in its responses to the interaction of both types eymaetriaeh is. If, for example, the recording medium to be read out is magnetic, a A polarity of a first kind and a polarity of an eternal one Type interpreted by the readout device syesetrieeh. In the case of a photoelectric discharge device, narrow » Nomaen that the response of the photoelectric display device, for example, to black and white areas, which the represent both possible information states, too syeeetriüsch is. In practice, however, it is photoelectric Unloading operations have been established, the devices due to undesirable changes over their lifetime not maintaining the ability to respond symmetrically.

0098517157700985171577

30,1.1967 W/He Μ/ρ 487501/30/1967 W / He Μ / ρ 4875

Beispielsweise kann die Abgabe bei der Abführung einer weißen Fläche eich sehr stark im Vergleich zur Abgabe verändern, die erhalten wird, wenn eint schwärst Flächt de· Aufzeichnungsträgers abgefühlt wird. Damit sind zusätzliche Vorkehrungen notwendig, so daß die Information abgelesen und die 'erforderlichen Taktgebersignale erzeugt werden können.For example, the levy in the discharge of a white The area changes very strongly compared to the output that is obtained when the flat of the recording medium is black is sensed. This means that additional precautions are necessary so that the information can be read and the necessary clock signals can be generated.

ι -ι -

Man hat festgestellt, daß durch Bevorzugung einer V·etim»ten Art von reflektierende* Fläche, die den größten Ausgangepegel unabhängig von Alter des fotoelektriechen Wandlers erzeugt, ein zufriedenstellenderes Systto hergestellt werden kann* Bei den weiter unten zu beschreibenden Ausführungsfornen wird die Information selbst nicht mehr in Fora von Taktgebersignalen zur Erzeugung der vorausgesagten Abtastung verwendet, sondern statt dessen werden Taktgebersignale, die in regelmäßig versetzten Intervallen auftreten, verwendet. In dem ersten der beiden feigenden AusfUhrungsbeiepielen kann ein Informationssignal zwischen zwei benachbarten Taktgebersignalen vorgesehen sein. Die Taktgebersignale bilden ein Taktgeberintervall, bei welchem IiM Eingangssignal geprüft wird, damit festgelegt wird, ob das Signal ein solches Signal 1»$, das angenommen werden soll, voraufgesetzt, laß es die entsprechende Amplitude und Bauer besitzt, eier ob ··* nicht angenommen werden soll. Das Signal, das als Information tatsächlich ahgtnoppen wird, wenn alle Bedingungen erfüllt sind, tritt zwischen des zweiten der beiden Taktgeberimpulse und dem nächstfolgenden Taktgeberimpuls auf« Eine weitere Vereinfachung des Schaltaufwandt· oft entsprechender Verringerung der Größe der Speicherkapazität wird bei einem zweiten AuefUhruBgsbeispiel erreicht, das ein System ähnlich dem nach der AusfUhrungsform nach Fig. 9 verwendet. Zwei Taktgeberimpulse sind so angeordnet, daß sie dem möglichen Einschluß eines In-It has been found that by giving preference to a cousin Kind of reflective * surface that has the greatest output level generated regardless of the age of the photoelectric converter, a more satisfactory systto can be produced * At In the embodiments to be described below, the information itself is no longer in the form of clock signals Generation of the predicted sample is used, but instead clock signals are used that are regularly offset Intervals occur used. In the first of the two Cowardly execution examples can be an information signal be provided between two adjacent clock signals. The clock signals form a clock interval at which IiM input signal is checked to determine whether the Signal pre-set such a signal 1 »$, which is to be accepted, let it have the corresponding amplitude and pawn, egg whether ·· * should not be accepted. The signal that comes as a Information will actually pimple if all conditions are fulfilled, occurs between the second of the two clock pulses and the next following clock pulse Simplification of the switching effort often results in a corresponding reduction the size of the storage capacity is achieved in a second example, which uses a system similar to that according to the Embodiment according to FIG. 9 is used. Two clock pulses are arranged in such a way that they avoid the possible inclusion of an

¥ö**ulgth0n· Ale folge für die·· Vorrichtung 009851/1577¥ ö ** ulgth0n · Ale follow for the ·· device 009851/1577

301.1967301.1967

werden deshalb zwei Taktgebersignale aufgenommen, deren dazwischen verstrichene Zeitdauer eine Voraussage oder das Aufsuchen eines Informationssignales am Ende einer Periode proportional dem verstrichenen Zeitintervall bewirkt. In beiden Ausführungsformen werden Informationssignale entsprechend den besten Reflexionseigenschaften kodiert, die durch die fotoelektrische Ablesevorrichtung ausgewertet werden können. Das Vorhandengein eines solchen Signales zeigt eine erste Bedingung, z.B. ein binäres "!"-Signal, während das Fehlen eines Informationssignales zu dem vorbeschriebenen Zeitpunkt als ein "0"-Signal ausgelegt wird* In den beiden früheren Ausführungsformen nach den Figuren 1 und 9 wirkt das Informationssignal auch wenigstens als Teil der erforderlichen Taktgebersignale. Beispielsweise wird in Fig. 1 die Taktsteuerung durch das Intervall zwischen aufeinanderfolgenden benachbarten Informationssignalen festgelegt, während in der Ausführungsform nach Fig. 9 das Taktgeberintervall durch ein Informationssignal und ein folgendes Taktgeber- oder Rücksetzsignal festgelegt wird. In jeden} dieser Fälle geht diese Information wie auch die Taktgebung vollständig verloren, wenn das Informationssignal so beschaffen ist, daß es ein schwaches Ausgangssignal erzeugt, das nicht auf einfache Weise durch die fotoelektrische Ablesevorrichtung ausgewertet werden kann. Dies trifft für den vorliegenden Fall, d.h. für die Ausführungsförmen nach den Figuren 1Ö und 12, die nachstehend beschrieben werden, nicht zu; hierbei ist die Taktgeberinformation getrennt von den tatsächlichen Informationssignalen enthalten und so beschaffen, daß sie zur Aufnahme durch die fotoelektrisch® Ablesevorrichtung über die gesamte nutzbare Lebensdauer £m besten geeignet ist. _: Therefore, two clock signals are recorded, the length of which has elapsed between them causes a prediction or the search for an information signal at the end of a period proportional to the elapsed time interval. In both embodiments, information signals are encoded according to the best reflection properties that can be evaluated by the photoelectric reading device. The presence of such a signal shows a first condition, for example a binary “!” Signal, while the absence of an information signal at the point in time described above is interpreted as a “0” signal the information signal also at least as part of the required clock signals. For example, in Fig. 1 the clock control is determined by the interval between successive adjacent information signals, while in the embodiment of Fig. 9 the clock interval is determined by an information signal and a subsequent clock or reset signal. In each of these cases, this information, as well as the timing, is completely lost if the information signal is such that it produces a weak output signal which cannot be easily evaluated by the photoelectric reading device. This does not apply to the present case, ie to the embodiments according to FIGS. 10 and 12, which are described below; In this case, the clock information is contained separately from the actual information signals and is of such a nature that it is best suited for recording by the fotoelectrically® reading device over the entire useful service life £ m. _:

009851/1577009851/1577

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

In ri{jV iöa ist ein Teil eines Aufzeichnungsträgers 20' gersaigt, dor nach der Technik kodiert ist, bei der Taktgebertignale in :.-yolnäßig versetzten Intervallen vorgesehen und Informations-Rignale zwischen den entsprechenden Taktgebersignalen verheilt n:.nd. Pig» 10a zeigt eine Reihe von schwarzen Balken, unter denen die Bezeichnung TP vorgesehen ist; sie geben an, daß es sich hierbei um Markierungen handelt, die ein Taktgebersignal erzeugen. Diese echwareen Balken sind so reflektierend ausgebildet, daß si* die Abgabt der fotoelektrischen Auslösevorrichtung auf el» Ma*iauflt bringen,und haben gleichförmige Breite, Höhe und gleichnjäfiigen,_:Abst*ö& i» längerichtüng des Aufaeichnungsträgere 20". In dta Abstand zwischen benachbarten Taktgebersignalbalken TP ist die Mittelstellung durch ein "M" gekennzeichnet, das die Markierung oder die Mitte des Zwischenraumes zwischen entsprechenden Taktgebereignalbalken anzeigt. Das Fehlen eines schwarzen Balkens an der Markierstelle gibt das Vorhandensein eines "0"-wertigen Signales an dieser Stelle an. Ein derartiger Zustand ist an der Stelle M₀ gezeigt. Das Vorhandensein eines schwarzen Balkens an der Markierstelle zeigt das Vorhandensein eines ^Wl"-Signales an, wie dies an der Stelle ML gezeigt ist. Die ersten beiden Taktgeberbalken TP * 1 und TP - 2 werden als Trennsymbole verwendet_r üb den Beginn der Information anzuzeigen, die aus den Aufzeichnungeträger ausgelesen werden soll. Dies ist in Pig* 10a durch die Klammer und den Buchstaben S angedeutet.In ri {jV iöa a part of a recording medium 20 'is stored, which is encoded according to the technique in which clock signals are provided at intervals that are staggered according to yoln and information signals are healed between the corresponding clock signals n: .nd. Pig »10a shows a series of black bars under which the designation TP is provided; they indicate that these are markings that generate a clock signal. This echwareen beams are formed as reflective, bring that si * iauflt the Abgabt the photoelectric trip device in el "Ma *, and have uniform width, height and _{gleichnjäfiigen.,:} Abst * ö &i" längerichtüng of Aufaeichnungsträgere 20 "In dta distance between adjacent Clock signal bar TP, the center position is indicated by an "M" which indicates the marking or the center of the space between corresponding clock signal bars. The absence of a black bar at the marking position indicates the presence of a "0" -value signal at this point State is shown at location M _0. The presence of a black bar at the marker location indicates the presence of a ^W 1 "signal, as shown at location ML. The first two clock beams TP * TP 1 and - 2 are as delimiters _r used üb the beginning of the display information to be read from the Aufzeichnungeträger. This is indicated in Pig * 10a by the bracket and the letter S.

In Pig, 10 ist die Arbeitsweise der Vorrichtung unter Verwendung eines Aufzeichnungsträgers der in Pig..10a gezeigten Art dargestellt. Zum Ablesen des AufZeichnungsträgers 20' wird eine fotoelektrische Ablesevorrichtung (nicht dargestellt) verwendet. Signale aus dieser fotoelektrlechen Ablesevorrichtung werden längs der Leitungen 28 an einen Verstärker 30 gegeben. DerIn Pig, 10 the operation of the device is used a recording medium of the type shown in Pig..10a. To read the recording medium 20 'is a photoelectric reading device (not shown) is used. Signals from this photoelectric reader will be given along the lines 28 to an amplifier 30. Of the

0008817157700088171577

30.1.1967 W/He M/p 48751/30/1967 W / He M / p 4875

Avisgang des Verstärkere 30 wird einer SpitBenanzeigevorrichtung 34 zugeführt, die ähnlich aufgebaut ist, wie in Verbindung mit den Figuren 5 und 6 beschrieben. In diesem Fall jedoch wird nur das Ausgangssignal verwendet. Ee wird unterstellt, daß nur die schwarzen Balken Informationen enthalten und es wird nur der nach negativ gehende Teil des abgelesenen Signalee verwendet. Das Ausgangesignal der Spitzenanzeigevorriehtung 34, das als Pl-Signal ausgewertet wird, ist somit ein· Anzeige für die Erzeugung eines Signales in Abhängigkeit von der fotoelektrischen Ablegevorrichtung, die das Vorhandensein eines schwarzen Balkens feststellt. Das Pl-Signal wird erst an die Abfall-Anzeigevorrich. tung 44 der in Verbindung mit den Figuren 7 und 8 beschriebenen Art gegeben. Die Abfall-Anzeigevorrichtung 44 erzeugt ein Signal DATEN , das das Fehlen irgendwelcher von ihm aufgenommener Daten und die Tatsache, daß die Baten nicht innerhalb einer vorbeetinmten Periode eingetroffen sind, anzeigt. Das Signal DATEN wird zum grundsätzlichen Rückstellen für die Vorrichtung verwendet und über die Leitung 46 der Setzklesme der Trennsymbol-Anzeigevorrichtung 58 aufgegeben, wie auch Über eine ODER-Schaltung 1004, die ihrerseits an die Rücktetctinganfeeeite dta Speicher-Flip-Flope 1006 gelegt wird. Bat Signal DATER wird auch über die Leitung 46 an die Setzklene ίββ Taktgeber-Plip-Flope 1056 geführt.The notification process of the amplifier 30 becomes a peak display device 34 supplied, which is constructed similarly to that in connection with FIGS. 5 and 6 are described. In this case, however, will only the output signal is used. It is assumed that only those black bars contain information and it will only display the used after negative going part of the read signal. The output of the peak indicator 34, which is shown as PI signal is evaluated, is thus a · display for the generation of a signal depending on the photoelectric Filing device indicating the presence of a black bar notices. The PI signal is only sent to the waste display device. device 44 described in connection with FIGS. 7 and 8 Kind given. The garbage indicator 44 generates a signal DATA that the absence of any recorded by him Dates and the fact that the requests are not within one have arrived in the timed period. The signal DATA is used for the basic resetting of the device and is applied via the line 46 of the setting terminals of the separating symbol display device 58, as well as via an OR circuit 1004, which in turn is sent to the return detection page dta Memory flip-flop 1006 is set. Bat signal becomes DATER also passed via line 46 to the set class ίββ clock generator-flip-flop 1056.

Die Abgabe der Spitsentnzeigevorriehtung 34 wird ferner an eine erste Einganfeklevae einer UND-Schaltung 1010 geceben, wie auch über einen Kondensator 1020, eine Diode 1022 an einen ersten Eingang einer weiteren UND-Schaltung 1021 geführt. Die UND-Schaltung 1010 nitnt auch als zwei Sperrtingänge da· Signal ISB, da· durch die SteueraefaaltuBg 80 erztugt wird, und da· Signal ISA, das durch die Steuerschaltung 90 erzeugt wird, auf. DerThe delivery of the tip display device 34 is also to a first input signals of an AND circuit 1010, as well as through a capacitor 1020, a diode 1022 to a first Input of another AND circuit 1021 out. The AND circuit 1010 also acts as two blocking inputs for the signal ISB, that the control unit 80 is generated, and the signal ISA generated by control circuit 90. Of the

Ausgang der UND-Schaltung 1010 wird über einte Kondensator 1012The output of the AND circuit 1010 is via a capacitor 1012

009851/1577009851/1577

152A925152A925

*"*4 . 30.1.1967 W/He M/p 4875* "* January 4, 1967 W / He M / p 4875

und eino Diode 1014 an den Eingang eines Taktgeber-Flip-Flops 1056 £3legt. Der T- oder gesetzte Ausgang des Taktgeber-Flip-Flops 1056 wird über die Leitung 1016 und einen Kondensator 102 sowie eine Diode 100 an die Rickstellklemme des TrennsynTbol-Anzeige-Flip-Flops 58 geführt. Zusätzlich wird der T-Ausgang an eine UND-Schaltung 1018 gelegt, die auch das Rückstell- oder F-Signal der Trennsymbol-Anzeigevorrichtung aufnimmt. Der Ausgang der UND-Schaltung 1018 wird an die Steuerschaltung 80 gegeben, deren Ausgang in der bereits beschriebenen Weise an den Sperreingang des UND-Gatters 1010 geführt ist. Zusätzlich wird der Ausgang ISB aus der Steuerschaltung 80 über einen Kondensator und eine Diode 1024 auf die Leitung 74 als I-Taktsignal gegeben. Dieses Taktsignal wird, wie weiter unten noch ausgeführt wird, auf die ablaufende Kante des Signales ISA und ISB gegeben, die durch die Sttuerschaltungen 90 und 80 erzeugt werden. Das T-Signal aus dem Taktgeber-Flip-Flop 1056 wird als Eingang in die Steuerschaltung 90 eingeführt.and a diode 1014 at the input of a clock flip-flop 1056 £ 3 laid. The T or set output of the clock flip-flop 1056 is via line 1016 and a capacitor 102 and a diode 100 to the Rickstellklemme of the TrennsynTbol display flip-flop 58. In addition, the T output is on an AND circuit 1018 is placed, which also receives the reset or F signal of the separator symbol display device. The exit the AND circuit 1018 is passed to the control circuit 80, the output of which is fed to the blocking input of the AND gate 1010 in the manner already described. In addition, the Output ISB from control circuit 80 via a capacitor and a diode 1024 on line 74 as an I clock signal. As will be explained further below, this clock signal is applied to the trailing edge of the signal ISA and ISB, which are generated by the control circuits 90 and 80. The T signal from the clock flip-flop 1056 is used as an input to the Control circuit 90 introduced.

Zusätzlich zuB Anlegen des Ausganges der UND-Schaltung 1010 an den Eingang des Tektgeber-Flip-Flops 1056 wird der Ausgang der UND-Schaltung 1010 nach Durchlaufen des Kondensators 1012 und der Diode 1014 als Signal FK dem Sperreingang der UND-Schaltung 1021 zugeführt, deren Funktion nachstehend beschrieben wird. Der Ausgang der UND-Schaltung 1021 wird der Setzeingangskleaee des Speicher-Flip-Flope 1006 zugeführt. Der Setzauegang FS des Speicher-Flip-Flops 1006 wird an eine erste KIeBBe einer UND-Schaltung 1028 gegeben, die an ihrem zweiten Eingang das I-Taktsignal auf der Leitung 74 aufnimmt. Die UND-Schaltung 1028 erzeugt einen Signalauegang für den Speieher entsprechend einer "1" in einer Speichervorrichtung (nicht gezeigt). Zusätzlich wird der Ausgang der UND-Schaltung 1028 an die Rücksetzeingangskleane des Speicher-Flip-Flops 1006 zum Rücksetzen zurückgeführt.In addition toB, the output of AND circuit 1010 is applied the input of the Tektgeber flip-flop 1056 becomes the output of the AND circuit 1010 after passing through the capacitor 1012 and the diode 1014 as a signal FK to the blocking input of the AND circuit 1021, the function of which is described below. The output of AND circuit 1021 becomes the set input terminal of the memory flip-flop 1006 is supplied. The setting speed FS of the Memory flip-flops 1006 are fed to a first KIeBBe of an AND circuit 1028, which receives the I clock signal on line 74 at its second input. The AND circuit 1028 generates a signal output for the memory corresponding to a "1" in a memory device (not shown). Additionally the output of AND circuit 1028 is fed back to the reset input terminals of memory flip-flop 1006 for resetting.

009851/1577009851/1577

BAD ORIGINALBATH ORIGINAL

30.1,1967 W/He M/p 48751/30/1967 W / He M / p 4875

Der Rück·etzausgang dta Speicher-Flip-Flops 1006 wird «intr UND-Schaltung 1030 aufgegtben, dit auch das I-Iakteignal auf der Leitung 74 zur Erzeugung tint· ^MO"-Signalta für die Speicherung aufnimmt. Aufgrund dta Rüokeet«signalte, das dem Speicher-Flip-Flop 1006 jtdtaaal dann zugeführt wird, wenn eint "1" von dtr UND-Schaltung 1028 ausgeben wird, zeigt das Flip-Flop 1006 stets tinen "0^w-Auegang, auagenomtn, wtnn ein Setzimpuls vorhanden ist.The reset output dta memory flip-flops 1006 is applied to the AND circuit 1030, so that the I-Iakt properal on the line 74 for generating the tint ^M O "signal a for storage. which is then fed to the memory flip-flop 1006 when a "1" is output by the dtr AND circuit 1028, the flip-flop 1006 always shows a "0 ^w output, auagenomtn, wtnn a set pulse is present.

Nach Erläuterung der Elentnt· dtr Schaltanordnung nach Fig. 10 wird die Arbeitsweise dieser Schaltanordnung in Verbindung mit den Figürtn 10 und 11 nachstehend beschrieben. Vor dem Ablesen einer Aufzeichnung odtr aufgrund dt* Inttrvalles zwischen der Ablesung einer Torausgehenden Aufzeichnung und der Ablesung der nächstfolgend en Aufzeichnung vtrstrticht gtnligtnd Zeit, se daß die Abfall-Anzeigevorrichtung 44 ihr Ausgangesignal DATEN (vgl. Barstellung h nach Fig. 11) erzeugen kann. Das Signal DATEN .·· bewirkt, daß das Trenneyebol-Anzeige-Flip-Flep 58 so gesetzt wird, daß es das F-Auegangssignal erztugt, daß es der Setzkleane des Taktgeber-Flip-Flop· 1056 aufgegeben wird, damit das T-Signal erzeugt wird, uni daß es eint* trsttn Eingang dtr ODER-Schaltung 1004 aufgtgeben wird, daait das Steuer-Flip-Flop 1006 rUckgesetzt wird und das ΪΪ-Signal erztugt. Das FS-Signal gtbt zu diesem Zeitpunkt nicht duraOh die UND-Schaltung 1030, und zwar, weil das I-Taktsignal, das an der zweiten Eingangskit mm e erforderlich ist, fehl;.After explaining the elentnt · dtr switching arrangement according to FIG. 10 The operation of this circuit arrangement is described in conjunction with Figures 10 and 11 below. Before reading a recording odtr due to dt * Inttr interval between the reading of a gate-outgoing recording and the reading the next following recording is canceled. see that garbage indicator 44 has its output signal DATA (see. Bar position h according to FIG. 11) can generate. The signal DATA. ·· causes the Trenneyebol display flip-flep 58 to do so is set that it generates the F output signal that it is the Setzkleane of the clock flip-flop · 1056 is given up so that the T signal is generated and that it enters * trsttn input dtr OR circuit 1004 is abandoned so that the control flip-flop 1006 is reset and the ΪΪ signal is generated. The FS signal Do not use AND circuit 1030 at this point in time, this is because the I clock signal, which is required at the second input kit mm e, is missing.

Bei» Auslesen des ersten Taktgeberbalkens des Trennsyabola wird ein Signal TP-I (vgl. Darstellung a nach Fig. 11) über die leitung 28 durch den Verstärker 30 und die Leitung 32 zur Spitzenanzeigevorrichtung 34 geführt. Die Spitzenanzeigevorrichtung 34 erzeugt ein Signal Fl-I, das in der DarstellungWhen »reading out the first clock bar of the separation syabola a signal TP-I (see. Illustration a according to FIG. 11) via the line 28 through the amplifier 30 and the line 32 to Tip display device 34 out. The tip display device 34 generates a signal Fl-I, which is shown in the illustration

009851/1577009851/1577

30.1.1967 W/He Wv 48751/30/1967 W / He Wv 4875

nach Fig, 11 gezeigt ist. Das Signal Fl-I wird über den Kondensator 1020 und die Diode 1022 an die UND-Schaltung 1021 geführt. Gleichzeitig wird dieses Signal Pl-I über die Leitung 1008 an eine erste Eingangsklencre der UND-Schaltung 1010 gelegt. Diese UND-Schaltung 1010 läßt das Signal Bl-I aufgrund des Fehlens der Sperrsignale ISA und 1S8 duroh, wobei unterstellt wird, daß beide Steuerschaltungen 90 und 80 zu Anfang in Ruhe sind. Der Ausgang der UND-Schaltung 1010 wird dem Kondensator 1012 und der Diode 1014 aufgegeben' und alt Signal FK dem Eingang des Taktgeber-Flip-Flops 1056 wie auch der Sperrkleame der UND-Schaltung 1021 zugeführt. Sa wird angenommen, dag das Signal FK an der Sperrkleame der UND-Schaltung 1021 vor Ankunft des Signale* Fl-I durch den Kondensator 1020 und die Diode 1022 zur VerfUgUBf steht, so daß das Signal Fl-I nicht durch die UND-Schaltung 1021 zum Setzen des Speioher-Flip-Flops 1006 durchgelassen wird. Der Eingang zum Taktgeber-Fllp-Flop 1056 bewirkt, dafi das Flip-Flop seinen Zustand ändert und mit der Erzeugung des T-Ausganges aufhört, wie dies in der Darstellung d gezeigt ist, sowie «it der Erzeugung des T-Signales beginnt, wie dies in der Darstellung c nach Fig. 11 gezeigt ist.according to Fig. 11 is shown. The signal Fl-I is via the Capacitor 1020 and diode 1022 led to AND circuit 1021. At the same time this signal Pl-I is on the line 1008 is applied to a first input cycle of the AND circuit 1010. This AND circuit 1010 leaves the signal Bl-I due to the lack of the blocking signals ISA and 1S8 duroh, where assumed that both control circuits 90 and 80 are initially at rest are. The output of the AND circuit 1010 is given to the capacitor 1012 and the diode 1014 'and old signal FK is the input of the clock flip-flop 1056 as well as the blocking clamp of the AND circuit 1021. Sa it is assumed that the signal FK at the locking clamp of the AND circuit 1021 before the arrival of the signal * Fl-I through the capacitor 1020 and the diode 1022 to VerfUgUBf is so that the signal Fl-I is not passed through the AND circuit 1021 for setting the memory flip-flop 1006. The input to the clock generator fllp-flop 1056 causes that the flip-flop changes its state and stops generating the T output, as shown in illustration d as soon as the generation of the T signal begins, like this is shown in the representation c of FIG.

Das T-Signal wird der Steuerschaltung 90 aufgegeben_f damit ihr Kondensator in der in Verbindung «it den Figuren 3 und 4 beschriebenen Weise seine Aufladung beginnt. Dieser Ladevorgang ist in der Darstellung e nach Fig. U gezeigt. Bei der Ankunft des zweiten Signales des Trennsjnboles wird das Signal Fl-2 durch dit Spitzenanzeigevorrichtung 34 (vgl. Darstellung b nach Fig_t 11) erzeugt. Das Signal Fl-2 wird über die UND-Schaltung 1010 geführt und bewirkt die Erzeugung des Signales FK, das den Eintritt des Signales Fl-2 in das Speicher-Flip-Flop 1006, das ein Setzen bewirkt, sperrt. Die Steuerschaltung 90 erzeugtThe T signal is applied to the control circuit 90 so that its _f capacitor in the associated "it to Figures 3 and 4 described manner begins its charging. This charging process is shown in illustration e according to FIG. Upon arrival of the second signal of the signal Trennsjnboles Fl-2 is dit peak display device 34 (see FIG. Representation b of FIG _t 11) is generated. The signal Fl-2 is passed via the AND circuit 1010 and causes the generation of the signal FK, which blocks the entry of the signal Fl-2 into the memory flip-flop 1006, which causes a setting. The control circuit 90 generates

009851/1577009851/1577

3C. 1.1967 W/He M/p 48753C. 1.1967 W / He M / p 4875

während des Ladevorganges keinen Ausgang. Die Steuerschaltung 80 ist in Ruhe und bisher nicht betätigt worden. Damit fehlen Sperreinganee ISA und ISB. Der Ausgang aus der UND-Schaltung 1010 bewirkt, daß das Toktgeber-Flip-Flop 1056 kippt und damit das T-Signal erzeugt und mit der Erzeugung des T-Signales aufhört. Diese Signale sind in den Darstellungen d und c nach Fig. 11 gezeigt. Nach Beendigung des Einganges T in die Steuerschaltung 90 wird das Signal ISA erzeugt und als Sperreingang der UIIL'-Schaltung 1010 aufgegeben, so dag «in weiteres Einführen von Information zur Erzielung des Kippens des Taktgeber-Flip-Flops 1056 solange gesperrt ist, wie dit Steuerschaltung in Ruhestellung ist und ISA nicht mehr vorhanden ist. Der T-Auegang des Taktgeber-Flip-Flops 1056 wird nun über den Kondensator 102 und die Diode 100 aufgegeben, daait ein Rücksetzen dee Trennsymbol-Anzeige-Flip-Flope 58 bewirkt wird. Der Rücksetzausgang F, der in der Darstellung j nach Fig. 11 gezeigt ist, wird zustwaen nit den T-Signtl, wie in der Darstellung d nach Fig. 11 gezeigt, der UND-Schaltung 1018 aufgegeben, damit eine Betätigung der Steuerechaltung80 und eine Aufladung des darin enthaltenen Kondensator» bewirkt wird. Soeit haben die Trennsyubol-Taktgebersignale ein· vorläufige T-'ktgeberperiode für »11* folgenden Daten aufgebaut, so daß die Deten von dem System nicht aufgenommen werdtn können, wenn sie nicht innerhalb einer bestiamten Zeitperiode nach einer Zeit proportional der verstrichenen Zeitdauer zwischen den Taktgeberimpulsen des Trennsyeboles anfallen. Dies i»t in der Darstellung a nach Fig. 11 gezeigt. Das Taktgeber-Intervall, da* zwischen den Taktgebersignalen TP-2 und TP-3 (vgl Darstellung a nmch Fig. 11) vorgesehen wird, ist die Zeitdauer, während welcher die Inforoation, die in das System eingeleeen werden soll, erzeugt wird. Wie in dem Diagramm dargestellt, ist kein Inforeationssignal Bwiechen Taktgebersignalen TP-2 und TP-3 vorhanden, so daßno output during the charging process. The control circuit 80 is idle and has not yet been actuated. So that are missing Locking gates ISA and ISB. The output from the AND circuit 1010 causes the token flip-flop 1056 to flip and with it generates the T signal and ceases to generate the T signal. These signals are in the representations d and c according to 11 shown. After the end of the input T in the control circuit 90, the signal ISA is generated and used as a blocking input the UIIL 'circuit 1010 abandoned, so dag «in further introduction of information to achieve the flip-over of the clock flip-flop 1056 is blocked as long as the control circuit in FIG Is idle and ISA is no longer present. The T output of the clock flip-flop 1056 is now via the capacitor 102 and the diode 100 abandoned, so that a reset dee Separator symbol display flip-flop 58 is effected. The reset output F, which is shown in illustration j according to FIG. 11, is allowed with the T-Signtl, as in the illustration d after 11, the AND circuit 1018 is abandoned, so that an actuation of the control circuit 80 and a charging of the therein contained capacitor »is effected. The separator symbol clock signals thus have a preliminary T-generator period for "11 * the following data set up so that the data from the system can not be recorded if they do not occur within a certain period of time after a time proportional to the elapsed time between the clock pulses of the separation syebole. This is the case in illustration a according to FIG. 11 shown. The clock interval, since * is provided between the clock signals TP-2 and TP-3 (see illustration a nmch Fig. 11), is the period of time during which the information, which is to be loaded into the system is generated. As shown in the diagram, there is no information signal Bwiechen clock signals TP-2 and TP-3 are present, so that

009861/1677009861/1677

30.1.1967 W/He H/p 4₈₇₅ January 30, 1967 W / He H / p 4 ₈₇₅

angezeigt wird, daß ein Signal von Wert O darin geepeichert ir·¹-, Wenn die Steuerschaltung 90 ihren Unterbrechungevorgang beendet und das Spcrrsignal aus der Eingangsklemme ISA auf die UND-Sohaltung 1010 entfernt, führt sie auch ein Signal zu, das über den Kondensator 76 und die Diode 10*32 ausgewertet und einen weiteren Eingang der UND-Schaltung 1026 zur Erzeugung des I-Taktsignales aufgegeben wird. Die I-Taktsignale werden über die Leitung 74 den Eingängen der UND-Schaltungen 1028 und 1030 zugeführt. Da das Flip-Flop 1006 während dieser Zeit nicht gesetzt worden ist und in seinem RUckietzzustand verbleibt, wird ein Signal an beiden Eingängen der UND-Schaltung 1030 aufgenommen und bewirkt die Speicherung des O-Signales in einem Spticherbauteil (nicht gezeigt).indicates that a signal of value O is ir geepeichert · ¹ -, when the control circuit 90 ends its Unterbrechungevorgang and Spcrrsignal from the input terminal ISA to the AND Sohaltung 1010 removed, it also supplies a signal via the capacitor 76 and the diode 10 * 32 is evaluated and a further input of the AND circuit 1026 for generating the I clock signal is given up. The I clock signals are fed to the inputs of AND circuits 1028 and 1030 via line 74. Since the flip-flop 1006 has not been set during this time and remains in its reset state, a signal is received at both inputs of the AND circuit 1030 and causes the O signal to be stored in a memory component (not shown).

Geht van nun in da« Zeitinttrvall nach Fig. 11, Darstellung a, das «wischen den Taktgebersignaltn TP-6 und TF-7 beschrieben ist, last sich «in weiter·« negatives Signal finden, das ein "1"-Informations ignal angibt. Dies ist ein Signal, das eine Information darstellt, welche von dea System als eine "1" gespeichert werden vu6. Wenn kein« Daten zwischen den Taktgebereignaltn TP5 und TP6 tnthalten waren, nimmt die Schaltung auf all« Fällt den fltichtn Zutttnd tin, den sie naoh Aufnahme der btidtn Trennsyebol-Signalt TFl und TF2 angenowian hattt. Da« Taktgtberintervall wird durch dit Taktgabtreignale TP5 und TP6 festgelegt und dl« 8 teuer se hai tun« 90 tretugt Ausgang«- •ifnalt ItA, wie In der Darstellung nach fig. Il gezeigt, und «war für «In« Zeitdauer proportional dar Zelt, die JEviechtn dan Taktftbertignalen TP5 und TP6 verstrichen ist, Sa« Information·«ignal 1-1, da« in der Darstellung a ' nach FIg, 11 gtttigt ist, koeat vor dem Zeitpunkt, zu d«c dl« Steuerschaltung 90 mit dar Erzeugung de* Auegangssignales ISA, welches die UND-Schaltung 1010 sperrt, aufhört. DasNow goes into the time interval according to Fig. 11, representation A, which is described between the clock signals TP-6 and TF-7, can be found in a further negative signal, which is a "1" information signal indicates. This is a signal, the one Represents information which is stored by the system as a "1" vu6. If there was no data between clock events TP5 and TP6, the circuit resumes all «falls the fltichtn Zutttnd tin you after admission the btidtn separating syebol signals TF1 and TF2 have been received. The clock overinterval is determined by the clocking trigger signals TP5 and TP6 fixed and the «8 expensive se hai do« 90 steps exit «- • ifnalt ItA, as in the illustration according to fig. Il shown and «was for« in »duration proportional to the tent that Depending on the clock pulse signals TP5 and TP6 have elapsed, Sa «Information ·« signal 1-1, since «in the representation a ' according to Fig. 11 is valid, koeat before the point in time to d «c dl «control circuit 90 with the generation of the * output signal ISA, which disables AND circuit 1010, stops. That

009851/1577009851/1577

VJ
30.1.1967VJ
January 30, 1967

ir->xOrTOationsßignal Pl-7» das aufgrund des InforBationsriGnc.lt;/ T-I erzeugt worden ist, wird über den Kondensator 1020 \mä die .·»:".ύί.β 1022 dem ersten Eingang der UND-Schaltung 1021 aufeef,ooe.i-Zu diesem Zeitpunkt ist jedoch aufgrund der Sperrung der UiTJD-Gohaltung 1010 die Möglichkeit nicht gegeben, da» Signal PK au er3eugen und damit das Sperren der UND-Schaltung 1021 zu bowirLT-v Da3 Signal Pl-7 wird somit durch die UND-Schalttiag 1021 hinduroll-· gelassen und bewirkt das Setzen des Speieher-Plip-flopa 1006 zur Erzeugung des Signales PS. Dieses Signal wird, wie weiter obe.i bereits auegeführt wurde, der UND-Schaltung 1028 »ugefübrt. Vor den Zeitpunkt, zu dem das Signal ISA nicht «ehr weiter der Sperreingangsklemme der UND-Schaltung 1010 aufgegeben wird, wird das ureprüngliche Signal Pl-7 beendet und ist davit nicht mehr in der lage, das Kippen des Taktgeber-Plip-Flops 1036 bei Beendigung des Signalee ISA aus der Steuerschaltung 90 au bewirken. Nach Aufhören des Signales ISA (vgl. Darstellung e nach Pig. 11) wird die ablaufende Kante des Signales ISA durch den Kondensator 76 und die Diode 1032 differenziert und in die ODBR-Schaltung 1026 geführt, damit das I-Taktsignal erzeugt wird, das dann dem zweiten Eingang der UND-Schaltung 1028 aufgegeben wird und die Speicher-ung eines Signales vom Wert "I* ermöglicht. Das Taktsignal ist in der Darstellung tt nach Pig. 11 geeeigt. Aufgrund der Verwendung des Speicher-Plip-Plops 1006 wird das ursprüngliche Signal Pl-7, dae in den Speicher eingelesen werden sollte, solange aufrechterhalten, wie eingelesen werden kann (Tgl. Darstellungen k und m nach Pig. 11). Das Eintreffen des nächsten Taktgebereignales TP7 bewirkt, daß ein neues Taktgeberintervall in Abhängigkeit von der Zeitdauer zwischen den Taktgebersignalen TP6 und TP7 vorgesehen wird. Dieses Taktgebereignal wird verwendet., um weitere Informationssignale zwischen den Taktgeberitfpulsen TP7 und ΤΡβ auefindig zu machen. In diesem Zusaeeenhang ist daraufir-> xOrTOationsßignal PI-7 », which has been generated on the basis of the InforBationsriGnc.lt; / TI, is sent via the capacitor 1020 \ mä die. ·»: ". ύί.β 1022 to the first input of the AND circuit 1021, ooe At this point in time, however, due to the blocking of the UiTJD-Go hold 1010, there is no possibility of ignoring the signal PK and thus the blocking of the AND circuit 1021 to bowirLT-v Da3 signal P1-7 is thus through the AND -Schalttiag 1021 hinduroll- · and causes the setting of the Speieher-Plip-flopa 1006 for the generation of the signal PS. This signal is, as already mentioned above, the AND circuit 1028 »ugertiert. Before the time to If the ISA signal is no longer applied to the blocking input terminal of the AND circuit 1010, the original signal P1-7 is terminated and is no longer able to toggle the clock plip-flop 1036 when the ISA signal is terminated of the control circuit 90. After the signal ISA (see. Representation e after Pig. 11) the trailing edge of the signal ISA is differentiated by the capacitor 76 and the diode 1032 and fed into the ODBR circuit 1026 so that the I clock signal is generated, which is then applied to the second input of the AND circuit 1028 and the memory -ung of a signal of the value "I *. The clock signal is suitable in the representation tt according to Pig. 11. Due to the use of the memory plug-pop 1006, the original signal Pl-7, since it should be read into the memory, Maintained as long as can be read in (see representations k and m according to Pig. 11) The arrival of the next clock event TP7 causes a new clock interval to be provided depending on the length of time between the clock signals TP6 and TP7. This clock signal is used . in order to locate further information signals between the clock pulse pulses TP7 and ΤΡβ

009851/1577 BADORiG)NAL009851/1577 BADORiG) NAL

30.1.1967 W/He Μ/ρ 48751/30/1967 W / He Μ / ρ 4875

hinzuweisen, daß unterstellt worαen let, daß die Informationsoignale etwa in der Mitte zwischen den Signalen TP6 und TP7 auftreten. Man hat in der Praxis festgestellt, daft etwa eine Änderung von 25# bei dieser Taktateuerung eöglich ist. falls _O3doch die Inforaationssignale diese Zeitdauer übersteigen und in unmittelbarer Nähe des Signales TP7 ankommen, ist es beispielsweise gut möglich, daß dieses Signal nicht gespeichert wird und durch die UND-Schaltung 1010 gelangt, so daß sie ein Kippen des Taktgeber-Flip-Flops 1056 bewirkt und ein falsches Resultat ergibt. Das Informationssignal wird dann als Taktgebersignal ausgewertet und die Information geht verloren.to point out that it was assumed that the information signals occur approximately in the middle between the signals TP6 and TP7. It has been found in practice that a change of 25 # is possible with this clock rate control. if _O exceed 3doch the Inforaationssignale this period of time and arrive in the immediate vicinity of the signal TP7, it is for example possible that this signal is not stored and passes through the AND circuit 1010, so that it comprises a tilting of the clock flip-flop 1056 causes and gives a wrong result. The information signal is then evaluated as a clock signal and the information is lost.

In Fig. 12a ist der Aufzeichnungsträger 20** gezeigt, der in Verbindung mit der Schaltanordnung nach Fig. 10 verwendet wird. Bei dieser Ausbildung des Aufzeichnungsträgers 20" gehen jedem Informationssignal zwei Taktgebersignale voraus. Wie in Verbindung mit der Anordnung nach den Figuren 10a und 10 erscheinen zwei Trennsymbol-Taktsignale vor dem Informationsinhalt des Aufzeichnungsträgers20'^?; diese Trennsymbol-Signale sind als TP-I und TP2 bezeichnet und mit einer Klammer und der Bezeichnung S versehen. Die Taktsignale für die erste,eine Information aufnehmende Fläche sind die Taktsignale TP3 und TP4 und die Informationsfläche wird als die Fläche zwischen den Taktsignalen TP4 und TP5 definiert. Wie in Fig. 12a gezeigt ist, 1st keine Information bzw. kein schwarzer Balken an dieser Stelle vorhanden und somit wird die Auslegung so getroffen, daß im Aufzeichnungsträger an dieser Stelle eine "0" vorhanden ist. In dem folgenden Intervall, das durch die Taktsignale TP5 und TP6 vorausgesagt wird, kann das Informationesignal in. der Periode zwischen Taktsignalen TP6 und TP7 auftreten. Wie in Fig. 12a gezeigt, wird ein Signal festgestellt, das einen Wert ¹¹I" darstellt. Die Taktsignale TP5 und TP6 ergeben den Zeitpunkt,In Fig. 12a, the record carrier 20 ** is shown, which is used in connection with the switching arrangement according to FIG. In this embodiment of the recording medium 20 ", each information signal is preceded by two clock signals. As in connection with the arrangement according to FIGS. 10a and 10, two separating symbol clock signals appear in front of the information content of the recording medium 20 ^'? and provided with a bracket and the designation S. The clock signals for the first information-receiving area are the clock signals TP3 and TP4 and the information area is defined as the area between the clock signals TP4 and TP5. As shown in Fig. 12a, If there is no information or no black bar at this point, the design is made such that there is a "0" in the recording medium at this point Information signals appear in the period between clock signals TP6 and TP7 As shown in Fig. 12a, wi rd detected a signal which represents a value ¹¹ I ". The clock signals TP5 and TP6 result in the time

009851/1577 _BAD oa _{009851/1577 BAD} or similar

30.1.1967 W/He K/pJanuary 30, 1967 W / He K / p

zu dem das Informationssignal 1-1 gesucht wird, und diesee Signal muß in der Periode zwischen Taktimpulsen TP6 und TP7 auftreten.to which the information signal 1-1 is searched, and this signal must occur in the period between clock pulses TP6 and TP7.

In Fig. 12 ist die Schaltanordnung zum Betreiben de· Aufzeichnungsträgers nach Fig. 12a gezeigt. Hierbei sind nur solche Elemente dargestellt\ die eine Änderung gegenüber der Anordnung nach Fig. 10 ergeben. Die übrigen Teile der Schaltanordnung sind ähnlich wie in Fig. 10 gezeigt. Der Ausgang der Spitzenanzeigevorrichtung 34 wird, wie in Verbindung nit Pig. 10, über die Leitungen 38 und 108 einer UND-Schaltung 1202 zugeführt. Diese UIID-Sehaltung weist einen einzigen Sperreingang auf, der durch den Ausgang der Steuerschaltung 90 erzielt wird. Der Auegang der UND-Schaltung 1202 wird über den Kondensator 1012 und die Diode 1014 an die Kippeingangskleme des Taktgeber-Plip-Flops 1056 geführt. Der T-Ausgang des Taktgeber-Flip-Flops 1056 wird an die Steuerschaltung 90 geführt, der Ausgang ISA als Sperreingang der UND-Schaltung 1202, und ferner als Eingang einer weiteren UND-Schaltung 1204 aufgegeben wird. Die UND-Schaltung 1204 nimmt an ihrer zweiten Eingangekleaae das Ausgangssignal aus der SpitzenanzeigeTorrichtung 34 über den Kondensator 1020 und die Diode 1022 auf.FIG. 12 shows the circuit arrangement for operating the recording medium according to FIG. 12a. Here, only those elements are shown \ which a change from the arrangement of FIG. 10 result. The remaining parts of the circuit arrangement are similar to those shown in FIG. The output of the tip indicator 34 is, as in connection with Pig. 10, via lines 38 and 108 to an AND circuit 1202. This UIID-Sehung has a single blocking input which is achieved by the output of the control circuit 90. The output of the AND circuit 1202 is fed via the capacitor 1012 and the diode 1014 to the Kippeingangskleme of the clock generator plip-flop 1056. The T output of the clock flip-flop 1056 is fed to the control circuit 90, the output ISA is applied as a blocking input of the AND circuit 1202, and furthermore as an input of a further AND circuit 1204. AND circuit 1204 receives the output from peak indicator gate 34 through capacitor 1020 and diode 1022 at its second input terminal.

Bei dieser Auslegung kann das erste Taktsignal einer beliebigen Gruppe von der Spitzenanzeigevorrichtung 34 durch die UND-Schaltung 1202 gelangen und das Taktgeber-Flip-Flop 1056 aus der Anfangestellung von f nach ? kippen, wobei Sie Steuerschaltung 90 alt dem LadeVorgang beginnt. Beim Anlegen des zweiten Taktsignales der Gruppe wird das Taktgeber-Flip-Flop 1056 von de« T-Zuetand in den T-Zustand zurückgeführt und die Steuerschaltung 90 kann da« Signal ISA erzeugen, so daß die UND-Schaltung 1202 gesperrt und die Aufnahme von weiteren Impulsen über das Taktgeber-Plip-Flop 1056 während der verstrichenen Zeit, die durchWith this design, the first clock signal can be any Group pass from the tip indicator 34 through the AND circuit 1202 and the clock flip-flop 1056 out of the Initial position from f to? tilt, taking control circuit 90 when the charging process begins. When the second clock signal of the group is applied, the clock flip-flop 1056 is T-state returned to the T-state and the control circuit 90 can then generate the ISA signal, so that the AND circuit 1202 blocked and the reception of further pulses via the clock-flip-flop 1056 during the elapsed time, which by

^{009851/1577009851/1577}

30.1.1967 W/He Μ/ρ 48751/30/1967 W / He Μ / ρ 4875

das Intervall zwischen den vorausgehenden Takteignalen entsteht, verhindert wird. Während dieser Zeitdauer wird ein aufgenommenes Informationssignal im Speicher-Flip-Flop 1006 aufgrund des Einganges ISA gespeichert, der der UND- Schaltung 1204 als Auslöseeingang aufgegeben wird. Das gleiche aufgenommene Signal kann das Kippen des Flip-Flop 1056 aufgrund der Sperrwirkung des Ausgangssignales ISA auf die UND-Schaltung 1202 nicht ermöglichen. Für jeden Satz von zwei Taktimpulsen wird somit ein Intervall durch.die Steuerschaltung 90 vorgesehen, nach welchem die Suche nach einem Signal durchgeführt wird. Wenn ein Signal festgestellt worden ist und es während der Zeitdauer der Unterbrechung der Steuerschaltung 90 ankommt, wird dieses Signal im Speicher-Flip-Flop gespeichert und später dem nicht dargestellten Speicherbauteil zugeführt. Dieses Signal ist jedoch nicht in der Lage, ein Kippen des Flip-Flops 1056 zu bewirken und es muß zuerst das nächste Taktsignal abgewartet werden, bevor der Betrieb fortgesetzt werden kann.the interval between the preceding beats is created, is prevented. During this period, a recorded Information signal stored in memory flip-flop 1006 due to input ISA, which is given to AND circuit 1204 as a trigger input. The same recorded signal can do not allow the toggling of the flip-flop 1056 due to the blocking effect of the output signal ISA on the AND circuit 1202. For each set of two clock pulses there is thus an interval durch.die control circuit 90 is provided, after which the search for a signal is carried out. When a signal is detected has been and it arrives during the duration of the interruption of the control circuit 90, this signal is stored in the memory flip-flop and later fed to the memory component, not shown. However, this signal is not in the Able to cause flip-flop 1056 to flip and it must first wait for the next clock signal before the Operation can continue.

003851/1877003851/1877

Claims (1)

• Ck • Ck 30. 1. 67 w/w ^{iJ M/p} 30. 1. 67 w / w ^{iJ M / p} PatentansprücheClaims 1. Verfahren zur Veränderung der Zeitdauer für die Abtastung der Signale einer Signalfolge mit veränderlicher Frequenz, dadurch gekennzeichnet, daß ein Signal der Signalfolge nach -einer Zeitdauer abgetastet wird, die proportional der verstrichenen Zeit zwischen zwei vorausgehenden Signalen der Signalfolge ist, welche eine bekannte Lagebeziehung zueinander haben, daß ein weiteres Signal der Signalfolge nach einer Zeitdauer proportional der Zeitdauer zwischen zwei vorausgehenden Signalen der Folge mit einer bekannten Lagebeziehung zueinander abge-tastet wird, wobei wenigstens eines der letzterwähnten beiden voraus-1. A method for changing the time period for the sampling of the signals of a signal sequence with variable frequency, characterized in that a signal of the signal sequence is sampled after -a time period which is proportional to the time elapsed between two preceding signals of the signal sequence, which has a known positional relationship have to each other that a further signal of the signal sequence is sampled after a time period proportional to the time period between two preceding signals of the sequence with a known positional relationship to each other, with at least one of the last two previously mentioned. gehenden Signale sich von den ersterwähnten vorausgehenden Signalen unterscheidet, und daß diese Schritte für zusätzliche Signale der Signalfolge, die abgetastet werden soll, wiederholt werden, wobei nur die Signale mit genauen Lagebeziehungen in bezug auf ihre beiden vorausgehenden Signale abgetastet werden.continuous signals being different from the first-mentioned previous signals, and that these steps are repeated for additional signals of the signal sequence, which is to be scanned, whereby only the signals with accurate positional relationships with respect to their two previous signals are sampled. 2. Verfahren zur Veränderung der Zeitdauer für die Abtastung der Signale einer Signalfolge mit veränderlicher Frequenz, dadurch gekennzeichnet ^ daß die verstrichene Zeitdauer zwischen zwei benachbarten Signalen der Signalfolge gemessen wird, daß das nächstfolgende Signal der Signalfolge nach einer Zeitdauer abgetastet wird, die proportional der verstrichenen Zeit ist, daß öle verstrichine Zeit zwischen dem nächstfolgenden Signal der Signalfolge und dem zweiten der beiden benachbarten Signale gemessen wird, daß ein weiteres nachfolgendes Signal der2. A method for changing the time period for the sampling of the signals of a signal sequence with variable frequency, characterized ^ that the elapsed time between two adjacent signals of the signal sequence is measured that the next signal of the signal sequence is sampled after a time period that is proportional to the elapsed Time is that the time elapsed between the next signal of the signal sequence and the second of the two adjacent signals is measured, that a further following signal of the 00S851/1577 bad QRIGrINAL00S851 / 1577 bad QRIGrINAL 30. 1. 67 W/W M/p 487530. 1. 67 W / W M / p 4875 Signalfolge nach einer Zeitdauer abgetastet wird, die proportional der verstrichenen Zeit zwischen dem nächstfolgenden Signal und dem zweiten der beiden benachbarten Signale ist, und daß diese Schritte für zusätzliche Signale der Signalfolge wiederholt werden.Signal sequence is sampled after a period of time that is proportional is the elapsed time between the next following signal and the second of the two adjacent signals, and that these steps are repeated for additional signals in the signal sequence. 3. Verfahren zum Wiederherstellen der Zeitbasis einer Signalfolge mit veränderlicher Frequenz, dadurch gekennzeichnet, daß die verstrichene Zeitdauer zwischen ersten und zweiten Signalen gemessen wird, die eine bestimmte LagebeZiehung zueinander aufweisen, daß die Signale der Signalfolge für ein drittes Signal nach einer Zeitdauer, die proportional der verstrichenen Zeit ist, abgetastet wird, daß die verstrichene Zeitdauer zwischen dem zweiten und dritten Signal gemessen wird, daß die Signale der Signalfolge für ein weiteres Signal der Signalfolge nach einer Zeitdauer, die proportional der verstrichenen Zeitdauer zwischen dem zweiten und dem dritten Signal ist, abgetastet wird, und daß diese Schritte durch die ganze Signalfolge wiederholt werden, wobei nur die Signale der Signalfolge abgetastet werden, die die gewünschte Lagebeziehung aufweisen, während alle anderen Signale in der Signalfolge zurückgewiesen werden.3. A method for restoring the time base of a signal sequence with variable frequency, characterized in that the elapsed time is measured between first and second signals which have a specific positional relationship to each other that the signals of the signal sequence for a third signal after a time period which is proportional the elapsed time, is sampled, that the elapsed time between the second and third signals is measured, that the signals of the signal sequence for a further signal of the signal sequence after a time period which is proportional to the elapsed time between the second and the third signal, is scanned, and that these steps are repeated through the entire signal sequence, only the signals of the signal sequence are scanned which have the desired positional relationship, while all other signals in the signal sequence are rejected. 4. Abtastschaltung zum Abtasten der Signale einer Signalfolge veränderlicher Frequenz, bei der Informations- und Hüeksetzslgnale in abwechselnder Folge angeordnet sind, wobei die Zeitdauer der Abtastung sich in Abhängigkeit von der verstrichenen Zeitdauer zwischen den vorausgehenden Informations- und Rüeksetzsignalsti der Fülge ändert, dadurch gekennzeichnet, daß eine Eingangaklemmenvorrichtung di® Informations- und Rücktetzsignslc einer4. Sampling circuit for sampling the signals of a signal sequence of variable frequency, in which the information and Hüeksetzslgnale are arranged in an alternating sequence, the duration of the sampling changes depending on the elapsed time between the preceding information and Rüeksetzsignalsti the compound, thereby marked eichnet that an input terminal device di® Informations- und Rücktetzsignslc one 00985t/1S7?00985t / 1S7? 30. 1. 67 W/W -O Μ/ρ 487530. 1. 67 W / W -O Μ / ρ 4875 Signalfolge mit veränderlicher Frequenz aufnimmt, daß eine erste Torschaltung mit der Lingangsklemmenvorrichtung gekoppelt ist, um die Informationssignale selektiv hindurchzugattern, daß eine zweite Torschaltung mit der Eingangsklemmenvorrichtung gekoppelt ist, um die Rücksetzsignale selektiv hindurchzugattern, daß eine Zeitsteuerung mit einem gesetzten Eingang und einem rückge3etzten Eingang vorgesehen ist, die mit der ersten Torschaltung gekoppelt ist, um deren Arbeitsweise zu steuern, daß eine erste Kopplungseinrichtung die erste Torschaltung mit dem gesetzten Eingang der Zeitsteuerung koppelt, daß eine zweite Kopplungseinrichtung die zweite Torschaltung mit dem rückgesetzten Eingang der Zeitsteuerung koppelt, daß die Zeitsteuerung eine Speicheranordnung aufweist, in der Signale gespeichert werden, die anlaufen, wenn die erste Torschaltung betätigt wird und die weiter Signale speichert, bis die zweite Torschaltung betätigt wird, daß die Speicheranordnung die gespeicherten Signale bei einer Betätigung der zweiten Torschaltung freigibt und ein Torsteuersignal für eine Zeitperiode erzeugt, die proportional der Zeitdauer zwischen der Betätigung der ersten und der zweiten Torschaltung ist, und daß das Torsteuersignal, das über die Kopplung, zwischen der Zeitateuervorrichtung und der ersten Torschaltung aufgegeben wird, eine Abtastung der Signalfolge über eine Periode verhindert, die von der verstrichenen Zeitdauer zwischen dem vorausgehenden Informationssignal und dem rückgesetzten Signal der Folge abhängt.Signal sequence with variable frequency picks up that a first gate circuit coupled to the input terminal device for selectively chattering the information signals through that a second gate circuit coupled to the input terminal device for selectively chattering through the reset signals, that a time control with a set input and a reset input is provided, which with the first gate circuit is coupled to control their operation, that a first coupling means the first gate circuit with the set input of the time control couples that a second coupling device, the second gate circuit with the reset The input of the timing control couples that the timing control has a memory arrangement in which signals are stored which start when the first gate circuit is actuated and which continue to store signals until the second gate circuit is actuated that the memory arrangement enables the stored signals upon actuation of the second gate circuit and generates a gating signal for a period of time that is proportional the period of time between the actuation of the first and the second gate circuit, and that the gate control signal that is over the coupling, between the timing device and the first Gate circuit is abandoned, the signal sequence is prevented from being sampled for a period that depends on the elapsed time between the preceding information signal and the reset signal of the sequence. 5. Abtastschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Speicheranordnung ein Kondensator ist, der geladen sind, wenn die erste Torschaltung betätigt wird, und dessen Entladung5. Sampling circuit according to claim 4, characterized in that the memory arrangement is a capacitor which is charged, when the first gate is operated and its discharge 009851/1577 _BA0 ORlOHNAU009851/1577 _B A0 ORlOHNAU %% 152A925152A925 30. 1. 67 W/W M/p 487530. 1. 67 W / W M / p 4875 eingeleitet wird, wenn die zweite Torschaltung betätigt wird.is initiated when the second gate circuit is operated. 6. Abtastschaltung nach A_nspruch 4, dadurch gekennzeichnet, daß die Speicheranordnung eine Induktivität ist, in der Strom gespeichert wird, wenn die erste Torschaltung betätigt wird, und deren gespeicherter Strom abklingen kann, wenn die zweite Torschaltung betätigt wird.6. A sampling circuit according _n demanding 4, characterized in that the memory arrangement is an inductance is stored in the current when the first gate circuit is operated, and the stored current can decay when the second gate circuit is operated. 7. Abtastschaltung zum Abtasten der Signale einer Signalfolge veränderlicher Frequenz, wobei die Abtastdauer sich in Abhängigkeit von der verstrichenen Zeitdauer zwischen den beiden vorausgehenden Signalen der Signalfolge ändert, dadurch gekennzeichnet, daß eine EingangsKlemmen-vorrichtung die Signale einer Signalfolge veränderlicher Frequenz aufnimmt, daß eine Torschaltung mit der Eingangsklemmenvorrichtung gekoppelt ist, um die Signale selektiv hindurchzugattern, daß eine Verteilervorrichtung mit zwei Ausgängen vorgesehen ist, die mit der Torschaltung gekoppelt ist, um die gegatterten Signale aufzunehmen und sie abwechselnd einem der Ausgänge aufzugeben, daß zwei Zeitsteuerungen vorgesehen sind, deren jede mit einem getrennten Verteilerausgang gekoppelt ist und beide mit der Gatterschaltung gekoppelt sind, um deren Arbeitsweise zu steuern, daß jede Zeitsteuerung eine Speicheranordnung aufweist, in der Signale für eine Zeitdauer gespeichert sind_? die gleich der Zeitdauer ist, in der dem zugeordneten Verteilerausgang ein Signal aufgegeben wird, daß die Speicheranordnung mit der Freigabe der gespeicherten Signale beginnt, sobald das Signal von dem zugeordneten Verteilerausgang entfernt ist und bewirk-;, daß die Zeitsteuerung einen Ausgang erzeu.ct. voh^:. "iL'-i -.'■ einschaltung ein i'i^na] von der· Mngangsklemme7. Sampling circuit for sampling the signals of a signal sequence of variable frequency, the sampling duration changing depending on the elapsed time between the two preceding signals of the signal sequence, characterized in that an input terminal device receives the signals of a signal sequence of variable frequency, that a gate circuit is coupled to the input terminal device to selectively chatter the signals through, that a distributor device having two outputs is provided which is coupled to the gate circuit to receive the gated signals and alternately apply them to one of the outputs, that two timers are provided, each with is coupled to a separate distributor output and both are coupled to the gate circuit to control the operation thereof, so that each timing control has a memory arrangement in which signals are stored for a period of time _? which is equal to the period of time in which a signal is given to the assigned distributor output that the memory arrangement begins to release the stored signals as soon as the signal is removed from the assigned distributor output and causes the timing control to generate an output. voh ^ :. "iL'-i -. '■ switch on a i'i ^ na] from the input terminal 00985Ί/157700985Ί / 1577 BAD ORIGINALBATH ORIGINAL 30. ι. 67 w/w &τ _Μ/ρ ₄₈₇₅ 30. ι. 67 w / w & τ _Μ / ρ ₄₈₇₅ in den Verteiler nur gattern kann, wenn beide Zeitsteuerungen keine Ausgänge erzeugen, daß ein erstes Signal der Signalfolge mit veränderlicher Frequenz in eine erste der beiden Zeitsteuerungen gelangt, um mit der Speicherung der Signale in der Speicheranordnung zu beginnen, daß das nächstfolgende Signal in der Folge in die zweite Zeitsteuerung eingeführt wird, damit mit der Speicherung der Signale in der Speicheranordnung begonnen wird und die Speicherung beendet sowie die Freigabe der gespeicherten Signale in der Speicheranordnung der ersten Zeitsteuerung eingeleitet wird, wobei die Größe des von der Speicheranordnung der ersten Zeitsteuerung gespeicherten Signales proportional der Zeitdauer zwischen den letzten beiden vorausgehenden Signalen der Signalfolge ist, und das Gattern weiterer Signale der Signalfolge verhindert wird, bis die Freigabe der gespeicherten Signale durch die Speicheranordnung der ersten Zeitsteuerung abgeschlossen ist, während die Abtastdauer eines jeden aufeinanderfolgenden Signales der Folge von der Zeitdauer abhängt, die zwischen den beiden vorausgehenden Signalen der Folge verstrichen ist.can only gate into the distributor if both time controls no outputs produce a first signal of the variable frequency signal sequence in a first of the two timers arrives to begin with the storage of the signals in the memory arrangement that the next signal in the sequence is introduced into the second timing control so that the storage of the signals in the memory arrangement begins and the storage is ended and the stored signals are released in the memory arrangement of the first time control is initiated, the size of the signal stored by the memory arrangement of the first timing control being proportional the length of time between the last two preceding signals in the signal sequence, and the gating of further signals Signal sequence is prevented until the release of the stored signals by the memory arrangement of the first time control is completed is, while the sampling period of each successive signal of the sequence depends on the period of time between the two preceding signals in the sequence has elapsed. 8. Abtastschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Speicheranordnung ein Kondensator ist, der über eine Zeitperiode aufgeladen wird, welche gleich der Zeitdauer ist, über die dem zugeordneten Verteilerausgang ein Signal aufgegeben wird, und <ier sich bei der Entfernung des Signale« aus dem zugeordneten Verteilerauegang zu entladen beginnt.8. sampling circuit according to claim 7, characterized in that the Storage arrangement is a capacitor which is charged over a period of time which is equal to the period of time over which the assigned distributor output a signal is given up, and <ier when the signal is removed from the assigned Distribution outlet begins to discharge. 9. Abtastschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Speicheranordnung eine Induktivität ist, die einen Stron eine9. sampling circuit according to claim 7, characterized in that the Storage arrangement is an inductance that has a current 009851/1577 _{0BlelNAUfiSPECTED} 009851/1577 _{0BlelNAUfiSPECTED} 30. 1. 67 W/W OO _M/p ₄₈₇₅ 30. 1. 67 W / W OO _M / p ₄₈₇₅ Zeitdauer lang speichert, welche gleich der Zeitdauer ist, über die ein Signal dem Verteilerausgang aufgegeben wird, wobei der gespeicherte Strom bei einer Entfernung des Signales aus dem zugeordneten Verteilerausgang abzuklingen beginnt.Saves a period of time which is equal to the period of time over which a signal is given to the distributor output, the stored current begins to decay when the signal is removed from the assigned distributor output. 10. Abtastschaltung nach Anspruch 7, dadurch gekennzeichnet, daß der Verteiler ein Flip-Flop mit zwei stabilen Zuständen ist, das bei jedem gegatterten Signal in der Weise betätigt wird, daß es sich von einem stabilen Zustand in den anderen stabilen Zustand lädt, und das ein Signal auf einem der beiden Ausgänge entsprechend dem vom Flip-Flop eingenommenen stabilen Zustand ergibt.10. Sampling circuit according to claim 7, characterized in that the Distributor is a flip-flop with two stable states that is actuated for each gated signal in such a way that it is from one stable state to the other stable state, and that loads a signal on one of the two outputs accordingly the stable state assumed by the flip-flop results. 11. Abtastschaltung nach Anspruch 8, dadurch gekennzeichnet, daß der11. Sampling circuit according to claim 8, characterized in that the Verteiler ein Flip-Flop mit zwei stabilen Zuständen ist, das vonDistributor is a two stable state flip-flop, that of sich jedem gegatterten Signal in der Weise betätigt wird, daß es/von einem stabilen Zustand in den anderen stabilen Zustand lädt,u. das ein Signal auf einem der beiden Ausgänge entsprechend dem stabilen Zustand, den das Flip-Flop einnimmt, ergibt.each gated signal is actuated in such a way that it / from loads one stable state into the other stable state, u. the a signal on one of the two outputs corresponding to the stable state assumed by the flip-flop results. 12. Abtastschaltung nach Anspruch 11, dadurch gekennzeichnet, daß eine Spitzenanzeigeschaltung zwischen die Eingangsklemmenvorrichtung und die Torschaltung eingekoppelt ist, damit Signale der Torschaltung aufgegeben, werden, die vorgegebenen Amplitudenbedingungen entsprechen.12. A sampling circuit according to claim 11, characterized in that a peak display circuit between the input terminal device and the gate circuit is coupled so that signals from the gate circuit are given up, the predetermined amplitude conditions correspond. 13· Abtastschaltung nach Anspruch 12, dadurch gekennzeichnet, daß eine Trenneymbol-Anzeigevorrichtung zur Identifizierung eines Anlauf-Trenneymbolsignalschemae der Signalfolge vorgesehen ist,13 · Sampling circuit according to Claim 12, characterized in that a separator symbol indicator for identifying a Start-up separating symbol signal schemes for the signal sequence are provided, , die zwischen die Zeitsteuerung und die Torschaltung eingekoppeltthat are coupled between the time control and the gate circuit 009851/1577009851/1577 30. 1. 67 W/V ^JJ M/p 487530. 1. 67 W / V ^YY M / p 4875 ist, um die Betätigung der Torschaltung solange zu verhindern, bis das Anlauf-TrennsymbolSignalschema angezeigt ist.is to prevent the gate circuit from being operated until the start-up separator symbol and signaling scheme is displayed. 14. Abtastschaltung nach Anspruch 13, dadurch gekennzeichnet, daß eine Abfall-Anzeigevorrichtung mit der Spitzenanzeigevorrichtung zur Anzeige des Fehlens eines Ausganges aus der Spitzenanzeigevorrichtung innerhalb einer vorbestimmten Periode vorgesehen ist, wcbci das Fehlen eines Ausganges das Fehlen geeigneter Signale an dtr Eingangsklemme anzeigt, und daß die Abfall-Anzeigevorrichtung mit dem Ilip-Flop gekoppelt ist, um einen weiteren Betrieb des Flip-Flcpa zu verhindern und dieses in den anfänglichen stabilen Zustand rückzusetzen.14. Scanning circuit according to claim 13, characterized in that a waste display device with the tip display device is provided for indicating the absence of an output from the peak indicating device within a predetermined period, wcbci the lack of an output indicates the lack of suitable signals at the input terminal, and that the waste indicator is coupled to the Ilip-Flop in order to prevent further operation of the Flip-Flcpa and this in the initial stable Reset state. 15. Abtastschaltung nach Anspruch 14, dadurch gekennzeichnet, daß eine Warnvorrichtung mit der Abfall-Anzeigevorrichtung gekoppelt ist, und daß die Warnvorrichtung durch die Betätigung der Abfall-Anzeigevorrichtung gleichzeitig mit dem Rücksetzen des Flip-Flops betätigt wird.15. Sampling circuit according to claim 14, characterized in that a warning device is coupled to the garbage indicator, and that the warning device is activated by the actuation of the garbage indicator is operated at the same time as resetting the flip-flop. 16. Verfahren zur Veränderung der Abtastdauer der Signale einer Signalfolge veränderlicher Frequenz, dadurch gekennzeichnet, daß der Spitzenwert eines jeden Signales der Signalfolge bestimmt wird, daß die Zeit gemessen wird, die zwijchen den Spitzenwerten zweier benachbarter Signale der Signalfolgen verstrichen ist, daß der Spitzenwert des nächstfolgenden Signales der Eignalfolge nach einer Zeit proportional der verstrichenen Zeitdauer abgetastet wird, daß die verstrichene Zeit zwischen dem Spitzenwert den nächstfolgenden Signales der Signalfolgc- und dein Spitzenwert d-:5 ₍>"ίΐΊ:Γ. Signale? der beiden b» r. a -hbarten Signale _;-r m·;»;=·;¹.16. A method for changing the sampling duration of the signals of a signal sequence of variable frequency, characterized in that the peak value of each signal of the signal sequence is determined that the time is measured that has elapsed between the peak values of two adjacent signals of the signal sequences that the peak value of the The next following signal of the Eignalsequence is sampled after a time proportional to the elapsed period of time that the elapsed time between the peak value of the next following signal the signal sequence and your peak value d-: 5 ₍ >"ίΐΊ: Γ. Signals? of the two b» r. a -habled signals _; -rm ·; »; = ·; ¹ . 0 0 9 8 5 1/15 7 70 0 9 8 5 1/15 7 7 BADBATH I >J L· H «-» C, I > JL · H «-» C, SO 30. 1. 67 W/W ^v M/p 4875SO 30. 1. 67 W / W ^v M / p 4875 wird, daß ein weiteres nachfolgendes Signal der Signalfolge nach einer Zeitdauer abgetastet wird, die proportional der Zeit ist, die zwischen dem nächstbenachbarten und dem zweiten der beiden benachbarten Signale verstrichen ist, und daß diese Schritte für jedes Signal der Signalfolge wiederholt werden,that a further subsequent signal of the signal sequence after a period of time proportional to the time elapsed between the nearest neighbor and the second of the two adjacent signals have elapsed, and that these steps are repeated for each signal in the signal sequence, 17. Verfahren zur Veränderung der Abtastdauer von Signalen einer Signalfolge mit veränderlicher Frequenz, dadurch gekennzeichnet, daß die verstrichene Zeitdauer zwischen zwei benachbarten Taktgebersignalen der Signalfolge gemessen wird, daß das nächstfolgende Inforraationssignal der Signalfolge nach einer Zeitperiode abgetastet wird, die proportional der verstrichenen Zeitdauer ist, daß die verstrichene Zeitdauer zwischen dem nächstfolgenden Taktgebersignal der Signalfolge und dem zweiten der beiden benachbarten Taktgebersignale gemessen wird, daß ein weiteres nachfolgendes Informationssignal der Signalfolge nach einer Zeit" Periode proportional der verstrichenen Zeitdauer zwischen dem nächstfolgenden Taktgebersignal und dem zweiten der beiden benachbarten Taktgebersignale abgetastet wird, und daß diese Schritte für zusätzliche Signale der Signalfolge wiederholt werden.17. A method for changing the sampling duration of signals of a signal sequence with a variable frequency, characterized in that the elapsed time between two adjacent clock signals of the signal sequence is measured that the next information signal of the signal sequence is sampled after a time period which is proportional to the elapsed time, that the elapsed time between the next following clock signal of the signal sequence and the second of the two adjacent clock signals is measured, that a further subsequent information signal of the signal sequence proportional to the elapsed time between the next following clock signal and the second of the two adjacent clock signals is sampled after a time "period, and that these steps are repeated for additional signals in the signal sequence. 18. Verfahren sur Veränderung der Abtastdauer der Signale einer Signalfolge veränderlicher Frequenz, dadurch gekennzeichnet, daß die verstrichene Zeitdauer zwischen zwei benachbarten Taktgebersignalon der Signalfolge gemessen wird, daß das nächstfolgende Informationssignal der Signalfolge nach einer Zeitperiode proportional der verstrichenen Zeitdauer abgetastet wird, daß die verstrichene Zeltdauer zwischen zwei weiteren benachbarten Taktgebersignaler: der Signalfolge gemessen wird, daß das nächstfolgende18. Procedure for changing the sampling duration of the signals in a signal sequence variable frequency, characterized in that the elapsed time between two adjacent clock signal on the signal sequence is measured that the next following information signal is proportional to the signal sequence after a period of time the elapsed time is sampled that the elapsed time between two further adjacent clock signals: the signal sequence is measured that the next following 009851/1577009851/1577 30. 1. 67 W/V/ ο« Μ/ρ 487530. 1. 67 W / V / ο «Μ / ρ 4875 Informationssignal der Signalfolge nach einer Zeitperiode proportional der verstrichenen Zeitdauer zwischen zwei weiteren benachbarten Taktgebersignalen abgetastet wird, und daß diese Schritte für zusätzliche Signale der Signalfolge wiederholt werden.Information signal proportional to the signal sequence after a period of time the elapsed time between two further adjacent clock signals is sampled, and that this Steps are repeated for additional signals in the signal sequence. 19· Abtastachaltanordnung zur Abtastung der Signale einer Signalfolge veränderlicher Frequenz, wobei die Signalfolge Informations- und Rücksetzsignale aufweist, die in abwechselnder Folge angeordnet sind, und wobei die Abtastdauer sich in Abhängigkeit von der verstrichenen Zeitdauer zwischen den vorausgehenden Informationsund Rücksetzsignalen der Signalfolge ändert, gekennzeichnet durch eine Eingangsschaltung zur Aufnahme der Signale einer Signalfolge veränderlicher Frequenz, einen Speicherkondensator, eine erste Anzeigevorrichtung, die mit der Eingangssehaltung gekoppelt ist und eine Anzeige ergibt, wenn die Signale sich in einer ersten Polaritätsrichtung bewegen, wobei die erste Anzeigevorrichtung ferner auch mit dem Speicherkondensator gekoppelt ist, um den Kondensator in einer ersten Richtung in Übereinstimmung mit der Zeitdauer zu laden,ander die Signale sich in der ersten Polaritätsrichtung bewegen, eine zweite Anzeigevorrichtung, die mit der Eingangsschaltung gekoppelt ist, um eine Anzeige zu erhalten, wenn die Signale sich in einer zweiten Polaritätsrichtung bewegen, wobei die zweite Anzeigevorrichtung ebenfalls mit dem Speicherkondensator gekoppelt ist, um den Kondensator in einer zweiten Richtung in Jbereinstimmung mit der Zeitdauer zu laden, in der diese Signale sich in der zweiten Polaritätsrichtung bewegen, eine dritte Anzeigevorrichtung, die mit dem Kondensator gekoppelt ist, um die im Kondensator gespeicherte Ladung festzustellen und einen Ausgang zu erzeugen, wenn die gespeicherte Ladung KuIl ist;19 · Sampling switching arrangement for sampling the signals of a signal sequence of variable frequency, the signal sequence having information and reset signals which are arranged in an alternating sequence, and the sampling duration changes depending on the elapsed time between the preceding information and reset signals of the signal sequence, characterized by an input circuit for receiving the signals of a signal sequence of variable frequency, a storage capacitor, a first display device coupled to the input port and providing an indication when the signals move in a first polarity direction, the first display device further also being coupled to the storage capacitor to charge the capacitor in a first direction in accordance with the length of time the signals travel in the first polarity direction, a second display device coupled to the input circuit for e to obtain an indication when the signals are moving in a second polarity direction, the second display device also being coupled to the storage capacitor to charge the capacitor in a second direction in accordance with the length of time that these signals are moving in the second polarity direction move, a third indicator coupled to the capacitor for detecting the charge stored in the capacitor and producing an output when the stored charge is KuIl; 0 0 9 8 51/15 7 70 0 9 8 51/15 7 7 I b ^ 4I b ^ 4 30. 1. 67 W/W ££. M/p 487530. 1. 67 W / W ££. M / p 4875 eine erste Ausgangsvorrichtung, die mit der ersten und dritten Anzeigevorrichtung gekoppelt ist, um ein erstes Ausgangssignal zu erzeugen, das ein erstes Polaritätssignal nur anzeigt, wenn die Kondensatorladung Null ist; eine zweite Ausgangsvorrichtung, die mit der zweiten und dritten Anzeigevorrichtung gekoppelt ist, um ein zweites Ausgangssignal zu erzeugen, das ein zweites Polaritätssignal nur dann anzeigt, wenn die Kondensatorladung Null ist; und eine dritte Ausgangsvorrichtung, die mit der ersten und zweiten Ausgangsvorrichtung gekoppelt ist, um ein drittes Ausgangssignal am Ende entweder des ersten oder des zweiten Ausgangssignales zu erzeugen, eine Eingabeanechlußvorrichtung, die mit der dritten Ausgangsvorrichtung gekoppelt ist, um dritte Signale aufzunehmen, welche abwechselnd die Informations- und Rücksetzsignale anzeigen; eine erste Torschaltung, die mit der Eingabeanschlußvorrichtung gekoppelt ist_r um die Informationssignale selektiv hindurchzugattern; eine zweite Torschaltung, die mit der Eingabeanschlußvorrichtung gekoppelt ist, um die Rücksetzsignale selektiv hindurchzugattern, eine Takteteuerung mit einem gesetzten Eingang und einem rückgesetzten Eingang und einer Ankopplung an die erste Torschaltung zur Steuerung ihrer Arbeitsweise; eine erste Kopplungsvorrichtung, die die erste Torschaltung mit dem gesetzten Eingang der Takteteuerung koppelt, eine zweite Kopplungsvorrichtung, die die zweite Torschaltung mit dem rückgesetzten Eingang der Taktsteuerung koppelt, wobei die Taktsteuerung eine Speichervorrichtung aufweist, in öer Signale gespeichert sind, welche anlaufen, wenn die erste Torschaltung betätigt wird, und welche Signale weiter speichert, Ms die zweite 'Torschaltung betätigt wird, und fixe die gespeicherten Signale bei einer Betätigung der zweiten Torschaltung freigibt und ein Torsteuersignala first output device coupled to the first and third display devices for generating a first output signal indicative of a first polarity signal only when the capacitor charge is zero; a second output device coupled to the second and third display devices for generating a second output signal indicative of a second polarity signal only when the capacitor charge is zero; and a third output device coupled to the first and second output devices for generating a third output signal at the end of either the first or the second output signal, an input port device coupled to the third output device for receiving third signals which alternate the Display information and reset signals; a first gate coupled to the input terminal _device for selectively chattering the information signals therethrough; a second gate circuit coupled to the input terminal device for selectively chattering through the reset signals, a clock controller having a set input and a reset input and a coupling to the first gate circuit for controlling its operation; a first coupling device which couples the first gate circuit to the set input of the clock control, a second coupling device which couples the second gate circuit to the reset input of the clock control, the clock control having a memory device in which signals are stored which start when the first gate circuit is actuated, and which further stores signals, Ms the second gate circuit is actuated, and fixe the stored signals when the second gate circuit is actuated and releases a gate control signal 009851/1577009851/1577 67 V//W ί>£ Μ/ρ 487567 V // W ί> £ Μ / ρ 4875 iibtr tine Zeitperiode erzeugt, die proportional der Zeit zwischen der Bttatigunc der ersten und der zweiten Torschaltung ist, und wobei das Torsteuersignal, das über die Kopplung zwischen der Taktsteuerung und der ersten Torschaltung in die erste Torschaltung eingeführt wird, die Abtastung der Signalfolge für eine Periode verhindert, die von der Zeit abhängt, die zwischen dem vorausgehenden Informationssignal und dem Rücksetzsignal der Signalfolge verstrichen ist.iibtr creates a period of time proportional to the time between is the Bttatigunc of the first and the second gate circuit, and wherein the gate control signal which is generated via the coupling between the clock control and the first gate circuit in the first gate circuit is introduced, prevents the sampling of the signal sequence for a period which depends on the time between the previous information signal and the reset signal of the signal sequence has elapsed. Jj. Abtastschaltung zur Abtastung der Signale einer Signalfolge veränderlicher Frequenz, wobei die Abtastdauer sich entsprechend der Seitdauer ändert, die zwischen zwei vorausgehenden Signalen der Signalfolge verstrichen ist, gekennzeichnet durch eine Eingangsschaltung zur Aufnahme der Signale einer Signalfolge veränderlicher Frequenz, einen Speicherkondensator, eine erste Anzeigevorrichtung, die mit der Eingangsschaltung gekoppelt ist und eine Anzeige ergibt, wenn die Signale sich in einer ersten Polaritätsrichtung bewegen, wobei die erste Anzeigevorrichtung ferner auch mit dem Speicherkondensator gekoppelt ist, um den Kondensator in einer ersten Richtung in Übereinstimmung mit der Zeitdauer zu laden, in der die Signale sich in der ersten Polaritätsrichtung bewegen, eine zweite Anzeigevorrichtung, die mit der Eingangsschaltung gekoppelt ist, um eine Anzeige zu erhalten, wenn die Signale sich in einer zweiten Polaritäterichtung bewegen, wobei die zweite Anzeigevorrichtung ebenfalls mit dem Speicherkondensator gekoppelt ist, um den Kondensator in einer zweiten Richtung in Übereinstimmung mit der Zeitdauer zu laden, in der diese Signale sich in der zweiten Polaritatsrichtung bewegen, eine dritte Anzeigevorrichtung, die mit dem Kondensator gekoppelt ist, um die im Kondensator gespeicherte Ladung festzustellen undYy. Sampling circuit for sampling the signals of a signal sequence of variable frequency, the sampling duration changing according to the length of time that has elapsed between two preceding signals of the signal sequence, characterized by an input circuit for receiving the signals of a signal sequence of variable frequency, a storage capacitor, a first display device which is coupled to the input circuit and provides an indication when the signals move in a first polarity direction, the first display device also being coupled to the storage capacitor to charge the capacitor in a first direction in accordance with the length of time the Signals move in the first polarity direction, a second display device coupled to the input circuit for receiving an indication when the signals move in a second polarity direction, the second display device also connected to the Storage capacitor is coupled to charge the capacitor in a second direction in accordance with the length of time these signals travel in the second polarity direction, a third indicator coupled to the capacitor to determine the charge stored in the capacitor and 009851/1577 bad009851/1577 bath 30. 1. 67 W/W rf _M/p30. 1. 67 W / W rf _M / p •einen Ausgang zu erzeugen, wenn die gespeicherte Ladung Null ist: eine erste Ausgangsvorrichtung, die mit der ersten und dritten Anzeigevorrichtung gekoppelt ist, um ein erstes Ausgangssignal zu erzeugen, das ein erstes Polaritätssignal nur anzeigt, wenn die Kondensatorladung Null ist; eine zweite Ausgangsvorrichtung, die mit der zweiten und dritten Anzeigevorrichtung gekoppelt ist, um ein zweites Ausgangssignal zu erzeugen, das ein zweites Polaritätssignal nur dann anzeigt, wenn die Kondensatorladung Null ist; und eine dritte Ausgangsvorrichtung, die mit der ersten und der zweiten Ausgangsvorrichtung gekoppelt ist, damit ein drittes Ausgangssignal am Ende entweder des ersten oder des zweiten Ausgangssignales erzeugt wird, wobei die liingabeanschlußvorrichtung mit der dritten Ausgangsvorrichtung zur Aufnahme der dritten Signale gekoppelt ist, eine Torschaltung, die mit der Eingabeanschlußvorrichtung gekoppelt ist, um die Signale selektiv hindurchzugattern, eine Verteilervorrichtung mit zwei Ausgängen, die mit der Gatterschaltung gekoppelt ist, um die gegatterten Signale aufzunehmen und sie abwechselnd einem der beiden Ausgänge aufzugeben; und zwei Taktsteuerungen, deren jede mit einem getrennten Verteilerauegang gekoppelt ist und die beide mit der Torschaltung gekoppelt sind, um die Arbeitsweise zu steuern; ferner dadurch gekennzeichnet, daß jede Zeitsteuerung eine Speichervorrichtung aufweist, in der die Signale über eine Periode von zwei gleich der Zeitdauer, während der dem zugeordneten Verteilerausgang ein• generate an output when the stored charge is zero: a first output device coupled to the first and third display devices for providing a first output signal generate indicative of a first polarity signal only when the capacitor charge is zero; a second output device that is coupled to the second and third display devices for generating a second output signal having a second polarity signal only shows when the capacitor charge is zero; and a third output device associated with the first and the second output device is coupled to provide a third output signal at the end of either the first or the second output signal is generated, wherein the input connection device with the third output device for receiving the third signals is coupled, a gate circuit coupled to the input terminal device for selectively chattering the signals therethrough, a two output distribution device coupled to the gate circuit for receiving the gated signals and alternately give them up to one of the two exits; and two clock controls, each of which is coupled to a separate distribution output and both of which are coupled to the gate circuit are to control the operation; further characterized in that each timing controller is a memory device in which the signals over a period of two equal to the time duration during which the associated distributor output is a werden diewill the Signal aufgegeben wird gespeichert/und/mit der Freigabe der gespeicherten Signale beginnt, sobald das Signal von dem zugeordneten Verteilerausgang entfernt wird und bewirkt, daß die Zeitsteuerung einen Ausgang erzeugt, daß die Torschaltung ein Signal aus dem Eingangsanschluß an den Verteiler nur dann geben kann,Signal abandoned is saved / and / with the release of the saved Signals begins as soon as the signal is removed from the associated distributor output and causes the timing generates an output so that the gate circuit can only give a signal from the input terminal to the distributor 009851/1677009851/1677 30. 1. 67 W/W (ξ. Μ/Ρ 4Θ7530. 1. 67 W / W (ξ. Μ / Ρ 4Θ75 wenn die beiden Zeitsteuerungen die Ausgänge nicht erzeugen, daß ein erstes der Signale der Signalfolge veränderlicher Frequenz in eine erste der beiden Zeitsteuerungen eingeführt wird, damit die Speicherung der Signale in der Speichervorrichtung eingeleitet wird, daß das nächstfolgende Signal in der Signalfolge in die zweite der beiden Zeitsteuerungen eingeführt wird, um mit der Speicherung von Signalen in der Speichervorrichtung zu beginnen und die Speicherung zu beenden sowie die Freigabe der gespeicherten Signale in der Speichervorrichtung der ersten Taktsteuerung einzuleiten, daß die Größe des von der Speichervorrichtung der ersten Zeitsteuerung gespeicherten Signales proportional der Zeitdauer zwischen den letzten beiden vorausgehenden Signalen der Signalfolge ist, wobei das Gattern weiterer Signale der Signalfolge verhindert wird, bis die Freigabe der gespeicherten Signale durch die Speichervorrichtung der ersten Zeitsteuerung abgeschlossen ist, wobei die Abtastdauer eines jeden aufeinanderfolgenden Signales der Signalfolge von der Zeitdauer abhängt, die zwischen zwei vorausgehenden Signalen der Signalfolge verstrichen ist.if the two timers fail to produce the outputs, that a first of the signals of the variable frequency signal sequence is introduced into a first of the two timing controls to initiate the storage of the signals in the memory device is that the next signal in the signal sequence is introduced into the second of the two timing controls in order to match the To begin storing signals in the storage device and to end storing and releasing the stored ones Initiate signals in the memory device of the first clock control that the size of the memory device of the first time control stored signal proportional to the length of time between the last two previous signals of the signal sequence, the gating of further signals in the signal sequence is prevented until the stored ones are released Signals through the storage device of the first timing control is completed, the sampling duration of each successive Signal of the signal sequence depends on the length of time that elapsed between two preceding signals of the signal sequence is. 21. Abtastschaltung zur Bestimmung der Polarität und maximalen Amplitude eines jeden Signales einer Signalfolge mit veränderlicher Frequenz, gekennzeichnet durch eine Eingangsschaltung zur Aufnahme der Signale einer Signalfolge veränderlicher Frequenz, einen Speicherkondensator, eine erste Anzeigevorrichtung, die mit der Eingangsschaltung gekoppelt ist, damit eine Anzeige erhalten wird, wenn die Signale sich in einer ersten Polaritätsrichtung bewegen, wobei die erste Anzeigevorrichtung auch mit dem Speicherkondensator zur Ladung des Kondensators in einer21. Sampling circuit for determining the polarity and maximum amplitude of each signal of a signal sequence with variable frequency, characterized by an input circuit for receiving the signals of a signal sequence of variable frequency, a storage capacitor, a first display device which is coupled to the input circuit to receive a display when the signals move in a first polarity direction, the first display device also using the storage capacitor for charging the capacitor in one 009851/1577009851/1577 30. 1. 67 W/W M/p 487530. 1. 67 W / W M / p 4875 ersten. Richtung entsprechend der Zeitdauer gekoppelt ist, während der sich die Signale in der ersten Polaritätsrichtung bewegen, eine zweite Anzeigevorrichtung, die mit der Eingangsschaltung gekoppelt ist, damit eine Anzeige erhalten wird, wenn die Signale sich in einer zweiten Polaritätsrichtung bewegen, wobei die zweite Anzeigevorrichtung ebenfalls mit dem Speicherkondensator zur Aufladung des Kondensators in einer zweiten Richtung entsprechend der Zeitdauer gekoppelt wird, während der die Signale sich in der zweiten Polaritätsrichtung bewegen, eine dritte Anzeigevorrichtung, die mit ä&m Kondensator gekoppelt ist, um die im Kondensator gespeicherte Ladung festzustellen und einen Ausgang zu erzeugen;, wenn, die gespeicherte Ladung Null ist, eine erste Ausgang svor richtung, die mit der ersten und dritten Anzeigevorrichtung gele:: pelt ist, um ein erstes Ausgangösignal zu erzeugen, das -siu eistee F&I&ritätesignal nur anzeigt, wenn die Kondensatorla- £ur.g FuIj igt» eine zweite Ausgangs vorrichtung, die mit der zweiten und dritten Anzeigevorrichtung gekoppelt ist, damit ein zweites Ausgangseignal erzeugt wird, das ein zweites Polaritätssignal nur anzeigt, wenn die Kondensatorladung Null ist, und eine dritte Ausgangsvorrichtung, die mit der ersten und zweiten Ausgangsvorrichtung gekoppelt ist, damit ein drittes Ausgangssignal bei Beendigung entweder äes ersten oder des zweiten Ausgangssignales erzeugt wird.first. Direction corresponding to the length of time during which the signals move in the first polarity direction, a second display device, which is coupled to the input circuit, so that an indication is obtained when the signals move in a second polarity direction, the second display device also is coupled to the storage capacitor for charging the capacitor in a second direction corresponding to the time period during which the signals travel in the second polarity direction, a third display device that is coupled with ä & m capacitor to the energy stored in capacitor charge to determine and output to generate ;, if the stored charge is zero, the direction of a first output svor that gels with the first and third display device :: is pelt to produce a first Ausgangösignal that -siu eistee F & I & ritätesignal only indicates when the Kondensatorla- £ ur.g FuIj igt »a second exit advance Attention coupled to the second and third display devices to generate a second output signal indicating a second polarity signal only when the capacitor charge is zero and a third output device coupled to the first and second output devices to give a third is output signal generated at the completion of either äes first or the second output signal. 22, Abtastschaltung naeh itespraeii, 17, öaiuren gekennzeichnet, daß die erste um! ais 3Bwe:ir-~ Aar'iigc-vorrichtung Emitterverstärkerschaltungen &ur -λ ;iü:-}ri4?ig ilss Xturohflueses eines hob-tn Ladestromes über einen fc.'.T-Vi·-^ Frequenzbereich eier?" ?Λ$ν-Μ~\ζ einer Signalfolge mit ve;i-iii:.-3erli-;;}.:i-3r Frecpieiis sinä»22, sampling circuit naeh itespraeii, 17, öaiuren marked that the first order! ais 3Bwe: ir- ~ Aar'iigc-device emitter amplifier circuits & ur -λ; iü: -} ri4? ig ilss Xturohflueses a hob-tn charging current over a fc. '. T-Vi · - ^ frequency range egg? " ? Λ $ ν -Μ ~ \ ζ a signal sequence with ve; i-iii: .- 3erli - ;;} .: i-3r Frecpieiis sinä » D098S1/1S??D098S1 / 1S ?? 30. 1. 67 W/W ^s<t M/p 487530. 1. 67 W / W ^{s <} t M / p 4875 Γ". Abtastschaltung nach Anspruch 22, dadurch gekennzeichnet, daß die erste Ausgangsvorrichtung eine Emitterfolgeschaltung ist.Γ ". Sampling circuit according to Claim 22, characterized in that the first output device is an emitter follower. 24. Abtastschaltung nach Anspruch 23, dadurch gekennzeichnet, daß die zweite Ausgangsvorrichtung eine gewöhnliche Emitterschaltung ist.24. Sampling circuit according to claim 23, characterized in that the second output device is an ordinary emitter circuit is. 25. Abtastschaltung nach Anspruch 24, dadurch gekennzeichnet, daß die dritte Ausgangsvorrichtung eine logische ODER-Torschaltung ist.25. Sampling circuit according to claim 24, characterized in that the third output device is a logical OR gate circuit is. 26. Abtastschaltung zum Abtasten der Signale einer Signa^folge mit veränderlicher Frequenz, wobei die Signalfolge Informations- und Takteignale in einander abwechselnder Folge aufweist, wobei die Taktsignale gleichförmig längs der Signalfolge versetzt eind und die Abtastdauer sich entsprechend der Zeitdauer verändert, die zwischen den vorausgehenden zwei benachbarten Taktsignalen der Signalfolge verstreicht, gekennzeichnet durch eine Eingabeanschlußvorrichtung zur Aufnahme der Signale einer Signalfolge veränderlicher Frequenz, eine erste Gatterschaltung, die mit der Eingabeanschlußvorrichtung gekoppelt ist, um selektiv die Signale hindurchzugattern, eine Verteilervorrichtung mit zwei Auegängen, die mit der ersten Gatterschaltung zur Aufnahme der gegatterten Signale und zur abwechselnden Abgabe an einen der Ausgänge gekoppelt ist, zwei Zeitsteuerschaltungen, deren jede mit einem getrennten Verteilerausgang gekoppelt ist und die beide mit der ersten Gatterschaltung zur Steuerung ihrer Arbeitsweise gekoppelt sind, ferner dadurch gekennzeichnet, daß jede Zeitsteuerung eine26. Sampling circuit for sampling the signals of a signal sequence with variable frequency, the signal sequence having information and clock properties in an alternating sequence, the clock signals being uniformly offset along the signal sequence and the sampling duration changing according to the duration between the preceding ones two adjacent clock signals of the signal sequence elapses, characterized by an input connection device for receiving the signals of a signal sequence of variable frequency, a first gate circuit which is coupled to the input connection device to selectively chatter through the signals, a distribution device with two outputs, which is connected to the first gate circuit for receiving of the gated signals and coupled to one of the outputs for alternating delivery, two timing circuits, each of which is coupled to a separate distributor output and both of which are coupled to the first gate circuit for controlling their Ar are mutually coupled, further characterized in that each timing controller is a . , Speichervorrichtung aufweist, in der Signale über eine Zeitperiode. , Memory device in which signals over a period of time 0 0 9851/1577 _op,.₃inal inspected0 0 9851/1577 _{op,. 3} inal inspected 30. 1. 67 W/W OO30. 1. 67 W / W OO gespeichert werden, die gleich der Zeitdauer ist, während der der zugeordnete Verteilerausgang ein Signal zugeführt erhält, und die mit der Freigabe der gespeicherten Signale beginnt, sobald das Signal von dem zugeordneten Verteiler-ausgang entfernt wird, und bewirkt, daß die Zeltsteuerung einen Auegang erzeugt, daß die erste Gatterschaltung ein Signal von der Eingangeklemme in den Verteiler nur dann gettern kann, wenn beide Zeitsteuerungen keine Auegänge erzeugen, daß ein erstes Taktsignal der Signalfolge veränderlicher Frequenz in eine erste der beiden ZeitSteuerungen eingeführt wird, damit die Speicherung der Signale in der Speichervorrichtung eingeleitet wird, daß das nächstfolgende Taktsignal in der Folge in die zweite Zeitsteuerung eingeführt wird, damit mit der Speicherung von Signalen in der Speichervorrichtung begonnen, die Speicherung beendet und die Freigabe der gespeicherten Signale in der Speichervorrichtung der ersten Zeitsteuerung eingeleitet wird, daß die Größe dee in der Speichervorrichtung der ersten Zeitsteuerung gespeicherten Signales proportional der Zeitdauer zwischen den letzten beiden vorausgehenden Taktsignalen der Signalfolge ist, daß das Gattern weiterer Signale der Signalfolge durch die erste Torschaltung verhindert wird, bis die Freigabe der gtspeicherten Signale durch die Speichervorrichtung der ersten Zeitsteuerung abgeschlossen let, wobei die Abtastdauer eines weiteren Signales der Signalfolge von der Zeitdauer abhängt, die zwischen den beiden vorausgehenden Taktsignalen der Signalfolge verstrichen ist, daß eine zweite Torschaltung mit der Eingabeanschlußvorrichtung gekoppelt ist, daß eine Speichereinheit mit der zweiten Torschaltung zur Aufnahme und Speicherung von dadurch gegatterten Signalen gekoppelt ist, daß die erste Kopplungsvorrichtung den Ausgang der ersten Torschaltung mit einemwhich is equal to the length of time during which the assigned distributor output receives a signal and starts releasing the stored signals as soon as the Signal from the assigned distributor output is removed, and causes the tent controller to generate an output that the The first gate circuit can only getter a signal from the input terminal into the distributor if both time controls do not Outputs generate a first clock signal of the signal sequence of variable frequency in a first of the two time controls is introduced so that the storage of the signals in the memory device is initiated that the next following clock signal is subsequently introduced into the second timing control so that the storage of signals in the storage device is started, the storage is terminated and the stored signals in the storage device of the first timing control are enabled is initiated that the size dee stored in the memory device of the first timing control signal proportional to the The length of time between the last two preceding clock signals of the signal sequence is that the gating of further signals of the signal sequence by the first gate circuit is prevented until the gtstored signals are released by the storage device of the first time control completed let, wherein the sampling duration of a further signal of the signal sequence depends on the period of time between the two preceding clock signals of the Signal sequence has elapsed that a second gate circuit is coupled to the input connection device, that a memory unit with the second gate circuit for receiving and storing of thereby gated signals is coupled that the first coupling device the output of the first gate circuit with a 009851/1577009851/1577 30. 1. 67 W/W ^OJ M/p 487530. 1. 67 W / W ^OJ M / p 4875 Sperreingang der zweiten Torschaltung koppelt» und daß das Vorhandensein eines von der ersten Torschaltung gegatterten Signales die Speicherung eines Signales der Signalfolge veränderlicher Frequenz in der Speichereinheit verhindert, wobei ein Signal der Signalfolge veränderlicher Frequenz in der Speichereinheit nur gespeichert wird, wenn die erste Torschaltung keine gegatterten Signale in den Verteiler einführt.Blocking input of the second gate circuit couples »and that the presence a signal gated by the first gate circuit, the storage of a signal of the signal sequence variable Prevents frequency in the memory unit, with a signal of the signal sequence of variable frequency in the memory unit only is stored when the first gate circuit does not introduce gated signals into the distributor. 27. Abtastschaltung nach Anspruch 26, dadurch gekennzeichnet, daß die Speichervorrichtung ein Kondensator ist, der über eine Zeitperiode aufgeladen wird, die gleich der Zeitdauer ist, während der dem zugeordneten Verteilerauegang ein Signal aufgegeben wird, und daß der Kondensator mit der Aufladung bei der Entfernung des Signales aus dem zugeordneten Verteilerauegang beginnt.27. Sampling circuit according to claim 26, characterized in that the Storage device is a capacitor that lasts over a period of time is charged, which is equal to the length of time during which the assigned distribution output a signal is given, and that the capacitor is charged with the removal of the signal starts from the assigned distribution board. 28. Abtastschaltung nach Anspruch 26, dadurch gekennzeichnet, daß die Speichervorrichtung eine Induktivität ist, die Strom über eine Zeitperiode speichert, welche gleich der Zeitdauer ist, während der dem Verteilerausgang ein Signal aufgegeben wird, und daß der gespeicherte Strom bei einer Abgabe des Signales aus dem augeordneten Verteilerausgang abklingt.28. Sampling circuit according to claim 26, characterized in that the Storage device is an inductor that stores current for a period of time equal to the length of time during which a signal is given to the distributor output, and that the stored current when the signal is emitted from the subordinate Distributor output subsides. 29· Abtastschaltung nach Anspruch 26, dadurch gekennzeichnet, daß die Verteilervorrichtung ein Flip-Flop mit zwei stabilen Zuständen ist, das von jedem gegatterten Signal in der Weise betätigt wird, daß es von einem stabilen Zustand in den anderen stabilen Zustand geladen wird, und daß das Flip-Flop ein Signal auf einem der beiden Ausgänge in Übereinstimmung mit dem stabilen Zustand, den das Flip-Flop einnimmt, ergibt.29 · Sampling circuit according to Claim 26, characterized in that the Distribution device is a two stable state flip-flop operated by each gated signal in such a way as to that it is charged from one stable state to the other stable state, and that the flip-flop has a signal on one of the two Outputs in accordance with the steady state the Flip-flop occupies results. 009851/1577009851/1577 -¹W 30. 1. 67 W/W "»" Μ/ρ 4875- ¹ W 30. 1. 67 W / W "» "Μ / ρ 4875 30. Abtastschaltung nach Anspruch 27« dadurch gekennzeichnet, daß die Verteilervorrichtung ein Flip-Flop mit zwei stabilen Zuständen ist, das von jedem gegatterten Signal in der Weise betätigt wird, daß es von einem stabilen Zustand in den anderen stabilen Zustand geladen wird, und daß das Flip-Flop ein Signal auf einem der beiden Ausgänge entsprechend dem stabilen Zustand, den das Flip-Flop einnimmt, ergibt.30. Sampling circuit according to claim 27 «characterized in that the distribution device is a two stable state flip-flop which is actuated by each gated signal in the manner is that it is charged from one stable state to the other stable state, and that the flip-flop has a signal on a of the two outputs according to the stable state assumed by the flip-flop. 31. Abtastschaltung nach Anspruch 30, dadurch gekennzeichnet, daß eine Spitzenanzeigeschaltung zwischen die Eingabeanschlußvorrichtung und die erste und zweite Torschaltung gekoppelt ist, um Signale in die vsrst® xma zweite Torschaltung einzuführen, die den vorgegebenen Amplitudenbedingungen entsprechen.31. A sampling circuit according to claim 30, characterized in that a peak indicator circuit is coupled between the input terminal device and the first and second gates for introducing signals into the vsrst® xma second gate circuit which correspond to the predetermined amplitude conditions. 3b Abtastschaltung nach Anspruch 31» dadurch gekennzeichnet, daß eine Treansyrabol-Anzeigevorrichtung zur Identifizierung eines Anlauftrennaymbolsignalschemas der Signalfolge vorgesehen ist, die zwischen die Zeitsteuerung und die erste Gatterschaltung eingekoppelt ist, um die Betätigung der ersten Gatterschaltung su verhindern» bis das Anlauftrennsymbolsignalschema angezeigt worden ist.3b scanning circuit according to claim 31 »characterized in that a Treansyrabol indicator for identifying a Start-up separation ammol signal scheme is provided for the signal sequence, which is coupled between the timing control and the first gate circuit to activate the first gate circuit prevent su »until the start-up disconnection symbol signal scheme is displayed has been. 33· Abtastschaltung nach Anspruch 32, dadurch gekennzeichnet, daß eine Abfall-Anas ei ge vorrichtung mit der Spitzenanzeigevorrichtung gekoppelt let, um da® Fehlen eines Aueganges aus der SpitzenanzeigevoriäöÄtwÄg ü.KKsrhalb einer vorgegebenen Periode anzuzeigen, wobei et«.** fgiileri eines Ausganges das fehlen geeigneter Signale an, der liiigaagsklemme anzeigt, uM öaß die Abfall-Anzeigevorrichtung auch mit dem Flip-Flop gekoppelt ist, üb eine weitere33 · Sampling circuit according to claim 32, characterized in that a decay analysis device is coupled to the peak display device in order to indicate the absence of an output from the peak display before a given period, where et «. ** status of an output the lack of suitable signals, which indicates the liiigaagsklemme, um the waste display device is also coupled to the flip-flop, via another 00985 1 / 1S7700985 1 / 1S77 ^ 67 W/W fy M/p 4875^ 67 W / W fy M / p 4875 desselben zu verhindern, und ihn in einen stabilen Au rückzusetzen.to prevent the same, and to put him in a stable meadow reset. ;. Abtastschaltung nach Anspruch 33t dadurch gekennzeichnet, daß eine Warnvorrichtung mit der Abfall-Anzeigevorrichtung gekoppelt ist, welch· durch Betätigung der Abfall-Anzeigevorrichtung gleich zeitig alt dem Rücksetzen des Flip-Flops in Betrieb gesetzt wird.;. Sampling circuit according to Claim 33t, characterized in that a warning device is coupled to the waste display device, which is the same by actuating the waste display device is put into operation early after resetting the flip-flop. 35· Abtastschaltung zur Abtastung der Signale einer Signalfolge mit veränderlicher Frequenz, wobei die Signalfolge Informations- und Taktsignale aufweist, die so angeordnet sind, daß ein Informationssignal zwei Takteignalen folgt, welche in gleichförmigem Abstand voneinander angeordnet sind, und wobei die Abtastdauer sich in Abhängigkeit von der Zeitdauer ändert, die zwischen den vorausgehenden beiden benachbarten Taktsignalen verstreicht, welche dem Informationssignal der .ignalfolge zugeordnet sind, dadurch gekennzeichnet, daß eine Eingabeanschlußvorrichtung die Informations- und Taktsignale einer Signalfolge Bit veränderlicher Frequenz aufnehmen kann, daß eine erste Gatterschaltung Bit der Eingabeanschlußvorrichtung gekoppelt ist, um die Taktsignale selektiv hinderchzugattern, daß eine zweite Gatterschaltung alt der ereten Eingabeanschlußvorrichtung gekoppelt 1st, um die Informationseignale selektiv hindurchzugattera, daß eine Verteilervorrichtung einen Eingang aufweist, der Bit der ersten Gatterschaltung zur Aufnahme der hindurchgegatterten Taktsignale gekoppelt wird, daß die Verteilervorrichtung einen Ausgang an der Ausgangsklemme bei der Aufnahme des ersten der beiden zugeordneten Taktsignale ergibt und sich über die Zeitdauer erstreckt, « die zwischen dem ersten und dem zweiten der beiden zugeordneten35 · Sampling circuit for sampling the signals of a signal sequence with variable frequency, the signal sequence having information and clock signals which are arranged so that an information signal follows two clock signals which are arranged at a uniform distance from one another, and the sampling duration varies as a function of the time duration is changed, passes the neighboring between the preceding two clock signals which are associated with the information signal of the .ignalfolge, characterized in that an input terminal device, the information and clock signals can receive a signal string bit variable frequency, in that a first gate circuit bit of the input terminal device is coupled to selectively prevent the clock signals from having a second gate circuit coupled to the first input terminal device, to selectively pass the information signals through that a distribution device has an input containing the bit of the The first gate circuit for receiving the clock signals passed through is coupled so that the distribution device produces an output at the output terminal when the first of the two associated clock signals is received and extends over the period of time between the first and the second of the two associated 009851/1577009851/1577 30. 1. 67 W/W "*" Μ/ρ 487530. 1. 67 W / W "*" Μ / ρ 4875 Taktsignale verstrichen ist, daß die Taktsteuerung mit der Verteilerausgangsklemme und einem Eingang der ersten Gatterschaltung sowie einen Eingang der zweiten Gatterschaltung zur Steuerung des Betriebes der ersten und zweiten Torschaltung gekoppelt ist, daß eine Speichereinheit mit der zweiten Torschaltung gekoppelt ist, um die Informationssignale aufzunehmen und zu speichern, die von der zweiten Torschaltung gegattert worden sind, daß die Zeitsteuerung eine Speichervorrichtung aufweist, in der Signale über die Zeitdauer gespeichert werden, die zwischen zwei zugeordneten Taktgebersignalen verstrichen ist, und die Freigabe der gespeicherten Signale bei der Ankunft des zweiten der beiden zugeordneten Taktsignale am Verteiler beginnen, sowie bewirken, daß die Zeitsteuerung einen Ausgang in die erste Torschaltung erzeugt, um zu verhindern, daß weitere Takteignale gegattert werden, die an der Eingabeanschlußvorrichtung aufgenommen werden, und daß der Ausgang der Zeitsteuerung die zweite Torschaltung beaufschlagt, wobei das zugeordnete Informationssignal in die Speiehereinheit gegattert und von ihr gespeichert wird.Clock signals has elapsed that the clock control with the distributor output terminal and an input of the first gate circuit and an input of the second gate circuit for controlling the Operation of the first and second gate circuit is coupled that a memory unit is coupled to the second gate circuit, to receive and store the information signals that have been gated by the second gate circuit that the timing comprises a storage device in which signals are stored over the period of time between two associated Clock signals has elapsed, and the release of the stored Signals begin upon arrival of the second of the two associated clock signals at the distributor, as well as cause the timing generates an output to the first gate circuit to prevent further clock signals from being gated which are received at the input connection device, and that the output of the timing control is applied to the second gate circuit, wherein the associated information signal is in the storage unit is gated and stored by it. 36. Abtastschaltung nach Anspruch 35» dadurch gekennzeichnet, daß die Speichervorrichtung ein Kondensator ist, der eine Zeitperiode lang aufgeladen wird, die der Zeitdauer entspricht, während der dem zugeordneten Verteilerausgang ein Signal aufgegeben wird, und daß der Kondensator mit der Entladung bei der Entfernung des Signales aus dem zugeordneten Verteilerausgang beginnt.36. Sampling circuit according to claim 35 »characterized in that the Storage device is a capacitor that is charged for a period of time corresponding to the length of time during which assigned distributor output a signal is given, and that the capacitor with the discharge when removing the signal starts from the assigned distributor outlet. 37. Abtastschaltung nach Anspruch 35, dadurch gekennzeichnet, daß die Speichervorrichtung eine Induktivität ist, die einen Strom eine Zeitdauer lang speichert, die der Zeitdauer entspricht,37. Sampling circuit according to claim 35, characterized in that the storage device is an inductor that stores a current for a period of time corresponding to the period of time, 009851/1577009851/1577 - 152492b- 152492b *3. 30. 1. 67 W/W ?3 Μ/ρ 4Θ75* 3. 30. 1. 67 W / W? 3 Μ / ρ 4Θ75 während der dem zugeordneten Verteilerausgang ein Signal aufgegeben wird, und daß der gespeicherte Strom bei der Entfernung des Signales aus dem zugeordneten Verteilerausgang abzuklingen beginnt.given a signal during the assigned distributor output and that the stored current decays as the signal is removed from the associated distributor output begins. 38. Abtastschaltung nach Anspruch 35 _f dadurch gekennzeichnet, daß der Verteiler ein Flip-Flop mit zwei stabilen Zuständen ist, daa von jedem gegatterten Signal in der Weise betätigt wird, daß es von einem stabilen Zustand in den anderen stabilen Zustand geladen wird, und daß das Flip-Flop ein Signal an einem der beiden Ausgänge entsprechend dem stabilen Zustand, den das Flip-Flop einnimmt, erzeugt.38. Sampling circuit according to claim 35 _f, characterized in that the distributor is a flip-flop with two stable states, since each gated signal is actuated in such a way that it is loaded from one stable state into the other stable state, and that the flip-flop generates a signal at one of the two outputs corresponding to the stable state assumed by the flip-flop. 39· Abtastschaltung nach Anspruch 38, dadurch gekennzeichnet, daß eine Spitzenanzeigeschaltung zwischen die Eingabeanschlußvorrichtung und die erste und zweite Torschaltung gekoppelt iat, damit Signale der ersten und zweiten Torschaltung aufgegeben werden, die den vorgegebenen Amplitudenbedingungen entsprechen.39 · Sampling circuit according to claim 38, characterized in that a peak display circuit is coupled between the input terminal device and the first and second gate circuits in order that signals of the first and second gate circuits which correspond to the predetermined amplitude conditions are applied. 40. Abtastschaltung nach Anspruch 39, dadurch gekennzeichnet, daß eine Trennsymbol-Anzeigevorrichtung zur Identifizierung eines AnlauftrennsymbolsignalSchemas der Signalfolge vorgesehen ist, und daß die Trennsymbolanzeigevorrichtung zwischen die Zeitsteuerung und die erste Torschaltung eingekoppelt ist, um eine Betätigung der ersten Torschaltung zu verhindern, bia das Anlauftrennsymbolsignalschema angezeigt worden ist,40. Scanning circuit according to claim 39, characterized in that a separator symbol display device for identifying a Start-up separation symbol signal scheme of the signal sequence is provided, and in that the separator symbol display device is coupled between the timing controller and the first gate circuit for actuation to prevent the first gate circuit, bia the start-up separation symbol signal scheme has been displayed 41. Abtastschaltung nach Anspruch 40, dadurch gekennzeichnet, daß41. Sampling circuit according to claim 40, characterized in that 009851/1577009851/1577 30. 1. 67 W/W ^Ij 30. 1. 67 W / W ^ Ij Μ/ρ 4875Μ / ρ 4875 eine Abfälle-Anzeigevorrichtung mit der Spitzenwertanzeigevorrichtung zur Anzeige des Fehlens eines Ausganges aus der Spitzenwertanzeigevorrichtung innerhalb einer vorbestimmten Zeitperiode gekoppelt ist, wobei das Fehlen eines Ausganges das F hlen von geeigneten Signalen an der Eingangsklemme angibt, und daß die Abfall-Anzeigevorrichtung ferner mit dem Flip-Flop gekoppelt ist, um eine weitere Betätigung sowie ein Rücksetzen desselben in einen stabilen Ausgangszustand *su verhindern.a waste display device having the peak value display device for indicating the absence of an output from the peak display device within a predetermined period of time is coupled, the lack of an output being the sense of appropriate signals at the input terminal, and that the Waste display device is also coupled to the flip-flop to a further actuation and a reset of the same in a stable initial state * su prevent. 009851/1577009851/1577 LeerseiteBlank page