DE1524185A1 - A digital delay arrangement connected to digital storage systems - Google Patents

Description

. KÖZPONTI FIZIKAI KUTATÖ INTEZÄT in Budapest XII/Ungarn. KÖZPONTI FIZIKAI KUTATÖ INTEZÄT in Budapest XII / Hungary

EIKE SICH AN DIGITALE SEEICHEHSISGELE ANSCHLIESSETiISE DIGITALE VERZÖGEEÜFGSAtfORDFlJFGEIKE CONNECTED TO DIGITAL SEICHEHSISGELE DIGITAL DELAYEÜFGSAtfORDFlJFG

Die Untersuchung der ZeitSpektren £z.B, Zeitverteilung zwischen elektrischen Impulsen) kann unter anderem mit Mehrkanalanalysatoren erfolgen. Die wichtigsten Teile des Analysators sind: Konverter, Speicher und Datenanzeiger b£W. Datenausgabe-Einheit. Die Auswahl der einzelnen Speicherelemente des Speichersystems wird mit Hilfe des Adres,senregisters durchgeführt. The investigation of the time spectra £ e.g. time distribution between electrical impulses) can be done with multi-channel analyzers, among other things. The main parts of the analyzer are: converter, memory and data display b £ W. Data output unit. The selection of the individual memory elements of the memory system is carried out with the help of the address register.

Die Untersuchung des Sepktrums kann auf folgende Weisen geschehen.The examination of the septum can be done in the following ways happen.

a) für ein einziges Mal in dem ganzen Zeitbereich· Zu dieser Methode kann im Falle eines gegebenen Auflösungsvermögens ein Analysator mit sehr grosser Kanalzahl (z.B. N = mehrere Zehntausend) nötig sein,a) for a single time in the entire time range · This method can be used in the case of a given resolution an analyzer with a very large number of channels (e.g. N = several tens of thousands) may be required,

5*1/9 4.5 * 1/9 4.

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b) Streckenwci&e in dem su untGrisuc^ri^rj^-S^irbrr^ Strecken können einander berühren oder überdecken, Es -Ust zweckmässig im Interesse der Eichbarkeit des lüessystems sichern, dass die Bänder der Strecken - Zeitbereiclie - einander überdecken können»b) Linienwci & e in the su untGrisuc ^ ri ^ rj ^ -S ^ irbrr ^ Stretches can touch or overlap each other, it -Ust practical in the interest of the calibratability of the release system ensure that the bands of the routes - time zones - can overlap each other »

Der Vorteil der Methode b) ist, dass auch Analysatoren mit kleinerer KanalzabJ Cz,b< N=einige Hundert) brauchbar sind, denn:The advantage of method b) is that analyzers with a smaller KanalzabJ Cz, b < N = a few hundred) are useful because:

1«) sie sichert die liö^liclikeit, den Teil (welcher aus dem Gesichtspunkt der Messung interessenlos ist) zwischen dem Null-Zeitpunkt und der zu untersuchenden Strecke des Spektrums zu vernachlässigen;It ensures the likelihood of neglecting the part (which from the point of view of measurement is of no interest) between the zero point in time and the section of the spectrum to be examined;

2.) die zu untersuchende Strecke des Spektrums kann in mehreren aufeinanderfolgenden (Teilen, mit beliebig feiner Auflösung gemessen werden.2.) The section of the spectrum to be investigated can be divided into several successive parts (parts, with arbitrarily fine resolution be measured.

Die Untersuchungsweise b) wird auf Fig. 1 gezeigt, auf «•Icher das gewünschte Zeitspektrum zu sehen ist. Auf der horizontalen Achse ist die Zeit "t", auf der Vertikalachse der Kanalinhalt A dargestellt. Kehmon wir an, dass die bis zum Zeitpunkg T₁ dauernde Strecke B des Spektrums uninteressant ist. Dieser Teil kann also aus der Untersuchung weggelassen werden. Der weitere Zeitberoich - mit Rücksicht darauf, dass dia» Analysator nur über Speicher mit N Kanälen verfügt und die Kanalbreite t_c beträgt - muss in Strecken t_& = N.t_cs aufgeteilt werden. Die Untersuchungsweise b) - dass die auf- · einanderfolgenden Strecken G₁ D, ... in den Punkten T₁, T₂... •·Τ^·...Τ beginnen sollen - kann mittels einer Verzögerung . verwirklicht werden: folglich beginnt der Analysator die Mes--The method of investigation b) is shown in FIG. 1, on which the desired time spectrum can be seen. The time "t" is shown on the horizontal axis and the channel content A is shown on the vertical axis. We assume that segment B of the spectrum, which lasts up to time T _{1, is of no interest.} This part can therefore be omitted from the investigation. The rest of the time range - taking into account that the analyzer only has memory with N channels and the channel width is t _c - must be divided into sections t _& = Nt _cs . The investigation method b) - that the successive segments G ₁ D, ... _{should begin at points T 1} , T ₂ ... • · Τ ^ · ... Τ - can be done by means of a delay. realized: consequently the analyzer begins the measurement

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sung nicht im Zeitpunkt O, sondern später in einem Zeitpunkt T,, Tp, ... T · Also muss eine Verzögerung von der Zeitdauer T₁, T₁₅...OL verwendet werden.sung not at time O, but later at a time T ,, Tp, ... T · So a delay of the duration T ₁ , T ₁₅ ... OL must be used.

Wollen wir, dass die Bänder der "benachbarten Spektrumsstrecken einander überdecken, so soll T₂-T₁=T₅-T₂= .... = T_n -T_n-1 N.t_cs=t_a If we want the bands of the "adjacent spectrum segments" to overlap, then T ₂ -T ₁ = T ₅ -T ₂ = .... = T _n -T _n-1 Nt _cs = t _a

sein, wo t„_e die Zeitkanalbreite, t_e die Zeitdauer der auf es awhere t " _{e is} the time channel width, t _{e is} the duration of the on es a

einmal untersuchten Strecke ist.once the route has been examined.

Die Funktionaldarstellung des dem Punkt b) entsprechend funktionierenden Zeitanalysators zeigt Fig. 2. Die Funktion des Zeit-Digital-V/andlers ist wie folgt:The functional representation of the time analyzer functioning in accordance with point b) is shown in FIG The function of the time digital converter is as follows:

Das Startsignal "a" betätigt die Steuerung 3 der Torschaltung für Taktsignale. Das Ausgangssignal dieser Steuerung 3 - Torsignal "b" für den Taktgenerator - öffnet die Torschaltung 2 des Taktgenerators. Durch die Torschaltung 2 wird das Taktsignal "c" des Taktgenerators 1, als getortes Taktsignal "e" dem die Kanalbreite bildenden System 5 züge- u führt, woher es als Kanalgrenze auszeichnende Impulsserie "i" in die Tor- und Verzögerungsschaltung 6 kommt, welche die t Steuersignale "j" - die das Adressenregister 7 betätigen liefert. Das Adressenregister 7 yählt mit Hilfe der Adressenimpulse "w" die einzelnen Speicherelemente des Speicher-Systems aus, andererseits informiert über seinen Zustand mit Hilfe des Überflussignals "k" die Tor- und Verzögerungsschaltung 6, welche am Ende des Messzyklus (darunfer versteht man den Zeitpunkt T_k + t , wo T^ der Startpunkt der k-ten Zeitspanne des untersuchten Spektrums ist) mit Hilfe des Zyklusendsignals "f" über die Steuerung 3 der Torsoha.1 tung fürThe start signal "a" actuates the controller 3 of the gate circuit for clock signals. The output signal of this control 3 - gate signal "b" for the clock generator - opens the gate circuit 2 of the clock generator. Through the gate circuit 2, the clock signal "c" of the clock generator 1, as a gated clock signal "e", leads to the system 5 forming the channel width the t control signals "j" - which actuate the address register 7 supplies. The address register 7 y selects the individual memory elements of the memory system with the help of the address pulses "w"; T _k + t, where T ^ is the starting point of the k-th time span of the examined spectrum) with the help of the cycle end signal "f" via the controller 3 of the Torsoha.1 device for

- 3 — 909842/1412- 3 - 909842/1412

Takteignale die Torschaltung 2, des Taktgenerators sperrt, wodurch das System gestoppt wird. Im Laufe des Messzyklus wird dae Detektorsignal verarbeitende System 4 mit dem Torsignal des Detektorimpulses und der Steuerung der Speicherung "h" -mittels der Tor- und Verzögerungsschaltung 6 - so getort, damit ee auf Wirkung des Detektorsignals (der Detektorsignale) "d" einen Befehl für den Start der Speicherung "g" dem Speichersystem nur im auf den Zeitpunkt T^ folgenden Zeitbereich t_& geben kann. Die Versetzung in den Ruhezustand des Systems kann auf Wirkung des Startsignals "a" und mit Hilfe des Nullimpulses "n" erfolgen.Clock properties the gate circuit 2, the clock generator blocks, whereby the system is stopped. In the course of the measuring cycle, the system 4 processing the detector signal is gated with the gate signal of the detector pulse and the control of the storage "h" - by means of the gate and delay circuit 6 - so that ee a command on the effect of the detector signal (s) "d" for the start of storage "g" can only give _{the storage system in the time range t & following the point in time T ^.} The system can be put into the idle state on the action of the start signal "a" and with the help of the zero pulse "n".

Im weiteren werden einige Lö'sungsarten der Verzögerung eingehend erörtert, die die Tor- und Verzögerungsechaltung 6 und eventuell das Adressenregister 7 enthalten.Below are some types of delay solutions discussed in detail, the gate and delay circuit 6 and possibly the address register 7 contain.

Eines der bekannten Lösungsverfahren wird in Pig« 3 gezeigt. Der Nullimpuls "n" bringt den Apparat in den Ruhezustand. Im Ruhezustand ist das Torschaltungssystem Ö für die Verzögerungsiiapulsserie "p" geöffnet und für die Adressenserie "3" gesperrt} weiters gibt es kein Torsignal "h" des Detektorimpulses und der Steuerung der Speicherung. Die nach Eintreten des Ruhezustandes beginnende, die Kanalgrenze auszeichnende Impulsserie "i" gelangt als Verzögerungsimpulsserie ^l!p" in den Vorwahlzähler 10, dessen Überflussignal "q" am Ende der Verzögerung die Schaltung für Steuerung dor Torschaltungen 9 betätigt welche mit den Torwechsel signal en "n" das Torschaltungssystem 8 umschaltet, somit wird die Verzögerungsimpulsserie "p" abgestellt und beginnt die Adrcseenserie "j", welche bis zu der Erscheinung des Überflussignales "k" des · Adressenregisters 7 dauert« Das Überflussignal "k" bringtOne of the known solution methods is shown in Pig «3. The zero pulse "n" puts the device into standby. In the idle state, the gate circuit system Ö is open for the delay pulse series "p" and blocked for the address series "3"} Furthermore, there is no gate signal "h" of the detector pulse and the control of the storage. The series of pulses "i" which begins after the idle state has occurred and which characterizes the channel boundary arrives as a series of delay pulses ^l! p "in the preset counter 10, whose overflow signal" q "at the end of the delay actuates the circuit for control dor gate circuits 9 which switches the gate system 8 with the gate change signals" n ", thus the delay pulse series" p "is switched off and the address series begins "j", which lasts until the appearance of the overflow signal "k" of the address register 7 «brings the overflow signal" k "

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nämlich durch die Schaltung für Steuerung der Tor schaltungen 9 das Zyklusendsignal "f" zuwege, welches mittelbar die die Kanalgrenze auszeichnende Impulsserie "i" abstellt.namely by the circuit for controlling the gate circuits 9 the cycle end signal "f", which indirectly the Switches off the series of pulses "i" marking the channel boundary.

Das Torsignal des Detektorimpulses und der Steuerung der Speicheruig "h" beginnt am Anfang der Verzögerung und dauert bis zum Ende des Zyklus.The gate signal of the detector pulse and the control the memory "h" starts at the beginning of the delay and lasts until the end of the cycle.

Ein anderes bekanntes Verfahren zeigt die Fig. 4. Der Null impuls "n^M bringt den Apparat in den Ruhezustand. Da gibt es kein Torsignal des Detektorimpulses und der SteuerungAnother known method is shown in FIG. 4. The zero pulse "n ^M brings the apparatus to the idle state. There is no gate signal from the detector pulse and the control

der Speicherung "h", Die nach Eintreten des Ruhezustsr Is beginnende Kanalgrenze ai'rzeichnende Impulsserie "i" gelangt als Adressenserie "j" in das Adressenregister 7» welches da als Verzögerungsregister funktioniert. Nach dem Erscheinen der Überflussignale "k" mit einer Zahl, die an dem Vorwahlzähler für Überflussignale 11 im voraus eingestellt werden kann, erscheint das Verzögerungsendsignal "r", welches in die Schaltung für Steuerung der Torschaltungen 9 gelangt. Zu diesem Zeitpunkt wird das Torsignal des Detektorimpulses und der Steuerung der Speicherung "h" erscheinen, und zugleich setzt sich die Adressenserie "3" bis zum Erscheinen, des nächsten Überflussignals "k" fort, das durch die Schaltung für Steuerung der Torschaltung 9 ein Zyklusendsignal "f" zustande bringt} dieses wird die Kanalgrenze auszeichnende Impulsserie "i" mittelbar abstellen. Gleichzeitig wird auch das Torsignal des Detektorimpulses und Steuerung der Speicherung "h" gestoppt.the storage "h", which is after the idle state has occurred beginning channel boundary ai'rzeichnende impulse series "i" arrives as an address series "j" in the address register 7 »which because works as a delay register. After the appearance of the overflow signals "k" with a number which are set on the overflow signal preset counter 11 in advance can, the delay end signal "r" appears, which in the circuit for controlling the gate circuits 9 arrives. to at this point the gate signal of the detector pulse and the control of the storage "h" will appear, and at the same time the series of addresses "3" continues until it appears, des next overflow signal "k" continues through the circuit for controlling the gate circuit 9, an end-of-cycle signal "f" is established brings} this will indirectly switch off the series of pulses "i" that characterize the channel boundary. At the same time will also the gate signal of the detector pulse and control of the storage "h" stopped.

Durch das erste Verfahren (Fig. 3) wird die Aufgabe der Verzögerung bis zum beliebigen Punkt T_fe des ZeitspektrumsThe first method (FIG. 3) has the task of delaying up to any point T _{fe of} the time spectrum

» 5 „ &0 9842/U12»5" & 0 9842 / U12

restlos gelöst. Sollte der Vorwahlzähler IO Flerneute in genügend grosser Anzahl enthalten, könnte die Verzögerung in beliebig kleinen Schritten verändert werden. Bei Anwendung von Elementen genügend grosser Anzahl kann es ebenfalls gesichert werden, dass die maximale Verzögerung ein Vielfaches der Strekke t werde. Nachteile der Anordnung sind: Einerseits ist sie nicht ökonomisch, weil sie - im Falle der in der Praxis vorkommenden Verzögerungsforderungen - sehr viele Stromkreiselemente beansprucht, andererseits besteht eine Verbindung zwischen dem Adressenregister "7" und dem Vorwahlzähler 10 nur über die die Kanalgrenze auszeichnende Impulsserie "i" Jalso hinsichtlich der elementaren Zeiteinheit), darum ist die Bedienung - besonders im Falle von einander nur wenig überdeckenden Strecken - schwer und kompliziert.completely resolved. Should the preselection counter be OK again contain large numbers, the delay could be in arbitrary can be changed in small steps. When using elements of a sufficiently large number, it can also be secured that the maximum deceleration will be a multiple of the distance t. Disadvantages of the arrangement are: one hand is they are not economical because - in the case of the delay requirements that occur in practice - they have a large number of circuit elements claimed, on the other hand, there is a connection between the address register "7" and the preset counter 10 only via the pulse series "i" Jalso that characterizes the channel boundary with regard to the elementary unit of time), which is why the operation - especially in the case of only slightly overlapping one another Routes - difficult and complicated.

In der zweiten Lösung (Fig. 4) wird das Adressenregister 7 als Verzögerungsregister benutzt, und eine zusätzliche Elektronik wird nur durch den Vorwahlzähler für Überflusssignale 11 beansprucht, ![wesentlich weniger als durch den Vorwahlzähler für Überflussignale 10), es handelt sich also um eine ökonomische Lösung. Ihr Nachteil ist es, dass die einstellbare Verzögerung nur ein ganzzahlig Vielfaches der Untersuchungsstrecke t sein l:nnn, so dass eine Überdeckung zwi-In the second solution (Fig. 4) the address register 7 is used as a delay register, and additional electronics are only provided by the preset counter for excess signals 11 claimed,! [Significantly less than the preset counter for overflow signals 10), so it is about an economical solution. Their disadvantage is that the adjustable delay is only an integral multiple of the examination distance t be l: nnn, so that an overlap between

sehen den benachbarten Strecken nicht gesichert werden kann. Dies verursacht bei der Anwendung des Messgerätes Eichungsßchwierigkeiten. see the neighboring routes can not be secured. This causes calibration difficulties when using the measuring device.

Dem gegenüber ist die Anordnung nach der Erfindung ökonomischer als die erste Lösung (Fig. 3)> da sie weniger Verzögerungselemente beanspruchtj gleichzeitig ist sie vor-In contrast, the arrangement according to the invention is more economical than the first solution (Fig. 3)> since it requires fewer delay elementsj at the same time it is

909842/ UU909842 / UU

teilhafter als die zweite Lösung (Fig. 4), denn die linschrankung, wonach die Verzögerung nur ein ganzzahlig Vielfaches von t_a sein kann, besteht hier nicht.more beneficial than the second solution (FIG. 4), because the line restriction, according to which the delay can only be an integral multiple of t _a , does not exist here.

Die Erfindung benutzt ebenfalls ein Adressenre^ister als VerzögerungsreGister, aber derart angeordnet, dass die Verzögerung nicht nur ein Vielfaches von t . sondern auch ein Bruch-The invention also uses an address register as Delay register, but arranged so that the delay not just a multiple of t. but also a fracture

teil von t sein kann.
acan be part of t.
a

Die Anordnung nach der Erfindung ist in Pig»5 dargestellt. Die Anlage wird durch den Wulliiupuls "n" in den Ruhezustand gebracht. Zu dieser Zeit wählt das Adressentor schal tungssystem 12 den Eingang, des wj.emerite& -'mit höchstem Stellenwert des Adressenregister 7 aus, und das Tor schal tungssystem 13 schaltet c 'Öberflussausgang des Adressenregister 7 auf ein bestimmtes Elomont (auf bestimmte Elemente) des Vorwahlzählersystems für Überflusfimpulse 14, ferner gibt es kein Torsignal des Detektor impulses und der Steuerung der Speich&ruag "h". Die nach dem ErreicL^v des Ruhezustandes eintretende, die Kanalgrenze bestimmende Impulsserie "i" betätigt den bezeichneten Teil des Adressenregisters 7» dessen überflussignale durch das Vorwahl zähler sy sterd für tr- erfluss impulse 14 gezählt' werden.Nach dem Erreichen der voreingestellten Überflucsanzahl schaltet das Vorwahl zähl er sy stem für "überflussiinpulse 14 die Schaltung für Steuerung der Torsohaltungen 9 so um, dass vom AdressentorBchaltungssystem 12 der Eingang ausgewählt wird, der zu demjenigen Element des Adressenregisters 7 gehört, des-The arrangement according to the invention is shown in Pig »5. The system is brought to rest by the Wulliiupuls "n". At this time, the address gate switching system 12 selects the input, the wj.emerite &-'with the highest priority of the address register 7, and the gate switching system 13 switches c 'overflow output of the address register 7 to a certain Elomont (on certain elements) of the preset counter system for overflow pulses 14, furthermore there is no gate signal of the detector pulse and the control of the memory & ruag "h". The pulse series "i", which occurs after the idle state is reached, activates the designated part of the address register 7, whose overflow signals are counted by the preselection counter sy sterd for flow pulses 14. After the preset overflow number has been reached, switches the area code he count sy stem for "überflussiinpulse 14 the circuit for controlling the torso positions 9 to so that the AdressentorBchaltungssystem 12 of the input is selected belonging to that element of the address register 7, DES

' Stellenwert um 1 kleiner ist, während das Tor schal tungseystom für Vorwahl 13 cLLe entsprechenden Elemente des Vorwahlt-: J^ μ uorns für Überflussimpulse 14 auswählt. Die weitere'The value is 1 smaller while the gate is switching system for preselection 13 cLLe corresponding elements of the preselection t-: J ^ μ uorns for excess pulses 14 selects. The other

9 0 9 8 A 2 / U 1 2 "9 0 9 8 A 2 / U 1 2 "

!Funktion ist den früher erörterten Zyklus ähnlich und endet mit dem Auswählen des Eingangs, der zum Element des E"⁵adrigsten Stellenwertes vom Adressenregister 7 gehört, wo das Vorwahl zählersystem für Überflussimpulse 14, nach Erreichen der im voraus eingestellten Anzahl an Überflüssen, der Schaltung der Steuerung für Torschaltungen 9 das Ende der Verzögerung angab« Danach erscheint das Torsignal des Detektorimpulses und der Steuerung der Speicherung "h", während die die Kanalgrenze auszeichnende Iitpulsserie "i" weiter erhalten bleibt, bis zum nächsten Oberflussignal des Adressenregisters 7» welches durch die Schaltung für Steuerung der Torschaltung 9 ein Zyklusendsignal "f" ergibt und gleichzeitig das Torsignal des Detektorimpulses und der Steuerung von der Speicherung "h" zurückstellt, ! Function is similar to the cycle discussed earlier and ends with the selection of the input ^{belonging to the element of the E "5 most} core value from the address register 7, where the preselection counter system for overflow pulses 14, after reaching the preset number of overflows, of the circuit the control for gate circuits 9 indicated the end of the delay «After that, the gate signal of the detector pulse and the control of the storage" h "appears, while the Iitpulse series" i ", which characterizes the channel boundary, is maintained until the next overflow signal of the address register 7» which is triggered by the Circuit for controlling the gate circuit 9 results in a cycle end signal "f" and at the same time resets the gate signal of the detector pulse and the control of the storage "h",

Das Auswählen der Elemente mit verschiedenem Stellenwert des Adressenresisters 7 erfolgt mit Hilfe des in die Schaltung für Steuerung der Torschaltung 9 eingebauten Programms. Die Reihenfolge der Auszeichnung nimmt nicht notwendigerweise monoton ab; es brauchen ferner bie praktischen Verwirklichungen nur einige Eingänge von !elementen mit verschiedenen Stellenwerten des Adressenregisters 7 ausgewählt EU werden.Choosing the elements of different importance of the address resister 7 takes place with the aid of the program built into the circuit for controlling the gate circuit 9. The order of the distinction does not necessarily decrease monotonously; It also needs practical realizations only some inputs of! elements with different values of the address register 7 are selected EU.

Eine ähnliche Verzögerung kann auch mit der Anordnung nach Fig. 6 verwirklicht v/erden. Dies weicht vom Vorherigen insofern ab, als die Kanalgrenze auszeichnende Impulsserie "i" sich immer den Eingang des Elements mit dem niedrigsten Stellenwert des Adressenrogisters 7 anschliesst, während das Torschaltungssystem für Vorwahl 13 an Überfluss-Ausgängo verschiedenen Stellenwertes des AdresGenregisters 7 eai^ecchlcßccn ist.A similar delay can also be realized with the arrangement according to FIG. 6. This differs from the previous one in this respect from, as the pulse series "i" marking the channel boundary always the receipt of the item with the lowest priority of the address register 7 connects, while the gate system for area code 13 at abundance outlets different The value of the address register 7 eai ^ ecchlcßccn is.

" ⁸ " ^ßAD " ⁸ " ^ßAD

909842/1412909842/1412

Weitere VerwijklichußgsmÖglichkeiten worden durch die Anordnung nach Fig· 7 gesichert, wo sowohl das Adre-üsontorschaltungpsystem X2_f als auch das Tor schal tungssystem für "Vorwahl 13 sich den Eingängen bzw. Überflussausgängen der Elemente mit verschiedener« Stellenwerten des Adressenregisters 7 anschliessen. More VerwijklichußgsmÖglichkeiten been secured by the arrangement according to Fig · 7, where both the ADRE üsontorschaltungpsystem _f X2 as well as the gate TIC system for "code 13, the inputs or abundance outputs connect the elements with different 'place value of the address register. 7

Eine beispielsweise praktische Ausführür.g der Erfindung zeigt Fig. 8, wo ausser dem zur Stufe niedrigsten Stellenwerte des Adressenregisters 7 gehörenden Eingang auch ein zi einer Stufe von einem weiteren Stellenwert gehörender Eingang zwecks Verzögerung angewandt wird.An example of a practical embodiment of the invention Fig. 8 shows where, in addition to the input belonging to the lowest place value of the address register 7, there is also a zi one Level of a further value belonging input for the purpose Delay is applied.

Das System wird durch den Nullimpuls "n" in Ruhezustand gebracht. Zu dieser Zeit sind die UND-Schaltungen 16 und 20 geöffnet, die UND-Schaltungen 15 und 18 gesehlossen, ferner gibt es kein Torsignal des Detektorimpulses und der Steuerung der Speicherung "h". Die nach dem Eintreten des Ruhezustandes beginnende Kanalgrenze auszeichnende Impulsserie "i" gelangt durch die UND-Schaltung 16 an den zu einer Stufe mit dazwischen liegendem Stellwert gehörenden Eingang des Adressenregisters 7· Da gelangen die überflussignale des Adressenregisters 7 durch die UND-Schaltung 20 in den Vorwahlzähler 19> welcher nach Erreichen der im voraus eingestellten Überflussenzahl die Schaltung für Steuerung der QJorschaltungen 9 umschaltet.The zero pulse "n" puts the system in a state of rest brought. At this time, the AND circuits 16 and 20 are open, the AND circuits 15 and 18 are closed, and furthermore there is no gate signal from the detector pulse and the controller the storage "h". The one after the state of rest has entered The impulse series "i" characterizing the beginning of the channel boundary arrives through the AND circuit 16 to the input of the address register belonging to a stage with an intermediate control value 7 · Then the overflow signals from the address register 7 pass through the AND circuit 20 into the preset counter 19> which after reaching the pre-set excess number the circuit for controlling the QJorschaltungen 9 switches.

ο Dann öffnen die UND-Schaltungen 15 und 18 und sperren die UND-ο Then the AND circuits 15 and 18 open and block the AND

<» Schaltungen 16 und 20. Von diesem Zeitpunkt angelangt die Ka- ^ nalgrenze auszeichnende Impulsserie "i" über, die UND-Sohal- *- tung 15 in den Eingang des Adressenregisters 7 des zur Stufe · *> niedrigsten Stellenwertes gehört.<»Circuits 16 and 20. From this point in time the channel ^ nal limit characterizing pulse series "i" over the AND-sohal- * - device 15 in the input of the address register 7 of the stage *> belongs to the lowest ranking.

In dieser Lage gelangen die Oberfl us signale über UlTD- ■In this position, the surface signals arrive via UlTD- ■

Schaltung 18 in den Vorwahl zähl er 17» welcher nach Erreichen der im voraus eingestellten Überflussanzahl zur Schaltung für Steuerung der Torschaltungen 9 ein Verzögerungsendsignal "p" abgibt·Circuit 18 in the preselection counts 17 »which, after reaching the pre-set excess number for circuit for Control of the gate circuits 9 a delay end signal "p" gives up

Dann erscheint das Torsignal des Detektorimpulses und der Steuerung von Speicherung "h"^ während die die Kanalgrenze auszeichnende Impulsserie "i" bis zum nächsten Überflussignal des Adxessenregisters 7 weiter kommt; dieses Überflussignal gibt über die Schaltung für Steuerung der Torschaltung 9 ein Zyklusendsignal "f" und stellt gleichzeir tig das Torsignal des Detektorimpulses und der Steuerung der Speicherung "h" ab.Then the gate signal of the detector pulse and the control of storage "h" ^ appears during the channel boundary characterizing pulse series "i" until the next overflow signal of address register 7 continues; this Overflow signal gives over the circuit for controlling the gate circuit 9 and represents a cycle end signal "f" tig the gate signal of the detector pulse and the control the storage "h" from.

Eine konkrete Einstellung stellt das Zeitdiagramm in Fig.9 dar.(Binäres Adressenregister zu 8 "bit", T_k = 2ta + ⁵/8 ta)«The timing diagram in Fig. 9 shows a specific setting. (Binary address register for 8 "bits", T _k = 2ta + ^5/8 ta) «

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Claims (2)

PATENTANSPRÜCHE:PATENT CLAIMS: 1.) Sich an digitale Speichersysteme anschliessende, das Adressenrecister als Verzögerungsregister anwendende digitale Verzögerungsanordnung, mit einem Adressenregister, mit einer Schaltung für Steuerung von Torschaltungen und mit einem Vorwahlzählersystem für Überflussimpulse, dadurch gekennzeichnet , dass sie entweder ein Adressontorschaltun^ssystem (12) zwischen die Schaltung für Steuerung der Torschaltungen (9) und das Adressenrecister (7) gesclialtet, oder ein Torschaltungssystem für Vorwahl (Ip) zwischen Auressenregister (7) iJnd Vorwahlzählersystem (14) sowie Schaltung für Steuerung der Tor schaltungen (9) geschaltet, oder beide Torso.aaltungssysteme enthält, gekennzeichnet ferner dadurch, dass der die Kanalgrenze auszeichnende Impulsserieneingang (i) ferner die Schaltung für Steuerung der Torschaltungen (9) sich an die Eingänge dee Alressentorschalt-ungssystems (12) anschliessen, während die Au^ange des Adressentorschaltungssystems (12) an Eingänge, die den Stufen verschiedenen Stellenwertes des Adressenregisters (7) gehören, angeschlossen sind, ferner die Uberflussignalausgange verschiedenen Stellenwertes des Adressenregisters (7), sowie die Schaltung für Steuerung der Torschaltungen (9) mit den Eingängen des Torschaltungsystems für Vorwahl (13) verbunden sind, und die Ausgänge des Torschaltungssystems für Vorwahl (IJ) sich an die Eingänge des Vorwahl zähler systems für Überflussimpulse (14) anschliessen, und die Ausgänge des Vorwahlzählersystems (14) mit der Schaltung für . lervng der Torschaltürgen (9) verbunden sind (Fig. 7)·1.) Adjoining digital storage systems, the address recorder as a delay register using digital delay arrangement, with an address register, with a circuit for controlling gate circuits and with a preset counter system for excess pulses, characterized in that it has either an address gate circuit (12) between the Circuit for controlling the gate circuits (9) and the address recorder (7) connected, or a gate circuit system for preselection (Ip) between auress register (7) and preset counter system (14) and circuit for controlling the gate circuits (9), or both torso. a circuit system, further characterized in that the pulse series input (i) characterizing the channel boundary, the circuit for controlling the gate circuits (9) is connected to the inputs of the gate gate system (12), while the outputs of the gate gate system (12) are connected Entrances different to the levels Place value of the address register (7) are connected, furthermore the overflow signal outputs of different places value of the address register (7), as well as the circuit for controlling the gate circuits (9) are connected to the inputs of the gate circuit system for preselection (13), and the outputs of the gate circuit system for preselection (IJ) connect to the inputs of the preselection counter system for excess pulses (14), and the outputs of the preselection counter system (14) with the circuit for. lervng the gate doors (9) are connected (Fig. 7) ~ⁿ~ 909842/U12 BAD ORK3f_NAL ~ ⁿ ~ 909842 / U12 BAD ORK3f _NAL 2.) Anordnung nach Anspruch, 1, dadurch gekennzeichnet, dass der die Kanalgrenze auszeichnende Impuls seriene ingang (i) sich an den Eingang von zwei UND-Schaltungen (15) (16) anschliesst, und der andere Eingang der erwähnten IMD-Schaltungen (15) (IS) mit der Schaltung für Steuerung der Torschaltungen (9) verbunden ist, und der Ausgang der ersten UND-Schaltung (15) an den Eingang der Stufe vom niedrigsten Stellenwert, und der Ausgang der zweiten UND-Schaltung (16) an den Eingang einer weiteren Stufe des Adressenregisters (7) angeschlossen ist, ferner, dass sich der Überflussausgang des Adressenregisters (?) an einen Eingang der UED-Schaltungen (18 ) (20) und an einen üingang der Schaltung für Steuerung der Torschaltungen (9) anschliesst, während die anderen Eingänge der erwähnten UND-Schaltungen (18) (20) mit je einem Ausgang der Schaltung für Steuerung der Tor schaltungen (9) und ihre Ausgänge mit dem Eingang je eines VorwahlZählers (17) (19) verbunden, die Ausgange der erwähnten Vorwahlzähler (17) (19) an die Schaltung für Steuerung der Torschaltuagen (9) angeschlossen sind. (Fig.8).2.) Arrangement according to claim 1, characterized in that the pulse characterizing the channel boundary serial input (i) is connected to the input of two AND circuits (15) (16) connects, and the other input of the mentioned IMD circuits (15) (IS) with the circuit for control of the gate circuits (9) is connected, and the output of the first AND circuit (15) to the input of the stage of the lowest Place value, and the output of the second AND circuit (16) to the input of a further stage of the address register (7) is connected, further that the excess output of the address register (?) is connected to an input of the UED circuits (18) (20) and to an input of the circuit for controlling the gate circuits (9) connects, while the other inputs of the aforementioned AND circuits (18) (20) each have an output of the Circuit for controlling the gate circuits (9) and their outputs each connected to the input of a preselection counter (17) (19), the outputs of the aforementioned preset counter (17) (19) to the Circuit for controlling the gate switches (9) connected are. (Fig. 8). - 12 -- 12 - 909842/UU909842 / UU