DE1282072B - Circuit arrangement for the construction of a monostable trigger stage (time trigger stage) from NAND stages in solid-state circuit technology - Google Patents

Description

Schaltungsanordnung zum Aufbau einer monostabilen Kippstufe (Zeitkippstufe) aus NAND-Stufen in Festkörperschaltkreistechnik In der kontaktlosen Steuer- und Regeltechnik werden in zunehmendem Maße als befehlverarbeitende Steuerbausteine Gatter, und zwar meist NAND-Gatter, in Festkörperschaltkreistechnik verwendet. Diese sogenannten integrierten Schaltkreise zeichnen sich durch ein außerordentlich geringes Bauvolumen aus, und es ist möglich, eine Mehrzahl von Gattern in einem gemeinsamen Gehäuse unterzubringen, welches Flächenabmessungen von 8 X 3 mm und eine Höhe von etwa 3 mm kaum überschreitet. Es ist einleuchtend, daß ein solcher Baustein nur eine begrenzte Anzahl von Stromzuführungs- und Steuerleitungsanschlüssen aufweisen kann. Immerhin ist es gelungen, solchen Kombinationsbausteinen der angegebenen Größenabmessungen 14 bzw. 16 Anschlüsse zuzuordnen. Berücksichtigt man, daß jedes einzelne NAND-Gatter beliebig viele Eingänge und einen einzigen Ausgang aufweist und daß überdies alle Gatter eines Bausteins gemeinsam zwei Stromversorgungsanschlüsse fordern, von denen der eine mit dem positiven, der zweite mit dem negativen Pol der Gleichstromversorgung verbunden werden muß, so ergibt sich im Hinblick auf die begrenzte Anzahl der zur Verfügung stehenden Anschlüsse in einem solchen Festkörperschaltkreis, daß darin jeweils entweder vier NAND-Gatter mit zwei Eingängen, drei NAND-Gatter mit drei Eingängen, zwei NAND-Gatter mit vier Eingängen oder ein NAND-Gatter mit acht Eingängen untergebracht werden können.Circuit arrangement for the construction of a monostable trigger stage (time trigger stage) from NAND stages in solid-state circuit technology In contactless control and Control technology are increasingly used as command-processing control modules Gates, mostly NAND gates, used in solid-state circuit technology. These so-called integrated circuits are characterized by an extremely low level Build volume from, and it is possible to have a plurality of gates in one common To accommodate housing, which surface dimensions of 8 X 3 mm and a height of hardly exceeds about 3 mm. It is evident that such a building block only have a limited number of power supply and control line connections can. After all, it has been possible to create such combination modules of the specified size dimensions Allocate 14 or 16 connections. Taking into account that every single NAND gate has any number of inputs and a single output and that, moreover, all Gates of a module together require two power supply connections, of which one with the positive, the second with the negative pole of the DC power supply must be connected, it results in view of the limited number of to Available connections in such a solid state circuit that therein Either four NAND gates with two inputs, three NAND gates with three Inputs, two NAND gates with four inputs or one NAND gate with eight inputs can be accommodated.

Durch Verknüpfen zweier oder mehrerer NAND-Gatter lassen sich - wie allgemein bekannt - die für die Befehlverarbeitung in der kontaktlosen Steuer- und Regeltechnik erforderlichen Bausteine und Bausteingruppen aufbauen. So ist es beispielsweise möglich, durch kreuzweise Rückkopplung zweier NAND-Stufen eine bistabile Kippstufe aufzubauen. Dagegen bereitet der Aufbau einer monostabilen Kippstufe mit durch Außenbeschaltung einstellbarer Eigenzeit Schwierigkeiten, weil bei in Festkörperschaltkreistechnik aufgebauten NAND-Stufengruppen aus den oben erläuterten Gründen zusätzliche Anschlüsse nicht in dem gewünschten Umfang zur Verfügung stehen. Man hat zwar bereits versucht, monostabile Kippstufen in Festkörperschaltkreistechnik aufzubauen, hierbei bedeutete aber das für den 100-msec-Bereich erforderliche Kondensatorzeitglied einen unerwünschten Aufwand. Im übrigen wird als Zeitglied lediglich ein C-Glied, nicht aber ein RC-Glied verwendet, so daß eine stetig veränderbare Zeiteinstellung, wie sie meist gefordert werden muß, nicht möglich ist. Die Erfindung macht es sich deshalb zur Aufgabe, unter Verwendung von NAND-Gatterverknüpfungen in Festkörperschaltkreistechnik bei kleinerem Kapazitätsaufwand eine kontinuierliche Zeiteinstellung vermittels eines Regelwiderstandes, also vermittels eines RC-Gliedes der konventionellen Technik, zu ermöglichen.By linking two or more NAND gates - how generally known - those for command processing in contactless control and Build up the modules and module groups required for control technology. This is how it is, for example possible to create a bistable multivibrator by cross-coupling two NAND stages build up. On the other hand, the construction of a monostable multivibrator is prepared by external wiring adjustable intrinsic time difficulties because in solid-state circuit technology NAND step groups built up additional connections for the reasons explained above are not available to the desired extent. One has already tried To build monostable multivibrators in solid-state circuit technology, here meant but the capacitor timing element required for the 100 msec range is an undesirable one Expenditure. Otherwise, only a C element is used as the timing element, but not an RC element used, so that a continuously changeable time setting, as is usually required must be, is not possible. The invention therefore makes it its task using NAND gate connections in solid-state circuit technology a continuous time setting by means of a Control resistor, i.e. by means of an RC element of conventional technology, to enable.

Demgemäß bezieht sich die Erfindung auf eine Schaltungsanordnung zum Aufbau einer monostabilen Kippstufe (Zeitkippstufe) aus NAND-Gattern in Festkörperschaltkreistechnik, und die Erfindung besteht darin, hierzu zwei zu einer bistabilen Kippstufe verknüpfte NAND-Gatter mit einem nach-, geschalteten weiteren NAND-Gatter zu kombinieren, dessen Ausgang über eine RC-Transistor-Zeitkreis-Kombination mit einem der Eingänge der beiden bistabil verknüpften NAND-Gatter verbunden ist. Bei den über Kreuz rückgekoppelten, zu einer bistabilen Kippstufe verknüpften NAND-Gattern ist der Ausgang des ersten Gatters über ein drittes NAND-Gatter und ferner über die RC-Transistor-Zeitkreis-Kombination mit dem freien Eingang des zweiten NAND-Gatters verbunden, und der freie Eingang des ersten NAND-Gatters bildet den Stufeneingang, sein Ausgang den Stufenausgang.Accordingly, the invention relates to a circuit arrangement for Construction of a monostable trigger stage (time trigger stage) from NAND gates in solid-state circuit technology, and the invention consists in this, two linked to a bistable multivibrator Combine NAND gate with a downstream, further NAND gate, whose Output via an RC transistor timing circuit combination with one of the inputs of the two bistable linked NAND gates is connected. With the cross-fed back, The output of the first NAND gates linked to a bistable multivibrator is the output Gate via a third NAND gate and also via the RC transistor-timing circuit combination connected to the free input of the second NAND gate, and the free input of the first NAND gate forms the step input, its output the step output.

Die RC-Transistor-Zeitkreis-Kombination besteht aus der Reihenschaltung eines einstellbaren RC-Gliedes, bei dem die freie Kondensatorbelegung an den Ausgang des dritten NAND-Gatters, der freie Widerstandsanschluß an das Betriebspotential und die Verbindungsstelle zwischen beiden an die Basis des Transistors angeschlossen ist, dessen Emitter mit dem Bezugspotential und dessen Kollektor einerseits über einen Widerstand mit dem Betriebspotential und andererseits mit dem zweiten Eingang des zweiten NAND-Gatters verbunden ist. Aus der später erläuterten Arbeitsweise der Zeitkippstufe läßt sich erkennen, daß das monostabile Kippverhalten nur dann wirksam wird, wenn das Eingangssignal kürzer als die eingestellte Laufzeit ist.The RC transistor-timing circuit combination consists of the series connection an adjustable RC element, in which the free capacitor assignment to the output of the third NAND gate, the free resistor connection to the operating potential and the junction between the two is connected to the base of the transistor is, its emitter with the reference potential and its collector on the one hand over a resistor with the operating potential and on the other hand with the second input of the second NAND gate is connected. From the later explained The mode of operation of the time flip-flop stage shows that the monostable flip-flop behavior only takes effect if the input signal is shorter than the set running time is.

Besteht das Bedürfnis, einen monostabilen Kipper aufzubauen, bei dem der Eingangsimpuls länger andauern darf als die eingestellte Laufzeit, so ist gemäß einem weiteren Merkmal der Erfindung dem Stufeneingang eine aus einem weiteren NAND-Gatter und einer RC-Transistorkombination bestehende Triggerschaltung vorzuschalten. Zum Aufbau eines solchen Triggers wird der Ausgang des weiteren NAND-Gatters über ein Reihen-RC-Glied widerstandsseitig mit dem Bezugspotential und die Verbindungsstelle beider mit dem Emitter eines weiteren Transistors verbunden, dessen Basis auf Bezugspotential liegt und dessen Kollektor einerseits über einen Widerstand an das Betriebspotential und andererseits an den freien Eingang des ersten NAND-Gatters angeschlossen ist.There is a need to build a monostable tipper where the input pulse may last longer than the set running time, then according to Another feature of the invention is the stage input one from another NAND gate and an existing trigger circuit to be connected upstream of an RC transistor combination. To the The output of the additional NAND gate is established via a trigger of this type Series RC element on the resistance side with the reference potential and the connection point both connected to the emitter of a further transistor, the base of which is at reference potential and its collector on the one hand via a resistor to the operating potential and on the other hand is connected to the free input of the first NAND gate.

Ein Ausführungsbeispiel der Erfindung sei an Hand von drei Figuren nachfolgend näher erläutert: Die F i g. 1 veranschaulicht die Schaltung eines bekannten NAND-Gatters mit drei NPN-Siliziumplanartransistoren TrI bis Tr3. Das Schaltungssymbol für ein solches NAND-Gatter veranschaulicht die F i g. 1 b.An embodiment of the invention is based on three figures explained in more detail below: The F i g. 1 illustrates the circuit of a known one NAND gate with three NPN silicon planar transistors TrI to Tr3. The circuit symbol FIG. 4 illustrates such a NAND gate. 1 b.

Die NAND-Gatterschaltung nach F i g. 1 a hat zwei Eingänge E 1 und E2 und einen Ausgang A 1. Den Eingangskreis bildet ein Mehremitter-Transistor Tr0, der die Funktionen der hier üblichen Eingangsentkopplungsdioden übernimmt; der Gesamtaufbau entspricht somit einem Undgatter mit zwei Eingängen und nachfolgender Signalumkehr. Liegt 1-Signal (P-Potential) an beiden Eingängen EI und E2, so sind die Transistoren Trl und Tr2 durchgesteuert, und der Ausgang A 1 führt 0-Signal. Liegt der Eingang E1 oder E2 auf 0-Signal (0 V), so sind die Transistoren TrI und Tr2 gesperrt. über den Transistor Tr3 führt der Ausgang A 1 1-Signal (-i-3 bis -l-5 V).The NAND gate circuit according to FIG. 1a has two inputs E 1 and E2 and an output A 1. The input circuit is formed by a multi-emitter transistor Tr0, which takes on the functions of the input decoupling diodes that are usual here; the overall structure thus corresponds to an AND gate with two inputs and a subsequent signal reversal. If there is a 1 signal (P potential) at both inputs EI and E2, the transistors Trl and Tr2 are switched on and the output A 1 has a 0 signal. If the input E1 or E2 has a 0 signal (0 V), the transistors TrI and Tr2 are blocked. The output A 1 carries a 1 signal (-i-3 to -l-5 V) via the transistor Tr3.

Wie die F i g. 2 unter Verwendung des NAND-Symbols nach F i g. 1 b veranschaulicht, ist es möglich, zwei NAND-Stufen I und Il mit den Eingängen 1, 2 bzw. 4, 5 und den Ausgängen 3 bzw. 6 über Kreuz in der Weise rückzukoppeln, daß der Ausgang der einen mit einem Eingang der anderen verbunden ist. Bei dieser NAND-Gatterverknüpfung erhält man eine bistabile Kippstufe, beispielsweise mit dem Setzeingang 1, dem Setzausgang 3, dem Löscheingang 5 und dem Löschausgang 6. Eine solche bistabile Kippstufe aus NAND-Gattern läßt sich erfindungsgemäß zu einer monostabilen Kippstufe umrüsten, indem man -- wie die F i g. 2 weiter veranschaulicht - den Ausgang 3 des NAND-Gatters I mit dem einen Eingang 7 eines weiteren NAND-Gatters III verbindet, dessen zweiter Eingang 8 umbelegt ist und dessen Ausgang 9 über eine RC-Transistor-Zeitkreis-Kombination ZK mit dem Eingang 5 des NAND-Gatters II verbunden ist. Die RC-Transistor-Zeitkreis-Kombination ZK setzt sich zusammen aus einem Kondensator C1, dessen eine Belegung an den Ausgang 9 des NAND-Gatters III angeschlossen ist und dessen zweite Belegung über einen einstellbaren Widerstand R 1 an P-Potential liegt. Der Verbindungspunkt dieses Reihen-RC-Gliedes R1, C1 ist an die Basis des Transistors T1 angeschlossen, dessen Emitter auf dem Bezugspotential M liegt und dessen Kollektor über den Kollektorwiderstand R 2 mit dem Betriebspotential P verbunden ist. Der Kollektor des Transistors T1 bildet den Ausgang des RC-Transistor-Schaltkreises ZK, der - wie erläutert wurde -- mit dem Eingang 5 des NAND-Gatters II verbunden ist. Der Eingang l des NAND-Gatters I bildet dann den Eingang E, sein Ausgang 3 den Ausgang A der monostabilen Kippstufe.As the F i g. 2 using the NAND symbol according to FIG. 1 b illustrates, it is possible to feed back two NAND stages I and II with the inputs 1, 2 or 4, 5 and the outputs 3 or 6 crosswise in such a way that the output of one with an input of the other connected is. With this NAND gate link, a bistable multivibrator is obtained, for example with the set input 1, the set output 3, the clear input 5 and the clear output 6. Such a bistable multivibrator made of NAND gates can be converted according to the invention to a monostable multivibrator by - like the fig. 2 further illustrates - the output 3 of the NAND gate I connects to one input 7 of a further NAND gate III, the second input 8 of which is reassigned and the output 9 of which via an RC transistor-timing circuit combination ZK with the input 5 of the NAND gate II is connected. The RC transistor-timing circuit combination ZK is composed of a capacitor C1, one assignment of which is connected to the output 9 of the NAND gate III and the second assignment of which is at P potential via an adjustable resistor R 1. The connection point of this series RC element R1, C1 is connected to the base of the transistor T1, the emitter of which is connected to the reference potential M and the collector of which is connected to the operating potential P via the collector resistor R 2. The collector of the transistor T1 forms the output of the RC transistor circuit ZK, which - as has been explained - is connected to the input 5 of the NAND gate II. The input l of the NAND gate I then forms the input E, its output 3 the output A of the monostable multivibrator.

Im Ruhezustand der Schaltung möge der Eingang E der monostabilen Kippstufe, also der Eingang 1 des Gatters I, L-Signal (-I-5 V) und der Ausgang 3 0-Signal führen. Damit liegt am Gatter III am Eingang 7 0-Signal. Am Ausgang 9 des Gatters 3 steht somit L-Signal an. Damit liegt der dem Gatterausgang 9 zugewandte Kondensatorbelag des Kondensators C1 auf positivem Potential, während der andere Kondensatorbelag auf dem Potential der Sättigungsspannung der Basis-Emitter-Diode des Transistors TI liegt, dessen Basis über den veränderbaren Widerstand R 1 angesteuert wird. Erfolgt am Eingang E ein Signalwechsel von L-Signal auf 0-Signal, so wird der Ausgang A der Kippstufe L-Signal führen, während der Ausgang 9 des Gatters III 0-Signal erhält. Durch die damit verbundene Umladung des Kondensators C1 erfolgt eine Sperrung des Transistors T l. Die Folge davon ist, daß nunmehr an den Eingängen 4 und 5 des Gatters II gleichzeitig L-Signal ansteht, so daß der Ausgang 6 des Gatters 1T 0-Signal führt, das den Eingang 2 des Gatters I belegt. Schaltet der Eingang 1 des Gatters I, also der Eingang E, wieder auf L-Signal um, so wird dieser Signalzustand in der bistabilen Kippstufe mit den NAND-Gattern I und 1I so lange gespeichert, bis der Kondensator C1 entladen ist und der Transistor T1 wieder durchlässig werden kann. Auf Grund der nach einer e-Funktion verlaufenden Spannung an der Basis des Transistors T1 steuert dieser somit von L-Signal gegen 0-Signal. Damit wird auch der Ausgang 6 des Gatters II zunächst von 0-Signal gegen L-Signal steuern und den Eingang 2 des Gatters I beeinflussen. Beim Durchsteuern des Ausgangs 3 des Gatters I setzt über den Eingang 4 des Gatters 1I die Rückkopplung ein, so daß am Ausgang A der monostabilen Kippstufe ein Ausgangssignal mit systemgerechter Flankensteilheit entsteht.In the idle state of the circuit, input E of the monostable multivibrator, So the input 1 of the gate I, L-signal (-I-5 V) and the output 3 carry a 0-signal. This means that the gate III at the input 7 has a 0 signal. At the output 9 of the gate 3 is thus L signal on. The capacitor plate facing the gate output 9 is thus located of the capacitor C1 at positive potential, while the other capacitor plate at the potential of the saturation voltage of the base-emitter diode of the transistor TI, the base of which is controlled via the variable resistor R 1. He follows If there is a signal change at input E from L signal to 0 signal, output A the flip-flop lead L-signal, while the output 9 of the gate III receives a 0-signal. The associated charge reversal of the capacitor C1 blocks the Transistor T l. The consequence of this is that now at inputs 4 and 5 of the gate II is at the same time L-signal, so that the output 6 of the gate 1T carries a 0-signal, which occupies input 2 of gate I. Switches input 1 of gate I, that is the input E, again to L signal, this signal state is in the bistable Flip-flop with the NAND gates I and 1I stored until the capacitor C1 is discharged and the transistor T1 can become conductive again. Because of the voltage at the base of the transistor T1, which runs according to an exponential function controls it from an L-signal to a 0-signal. This also makes output 6 of gate II initially control from 0 signal to L signal and input 2 of the Gatters I influence. When switching through output 3 of gate I translates the input 4 of the gate 1I the feedback, so that at the output A of the monostable Flip-flop an output signal with system-compatible edge steepness is created.

Nach beendeter Laufzeit schaltet der Ausgang 9 des Gatters III wieder auf L-Signal. Damit wird der Kondensator C 1 über den Innenwiderstand der Gatterausgangsschaltung und der Basis-Emitter-Strecke des Transistors T1 wieder aufgeladen.When the running time has ended, output 9 of gate III switches again on L signal. Thus, the capacitor C 1 is across the internal resistance of the gate output circuit and the base-emitter path of the transistor T1 is charged again.

Aus dem Funktionsablauf der monostabilen Kippstufe nach F i g. 2 ist erkennbar, daß das Kippen nur dann entsteht, wenn das Eingangssignal an der Klemme E kürzer ist als die an dem RC-Glied R 1, C 1 eingestellte Laufzeit. Ist das Eingangssignal jedoch länger als diese eingestellte Laufzeit, so ist vor den Eingang E der monostabilen Kippstufe nach F i g. 2 eine Triggerstufe zu schalten, deren Einzelheiten in der F i g. 3 wiedergegeben sind.From the functional sequence of the monostable multivibrator according to FIG. 2 is it can be seen that the tilting occurs only when the input signal is at the terminal E is shorter than the running time set on the RC element R 1, C 1. Is the input signal However, longer than this set running time, the monostable is in front of input E. Flip-flop according to FIG. 2 to switch a trigger stage, the details of which can be found in the F i g. 3 are reproduced.

Liegt im Ruhezustand der Schaltung nach. F i g. 3 am Eingang E', d. h. am Eingang 10 des NAND-Gatters IV, 0-Signal an (0 V), so ist der Kondensator C2 über den Widerstand R3 aufgeladen und der Transistor T2, dessen Emitter mit dem Verbindungspunkt des RC-GliedesR3, C2 verbunden ist, dessen Kollektor einerseits über den Widerstand R4 an das Betriebspotential P sowie andererseits an die Ausgangsklemme A' angeschlossen ist und basisseitig auf M-Potential liegt, gesperrt. Wechselt am Eingang 10 des Gatters IV, dessen Eingang 11 frei ist, das Signal von 0 auf L, so schaltet sein Ausgang 12 auf 0-Signal, wodurch der nachgeschaltete Kondensator C2 über die Basis-Emitter-Strecke des Transistors T2 und parallel dazu über den Widerstand R 3 entladen wird; als Folge davon fließt nunmehr Basisstrom, und der Transistor T2 wird durchgesteuert.Lags behind the circuit in the idle state. F i g. 3 at input E ', i.e. at input 10 of NAND gate IV, 0 signal at (0 V), then capacitor C2 is charged via resistor R3 and transistor T2, whose emitter is connected to the connection point of RC element R3, C2 is connected, the collector of which is connected on the one hand via the resistor R4 to the operating potential P and on the other hand to the output terminal A 'and is on the base side at M potential, blocked. If the signal at input 10 of gate IV, whose input 11 is free, changes from 0 to L, its output 12 switches to a 0 signal, whereby the downstream capacitor C2 crosses the base-emitter path of transistor T2 and in parallel therewith the resistor R 3 is discharged; As a result, base current now flows and transistor T2 is turned on.

Während der Entladezeit des Kondensators C2 (F i g. 3) wird die monostabile Kippstufe (F i g. 2), deren Eingang E mit dem Ausgang A' der Triggerschaltung nach F i g. 3 verbunden ist, über den Kollektor des Transistors T2 (F i g. 3) mit 0-Signal angesteuert und damit die aus den Gattern I und 1I gebildete bistabile Kippstufe gesetzt. Ist die Laufzeit der monostabilen Kippstufe nach F i g. 2 beendet, so kann der monostabile Kipper auch noch bei anstehendem L-Signal am Eingang 10 des Gatters IV wieder in die Ruhelage zurückkippen. Verschwindet das L-Signal am Eingang 10 des Gatters IV und liegt wieder 0-Signal an diesem Eingang an, dann kann sich der Kondensator C2 (F i g. 3) über den Widerstand R 3 wieder aufladen.During the discharge time of the capacitor C2 (FIG. 3), the monostable multivibrator (FIG. 2), the input E of which is connected to the output A 'of the trigger circuit according to FIG. 3 is connected, controlled via the collector of the transistor T2 (FIG. 3) with a 0 signal and thus the bistable multivibrator formed from the gates I and 1I is set. Is the running time of the monostable multivibrator according to F i g. 2 ends, the monostable tipper can tip back into the rest position even if the L signal is pending at input 10 of gate IV. If the L signal at input 10 of gate IV disappears and there is again a 0 signal at this input, then capacitor C2 (FIG. 3) can recharge via resistor R 3.

Da nach den eingangs umrissenen Erläuterungen vier NAND-Gatter mit je zwei Eingängen in einem einzigen Festkörperbaustein untergebracht werden können, wird zum Aufbau einer monostabilen Kippstufe der erläuterten Art einschließlich der gegebenenfalls benötigten Triggerschaltung nach F i g. 3 lediglich eine einzige NAND-Gatter-Bausteingruppe in Festkörperschaltkreistechnik benötigt, wobei die in den F i g. 2 und 3 in gestrichelten Rahmen gezeichneten RC-Transistor-Zeitkreis-Kombinationen ZK (F i g. 2) und TZK (F i g. 3) durch entsprechende Außenbeschaltungen des einzigen Festkörper-NAND-Bausteins angefügt werden.Since, according to the explanations outlined at the beginning, four NAND gates with two inputs each can be accommodated in a single solid-state module, is used to build a monostable multivibrator of the type explained, including the possibly required trigger circuit according to FIG. 3 only one NAND gate module in solid-state circuit technology is required, whereby the in the F i g. 2 and 3 RC transistor-timing circuit combinations shown in dashed frames ZK (Fig. 2) and TZK (Fig. 3) by means of corresponding external circuits of the only one Solid-state NAND block can be attached.

Claims (5)

Patentansprüche: 1. Schaltungsanordnung zum Aufbau einer monostabilen Kippstufe (Zeitkippstufe) aus NAND-Stufen in Festkörperschaltkreistechnik, gekennzeichnet durch zwei zu einer bistabilen Kippstufe verknüpfte NAND-Gatter (I, 1I) mit einem nachgeschalteten weiteren NAND-Gatter (III), dessen Ausgang (9) über eine RC-Transistor-Zeitkreis-Kombination (ZK) mit einem der Eingänge der bistabilverknüpften NAND-Gatter (I, 1I) verbunden ist. Claims: 1. Circuit arrangement for building a monostable Trigger stage (time trigger stage) made of NAND stages in solid-state circuit technology, marked by two NAND gates (I, 1I) linked to form a bistable multivibrator with one downstream further NAND gate (III), whose output (9) via an RC transistor timing circuit combination (ZK) connected to one of the inputs of the bistable-linked NAND gates (I, 1I) is. 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch über Kreuz rückgekoppelte NAND-Gatter (I, 1I), bei denen der Ausgang (3) des ersten NAND-Gatters (I) über ein drittes NAND-Gatter (III) und über die RC-Transistor-Zeitkreis-Kombination (ZK) mit dem freien Eingang (5) des zweiten NAND-Gatters (1I) verbunden ist und der freie Eingang (1) des ersten NAND-Gatters (I) den Stufeneingang (E), sein Ausgang (3) den Stufenausgang (A) bildet. 2. Circuit arrangement according to claim 1, characterized by cross-fed back NAND gate (I, 1I), in which the output (3) of the first NAND gate (I) has a third NAND gate (III) and via the RC transistor timing circuit combination (ZK) is connected to the free input (5) of the second NAND gate (1I) and the free Input (1) of the first NAND gate (I) the step input (E), its output (3) forms the step output (A). 3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die RC-Transistor-Zeitkreis-Kombination (ZK) aus der Reihenschaltung eines einstellbaren RC-Gliedes (R 1, C 1) besteht, bei dem die freie Kondensatorbelegung an den Ausgang (9) des dritten NAND-Gatters (III), der freie Widerstandsanschluß an das Betriebspotential (P) und die Verbindungsstelle zwischen beiden an die Basis des Transistors (T1) angeschlossen ist, dessen Emitter mit dem Bezugspotential (M) und dessen Kollektor einerseits über einen Widerstand (R 2) mit dem Betriebspotential (P) und andererseits mit dem zweiten Eingang (5) des zweiten NAND-Gatters (1I) verbunden ist. 3. Circuit arrangement according to claims 1 and 2, characterized in that the RC transistor-timing circuit combination (ZK) consists of the series connection of an adjustable RC element (R 1, C 1), in which the free capacitor assignment to the output (9) of the third NAND gate (III), the free resistor connection to the operating potential (P) and the junction between the two is connected to the base of the transistor (T1), the emitter of which is connected to the reference potential (M) and its collector on the one hand a resistor (R 2) is connected to the operating potential (P) and on the other hand to the second input (5) of the second NAND gate (1I). 4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß dem Stufeneingang (E) eine aus einem weiteren NAND-Gatter (IV) und einer RC-Transistorkombination (TZK) bestehende Triggerstufe vorgeschaltet ist. 4. Circuit arrangement according to the claims 1 to 3, characterized in that the step input (E) is one of a further NAND gate (IV) and an RC transistor combination (TZK) existing trigger stage is upstream. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Ausgang (12) des weiteren NAND-Gatters (IV) über ein Reihen-RC-Glied (R3, C2) widerstandsseitig mit dem Bezugspotential (M) und die Verbindungsstelle beider Gliederelemente mit dem Emitter des Transistors (T2) verbunden ist, dessen Basis auf Bezugspotential (M) liegt und dessen Kollektor (A') einerseits über einen Widerstand (R4) an das Betriebspotential (P) und andererseits an den freien Eingang (1, E) des ersten NAND-Gatters (I) angeschlossen ist.5. Circuit arrangement according to claim 4, characterized in that the output (12) of the further NAND gate (IV) via a series RC element (R3, C2) on the resistance side with the reference potential (M) and the junction of the two link elements with the Emitter of the transistor (T2) is connected, the base of which is at reference potential (M) and its collector (A ') on the one hand via a resistor (R4) to the operating potential (P) and on the other hand to the free input (1, E) of the first NAND gate (I) is connected.