DE1253759B - Circuit arrangement implemented in integrated circuit technology for the implementation of logic functions - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLANDFEDERAL REPUBLIC OF GERMANY

DEUTSCHESGERMAN

PATENTAMTPATENT OFFICE

AUSLEGESCHRIFTEDITORIAL

Int. Cl.:Int. Cl .:

H03kH03k

Deutsche Kl.: 21 al - 36/18German class: 21 al - 36/18

Nummer: 1253 759Number: 1253 759

Aktenzeichen: P 34806 VIII a/21 alFile number: P 34806 VIII a / 21 al

Anmeldetag: 31. Juli 1964Filing date: July 31, 1964

Auslegetag: 9. November 1967Opened on: November 9, 1967

Die vorliegende Erfindung betrifft eine in integrierter Schaltungstechnik ausgeführte Schaltungsanordnung zur Durchführung logischer Funktionen mit einem ersten Transistor und wenigstens einem zweiten Transistor, welche zu einer Stromübernahmeschaltung mit einem gemeinsamen Emitterwiderstand miteinander verbunden sind, und mit wenigstens einem dritten Transistor, der mit seiner Steuerelektrode an den Kollektorkreis des ersten Transistors angeschlossen ist und an dessen Ausgangskreis das Ausgangssignal abgenommen wird.The present invention relates to a circuit arrangement implemented using integrated circuit technology for performing logic functions with a first transistor and at least one second transistor, which to a current transfer circuit with a common emitter resistor with each other are connected, and with at least one third transistor whose control electrode is connected to the Collector circuit of the first transistor is connected and the output signal is taken from its output circuit will.

Schaltungen zur Ausführung logischer Funktionen mit wenigstens zwei Transistoren, die als Stromübernahme-Schalter miteinander verbunden sind, sind bereits aus dem »Taschenbuch der Nachrichtenverarbeitung« von K. Steinbuch, Springer-Verlag, 1962, S. 476, bekannt. Bei diesen Schaltungen ist jedoch zur Verknüpfung mehrerer Signale ein recht beträchtlicher Aufwand an Bauelementen und Energie erforderlich. Außerdem sind diese Schaltungen nicht zur Ausführung in der Technik der integrierten Schaltung geeignet.Circuits for the execution of logical functions with at least two transistors, which act as current transfer switches are connected with each other are already from the »Pocket Book of Message Processing« by K. Steinbuch, Springer-Verlag, 1962, p. 476, known. In these circuits is however, a considerable amount of components and energy is required to link several signals necessary. In addition, these circuits are not designed to be implemented in integrated circuit technology suitable.

Aus der deutschen Auslegeschrift 1 088 544 ist ferner eine Schaltungsanordnung mit einem Koinzidenzgatter aus mehreren parallel geschalteten Gleichrichtern zur Ausübung verschiedener logischer Funktionen bekannt. Dabei sind wahlweise beide Elektroden der Gleichrichter des Koinzidenzgatters mit Hilfe von Schalttransistoren unmittelbar an die Vorspannung anschließbar, die über Widerstände an den in Durchlaßrichtung positiven Elektroden der Gleichrichter anliegt. Der von einem der Schalttransistoren abgeleitete logische Ausgangsspannungswert ist durch den Sättigungszustand dieses Schalttransistors bestimmt. The German Auslegeschrift 1 088 544 also discloses a circuit arrangement with a coincidence gate made up of several rectifiers connected in parallel to perform various logical functions known. Both electrodes are optionally the rectifier of the coincidence gate with the help of Switching transistors can be connected directly to the bias voltage, which are connected via resistors to the in the forward direction positive electrodes of the rectifier is applied. The one derived from one of the switching transistors logical output voltage value is determined by the saturation state of this switching transistor.

Eine derartige Schaltung ist jedoch nicht ohne weiteres zur Ausführung in Mikrominiaturbauweise, z. B. nach der Technologie der integrierten Schaltungen, geeignet, da ein großer Teil der für den Aufbau erforderlichen Fläche von den Schaltelementen selbst eingenommen würde und außerdem eine Anzahl von isolierten Anschlußfeldern vorgesehen werden müßte, deren Abstände schon wegen der auftretenden Streukapazitäten, aber auch aus Isolationsgründen groß zu halten wären.However, such a circuit is not readily available for implementation in a micro-miniature design, z. B. according to the technology of integrated circuits, suitable as a large part of the construction required area would be occupied by the switching elements themselves and also a number of isolated connection fields would have to be provided, the spacing of which already because of the stray capacitances that occur, but should also be kept large for reasons of isolation.

Aufgabe der Erfindung ist es, die Nachteile der bekannten Schaltungsanordnungen zu vermeiden und eine einfach aufgebaute logische Schaltungsanordnung zu schaffen, bei der die Anzahl der isolierten Anschlußfelder auf ein Minimum beschränkt ist und die infolgedessen nicht nur geringen Raumaufwand benötigt, sondern auch erhöhte Betriebszuverlässigkeit besitzt In integrierter Schaltungstechnik ausgeführte
Schaltungsanordnung zur Durchführung logischer FunktionenThe object of the invention is to avoid the disadvantages of the known circuit arrangements and to create a simply constructed logic circuit arrangement in which the number of isolated connection fields is limited to a minimum and which consequently not only requires little space, but also has increased operational reliability Circuit technology executed
Circuit arrangement for performing logical functions

Anmelder:Applicant:

Plessey-UK Limited, Ilford, EssexPlessey-UK Limited, Ilford, Essex

(Großbritannien)(Great Britain)

Vertreter:Representative:

Dipl.-Ing. E. Prinz, Dr. G. Hauser und
Dipl.-Ing. G. Leiser, Patentanwälte,
München-Pasing, Ernsbergerstr. 19Dipl.-Ing. E. Prince, Dr. G. Hauser and
Dipl.-Ing. G. Leiser, patent attorneys,
Munich-Pasing, Ernsbergerstr. 19th

Als Erfinder benannt:Named as inventor:

Philip Martin Thompson, Ottawa, OntarioPhilip Martin Thompson, Ottawa, Ontario

(Kanada)(Canada)

Beanspruchte Priorität:Claimed priority:

Großbritannien vom 31. Juli 1963 (30 408)Great Britain July 31, 1963 (30 408)

und sich vor allem für die Ausbildung als Festkörperschaltung eignet.and is particularly suitable for training as a solid-state circuit.

Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs erwähnten Art erfindungsgemäß dadurch gelöst, daß die zweiten und dritten Transistoren in einer integrierten Schaltungsanordnung enthalten sind und daß ihre Kollektorzonen in einer gemeinsamen Halbleiterschicht gebildet sind.This object is achieved according to the invention in a circuit arrangement of the type mentioned at the outset solved that the second and third transistors are contained in an integrated circuit arrangement and that their collector zones are formed in a common semiconductor layer.

Durch diese Maßnahmen wird erreicht, daß die Schaltungsanordnung auf einfache Weise als Festkörperschaltung realisiert werden kann, weil die Kollektoren der genannten Transistoren unmittelbar miteinander verbunden sind und auf gemeinsamem Potential liegen. Um die erforderlichen Schaltungsverbindungen zu erhalten, müssen nur die Basiszonen in der gemeinsamen Kollektorschicht und die Emitterzonen wiederum in den Basiszonen gebildet werden. Vorzugsweise sind alle Schaltungselemente, nämlich Transistoren, Widerstände usw., sowie die Verbindungen auf einem einzigen Plättchen eines Unterlagematerials aufgebracht.By these measures it is achieved that the circuit arrangement is a simple solid-state circuit can be realized because the collectors of said transistors directly are connected to each other and have a common potential. To make the necessary circuit connections only need the base zones in the common collector layer and the emitter zones in turn are formed in the base zones. Preferably all circuit elements are, viz Transistors, resistors, etc., as well as the connections on a single sheet of support material upset.

Eine bevorzugte Ausführungsform der Erfindung sieht vor, daß der dritte Transistor so ausgebildet ist, daß er eine Ausgangsspannung abgibt, die zwei verschiedene Spannungswerte annehmen kann.A preferred embodiment of the invention provides that the third transistor is designed so that it emits an output voltage which can assume two different voltage values.

Dabei kann einer der Spannungswerte wenigstens teilweise durch den Sättigungszustand des ersten Transistors definiert sein, während der andere Spannungs-One of the voltage values can be at least partially due to the saturation state of the first transistor be defined, while the other voltage

709 687/375709 687/375

wert durch eine Spannungsteilerschaltung definiert sein kann, die in den Kollektorkreis des ersten Transistors eingefügt ist. Eine andere Möglichkeit besteht darin, daß in den Kollektorkreis des ersten Transistors ein vierter Transistor eingefügt ist, der den anderen Spannungswert definiert.value can be defined by a voltage divider circuit can, which is inserted in the collector circuit of the first transistor. Another possibility is to that in the collector circuit of the first transistor, a fourth transistor is inserted, which the other Voltage value defined.

Ein weiteres Merkmal der Erfindung sieht vor, daß der Eingang jedes zweiten Transistors mit dem Ausgang eines Mehremitter-Transistors verbunden ist.Another feature of the invention provides that the input of every second transistor with the output of a multi-emitter transistor is connected.

Erfindungsgemäß ist auch vorgesehen, daß der erste Transistor ein Mehremitter-Transistor ist, wobei jeweils ein Emitter des ersten Transistors mit den Emittern von einem oder von mehreren zweiten Transistoren verbunden sein kann. Ferner können wenigstens einige der zweiten Transistoren Mehremitter-Transistoren sein, deren Emitter jeweils mit verschiedenen Emittern des ersten Transistors verbunden sind.According to the invention it is also provided that the first transistor is a multi-emitter transistor, in each case an emitter of the first transistor with the emitters of one or more second transistors can be connected. Furthermore, at least some of the second transistors can be multi-emitter transistors be whose emitters are each connected to different emitters of the first transistor.

Eine weitere Ausgestaltung der Erfindung besteht darin, daß an den Kollektorkreis eines zweiten Transistors ein weiterer Transistor angeschlossen ist, der eine Ausgangsspannung abgibt, die stets zu der Ausgangsspannung des dritten Transistors komplementär ist.Another embodiment of the invention consists in that to the collector circuit of a second transistor Another transistor is connected, which emits an output voltage that is always equal to the output voltage of the third transistor is complementary.

Die Erfindung wird nachstehend an Hand der Zeichnung beispielshalber erläutert. Darin zeigtThe invention is explained below by way of example with reference to the drawing. In it shows

F i g. 1 das Schaltbild einer Und-Schaltung mit einer emittergekoppelten Oder-Schaltung,F i g. 1 shows the circuit diagram of an AND circuit with an emitter-coupled OR circuit,

F i g. 2 das Schaltbild einer Negationsschaltung, welche das Komplement zu dem Ausgangssignal der Schaltung von F i g. 1 liefert,F i g. 2 shows the circuit diagram of a negation circuit which is the complement to the output signal of Circuit of FIG. 1 returns

F i g. 3 das Schaltbild einer logischen Schaltung zur Durchführung der Funktion (A und B) oder (C und D), F i g. 3 the circuit diagram of a logic circuit for performing the function (A and B) or (C and D),

F i g. 4 eine andere Ausführungsform der Schaltung von F i g. 3,F i g. 4 shows another embodiment of the circuit of FIG. 3,

F i g. 5 eine andere Ausführungsform der Schaltung von F i g. 2,F i g. 5 shows another embodiment of the circuit of FIG. 2,

F i g. 6 ein Diagramm einer logischen Schaltung zur Lieferung des Übertrags-Ausgangssignals für einen Addierkreis mit drei Eingängen,F i g. Figure 6 is a diagram of a logic circuit for providing the carry output for one Adding circuit with three inputs,

F i g. 7 das Schaltbild einer Schaltung zur Durchführung der logischen Funktion von F i g. 6 undF i g. 7 is a circuit diagram of a circuit for performing the logic function of FIG. 6 and

F i g. 8 das Schaltbild einer logischen Schaltung zur Lieferung symmetrischer Ausgangssignale.F i g. 8 shows the circuit diagram of a logic circuit for supplying symmetrical output signals.

Die in F i g. 1 dargestellte Schaltung enthält einen Transistor T mit Mehrfachemitter und einen Basiswiderstand A₁, der eine Mehrfachemitter-Und-Schaltung bildet, sowie eine emittergekoppelte Oder-Schaltung mit Transistoren J₁, J₂, J₃ und J₄. Die Kollektoren der Transistoren J₁, J₂ und J₄ sind unmittelbar mit der positiven Klemme verbunden, während die Emitter der Transistoren J₁ und J₂ beide mit dem Emitter des Transistors J₃ verbunden sind. Die Emitter der drei Transistoren J₁, J₂ und J₃ sind über einen geeigneten Widerstand R₄ mit der negativen Klemme verbunden, so daß ein Stromübernahmeschalter gebildet wird. Der Kollektor des Transistors J₃ ist mit der Basis des Transistors J₄ direkt und mit der positiven Klemme über einen Widerstand R₂ verbunden. Die Basis des Transistors J₁ ist mit Masse über einen Widerstand R₃ verbunden, der zweckmäßig eine Verlängerung des Basiswiderstands des Transistors selbst ist. Die Basis des Transistors J₃ liegt unmittelbar an Masse. Das Ausgangssignal der Oder-Schaltung wird am Emitter des Transistors J₁ erhalten, welcher über einen Widerstand R₅ mit der negativen Klemme verbunden ist.The in F i g. 1 contains a transistor T with multiple emitters and a base resistor A ₁ , which forms a multiple emitter-AND circuit, and an emitter-coupled OR circuit with transistors J ₁ , J ₂ , J ₃ and J ₄ . The collectors of transistors J ₁ , J ₂ and J ₄ are directly connected to the positive terminal, while the emitters of transistors J ₁ and J _{2 are} both connected to the emitter of transistor J ₃ . The emitters of the three transistors J ₁ , J ₂ and J ₃ are connected to the negative terminal via a suitable resistor R ₄ , so that a current transfer switch is formed. The collector of the transistor J ₃ is connected to the base of the transistor J ₄ directly and to the positive terminal via a resistor R ₂ . The base of the transistor J ₁ is connected to ground via a resistor R ₃ , which is expediently an extension of the base resistance of the transistor itself. The base of the transistor J ₃ is directly connected to ground. The output signal of the OR circuit is obtained at the emitter of the transistor J ₁ , which is connected to the negative terminal via a resistor R _5.

Bei der Anordnung von F i g. 1 ist die Unterscheidungsschwelle genau auf Massepotentiäl festgelegt, und die Ausgangswerte betragen 1,3 Volt für den Spannungswert »1« und —1,3 Volt für den Spannungswert »0«. Der Spannungswert »1« wird durch die Werte der Widerstände R₂, und /?» sowie durch die Emitter-Basis-Spannung des Transistors J₄ bestimmt, während der Spannungswert »0« durch die Durchlaßspannung einer Serienschaltung aus einem Kollektorübergang und einem Emitterübergang festgelegt ist. Diese Schaltungen können entweder direkt miteinander gekoppeltIn the arrangement of FIG. 1, the discrimination threshold is precisely set to ground potential, and the output values are 1.3 volts for the voltage value "1" and -1.3 volts for the voltage value "0". The voltage value "1" is determined by the values of the resistors R ₂ , and /? " and determined by the emitter-base voltage of the transistor J ₄ , while the voltage value "0" is determined by the forward voltage of a series circuit made up of a collector junction and an emitter junction. These circuits can either be coupled directly to one another

ίο werden, oder über Transistor-Und-Schaltungen mit Mehrfachemitter in der in F i g. 1 gezeigten Weise.ίο be, or via transistor-AND-circuits with Multiple emitters in the in FIG. 1 way shown.

Bei der Schaltung von F i g. 1 hat nur ein Transistor, nämlich der Transistor J₃, eine Kollektorbelastung. Dies bedeutet, daß nur zwei voneinander isolierte Felder für die ganze Schaltung erforderlich sind. Bei der Herstellung einer Festkörperschaltung in Übereinstimmung mit F i g. 1 ist festzustellen, daß ein großer Teil der Fläche nicht von den Schaltungselementen selbst eingenommen wird, sondern von dem Abstand,In the circuit of FIG. 1 only one transistor, namely transistor J ₃ , has a collector load. This means that only two fields, isolated from one another, are required for the entire circuit. When manufacturing a solid-state circuit in accordance with FIG. 1 it can be seen that a large part of the area is not taken up by the circuit elements themselves, but by the distance

ao der zwischen den Schaltungselementen und den Rändern der isolierten Felder frei gelassen werden muß. Eine Schaltung, die nur wenige isolierte Felder benötigt, nimmt daher sehr wenig Platz auf einem SiIiciumplättchen ein. Da ferner der Transistor J₃ ein einziger Transistor auf einem Feld ist, der klein gehalten werden kann, ist die Kollektorstreukapazität auf ein Minimum herabgesetzt.ao which must be left free between the circuit elements and the edges of the isolated fields. A circuit that requires only a few isolated fields therefore takes up very little space on a silicon wafer. Furthermore, since the transistor J _{3 is} a single transistor in a field which can be kept small, the collector leakage capacitance is minimized.

Die Schaltung arbeitet in folgender Weise: Wenn die Basis eines der Transistoren J₁ oder J₂ positiv gegen Massepotential ist, liefern die Emitter Strom zu dem Widerstand R_t, wodurch der Transistor J₃ gesperrt wird. Der Kollektor des Transistors J₃ und der Emitter des Transistors J₄ nehmen dann die in F i g. 1 angegebenen positiven Potentiale an. Wenn dagegen die Basen der Transistoren J₁ und J₂ beide negativ gegen Masse sind, wird der Transistor J₃ gesättigt, so daß der Kollektor des Transistors J₃ und der Emitter des Transistors J₄ die angegebenen negativen Potentiale annehmen. Obgleich der Transistor J₃ in die Sättigung gebracht wird, schaltet er schnell um, weil der gesamte Emitterstrom durch den Eingangskreis zugeführt oder abgeführt wird und keine Stromverstärkung erforderlich ist.The circuit works in the following way: When the base of one of the transistors J ₁ or J _{2 is} positive with respect to ground potential, the emitters supply current to the resistor R _t , whereby the transistor J _{3 is} blocked. The collector of transistor J ₃ and the emitter of transistor J ₄ then take the steps shown in FIG. 1 indicated positive potentials. If, on the other hand, the bases of the transistors J ₁ and J _{2 are} both negative to ground, the transistor J _{3 is} saturated, so that the collector of the transistor J ₃ and the emitter of the transistor J ₄ assume the indicated negative potentials. Although transistor J _{3 is brought} into saturation, it toggles quickly because all of the emitter current is fed or drained through the input circuit and no current amplification is required.

Diese Schaltung liefert im Gegensatz zu den meisten logischen Schaltungen das Ausgangssignal im gleichen Sinne wie das Eingangssignal anstatt einer Negation. Wenn ein komplementäres Ausgangssignal erforderlich ist, kann dieses durch die Schaltung von F i g. 2 erhalten werden. Die Schaltung von F i g. 2 enthält drei Transistoren J₅, J₆ und J₇. Die Kollektoren der Transistoren J₀ und J₇ sind direkt mit der positiven Klemme verbunden, und der Kollektor des anderen Transistors ist mit der positiven Klemme über einen Lastwiderstand R_e verbunden. Das Eingangssignal wird der Basis des Transistors J₅ über einen Widerstand R₅ zugeführt. Der Kollektor des Transistors J₅ ist mit der Basis des Transistors J₇ verbunden, die außerdem über einen Widerstand R₇ an Masse gelegt ist. Die Basis des Transistors J₆ ist direkt an Masse gelegt. Die Emitter der Transistoren J₅ und J₆ sind über einen Widerstand R_s mit der negativen Klemme verbunden. Schließlich ist der Emitter des Transistors J₇ über einen Widerstand R₉ mit der negativen Klemme verbunden. Das Ausgangssignal der Schaltung wird am Emitter des Transistors J₇ abgenommen. Diese Schaltung enthält ebenso wie diejenigen von F i g. 1 nur einen Transistor, nämlich den Transistor J_s mit einem isolierten Kollektor; wenn also die Schal-In contrast to most logic circuits, this circuit delivers the output signal in the same sense as the input signal instead of a negation. If a complementary output signal is required, this can be achieved by the circuit of FIG. 2 can be obtained. The circuit of FIG. 2 contains three transistors J ₅ , J ₆ and J ₇ . The collectors of the transistors J ₀ and J ₇ are directly connected to the positive terminal, and the collector of the other transistor is connected to the positive terminal through a load resistor R _e . The input signal is fed to the base of the transistor J ₅ through a resistor R _5. The collector of the transistor J ₅ is connected to the base of the transistor J ₇ , which is also connected to ground via a resistor R _7. The base of the transistor J ₆ is connected directly to ground. The emitters of the transistors J ₅ and J ₆ are connected to the negative terminal via a resistor R _s. Finally, the emitter of the transistor J _{7 is} connected to the negative terminal via a resistor R _9. The output signal of the circuit is taken from the emitter of transistor J ₇ . This circuit, like those of FIG. 1 only one transistor, namely the transistor J _s with an isolated collector; so if the scarf

tungen von F i g. 1 und 2 kombiniert werden, sind nur drei isolierte Felder erforderlich. Wenn jedoch diese Art der logischen Verknüpfungen gewählt wird, sollte in der Praxis die Organisation so getroffen werden, daß möglichst wenig Negationen erforderlich sind.statements from F i g. 1 and 2 combined are only three isolated fields required. However, if this type of logical linkage is chosen, it should In practice, the organization can be made in such a way that as few negations as possible are required.

Die Schaltung von F i g. 2 arbeitet in folgender Weise: Der Transistor J₅ ist ein Negationsverstärker, dessen Emitter vom Transistor J₆ und vom Widerstand R₈ um die Durchlaßspannung eines Übergangs negativer als Massepotential gehalten wird. Der Wert des Widerstands R₈ wird so bemessen, daß der Transistor J₆ stets Strom führt. Der Widerstand R₆, der in Serie mit der Basis des Transistors J₇ geschaltet ist, verhindert, daß die diesen Transistor treibende Schaltung überlastet wird. Der Rest der Schaltung von F i g. 2 arbeitet in gleicher Weise wie der Ausgangsabschnitt der Schaltung von F i g. 1.The circuit of FIG. 2 works in the following way: The transistor J ₅ is a negation amplifier, the emitter of which is held by the transistor J ₆ and the resistor R ₈ by the forward voltage of a junction more negative than ground potential. The value of the resistor R ₈ is dimensioned so that the transistor J ₆ always carries current. The resistor R ₆ , which is connected in series with the base of the transistor J ₇ , prevents the circuit driving this transistor from being overloaded. The rest of the circuit of FIG. Figure 2 operates in the same way as the output portion of the circuit of Figure 2. 1.

Wenn der Transistor J₃ von F i g. 1 durch einen Transistor mit Mehrfachemitter ersetzt wird, können zusätzliche logische Funktionen durchgeführt werden. F i g. 3 zeigt eine in dieser Weise abgeänderte Schaltung. Die Schaltungselemente von F i g. 3, welche die gleiche Funktion wie die Schaltungselemente von F i g. 1 haben, sind mit den gleichen Bezugszeichen wie dort versehen. asWhen transistor J ₃ of FIG. 1 is replaced by a transistor with multiple emitters, additional logic functions can be performed. F i g. 3 shows a circuit modified in this way. The circuit elements of FIG. 3, which have the same function as the circuit elements of FIG. 1 are given the same reference numerals as there. as

In der Schaltung von F i g. 3 ist der Transistor J₃ von F i g. 1 durch einen Transistor J₈ mit Mehrfachemitter ersetzt, dessen Kollektor, Basis und ein Emitter J₈A in gleicher Weise wie in F i g. 1 geschaltet sind. 'In the circuit of FIG. 3 is transistor J ₃ of FIG. 1 replaced by a transistor J ₈ with multiple emitters, the collector, base and an emitter of J ₈ A in the same way as in FIG. 1 are switched. '

Die Schaltung von F i g. 3 enthält zwei weitere Transistoren J₉ und Z₁₀, deren Kollektoren direkt an die positive Klemme angeschlossen sind, und deren Emitter mit einem weiteren Emitter J₈B des Transistors J₈ verbunden sind.The circuit of FIG. 3 contains two further transistors J ₉ and Z ₁₀ , the collectors of which are connected directly to the positive terminal and the emitters of which are connected to a further emitter J ₈ B of the transistor J ₈ .

Die Emitter sind ferner über einen Widerstand R₁₀ mit der negativen Klemme verbunden. Die Basiseingänge der Transistoren J₁, J₂, J₉ und J₁₀ sind in der Zeichnung mit A, B, C bzw. D bezeichnet.The emitters are also connected to the negative terminal via a resistor R _10. The base inputs of the transistors J ₁ , J ₂ , J ₉ and J ₁₀ are labeled A, B, C and D , respectively.

Wenn angenommen wird, daß der Zustand »1« negativ und der Zustand »0« positiv ist und daß eine Und-Schaltung einen negativen Binärwert »1« und eine Oder-Schaltung einen positiven Binärwert »1« bildet, ist zu erkennen, daß die Transistoren J₁ und J₂ die Funktion (A und B) durchführen, daß die Transistoren J₉ und J₁₀ die Funktion (C und D) durchführen und daß die beiden Transistorpaare zusammen mit dem Mehrfachemitter-Transistor J₈ und den zugehörigen Verbindungen die logische Funktion (A und B) oder (C und D) durchführen.If it is assumed that the state "1" is negative and the state "0" is positive and that an AND circuit forms a negative binary value "1" and an OR circuit forms a positive binary value "1", it can be seen that the Transistors J ₁ and J ₂ carry out the function (A and B) , that the transistors J ₉ and J ₁₀ carry out the function (C and D) and that the two transistor pairs together with the multiple emitter transistor J ₈ and the associated connections are the logical ones Carry out function (A and B) or (C and D) .

Der Betrieb ist ähnlich wie bei der Schaltung von F i g. 1 mit der Ausnahme, daß der Kollektorkreis des Mehrfach emitter-Transistors J₈ durch einen Strom an jedem der beiden Emitter anstatt nur an einem Emitter in die Sättigung gebracht werden kann. In Uberein-Stimmung mit der Schaltung von F i g. 8 ist eine zusätzHche Negationsschaltung (beispielsweise die in F i g. 2 dargestellte) erforderlich, wenn ein komple mentäres Ausgangssignal benötigt wird.The operation is similar to the circuit of FIG. 1 with the exception that the collector circuit of the multiple emitter transistor J ₈ can be brought into saturation by a current at each of the two emitters instead of just one emitter. In agreement with the circuit of FIG. 8, an additional negation circuit (e.g., that shown in Fig. 2) is required if a complementary output signal is required.

Mehrfachemitter-Transistoren nach Art des Transistors /₈, deren Emitter in der Durchlaßrichtung betrieben werden, ermöglichen im allgemeinen den Entwurf von logischen Schaltungen, die mit niedrigem Pegel arbeiten. Wenn jedoch logische Schaltungen auch für Anwendungsfälle erforderlich sind, in denen starke Störspannungen in den Verbindungen zwischen den verschiedenen Schaltungselementen auftreten, wie es oft bei den Betriebsbedingungen in der Industrie der Fall ist, so daß eine Unterscheidung gegenüber diesen Störspannungen erforderlich ist, werden zweckmäßigerweise höhere Pegel für die logischen Signale verwendet. Multi-emitter transistors of the transistor / _{8 type} , the emitters of which are operated in the forward direction, generally enable logic circuits to be designed which operate at a low level. If, however, logic circuits are also required for applications in which strong interference voltages occur in the connections between the various circuit elements, as is often the case with operating conditions in industry, so that a distinction with respect to these interference voltages is required, higher levels are expediently used used for the logic signals.

Wenn weitere (nicht dargestellte) Eingänge zugeschaltet werden sollen, werden zusätzliche Transistorpaare mit weiteren Emittern des Mehrfachemitter-Transistors J₈ gekoppelt.If further inputs (not shown) are to be switched on, additional transistor pairs are coupled to further emitters of the multiple emitter transistor J _8.

F i g. 4 zeigt eine etwas abgeänderte Ausführung der Schaltung von F i g. 3, bei welcher ein zusätzlicher Transistor J₁₁ zwischen den Widerstand R₂ und die positive Klemme eingefügt ist, während der Widerstand R₃ fortgelassen ist. Dadurch wird ein Emitterspannungsabfall eingeführt, der einem Emitter-Basis-Übergang entspricht. Im übrigen ist der Betrieb der gleiche wie im Fall von F i g. 3.F i g. FIG. 4 shows a somewhat modified embodiment of the circuit of FIG. 3, in which an additional transistor J ₁₁ is inserted between the resistor R ₂ and the positive terminal, while the resistor R _{3 is} omitted. This introduces an emitter voltage drop that corresponds to an emitter-base transition. Otherwise, the operation is the same as in the case of FIG. 3.

F i g. 5 zeigt eine ähnliche Abänderung der Negationsschaltung von F i g. 2 mit einem zusätzlichen Transistor J₁₂, während der Widerstand R₁ fortgelassen ist, so daß die Spannungswerte der Negationsschaltung denjenigen der übrigen damit verbundenen Schaltungsanordnungen angepaßt werden können. Geeignete Widerstandswerte sind in der Zeichnung angegeben.F i g. 5 shows a similar modification of the negation circuit of FIG. 2 with an additional transistor J ₁₂ , while the resistor R _{1 is} omitted, so that the voltage values of the negation circuit can be matched to those of the other circuit arrangements connected to it. Suitable resistance values are given in the drawing.

F i g. 6 zeigt schematisch die logische Schaltung für die Erzeugung des Übertrags-Ausgangssignals einer Additionsschaltung mit drei Eingängen. Die durchzuführenden logischen Operationen sind aus der Darstellung unmittelbar erkennbar, so daß eine ins einzelne gehende Beschreibung nicht erforderlich ist.F i g. 6 schematically shows the logic circuit for generating the carry output signal of a Adding circuit with three inputs. The logical operations to be carried out are shown in the illustration immediately recognizable, so that a detailed description is not necessary.

Eine besondere Schaltungsanordnung zur Durchführung der logischen Funktion von F i g. 6 ist in F i g. 7 gezeigt. Die Schaltung von F i g. 7 ist auf dem Grundprinzip der Schaltung von F i g. 4 aufgebaut. Die wesentliche Änderung besteht darin, daß die Transistorpaare (J₁, J₂; J₉, J₁₀ usw.) durch Mehrfachemitter-Transistoren ersetzt sind. Die Schaltungselemente, die denjenigen von F i g. 1 entsprechen, sind mit den gleichen Bezugszeichen wie dort versehen.A special circuit arrangement for performing the logic function of F i g. 6 is in FIG. 7 shown. The circuit of FIG. 7 is based on the principle behind the circuit of FIG. 4 built. The main change is that the transistor pairs (J ₁ , J ₂ ; J ₉ , J ₁₀ etc.) are replaced by multiple emitter transistors. The circuit elements similar to those of FIG. 1 are given the same reference numerals as there.

Die Schaltung von F i g. 7 enthält drei weitere Mehrfachemitter-Transistoren J₁₃, J₁₄ und J₁₅, deren Emitter mit J₁₃Λ, J₁₃A; J₁₄ A, J_UB bzw. J₁₅ A, J₁₅ B bezeichnet sind. Die Kollektoren der drei Transistoren J₁₃, J₁₄ und J₁₅ sind mit der positiven Klemme verbunden. Die Eingangssignale A, B, C, mit denen die logische Verknüpfung vorgenommen werden soll, werden den Basen der Transistoren J₁₃, J₁₄ und J₁₆ zugeführt. The circuit of FIG. 7 contains three further multiple _{emitter transistors J 13} , J ₁₄ and J ₁₅ , the emitters of which with J ₁₃ Λ, J ₁₃ A; J ₁₄ A, J _U B and J ₁₅ A, J ₁₅ B, respectively. The collectors of the three transistors J ₁₃ , J ₁₄ and J ₁₅ are connected to the positive terminal. The input signals A, B, C, with which the logical link is to be made, are fed to the bases of the transistors J ₁₃ , J ₁₄ and J ₁₆ .

Die Emitter J₁₃ B und J₁₄A sind gemeinsam mit einem Emitter J₈ C des Transistors J₈ verbunden. Diese Emitter sind ferner über einen Widerstand R_n mit der negativen Klemme verbunden. Diese besondere Verbindung bildet eine Schaltung zur Durchführung der logischen Funktion (A und B). The emitters J ₁₃ B and J ₁₄ A are connected in common to an emitter J ₈ C of the transistor J ₈ . These emitters are also connected to the negative terminal via a resistor R _n. This particular connection forms a circuit for performing the logic function (A and B).

Die Emitter J_UA und J₁₅ B sind miteinander sowie mit dem Emitter J₈ A des Transistors J₈ verbunden, wodurch eine Schaltung zur Durchführung der logischen Funktion (B und C) gebildet wird.The emitters J _U A and J ₁₅ B are connected to one another and to the emitter J ₈ A of the transistor J ₈ , whereby a circuit for performing the logic function (B and C) is formed.

Schließlich sind die Emitter J₁₃ Λ und J₁₅ B mit dem Emitter J₈B des Transistors J₈ verbunden, so daß eine Schaltung zur Durchführung der logischen Funktion (C und A) gebildet wird.Finally, the emitters J ₁₃ Λ and J ₁₅ B are connected to the emitter J ₈ B of the transistor J ₈ , so that a circuit for performing the logic function (C and A) is formed.

Unter Berücksichtigung der Beziehungen zwischen den Binärwerten »1« und »0« und dem Vorzeichen der angelegten Spannungen bildet der Transistor J₈ zusammen mit den Transistoren J₁₃, J₁₄, J₁₅ die Oder-Schaltung, so daß die in F i g. 6 dargestellten logischen Verknüpfungen erfüllt sind. Es ist hervorzuheben, daßTaking into account the relationships between the binary values "1" and "0" and the sign of the applied voltages, the transistor J ₈ together with the transistors J ₁₃ , J ₁₄ , J _{15 form} the OR circuit, so that the circuit shown in FIG. 6 shown logical links are fulfilled. It should be emphasized that

bei der Schaltung von F i g. 7 eine starke Integration der Funktionen stattfindet, so daß es schwierig ist, die Und-Schaltungen und Oder-Schaltungen zu trennen. Der Transistor J₄ wirkt als Ausgangsverstärker, an welchem das gewünschte Ausgangssignal für den Übertrag abgenommen werden kann.in the circuit of F i g. 7 a strong integration of the functions takes place, so that it is difficult to separate the AND circuits and OR circuits. The transistor J ₄ acts as an output amplifier from which the desired output signal for the carry can be picked up.

Wenn zwei symmetrische Ausgangssignale erforderlich sind, kann die Schaltung von F i g. 8 verwendet werden. Diese Schaltung kann als Abänderung oder Erweiterung der Schaltung von F i g. 5 angesehen weiden, und deshalb sind Schaltungselemente, welche die gleiche Funktion wie bei der Schaltung von F i g. 5 durchführen, mit den gleichen Bezugszeichen wie dort versehen. Die Abänderung besteht darin, daß ein weiterer Ausgangsverstärkertransistor J₁₆ zu dem einzigen Ausgangsverstärkertransistor J₁ von F i g. 5 hinzugefügt ist. Der Transistor J₁₆ ist mit einem Emitterwiderstand R₁₂ versehen. Ein weiterer Lastwiderstand R₁₃ ist in den Kollektorkreis des Transistors J_e eingefügt.If two balanced output signals are required, the circuit of FIG. 8 can be used. This circuit can be used as a modification or extension of the circuit of FIG. 5 are considered, and therefore circuit elements which have the same function as the circuit of FIG. 5 carry out, provided with the same reference numerals as there. The modification is that a further output amplifier transistor J _{16 is added} to the single output amplifier transistor J ₁ of FIG. 5 is added. The transistor J ₁₆ is provided with an emitter resistor R ₁₂ . Another load resistor R ₁₃ is inserted into the collector circuit of the transistor J _e.

Die Hinzufügung des weiteren Transistors J₁₆ erfordert eine andere Bemessung der Größen der in der Schaltung verwendeten Widerstände im Vergleich zu den Widerstandswerten der Schaltung von F i g. 5. Bevorzugte Werte der Schaltungselemente sind in der Zeichnung angegeben.The addition of the further transistor J ₁₆ requires a different dimensioning of the sizes of the resistors used in the circuit compared to the resistance values of the circuit of FIG. 5. Preferred values of the circuit elements are indicated in the drawing.

Bei der Schaltung von F i g. 8 sind die Toleranzen der Werte der Schaltungselemente enger als bei den Schaltungselementen in den Ausgangskreisen der zuvor beschriebenen Schaltungen. Daher ist der Bereich der Betriebstemperatur verringert. Die Schaltung von F i g. 8 ist für den Fall bestimmt, daß zwei zueinander komplementäre Signale erforderlich sind, jedoch die durch eine getrennte Negationsstufe hervorgerufene Verzögerung nicht zulässig ist.In the circuit of FIG. 8, the tolerances of the values of the circuit elements are tighter than in the Circuit elements in the output circuits of the circuits described above. Hence the area the operating temperature is reduced. The circuit of FIG. 8 is intended for the case that two to each other complementary signals are required, but those caused by a separate negation stage Delay is not allowed.

Bei den zuvor beschriebenen Schaltungen sind alle Halbleiterelemente, Widerstände und Verbindungen nach der Technologie der Festkörperschaltungen hergestellt, bei welcher grundsätzlich alle erforderlichen Halbleiterelemente, Widerrtände usw. in einem einzigen Plättchen gebildet sind. Die beschriebenen Schaltungen ermöglichen es, die Zahl der getrennten Felder auf einem Minimum zu halten.The circuits described above are all semiconductor elements, resistors, and connections manufactured according to the technology of solid-state circuits, in which basically all the necessary Semiconductor elements, resistors, etc. are formed in a single plate. The described Circuits make it possible to keep the number of separate fields to a minimum.

An Stelle der dargestellten npn-Transistoren können natürlich ebensogut pnp - Transistoren verwendet werden.Instead of the illustrated npn transistors, pnp transistors can of course just as well be used will.

Claims (10)

Patentansprüche:Patent claims: 1. Schaltungsanordnung zur Durchführung logischer Funktionen mit einem ersten Transistor und wenigstens einem zweiten Transistor, welche zu einer Stromübernahmeschaltung mit einem gemeinsamen Emitterwiderstand miteinander verbunden sind, und mit wenigstens einem dritten Transistor, der mit seiner Steuerelektrode an den Kollektorkreis des ersten Transistors angeschlossen ist und an dessen Ausgangskreis das Ausgangssignal abgenommen wird, dadurch gekennzeichnet, daß die zweiten und dritten Transistoren in einer integrierten Schaltungsanordnung enthalten sind und daß ihre Kollektorzonen in einer gemeinsamen Halbleiterschicht gebildet sind.1. Circuit arrangement for performing logic functions with a first transistor and at least one second transistor, which is connected to a current transfer circuit with a common Emitter resistor are connected to one another, and with at least one third transistor, which has its control electrode to the Collector circuit of the first transistor is connected and the output signal is connected to its output circuit is removed, characterized in that the second and third transistors are contained in an integrated circuit arrangement and that their collector zones in a common semiconductor layer are formed. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Transistor so ausgebildet ist, daß er eine Ausgangsspannung abgibt, die zwei verschiedene Spannungswerte annehmen kann.2. Circuit arrangement according to claim 1, characterized in that the third transistor so is designed that it emits an output voltage that assume two different voltage values can. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß einer der Spannungswerte wenigstens teilweise durch den Sättigungszustand des ersten Transistors definiert ist.3. Circuit arrangement according to claim 2, characterized in that one of the voltage values is at least partially due to the saturation state of the first transistor is defined. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der andere Spannungswert durch eine Spannungsteilerschaltung definiert ist, die in den Kollektorkreis des ersten Transistors eingefügt ist. .4. Circuit arrangement according to claim 3, characterized in that the other voltage value is defined by a voltage divider circuit inserted into the collector circuit of the first transistor is inserted. . 5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß in den Kollektorkreis des ersten Transistors ein vierter Transistor eingefügt ist, der den anderen Spannungswert definiert.5. Circuit arrangement according to claim 3, characterized in that in the collector circuit of the first transistor, a fourth transistor is inserted, which defines the other voltage value. 6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Eingang jedes zweiten Transistors mit dem Ausgang eines Mehremitter-Transistors verbunden ist.6. Circuit arrangement according to one of the preceding claims, characterized in that the input of every second transistor is connected to the output of a multi-emitter transistor is. 7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Transistor ein Mehremitter-Transistor ist.7. Circuit arrangement according to one of the preceding claims, characterized in that the first transistor is a multi-emitter transistor. 8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß jeweils ein Emitter des ersten Transistors mit den Emittern von einem oder von mehreren zweiten Transistoren verbunden ist.8. Circuit arrangement according to claim 7, characterized in that in each case an emitter of the first transistor is connected to the emitters of one or more second transistors. 9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß wenigstens einige der zweiten Transistoren Mehremitter-Transistoren sind, deren Emitter jeweils mit verschiedenen Emittern des ersten Transistors verbunden sind.9. Circuit arrangement according to claim 7, characterized in that at least some of the second transistors are multi-emitter transistors, the emitters of which are each with different Emitters of the first transistor are connected. 10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß an den KoUektorkreis eines zweiten Transistors ein weiterer Transistor angeschlossen ist, der eine Ausgangsspannung abgibt, die stets zu der Ausgangsspannung des dritten Transistors komplementär ist.10. Circuit arrangement according to one of the preceding claims, characterized in that that another transistor is connected to the circuit of a second transistor, which emits an output voltage that is always complementary to the output voltage of the third transistor is. In Betracht gezogene Druckschriften:
Deutsche Auslegeschrift Nr. 1 088 544;
Steinbuch, »Taschenbuch der Nachrichtenverarbeitung«, 1962, S. 476 und 477.Considered publications:
German Auslegeschrift No. 1,088,544;
Steinbuch, "Taschenbuch der Nachrichtenverarbeitung", 1962, pp. 476 and 477. Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings