DE1231291B - Circuit for automatic regulation and / or limitation of the height of pulse trains - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLANDFEDERAL REPUBLIC OF GERMANY

DEUTSCHESGERMAN

PATENTAMTPATENT OFFICE

AUSLEGESCHRIFTEDITORIAL

Int. Cl.:Int. Cl .:

H03kH03k

Deutsche Kl.: 21 al-36/04 German class: 21 al -36/04

Nummer: 1231291Number: 1231291

Aktenzeichen: J 27399 VIII a/21 alFile number: J 27399 VIII a / 21 al

Anmeldetag: 27. Januar 1965Filing date: January 27, 1965

Auslegetag: 29. Dezember 1966Opening day: December 29, 1966

Das Hauptpatent betrifft eine Schaltung zur automatischen Regelung und/oder Begrenzung der Höhe von Impulsfolgen mit einem Verstärker und einem Steuerkreis, welcher den Verstärker abhängig von einer Regelspannung regelt, bei dem eine Verzögerungseinrichtung für die Impulsfolgen mit mehreren verschiedene Verzögerungszeiten aufweisenden Ausgangsabgriffen versehen ist, die mit einem Summiernetzwerk verbunden sind, dessen Ausgangsimpuls den Verstärker für eine ausgewählte Ausgangsleitung ίο der Verzögerungseinrichtung regelt.The main patent relates to a circuit for automatically regulating and / or limiting the height of pulse trains with an amplifier and a control circuit, which the amplifier depends on regulates a control voltage, in which a delay device for the pulse trains with several output taps having different delay times, which are provided with a summing network are connected, the output pulse of which the amplifier for a selected output line ίο the delay device regulates.

Die im Hauptpatent beschriebene Schaltung erzeugt den veränderlichen Begrenzerpegel aus den Abtastsignalen, die von den Abtastbereichen abgeleitet sind, die gegenüber dem gegenwärtig abgetasteten Bereich unmittelbar in der Abtastvorrichtung benachbart sind. Es ist die Aufgabe der Erfindung, die Erzeugung des veränderlichen Begrenzerpegels weiter zu vervollkommnen durch Einbeziehung und Berücksichtigung der konsolidierten Signale, die von der dem Begrenzer nachgeschalteten Konsolidierungsschaltung erzeugt werden. The circuit described in the main patent generates the variable limiter level from the Scan signals derived from the scan areas opposite that currently scanned Area are immediately adjacent in the scanning device. It is the object of the invention that To further perfect the generation of the variable limiter level through inclusion and consideration of the consolidated signals generated by the consolidation circuit following the limiter.

Gemäß der Erfindung wird die gestellte Aufgabe dadurch gelöst, daß ein Rückkopplungskreis vom Ausgang des Verstärkers über eine Konsolidierungsschaltung, eine Verzögerungsleitung mit mehreren Abgriffen und eine an diese Abgriffe angeschlossene Summierschaltung zum Steuerkreis für den Verstärker vorgesehen ist.According to the invention, the object is achieved in that a feedback loop from Output of the amplifier through a consolidation circuit, a delay line with several Taps and a summing circuit connected to these taps for the control circuit for the amplifier is provided.

Vorteilhafterweise ist die der Konsolidierungsschaltung nachgeordnete Verzögerungsleitung so bemessen, daß an ihren Abgriffen die den angrenzenden Abtastbereichen des vorausgegangenen Abtastrasters zugeordneten konsolidierten Signale zur Verfügung stehen.The delay line downstream of the consolidation circuit is advantageously dimensioned in such a way that that at their taps the adjacent scanning areas of the previous scanning raster associated consolidated signals are available.

Weitere Merkmale der Erfindung sind in den Unteransprüchen enthalten.Further features of the invention are contained in the subclaims.

Die Schaltung gemäß der Erfindung wird nun an Hand der Zeichnungen beschrieben. Es zeigtThe circuit according to the invention will now be described with reference to the drawings. It shows

F i g. 1 ein Blockschaltbild der Begrenzerschaltung undF i g. 1 is a block diagram of the limiter circuit and

F i g. 2 einen Ausschnitt des verwendeten Abtastrasters. F i g. 2 shows a section of the scanning grid used.

Die Begrenzerschaltung gemäß der Erfindung wird in Verbindung mit einem optischen Abtaster und einer Datenkosolidierungsschaltung beschrieben. Die Konsolidierungsschaltung faßt Gruppen der von einer Begrenzerschaltung gelieferten Video-Signale zusammen, um jeweils einen einzigen Ausgangsimpuls zu erzeugen. Genauer gesagt, untersucht die Konsolidierungsschaltung die Video-Signale nach verschie^- denen Entscheidungskriterien und entscheidet, ob die Schaltung zur automatischen Regelung und/oder Begrenzung der Höhe von ImpulsfolgenThe limiter circuit according to the invention is used in conjunction with an optical scanner and a data consolidation circuit described. The consolidation circuit holds groups of one Limiter circuit supplied video signals together to each have a single output pulse produce. More precisely, the consolidation circuit examines the video signals for different which decision criteria and decides whether the Circuit for automatic regulation and / or limitation of the height of pulse trains

Zusatz zum Patent: 1105 914Addendum to the patent: 1105 914

Anmelder:Applicant:

International Business Machines Corporation,International Business Machines Corporation,

Armonk, N. Y. (V. St. A.)Armonk, N. Y. (V. St. A.)

Vertreter:Representative:

Dipl.-Ing. H.-E. Böhmer, Patentanwalt,
Böblingen, Sindelfinger Str. 49Dipl.-Ing. H.-E. Böhmer, patent attorney,
Boeblingen, Sindelfinger Str. 49

Als Erfinder benannt:
William Warner Hardin,
Endicott, N. Y. (V. St. A.)Named as inventor:
William Warner Hardin,
Endicott, NY (V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom 30. Januar 1964
(341274)Claimed priority:
V. St. v. America January 30, 1964
(341274)

untersuchten Video-Signale schwarz oder weiß sind. Um die vorhergehenden Entscheidungssignale zu speichern, ist eine Verzögerungsleitung mit ausreichender Länge vorgesehen, um alle Entscheidungssignale zu speichern, die zwischen dem benachbarten Gebiet und dem gegenwärtig abgetasteten Gebiet ermittelt worden sind. Die Verzögerungsleitung ist mit Abgriffen versehen, um die gespeicherten Informationen entnehmen zu können, und jedem Abgriff ist ein Ausgangswiderstand zugeordnet. Die Widerstandswerte der den Abgriffen zugeordneten Widerstände hängen ab von der räumlichen Beziehung zwischen der entsprechenden Position der Verzögerungsleitung und dem Bereich, der gegenwärtig abgetastet wird. Die Ausgangswiderstände sind an einen gemeinsamen Summierwiderstand angeschlossen und das Signal, das am Summierwiderstand abgegriffen wird, wird zur Begrenzerschaltung zurückgekoppelt und dient zum Abgleich des Begrenzerpegels der Begrenzerschaltung. examined video signals are black or white. To the previous decision signals too store, a delay line of sufficient length is provided to store all decision signals between the neighboring Area and the area currently scanned have been. The delay line is tapped to hold the stored information can be seen, and an output resistance is assigned to each tap. The resistance values of the resistances assigned to the taps depend on the spatial relationship between the corresponding position of the delay line and the area currently being scanned. The output resistors are connected to a common summing resistor and the signal, that is tapped at the summing resistor is fed back to the limiter circuit and is used to adjust the limiter level of the limiter circuit.

In Fi g. 1 ist ein Ausführungsbeispiel einer anpassungsfähigen Video-Begrenzerschaltung dargestellt. Ein Aufzeichnungsträger 3, der die zu erkennendenIn Fi g. 1 is one embodiment of an adaptable Video limiter circuit shown. A recording medium 3, which is to be recognized

609 749/361609 749/361

3 43 4

Schriftzeichen, ζ. B. die Ziffer 2, trägt, wird durch fühlten Zelle zu ihren benachbarten Zellen in derCharacters, ζ. B. the number 2, is felt by its neighboring cells in the cell

nicht dargestellte Vorrichtungen an der Abtaststation vorhergehenden Spalte kann am besten an Hand vonDevices not shown at the scanning station in the preceding column can best be seen with reference to

in Richtung des Pfeiles vorbeigeführt. Ein Licht- Fig. 2 übersehen werden. Die Zelle 24' in derpassed in the direction of the arrow. A light- Fig. 2 will be overlooked. Cell 24 'in the

punktabtaster 5 tastet den Aufzeichnungsträger ab, Spaltet, ReiheD möge die gerade durch denLicht-point scanner 5 scans the recording medium, splits, row D may the light

und ein Sekundärelektronenvervielfacher (SEV) 7 5 punktabtaster 5 abgetastete Zelle sein. Die Zellen inand a secondary electron multiplier ( SEM) 7 5 point sampler 5 scanned cell. The cells in

empfängt die reflektierten Video-Signale. Der Ab- der Spalte B wurden während des vorhergehendenreceives the reflected video signals. The ab- the column B were during the previous

taster 5 wird durch die Horizontal- und Vertikal- Vertikalrasters abgetastet, wobei eine Entscheidung,button 5 is scanned by the horizontal and vertical vertical grid, with a decision

ablenkeinheiten 9 und 11 in Verbindung mit einer ob es sich dabei um schwarze oder weiße Bereichedeflection units 9 and 11 in connection with whether these are black or white areas

Synchronisierschaltung 13 gesteuert. Die Schrift- handelt, gefällt wurde. Diese Entscheidungen werdenSynchronizing circuit 13 is controlled. The scriptural act was felled. These decisions are made

zeichen werden fortlaufend durch Vertikalraster ab- io in der Verzögerungsleitung 52 gespeichert und stehencharacters are continuously stored in the delay line 52 by vertical raster abio and are available

getastet, die aus einer Vielzahl kurzer Horizontal- an den Abgriffen der Verzögerungsleitung zur Ver-keyed, which consists of a large number of short horizontal lines at the taps of the delay line for

abtastungen bestehen. fügung, die mit B-C, B-D und B-E bezeichnet sind,samples exist. disposition, which are marked with BC, BD and BE ,

F i g. 2 zeigt einen Ausschnitt des in der Erfindung wobei die Bezeichnung der Spalte und Reihe der verwendeten Abtastrasters. Die senkrechten Linien Lage der betreffenden Zelle entspricht. Die von den 15,16 und 17 begrenzen zwei Vertikalraster, und die 15 Abgriffen der Verzögerungsleitung 52 (F i g. 1) abwaagerechten Linien 19, 20, 21 und 22 begrenzen genommenen Ausgangsimpulse werden einem digidie Bereiche für einige Horizontalabtastungen des talen Bezugsspannungsgenerator 54 zugeführt, der durch die Linien 16 und 17 bezeichneten Vertikal- aus den Widerständen 55, 56 und 57 besteht. Die Abrasters. griffe B-C, B-D und B-E der VerzögerungsleitungF i g. 2 shows a section of the in the invention with the designation of the column and row of the scanning raster used. The vertical lines correspond to the location of the cell in question. The output pulses taken from Figures 15, 16 and 17 delimiting two vertical rasters, and the 15 taps of the delay line 52 (Fig. 1) delimiting horizontal lines 19, 20, 21 and 22, are fed to a digital die range for some horizontal scans of the valley reference voltage generator 54 , the vertical denoted by the lines 16 and 17 consists of the resistors 55, 56 and 57. The Abrasters. handles BC, BD and BE of the delay line

Der Bereich zwischen einem Paar der waagerech- 20 sind mit den zugeordneten Widerständen 55, 56 und ten Linien, wie z. B. 19 und 20, kennzeichnet den 57 verbunden. Die Widerstände sind über einen verBereich, der durch eine einzige Horizontalabtastung änderbaren Summierwiderstand 58 mit dem Erdbestrichen wird. Drei Horizontalabtastungen über- anschluß 59 verbunden, und der Abgriff des Widerstreichen den Bereich der Zelle 24. Mit 24' sind Standes 58 ist über einen Widerstand 44 an den einige Zellen bezeichnet, die den vertikalen Spalten A 25 Emitter des Begrenzertransistors 30 angeschlossen, und B und den horizontalen Reihen C, D und E an- Jeder der Widerstände 55, 56 und 57 ist individuell gehören. . . . ■ bemessen, entsprechend der relativen Lage der zu-The area between a pair of the horizontal 20 are with the associated resistors 55, 56 and th lines, such as. B. 19 and 20, indicates the 57 connected. The resistances are over a range which is covered by the earth's changeable summing resistor 58 by a single horizontal scan. Three horizontal scans are connected via connection 59, and the tap of the cross-line is the area of cell 24. With 24 ', stand 58 is designated via a resistor 44 on the some cells that are connected to the vertical columns A 25 emitter of limiter transistor 30, and B and the horizontal rows C, D and E each of the resistors 55, 56 and 57 are individually owned. . . . ■ dimensioned according to the relative position of the

Die Ausgangssignale des SEV 7 werden einem geordneten Zellen zur gerade abgetasteten Zelle. DerThe output signals of the SEV 7 become an ordered cell for the currently scanned cell. Of the

Video-Verstärker 26 zugeführt, der die verstärkten Widerstand 56, der der Zelle B-D zugeordnet ist, dieVideo amplifier 26 is fed to the amplified resistor 56 associated with the cell BD

Video-Signale an eine Treiberschaltung 27 weiter- 30 unmittelbar rechts neben der gerade abgetastetenVideo signals to a driver circuit 27 immediately to the right of the one that has just been scanned

leitet. Die Treiberschaltung 27 ist mittels einer Ver- Zelle A-D liegt, hat einen geringeren Widerstands-directs. The driver circuit 27 is located by means of a supply cell AD , has a lower resistance

zögerungsleitung 29 oder in einer vereint achten Form wert und führt dementsprechend einen höheren Stromdelay line 29 or in a combined eighth form and carries a higher current accordingly

direkt mit der Basis des Begrenzertransistors 30 ver- als die benachbarten Widerstände 55 und 57. Derdirectly to the base of the limiter transistor 30 than the adjacent resistors 55 and 57. The

bunden. Diese Vereinfachung ist jedoch nur möglich, höhere Strom im Widerstand 56 erzeugt einen größe-bound. This simplification is only possible, however, higher current in resistor 56 generates a larger

wenn das unerwünschte Rauschen im Vergleich zum 35 ren Spannungsabfall am Summierwiderstand 58 alsif the unwanted noise compared to the 35 ren voltage drop across the summing resistor 58 than

Nutzsignal sehr klein ist. die geringeren Ströme der Widerstände 55 und 57.Useful signal is very small. the lower currents of the resistors 55 and 57.

Die Verzögerungsleitung 29 ist mit einer Vielzahl Dem Widerstand 56 wurde der relativ geringe Wider-The delay line 29 is provided with a large number of The resistor 56 was the relatively low resistance

von Abgriffen versehen, die mit einer Summierschal- standswert deshalb gegeben, damit, falls die unmittel-provided with taps, which are given with a summing switching value so that, if the immediate

tung31 verbunden sind, um den Mittelwert der an bar rechts benachbart liegende Zelle während destung31 are connected to the mean value of the cell adjacent to the bar on the right during the

den Abgriffen auftretenden Signale zu ermitteln und 40 Abtastprozesses einen Schwarz-Wert anzeigt, der imto determine the taps occurring signals and 40 scanning process displays a black value, which in the

dieses Signal an die Basis eines Pegelausgleichstran- Begrenzerpegel angehoben wird. Die Anhebung desthis signal is raised to the base of a level equalizing limiter level. Raising the

sistors 32 weiterzuleiten. Die Basis des Transistors Begrenzerpegels beeinflußt nicht die Erkennung einessistor 32 forward. The base of the transistor limiter level does not affect the detection of a

32 ist über den Widerstand 33 mit der Klemme 34 benachbarten schwarzen Bereichs, sie unterstützt je-32 is connected to the adjacent black area via resistor 33 with terminal 34, it supports every

mit negativem Potential verbunden. Der Kollektor doch die Feststellung des Endes eines schwarzenconnected to negative potential. The collector nevertheless determining the end of a black one

des Transistors 32 liegt an einer Klemme 36.mit posi- 45 Schriftzeichenteils, das sich über mehrere benach-of transistor 32 is connected to a terminal 36 with a positive 45 character part that extends over several adjacent

tivem Potential. Der Emitter des Transistors 32 ist barte Zellen erstreckt. Auf diese Weise wird mittive potential. The emitter of the transistor 32 is extended to beard cells. That way, with

mit dem Verbindungspunkt zweier Widerstände 38 einem angehobenen Begrenzerpegel infolge eineswith the junction of two resistors 38 a raised limiter level as a result of a

und 40 verbunden. Das andere Ende des Widerstan- Schwarzbereiches ein weißes oder ein schwarz-weißand 40 connected. The other end of the resistance black area is white or black and white

des 38 liegt an der Klemme 34, und das andere Ende gemischtes Feld oder ein verwischter Rand einesdes 38 rests on terminal 34, and the other end a mixed field or a smeared edge of one

des Widerstandes 40 ist mit dem Emitter des Be- 50 Schwarzbereichs als weißes Feld bezeichnet, um derof the resistor 40 is designated with the emitter of the 50 black area as a white field, around the

grenzertransistors 30 verbunden. Die Basis des Tran- Erkennungsschaltung ein definiertes Signal zur Ver-limiter transistor 30 connected. The basis of the Tran detection circuit is a defined signal for

sistors 30 ist an den mittleren Abgriff der Verzöge- fügung zu stellen.sistor 30 is to be placed at the middle tap of the delay.

rungsleitung 29 angeschlossen. Der Kollektor des Der zu verarbeitende Aufzeichnungsträger wirdline 29 connected. The collector of the record carrier to be processed becomes

Transistors 30 ist über einen strombegrenzenden abgefühlt, und das reflektierte Video-Signal wird derTransistor 30 is sensed across a current limiting, and the reflected video signal is the

Widerstand 46 mit der Klemme 36 verbunden. 55 Anordnung gemäß der Erfindung zugeführt, um zuResistor 46 connected to terminal 36. 55 arrangement according to the invention supplied to

Der Ausgang des Begrenzertransistors 30 ist mit entscheiden, ob das Video-Signal einen Schwarzeiner Konsolidierungsschaltung 47 verbunden, die Wert bzw. ein Schriftzeichenteil oder einen Weißaus einer Prüfschaltung 48 und einer Entscheidungs- Wert bzw. den Untergrund kennzeichnet. Wenn die schaltung 50 besteht. Die Entscheidungsschaltung lie- Video-Signale dem Begrenzertransistor direkt zugefert ihre Ausgangssignale in eine digitale Verzöge- 60 führt werden, wird der Begrenzerpegel durch das aus rungsleitung 52. Die Ausgangssignale der Entschei- den Widerständen 38, 40 und 44 bestehende Emitterdungsschaltung ist eine Folge binärer Signale, in Widerstandsnetzwerk bestimmt. Es hat sich jedoch denen ein positiver Pegel schwarz und ein negativer erwiesen, daß die Anordnung einer Verzögerungs-Pegel weiß anzeigt. Die Verzögerungsleitung besteht leitung 29 den Begrenzungsvorgang durch Bildung aus mehreren bistabilen Kippstufen und hat eine 65 eines Mittelwerts über die Video-Signale, die das zu solche Länge, daß sie die Schwarz-Weiß-Signale für begrenzende Video-Signal umgeben, wesentlich verdie angrenzenden Zellen der vorhergehenden Spalte bessert. Der Transistor 32 dient dazu, eine Bezugsaufnehmen kann. Die relative Lage der gerade abge- spannung zu erzeugen, die dem Emitter des Tran-The output of the limiter transistor 30 helps determine whether the video signal is black Consolidation circuit 47 connected, the value or a character part or a white a test circuit 48 and a decision value or characterizes the background. If the circuit 50 exists. The decision circuit provided video signals directly to the limiter transistor If their output signals are fed into a digital delay 60, the limiter level is set by the line 52. The output signals of the decision resistors 38, 40 and 44 consisting of emitter ground circuit is a sequence of binary signals, determined in a resistor network. It has, however which a positive black level and a negative one proved to be the arrangement of a delay level indicates white. The delay line consists of line 29 the limiting process by formation from several bistable multivibrators and has a 65 of an average value over the video signals that lead to the such a length that they surround the black and white signals for limiting video signal, deserve essential adjacent cells of the previous column improves. The transistor 32 serves to receive a reference can. To generate the relative position of the straight voltage that is sent to the emitter of the trans-

sistors30 zugeführt wird. Ein Teil dieser Bezugsspannung wird durch die Summierschaltung 31 erzeugt, dessen Ausgangsspannung der Basis des Transistors 32 zugeführt wird, um den Strom durch den Transistor 32 entsprechend zu steuern. Die am Widerstand 44 auftretende Spannung steuert den Emitter des Transistors 30 als Begrenzerpegel. Zusätzlich wird der Begrenzerpegel am Emitter des Transistors 30 durch die Ströme in den Widerständen 55, 56 und 57, die im Widerstand 58 zusammengefaßt sind, beeinflußt, indem der Begrenzerpegel entsprechend den binären Daten in der Verzögerungsleitung 52 angehoben oder abgesenkt wird. sistors30 is supplied. A part of this reference voltage is provided by the summing circuit 31 generated, the output voltage of which is fed to the base of transistor 32 to carry the current through to control transistor 32 accordingly. The voltage appearing at the resistor 44 controls the Emitter of transistor 30 as a limiter level. In addition, the limiter level at the emitter of the Transistor 30 by the currents in resistors 55, 56 and 57, which are combined in resistor 58 are influenced by raising or lowering the limiter level in accordance with the binary data in delay line 52.

Claims (4)

Patentansprüche: *5Claims: * 5 1. Schaltung zur automatischen Regelung und/ oder Begrenzung der Höhe von Impulsfolgen mit einem Verstärker und einem Steuerkreis, welcher den Verstärker abhängig von einer Regelspan- ao nung regelt, bei dem eine Verzögerungseinrichtung für die Impulsfolgen mit mehreren verschiedene Verzögerungszeiten aufweisenden Ausgangsabgriffen versehen ist, die mit einem Summiernetzwerk verbunden sind, dessen Ausgangsimpuls den Verstärker für eine ausgewählte Ausgangsleitung der Verzögerungseinrichtung regelt, nach Patent 1105914, dadurch gekennzeichnet, daß ein Rückkopplungskreis vom Ausgang des Verstärkers (Transistor 30) über eine Konsolidierungsschaltung (47), eine Verzögerungsleitung (52) mit mehreren Abgriffen und eine an diese Abgriffe angeschlossene Summierschaltung (55 bis 59) zum Steuerkreis (32, 40, 44) für den Verstärker vorgesehen ist.1. Circuit for automatic regulation and / or limitation of the height of pulse trains with an amplifier and a control circuit, which the amplifier as a function of a control span voltage regulates, in which a delay device for the pulse trains with several different Output taps having delay times are provided, which are connected to a summing network are connected, the output pulse of the amplifier for a selected output line the delay device regulates, according to patent 1105914, characterized in that that a feedback circuit from the output of the amplifier (transistor 30) via a consolidation circuit (47), a delay line (52) with several taps and a summing circuit (55 to 59) to the control circuit (32, 40, 44) for the amplifier is provided. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die der Konsolidierungsschaltung (47) nachgeordnete Verzögerungsleitung (52) so bemessen ist, daß an ihren Abgriffen die den angrenzenden Abtastbereichen des vorausgegangenen Abtastrasters zugeordneten konsolidierten Signale zur Verfügung stehen.2. Circuit according to claim 1, characterized in that the consolidation circuit (47) downstream delay line (52) is dimensioned so that at their taps the adjacent scan areas of the previous scan raster assigned Signals are available. 3. Schaltung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Abgriffe der Verzögerungsleitung (52) über je einen Widerstand (55 bis 57) mit einem Summierwiderstand (58) verbunden sind, dessen justierbarer Abgriff über einen Widerstand (44) des Steuerkreises (32, 40, 44) mit dem Verstärker (Transistor 30) verbunden ist.3. Circuit according to claims 1 and 2, characterized in that the taps on the delay line (52) are each connected to a summing resistor (58) via a resistor (55 to 57), the adjustable tap of which is via a resistor (44) of the control circuit (32, 40, 44) connected to the amplifier (transistor 30) is. 4. Schaltung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die an die Abgriffe der Verzögerungsleitung angeschlossenen Widerstände (55 bis 57) entsprechend der relativen Lage der zugeordneten Abtastbereiche zum gegenwärtig abgetasteten Bereich bemessen sind.4. Circuit according to claims 1 to 3, characterized in that the to the taps the delay line connected resistors (55 to 57) according to the relative position of the assigned scan areas are dimensioned to the currently scanned area. Hierzu 1 Blatt Zeichnungen 1 sheet of drawings 609 749/361 12.66 © Bundesdruckerei Berlin609 749/361 12.66 © Bundesdruckerei Berlin