DE1170463B - Receiver for a PCM transmission system - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLANDFEDERAL REPUBLIC OF GERMANY

DEUTSCHESGERMAN

PATENTAMTPATENT OFFICE

PATENTSCHRIFTPATENT LETTERING

Internat. Kl.: jift*3cBoarding school Class: jift * 3c

Deutsche KL: 21 al-36/12 German KL: 21 al -36/12

Nummer:Number:

Aktenzeichen;.File number;.

Anmeldetag:Registration date:

A42265VIIIa/21alA42265VIIIa / 21al

7. Februar 19637th February 1963

21. Mai 1964May 21, 1964

3. Dezember 19643rd December 1964

Auslegetag:
Ausgabetag:Display day:
Issue date:

Patentschrift stimmt mit der Auslegeschrift übereinThe patent specification corresponds to the patent specification

Die Erfindung bezieht sich auf Übertragungssysteme, in denen Sprache oder eine andere Information nach der Puls-Code-Modulation (PCM) für die Übertragung in digitaler Form verschlüsselt werden. Die codierten Informationen, die zu einer Anzahl von Informationskanälen gehören, werden in jedem einzelnen von aufeinanderfolgenden Zeitrastern übertragen; die Gesamtheit der Ziffernperioden in jedem der Zeitraster ist in eine Anzahl von Zeitabschnitten unterteilt, deren Zifferngehalt von der besonderen Art und Weise abhängt, wie die digitalen Informationen für die Übertragung angeordnet werden. Unter einer Ziffernperiode soll dabei die Zeitperiode verstanden sein, die der Übertragung einer einzelnen Ziffer zugewiesen ist. Bei der einen Betriebsart, die auch manchmal die »Zeitabschnittsmethode« genannt wird, ist jedem Informationskanal ein bestimmter Zeitabschnitt aus dem Zeitraster zugeordnet. Jeder dieser Zeitabschnitte enthält so viele Ziffernperioden, daß ihre Zahl zumindest der Ziffernzahl in einer einzelnen Codegruppe entspricht. Betrachtet man beispielsweise ein System mit vierundzwanzig Informationskanälen, in denen ein Pulscode mit acht Ziffern verwendet wird, so muß ein Zeitraster mindestens vierundzwanzig Zeitabschnitte und die einzelnen Zeitabschnitte mindestens acht Ziffernperioden enthalten. Jeder Zeitabschnitt ist dabei einem besonderen Informationskanal zugeordnet. Diese Zeitabschnitte sind dabei durch ihre Lage in dem Zeitraster identifiziert. (Aus Gründen der Synchronisierung oder der Erkennung kann das System noch einen zusätzlichen Informationskanal oder aber in jedem Zeitabschnitt noch eine zusätzliche Ziffernperiode enthalten.) Bei einer anderen Betriebsart, die manchmal die »kombinierte Methode« genannt wird, ist jedem Informationskanal in jedem Zeitabschnitt eine bestimmte Ziffernperiode zugeordnet (so daß jeder Zeitabschnitt so viele Ziffernperioden enthält, daß ihre Zahl zumindest der Zahl der Informationskanäle gleicht). Ein Zeitraster enthält dann so viele Zeitabschnitte, daß ihre Zahl mindestens so groß wie die Zahl der Ziffern in einer einzelnen X-Codegruppe ist. Die Ziffern einer einzelnen Codegruppe in-einem speziellen Informationskanal sind in den entsprechenden Ziffernperioden verschiedener Zeitabschnitte enthalten, die zu einem Zeitraster gehören. Betrachte man als Beispiel noch einmal ein System mit vierundzwanzig Informationskanälen, das einen Pulscode .mit acht Ziffern verwendet, so müssen in jedem Zeitabschnitt zumindest vierundzwanzig Ziffernperioden und in dem Zeitraster zumindest acht Zeitabschnitte vorhanden sein. Den einzelnen Informätionskanälen Empfänger für ein PCM-ÜbertragungssystemThe invention relates to transmission systems in which speech or other information after the pulse code modulation (PCM) are encrypted for the transmission in digital form. The coded information belonging to a number of information channels is stored in each transmitted individually from successive time grids; the total of the digit periods in each the time grid is subdivided into a number of time segments, the numerical content of which depends on the particular one How the digital information is arranged for transmission depends on how it is. Under a digit period should be understood to mean the time period that the transmission of an individual Number is assigned. In the one mode of operation, which is also sometimes called the "time segment method" a certain time segment from the time grid is assigned to each information channel. Everyone this time period contains so many digit periods that their number is at least equal to the number of digits in a corresponds to the individual code group. For example, if you consider a system with twenty-four information channels, in which a pulse code with eight digits is used, a time raster must be at least twenty-four time segments and the individual time segments contain at least eight digit periods. Each time period is a special one Assigned to information channel. These time segments are identified by their position in the time grid. (For reasons of synchronization or detection, the system can add an additional Information channel or contain an additional digit period in each time segment.) In Another mode of operation, sometimes called the "combined method", is each channel of information assigned to a certain period of digits in each time segment (so that each time segment contains so many digit periods that their number is at least equal to the number of information channels). A time grid then contains so many time segments that their number is at least as large as the number of Digits in a single X code group. The digits of a single code group in a special one Information channels are contained in the corresponding digit periods of different time segments, which belong to a time grid. As an example, consider again a system of twenty-four Information channels that use a pulse code with eight digits must be used in each time segment at least twenty-four digit periods and at least eight time segments in the time grid to be available. The individual information channels receiver for a PCM transmission system

Patentiert für:Patented for:

Associated Electrical Industries Limited,
Her Majesty's Postmaster General of the
General Post Office, LondonAssociated Electrical Industries Limited,
Her Majesty's Postmaster General of the
General Post Office, London

Vertreter:Representative:

Dr.-Ing. W. Reichel, Patentanwalt,Dr.-Ing. W. Reichel, patent attorney,

Frankfurt/M: 1, Parkstr. 13Frankfurt / M: 1, Parkstr. 13th

Als Erfinder benannt:Named as inventor:

Brian Desmond Simmons, Chislehurst, Kent,Brian Desmond Simmons, Chislehurst, Kent,

Winston Theodore Duerdoth, LondonWinston Theodore Duerdoth, London

(Großbritannien)(Great Britain)

Beanspruchte Priorität:Claimed priority:

Großbritannien vom 9. Februar 1962 (5119)Great Britain 9 February 1962 (5119)

sind in den einzelnen Zeitabschnitten entsprechende Ziffernperioden zugeordnet. Ein spezieller Informationskanal ist dann durch die Lage der passenden Ziffernperioden in den Zeitabschnitten definiert. So können zu einem bestimmten Informationskanal beispielsweise jeweils die ersten Ziffernperioden in den Zeitabschnitten gehören.Corresponding digit periods are assigned to the individual time segments. A special information channel is then defined by the position of the appropriate digit periods in the time segments. So can, for example, use the first digit periods in the Periods of time belong.

In einem PCM-Übertragungssystem können die Empfangs- und die Sendestationen ihre eigenen Zeitgeber enthalten, die verschiedene Impulsfolgen erhalhalten, die zumindest innerhalb der Zeitraster die Zeitabschnitte und innerhalb der Zeitabschnitte die Ziffernperioden abgrenzen. Solche Übertragungssysteme können beispielsweise Telephonsysteme sein, die über eine PCM-Übertragung miteinander verbunden sind. Diese Impulse werden dazu verwendet, an den Endstationen die Codierung und die Decodierung zu überwachen und bei Zwischenschaltstationen den Empfang und die Weitergabe zu steuern. Unabhängig davon, ob die Zeitgeber der einzelnen Stationen isochron laufen oder nicht, und trotz der Tatsache, daß jedes übertragene Zeitraster ein Synchronisierungssignal enthalten kann (was im allgemeinen der Fall ist), das am Empfangsende des Übertragungssystems verwendet wird, besteht bei jeder Station, die mit einer Anzahl anderer Stationen über eine PCM-Übertragung verbunden ist, dasIn a PCM transmission system, the receiving and transmitting stations can have their own timers contain that receive different pulse trains that at least within the time raster the Delimit time segments and within the time segments the digit periods. Such transmission systems can be, for example, telephone systems, which are connected to each other via a PCM transmission. These impulses are used to to monitor the coding and decoding at the end stations and at intermediate switching stations control reception and forwarding. Regardless of whether the timer of the individual Stations run isochronously or not, and in spite of the fact that every transmitted time frame is a synchronization signal (which is generally the case) used at the receiving end of the transmission system is at any station connected to a number of other stations via a PCM transmission, the

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grundlegende Problem, die Zeitabschnitte der eingehenden PCM-Übertragung auf die zeitlagemäßig abgegrenzten Zeitabschnitte abzugleichen, d. h. die Zeitabschnitte der eingehenden PCM-Übertragung mit den zeitlagemäßig abgegrenzten Zeitabschnitten zusammenfallen zu lassen.basic problem, the periods of incoming Adjust PCM transmission to the time segments delimited in terms of time, d. H. the Time segments of the incoming PCM transmission with the time segments delimited in terms of time to collapse.

Diese Schwierigkeit tritt deswegen auf, da die Ausbreitungszeiten über die verschiedenen Verbin* dungswege verschieden lang sind. Die Schwierigkeiten werden noch dadurch erhöht, daß die Ausbreitungszeit über eine besondere Leitung Veränderungen unterworfen sein kann, die beispielsweise bei Kabelverbindungen durch Temperaturschwankungen hervorgerufen werden können. Diese Schwierigkeiten lassen sich dadurch lösen, daß man die eingehende PCM-Ubertragung auf der Empfangsstationsseite einer zusätzlichen, veränderlichen Verzögerung unterwirft. Diese Verzögerung wird so groß gewählt, daß die Gesamtverzögerung über das Übertragungssystem gleich der Dauer eines vollständigen Zeitrasters wird oder auch ein ganzzahliges Vielfaches eines Zeitrasters beträgt, wenn die Verzögerung über die Übertragungsleitung größer als die Dauer eines vollständigen Zeitrasters ist. Es ist kürzlich vorgeschlagen worden, diese zusätzliche Verzögerung mittels eines kontinuierlich veränderlichen Verzögerungselementes hervorzurufen. Im besonderen sollte dazu eine magnetostriktive Verzögerungsleitung mit einem motorgetriebenen Lesekopf verwendet werden, der längs der Verzögerungsleitung hin- und herbewegt werden kann, um auf diese Weise die wirksame Länge der Verzögerungsleitung einzustellen und dadurch die zusätzliche Verzögerung zu verändern, der die eingehende PCM-Übertragung unterworfen wird. Nach diesem früheren Vorschlag soll der Antriebsmotor für den einstellbaren Lesekopf von einem Komparator gesteuert werden, und zwar in Übereinstimmung mit dem relativen Zeittakt zwischen den eingehenden Synchronisierungssignalen einerseits und den örtlich erzeugten Zeittaktimpulsen andererseits. Auf diese Weise wird der Lesekopf automatisch eingeregelt, so daß er jede Änderung in der Ausbreitungsverzögerung auf der eingehenden Leitung ausgleicht. Es ist klar, daß eine anwachsende Ausbreitungsverzögerung eine abnehmende zusätzliche Verzögerung bedingt und umgekehrt.This difficulty arises because the Propagation times over the various connection paths are of different lengths. Difficulties are further increased by the fact that the propagation time changes over a special line may be subject to, for example, caused by temperature fluctuations in cable connections can be. These difficulties can be solved by looking at the incoming PCM transmission on the receiving station side subjected to an additional, variable delay. This delay is chosen to be so large that the total delay over the transmission system is equal to the duration of a complete time frame or also an integral multiple of a time frame if the delay over the transmission line is greater than the duration of a full Time grid is. It has recently been proposed to compensate for this additional delay by means of a cause continuously variable delay element. In particular, a magnetostrictive delay line can be used with a motorized read head, the can be moved back and forth along the delay line in order to be effective in this way Adjust the length of the delay line and thereby change the additional delay the incoming PCM transmission is subjected. According to this earlier proposal, the drive motor should for the adjustable read head are controlled by a comparator, in accordance with the relative timing between the incoming synchronization signals on the one hand and the locally generated timing pulses on the other hand. In this way, the read head is automatically adjusted, so that it sees any change in the propagation delay on the incoming line compensates. It is clear that an increasing propagation delay decreases an additional one Delay due and vice versa.

Dieser frühere Vorschlag ist mit einem großen Nachteil behaftet, da für eine kontinuierlich veränderliche Verzögerungsleitung mit motorgetriebenem Lesekopf bewegliche Teile erforderlich sind. Solche Verzögerungsleitungen sind verhältnismäßig kostspielige Bauteile. Ihre Entwicklung und ihre Herstellung ist ziemlich schwierig, besonders wenn sie funktionsgerecht und zuverlässig arbeiten sollen. Ziel der Erfindung ist es daher, einen Zeitabgleich zwischen der eingehenden PCM-Übertragung und den örtlich erzeugten Zeittaktimpulsen durchzuführen, ohne daß kontinuierlich veränderliche Verzögerungselemente, wie Verzögerungsleitungen mit einstellbaren Leseköpfen, erforderlich sind.This earlier proposal suffers from a major disadvantage that it is continuously variable Delay line with motorized read head moving parts are required. Such Delay lines are relatively expensive components. Their development and manufacture is quite difficult, especially if you want them to work properly and reliably. aim of the invention is therefore to synchronize the time between the incoming PCM transmission and the Carry out locally generated clock pulses without the need for continuously variable delay elements, such as delay lines with adjustable Reading heads, are required.

Um die Zeitabschnitte der empfangenen PCM-Übertragung mit den zeitlagemäßig abgegrenzten Zeitabschnitten in Übereinstimmung zu bringen, enthält ein PCM-Übertragungsempfänger gemäß der Erfindung Verzögerungsvorrichtungen, die eine Anzahl vorbestimmter Verzögerungen einführen können, außerdem Verzögerungswähler, die durch eine bestimmte Auswahl eine oder mehrere dieser Verzögerungen mit der eingehenden PCM-Übertragung in Serie schalten, und zwar so, daß die Gesamtverzögerung ausreichend ist, daß die Zeitabschnitte der PCM-Übertragung die zeitlagemäßig abgegrenzten Zeitabschnitte voreilend überlappen, weiterhin eine Vorrichtung zum Speichern, die auf die Verzögerungsvorrichtungen folgt und diejenigen Ziffern zwischenzeitlich speichert, die in den Ziffernperioden eines eingegangenen Zeitabschnittes vorhanden sind,The time segments of the received PCM transmission with the time-delimited A PCM transceiver according to FIG Invention delay devices which can introduce a number of predetermined delays In addition, a delay selector that selects one or more of these delays serially with the incoming PCM transmission so that the total delay it is sufficient that the time segments of the PCM transmission are delimited in terms of time Time segments leading overlap, furthermore a device for storing, which is based on the delay devices follows and temporarily stores those digits that are in the digit periods of a received period of time are available,

ίο und schließlich noch eine Vorrichtung, die die Ziffern in zeitlicher Übereinstimmung mit den zeitlagemäßig abgegrenzten Ziffernperioden aus dem Speicher wieder abruft.ίο and finally a device that holds the digits in temporal correspondence with the temporally delimited digit periods from the memory retrieves.

Eine voreilende zeitliche Überlappug zwischen einem eingehenden Zeitabschnitt und einem zeitlagemäßig abgegrenzten Zeitabschnitt soll vorliegen, wenn die beiden Zeitabschnitte nur teilweise zeitlich zusammenfallen, und zwar so, daß die Ziffernperioden des eingehenden Zeitabschnittes früher auftreten als die entsprechenden Ziffernperioden des zeitlagemäßig abgegrenzten Zeitabschnittes. Das Abrufen der Ziffern aus dem Speicher in Koinzidenz mit den zeit-' lagemäßig abgegrenzten Ziffernperioden stellt dann schließlich die vollständige zeitliche Übereinstimmung zwischen den Ziffernperioden des eingehenden Zeitabschnittes und des zeitlagemäßig abgegrenzten Zeitabschnittes her.A leading temporal overlap between an incoming time segment and a time-related one There should be a delimited time segment if the two time segments only partially coincide in time, in such a way that the digit periods of the incoming time segment occur earlier than the corresponding digit periods of the temporally delimited time segment. Retrieving the digits then puts out of the memory in coincidence with the time-delimited digit periods finally, the complete time correspondence between the digit periods of the incoming time segment and the time period delimited in terms of time.

Die Zeitabschnitte, die auf diese Weise in zeitliche Übereinstimmung gebracht worden sind, brauchen nicht notwendigerweise in ihrer entsprechenden Lage in den entsprechenden Zeitrastern übereinzustimmen. Wenn sie sich jedoch auch bezüglich ihrer Lage in den entsprechenden Zeitrastern gleichen, hat man nicht nur eine zeitliche Übereinstimmung in den Zeitabschnitten, sondern auch in den Zeitrastern erzielt.The periods of time that have been brought into temporal correspondence in this way need not necessarily to coincide in their corresponding position in the corresponding time grids. If, however, they are also the same in terms of their location in the corresponding time grids, has you not only have a time correspondence in the time segments, but also in the time grids achieved.

Besonders in den Fällen, in denen auch eine zeitliche Übereinstimmung der Zeitraster erforderlich ist, kann in Serie mit der eingehenden PCM-Übertragung noch eine zusätzliche, vorbestimmte Verzögerung von solcher Größe eingeschaltet werden, daß die Summe dieser zusätzlichen Verzögerung plus der voraussichtlich * größten Ausbreitungsverzögerung einem ganzzahligen Vielfachen der Dauer eines Zeitrasters nahekommt.Especially in those cases in which a temporal correspondence of the time grid is required there may be an additional, predetermined delay in series with the incoming PCM transmission of such magnitude that the sum of this additional delay plus the presumably * greatest propagation delay an integer multiple of the duration of a time pattern comes close.

Führt man die Erfindung aus, so können die Verzögerungswähler eine Vorrichtung enthalten, die die Abweichungen der zeitlichen Überlappung zwischen den beiden Zeitabschnitten vom normalen Betriebszustand nach beiden Richtungen hin anzeigen und dafür sorgen, daß eine neue Verzögerungsauswahl getroffen und in Serie mit der eingehenden PCM-Übertragung eingeschaltet wird. (Dadurch wird die Gesamtverzögerung, die in Serie mit der eingehenden PCM-Ubertragung liegt, in dem Sinne geändert, daß sich wieder eine zeitliche Überlappung der Zeitabschnitte einstellt, wie sie einer normalen Betriebsbedingung entspricht.) Diese neue Verzögerungsauswahl wird gemäß den festgestellten Veränderungen der zeitlichen Überlappung von einer bestimmten Größe durchgeführt, die nicht größer als zulässig ist, um die Gefahr einer Verstümmelung oder eines Verlustes der Digitalinformationen zu vermeiden, die in dem Zwischenspeicher gespeichert und anschließend von ihm abgerufen werden.Carrying out the invention, the delay selectors may include a device that the Deviations in the time overlap between the two time segments from the normal operating state display in both directions and make a new delay selection hit and switched on in series with the incoming PCM transmission. (This will make the Total delay in series with the incoming PCM transmission changed in the sense that a temporal overlap of the time segments occurs again, as it corresponds to a normal operating condition.) This new delay selection is made in accordance with the changes determined the temporal overlap carried out by a certain size, which is not larger than permissible, to avoid the risk of corruption or loss of digital information that stored in the cache and then retrieved from it.

Die wahlweise einschaltbaren Verzögerungen, die durch die Verzögerungsvorrichtung ermöglicht werden, entsprechen günstigerweise jeweils einem ganz-The optionally switchable delays made possible by the delay device suitably each correspond to a whole

zahligen Vielfachen einer Ziffernperiode. Diese Vielfache werden dann so gewählt, daß die Gesamtverzögerung in aufeinanderfolgenden diskreten Schritten geändert werden kann. Diese Verzögerungsschritte werden dann so groß gemacht, daß sie im Mittel der halben Dauer eines Zeitabschnittes entsprechen. Zu diesem Zweck müssen also die Verzögerungsschritte genau halb so groß wie die Dauer eines Zeitabschnittes sein, sofern der Zeitabschnitt eine gerade Anzahl von Ziffernperioden enthält. Enthält der Zeitabschnitt eine ungerade Anzahl von Ziffernperioden, so sollen die Verzögerungsschritte abwechselnd eine halbe Ziffernperiode langer und eine halbe Ziffernperiode kürzer als ein halber Zeitabschnitt sein. Betrachtet man das Beispiel, in dem in einem Zeitabschnitt acht Ziffernperioden enthalten sind wie in der bereits obenerwähnten »Zeitabschnittsmethode«, so sollen die Verzögerungsschritte der Verzögerungsvorrichtung so gewählt werden, daß die Gesamtverzögerung auf einmal um einen solchen Betrag geändert werden kann, der der Dauer von vier Ziffernperioden entspricht. In dem obenerwähnten »kombinierten Verfahren«, in dem in einem Zeitabschnitt fünfundzwanzig Ziffernperioden enthalten sind, sollen die nacheinander einschaltbaren Verzögerungsschritte abwechselnd einmal zwölf Ziffernperioden und einmal dreizehn Ziffernperiöden lang sein.numerous multiples of a digit period. These multiples are then chosen so that the total delay in successive discrete Steps can be changed. These delay steps are then made so large that they are im The mean corresponds to half the duration of a period of time. So for this purpose the delay steps be exactly half as long as the duration of a time segment, provided that the time segment contains an even number of digit periods. If the period contains an odd number of Digit periods, the delay steps should alternately be half a digit period longer and be half a digit period shorter than half a time segment. Looking at the example in which in a time segment contains eight digit periods as in the "time segment method" mentioned above, so the delay steps of the delay device should be chosen so that the total delay can be changed at once by such an amount as the Duration corresponds to four digit periods. In the "combined method" mentioned above, in which in a period of time contains twenty-five digit periods, those that can be switched on one after the other are to be switched on Delay steps alternating once twelve digit periods and once thirteen digit periods To be long.

Im folgenden soll die Erfindung an Hand der Zeichnungen im einzelnen beschrieben werden.In the following the invention will be described in detail with reference to the drawings.

F i g. 1 zeigt ein Blockschaltbild einer Anordnung nach der Erfindung;F i g. 1 shows a block diagram of an arrangement according to the invention;

Fig. 2 zeigt ein sogenanntes »logisches« Schaltbild und eine geeignete Ausführungsform eines Ziffernspeichers, dem wählbare Verzögerungen vorgeschaltet werden; in dieser Figur ist eine Informationsübertragungsanordnung nach der Zeitabschnittsmethode angenommen; Fig. 2 shows a so-called "logic" circuit diagram and a suitable embodiment of a digit memory, which can be preceded by selectable delays; in this figure is an information transmission arrangement adopted by the time segment method;

Fig. 3 zeigt ein Zeitdiagramm, auf das bei der Beschreibung der Wirkungsweise der Anordnung nach F i g. 2 Bezug genommen wird;Fig. 3 shows a timing diagram to which the Description of the mode of operation of the arrangement according to FIG. 2 is referred to;

F i g. 4 zeigt ein logisches Schaltbild einer günstigen Ausführungsform eines Verzögerungswählers;F i g. 4 shows a logic circuit diagram of a favorable embodiment of a delay selector;

Fig. 5 zeigt ein logisches Schaltbild einer anderen Ausführungsform eines Verzögerungswählers;Fig. 5 shows a logic diagram of another Embodiment of a delay selector;

Fig. 6 zeigt ein logisches Schaltbild einer geeigneten Ausführungsform eines reversiblen Zählers, der in dem Verzögerungswähler nach F i g. 5 verwendet wird; .Fig. 6 shows a logic diagram of a suitable one Embodiment of a reversible counter which is in the delay selector according to FIG. 5 used will; .

Fig. 7 zeigt ein abgekürztes logisches Schaltbild, das im Grunde der Fig. 2 entspricht; für die Anordnung der Informationen ist allerdings das »kombinierte« Verfahren angenommen.Fig. 7 shows an abbreviated logic diagram, which basically corresponds to FIG. 2; for the arrangement of the information, however, the "combined" Procedure adopted.

F i g. 8 ist ein logisches Schaltbild und zeigt, wie die Verzögerungswahl zu Beginn der Übertragung durchgeführt werden kann.F i g. Figure 8 is a logic diagram showing how the delay selection is made at the start of the transmission can be carried out.

Nun soll auf die F i g. 1 Bezug genommen werden. Sie zeigt eine Empfangsstation für eine PCM-Übertragung. Diese Station enthält eine Verzögerungsvorrichtung 1, die eine Anzahl wählbarer Verzögerungen aufweist, einen Verzögerungswähler 2 und einen Ziffernspeicher 3. Aus dem Speicher 3 können die gespeicherten Ziffern ausgelesen werden. Das Auslesen wird durch einen örtlichen Zeitgeber 4 gesteuert. Der Zeitgeber 4 ist ein Impulsgenerator, der Impulsfblgen erzeugt. Diese Impulsfolgen grenzen in einem Zeitraster die Zeitabschnitte (Impulsest, Fig. 3) und in jedem der Zeitabschnitte die Ziffernperioden ab (Impulse t, Fig. 3). Die Zusammenschaltung dieser Vorrichtungen dient dem Zweck, beim Ausgang L die digitale Information in zeitlicher Koinzidenz mit den zeitlagemäßig begrenzten Zeitabschnitten anzubieten, die in einem Zeitabschnitt der eingehenden PCM-Übertragung vorhanden ist, beim Eingang »IN« in die Anordnung eintritt und veränderlichen Übertragungsverzögerungen ausgesetzt worden ist. Zu diesem Zweck wird die eingehende PCM-ÜbertragungNow to the F i g. 1 should be referred to. It shows a receiving station for a PCM transmission. This station contains a delay device 1, which has a number of selectable delays, a delay selector 2 and a digit memory 3. The stored digits can be read out from the memory 3. The reading out is controlled by a local timer 4. The timer 4 is a pulse generator which generates pulse waves. These pulse sequences delimit the time segments (pulses st, FIG. 3) in a time grid and the digit periods in each of the time segments (pulses t, FIG. 3). The interconnection of these devices serves the purpose of offering the digital information at output L in temporal coincidence with the time-limited time segments that exist in a time segment of the incoming PCM transmission, at input "IN" enters the arrangement and has been exposed to variable transmission delays is. This is the purpose of the incoming PCM transmission

ίο nach Durchlaufen einer Anzahl von Verzögerungen in den Ziffernspeicher 3 eingebracht. Diese Verzögerungen werden von dem Verzögerungswähler 1 ausgewählt, und zwar in Abhängigkeit von den Zeitverhältnissen zwischen den Impulsen des örtlichen Zeitgebers 4 und des Eingangszeitgebers 5. Die Gesamtgröße der gewählten Verzögerungen wird dabei so gewählt, daß ein eingehender Zeitabschnitt einen abgegrenzten Zeitabschnitt zeitlich voreilend überlappt, wie es bereits erklärt worden ist. Diese Zeitverhältnisse können so sein, wie sie in der Fig. 3 als typisch zwischen dem abgegrenzten Zeitabschnitt S(t) [s. (a), F i g. 3] und dem verzögerten, eingehenden ZeitabschnittS(p)' [s. (c), Fig. 3] dargestellt sind. Die Ziffern, die an dem eingehenden Zeitabschnitt beteiligt sind, werden im Ziffernspeicher 3 jede für sich gespeichert. Sie werden dabei-durch eine Steuerung durch den Eingangszeitgeber 5 auf die einzelnen Speicherstellen verteilt. Dazu erzeugt der Eingangszeitgeber 5 unter der Kontrolle durch eingehende Synchronisierungssignale genauso wie der örtliche Zeitgeber 4 Impulsfolgen, die die eingehenden Ziffernperioden und nötigenfalls auch die eingehenden Zeitabschnitte abgrenzen. Normalerweise ist für jede eingehende PCM-Übertragung ein getrennter Eingangszeitgeber erforderlich, während nur ein einziger örtlicher Zeitgeber benötigt wird.ίο introduced into the digit memory 3 after passing through a number of delays. These delays are selected by the delay selector 1, depending on the time relationships between the pulses of the local timer 4 and the input timer 5. The total size of the selected delays is chosen so that an incoming time segment overlaps a delimited time segment leading in time, such as it has already been declared. These time relationships can be as shown in FIG. 3 as typical between the delimited time segment S (t) [s. (a), Fig. 3] and the delayed, incoming time segment S (p) ' [s. (c), Fig. 3]. The digits that are involved in the incoming time segment are stored in the digit memory 3 each for itself. In doing so, they are distributed to the individual storage locations by a control by the input timer 5. For this purpose, the input timer 5, under the control of incoming synchronization signals, just like the local timer 4, generates pulse trains that delimit the incoming digit periods and, if necessary, the incoming time segments. Typically, a separate input timer is required for each incoming PCM transmission, while only a single local timer is required.

Für die F i g. 2 ist eine PCM-Übertragung nach der »Zeitabschnittsmethode« mit einem achtziffrigen PCM-Code angenommen worden, so daß jeder Zeitabschnitt acht Ziffernperioden enthält. Für die eingehende PCM-Übertragung werden diese Ziffernperioden durch Impulszüge ρ 1 bis ρ 8 abgegrenzt, die von dem Eingangszeitgeber 5^S synchron mit der eingehenden PCM-Übertragung erzeugt werden. Die Impulse dieserlmpulszüge (die in dem Zeitdiagramm der Fig. 3 nicht gezeigt.sind) fallen zeitlich mit den entsprechenden Ziffernperioden 1 bis 8 der eingehenden Zeitabschnitte zusammen, wie sie beispielsweise als S(p) in Fig. 3 gezeigt sind. Der örtliche Zeitgeber 4^S erzeugt Impulszüge il. .. i8, die zu einem zeitlagemäßig abgegrenzten Zeitabschnitt S(t) (F i g. 3) gehören, mit dem der eingehende Zeitabschnitt S(p) in zeitliche Übereinstimmung zu bringen ist.For the F i g. 2, a PCM transmission according to the "time segment method" has been assumed with an eight-digit PCM code, so that each time segment contains eight digit periods. For the incoming PCM transmission, these digit periods are delimited by pulse trains ρ 1 to ρ 8, which ^{are generated by the input timer 5 S} synchronously with the incoming PCM transmission. The pulses of these pulse trains (which are not shown in the timing diagram of FIG. 3) coincide in time with the corresponding digit periods 1 to 8 of the incoming time segments, as shown for example as S (p) in FIG. The local timer 4 ^S generates pulse trains il. .. i8, which belong to a time segment S (t) (FIG. 3) delimited in terms of time, with which the incoming time segment S (p) is to be brought into temporal correspondence.

Nun soll auf die F i g. 2 Bezug genommen werden. Die eingehende PCM-Übertragung, die bei »IN« erscheint, wird an eine Kette von Verzögerungselementen DLl, DLl, DL3 . . . gelegt, und zwar von einem Punkt X aus, dem, besonders in dem Fall, in dem eine zeitliche Übereinstimmung der Zeitraster erzielt werden soll, noch ein festes Verzögerungselement DL vorgeschaltet sein kann. Die Verzögerung des Elementes DL ist dabei im voraus bestimmt, und zwar in Übereinstimmung mit der voraussichtlich größten Übertragungsverzögerung, die bei der eingehenden PCM-Ubertragung auftritt. Dieses Verzögerungselement DL sorgt also für einen Zeitabgleich in Grobstufen, und zwar derart, daß dieNow to the F i g. 2 should be referred to. The incoming PCM transmission that appears at "IN" is sent to a chain of delay elements DL1, DL1, DL3. . . placed, from a point X , which, especially in the case in which a temporal correspondence of the time grid is to be achieved, a fixed delay element DL can be connected upstream. The delay of the element DL is determined in advance, specifically in accordance with the presumably greatest transmission delay that occurs with the incoming PCM transmission. This delay element DL thus ensures a time adjustment in coarse steps, in such a way that the

Gesamtverzögerung, die die eingehende PCM-Uber-, tragüng bis zum Punkt X erleidet, der Dauer eines vollständigen Zeiträsters entspricht. Im folgenden soll angenommen werden, daß die eingehende PCM-Übertragung immer am Punkt X anliegt, unabhängig davon, ob sie von einem solchen Element wie DL verzögert worden ist oder nicht. Die Synchronisierungssignale, die den Eingangszeitgeber 5^S steuern, werden vom Punkt X abgenommen und sollen die Erzeugung der Impulszüge ρ 1... ρ 8 ohne weitere Verzögerung steuern. Der Verzögerungswähler 2 wählt aus der Kette der Verzögerungselemente DLl... die Zahl der benötigten Verzögerungselemente aus (keines, eines oder mehrere), um zu jeder Zeit einen eingehenden Zeitabschnitt, wie S(p), in eine zeitlich voreilende Überlappung mit einem zeitlagemäßig abgegrenzten Zeitabbschnitt, wie S(t), zu bringen. Dieses geschieht durch ein AuswählenTotal delay that the incoming PCM transmission suffers up to point X , corresponds to the duration of a complete time frame. In the following it is assumed that the incoming PCM transmission is always present at point X , regardless of whether it has been delayed by such an element as DL or not. The synchronization signals which ^{control the input timer 5 S} are taken from point X and are intended to control the generation of the pulse trains ρ 1 ... ρ 8 without further delay. The delay selector 2 selects the chain of delay elements DLl ... the number of required delay elements of (none, one or more) for every time an incoming time period, such as S (p), defined time-positionally in a time-leading overlap with an To bring time segments like S (t) . This is done by making a selection

, der Torschaltungen Gal, Ga2, GbI, Gb2 , the gate circuits Gal, Ga2, GbI, Gb2

Mögliche Ausführungsformen des Verzögerungswählers 2 werden später beschrieben. Für den Augenblick ist die Feststellung ausreichend, daß der Verzögerungswähler seine Funktion dadurch erfüllt, daß er die eine oder die andere der Torschaltungen Gal, GbI, Ga2, Gb 2.. .öffnet, wie es in der Schreibweise für logische Schaltungen durch das Hinzufügen von Eingängen al, 61, a2, b2... zu diesen Torschaltungen dargestellt ist, die den in gleicher Weise bezeichneten Ausgängen des Verzögerungswählers 2 entsprechen. Die abwechselnden Torschaltungen Gal, Ga 2... sind mit ihren Ausgängen an eine Sammelschiene ./4 angeschlossen, während die anderen Torschaltungen GbI, Gb 2 ... in gleicher Weise mit einer Sammelschiene B verbunden sind. Wenn man annimmt, daß jedes der Verzögerungselemente DLl, DL2, DL3 ... eine Verzögerung von vier Ziffernperiöden verursacht, also eine Verzögerung hervorruft, die einem halben Zeitabschnitt entspricht, dann erscheint eine eingehende Ziffer, die durch eine der Torschaltungen Gal, GbI, Ga2, Gb2... läuft, auf einer der beiden Sammelschienen A oder B. Eine Ziffer, die auf der Sammelschiene A erscheint, behält ihre Ziffernperiode in einem Zeitabschnitt bei, während eine Ziffer auf der Sammelschiene B aus ihrer eigenen Ziffernperiode innerhalb eines Zeitabschnittes um vier Ziffernperioden, d.h. um einen halben Zeitabschnitt, verschoben ist.Possible embodiments of the delay selector 2 will be described later. For the moment it is sufficient to state that the delay selector fulfills its function in that it opens one or the other of the gates Gal, GbI, Ga2, Gb 2 ... , as it is in the notation for logic circuits by the addition of Inputs al, 61, a2, b2 ... is shown for these gate circuits, which correspond to the outputs of the delay selector 2 labeled in the same way. The alternating gate circuits Gal, Ga 2 ... are connected with their outputs to a busbar ./4, while the other gate circuits GbI, Gb 2 ... are connected to a busbar B in the same way. If one assumes that each of the delay elements DL1, DL2, DL3 ... causes a delay of four digit periods, that is, a delay that corresponds to half a time segment, then an incoming digit appears which is triggered by one of the gate circuits Gal, GbI, Ga2 , Gb2. .. runs on one of the two busbars A or B. A digit that appears on busbar A retains its digit period in a time segment, while a digit on busbar B from its own digit period within a time segment by four digit periods, ie by half a period of time.

Die Sammelschiene A, auf der die Ziffern innerhalb ihrer eigenen Ziffernperioden erscheinen, führt zu einem Satz von Torschaltüngen GA1, GA 2... GA 8, die jeweils von den Ziffernperiodenimpulsen pl, ρ2... ρ8 geöffnet werden. Die SammelschieneB ■ führt dagegen zu einem Satz von Torschaltungen GB1... GB 8, die jeweils von Ziffernperiodenimpulsen geöffnet werden, die gegenüber den Öffnungsimpulsen für die entsprechenden Torschaltungen GAl.. .GAS um vier Ziffernperioden verschoben sind. So wird beispielsweise die Torschaltung GA1 des ersten Satzes durch die Impulse ρ 1 des Eingangszeitgebers geöffnet, während die entsprechende Torschaltung GB1 aus dem anderen Torschaltungssatz von den Impulsen ρ (1+4), also von den Impulsen ρ 5 geöffnet wird. Die sich entsprechenden Torschaltungen aus den beiden Torschaltungssätzen GA1... G^4 8 und GBl. ..GBS, also beispielsweise die Torschaltungen GA1 und GB1, stellen ein Paar von Eingangstoren (Einstelltoren) für ein entsprechendes bistabiles Element, wie Tl,' dar, das sich in einem Satz solcher Elemente Π... Γ 8 befindet, die entsprechende Speicherstellen für den Ziffernspeicher 3 aus Fig. 1 darstellen. Zum Auslesen sind die Spei-^ cherelemente Tl.. .TS mit Ausgangstorschaltungen Gl... G 8 versehen, die-von den entsprechenden Ziffernperiodenimpulsen ti... tS aus dem örtlichen Zeitgeber 4^S geöffnet werden. Die Ausgänge der Torschaltungen Gl... G8 sind mit einer gemeinsamen ίο Sammelschiene L verbunden. Die Speicherelemente - Tl.. .TS werden von Impulsen eines weiteren Impulszuges fl... i'8 zurückgestellt, der aus dem örtlichen Zeitgeber 4^S stammt. Diese letzteren Impulse erscheinen jeweils in der gleichen Ziffernperiode wie die Impulse ti... tS, jedoch in einem späteren Abschnitt der gerade andauernden Ziffernperiode. Auf diese Weise kann die erste Hälfte einer Ziffernperiode durch einen Impuls t (beispielsweise durch ti) und die zweite Hälfte einer Ziffernperiode durch einen entsprechenden Impuls f (beispielsweise ίΊ) definiert werden. Die beiden t- und i'-Impulsfolgen können leicht erzeugt werden, beispielsweise dadurch, daß man mit einem bistabilen Schaltkreis die Impulsfrequenz einer Impulsfolge teilt, die eine Frequenz besitzt, die doppelt so hoch wie die Wiederholungsfrequenz der Ziffernperioden ist. Die gewünschten Impulsfolgen mit der Ziffernfrequenz werden dann von den entgegengesetzten Seiten des bistabilen Elementes, also des Frequenzteilers, abgenommen. Man kann auch jeden i'-Impuls aus einem i-Impuls dadurch ableiten, daß man ein Verzögerungsglied verwendet, das eine Verzögerung von der Dauer einer halben Ziffernperiode verursacht.The busbar A, on which the digits appear within their own digit periods, leads to a set of gate switches GA 1, GA 2 ... GA 8, which are each opened by the digit period pulses pl, ρ2 ... ρ8. The busbar B ■ leads, however, to a set of gate circuits GB 1 ... GB 8, which are each opened by digit period pulses that are shifted by four digit periods compared to the opening pulses for the corresponding gate circuits GAl .. .GAS. For example, the gate circuit GA 1 of the first set is opened by the pulses ρ 1 of the input timer, while the corresponding gate circuit GB 1 from the other gate circuit set is opened by the pulses ρ (1 + 4), i.e. by the pulses ρ 5 . The mutually corresponding gate circuits of the two Torschaltungssätzen GA 1 ... G ^ 4 8 and Coll. ..GBS, so for example, the gates GA1 and GB1, provide a pair of input ports (Einstelltoren) for a corresponding bistable element such as Tl ' represents, which is located in a set of such elements Π ... Γ 8, which represent the corresponding memory locations for the digit memory 3 from FIG. For reading out the storage cherelemente ^ Tl .. .TS with Ausgangstorschaltungen Gl ... G are provided 8-digits of the corresponding period pulses ti ... tS from the local timer 4 ^S be opened. The outputs of the gate circuits Gl ... G8 are connected to a common ίο busbar L. The storage elements - Tl .. .TS be fl of pulses another pulse train restored ... i'8, who comes from the local 4 ^S timer. These latter pulses appear in the same digit period as the pulses ti ... tS, but in a later section of the currently ongoing digit period. In this way, the first half of a digit period can be defined by a pulse t (for example by ti) and the second half of a digit period by a corresponding pulse f (for example ίΊ) . The two t and i 'pulse trains can easily be generated, for example by dividing the pulse frequency of a pulse train with a bistable circuit which has a frequency which is twice as high as the repetition frequency of the digit periods. The desired pulse trains with the digit frequency are then taken from the opposite sides of the bistable element, that is to say the frequency divider. Each i'-pulse can also be derived from an i-pulse by using a delay element which causes a delay of half a digit period.

In keiner der Speicherstellen Tl. ..TS kann eine Ziffer gleichzeitig aus- und eingelesen werden. Mit anderen Worten: Die f-Impulse, die die Speicherelemente Tl... Γ 8 auslesen — der Impuls ti das Speicherelement Tl,..—, dürfen nicht mit einer Ziffernperiode zusammenfallen (wie sie durch die Impulse ρ 1 oder ρ 5 für das Speicherelement Tl definiert sind), in der ein Ziffernimpuls das Speicherelement durch die passende Torschaltung GA oder GB erreichen kann. Das Schreiben und das Lesen einer Ziffer muß daher zeitlich verschoben sein. Dadurch, daß man die Speicherelemente Tl.. .TS durch die Impulse fl... t'S zurückstellt, die in der gleichen Ziffernperiode, aber etwas später als die Impulse (ti... tS) auftreten, die die gespeicherten Ziffern über die Torschaltungen G1... G 8 auslesen, ist eine zeitliche Verschiebung von nur einer Ziffernperiode zulässig.In none of the storage locations Tl. ..TS can a digit be read out and read in at the same time. In other words: The f-pulses which the storage elements Tl ... Γ 8 read out - the pulse ti the storage element Tl, ... - must not coincide with a digit period (as indicated by the pulses ρ 1 or ρ 5 for the Storage element Tl are defined), in which a digit pulse can reach the storage element through the appropriate gate circuit GA or GB . Writing and reading a digit must therefore be postponed. In that the memory elements Tl .. .TS are reset by the pulses fl ... t'S , which occur in the same digit period, but a little later than the pulses (ti ... tS) , which the stored digits via the gates G1 ... read out G 8, a time shift of only one digit period is permitted.

Als Ausgangspunkt für die Betrachtungsweise des Gesamtsystems sei angenommen, daß das Verzögerungselement DLl durch das Öffnen der Torschalrung GZ>1 in Serie eingeschaltet ist, um einen eingehenden ZeitabschnittS(p) [Fig.3(£>)] in eine zeitlich voreilende Überlappung [wie beispielsweise S(pY in Fig. 3(c)] mit einem zeitlagemäßig abgegrenzten Zeitabschnitt S(t) [Fig. 3 (a).] zu bringen. Wenn die Ziffern im eingehenden Zeitabschnitt S(p)' durch das Verzögerungselement DLl verzögert sind, erscheinen sie an den Torschaltungen GBl...GB8 und werden einzeln durch die Tore zu den entsprechenden Speicherstellen Tl... Γ 8 geleitet. Das geschieht deswegen, weil die Ziffern bei ihrem Erscheinen an den Toren Gl... G 8 aus ihrer _t Ziffernperiode um ein ungerades Vielfaches von vier Ziffernperioden verschoben sind und daher mit denAs a starting point for looking at the overall system, it is assumed that the delay element DL1 is switched on in series by opening the gate lock GZ> 1 in order to have an incoming time segment S (p) [Fig.3 (£>)] in a time-leading overlap [ such as S (pY in Fig. 3 (c)] with a time segment S (t) [Fig. 3 (a).] delimited in terms of time. If the digits in the incoming time segment S (p) ' are delayed by the delay element DLl are, they appear at the gates GBl ... GB8 and are passed individually through the gates to the corresponding storage locations Tl ... Γ 8. This is because the digits when they appear at the gates Gl ... G 8 from of their _t digit period are shifted by an odd multiple of four digit periods and therefore with the

Öffnungsimpulsen für diese Torschaltungen zeitlich zusammenfallen. Die Ziffern, die auf diese Weise in den Speicherstellen Π ... 78 in Ziffernperioden gespeichert sind, die durch p5 .. .p8 .. .p4 definiert sind, werden durch Impulse ti.. . t8 ausgelesen, die in jedem Falle später erscheinen [vgl. F i g. 3 (c) und (α)]. Im Anschluß an das Auslesen werden die Speicherstellen 71... 78 von Impulsen t'l... t'8 wieder zurückgestellt und sind damit wieder bereit, die Ziffern des nächsten Zeitabschnittes aufzunehmen. Die Ziffern des Zeitabschnittes S(p) fallen nun,, wenn sie auf der Sammelschiene L erscheinen, zeitlich mit dem Zeitabschnitt S(t) zusammen, d. h., der eingehende Zeitabschnitt ist mit dem zeitlagemäßig abgegrenzten Zeitabschnitt in genaue zeitliche Übereinstimmung gebracht worden.Opening pulses for these gate circuits coincide in time. The digits that are stored in this way in the memory locations Π ... 78 in digit periods which are defined by p5 .. .p8 .. .p4 are given by pulses ti ... t8 read out, which in any case appear later [cf. F i g. 3 (c) and (α)] . After reading out, the storage locations 71 ... 78 are reset again by pulses t'l ... t'8 and are thus again ready to accept the digits of the next time segment. The digits of the time segment S (p) now coincide with the time segment S (t) when they appear on the busbar L, that is, the incoming time segment has been brought into exact time correspondence with the time segment delimited in terms of time.

Wenn die Übertragungsverzögerung nun abnimmt, kann das frühere Eintreffen des eingehenden Zeitabschnittes S(p) an den Speicherstellen 71.. .78 ausgeglichen werden, und zwar dadurch, daß man die zeitliche Verschiebung zwischen dem Einlesen und dem Auslesen vergrößert. Das ist so lange möglich, bis eine Grenze dieser Verschiebung von sieben Ziffernperioden erreicht ist. Das entspricht dann der Verschiebung um eine Ziffernperiode (da eine Verschiebung um acht Ziffernperioden ja ein gleichzeitiges Ein- und Auslesen bedeuten würde) und tritt dann auf, wenn beispielsweise die achte Ziffernperiode des Zeitabschnittes S(p)' bei ihrem Erscheinen am Ausgang der Torschaltung GB 8 mit der ersten Ziffernperiode des zeitlagemäßig abgegrenzten Zeitabschnittes 5(0 zeitlich zusammentrifft. Allgemeiner ausgedrückt, tritt diese Grenze dann auf, wenn aus irgendeinem Speicherelement (Tn) eine Ziffer ausgelesen und zur gleichen Zeit in das vorstehende Speicherelement.(7n-l) eine Ziffer eingelesen wird. Bei dieser Grenze muß die zeitliche Lage des verzögerten eingehenden Zeitabschnittes S(p)', wie er in dem Zeitdiagramm der F i g. 3 bei (c) gezeigt ist, um drei Ziffernperioden nach links verschoben werden. Die zeitliche Lage des eingehenden Zeitabschnittes (bezogen auf den Punkt Z) entspricht dann der Darstellung in Fig.3(d). Der Verzögerungswähler 2 spricht auf diese zeitlichen Zusammenhänge an und öffnet nun an Stelle der Torschaltung Gb 1 die Torschaltung Ga 2, um das Verzögerungselement DL 2 einzuschalten. Dadurch wird der eingehende Zeitabschnitt bei seinem Erscheinen am Ausgang der Torschaltung Ga 2 in eine zeitliche Lage gebracht, wie sie in der F i g. 3 (e) gezeigt ist. Die Ziffern des eingehenden Zeitabschnittes werden nun in die Speicherstellen 71... 78 von Impulsen pt.:. p8 eingelesen, die an den Torschaltungen GA 1... GA 8 auftreten. Ausgelesen werden diese Ziffern wie bisher von Impulsen ti.. . i8. Die zeitliche Verschiebung zwischen dem Einlesen und dem Auslesen beträgt nun drei Ziffernperioden [vgl. die Fig. 3(α) und (e)]. If the transmission delay now decreases, the earlier arrival of the incoming time segment S (p) at the storage locations 71 ... 78 can be compensated for by increasing the time lag between reading in and reading out. This is possible until a limit of this shift of seven digit periods is reached. This then corresponds to the shift by one digit period (since a shift by eight digit periods would mean simultaneous reading in and out) and occurs when, for example, the eighth digit period of the time segment S (p) ' appears at the output of the gate circuit GB 8 coincides with the first digit period of the temporally delimited time segment 5 (0. In more general terms, this limit occurs when a digit is read out from some memory element (Tn) and at the same time a digit is transferred to the preceding memory element (7n-1) At this limit, the time position of the delayed incoming time segment S (p) ', as shown in the time diagram of FIG 3 (d) then corresponds to the illustration in FIG. 3 (d). The delay selector 2 speaks to this time Everyday relationships and now opens the gate circuit Ga 2 in place of the gate circuit Gb 1 in order to switch on the delay element DL 2. As a result, the incoming time segment is brought into a temporal position when it appears at the output of the gate circuit Ga 2 , as shown in FIG. 3 (e) is shown. The digits of the incoming time segment are now in the memory locations 71 ... 78 of pulses pt.:. p8 that occur at gate circuits GA 1 ... GA 8. As before, these digits are read out by pulses ti ... i8. The time shift between reading in and reading out is now three digit periods [cf. Figures 3 (α) and (e)].

Eine Erörterung der F i g. 2 zeigt folgendes: Wenn ein zusätzliches Verzögerungsglied eingeführt worden ist (in diesem Beispiel DL 2), werden die letzten vier Ziffern, die in ihre entsprechenden Speicherstellen eingelesen werden mußten, wiederum in die gleichen Speicherstellen eingelesen. Das geschieht nur vier Ziffernperioden später. Wenn beispielsweise das Verzögerungsglied DL 2 zum Zeitpunkt des Impulses ρ 1 eingeschaltet worden ist, erscheinen die Ziffern, die von der Sammelschiene B aus zu den vorhergehenden Zeitpunkten der Impulse ρ S ... ρ 8 über die Torschaltungen GB1... GB 4 in die Speicherstellen 71 ... 74 eingelesen worden sind, jetzt auf der Sammelschiene A, und zwar vier Ziffernperioden später. Sie werden daher wiederum in die Speicherstellen 71... 74 eingelesen, da sie nun mit den Impulsen ρ 1... ρ 4 zeitlich zusammenfallen, die den Torschaltungen GA 1... GA 4 zugeführt werden. Dadurch, daß das Überschreiben in die Speicherstellen auf diese Weise geschieht, kann der örtliche Zeitgeber in derA discussion of the FIG. 2 shows the following: If an additional delay element has been introduced (in this example DL 2), the last four digits that had to be read into their corresponding memory locations are again read into the same memory locations. This happens only four digit periods later. If, for example, the delay element DL 2 has been switched on at the time of the pulse ρ 1, the digits appear from the busbar B at the previous times of the pulses ρ S ... ρ 8 via the gates GB 1 ... GB 4 in the storage locations 71 ... 74 have been read, now on the busbar A, four digit periods later. They are therefore again read into the storage locations 71 ... 74, since they now coincide in time with the pulses ρ 1 ... ρ 4 which are fed to the gate circuits GA 1 ... GA 4. By overwriting the memory locations in this way, the local timer in the

ίο Tat um vier Ziffernperioden verzögern, ohne daß Ziffern verstümmelt werden oder verlorengehen.ίο Delay deed by four digit periods without Digits are garbled or lost.

Nimmt die Ausbreitungszeit weiter ab, muß ein weiteres Verzögerungsglied (DL 3) eingeschaltet werden, und zwar dann, wenn die Grenze der zulässigen zeitlichen Verschiebung wiederum erreicht ist. Diese Grenze ist dann erreicht, wenn der eingehende Zeitabschnitt S(p) eine relative zeitliche Lage einnimmt, die in der F i g. 3 (/) dargestellt ist. Wenn der Verzögerungswähler 2 das Verzögerungsglied DL 3 einschaltet, und zwar dadurch, daß er an Stelle der Torschaltung Ga 2 die Torschaltung Gb 2 öffnet, wird der verzögerte Zeitabschnitt S(p)' am Ausgang der Torschaltung Gb 2 in die relative zeitliche Lage der Fig. 3(g) gebracht. Wenn weitere Verzögerungsglieder eingeschaltet werden, läuft mit einer weiteren ■ Abnahme der Ausbreitungsverzögerung ein gleichartiges Verfahren ab, so lange, bis alle Verzögerungsglieder DLl, DL2, DL3 hintereinander in Serie liegen. Sind die ' Verzögerungsglieder richtig ausgewählt, so entspricht das der voraussichtlich unteren Grenze der Ausbreitungsverzögerung.If the propagation time decreases further, a further delay element (DL 3) must be switched on, namely when the limit of the permissible time shift is reached again. This limit is reached when the incoming time segment S (p) assumes a relative temporal position that is shown in FIG. 3 (/) is shown. When the delay selector 2 switches on the delay element DL 3, namely by opening the gate circuit Gb 2 instead of the gate circuit Ga 2 , the delayed time segment S (p) ' at the output of the gate circuit Gb 2 is converted to the relative timing of FIG 3 (g) brought. If further delay elements are switched on, a similar process takes place with a further decrease in the propagation delay, until all delay elements DL1, DL2, DL 3 are in series one behind the other. If the delay elements are selected correctly, this corresponds to the presumably lower limit of the propagation delay.

Nun soll ein Anwachsen der Y-Ausbreitungsverzögerung erörtert werden, und zwar an Hand der Bedingungen, die durch die F i g. 3 (d) und (e) dargestellt sind. Ein solches Anwachsen ist wiederum so lange zulässig, bis die zeitliche Verschiebung zwischen dem Einlesen und dem Auslesen in die bzw. aus den Speicherstellen 71 ... 78 eine untere Grenze von einer Ziffernperiode erreicht hat. Das tritt ein, wenn beispielsweise die zweite Ziffernperiode des verzögerten eingehenden Zeitabschnittes S(p)' mit der ersten Ziffernperiode des zeitlagemäßig abgegrenzten Zeitabschnittes 5(i) zeitlich zusammenfällt. Der eingehende Zeitabschnitt S(p) nimmt dann eine zeitliche Lage ein, wie sie in der Fig. 3(A) dargestellt ist. Der Verzögerurtgswähler 2 spricht auf diese zeitlichen Verhältnisse an und öffnet die Torschaltung Gb 1. Der eingehende Zeitabschnitt erscheint dann am Ausgang der Torschaltung GbI auf der Sammelschiene B in einer solchen zeitlichen Lage, wie sie in der F i g. 3 (/) dargestellt ist. Die Schaltung ist so eingerichtet, daß der Verzögerungswähler 2 nach dem Öffnen der Torschaltung Gb 1 die Torschaltung Ga 2 noch für vier Ziffernperioden offen hält. Erst dann wird die Torschaltung Ga 2 von dem Verzögerungswähler 2 geschlossen, um das Verzögerungsglied DL 2 abzuschalten. Während dieser Überlappungszeit von vier Ziffernperioden wird einmal eine Gruppe von vier Ziffern über die Torschaltung Ga 2 und die zugehörigen Ga-Torschaltungen in vier der Speicherstellen 71... 78 eingelesen und zum anderen gleichzeitig damit die unmittelbar darauffolgende Gruppe von vier Ziffern über die Torschaltung Gb 1 und die passenden Gfc-Torschällungen in die restlichen vier Speicherstellen eingeschrieben. Auf diese Weise können acht Ziffern in einem Zeitraum gespeichert werden, der vier Ziffernperioden entspricht. Das bewirkt, daß die zeitliche Verschiebung zwischenAn increase in the Y propagation delay will now be discussed using the conditions represented by FIGS. 3 (d) and (e) are shown. Such an increase is again permissible until the time shift between reading and reading into or from the storage locations 71 ... 78 has reached a lower limit of one digit period. This occurs when, for example, the second digit period of the delayed incoming time segment S (p) ' coincides in time with the first digit period of the time segment 5 (i) delimited in terms of time. The incoming time segment S (p) then assumes a temporal position as shown in FIG. 3 (A). The delay selector 2 responds to these temporal relationships and opens the gate circuit Gb 1. The incoming time segment then appears at the output of the gate circuit GbI on the busbar B in a temporal position as shown in FIG. 3 (/) is shown. The circuit is set up so that the delay selector 2 keeps the gate circuit Ga 2 open for four digit periods after opening the gate circuit Gb 1. Only then is the gate circuit Ga 2 closed by the delay selector 2 in order to switch off the delay element DL 2. During this overlapping time of four digit periods, once a group of four digits is read in via the gate circuit Ga 2 and the associated Ga gate circuits into four of the memory locations 71 ... 78 and, on the other hand, the immediately following group of four digits via the gate circuit Gb 1 and the matching Gfc goals are written into the remaining four memory locations. In this way, eight digits can be stored in a time period corresponding to four digit periods. This causes the time shift between

409 753/47409 753/47

ί 170463ί 170463

dem'Einlesen und dem Auslesen von einer Ziflernperiode auf fünf Ziffernperioden anwächst [vgl. Fig. 3(/) und (α)]. ■■ ■reading in and reading out a digit period grows to five digit periods [cf. Fig. 3 (/) and (α)]. ■■ ■

Wenn mit einem weiteren Anwachsen der Ausbreitungsverzögerung die gleiche Verschiebungsgrenze von einer Zifferriperiode wiederum erreicht ist [der eingehende Zeitabschnitt befindet sich dann in der zeitlichen Lage der F i g. 3(k)], öffnet der Verzögerungswähler die Torschaltung GaI, wobei er dieIf with a further increase in the propagation delay the same shift limit is reached again by one digit period [the incoming time segment is then in the temporal position of FIG. 3 (k)], the delay selector opens the gate circuit GaI, where he the

GLl und GL 2 mit zugeordneten bistabilen Ausgangselementen TL1 und TL 2, die bei Überschreitung der Verzögerungsgrenzen ein Warnsignal abgeben.GLl and GL 2 with associated bistable output elements TL 1 and TL 2, which emit a warning signal when the delay limits are exceeded.

Für das Folgende sei angenommen, daß die Aus-5 gangsbedingungen die gleichen sind, wie es bei der Beschreibung der Wirkungsweise der Schaltung von F i g. 2 bereits klargelegt worden ist (d. h., die Torschaltung Gb 1 soll geöffnet sein, so daß das Verzögerungsglied DL1 eingeschaltet ist und die F i g. 3 (c)For the following it is assumed that the initial conditions are the same as those described in the description of the operation of the circuit of FIG. 2 has already been made clear (that is, the gate circuit Gb 1 should be open so that the delay element DL 1 is switched on and FIG. 3 (c)

Torschaltung GbI noch über vier Ziffernperioden io Gültigkeit hat). Das bistabile Element TBl ist urgeöffnet hält. So wird auch das letzte Verzögerungs- sprünglich in seinen umgeklappten oder »Eins«-Zuelement DL1 schließlich abgeschaltet. Die zeitlichen stand, in dem es über b 1 die Torschaltung Gb 1 Verhältnisse des eingehenden Zeitabschnittes am öffnet und ebenso die Torschaltungen GP 2 und GSl Ausgang der Torschaltung Ga 1 ist in der F i g. 3 (m) offen hält. Nimmt die Ausbreitungsverzögerung ab, aufgezeigt. Diese Zeitverhältnisse entsprechen der 15 so wird die erste zeitliche Grenzlage des eingehenden voraussichtlich unteren Grenze der Ausbreitungs- Zeitabschnittes durch die Koinzidenz festgestellt, die verzögerung. an der Torschaltung GPL 2 zwischen einem ρ 4-Impuls Wenn die Ausbreitungsverzögerung erneut ab- und einem il-Impuls auftritt [vgl. Fig. 3(ft) und (α)], nimmt, spricht der Verzögerungswähler wieder darauf Der dabei entstehende Ausgangsimpuls aus der Toran, wenn die Grenze der zeitlichen Verschiebung für 20 schaltung GPL 2 klappt das Element TP 2 über das diese abnehmende Verzögerung erreicht ist, d.h. geöffnete TorGP2 um, und der nächste p-ImpulSj wenn die achte Ziffernperiode des eingehenden ver- d.h. (p 5), bringt das Element TA 2 in seinen »Eins« zögerten Zeitabschnittes S(p) mit der ersten Ziffern- Zustand und stellt das bistabile Element TB1 über die periode des zeitlagemäßig abgegrenzten Zeitabschnit- Torschaltung GCP 2 wieder zurück, die durch das tes S(p) zusammenfällt. Der eingehende Zeitabschnitt 25 bistabile Element TP 2 offen gehalten wird. An Stelle S(p) nimmt dann eine solche zeitliche Lage ein, wie der Torschaltung GbI wird daher nun die Torschalsie in F i g. 3 («) gezeigt ist. Das Verzögerungsglied tung Ga 2 (F i g. 2) offen gehalten, und zwar über den DLl wird dann wieder eingeschaltet; und zwar da- Impuls a 2, so daß das Verzögerungsglied DL 2 zudurch, daß an Stelle der Torschaltung Ga 1 die Tor- sätzlich eingeschaltet wird. Außerdem sind jetzt an schaltung G&2 geöffnet wird, um den Zeitabschnitt 30 Stelle der Torschaltungen GF2 und GSl die Torwieder in die zeitliche Lage zu bringen, die in schaltungen GP3 und GS2 (Fig. 4)· geöffnet. Der F i g. 3 (o) dargestellt ist. nächstfolgende p-Impuls (p 6) stellt das bistabile Es ist also möglich, den eingehenden Zeitabschnitt Element TP 2 wieder zurück. Wenn die Ausbreitungsaus der Sammelschiene L immer in eine genaue zeit- verzögerung weiter abnimmt, so wird die nächste liehe Übereinstimmung mit dem zeitlagemäßig ab- 35 zeitliche Grenzlage des eingehenden Zeitabschnittes gegrenzten Zeitabschnitt zu bringen. Daher ist es an der Torschaltung GPL1 festgestellt, und zwar gleichgültig, in welcher Richtung Änderungen der durch eine Koinzidenz eines pl-Impulses mit einem Ausbreitungsverzögerung verlaufen, und auch unab- p8-Impuls [vgl. Fig. 3(/) und (α)]. Der dabei enthängig davon, wann dieser Zeitabgleich geschehen stehende Ausgangsimpuls aus der Torschaltung GPL1 soll. Voraussetzung ist nur, daß sich die Änderungen 4° klappt das bistabile Element TP 3 über das geöffnete mit der AusbreitungsverzögeruBg innerhalb der unte- Tor GP3 um, und der nächste p-Impuls, also pl, ren und der oberen Grenze bewegen, für die die klappt über die Torschaltung GCP 3, die durch TP 3 Anordnung eingerichtet ist. ~ geöffnet ist, das bistabile Element TB 2 um und stellt Die Ausführungsform des Verzögerungswählers, das bistabile Element TA 2 wieder auf Null zurück, die in der Fig. 4 gezeigt ist, spricht dann an, wenn 45 Die Torschaltung Gb2 aus Fig. 2 wird jetzt also die Impulse von bestimmten Impulszügen ρ1, ρ 8, die über ft 2 geöffnet, um das Verzögerungsglied DL 3 die eingehenden Ziffernperioden darstellen, und die einzuschalten.Gate circuit GbI is still valid for four digit periods io). The bistable element TBl is kept primed. So the last deceleration jump in its folded or "one" -Zuelement DL 1 is finally switched off. The temporal status in which it opens the gate circuit Gb 1 ratios of the incoming time segment on via b 1 and also the gate circuits GP 2 and GSl output of the gate circuit Ga 1 is shown in FIG. 3 (m) holds open. The propagation delay decreases, indicated. These time relationships correspond to FIG. 15 so the first time limit of the incoming, presumably lower limit of the propagation time segment is determined by the coincidence, the delay. at the gate circuit GPL 2 between a ρ 4 pulse If the propagation delay decreases again and an il pulse occurs [cf. Fig. 3 (ft) and (α)], takes, the delay selector speaks again. The resulting output pulse from the Toran, when the limit of the time shift for 20 circuit GPL 2 folds the element TP 2 over which this decreasing delay is reached , ie opened TorGP2 to, and the next p-pulse Sj if the eighth digit period of the incoming one is ie (p 5), brings element TA 2 into its "one" delayed time segment S (p) with the first digit state and sets the bistable element TB 1 back over the period of the temporally delimited Zeitabschnit- gate circuit GCP 2 , which coincides with the tes S (p). The incoming time segment 25 bistable element TP 2 is kept open. Instead of S (p) , a temporal position such as that of the gate circuit GbI is therefore now the gate shell in FIG. 3 («) is shown. The delay element device Ga 2 (Fig. 2) is kept open, and that via the DLL is then switched on again; namely, the pulse a 2, so that the delay element DL 2 ensures that the gate is switched on every time instead of the gate circuit Ga 1. In addition, circuit G & 2 is now open in order to bring the gate back into the time position in the time segment 30 position of the gate circuits GF2 and GS1, which was opened in circuits GP 3 and GS2 (FIG. 4). The F i g. 3 (o) is shown. The next p-pulse (p 6) represents the bistable It is therefore possible to return the incoming time segment element TP 2 again. If the propagation from the busbar L continues to decrease with an exact time delay, then the next loan agreement will be brought about with the time segment limited in terms of time of the incoming time segment. It is therefore determined on the GPL 1 gate circuit, regardless of the direction in which changes occur due to a coincidence of a pI pulse with a propagation delay, and also regardless of the p8 pulse [cf. Fig. 3 (/) and (α)]. The output pulse from the gate circuit GPL1 that is dependent on when this time adjustment is to take place. The only requirement is that the changes 4 ° folds the bistable element TP 3 over the open with the propagation delay within the lower gate GP 3, and the next p-pulse, i.e. pl, ren and the upper limit move for which works via the gate circuit GCP 3, which is set up by TP 3 arrangement. ~ is open, the bistable element TB 2 switches over and sets the embodiment of the delay selector, the bistable element TA 2 back to zero, which is shown in FIG. 4, responds when the gate circuit Gb2 from FIG So now the pulses from certain pulse trains ρ1, ρ 8, which are opened via ft 2 in order to represent the delay element DL 3 the incoming digit periods, and to switch them on.

Impulse von einem der Impulszüge (i 1) zusammen- Angenommen, das Verzögerungsglied DL 3 sei dasPulses from one of the pulse trains (i 1) together - Assuming that the delay element DL 3 is that

fallen, die jeweils einer bestimmten Ziffernperiode letzte verfügbare Verzögerungsglied. Wenn nun die innerhalb des zeitlagemäßig abgegrenzten Zeit- 50 Ausbreitungsverzögerung im Gegensatz zu den An-fall, the last available delay element in each case of a specific digit period. If now the within the time delimited 50 propagation delay in contrast to the

abschnittes entsprechen, da diese Impulszüge (il) von nahmen weiterhin abnimmt, so führt die Anzeige der dem örtlichen Zeitgeber erzeugt werden. Diese Aus- Überschreitung der Grenzbedingungen durch das führungsform eines Verzögerungswählers enthält die Tor GPL2, die durch eine Koinzidenz eines p4-Imfolgenden Bausteine: eine Anzahl von bistabilen pulses und eines il-Impulses dargestellt wird, zur Gliedern TAl, TBl, TA2, TB2 (eines für jede der 55 Auslösung eines Warnsignals. Das geschieht über die Torschaltungen GaI, Gftl, Ga2, Gb2 aus Fig. 2), Torschaltung GLl, die jetzt von dem Element TB2 weiterhin Öffnungstorschaltungen GPl bis GP3 für offen gehalten wird, und das Element TLl. Wenn im die Addition mit zugeordneten bistabilen Ausgangs- Gegensatz zu der Annahme an Stelle einer ungeraden schaltelementen ΓΡ1 und ΓΡ 3 sowie Additionssteuer- Zahl eine gerade Zahl von Verzögerungsgliedern torschaltungen GCPl bis GCP 3. Weiterhin enthält 60 vorhanden ist, müssen die Bedingungen für die sie Öffnungstorschältungeri für die Und-Schaltungen Warnsignale an Stelle von der Torschaltung GPL 2 GSl, GS 2, GS 3 mit ihren zugeordneten bistabilen von der Torschaltung GPL1 gesteuert werden. Äusgangselementen TS1 bis TS 3 und Subtraktions- Wenn nun die Ausbreitungsverzögerung aus dersection, since this pulse train (il) continues to decrease, the display will be generated by the local timer. This exceeding of the limit conditions through the management of a delay selector contains the gate GPL2, which is represented by a coincidence of a p4-following building blocks: a number of bistable pulses and an il-pulse, for the subdivisions TAl, TBl, TA2, TB2 (one for each of the 55 triggering a warning signal. This is done via the gate circuits GaI, Gftl, Ga2, Gb2 from Fig. 2), gate circuit GLl, which is now still held open by the element TB 2 opening gate circuits GPl to GP3, and the element TLl . If in the addition with associated bistable output contrast to the assumption instead of an odd switching element ΓΡ1 and ΓΡ 3 as well as addition control number an even number of delay elements gate circuits GCPl to GCP 3. Furthermore contains 60, the conditions for which they must open gate switching for the AND circuits warning signals are controlled by the gate circuit GPL1 instead of the gate circuit GPL 2 GSl, GS 2, GS 3 with their associated bistable. Äusgangselementen TS1 to TS 3 and subtraction If now the propagation delay from the

steuertorschaltungen GCSl bis GCS3 und GCSl' bis Situation heraus, die durch die Fig. 3(J) und (g) GCS 3', die paarweise angeordnet sind. Außerdem 65 dargestellt sind, wieder anwächst, so befindet sich sind die Torschaltungen GPLl, GPL 2, GSLl und das bistabile Element TA 2 in seinem »Eins «-Zustand, GSL2 vorhanden, die die Grenzen der zeitlichen und die Torschaltung Ga2 ist geöffnet. Um die VerVerschiebung feststellen, und Warntorschaltungen zögerungsglieder DL1 und DL 2 einzuschalten, wird Control gate circuits GCSl to GCS 3 and GCSl 'to situation indicated by Fig. 3 (J) and (g) GCS 3', which are arranged in pairs. In addition, 65 are shown, increases again, so there is the gate circuits GPLl, GPL 2, GSLl and the bistable element TA 2 in its "one" state, GSL2, which is the limits of the time and the gate circuit Ga2 is open. In order to determine the displacement and to switch on warning gate circuits delay elements DL1 and DL 2

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eine Grenzbedingung, die das Ausschalten des Ver- Zeitabschnitt schließlich zeitlich abgesitmmt werden zögerungsgliedes DL2 erforderlich macht, in der zeit- soll. Macht man die Annahme, die auch für die liehen Lage erreicht, wie es in der Fig. 3(i>) dar- Anordnung gilt, die in Verbindung mit der Fig. 8 gestellt ist. Das wird in der Torschaltung GSL1 fest- noch beschrieben wird, daß der Verzögerungswähler gestellt, und zwar durch die Koinzidenz eines 5 zu Beginn eine der A-Torschaltungen und nicht eine p2-Impulses mit einem 11-Impuls [vgl. Fig. 3(Λ) derß-Torschaltungen öffnet, so kann eine anfängliche und (α)]. Das Ausgangssignal von der Torschaltung Koinzidenzsituation in der Torschaltung GPL1 aus GSLl, die über die Torschaltung GS2 von dem Fig. 4 festgestellt werden, und zwar durch ein zeitbistabUen Element TA 2 geöffnet ist, bringt das liches Zusammentreffen eines ρ 1-Impulses und eines Element TS2 in seinen »Eins«-Zustand, der die Tor- 10 Zl-Impulses in dieser Torschaltung. Wenn also das schaltungen GCS2 und GCS2' öffnet. Der nächste bistabile Element TAl zu Beginn in seinen »Eins«- p-Impuls (p 3) bringt über das geöffnete Tor GCS 2 Zustand gebracht ist (die Torschaltung GaI aus das bistabile Element TBl in seinen »Eins«-Zustand, Fig. 2 ist dann geöffnet), bewirkt eine Koinzidenz so daß jetzt die Torschaltung GBl aus F ig. 2 geöffnet eines il-Impulses und eines ρ 1-Impulses, daß das ist. Aus Gründen, die bereits, erklärt sind, bleibt die 15 bistabile Element TjBI in seinen »Eins«-Zustand Torschaltung Ga 2 geöffnet, d.h., das bistabile EIe- gebracht und das bistabile Element TAl auf Null ment TA 2 wird nicht zurückgestellt bis der p-Impuls zurückgestellt wird. Das geschieht auf die gleiche (p7), der vier Ziffernperioden später auftritt, das Weise, wie sie eben beschrieben worden ist, so daß Element TA2 über das geöffnete TorGCS2' wieder die Torschaltung Gb 1 in Fig. 1 nun geöffnet ist, zurückstellt. Der nächste p-Impuls (p8) stellt das 20 und zwar an Stelle der Torschaltung Ga 1. Dadurch Element TS 2 auf Null. wird die Verzögerung des Verzögerungselementes DLl a limit condition which makes it necessary to switch off the delay element DL2 , in which the time should be finally timed. If one makes the assumption that is also achieved for the borrowed position, as it applies to the arrangement shown in FIG. 3 (i>), which is made in connection with FIG. This is established in the gate circuit GSL 1 - it is still described that the delay selector is set, namely by the coincidence of a 5 at the beginning one of the A gate circuits and not a p2 pulse with a 1 1 pulse [cf. Fig. 3 (Λ) opens the ß-gates, so an initial and (α)]. The output signal from the gate circuit coincidence situation in the gate circuit GPL 1 from GSLl, which is determined via the gate circuit GS2 of FIG. 4, and that is opened by a time-period element TA 2, brings the coincidence of a ρ 1 pulse and an element TS2 in its "one" state, the gate 10 Zl pulse in this gate circuit. So when the circuits GCS2 and GCS2 ' open. The next bistable element TAl at the beginning in its "one" - p-pulse (p 3) brings about the open gate GCS 2 state is brought (the gate circuit GaI from the bistable element TBl in its "one" state, FIG. 2 is then open), causes a coincidence so that now the gate circuit GBl from F ig. 2 opened an il pulse and a ρ 1 pulse that is. For reasons that have already been explained, the 15 bistable element TjBI remains open in its "one" state gate circuit Ga 2 , ie the bistable EIe- brought and the bistable element TAl to zero. TA 2 is not reset until the p -Pulse is reset. This happens in the same way (p7), which occurs four digit periods later, in the manner just described, so that element TA2 resets the gate circuit Gb 1 in FIG. 1 via the opened gate GCS2 '. The next p-pulse (p8) sets the 20 in place of the gate circuit Ga 1. As a result, element TS 2 is set to zero. the delay of the delay element DLl

Wächst die Ausbreitungsverzögerung weiter an, so eingeschaltet. Wenn jetzt ebenso das bistabile stellt die Torschaltung GSL 2 auf die gleiche Weise Element TA 2 zu Beginn in seinen »Eins «-Zustand die nächste zeitliche Grenzbedingung fest, und zwar gebracht ist, würde sich nun an Stelle des Elementes durch eine Koinzidenz eines p6-Impulses mit einem 25 TA2 das Element TB2 in seinem »Eins«-Zustand il-Impuls [vgl. Fig. 3(/fc) und (α)]. Der Ausgangs- befinden. Wenn sich nun irgendeines der TA- und impuls von der Torschaltung GSL 2, der über das der Γδ-Elemente zu Beginn in seinem »Eins «-Zustand Tor GSl läuft, welches von dem bistabilen Element befinden» würde (nämlich dann, wenn irgendeine der TBl im »Eins «-Zustand geöffnet ist, bringt das Ga- und der Gfc-Torschaltungen zu Beginn geöffnet bistabile Element TSl in den »Eins«-Zustand, wo- 30 sein könnte), dann könnte die Torschaltung GPL2 durch die. Torschaltungen GCSl und GCSl' geöffnet ebenfalls so eingerichtet sein, daß sie eine anfängliche werden. Der nächste p-Impuls ,(p 7) veranlaßt das Koinzidenzsituation durch ein zeitliches Zusammenbistabile Element TA 1, die Torschaltung GaI zu fallen eines p5-Impulses und eines 11-Impulses öffnen. Das Element TB1 wird dann von einem nachweisen könnte. Wenn man nun, um einer anfängp-Impuls zurückgestellt, der weitere vier Ziffern- 35 liehen Koinzidenzsituation entgegenzuwirken, an Perioden später auftritt (p3). Dadurch wird das Stelle eines Einschaltens ein Wegnehmen von Ver-Verzögerungsglied DL1 abgeschaltet. Da dieses Ver- zögerungselementen wünscht, kann das dadurch zögerungsgüed das letzte verfügbare Verzögerungs- erreicht werden, daß man die eine oder auch beide glied ist, das der Verzögerungswähler abschalten der Torschaltungen GSLl und GLS 2 so einrichtet, kann, bewirkt das nachfolgende Feststellen einer 40 daß sie Koinzidenzen zwischen einem ρ 1- oder einem Koinzidenz zwischen einem p2- und einem il-Impuls p5-Impuls, je nachdem, was gerade auftritt, mit durch die Torschaltung GSL1, die anzeigt, daß im einem rl-Impuls nachweisen können. In der AusGegensatz zu den Annahmen die Ausbreitungs- führungsform des Verzögerungswählers, die in der verzögerung weiter angewachsen und die Grenz- Fig. 5 gezeigt ist, werden die Grenzbedingungen, bedingung wiederum erreicht ist, daß ein Warnsignal 45 auf die bereits Bezug genommen worden ist, durch abgegeben wird, und zwar über die Torschaltung GL 2, Koinzidenzen festgestellt, die zwischen einem eindie von dem Element TA 1 offen gehalten ist, und gehenden Synchronisierungssignal innerhalb einer über das Element TL 2. bestimmten Ziffernperiode und örtlich erzeugtenIf the propagation delay increases further, it is switched on. If the bistable now also sets the gate circuit GSL 2 in the same way element TA 2 at the beginning in its "one" state, the next time limit condition is established, and that would now instead of the element through a coincidence of a p6- Impulse with a 25 TA2 element TB2 in its "one" state il impulse [cf. Fig. 3 (/ fc) and (α)]. The starting point. If any of the TA and impulses from the gate circuit GSL 2, which runs over that of the Γδ elements in its "one" state gate GSL at the beginning, which of the bistable element would be "(namely, if any of the TBl is open in the "one" state, brings the Ga- and Gfc gate circuits open at the beginning of the bistable element TSl in the "one" state, which could be), then the gate circuit GPL 2 could be through the. Gate circuits GCSl and GCSl ' open also be set up so that they are an initial one. The next p-pulse , (p 7) causes the coincidence situation through a temporal bistable element TA 1 to open the gate circuit GaI, a p5-pulse and a 1 1-pulse. The element TB1 is then proven by one. If one now, in order to postpone an initial p-impulse, counteract the coincidence situation borrowed from four digits, occurs at periods later (p3). As a result, the point of switching on a removal of the delay element DL1 is switched off. Since this desires delay elements, the last available delay can be achieved by being one or both of the elements that can set up the delay selector to switch off the gates GSL1 and GLS 2 that they can detect coincidences between a ρ 1 or a coincidence between a p2 and an il pulse p5 pulse, depending on what is currently occurring, with the gate circuit GSL1, which indicates that im an rl pulse. In contrast to the assumptions, the propagation form of the delay selector, which continues to grow in the delay and the limit is shown. is output, namely via the gate circuit GL 2, determined coincidences that are held open by the element TA 1 and the outgoing synchronization signal within a digit period determined by the element TL 2. and locally generated

Es besteht die Möglichkeit, daß durch die wähl- Zeitgeberimpulsen ί 1.../8, die die Ziffernperioden bare Einschaltverzögerung gleich zu Beginn ein 50 abgrenzen, auftreten. Es sei dabei willkürlich angegenaues zeitliches Zusammenfallen des eingehenden nommen, daß dieses Synchronisierungssignal in der Zeitabschnittes und eines zeitlagemäßig abgegrenzten achten Ziffernperiode (nämlich zum Zeitpunkt des Zeitabschnittes erreicht wird. Wie bereits kürzlich Impulses ρ 8) des fünfundzwanzigsten Informationserklärt ist, ist dieser zeitliche Zusammenfall unzu- kanals erscheint.There is the possibility that the dialing timer pulses ί 1 ... / 8, the digit periods visible switch-on delay delimit a 50 at the beginning. It is arbitrarily precise temporal coincidence of the incoming assume that this synchronization signal in the Time segment and an eighth digit period delimited in terms of time (namely at the time of Period of time is reached. As already recently explained impulse ρ 8) of the twenty-fifth information is, this temporal coincidence is inappropriately appears.

lässig, da bei diesem zeitlichen Zusammenfall die 55 Nun soll auf die F i g. 5 Bezug genommen werden. Ziffern zu dem gleichen Zeitpunkt in die Ziffern- Das abgesonderte Synchronisierungssignal, das in der speicher Π bis T 8 (F i g. 2) eingelesen werden muß- Ziffernperiode auftritt, die durch den p8-Impulszug ten, in denen sie auch ausgelesen werden. Es können abgegrenzt ist, wird an zwei Torschaltungen GFl und daher Vorkehrungen getroffen werden, die als solche · GF 2 gegeben. An das Tor GFl gelangt das Synchrodie Situation einer anfänglichen Koinzidenz feststellen 60 nisierungssignal direkt, während es vor dem Erreichen und zum Einschalten eines Verzögerungselementes des Tores GF 2 noch ein Verzögerungsglied DLF führen. Der eingehende Zeitabschnitt, der dann um durchläuft, das eine Verzögerung um vier Zifferneinen halben Zeitabschnitt verzögert ist, wird dann perioden, also um einen halben Zeitabschnitt verden nächsten zeitlagemäßig abgegrenzten Zeit- ursacht. Die Ausgänge der Tore GFl und GF 2 abschnitt voreilend überlappen, jedoch mit ihm nicht 65 werden dazu benutzt, die Ansprechtore GE1 und mehr zeitlich zusammenfallen. Dabei ist die Anord- GZs2 zu beaufschlagen, von denen GZTl anspricht. mmgso eingerichtet, daß dieser spätere Zeitabschnitt wenn das Einschalten eines zusätzlichen Verzögederjenige Zeitabschnitt ist, auf den der eingehende . rungsgliedes X aus der Menge der Verzögerungs-casually, because with this coincidence the 55 Now should be on the F i g. 5 should be referred to. Digits at the same time in the digits- The separate synchronization signal that must be read into the memory Π to T 8 (Fig. 2 )- digit period occurs through the p8 pulse trains, in which they are also read out. It can be delimited, is connected to two gate circuits GF1 and therefore precautions are taken, which as such · GF 2 are given. At the gate GFL the situation Synchrodie an initial coincidence enters notice 60 nisierungssignal directly while still lead a delay element DLF before reaching and turning on a delay element of the gate GF second The incoming time segment, which then runs through, which means that a delay is delayed by four digits by half a time segment, is then caused by periods, that is to say by half a time segment in the next time delimited in terms of time. The exits of the gates GF1 and GF 2 overlap in a leading part, but not 65 are used to make the response gates GE 1 and more coincide in time. The arrangement GZs2 of which GZTl responds is to be acted upon. mmgso set up that this later time segment, if the activation of an additional delay, is that time segment to which the incoming. element X from the set of delay

glieder DLl, DL 2, DL 3 . . . (Fig. 2) erforderlich ist, während GE 2 anspricht, wenn eines dieser Verzögerungsglieder abgeschaltet werden soll. Ein vielstufiger Zähler C, der sowohl vorwärts wie auch rückwärts zählen kann, von dessen Zählstufen aus die Tore Ga 1, GbI, Ga2, Gb2 mittels der Impulse al, bl, a2,b2 . . . wie bisher geöffnet werden, wird in einen vorgewählten Zustand gebracht, der von der anfänglich einzuschaltenden Anzahl von Verzögerungsgliedern abhängt. Dieser Zähler wird dann von den Ausgängen der Torschaltungen GEl und GE 2 in einzelnen Schritten herauf- oder heruntergeschaltet, je nachdem, welcher Fall gerade auftritt. Eine geeignete Ausführungsform für einen solchen Zähler wird noch in Verbindung mit der F i g. 6 beschrieben.members DLl, DL 2, DL 3. . . (Fig. 2) is required, while GE 2 responds when one of these delay elements is to be switched off. A multi-stage counter C, which can count both up and down, from whose counting stages the gates Ga 1, GbI, Ga2, Gb2 by means of the pulses a1, b1, a2, b2. . . opened as before, is brought into a preselected state, which depends on the number of delay elements to be switched on initially. This counter is then switched up or down in individual steps from the outputs of the gate circuits GE1 and GE 2 , depending on which case is currently occurring. A suitable embodiment for such a counter is also described in connection with FIG. 6 described.

Der Zähler kann zeitlich nacheinander für alle eingehenden Übertragungsleitungen verwendet werden, sofern der zeitliche Abstand, der zwischen dem. Einschalten der Verzögerungsglieder für die einzelnen Übertragungsleitungen liegt, normalerweise groß ist. Da jedoch eine große Zahl von Eintrittstorschaltungen sowie zusätzliche Speicherstellen benötigt werden, um für jede Übertragungsleitung von der Verzögerungskette aus das richtige Tor offen zu halten, ergibt sich daraus keine Ersparnis gegenüber dem Fall, daß für jede Übertragungsleitung ein eigener Zähler vorgesehen ist. Die Torschaltung GF1 wird über die Impulse al, ö2 . .. und die Torschaltung GF2 über die Impulse bl, b 2... offen gehalten, und zwar über Trenntorschaltungen G/l und G/2.The counter can be used sequentially for all incoming transmission lines, provided that the time interval between the. Turning on the delay elements for each transmission line is usually large. However, since a large number of entry gate circuits and additional memory locations are required in order to keep the correct gate open for each transmission line from the delay chain, this does not result in any savings compared to the case in which a separate counter is provided for each transmission line. The gate circuit GF 1 is on the pulses al, ö2. .. and the gate circuit GF2 via the pulses bl, b 2 ... kept open, namely via separating gate circuits G / l and G / 2.

Nimmt man die gleichen Anfangsbedingungen wie bisher an, so wird der Zähler C in seiner zweiten Stufe so eingestellt, daß er über b 1 die Torschaltung GbI öffnet und dadurch das Verzögerungselement DL1 in die eingehende PCM-Übertragung einschaltet [Fig. 3(b) und (c) sind anzuwenden]. Ebenso ist die Torschaltung GF2 (Fig. 5) geöffnet. Nimmt die Ausbreitungsverzögerung ab, wird die erste Grenzsituation in der Torschaltung GEl festgestellt, und zwar durch eine Koinzidenz zwischen einem t' 1-Impuls und einem Synchronisierungsimpuls, der diese Torschaltung mit einer Verzögerung um vier Ziffernperioden erreicht, da er durch das Verzögerungsglied DLF und die geöffnete Torschaltung GF2 läuft [vgl. Fig. 3(if) und (α)]. Der Zähler wird daher schrittweise aufwärts geschaltet, um über α 2 die Torschaltung Ga 2 zu öffnen und dadurch das Verzögerungselement DL 2 einzuschalten. An Stelle von GF 2 ist nun das Tor GFl geöffnet. Die nächste Grenzsituation, die mit einer weiteren Abnahme der Ausbreitu.ngsverzögerung auftritt, wird wiederum durch eine Koinzidenz festgestellt, die in der Torschaltung GEl zwischen einem i'l-, und einem Synchronisierungsimpuls auftritt. Der Synchronisierungsimpuls erreicht nun -allerdings die Torschaltung GEl über das Tor GFl ohne weitere Verzögerung [vgl. Fig. 3(/) und (a)]. Der Zähler C wird wiederum einen Schritt vorwärts geschaltet, um über b 2 das Tor Gb 2 zu öffnen und das Verzögerungsglied DL 3 einzuschalten. Ebenso wird das Tor GF 2 wieder geöffnet (über 62); das ist aber nur in dem Falle notwendig, wenn im Gegensatz zu den Annahmen das Verzögerungsglied DL 3 nicht das letzte verfügbare Verzögerungsglied ist, das eingeschaltet werden kann. Die Zahl der Zählerstufen entspricht der Zahl der Verzögerungswahltorschaltungen Ga 1, GbI, Gal, GbI... Assuming the same initial conditions as before, the second stage of the counter C is set in such a way that it opens the gate circuit GbI via b 1 and thereby switches the delay element DL 1 into the incoming PCM transmission [Fig. 3 (b) and (c) apply]. The gate circuit GF2 (FIG. 5) is also open. Increases the propagation delay from the first limit position in the gate gel is determined, by a coincidence between t '1 pulse and a sync pulse which reaches this gate with a delay of four digits periods because it through delay element DLF and open gate circuit GF2 is running [cf. Fig. 3 (if) and (α)]. The counter is therefore incremented in order to open the gate circuit Ga 2 via α 2 and thereby switch on the delay element DL 2 . In place of GF 2, the gate GF1 is now open. The next limit situation, which occurs with a further decrease in the propagation delay, is again determined by a coincidence that occurs in the gate circuit GE1 between an i'l and a synchronization pulse. The synchronization pulse now reaches the gate circuit GEl via the gate GFl without further delay [cf. Fig. 3 (/) and (a)]. The counter C is again switched one step forward in order to open the gate Gb 2 via b 2 and to switch on the delay element DL 3. Gate GF 2 is also opened again (via 62); but this is only necessary if, contrary to the assumptions, the delay element DL 3 is not the last available delay element that can be switched on. The number of counter stages corresponds to the number of delay selection gate circuits Ga 1, GbI, Gal, GbI ...

Wenn die Ausbreitungsverzögerung aus der Situation her, die in Fig. 3(J) und (e) dargestellt ist, weiterhin abnimmt — in dieser Situation sind die Tore Ga 2 und GF1 geöffnet und die Verzögerungselemente DL1 und DL 2 in den Kreis eingeschaltet—, zeigt eine Koinzidenz zwischen einem Synchronisierungsimpuls und einem ί'7-Impuls in der Torschaltung GE2 an, daß die Grenzsituation der Fig. 3Qi) erreicht ist. (Dabei wird der Synchronisierungsimpuls über das Tor GF1 zugeführt.) Der Ausgangsimpuls des Tores GE 2 schaltet den ZählerIf the propagation delay continues to decrease from the situation shown in Fig. 3 (J) and (e) - in this situation the gates Ga 2 and GF 1 are open and the delay elements DL1 and DL 2 are connected in the circuit - , indicates a coincidence between a synchronization pulse and a ί'7 pulse in the gate circuit GE2 that the limit situation of FIG. 3 Qi) has been reached. (The synchronization pulse is supplied via gate GF1.) The output pulse from gate GE 2 switches the counter

ίο schrittweise abwärts, so daß das TorGfol über bl ■ geöffnet wird. Aus den gleichen Gründen, wie sie bereits erwähnt sind, ist die Einrichtung so getroffen, daß das Tor Ga 2 über b 2 noch für weitere vier Ziffernperioden offen gehalten wird.ίο step-by-step downwards so that the TorGfol is opened via bl ■ . For the same reasons as already mentioned, the device is designed so that the gate Ga 2 is kept open via b 2 for a further four digit periods.

' 5 Wenn nun das Verzögerungsglied DL 2 abgeschaltet und das Tor GF 2 (F i g. 5) geöffnet ist, kann die Ausbreitungsverzögerung so lange abnehmen, bis die Grenzsituation der F i g. 3 (k) erreicht ist. Diese Situation wird wieder in dem Tor GE 2 festgestellt, und zwar durch eine Koinzidenz eines ί'7-Impulses mit einem, Synchronisierungsimpuls, der durch das Verzögerungsglied DLF um vier Ziffernperioden verzögert ist [vgl. Fig. 3(&) und (α)]. Der Zähler wird daher wie vorhin schrittweise abwärts geschaltet, bis er schließlich das Tor Ga 1 geöffnet zurückläßt.If the delay element DL 2 is now switched off and the gate GF 2 (FIG. 5) is open, the propagation delay can decrease until the limit situation in FIG. 3 (k) is reached. This situation is determined again in the gate GE 2 , namely by a coincidence of a ί'7 pulse with a synchronization pulse, which is delayed by the delay element DLF by four digit periods [cf. Fig. 3 (&) and (α)]. The counter is therefore incrementally decremented, as before, until it finally leaves the gate Ga 1 open.

Wenn zu Beginn eine solche Situation auftritt, in der ein zeitlagemäßig abgegrenzter Zeitabschnitt mit einem -eingehenden Zeitabschnitt koinzidiert, so wird diese Koinzidenz in der Torschaltung GE1 festge-If such a situation occurs at the beginning in which a time segment delimited in terms of time coincides with an incoming time segment, this coincidence is fixed in the gate circuit GE1.

3β stellt. Diese Koinzidenz tritt dabei zwischen einem ί'8-Impuls und einem Synchronisierungsimpuls (p8) auf, und der Zähler wird wieder schrittweise aufwärts geschaltet, um eines der Verzögerungsglieder einzuschalten. Die Gründe dafür sind bereits erklärt worden. Aus den gleichen Gründen kann ein Verzögerungsglied auch abgeschaltet werden. Das erreicht man dadurch, daß man die Koinzidenz zwischen einem ί'8-Impuls und einem Synchronisierungsimpuls in der Torschaltung GE 2 feststellen läßt. Für beide dieser Möglichkeiten ist angenommen, daß zu Beginn eines der Ga-Tore geöffnet ist. Wenn zu Beginn eine, der Gfc-Torschaltungen geöffnet werden kann, kann das Tor GEl (oder fallweise auch GE 2) so eingerichtet sein, daß es ein anfängliches zeitliches Zusamenfallen zwischen einem t' 4-Impuls und einem Synchronisierungsimpuls feststellt.3β represents. This coincidence occurs between a ί'8 pulse and a synchronization pulse (p8), and the counter is incremented again in order to switch on one of the delay elements. The reasons for this have already been explained. A delay element can also be switched off for the same reasons. This is achieved by allowing the coincidence between a ί'8 pulse and a synchronization pulse in the gate circuit GE 2 to be determined. For both of these possibilities it is assumed that one of the Ga gates is open at the beginning. If one of the GFC-gates can be opened at the beginning, the gate gel (or in some cases also 2 GE) be arranged so may that it establishes an initial temporal together traps between t '4-pulse and a sync pulse.

Die i'-Impulse erscheinen an den Torschaltungen GEl und GE 2 zwar in der gleichen Ziffernperiode, jedoch später als die entsprechenden i-Impulse. Die i'-Impulse werden, wie bereits beschrieben, an Stelle der i-Impulse verwendet, um sicherzustellen, daß der Zähler nicht in einem solchen Zeitpunkt weitergeschaltet wird, in dem eine Ziffer aus den Ziffernspeicherstellen Tl... Γ8 (Fig. 2) ausgelesen wird.The i'-pulses appear at the gates GE1 and GE 2 in the same digit period, but later than the corresponding i-pulses. As already described, the i'-pulses are used in place of the i-pulses to ensure that the counter is not incremented at a point in time at which a digit from the digit storage locations Tl ... Γ8 (Fig. 2) is read out.

In der Ausführungsform eines Vor- und Rückwärtszählers, der in Fig. 6 gezeigt ist, enthalten die einzelnen Zählerstufen (vier sind angeonmmen) entsprechende bistabile Glieder Ml, M2, M 3 und MA als Zählerbausteine. Außer dem ersten Zählerbaustein Ml haben die anderen Zählerbausteine M 2, M 3, M 4 Eingangstore GPM 2, GPM 3, GPM 4 für die Addition. Der eine Eingang jedes einzelnen dieser Tore ist mit der Leitung verbunden, die mit » + « gekennzeichnet ist. Auf dieser Leitung werden die Signale für ein schrittweises Aufwärtsschalten empfangen. Der jeweils andere Eingang dieser Tore ist mit dem vorgeordneten bistabilen Zählerbaustein (M) derart verbunden, daß die Tore dann geöffnet sind,In the embodiment of an up and down counter shown in FIG. 6, the individual counter stages (four are assumed) contain corresponding bistable elements Ml, M2, M 3 and MA as counter modules. In addition to the first counter module Ml , the other counter modules M 2, M 3, M 4 have input gates GPM 2, GPM 3, GPM 4 for the addition. One input of each of these gates is connected to the line that is marked with "+". The signals for a step-by-step upshift are received on this line. The other input of these gates is connected to the upstream bistable counter module (M) in such a way that the gates are then open.

wenn sich die vorstehende Zählerstufe in ihrem »Eins«-Zustand befindet. Die binären Zählerbausteine Ml, M2, M3 des vielstufigen Zählers C haben bis auf den letzten Zählerbaustein M 4 entsprechende Eingangstorschaltungen GSMl, GSM 2, GSM 3 für die Subtraktion. Jeweils ein Eingang dieser Torschaltungen ist mit einer Leitung verbunden, die mit » —« gekennzeichnet ist. Auf dieser Leitung werden die Signale für das Abwärtszählen empfangen. (Diese Signale sind die Ausgangssignale der Torschaltung GE2, Fig. 5). Der jeweils andere Eingang dieser Torschaltungen [GSM) ist mit dem nachfolgenden binären Zählerbaustein verbunden, und zwar so, daß diese Tore geöffnet sind, wenn sich die nachfolgenden Zählerbausteine im »Eins«-Zustand befinden. Abgesehen von der letzten Zählerstufe sind die binären Zählerbausteine, in diesen Stufen mit Rückstellverbindungen versehen, die über ein Wechselstromkoppelglied B verlaufen. Diese Rückstellung wird von dem Zählerbaustein der nachfolgenden Stufe durchgeführt, und zwar stellen diese nachfolgenden Stufen die vorgeordneten Stufen dann auf Null zurück, wenn sie in ihren »Eins «-Zustand umgeklappt werden, während abgesehen von dem ersten Zählerbaustein die Zählerbausteine M 2, M 3, M 4 mit entsprechenden Rückstelltoren versehen sind, deren einer Eingang mit dem Zählerbaustein der vorgeordneten Zählstufe verbunden ist, und zwar so, daß diese Rückstelltore dann geöffnet sind, wenn sich die vorgeordnete Zählstufe in ihrem »Eins«-Zustand befindet. Diese Rückstelltore empfangen auch p' 4-Impulse, die in der zweiten Hälfte einer Ziffernperiode auftreten, nur vier Ziffernperioden später als die eingehenden Synchronisierungsimpulse. Diese p'-Impulse können zusammen mit den p-Impulsen im Eingangszeitgeber erzeugt werden,; und zwar auf die gleiche Weise, wie es bei der Ableitung der i'-Impulse aus den i-Impulsen bereits beschrieben worden ist. Wenn die Bausteine Ml, M2, M3, M4 in ihren »Eins«-Zustand umgeklappt sindi so können sie über al, b\, a2, b2 Tore öffnen.when the previous counter stage is in its "one" state. The binary counter modules Ml, M2, M3 of the multi-stage counter C have, except for the last counter module M 4, corresponding input gate circuits GSM1, GSM 2, GSM 3 for the subtraction. One input of each of these gate circuits is connected to a line that is marked with "-". The downcounting signals are received on this line. (These signals are the output signals of the gate circuit GE2, FIG. 5). The other input of these gate circuits (GSM) is connected to the subsequent binary counter component in such a way that these gates are open when the subsequent counter components are in the "one" state. Apart from the last counter stage, the binary counter modules in these stages are provided with reset connections which run via an alternating current coupling element B. This resetting is carried out by the counter module of the subsequent stage, and these subsequent stages then reset the upstream stages to zero when they are flipped into their "one" state, while apart from the first counter module, the counter modules M 2, M 3 , M 4 are provided with corresponding reset gates, one input of which is connected to the counter module of the upstream counting stage, in such a way that these reset gates are opened when the upstream counting stage is in its "one" state. These reset gates also receive p ' 4 pulses which occur in the second half of a digit period, only four digit periods later than the incoming synchronization pulses. These p 'pulses can be generated together with the p pulses in the input timer; in the same way as has already been described for the derivation of the i 'pulses from the i pulses. If the modules Ml, M2, M3, M4 are folded into their "one" state, they can open gates via al, b \, a2, b2.

Wenn sich der Zähler in irgendeinem speziellen Zustand befindet, so wird er wie folgt weitergeschaltet. Angenommen, der Baustein M 2 befände sich in seinem »Eins «-Zustand und die Tore GPM 3, GSMl und GR 3 wären dadurch geöffnet. Wird jetzt ein Additionssignäl empfangen, so spricht nur das geöffnete Tor GPM 3 an und sorgt dafür, daß der Baustein M 3 in den »Eins«-Zustand übergeht. Dadurch wird über die Rückstellverbindung zwischen M 3 und M 2 der Baustein M 2 auf Null zurückgeschaltet. Die Öffnung der Tore GSMl und GR 3 wird aufgehoben, und dafür werden die Tore GPMA, GSM2 und GR4 geöffnet. Läuft jetzt ein anderes Additionssignal ein, so wird M4 in seinen »Eins«-Zustand gebracht und Af 3 auf Null zurückgeschaltet. Das geschieht auf die gleiche Weise, wie es für die Bausteine M 3 und M2 eben erklärt worden ist. Wenn andererseits ein Subtraktionssignal einläuft, während sich der Baustein M3 in seinem »Eins«-Zustand befindet, klappt dieses Signal den Baustein M 2 über das Tor GSM 2 in den »Eins«-Zustand um. Nun wird das Tor Gi? 3 von dem Baustein M 2 offen gehalten. Der Baustein M 3 wird über dieses Tor aber erst dann zurückgestellt, wenn vier Ziffernperioden später ein //4-Impuls erscheint.If the counter is in any particular state, it is incremented as follows. Assuming that the module M 2 is in its "one" state and the gates GPM 3, GSM1 and GR 3 would be open. If an addition signal is now received, only the open gate GPM 3 responds and ensures that module M 3 changes to the "one" state. As a result, module M 2 is switched back to zero via the reset connection between M 3 and M 2. The opening of the gates GSM1 and GR 3 is canceled and the gates GPMA, GSM2 and GR4 are opened instead. If another addition signal comes in now, M 4 is brought into its "one" state and Af 3 is switched back to zero. This is done in the same way as has just been explained for the modules M 3 and M2. If, on the other hand, a subtraction signal arrives while module M3 is in its "one" state, this signal flips module M 2 into the "one" state via gate GSM 2. Now the gate is gi? 3 held open by the block M 2. The module M 3 is only reset via this gate when a // 4-pulse appears four digit periods later.

Wenn ein Subtraktionssignal erscheint, während sich der Baustein Ml in seinem »Eins«-Zustand befindet (womit angedeutet sein soll, daß ein weiteres Verzögerungsglied zum Abschalten nicht mehr zur Verfügung steht), wird über die Torschaltung GL 3 ein Warnsignal abgegeben. Diese. Torschaltung empfängt dabei das Subtraktionssignal und wird gleichzeitig von dem Baustein Ml offen gehalten. Wenn gleichermaßen ein Additionssignal einläuft, während sich der Baustein MA in seinem »Eins«-Zustand be-If a subtraction signal appears while the module Ml is in its "one" state (which is intended to indicate that a further delay element for switching off is no longer available), a warning signal is emitted via the gate circuit GL 3. This. Gate circuit receives the subtraction signal and is held open at the same time by the module Ml. If an addition signal comes in while the module MA is in its "one" state

. findet (wobei vorausgesetzt ist, daß weitere Verzögerungsglieder zum Hinzuschalten nicht mehr zur ίο Verfügung ■ stehen), wird ein Warnsignal über das Tor GL 4 abgegeben, das einmal dieses Additions-• signal empfängt und zum anderen von dem Baustein M 4 offen gehalten wird.
Nun soll auf die F i g. 7 Bezug genommen werden.. finds (assuming that further delay elements for switching on are no longer available), a warning signal is emitted via gate GL 4 , which once receives this addition signal and, on the other hand, is kept open by module M 4.
Now to the F i g. 7 should be referred to.

Diese Figur stellt in abgekürzter Form eine Anordnung dar, die der Anordnung aus Fig. 2 ähnlich ist und die zum Zeitabgleich dient. Die Anordnung nach Fig. 7 ist aber dafür eingerichtet, PCM-Ubertragungssignale zu verarbeiten, in denen die Informationen nach der »kombinierten« Methode angeordnet sind. Angenommen, das System bestehe aus fünfundzwanzig Kanälen, von denen einer der Synchronisierungskanal ist und von denen die anderen vierundzwanzig Kanäle Sprache oder eine andere Information enthalten, die in einem PCM-Code mit acht Ziffern verschlüsselt seien. Jeder Zeitabschnitt setze sich aus fünfundzwanzig Ziffernperioden zusammen, und acht Zeitabschnitte bilden einen Zeitraster, wie er bereits erklärt ist. Ebenso wird angenommen, daß der Zeitabgleich nur zwischen den Informationsziffern der eingehenden PCM-Übertragung und den Ziffernperioden eines zeitlagemäßig abgegrenzten Zeitabschnittes durchgeführt werden muß.This figure represents an arrangement in abbreviated form which is similar to the arrangement of FIG. 2 and which is used for time alignment. The order 7 but is set up to process PCM transmission signals in which the information are arranged according to the "combined" method. Suppose the system persists twenty-five channels, one of which is the sync channel and the other of which is Twenty-four channels of speech or other information contained in a PCM code using eight digits are encrypted. Each time segment is made up of twenty-five digit periods, and eight time segments form a time grid, as has already been explained. It is also assumed that the time comparison only between the information digits of the incoming PCM transmission and the digit periods of a temporally delimited period of time are carried out got to.

Legt man diese Annahmen.zugrunde, so werden an Stelle der acht Speicherstellen Tl... Γ8 der Fig. 2 vierundzwanzig solcher Speicherstellen benötigt, nämlich eine Speicherstelle für jede Informationsziffernperiode in einem Zeitabschnitt. In der Fig. 7 ist dieses durch die Speicherstelle Tx dargestellt. Ge-Taking these Annahmen.zugrunde, the eight memory locations Tl ... Γ8 of FIG. 2 are twenty-four such memory locations required in place, namely a memory location for each information digit period in a time period. This is shown in FIG. 7 by the memory location Tx . Ge

. meinsame Leitungen, die zu allen vierundzwanzig dieser Speicherstellen führen, sind mit dem Symbol »c« mit beigefügten Ziffern »24« gekennzeichnet. Torschaltungen GAx, GBx und Gx sind in allen vierundzwanzig Fällen einer der vierundzwanzig Speicherstellen T zugeordnet. Sie entsprechen in ihrer Wirkungsweise den entsprechenden Torschaltungen GAl...GAS, GBl... GBS und Gl...GS aus der F i g. 2.. Common lines that lead to all twenty-four of these storage locations are marked with the symbol "c" with the digits "24" attached. Gate circuits GAx, GBx and Gx are assigned to one of the twenty-four storage locations T in all twenty-four cases. In their mode of operation, they correspond to the corresponding gate circuits GAl ... GAS, GBl ... GBS and Gl ... GS from FIG. 2.

In der Kette der Verzögerungsglieder DLl', DL2'... stellt jedes Glied zusammen mit seinem Nachbarglied eine Verzögerung von einem Zeitabschnitt (fünfundzwanzig Ziffernperioden) dar. Die einzelnen Elemente selbst verzögern dabei etwa um einen halben Zeitabschnitt, und zwar abwechselnd um die nächsthöhere ganze Zahl und um die niedrigere ganze Zahl von Ziffernperioden, die in einem halben Zeitabschnitt vorhanden sind. Das heißt: Da ein halber Zeitabschnitt zwölfeinhalb Ziffernperioden umfaßt, haben die ungeradzahligen Verzögerungselemente DLl', DL3' . . . eine Verzögerung von zwölf Ziffernperioden, während die geradzahlig numerierten Verzögerungsglieder DL 2', DLA' ... ■eine Verzögerung von dreizehn Ziffernperioden besitzen. Auf diese Weise beträgt der zeitliche Unterschied zwischen zwei Ziffern, die auf den beiden Sammelleitungen A und B erscheinen, stets ein ganzzahliges Vielfaches einer Ziffernperiode, so daß derIn the chain of delay elements DL1 ', DL2' ... each element together with its neighboring element represents a delay of one time segment (twenty-five digit periods). The individual elements themselves delay about half a time segment, alternately by the next higher whole Number and by the lower whole number of digit periods that exist in half a time period. That is to say: since half a time segment comprises twelve and a half digit periods, the odd-numbered delay elements have DL1 ', DL3'. . . a delay of twelve digit periods, while the even-numbered delay elements DL 2 ', DLA' ... ■ have a delay of thirteen digit periods. In this way, the time difference between two digits that appear on the two busbars A and B is always an integral multiple of a digit period, so that the

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gleiche Impulssatz (pi.. .ρ24) zum Einlesen der inzidenz zwischen einem pl-lmpuls und einem Sp_x-Ziffern in die Speicherelemente (beispielsweise Tx) Impuls auftritt, läuft das Ausgangssignal vom Tor GD verwendet werden kann. Dieses Einlesen läuft über über das Tor G/ zu jedem einzelnen Tor GSl, die TorschaltungenGAx und GBx. GSl.:.. Wenn man es so einrichtet, daß die erstesame pulse set (pi .. .ρ 24) for reading the incidence between a pI pulse and a Sp _x digits in the memory elements (for example Tx) pulse occurs, the output signal from gate GD runs can be used. This reading runs over the gate G / to each individual gate GSl, the gate circuits GAx and GBx. GSl.: .. If you set it up so that the first

. Es ist nun notwendig, daß die Toröffnungsimpulse, 5 Ziffernperiode des Zeitabschnittes^ den Synchrodie den Torschaltungen, wie beispielsweise GBx, zu- nisierungsimpuls für den Zeitraster enthält, so kann geführt werden, denjenigen Torimpulsen um zwölf dieses Signal abgetrennt uncLdem Tor G/ direkt zu-Ziffernperioden nacheilen, die den entsprechenden geführt werden.. It is now necessary that the gate opening impulses, 5 digit period of the time segment, contain the synchronization of the gate circuits, such as GBx, denization impulses for the time grid, so that gate impulses can be separated from this signal at twelve and sent directly to gate G /. Lagging digit periods that are led to the corresponding.

Toren (beispielsweise GAx) zugeführt werden. Zu Ebenso empfangen die Torschaltungen GSl,Gates (for example GAx) are supplied. To likewise receive the gates GSl,

diesem Zweck können aus den Impulszügen io GSl... Impulse aus dem örtlichen Zeitgeberst_y__r pl...pl4 geeignete Impulse ausgewählt werden (so st'_y_₂..., die die Zeitabschnitte definieren. Wenn daist es in der Fig. 2 durchgeführt); man kann aber her der eingehende Zeitabschnitt sp_x den zeitlageauch einen Toröffnungsimpuls für eines der GAx- mäßig abgegrenzten Zeitabschnitt st_y zeitlich vorTore über ein Verzögerungsglied (beispielsweise DLx) eilend überlappt, so, wie es gefordert wird, und zwar um zwölf Ziffernperioden verzögern und dem ent- 15 so, daß die erste Ziffernperiode des Zeitabschnittes sp_x sprechenden Gß*-Tor zuführen. mit dem zeitlagemäßig abgegrenzten ZeitabschnittFor this purpose, suitable pulses can be selected from the pulse trains io GSl ... pulses from the local timer st _y _ _r pl ... pl4 (so st ' _y _ ₂ ..., which define the time segments. If there is it in the Fig. 2 performed); You can, however, quickly overlap the incoming time segment sp _x the timing and a gate opening impulse for one of the GAx- moderately delimited time segment st _{y in} front of the gates via a delay element (for example DLx) , as required, by delaying twelve digit periods and the in such a way that the first digit period of the time segment sp _{x leads to the} speaking Gß * gate. with the time segment delimited in terms of time

Es soll hier noch folgendes bemerkt werden: In st_y_₁ koinzidiert, wie es bereits erklärt ist, so gibt den Fig. 2 und 7 wurden sowohl für das »Zeit- das TorGSl bei a'l ein Ausgangssignal ab, das dazu abschnittsverfahren« als auch für das »kombinierte« benutzt wird, den Verzögerungswähler in eine an-Verfahren Verzögerungsglieder benutzt, deren Ver- 20 fängliche Einstellung zu bringen, in der er seinen zögerung einem halben Zeitabschnitt entsprach. Man Ausgang al öffnet. Es ist so eingerichtet, daß diese kann statt dessen auch Verzögerungsglieder verwen- Situation dann auftritt, wenn die eingehende PCM-den, deren Verzögerung der Dauer eines ganzen Übertragung der größten angenommenen Verzöge-Zeitabschnittes entspricht. Dann müssen aber an rung unterliegt. Wenn diese Ausbreitungsverzögerung Stelle von nur einer Speicherstelle für jede Informa- 25 kleiner ist, und zwar in einem solchen Maße, daß die tionsziffernperiode in jedem Zeitabschnitt zwei Ziffernperiode ρ 1 des eingehenden Zeitabschnittes sp_x Speicherstellen vorgesehen sein, die abwechselnd be- mit dem zeitlagemäßig definierten Zeitabschnitt st_y_₂ nutzt werden, um so" .das Speichern einer zweiten zeitlich zusammenfällt, so gibt die Torschaltung GS2 Ziffer zu gestatten, bevor die vorangegangene Ziffer bei a'l ein Ausgangssignal ab, das dazu benutzt ausgelesen worden ist. \ 30 wird, den Verzögerungswähler in eine solche An-The following should be noted here: In st _y _ ₁ coincides, as it has already been explained, so are FIGS. as well as for the "combined" one, the delay selector is used in an on-procedure delay elements to bring their sensitive setting, in which it corresponded to its delay of half a period of time. You open exit al. It is set up in such a way that this can also use delay elements instead. Situation occurs when the incoming PCMs whose delay corresponds to the duration of an entire transmission of the largest assumed delay time segment. Then, however, must be subject to tion. If this propagation delay position of only one memory position for each piece of information is smaller, namely to such an extent that the number period ρ 1 of the incoming time segment sp _x memory positions are provided in each time segment, which are defined alternately according to the time Period of time st _y _ ₂ are used so that ". The storage of a second coincides in time, the gate circuit GS2 allows digit before the previous digit at a'l emits an output signal that has been used for reading out. \ 30 , the delay selector in such an

Die Gesamtverzögerung, die zu Beginn eingeschal- f angseinstellung zu bringen, in dem er den Ausgang a 2 tet werden muß, kann mit einer Anordnung ge- freigibt. Wenn die Ausbreitungsverzögerüngen noch schehen, wie sie in der F i g. 8 gezeigt ist. Vergleicht kleiner sein können, und zwar in einem solchen man beispielsweise wieder die Fig. 3(c) und 3(a) Maße, daß die sp_x,ρ 1-Ziffernperiode mit einem noch miteinander, so kann man folgendes feststellen: Wenn 35 früheren zeitlagemäßig abgegrenzten Zeitabschnitt ein Zeitabschnitt eines eingehenden Signals einen koinzidiert, so können noch weitere Torschaltungen zeitlagemäßig abgegrenzten Zeitabschnitt in der rieh- vorgesehen werden, die den Toren GSl und GS 2 tigen Weise zeitlich voreilend überlappt, so koinzi- entsprechen. Das hängt davon ab, ob eine ausdiert die erste Ziffernperiode des eingehenden Zeit- reichende Anzahl von wahlweise einschaltbaren Verabschnittes mit dem vorhergehenden zeitlagemäßig 4° zögerungsstrecken verfügbar ist. Nachdem der Verabgegrenzten Zeitabschnitt. .Wenn also der zeitlage- zögerungswähler auf diese Weise in eine Anfangsmäßig abgegrenzte Zeitabschnitt, auf den der ein- stellung gebracht worden ist, wird das Tor G/ gegehende Zeitabschnitt zeitlich abgeglichen werden sperrt. Die Auswahl der Verzögerungen läuft jetzt soll, durch den Zeitabschnittsimpuls st_y definiert ist so ab, wie es notwendig wird, und zwar nach den (Fig. 3), so koinzidiert die erste Ziffernperiode die- 45 Grundlagen, wie sie besehrieben worden sind, ses eingehenden Zeitabschnittes mit dem zeitlage- Die Torschaltungen und die bistabilen (Speicher-)The overall delay in bringing the initial setting on, in which the output a 2 has to be switched, can be enabled with an arrangement. If the propagation delays still happen, as shown in FIG. 8 is shown. Comparing can be smaller, in such a way, for example, again the Fig. 3 (c) and 3 (a) measures that the sp _x , ρ 1-digit period with one still with each other, one can determine the following: If 35 earlier If a time segment of an incoming signal coincides with a time segment delimited in terms of time, further gates can also be provided in the time segment delimited in terms of time, which overlaps the gates GS1 and GS 2-term so as to be coincident. That depends on whether an elapsed number of the first digit period of the incoming time-ranging number of optionally switchable sections with the preceding 4 ° delay sections is available. After the appointed time period. .If the time delay selector in this way blocks an initially delimited time segment to which the setting has been made, the gate G / time segment going will be time-synchronized. The selection of the delays is now to be done, defined by the time segment pulse st _y , as it is necessary, namely according to (Fig. 3), so the first digit period coincides with these principles, as they have been described, ses incoming time segment with the time slot The gates and the bistable (memory)

mäßig abgegrenzten Zeitabschnitt, der durch den Elemente können beliebig und wie üblich ausgeführt Impuls S^_-1 definiert ist. In der Fig. 8 wird der sein. Die Torschaltungen können beispielsweise Zeitpunkt der ersten Ziffernperiode eines eingehen- Widerstands-Dioden-Tore sein. Sie können auch mit den Zeitabschnittes in der Torschaltung GD durch 5° Impulsvorspannung arbeiten. Die bistabilen Baueine Koinzidenz sichergestellt, die zwischen einem steine können aus Transistorenpaaren bestehen, die pl-Impüls aus dem Eingangszeitgeber 5 und einem über Kreuz verbunden sind. Es können auch jp^-Impuls aus dem gleichen Zeitgeber auftritt. Die- magnetische Speicherkerne verwendet werden, sofern ser sp^-Impuls definiert dabei den besonderen, ein- ihre Ansprechgeschwindigkeit für die Ziffernwiedergehenden Zeitabschnitt, der mit dem zeitlagemäßig 55 holungsgeschwindigkeit ausreicht. Eine weitere Mögdurch einen i^-Impuls abgegrenzten Zeitabschnitt in lichkeit, besonders als Ziffernspeicher, liegt in der zeitlicher Übereinstimmung gebracht werden soll. Verwendung eines magnetischen Speichers aus einer (Wenn auch die Zeitraster in zeitlicher Übereinstim- dünnen magnetischen Schicht. Für die Verzögerungsmung gebracht werden sollen, wird x—y, d.h., der ketten können magnetostriktive Verzögerungsleitunzeitlagemäßig abgegrenzte Zeitabschnitt, der durch 60 gen verwendet werden. Für solche Anordnungen, den Impuls st_y definiert ist, nimmt in einem Zeit- wie sie in den Fig. 2 und 7 gezeigt sind, können sie raster dieselbe Lage ein wie der eingehende Zeit- mit einer einzigen Eingangs- (Schreib-) Spule und abschnitt, der durch den Impuls St_x definiert ist.) Die mit der erforderlichen Anzahl von Ausgangs- (Lese-) Ausgänge al, b\, al, bl des Verzögerungswählers, Spulen versehen sein, die längs der Verzögerungsvon denen zu Beginn keiner geöffnet ist, werden über 65 leitung in einem solchen Abstand angeordnet sind, eine' Tf enntorschältung Gl' dem Sperreingang eines der den erforderlichen Verzögerungsschritten ent-Sperrtores GI zugeführt, das daher zu Beginn offen spricht. Als andere Möglichkeit kann man eine ist. Wenn also in der Torschaltung GD eine Ko- künstliche Verzögerungsleitung aus Induktivitätenmoderately delimited period of time, which is defined by the elements can be arbitrary and executed as usual pulse S ^ _-1 . In Fig. 8 it will be. The gate circuits can be, for example, the time of the first digit period of an incoming resistor diode gate. You can also work with the time segment in the gate circuit GD by means of 5 ° impulse bias. The bistable building blocks ensure coincidence that between a stone can consist of pairs of transistors, the pI pulses from the input timer 5 and one cross-connected. A jp ^ pulse from the same timer can also occur. The magnetic storage cores are used, provided that the sp ^ pulse defines the special, one-way speed of response for the number-reproducing time segment, which is sufficient with the time-based recovery speed. Another possibility, delimited by an i ^ pulse, is in the possibility of a time correspondence, especially as a digit memory. Use of a magnetic memory from a (even if the time raster in temporally coincident- thin magnetic layer. For the delay, x-y, that is, the chains can be used for magnetostrictive delay lines, time-delimited by 60 genes Arrangements, the pulse st _{y is} defined, takes in a time - as shown in Figs. 2 and 7, they can raster the same position as the incoming time - with a single input (write) coil and section, which is defined by the pulse St _x .) The coils provided with the required number of output (read) outputs al, b \, al, bl of the delay selector, which during the delay none of which are opened at the beginning over 65 lines are arranged at such a distance, a 'Tf enntorschältung Gl' fed to the blocking input of one of the required delay steps unlocking gate GI , which is therefore speaks openly at the beginning. As another option, you can be one. So if there is a co-artificial delay line made of inductances in the gate circuit GD

und Kapazitäten aufbauen und die erforderlichen Verzögerungsschritte über Anzapfungen abgreifen. Diese letzte Möglichkeit hängt aber davon ab, wieviel Verzögerungsschritte insgesamt benötigt werden. Die Wege, wie man die zahlreichen symbolisch dargestellten Bausteine aufbauen kann, sind so gut bekannt, als daß eine eingehende Beschreibung dieser Möglichkeiten notwendig wäre.and build capacities and tap the necessary delay steps. This last possibility, however, depends on how many delay steps are required in total. The ways in which the numerous symbolically represented building blocks can be built are so well known than that a detailed description of these possibilities would be necessary.

Wie man beobachtet, sind an verschiedenen Stellen der logischen Schaltbilder die Ausgänge zweier Bausteine gemeinsam an den Eingangsanschluß eines dritten Bausteines angeschaltet (s. beispielsweise die Ausgänge der Tore GCP2 und GCSV in Fig. 4, deren Ausgänge gemeinsam an den Eingang des bistabilen Bausteines TB1 angeschaltet sind). Es ist aber klar, daß solche Ausgänge in bekannter Weise unter Umständen mit Trennstufen versehen werden müssen (beispielsweise mit Trenndioden oder sogenannten »Oder«-Schaltungen), um die Ausgangssignale des einen Bausteines daran zu hindern, über so den anderen Baustein hinweg zu einem Schaltelement zu gelangen, das auf dieses Signal hin einen Fehler erzeugt. Da solche Trennstufen aber zum Wissen des Durchschnittsfachmannes gehören und da es auch bekannt ist, wie solche Trennstufen zu verwenden sind, sind sie in die Schaltpläne nicht aufgenommen worden.As can be seen, the outputs of two modules are connected to the input connection of a third module at different points in the logic circuit diagrams (see, for example, the outputs of the gates GCP 2 and GCSV in Fig. 4, the outputs of which are jointly connected to the input of the bistable module TB 1 are switched on). It is clear, however, that such outputs may have to be provided with isolating stages in a known manner (for example with isolating diodes or so-called "OR" circuits) in order to prevent the output signals of one module from passing through the other module to a switching element to get that generates an error on this signal. However, since such isolating stages belong to the knowledge of the average person skilled in the art and since it is also known how such isolating stages are to be used, they have not been included in the circuit diagrams.

Claims (1)

Patentansprüche:Patent claims: .1. Empfanger für ein PCM-Übertragungssystem, in dem digital codierte Informationen in aufeinanderfolgenden Zeitrastern aus Zeitabschnitten übertragen werden, die jeweils aus einer Anzahl von Ziffernperioden zusammengesetzt sind, dadurch gekennzeichnet, daß zum zeitlichen Abgleich der Zeitabschnitte der empfangenen Signale auf zeitlagemäßig abgegrenzte Zeitabschnitte Verzögerungsglieder mit einer Anzahl vorbestimmter Verzögerungen sowie ein Verzögerungswähler vorhanden sind, der eine Auswahl dieser Verzögerurigen (eine oder mehrere) in das eingehende PCM-Übertragungssignal wahlweise einschaltet, und zwar so, daß die Gesamtgröße der eingeschalteten Verzögerung ausreicht, um die Zeitabschnitte des PCM-Übertragungssignals in eine zeitlich voreilende Überlappung mit den entsprechenden zeitlagemäßig abgegrenzten Zeitabschnitten zu bringen, daß ferner den Verzögerungsgliedern Speicherstellen nachgeschaltet sind, die diejenigen Ziffern, die in den Ziffernperioden eines Zeitabschnittes vorhanden sind, zwischenzeitlich speichern, und daß eine Auslesevorrichtung vorhanden ist, die diese gespeicherten Ziffern in zeitlicher Übereinstimmung mit den zeitlagemäßig abgegrenzten Ziffern- Perioden abruft..1. Receiver for a PCM transmission system in which digitally encoded information is stored in successive time grids are transmitted from time segments, each from a Number of digit periods are composed, characterized in that for the temporal alignment of the time segments of the received signals to delimited in terms of time Time segments delay elements with a number of predetermined delays as well a delay selector is available, which allows a selection of these delays (one or several) in the incoming PCM transmission signal optionally turns on, in such a way that the total amount of delay switched on is sufficient to cover the time segments of the PCM transmission signal in a temporally leading overlap with the corresponding time-lag wise to bring delimited periods of time that also the delay elements storage locations downstream are those digits that exist in the digit periods of a time segment are, in the meantime, and that a readout device is available that this stored digits in temporal correspondence with the temporally delimited digits Retrieves periods. 2. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß der Verzögerungswähler eine Nachweisvorrichtung enthält, die Abweichungen in den zeitlichen Überlappungsverhältnissen der Zeitabschnitte von den normalen Betriebsbedingungen feststellt, unabhängig davon, in welcher Richtung diese Abweichungen verlaufen, und die als Antwort auf eine derartige Abweichung von solcher Größe, die noch zulässig ist, ohne daß die Gefahr eines Verlustes oder einer Verstümmelung von gespeicherten und anschließenden abgerufenen Informationen auftritt, wahlweise eine neue Auswahl von Verzögerungen in das eingehende PCM-Übertragungssignal einschaltet, derart, daß die Gesamtverzögerung, die das eingehende PCM-Übertragungssignal zu durchlaufen hat, so abgeändert wird, daß sich der normale Betriebszustand bezüglich der Überlappung der Zeitabschnitte wiederherstellt.2. Receiver according to claim 1, characterized in that that the delay selector contains a detection device, the deviations in the temporal overlap ratios of the Detects periods of time from normal operating conditions, regardless of which Direction these deviations run, and the in response to such a deviation from such a size that is still permissible without the risk of loss or mutilation of stored and subsequent retrieved information occurs, optionally a new selection of delays in the incoming PCM transmit signal so that the total delay caused by the incoming PCM transmission signal has to pass through, is modified so that the normal Restores the operating state with regard to the overlap of the time segments. 3. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß der Verzögerungswähler eine Vorrichtung enthält, die solche Zeitverhältnisse zwischen den sich überlappenden Zeitabschnitten feststellt, die Grenzen für die zulässigen zeitlichen Abweichungen zwischen den Zeitabschnitten darstellen, bei deren Überschreitung mit einer Verstümmelung oder einem Verlust von gespeicherten und anschließend abgerufenen Digitalinformationen gerechnet werden muß, und daß eine Vorrichtung vorhanden ist, die als Antwort auf die Feststellung einer solchen Grenzbedingung eine Änderung der in das eingehende PCM-Übertragungssignal eingeschalteten Gesamtverzögerung in dem Sinne bewirkt, daß die zeitliche Überlappung der Zeitabschnitte von der festgestellten Zeitgrenze weg neu eingestellt wird, derart, daß diese Vorrichtung eine neue Auswahl von Verzögerungen in das eingehende PCM-Übertragungssignal einschaltet.3. Receiver according to claim 1, characterized in that the delay selector is a Contains device that such time relationships between the overlapping time segments determines the limits for the permissible time deviations between the time segments represent, if exceeded with a mutilation or loss of stored and then retrieved digital information must be calculated, and that a device is provided in response to the detection of such a boundary condition a change in the overall delay turned on the incoming PCM transmit signal in the sense that causes the temporal overlap of the time segments from the established Time limit away is reset in such a way that this device makes a new selection of delays in the incoming PCM transmit signal. 4. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß der Verzögerungswähler eine Nachweisvorrichtung enthält, die eine Koinzidenz zwischen solchen bestimmten Ziffernperioden in den sich überlappenden Zeitabschnitten feststellt, deren zeitliches Zusammenfallen anzeigt, daß die zeitlichen Abweichungen zwischen den Zeitabschnitten diejenigen Grenzen erreicht haben, von deren Überschreitung an mit einem Verlust oder einer Verstümmelung der gespeicherten und anschließend abgerufenen Digitalinformationen gerechnet werden muß, und daß eine Vorrichtung vorhanden ist, die auf die Feststellung solcher Koinzidenzen anspricht und die gemäß den besonderen Ziffernperioden, die miteinander koinzidieren, eine Änderung der in das eingehende PCM-Übertragungssignal eingeschalteten Gesamtverzögerung in dem Sinne bewirkt, daß die zeitliche Überlappung der Zeitabschnitte von der durch diese Koinzidenzen angezeigten Grenze weg neu eingestellt wird, und zwar derart, daß diese Vorrichtung auf eine solche Koinzidenz hin eine neue Auswahl von Verzögerungen in das eingehende PCM-Übertragungssignal einschaltet.4. Receiver according to claim 1, characterized in that that the delay selector contains a detection device that a coincidence between such specific digit periods in the overlapping periods of time, their coincidence in time indicates that the time deviations between the time segments have reached those limits, from the moment they are exceeded with a loss or corruption of stored and subsequently retrieved digital information must be expected, and that a device is available to determine such Addresses coincidences and which, according to the special digit periods that coincide with each other, a change in the overall delay turned on the incoming PCM transmit signal in the sense that causes the temporal overlap of the time segments from the limit indicated by these coincidences away is readjusted, in such a way that this device on such a coincidence turn on a new selection of delays in the incoming PCM transmit signal. 5. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungen der Verzögerungsglieder, die wahlweise eingeschaltet werden können, jeweils ganzzahlige Vielfache einer Ziffernperiode sind, die in dem Fall, in dem ein Zeitabschnitt eine gerade Anzahl von Ziffernperioden enthält, der halben Anzahl von Ziffernperioden in einem Zeitabschnitt gleich sind, und die in dem Fall, in dem ein Zeitabschnitt eine ungerade Anzahl von Ziffernperioden enthält, abwechselnd um eine halbe Ziffernperiode größer. oder kleiner als die halbe Anzahl der Ziffernperioden in einem Zeitabschnitt sind, derart, daß der Verzögerungswähler die Gesamtverzögefung, der das eingehende PCM-Ubertragungssignal unterworfen ist, in solchen Schritten ändern kann, die im Mittel einen halben Zeitabschnitt betragen.5. Receiver according to claim 1, characterized in that the delays of the delay elements which can optionally be switched on, each as an integer multiple of a digit period, in the case where a time segment has an even number of digit periods contains half the number of digit periods in a time segment are equal, and which in the case where a time segment contains an odd number of digit periods, alternately half a digit period larger. or less than half the number of digit periods are in a time segment such that the delay selector determines the total delay, to which the incoming PCM transmission signal is subject, can change in such steps, which are on average half a period of time. 6. Empfänger nach Anspruch 5, dadurch gekennzeichnet, daß er eine Verzögerungskette enthält, die diese Verzögerungen zwischen Abgriffen vermittelt, die längs dieser Kette angeordnet sind, daß mit diesen Abgriffen eine Anzahl von Auswahltorschaltungen verbunden ist, die über diese Abgriffe ein PCM-Übertragungssignal empfangen, das dem Beginn der Kette zugeführt ist, daß weiterhin der Verzögerungswähler jeweils ein bestimmtes dieser Tore öffnet, und zwar gemäß der ίο Zahl der erforderlichen Verzögerungen, die in das eingehende PCM-Übertragungssignal ein- , geschaltet werden sollen, daß ferner die Ausgänge einer jeden zweiten Torschaltung gemeinsam an eine Sammelschiene angeschlossen sind und daß die Ausgänge der übrigen Torschaltungen gemeinsam an einer zweiten Sammelschiene liegen, daß außerdem zum Speichern der Ziffern innerhalb eines Zeitabschnittes Speicherstellen enthalten sind, denen jeweils zwei Torschaltungen zugeordnet sind, die die Verbindung zwischen den Speicherelementen und den beiden Sammelschienen herstellen und als Eingangstore dienen, daß die einen dieser Eingangstorschaltungen in Koinzidenz mit entsprechenden Ziffernperioden geöffnet werden, die in einem Zeitabschnitt des eingehenden PCM-Übertragungssignals vorhanden sind, wenn dieses Signal dem Anfang der Verzögerungskette zugeführt wird, daß weiterhin die anderen Eingangstorschaltüngen zu einem jeweiligen Zeitpunkt geöffnet werden, der um die Verzögerungszeit zwischen dem ersten und dem zweiten Abgriff der Verzögerungskette später liegt als der Öffnungszeitpunkt desjenigen Tores aus den ersten Torschaltungen, das dem gleichen Speicherelement zugeordnet ist, daß den Speicherstellen außerdem Ausgangstorschaltungen zugeordnet sind, die so geöffnet werden, daß sie ihr jeweiliges Speicherelement in entsprechenden Ziffernperioden, von zeitlagemäßig abgegrenzten Zeitabschnitten auslesen, und daß eine Rückstellvorrichtung vorhanden ist, die die Speicherstellen zu einem Zeitpunkt zurückstellen, der noch im gleichen Zeitabschnitt wie der Zeitpunkt des Einlesens liegt, aber später auftritt.6. Receiver according to claim 5, characterized in that that it contains a delay chain that covers these delays between taps mediated, which are arranged along this chain, that with these taps a number of selection gate circuits that receive a PCM transmission signal via these taps, that is fed to the beginning of the chain that the delay selector continues to have a specific one this gates will open according to the ίο number of required delays set in the incoming PCM transmission signal should be switched on, that also the outputs of every second gate circuit are jointly connected to a busbar and that the outputs of the other gate circuits are jointly on a second busbar, that also for storing the digits within a period of memory locations are included, each of which is assigned two gate circuits that establish the connection between create the storage elements and the two busbars and serve as entrance gates, that the one of these input gate circuits in coincidence with corresponding digit periods that are present in a period of the incoming PCM transmission signal are, if this signal is fed to the beginning of the delay chain, that continues the other entrance gate circuits are opened at a respective time, which is around the Delay time between the first and the second tap of the delay chain later is the same as the opening time of that gate from the first gate connections Memory element is assigned that the memory locations also assigned output gate circuits are that are opened so that they are their respective storage element in corresponding Read out digit periods from time segments delimited in terms of time, and that a reset device is available that reset the memory locations at a point in time that is still in the same time period as the time of reading, but occurs later. 7. Empfänger nach Anspruch 6, dadurch gekennzeichnet, daß eine Rückstellvorrichtung für die Speicherstellen vorhanden ist, der die Speicherstellen zu einem Zeitpunkt zurückstellt, der in die gleiche Ziffernperiode wie der Lesezeitpunkt.fällt, aber später als der Lesezeitpunkt liegt.7. Receiver according to claim 6, characterized in that a reset device for the memory locations is present, which resets the memory locations at a point in time that is included in the same digit period as the reading time falls, but is later than the reading time. 8. Empfänger nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Verzögerungswähler eine Anzahl von bistabilen Bausteinen enthält, die einzeln so einstellbar sind, daß sie die je-8. Receiver according to claim 6 or 7, characterized in that the delay selector contains a number of bistable blocks that can be set individually so that they , weiligen Auswähltorschaltungen öffnen, daß der Verzögerungswähler ferner eine Anzahl von Koinzidenztorschaltungen enthält, die solche Koinzidenzen zwischen bestimmten Ziffernperioden in den sich überlappenden Zeitabschnitten nachweisen, die eine Anzeige für die Grenze der zulässigen zeitlichen Abweichungen zwischen den Zeitabschnitten sind, von der ab mit einem Verlust oder einer Verstümmelung der gespeicherten und anschließend aus dem Speicher abgerufenen Digitalinformation gerechnet werden muß, daß der Verzögerungswähler weiterhin für jede zeitliche Grenzbedingung, die ein Zuschalten einer zusätzlichen Verzögerung nötig macht, um die zeitlichen Verhältnisse innerhalb der zulässigen Grenzen zu halten, jeweils ein solches Koinzidenztor und genauso für jede zeitliche Grenzbedingung, die ein Abschalten einer Verzögerung erforderlich macht, ein weiteres dieser Koinzidenztore enthält, daß in dem Verzögerungswähler außerdem eine Anzahl von Steuertorschaltungen für, die Addition vorhanden ist, die einen bistabilen Baustein eines Zählers in den »Eins«-Zustand bringen und den vorgeordneten bistabilen Baustein auf Null zurückstellen, wenn eine passende zeitliche Grenze festgestellt worden ist und sich dieser vorgeordnete bistabile Baustein in seinem »Eins«-Zustand befunden hat, und daß der Verzögerungswähler noch eine Anzahl von Steuertorschaltungen für die Subtraktion enthält, die einen bistabilen Baustein des Zählers in den »Eins«-Zustand bringen und den darauffolgenden bistabilen Baustein in den »Null«-Zustand zurückschalten, wenn eine passende zeitliche Grenzbedingung festgestellt worden ist und sich dieser folgende Baustein in seinem »Eins«-Zustand befunden hat, wobei dieser zuletzt erwähnte Baustein erst dann zurückgestellt wird, wenn der davorstehende Baustein in seinem »Eins«-Zustand gebracht worden ist, wobei die Verzögerung zwischen diesen beiden Schaltvorgängen gleich der Verzögerung zwischen dem ersten und dem zweiten Abgriff der Verzögerungskette ist., Temporary selection gate circuits open that the delay selector further a number of Contains coincidence gates, which such coincidences between certain digit periods demonstrate in the overlapping time periods that an indication of the limit of the permissible temporal deviations between the time segments are from which onwards with a loss or corruption of those stored and subsequently retrieved from memory Digital information must be expected that the delay selector continues for each time Boundary condition that makes it necessary to add an additional delay to the To keep temporal relationships within the permissible limits, such a coincidence gate in each case and the same for every time limit condition that requires switching off a delay requires another one of these coincidence gates that includes that in the delay selector there is also a number of control gates for the addition, the one bistable Bring the block of a counter into the "one" state and the upstream bistable Reset the block to zero when a suitable time limit has been determined and this upstream bistable building block was in its "one" state, and that the delay selector still contains a number of control gate circuits for the subtraction, which bring one bistable component of the counter into the "one" state and the next one Switch the bistable module back to the "zero" state when a suitable time limit condition has been determined and this has found the following module in its "one" state, this last-mentioned module is only put back when the preceding module is in its "one" state has been brought, the delay between these two shifts is equal to the delay between the first and the second tap of the delay chain. 9. Empfänger nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Verzögerungswähler einen vielstufigen Zähler enthält, der sowohl vorwärts als auch rückwärts zählen kann und der von seinen entsprechenden Stufen aus direkt mit den Auswahltorschaltungen verbunden ist, daß in dem Verzögerungswähler weiterhin zwei Torschaltungen vorhanden sind, die so verbunden sind, daß sie ein eingehendes Signal empfangen, das in einer vorbestimmten Ziffernperiode des eingehenden PCM-Übertragungssignals auftritt, wobei die erste dieser Torschaltungen gegenüber der zweiten die Signale mit einer solchen Verzögerung empfängt, die der Verzögerung zwischen dem ersten und dem zweiten Abgriff der Verzögerangskette gleicht, daß außerdem zwischen dem yielstufigen Zähler und diesen Torschaltungen solche Verbindungen vorhanden sind, daß die zweite dieser Torschaltungen von abwechselnden Zählerstufen und die erste dieser Torschaltungen von den dazwischenliegenden Zählerstufen geöffnet wird, um ein Signal hin-. durchzulassen, daß dieser vielstufige Zähler ferner mit zwei Steuertorschaltungen versehen ist, die den Zähler jeweils um eine Stufe weiterschalten, wenn eine Koinzidenz zwischen dem Signal, das die obenerwähnten Torschaltungen passiert hat und in einer bestimmten Ziffernperiode in dem zeitlagemäßig abgegrenzten Zeitabschnitt auftritt, die diejenige Ziffernperiode ist, mit der das Signal koinzidiert, wenn die Abweichung der zeitlichen Überlappung der Zeitabschnitte diejenige Grenze erreicht hat, von deren Überschreitung an mit einer Verstümmelung oder mit einem Verlust der gespeicherten und anschließend aus dein Speicher abgerufenen Digitalinformation zu rechnen ist, wobei die eine dieser Steuertorschaltungen dazu dient, den viel-9. Receiver according to claim 6 or 7, characterized in that the delay selector contains a multi-stage counter which both can count forwards as well as backwards and from its respective levels is directly connected to the selection gate circuits that continue in the delay selector there are two gates which are connected to receive an incoming signal received that in a predetermined digit period of the incoming PCM transmission signal occurs, the first of these gate circuits having the signals with the second receives such a delay that of the delay between the first and the second tap of the delay chain is the same as that Such connections exist between the multi-stage counter and these gate circuits are that the second of these gates of alternating counter stages and the first of these Gate circuits of the intermediate counter stages is opened to send a signal. to let through that this multi-stage counter is also provided with two control gate circuits, which increment the counter by one step each time there is a coincidence between the signal, that has passed the gates mentioned above and in a certain number period occurs in the time segment delimited in terms of time, which is the digit period, with which the signal coincides if the deviation of the time overlap of the time segments has reached the limit from which it is exceeded with a mutilation or with a loss of the stored and then digital information retrieved from your memory is to be calculated, the one of these control gate circuits serves to stufigen Zähler aufwärts zu schalten, wenn eine Grenzbedingung erreicht ist, die ein Einschalten einer zusätzlichen Verzögerung in das eingehende PCM-Ubertragungssignal erforderlich macht, und die andere Torschaltung den Zähler abwärts schaltet, wenn eine Grenzbedingung erreicht ist, die das Abschalten einer Verzögerung erforderlich macht.to switch incremental counter upwards when a limit condition is reached that requires switching on requires an additional delay in the incoming PCM transmission signal, and the other gate circuit switches the counter down when a limit condition is reached, which makes it necessary to switch off a delay. 10. Empfänger nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß zum wahlweisen Einschalten einer erforderlichen Gesamtmenge aus den vorwählbaren Verzögerungen zu Beginn einer Übertragung der Verzögerungswähler eine Nachweisvorrichtung enthält, die die Zeitverhältnisse zwischen einer bestimmten Ziffernperiode eines Zeitabschnittes des eingehenden Signals und dem zeitlagemäßig abgegrenzten Zeitabschnitt feststellt, wobei diese Ziffernperiode eine solche Ziffernperiode ist, die bei der richtigen zeitlich voreilenden Überlappung zwischen dem Zeitabschnitt des eingehenden Signals und10. Receiver according to one of the preceding claims, characterized in that for optional activation of a required total amount from the preselectable delays at the beginning of a transmission of the delay selector contains a detection device that the Time relationships between a certain number period of a time segment of the incoming Signal and the time segment delimited in terms of time, with this digit period such a digit period is the one with the correct temporally leading overlap between the time period of the incoming signal and dem zeitlagemäßig abgegrenzten Zeitabschnitt, mit dem direkt vorhergehenden, zeitlagemäßig abgegrenzten Zeitabschnitt koinzidieren soll, und daß diese Nachweisvorrichtung gemäß dieser festgestellten Zeitverhältnisse die Gesamtzahl der vorwählbaren Verzögerungen einschaltet, die notwendig ist, um diese bestimmte Ziffernperiode in Koinzidenz mit dem direkt vorhergehenden zeitlagemäßig abgegrenzten Zeitabschnitt zu bringen.the temporally delimited period of time, with the immediately preceding, delimited time segment Period of time is to coincide, and that this detection device determined in accordance with this Time ratios turn on the total number of preselectable delays that are necessary is to make this particular digit period in coincidence with the immediately preceding one to bring a temporally delimited period of time. 11. Empfänger nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß außer den vorwählbaren Verzögerungen noch ein weiteres Verzögerungsglied in die Eingangsleitung für das eingehende PCM-Übertragungssignal ein-. geschaltet ist, das eine vorbestimmte Verzögerung von solcher Größe besitzt, daß die Summe aus dieser zusätzlichen Verzögerung und der größten für das PCM-Ubertragungssignal angenommenen Ausbreitungsverzögerung angenähert ein ganzzahliges Vielfaches eines Zeitrasters ist.11. Receiver according to one of the preceding claims, characterized in that except In addition to the preselectable delays, another delay element is added to the input line for the incoming PCM transmission signal. is switched that a predetermined delay of such a size that the sum of this additional delay and the approximated the greatest propagation delay assumed for the PCM transmission signal is an integer multiple of a time pattern. Hierzu 2 Blatt Zeichnungen-For this purpose 2 sheets of drawings 409 590/407 5.64 © Bundesdruckerei Berlin 409 753/47409 590/407 5.64 © Bundesdruckerei Berlin 409 753/47