DE1151961B - Circuit arrangement for comparing decimal numbers - Google Patents
Circuit arrangement for comparing decimal numbersInfo
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- DE1151961B DE1151961B DEO7398A DEO0007398A DE1151961B DE 1151961 B DE1151961 B DE 1151961B DE O7398 A DEO7398 A DE O7398A DE O0007398 A DEO0007398 A DE O0007398A DE 1151961 B DE1151961 B DE 1151961B
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Description
DEUTSCHESGERMAN
PATENTAMTPATENT OFFICE
BEKANNTMACHUNG DER ANMELDUNG UNDAUSGABE DER AUSLEGESCHRIFT: 25. JULI 1963NOTICE THE REGISTRATION AND ISSUE OF EDITORIAL: JULY 25, 1963
Die Erfindung betrifft eine Schaltungsanordnung zum Vergleichen zweier mehrstelliger Dezimalzahlen in stellenweise binär verschlüsselter Form zur Verwendung in elektronischen datenverarbeitenden Anlagen. Dabei wird vorausgesetzt, daß die Dezimalzahlen in serienparalleler Darstellung auftreten, d. h. die einzelnen Binärziffern einer eine Dezimalziffer darstellenden Zeichengruppe gleichzeitig, die verschiedenen Zeichengruppen jedoch zeitlich aufeinanderfolgend. Ferner kommt bei der vorliegenden Schaltungsanordnung nur ein solcher Code in Betracht, der eine räumliche bzw. zeitliche Anordnung fowohl der Binärziffern innerhalb einer Zeichengruppe als auch der einzelnen Zeichengruppen nacheinander in aufsteigender Stellenwertordnung aufweist und bei dem ferner die Einheit eines jeden Stellenwertes die größtmögliche Summe der vorhergehenden Stellenwerte übertrifft.The invention relates to a circuit arrangement for comparing two multi-digit decimal numbers in partially binary encrypted form for use in electronic data processing systems. It is assumed that the decimal numbers appear in series-parallel representation, i. H. the individual binary digits of a character group representing a decimal digit at the same time, the different However, groups of characters consecutively in time. Furthermore, with the present Circuit arrangement only such a code into consideration that has a spatial or temporal arrangement both of the binary digits within a character group as well as the individual groups of characters one after the other in ascending order of importance and in which, furthermore, the unit of each place value is the greatest possible sum of the preceding ones Exceeds significance.
Es sind bereits Einrichtungen bekannt, mit deren Hilfe das Verhältnis zweier in Paralleldarstellung auftretenden Zeichengruppen, z. B. Tetraden, in Form von Signalen angezeigt wird, die den Aussagen »größer«, »kleiner« oder »gleich« entsprechen. Aus diesen Aussagen können z. B. die für eine datenverarbeitende Anlage erforderlichen Befehle oder Entscheidungen abgeleitet werden.Devices are already known with the help of which the relationship between two occurring in parallel representation Groups of characters, e.g. B. tetrads, is displayed in the form of signals representing the statements "Greater", "smaller" or "equal to" correspond. From these statements z. B. for a data processing Required commands or decisions can be derived from the system.
Es ist ferner ein im Hinblick auf den erforderlichen Aufwand an Schaltungsmitteln besonders günstiges Schaltungsprinzip für Parallelvergleicher des vorerwähnten Typs bekannt. Gemäß diesem Schaltungsprinzip enthält der Parallelvergleicher für einander entsprechende Binärstellen der Ziffern des zu vergleichenden Zahlenpaares je eine Vergleicherstufe mit je einem bistabilen Schaltglicd zur Aufnahme der Codebits der beiden zu vergleichenden Ziffern. Dabei sind die Ausgänge der bistabilen Schaltglieder für eine Ziffer direkt für die andere Vergleichsziffer hingegen über Kreuz an jeweils zur Stufe gehörende Vergleicher-UND-Schaltungen angeschlossen, die — bis auf die Vergleicherstufe niedrigster Ordnung — über je eine ODER-Schaltung mit einem Inverter in Verbindung stehen und die — bis auf die Vergleicherstufe höchster Ordnung — an zwei mit den Invertern aller vorhergehenden Stufen in Verbindung stehende Sperr-UND-Schaltungen angeschlossen sind. Endlich sind bei dieser Schaltung die einander entsprechenden Sperr-UND-Schaltungen der Stufe höchster Ordnung über zugehörende ODER-Schaltungen an Ausgangsklemmen des Parallelvergleichers für Zwischenergebnissignale »A > B«, »A < B« angeschlossen. A circuit principle for parallel comparators of the aforementioned type is also known which is particularly favorable in terms of the required expenditure on circuit means. According to this circuit principle, the parallel comparator contains for corresponding binary digits of the digits of the pair of digits to be compared a comparator stage each with a bistable circuit for receiving the code bits of the two digits to be compared. The outputs of the bistable switching elements for one digit are connected directly for the other comparison digit, however, to the respective comparator AND circuits belonging to the stage, which - apart from the comparator stage of the lowest order - are each connected to an inverter via an OR circuit and which - with the exception of the comparator stage of the highest order - are connected to two blocking AND circuits connected to the inverters of all previous stages. Finally, in this circuit, the corresponding locking AND circuits of the highest order level are connected via associated OR circuits to the output terminals of the parallel comparator for intermediate result signals "A >B","A<B" .
Eine derartige Schaltungsanordnung ist jedoch Schaltungsanordnung zum Vergleichen
von DezimalzahlenSuch a circuit arrangement is, however, a circuit arrangement for comparison
of decimal numbers
Anmelder:
Olympia Werke A.G.,WilhelmshavenApplicant:
Olympia Werke AG, Wilhelmshaven
Dipl.-Ing. Hugo Reichert, Wilhelmshaven,
ist als Erfinder genannt wordenDipl.-Ing. Hugo Reichert, Wilhelmshaven,
has been named as the inventor
noch nicht zur Durchführung eines Vergleiches zweier Dezimalzahlen in serienparalleler Darstellung geeignet. An den Ausgängen des Parallelvergleichers erscheint nämlich nach Verarbeitung einer Gruppe von Binärziffern, z. B. einer Tetrade, immer nur das Vergleichsergebnis des betreffenden Ziffernpaares. Dieses Ergebnis stimmt aber dann nicht mit dem Vergleichsergebnis der Stellensummen von der erstennot yet to carry out a comparison of two decimal numbers in series-parallel representation suitable. This is because a group appears at the outputs of the parallel comparator after processing of binary digits, e.g. B. a tetrad, always only the comparison result of the pair of digits concerned. However, this result does not agree with the comparison result of the digit sums from the first
-5 bis zur letzten verglichenen Stelle überein, wenn das zuletzt verglichene Ziffernpaar gleich, ein vorhergehendes Ziffernpaar aber ungleich ist. Entsprechend wird nach Verarbeitung des letzten Ziffernpaares der zu vergleichenden Dezimalzahlen nicht das Gesamt-Vergleichsergebnis, sondern nur das Vergleichsergebnis der höchsten Dezimalstelle angezeigt.-5 match up to the last compared position, if the last compared pair of digits is the same, a previous one Pair of digits is not the same. Accordingly, after the last pair of digits has been processed, the decimal numbers to be compared not the overall comparison result, only the comparison result of the highest decimal place is displayed.
Aufgabe der Erfindung ist es daher, unter Verwendung des genannten Schaltungsprinzips eine Schaltungsanordnung zum Vergleich von Dezimalzahlen in binär verschlüsselter Parallel-Serien-Darstellung 211 schaffen. Die erfindungsgemäße Lösung dieser Aufgabe besteht im wesentlichen darin, daß die Ausgangsklemmen des Parallelvergleichers für die Zwischenergebnissignale »A > ß« und »A<CB« einerseits über eine gemeinsame ODER-Schaltung mit dem Normaleingang eines ersten bistabilen Ausgangsgliedes verbunden sind, dessen Komplementeingang nur vor Beginn eines jeden Gesamtzshlenvergleichs mit einem den Ergebniszustand »A = B« herstel'enden Startimpuls beaufschlagt wird, und andererseits einzeln an je einen Eingang eines weiteren bistabilen Ausgangsgliedes angeschlossen sind. Infolgedessen wird das als Ausgangszustand anstehende Ergebnissignal »gleich« beim Auftreten des ersten Vergleichsergebnisses »ungleich« in der Reihenfolge der durchlaufenden Ziffernpaare gelöscht. Das Ergebnissignal »gleich« kann danach erst wieder bei Beendigung desThe object of the invention is therefore to create a circuit arrangement for comparing decimal numbers in binary-encrypted parallel-series representation 211 using the circuit principle mentioned. The inventive solution to this problem is essentially that the output terminals of the parallel comparator for the intermediate result signals "A >ß" and "A <CB" are connected on the one hand via a common OR circuit to the normal input of a first bistable output element, the complement input only before At the beginning of each total count comparison, a start pulse producing the result state "A = B" is applied and, on the other hand, each is individually connected to an input of a further bistable output element. As a result, the result signal "equal" as the initial state is deleted when the first comparison result "not equal" occurs in the order of the pairs of digits running through. The result signal "same" can then only be returned when the
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gesamten Zahlenvergleichs durch einen neuen Start- der Dezimalziffer A verbunden, die rechten Eingängewhole number comparison connected by a new start- the decimal digit A , the right inputs
impuls hergestellt werden. Auf diese Weise stellt das der Flip-Hops FF5 bis FF8 mit Eingangsklemmen B1 impulse can be produced. In this way, the flip-hops FF 5 to FF 8 with input terminals B 1 provide
beim Durchlauf des stellenhöchsten Ziffernpaares ge- bis B4 für die Tetrade der Dezimalziffer B. Diewhen running through the digit pair with the highest digit g to B 4 for the tetrad of the decimal digit B. The
wonnene Vergleichsergebnis auch das Gesamtver- Binärziffer L möge in bekannter Weise durch einobtained comparison result also the total binary digit L may in a known manner by a
gleichsergebnis des Zahlenpaares dar. 5 Signal, beispielsweise durch einen Impuls, dargestelltthe same result of the pair of numbers. 5 signal, represented for example by a pulse
Die Vorteile und Merkmale der Erfindung werden werden, die Binärziffer 0 durch das Fehlen diesesThe advantages and features of the invention will be made possible by the absence of this binary digit
durch die Beschreibung eines Ausführungsbeispiels Signals. Ein Eingangssignal an den Eingangsklem-by describing an embodiment signal. An input signal at the input terminal
an Hand der Zeichnungen erläutert. In den Zeich- men A1 bis A4 und B1 bis B4 schaltet daher den zu-explained on the basis of the drawings. In the figures A 1 to A 4 and B 1 to B 4 , the connected
nungen zeigt gehörigen Flip-Flop in seine »L«-Stellung; diesenungen shows the appropriate flip-flop in its "L" position; these
Fig. 1 das Blockschaltbild einer Parallel-Vergleichs- i° »/.«-Stellung ist im vorliegenden Beispiel Fig. 1FIG. 1 shows the block diagram of a parallel comparison position in the present example in FIG. 1
schaltung nach dem bekannten Schaltungsprinzip, durch Schraffur der rechten Teilfläche gekennzeich-circuit according to the known circuit principle, marked by hatching on the right partial area
Fig. 2 das Blockschaltbild einer Serien-Vergleichs- net. Die linken Eingänge der Flip-Flops FF1 bis FF8 2 shows the block diagram of a series comparison network. The left inputs of the flip-flops FF 1 to FF 8
schaltung nach der Erfindung und in Fig. 1 sind mit einer Eingangsklemme A1 für eincircuit according to the invention and in Fig. 1 are with an input terminal A 1 for a
Fig. 3 ein Blockschaltbild der erfindungsgemäßen Rückstellsignal verbunden. Nach jedem später be-3 shows a block diagram of the reset signal according to the invention. After each later loading
Gesamtschaltung. 15 scnriebenen Vergleichsvorgang werden durch diesesOverall circuit. 15 described comparison process are carried out by this
In der Gesamtschaltung nach Fig. 3 bezeichnet PV Rückstellsignal die Flip-Flops FF1 bis FFe in ihreIn the overall circuit according to FIG. 3, the PV reset signal denotes the flip-flops FF 1 to FF e in their
die später an Hand der Fig. 1 beschriebene Schal- »O«-Stellung geschaltet, wenn sie diese Stellung nichtthe switching "O" position described later with reference to FIG. 1 is switched if it does not have this position
tungsanordnung zum Vergleich von in parallel-binär- schon eingenommen haben. Die »O«-Stellung dermanagement arrangement for the comparison of in parallel-binary-have already taken. The "O" position of the
dezimaler Verschlüsselung dargestellten Dezimal- Flip-Flops sei durch Schraffur der linken Teilflächedecimal flip-flops represented by decimal encryption by hatching the left sub-area
ziffern, wobei in diesem Ausführungsbeispiel eine ao der Flip-Flops angegeben.digits, with an ao of the flip-flops specified in this embodiment.
Verschlüsselung in parallelen Tetraden gewählt ist. Wie bei einem Flip-Flop bekannt ist, sind dieEncryption in parallel tetrads is selected. As is known with a flip-flop, the
Die vier Eingangsklemmen zur Paralleleingabe der Signale auf den Ausgangsleitungen der einzelnenThe four input terminals for parallel input of the signals on the output lines of the individual
DezimalziffernA sind mit A1 bis A4, die vier Ein- Flip-Flops zueinander komplementär. Wird z.B. derDecimal digits A are complementary with A 1 to A 4 , the four one-on flip-flops. If, for example, the
gangsklemmen zur Paralleleingabe der Dezimal- Flip-Flop FF1 betrachtet, der in der gezeichneteninput terminals for parallel input of the decimal flip-flop FF 1 considered, the one shown in the drawing
ziffern B mit B1 bis B4 bezeichnet. Die Klemmen a5 Stellung nach Vorstehendem eine Null verkörpert, soNumbers B denoted by B 1 to B 4 . The terminals a 5 position after the above embodies a zero, so
A > B und A < B stellen einmal die Ergebnisaus- führt die Ausgangsleitung der linken Seite von FF1 A > B and A < B represent the result once executes the output line on the left side of FF 1
gänge der Parallel-Vergleichsschaltung PV (Fig. 1) kein Signal entsprechend der Binärziffer 0, da inoutputs of the parallel comparison circuit PV (Fig. 1) no signal corresponding to the binary digit 0, since in
dar, zum anderen die entsprechenden Eingangs- diesem Ausführungsbeispiel angenommen ist, daß deron the other hand, the corresponding input this embodiment is assumed that the
klemmen einer Schaltung SV (Fig. 2) zum Vergleich Binärziffer 0 das Fehlen eines Ausgangsimpulses ent-clamp a circuit SV (Fig. 2) to compare binary digit 0 the absence of an output pulse
von in Serien dargestellten binär codierten Informa- 3o spricht. Die Ausgangsleitung der rechten Seite vonspeaks of binary coded information presented in series. The exit line on the right side of
tionen. Die Serien-Vergleichsschaltung SV besitzt Er- FF1 führt dagegen ein Signal entsprechend demoptions. The series comparison circuit SV has Er- FF 1 , however, carries a signal corresponding to the
gebnisausgängeΛ —Β, A>B und A<B, an denen, Komplementwert der Ziffer 0, es erscheint auf ihrResult outputsΛ —Β, A> B and A <B, at which, the complement of the digit 0, it appears on it
wie später beschrieben wird, das Endergebnis des also ein Ausgangsimpuls. Flip-Flop FF2 dagegen stelltas will be described later, the end result of that is an output pulse. Flip-flop FF 2 on the other hand
Vergleichs der beiden Dezimalzahlen angezeigt wird. in der gezeichneten Lage ein »L« dar, so daß seinComparison of the two decimal numbers is displayed. represents an "L" in the position shown, so that its
Im folgenden werden zunächst der Schaltungsauf- 35 Ausgang der linken Seite einen Impuls abgibt, aufIn the following, the circuit output on the left-hand side first emits a pulse
bau und die Wirkungsweise von Ausführungsbei- seinem Ausgang der rechten Seite jedoch entspre-construction and the mode of operation of execution with its exit on the right side, however, corresponds
spielen der Vergleichsschaltung PV und SV be- chend dem Komplementwert zu »L« kein Impulsthe comparison circuit PV and SV do not play an impulse given the complementary value to "L"
schrieben und darauf die Wirkungsweise der Gesamt- auftritt. Es ist daher im folgenden der linke Ausgangand then the mode of action of the overall appearance. It is therefore the left exit in the following
anordnung gemäß der Erfindung erläutert. aller Flip-Flops in Fig. 1 mit Normalausgang und derarrangement according to the invention explained. all flip-flops in Fig. 1 with normal output and the
Fig. 1 zeigt als Ausführungsbeispiel eine Ver- 4° rechte Ausgang als Komplementausgang bezeichnet, gleichsschaltung zum Vergleich zweier Dezimalziffern, Die Paarungen der Flip-Flops FF1 und FF&, FF2 die in parallelen Tetraden, also durch vier Binär- und FF6, FF3 und FF1, FF4 und FF8 sind mit den stellen, dargestellt sind. Die Verschlüsselung der später zu beschreibenden zugehörigen Schaltelemen-Dezimalzahlen muß dabei so gewählt sein, daß die ten jeweils einer Binärstelle der zu vergleichenden Binärstellen der Dezimalziffer steigende Ordnung be- 45 Dezimalziffern zugeordnet und bilden die Vergleichersitzen, also beispielsweise die Verschlüsselung im stufen, und zwar von rechts nach links in Fig. 1 in Dreiexeßschlüssel. steigender Ordnung.Fig. 1 shows as an exemplary embodiment a 4 ° right output referred to as a complement output, equal circuit for comparing two decimal digits, the pairings of the flip-flops FF 1 and FF & , FF 2 in parallel tetrads, i.e. by four binary and FF 6 , FF 3 and FF 1 , FF 4 and FF 8 are with the digits, are shown. The encryption of the associated switching element decimal numbers to be described later must be chosen so that the th in each case is assigned to a binary digit of the binary digits to be compared with the decimal digit in ascending order and form the comparator seats, i.e., for example, the coding in stages, namely from right to left in Fig. 1 in Dreiexeßkey. increasing order.
Die zu vergleichenden Tetraden der beiden Dezi- Wie Fig. 1 zeigt, ist innerhalb einer Vergleichermalziffern werden jeweils parallel in bistabilen Schalt- stufe der Normalausgang eines der einen Binärziffer gliedern FF1 bis FF4 (Ziffer Λ) und FFn bis FF8 5o zugeordneten Flip-Flops mit dem entsprechenden (Ziffer B) gespeichert. Die bistabilen Schaltglieder Komplementausgang des der zweiten zu vergleichenmögen beispielsweise als Flip-Flops ausgebildet sein. den Binärziffer zugeordneten Flip-Flops über eine In Fig. 1 sind die Flip-Flops FF1 bis FF8 als Recht- UND-Schaltung verbunden. So führen beispielsweise ecke dargestellt und können in bekannter Weise aus in der höchsten Binärstelle der Normalausgang des zwei elektronischen Schaltern, wie Röhren oder Tran- 55 Flip-Flops FF1 und der Komplementausgang des sistoren, aufgebaut sein, von denen bei einem Aufbau Flip-Flops FF5 auf die Eingänge der UND-Schaltung z.B. aus Transistoren in bekannter Weise in jedem Mn, der Komplementausgang von FF1 und der Norstabilen Zustand des Flip-Flops ein Transistor lei- malausgang von FF. auf die UND-Schaltung h1?. tend, der andere gesperrt ist. Dies ist in der Zeich- Entsprechendes gilt für die Flip-Flop-Paare FF2 mit nung Fig. 1 dadurch angedeutet, daß die Rechtecke 6o FF6, FF^ mit FF. und FF4 mit FFg und ihre zugein zwei gleiche Hälften aufgeteilt sind. Die jeweilige hörigen Paare von UND-Schaltung M21 mit M22, M31 Seite eines Flip-Flops, deren Transistor sich in leiten- mit H32 und M41 mit M42. Auf diese Weise stellen die dem Zustand befindet, ist durch Schraffur der Teil- Signale auf den Ausgangsleitungen der genannten fläche bezeichnet. Alle Eingänge der Schaltelemente ersten Paare von UND-Schaltungen jeweils das Err der Fig. 1 bis 2 sind durch einen zu den Schalt- 65 gebnis des Vergleiches zweier Binärziffern innerhalb elementen gerichteten Pfeil gekennzeichnet. einer Binärstelle dar. Bezeichnet man wie oben die Die rechten Eingänge der Flip-Flops FF1 bis FF4 in den Flip-Flops FF1 bis FF4 dargestellte Dezimalsind mit Eingangsklemmen A1 bis A4 für die Tetrade ziffer mit A und die in den Flip-Flops FF5 bis FF8 The tetrads to be compared of the two deci As FIG. 1 shows, the normal output of one of the binary digits FF 1 to FF 4 (digit Λ) and FF n to FF 8 50 are assigned within a comparator digit in a bistable switching stage Flip-flops are saved with the appropriate (digit B). The bistable switching elements complement output of the second to be compared may be designed, for example, as flip-flops. The flip-flops assigned to the binary digit via a flip-flops In Fig. 1, the flip-flops FF 1 to FF 8 are connected as a right AND circuit. For example, corner shown and can be constructed in a known manner from the normal output of the two electronic switches, such as tubes or Tran- 55 flip-flops FF 1 and the complement output of the transistor, in the highest binary digit, of which flip-flops in one construction FF 5 to the inputs of the AND circuit, for example from transistors in a known manner in each M n , the complement output of FF 1 and the norstable state of the flip-flop a transistor lei- mal output of FF. on the AND circuit h 1? . tend, the other is locked. This is indicated in the drawing. The same applies to the flip-flop pairs FF 2 with voltage Fig. 1 indicated that the rectangles 6o FF 6 , FF ^ with FF. and FF 4 with FF g and their are divided into two equal halves. The respective subordinate pairs of AND circuits M 21 with M 22 , M 31 side of a flip-flop, the transistor of which is conductive with H 32 and M 41 with M 42 . In this way, the state that is located is indicated by hatching of the partial signals on the output lines of the area mentioned. All inputs of the switching elements, first pairs of AND circuits, respectively, the Er r of FIGS. 1 to 2 are identified by an arrow pointing to the switching results of the comparison of two binary digits within elements. a binary digit. As above, the right inputs of the flip-flops FF 1 to FF 4 in the flip-flops FF 1 to FF 4 shown decimals are with input terminals A 1 to A 4 for the tetrad digit with A and in the Flip-flops FF 5 to FF 8
dargestellte Dezimalziffer mit B, so ist aus Fig. 1 nach dem Vorstehenden leicht zu erkennen, daß Signale auf den Ausgangsleitungen der UND-Schaltungen Un, u.,v U31, M41 bedeuten, daß in der entsprechenden Binarstelle die Binärziffer der Dezimalziffer Λ größer als die der Dezimalziffer B ist, daß jedoch Signale auf den Ausgangsleitungen der UND-Schaltungen M12. ii.,.,, M32, M42 angeben, daß in der entsprechenden Binärsteile die Binärziffer der Dezimalziffer A kleiner als die der Dezimalziffer B ist.shown decimal digit with B, it is easy to see from Fig. 1 after the above that signals on the output lines of the AND circuits U n , u., V U 31 , M 41 mean that the binary digit of the decimal digit in the corresponding binary digit Λ is greater than that of the decimal number B , but that signals on the output lines of the AND circuits M 12 . ii.,. ,, M 32 , M 42 indicate that the binary digit of the decimal digit A is smaller than that of the decimal digit B in the corresponding binary parts.
Die Ausgangsleitungen des ersten UND-Schaltungspaares M11 M1., der Vergleicherstufe höchster Ordnung sind direkt über ODER-Schaltungen o. und oti mit den Ergebnisausgängen A~>B und A<iB verbunden, wie Fig. 1 zeigt, M11 über o. mit A~>B und U1., über od mit A<B. The output lines of the first AND circuit pair M 11 M 1., The highest order comparator are o directly via OR circuits. And o ti associated with the result outputs A ~> B and A <iB, as shown in FIG. 1, M 11 via o. with A ~> B and U 1. , over o d with A <B.
Die Äusgangsleitungen der ersten UND-Schaltungspaare u.n m.,.„ M31 M32 und M41 M42 sind gemäß Fig. 1 mit den ersten Eingängen zugeordneter zweiter UND-Schaltungspaare M23 M24, M33 M34 und M43 M44 verbunden, und zwar M21 mit M23, M22 mit M24 und M31 mit M33, M3., mit M34 sowie M41 mit M43, M42 mit M44. Die Ausgangsleitungen der UND-Schaltungen M23, M33 und M43 führen über die ODER-Schaltung οδ auf dem Ergebnisausgang A>B, die Ausgangsleitungen der UND-Schaltungen M24, M34 und M44 über die ODER-Schaltung o6 auf den Ergebnisausgang A<LB. The Äusgangsleitungen the first AND circuit couples u. N m.,. "M 31 M 32 and M 41 M 42 are shown in FIG. 1 associated with the first inputs of second AND circuit couples M 23 M 24 M 33 M 34 and M 43 M 44 connected, namely M 21 with M 23 , M 22 with M 24 and M 31 with M 33 , M 3. , With M 34 and M 41 with M 43 , M 42 with M 44 . The output lines of the AND circuits M 23 , M 33 and M 43 lead via the OR circuit ο δ to the result output A> B, the output lines of the AND circuits M 24 , M 34 and M 44 via the OR circuit o 6 on the result output A <LB.
Um einen Parallelvergleich aller Binärziffern der Dezimalziffern zu erreichen und eine Aussage über die Beziehung zwischen den zu vergleichenden Dezimalziffern zu erhalten, werden die einzelnen Vergleicherstufen in folgender Weise miteinander verknüpft: To achieve a parallel comparison of all binary digits of the decimal digits and a statement about The individual comparator stages are used to obtain the relationship between the decimal digits to be compared linked in the following way:
Die Ausgangsleitungen des ersten UND-Schaltungspaares jeder Vergleicherstufe bis auf die Stufe niedrigster Ordnung sind jeweils über eine ODER-Schaltung zusammengefaßt, wie Fig. 1 zeigt, M11 M12 über O1, M21 M22 über o2 und M31 M32 über o3.The output lines of the first AND circuit pair of each comparator stage up to the lowest order stage are each combined via an OR circuit, as shown in FIG. 1, M 11 M 12 via O 1 , M 21 M 22 via O 2 and M 31 M 32 about o 3 .
Die Ausgangsleitungen der ODER-Schaltungen O1 bis O3 sind jeweils mit dem Eingang einer Inverterstufe I1 bis I3 verbunden. Wie aus Fig. 1 weiterhin ersichtlich, ist die Ausgangsleitung der Inverterstufe jeder Vergleicherstufe mit entsprechenden Eingängen der UND-Schaltungen der zweiten UND-Schaltungspaare aller Vergleicherstufen niedrigerer Ordnung verbunden. So führt beispielsweise die Ausgangsleitung des Inverters I1 auf Eingänge der UND-Schaltungen M23 und M24, M33 und M34 sowie M43 und U44, die Ausgangsleitung des Inverters I2 auf Eingänge der UND-Schaltungen M33 und M34 sowie M43 und M44 usw.The output lines of the OR circuits O 1 to O 3 are each connected to the input of an inverter stage I 1 to I 3 . As can also be seen from FIG. 1, the output line of the inverter stage of each comparator stage is connected to corresponding inputs of the AND circuits of the second AND circuit pairs of all comparator stages of the lower order. For example, the output line of inverter I 1 leads to inputs of AND circuits M 23 and M 24 , M 33 and M 34 and M 43 and U 44 , and the output line of inverter I 2 leads to inputs of AND circuits M 33 and M 34 as well as M 43 and M 44 etc.
Wie später an Hand eines Zahlenbeispiels beschrieben werden wird, ist auf diese Weise gewährleistet, das dann, wenn in einer Vergleicherstufe die Ungleichheit der verglichenen Binärziffern festgestellt wird, sämtliche Ergebnisausgänge der Vergleicherstufen niedrigerer Ordnung für die Abgabe der ihre Ergebnisse darstellenden Signale gesperrt werden.As will be described later using a numerical example, this ensures that that when the inequality of the compared binary digits is determined in a comparator stage is, all result outputs of the comparator stages of the lower order for the delivery of their Signals representing results are blocked.
Die Ergebnisausgänge A > B, A<iB sind über eine ODER-Schaltung o, auf einer Inverterstufe /4 geführt. Die Ausgangsleitung der Inverterstufe /4 ist mit dem Ergebnisausgang A = B verbunden.The result outputs A > B, A <iB are routed via an OR circuit o on an inverter stage / 4 . The output line of the inverter stage / 4 is connected to the result output A = B.
Die Wirkungsweise der Vergleichsschaltung gemäß der Erfindung möge an Hand eines Zahlenbeispiels beschrieben werden. Es sind zu vergleichen die Dezimalziffern A = 2, die im Dreiexzeßschlüssel durch die Tetrade OLOL dargestellt wird, und die Dezimalziffer B — O, die im Dreiexzeßschlüssel durch die Tetrade OO LL dargestellt wird. Wie in Fig. 1 durch die Schraffur der Flip-Flops FF1 bis FF8 angedeutet wird, ist die Ziffer A = 2 in den Flip-Flops FF1 bis FF4 gespeichert, die Ziffer B = O in den Flip-Flops FF. bis FFH. Es mögen nun die Vergleichsergebnisse der Vergleicherstufen in der Reihenfolge von höherer zu niedrigerer Ordnung der Binärstellen betrachtet werden. In der Vergleicherstufe höchster Ordnung mit FF1 und FF5 besitzen beide zu vergleichende Dezimalziffern die Binärziffer O. Durch die oben beschriebene Verknüpfung der Normal- und Komplementausgänge der Flip-Flops mit den zugehörigen UND-Schaltungen erscheinen weder an der Ausgangsleitung der UND-Schaltung M11 noch an der Ausgangsleitung der UND-Schaltung M12 Ausgangs-The mode of operation of the comparison circuit according to the invention will be described using a numerical example. The decimal digits A = 2, which is represented in the three-process key by the tetrad OLOL , and the decimal digit B - O, which is represented in the three-process key by the tetrad OO LL , are to be compared. As indicated in Fig. 1 by the hatching of the flip-flops FF 1 to FF 8 , the number A = 2 is stored in the flip-flops FF 1 to FF 4 , the number B = O in the flip-flops FF. to FF H. The comparison results of the comparator stages may now be considered in the order from higher to lower order of the binary digits. In the comparator stage of the highest order with FF 1 and FF 5 , both decimal digits to be compared have the binary digit O. Due to the above-described linking of the normal and complement outputs of the flip-flops with the associated AND circuits, neither appear on the output line of the AND circuit M 11 still on the output line of the AND circuit M 12 output
signale. Das Fehlen eines Ausgangssignals wird durch die Inverterstufe I1 in ein Ausgangssignal umgeformt, wodurch die Freigabe der Vergleicherstufen niedrigerer Ordnung zur Abgabe ihrer Vergleichsergebnisse durch Anlegen des von dem Inverter Z1 abgegebenensignals. The lack of an output signal is converted into an output signal by the inverter stage I 1 , thereby enabling the comparator stages of the lower order to output their comparison results by applying the output from the inverter Z 1
Ausgangssignals an die zugehörigen Eingänge der UND-Schaltungen des zweiten Paares von UND-Schaltungen vorbereitet wird. In der Vergleicherstufe der zweithöchsten Ordnung sind zu vergleichen die Binärziffer L in Flip-Flop FF2 gemäß der Dezimal-Output signal to the associated inputs of the AND circuits of the second pair of AND circuits is prepared. In the comparator stage of the second highest order, the binary digit L in flip-flop FF 2 must be compared according to the decimal
ziffer A = 2 und die Binärziffer O im Flip-Flop FF0 gemäß der Dezimalziffer B = O. Durch die geschilderte Verknüpfung der Flip-Flops mit ihrem ersten UND-Schaltungspaar erscheint auf der Ausgangsleitung der UND-Schaltung M21 ein Ausgangssignal,digit A = 2 and the binary digit O in the flip-flop FF 0 according to the decimal digit B = O. Due to the above-mentioned linking of the flip-flops with their first AND circuit pair, an output signal appears on the output line of the AND circuit M 21,
auf der Ausgangsleitung der UND-Schaltung M22 kein Ausgangssignal. Durch das gemäß Vorstehendem erzeugte Ausgangssignal des Inverters I1 sind die UND-Schaltungen // 2:J und u 24 für die Abgabe von Signalen vorbereitet. Auf diese Weise führt das Ausgangssignal der UND-Schaltung m.m zu einem Ausgangssignal an der UND-Schaltung M23 und damit zur Anzeige des Ergebnisses »A > ß« an dem Ergebnisausgang A~>B. Gleichzeitig wird das Ausgangssignal der UND-Schaltung M21 über die ODER-Schaltung o2 auf den Inverter/2 gegeben, so daß am Ausgang von /., kein Signal mehr auftritt. Auf diese Weise werden die mit dem Ausgang des Inverters /., verbundenen Eingänge der zweiten UND-Schaltungspaare der Vergleicherstufen niedrigerer Ordnung, nämlich die Eingänge der UND-Schaltungen M33, M34, M43 und M44, für die Abgabe von Ausgangssignalen gesperrt. Die Vergleichsergebnisse der Vergleicherstufen mit FF1 und FF1 sowie FF4 und FFH gelangen auf diese Weise nicht zur Aussage. Somit gibt das Vergleichsergebnis in der Vergleicherstufe aus FF9 und FFe das Ergebnis des Vergleichs der beiden "Dezimalziffern A = 2 und B = O an, nämlich »A >ß«.on the output line of the AND circuit M 22 no output signal. The AND circuits // 2: J and u 24 are prepared for the output of signals by the output signal of the inverter I 1 generated as described above. In this way, the output signal of the AND circuit m. M leads to an output signal at the AND circuit M 23 and thus to the display of the result “A > β” at the result output A ~> B. At the same time, the output signal of the AND circuit M 21 is passed through the OR circuit o 2 to the inverter / 2 , so that no more signal occurs at the output of /. In this way, the inputs of the second AND circuit pairs of the comparator stages of the lower order, namely the inputs of the AND circuits M 33 , M 34 , M 43 and M 44 , connected to the output of the inverter /., Are blocked for outputting output signals . The comparison results of the comparator stages with FF 1 and FF 1 as well as FF 4 and FF H are not conclusive in this way. Thus, the comparison result in the comparator stage from FF 9 and FFe indicates the result of the comparison of the two "decimal digits A = 2 and B = O , namely " A > ß ".
Es ist aus obigem zu erkennen, daß allgemein jeweils von allen Binärstellen, die das Ergebnis der Ungleichheit ihrer Binärziffern liefern, diejenige mit der höchsten Ordnung zur Darstellung des Vergleichsergebnisses der verglichenen Dezimalziffern herangezogen wird.It can be seen from the above that in general each of all binary digits is the result of the inequality of their binary digits, the one with the highest order is used to represent the comparison result of the compared decimal digits will.
Mit der in Fig. 1 dargestellten und oben beschriebenen Vergleichsschaltung gemäß der Erfindung wird ein Vergleich von zwei Dezimalziffern vorgenommen. Um diese Schaltungsanordnung zum Vergleich mehrstelliger Dezimalzahlen verwendbar zu machen, wobei die einzelnen Dezimalziffern in steigender Ordnung in Serie angeliefert werden, wird die Vergleichsschaltung nach Fig. 1 mit einer Vergleichsschaltung zum Vergleich von in Serie dargestellten Binärziffern nach Fig. 2 verbunden.With that shown in Fig. 1 and described above Comparison circuit according to the invention, a comparison of two decimal digits is made. In order to make this circuit arrangement usable for comparing multi-digit decimal numbers, wherein the individual decimal digits are supplied in increasing order in series, the comparison circuit 1 with a comparison circuit for comparing binary digits shown in series Fig. 2 connected.
Dazu werden die Klemmen A >B und A<iB des Paralielvergleichers als Zwischenergebnisausgänge verwendet und an die in gleicher Weise bezeichneten Eingangsklemmen des Serienvergleichers gemäß Fig. 2 angeschlossen. Zur Verhinderung der Wirkung von Siörsignalen ist es zweckmäßig, zwischen den Schaltungen Fig. I und Fig. 2 UND-Schaltungen einzufügen, deren zweite Eingänge ähnlich den später beschriebenen UND-Schaltungen H51 und H52 in Fig. 2 mit einem Ausblendtakt beaufschlagt werden. Zur Vereinfachung der Zeichnung wurde diese bekannte Anordnung nicht dargestellt. Auf diese Weise wird dai Ergebnis des Vergleichs zweier Dezimalziffern der Parallelvergleichsschaltung in bistabilen Schaltgliedern, beispielsweise in Flip-Flops FFn und FF10, eingestellt. Entsprechend den weiter oben beschriebenen Flip-Flops FF1 bis FF8 stellt die obere Ausgangsleitung der Flip-Flops FFn und FF10 jeweils den Normalausgang, die untere Ausgangsleitung den Komplementausgang dar. Wie dort beschrieben, wird durch die Schraffur der Teilflächen von FF9 und FFw der Schaltzustand der Flip-Flops angegeben, Schraffur der oberen Teilfläche entspricht der Information »0«, Schraffur der unteren Teilfläche der Information »L«.For this purpose, the terminals A > B and A <iB of the parallel comparator are used as intermediate result outputs and are connected to the input terminals of the series comparator according to FIG. 2, which are designated in the same way. In order to prevent the effect of Siörsignalen it is useful between the circuits Fig. I and Fig. Insert 2 AND gates, the second inputs of the later-described AND circuits H 51 and H are acted upon 52 in Fig. 2 with a Ausblendtakt similar. To simplify the drawing, this known arrangement has not been shown. In this way, the result of the comparison of two decimal digits of the parallel comparison circuit in bistable switching elements, for example in flip-flops FF n and FF 10 , is set. Corresponding to the flip-flops FF 1 to FF 8 described above, the upper output line of the flip-flops FF n and FF 10 represents the normal output, the lower output line represents the complement output. As described there, the hatching of the partial areas of FF 9 and FF w indicates the switching status of the flip-flops, hatching on the upper sub-area corresponds to information “0”, hatching on the lower sub-area corresponds to information “L”.
Ein Impuls an den EingangsklemmenA*>B und A <i B schaltet also jeweils den entsprechenden Flip-Flop auf seine Stellung »L« um, es erscheint ein Ausgangssignal auf dem entsprechenden Normalausgang. Zur Rückstellung der Flip-Flops nach erfolgter Vergleichsoperation dient ein Signal an der Klemme R.„ die mit den oberen Eingängen von FF9 und FF10 verbunden ist. Wie Fig. 2 zeigt, sind der Normalausgang von FF9 und der Komplementausgang von FFn, mit den Eingängen einer UND-Schaltung M51, der Normalausgang von FF1n und der Komplementausgang von FF,, mit den Eingängen einer UND-Schaltung H5, verbunden. Zur Vermeidung von Fehlanzeigen, beispielsweise durch Störimpulse, wird ein Prüftaktsignal von Klemme P an dritte Eingänge der UND-Schaltungen M51 und «v> gelegt. Der Ausgang der UND-Schaltung M,j ist über eine ODER-Schaltung o,, mit dem linken Eingang eines bistabilen Schaltgliedes FF12, beispielsweise eines Flip-Flops, der Ausgang der UND-Schaltung H5, mit dem reclv ten Eingang von FF, 2 verbunden. Ferner sind die Ausgänge beider UND-Schaltungen M51 und M52 über eine ODER-Schaltung o;< zusammengefaßt und mit dem rechten Eingang eines bistabilen Schaltgliedes FF11, beispielsweise eines Flip-Flops, verbunden.A pulse at the input terminals A *> B and A <i B switches the corresponding flip-flop to its "L" position, and an output signal appears on the corresponding normal output. A signal at terminal R, which is connected to the upper inputs of FF 9 and FF 10 , is used to reset the flip-flops after the comparison operation has taken place. As FIG. 2 shows, the normal output of FF 9 and the complement output of FF n , with the inputs of an AND circuit M 51 , the normal output of FF 1n and the complement output of FF, with the inputs of an AND circuit H 5 , tied together. To avoid false displays, for example due to interference pulses, a test clock signal from terminal P is applied to third inputs of the AND circuits M 51 and « v> . The output of the AND circuit M, j is via an OR circuit o ,, with the left input of a bistable switching element FF 12 , for example a flip-flop, the output of the AND circuit H 5 , with the reclv th input of FF , 2 connected. Furthermore, the outputs of both AND circuits M 51 and M 52 are combined via an OR circuit o ; < and connected to the right input of a bistable switching element FF 11 , for example a flip-flop.
Die Flip-Flops FF11 und FFvi sind bezüglich ihrer Schaltstellung und Ausgänge entsprechend der Beschreibung von FF1 bis FF10 aufgebaut. Der linke Eingang beider Flip-Flops FFV und FF12 ist an eine Klemme S angeschlossen, auf die ein Startimpuls gegeben wird. Der rechte Ausgang von FFn führt zu einem Ergebnisausgang A = B', der linke Ausgang von FF1, zu einem Ergebnisausgang A <£?'. Der linke Ausgang von FF1 , und der rechte Ausgang von FFVy sind mit den Eingängen einer UND-Schaltung u,.n verbunden, deren Ausgang zu einem Ergebnisausgang A >- B' führt.The flip-flops FF 11 and FF vi are constructed according to the description of FF 1 to FF 10 with regard to their switching position and outputs. The left input of both flip-flops FF V and FF 12 is connected to a terminal S to which a start pulse is given. The right output of FF n leads to a result output A = B ', the left output of FF 1 to a result output A <£?'. The left output of FF 1 and the right output of FF V y are connected to the inputs of an AND circuit u ,. n connected, the output of which leads to a result output A > - B ' .
Die Wirkungsweise der Schaltung nach Fig. 2 in Verbindung mit der Vergleichsschaltung der Fig. 1 möge an Hand eines Zahlenbeispiels beschrieben werden. Zu vergleichen seien die Dezimalzahlen A = 533 und B = 443. Wie in elektronischen datenverarbeitenden Anlagen üblich, werden die Dezimalzahlen Ziffer für Ziffer in steigender Ordnung verarbeitet, die Ziffern werden in dem gewählten Ausführungsbeispiel, wie oben bereits beschrieben, in parallelen Tetraden gemäß dem Dreiexzeßschlüssel dargestellt (also serienparallel in steigender Ordnung). Zunächst schaltet ein Startimpuls an Klemme S die Flip-Flops FF11 und FF12 in die gezeichnete Stellung. Als ursprüngliches Ergebnissignal erscheint auf Grund der Schaltstellung von FFn das Ergebnissignal ίο »A = ß« am Ausgang A = B'. FF9 und FF10 befinden sich durch den letzten an R2 auftretenden Rückstellimpuls ebenfalls in der gezeichneten Lage.'The mode of operation of the circuit according to FIG. 2 in connection with the comparison circuit of FIG. 1 will be described using a numerical example. The decimal numbers A = 533 and B = 443 are to be compared.As is customary in electronic data processing systems, the decimal numbers are processed digit by digit in increasing order; shown (i.e. parallel to series in increasing order). First, a start pulse at terminal S switches the flip-flops FF 11 and FF 12 into the position shown. The result signal ίο »A = ß« appears at output A = B ' as the original result signal due to the switch position of FF n. FF 9 and FF 10 are also in the position shown due to the last reset pulse occurring at R 2.
Die EinerstelleThe ones place
Zu vergleichen sind zwei Ziffern 3. An den Ergebnisausgängen A > B und A < B in Fig. 1 und an den entsprechenden Eingangsklemmen in Fig. 2 erscheint kein Ausgangs- bzw. Eingangssignal, die Schaltung verharrt in der gezeichneten Lage, das Ergebnis bleibt »/4 = ß« an A = B'. Compare two digits 3. At the result outputs A > B and A < B in Fig. 1 and at the corresponding input terminals in Fig. 2, no output or input signal appears, the circuit remains in the position shown, the result remains » / 4 = ß «at A = B '.
Die ZehnerstelleThe tens digit
Zu vergleichen ist aus Zahl A die Ziffer 3 mit der Ziffer 4 aus Zahl B. Als Ergebnis des oben beschriebenen Vergleichs in der Parallelvergleichsschaltung Fig. 1 ergibt sich ein Ergebnissignal »AKB« am Ergebnisausgang AKB, das an der entsprechenden Eingangsklemme in Fig. 2 erscheint. Flip-Flop FF10 wird aus der gezeichneten in seine zweite, die »L«- Stellung umgeschaltet. FF9 behält seine Stellung bei. Auf diese Weise treten an den zugehörigen Eingängen der UND-Schaltung H52 Signale auf, diese UND-Schaltung gibt zur Zeit "des Prüftraktes an Klemme P ein Ausgangssignal ab. Dieses Signal schaltet über die ODER-Schaltung os den Flip-Flop FFn aus ier gezeichneten in seine zweite stabile Lage, so daß an A = B' kein Signal mehr auftritt. Gleichzeitig erscheint das Ausgangssignal von M53 am rechten Ein-To compare the number is from number A 3 by the numeral 4 in number B. As a result of the comparison described above, in the parallel comparison circuit Fig. 1 gives a result signal "AKB" in the result output AKB that appears at the corresponding input terminal in Fig. 2 . Flip-flop FF 10 is switched from the one shown to its second, the "L" position. FF 9 retains its position. In this way, signals appear at the associated inputs of the AND circuit H 52 , this AND circuit emits an output signal at terminal P at the time of the test tract. This signal switches the flip-flop FF n via the OR circuit o s from ier drawn into its second stable position, so that no more signal occurs at A = B ' . At the same time, the output signal from M 53 appears at the right input
gang von FF12. Flip-Flop FF12 wird aus der gezeichneten in seine zweite stabile Stellung umgeschaltet, wodurch einmal die UND-Schaltung um durch das Fehlen des Ausgangssignals am rechten Ausgang von FF19 gesperrt, zum anderen ein Ergebnissignal an den Ergebnisausgang A <C B' abgegeben wird.gang from FF 12 . Flip-flop FF 12 is switched from the drawn to its second stable position, whereby the AND circuit u m is blocked by the lack of the output signal at the right output of FF 19 , and a result signal is output at the result output A <C B ' will.
Die letzte und höchste DezimalstelleThe last and highest decimal place
Wie vor jedem Vergleichsvorgang werden die Flip-Flops FFy und FF10 in die gezeichnete Lage zurückgestellt. Zu vergleichen ist aus Zahl A die Ziffer 5 mit der Ziffer 4 aus Zahl B. Als Ergebnis des Ziffernvergleichs in Fig. 1 erscheint ein Ergebnissignal am Ergebnisausgang A^>B und ein entsprechendes Eingangssignal am Flip-Flop FF9. Letzterer wird aus der gezeichneten in seine zweite stabile Stellung umgeschaltet, FF10 verharrt in der gezeichneten Stellung. Infolgedessen erscheint an den zugehörigen Eingängen der UND-Schaltung M51 ein Signal, beim Auftreten des Prüftaktes an Klemme P gibt daher M51 ein Ausgangssignal ab. Am Ergebnisausgang A—B' erscheint kein Signal mehr, jedoch gibt der linke Ausgang von FF11 ein Signal auf einen Eingang der UND-Schaltung H60. Gleichzeitig gelangt das Ausgangssignal von U51 über die ODER-Schaltung o9 auf den linken EingangAs before each comparison process, the flip-flops FFy and FF 10 are reset to the position shown. The number 5 from number A is to be compared with the number 4 from number B. As a result of the number comparison in FIG. 1, a result signal appears at the result output A ^> B and a corresponding input signal appears at the flip-flop FF 9 . The latter is switched from the drawn to its second stable position, FF 10 remains in the drawn position. As a result, a signal appears at the associated inputs of the AND circuit M 51 ; when the test pulse occurs at terminal P , M 51 therefore emits an output signal. There is no longer a signal at the result output A-B ' , but the left output of FF 11 sends a signal to an input of the AND circuit H 60 . At the same time, the output signal from U 51 reaches the left input via the OR circuit o 9
von FF12 und schaltet FF12 in die gezeichnete Stellung zurück. Am Ausgang A<LB' erscheint ebenfalls kein Signal mehr. Jedoch liegt jetzt an dem zweiten Ein-from FF 12 and switches FF 12 back to the position shown. There is also no longer any signal at output A <LB '. However, it is now due to the second
gang der UND-Schaltung U00 ein Signal, so daß «6U ein Ergebnissignal an dem Ergebnisausgang A ~>B' abgibt.output of the AND circuit U 00 a signal so that « 6U outputs a result signal at the result output A ~> B ' .
Nach Verarbeitung der letzten, höchsten Dezimalstelle ist an den Ergebnisausgängen A =B\ A>B' bzw. A<B' des Serienvergleichers das Endergebnis des Vergleichs der Dezimalzahlen ablesbar, beispielsweise durch eine nicht dargestellte Abfrageschaltung, die mit einem Priiftakt arbeitet, ähnlich wie die an den UND-Schaltungen H51 und M52 verwirklichte.After processing the last, highest decimal place, the final result of the comparison of the decimal numbers can be read at the result outputs A = B \ A> B ' or A <B' of the series comparator, for example by a query circuit, not shown, which works with a test cycle, similar to realized on the AND circuits H 51 and M 52.
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Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (1)
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EP0214313B1 (en) * | 1984-08-22 | 1993-03-10 | Hitachi, Ltd. | Method and apparatus for data merging/sorting |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1961-03-22 GB GB1043861A patent/GB970726A/en not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2885655A (en) * | 1954-04-09 | 1959-05-05 | Underwood Corp | Binary relative magnitude comparator |
US2889534A (en) * | 1954-06-11 | 1959-06-02 | Underwood Corp | Binary serial comparator |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1235040B (en) * | 1964-06-10 | 1967-02-23 | Rochar Electronique | Numerical comparator or comparator |
Also Published As
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CH384253A (en) | 1964-11-15 |
GB970726A (en) | 1964-09-23 |
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