DE1142921B - Synchronization circuit for multi-channel pulse code modulation - Google Patents

Description

Synchronisierschaltung bei Mehrkanal-Pulscodemodulation Die Erfindung bezieht sich auf eine Synchronisierschaltung für die Empfangsstation eines Mehrkanal-Zeitselektionssystems mit Pulscodemodulation mit jeweils geschlossen hintereinander erfolgender Obertragung der Elemente der Codegruppen und mit einer bestimmten Codegruppe als Synchronisiersignal, bei der die empfangenen Codeimpulsfolgen dem Decoder unmittelbar zugeführt werden und der Kanalverteiler auf Grund einer aus ihnen abgeleiteten Fortschaltimpulsfolge gesteuert wird und bei der ferner eine logische Schaltung vorgesehen ist, die ein Außertrittfallen auf Grund einer Prüfung der in den Synchronisierkanal eingegebenen Codegruppe auf Identität mit der Synchronisier-Codegruppe feststellt und gegebenenfalls, d. h., wenn keine Identität vorliegt, ein Signal abgibt, das die Steuerung des Kanalverteilers im Sinne der Synchronisation beeinflußt.Synchronizing circuit for multichannel pulse code modulation The invention relates to a synchronization circuit for the receiving station of a multichannel time selection system with pulse code modulation, each with closed, consecutive transmission of the elements of the code groups and with a specific code group as the synchronization signal, in which the received code pulse sequences are fed directly to the decoder and the channel distributor is controlled on the basis of an incremental pulse sequence derived therefrom, and in which a logic circuit is also provided which detects a stepping out on the basis of a check of the code group entered in the synchronization channel for identity with the synchronization code group and, if necessary, d. That is, if there is no identity, it emits a signal which influences the control of the channel distributor in terms of synchronization.

Außer der Obertragung der Elemente der Codegruppen jeweils geschlossen hintereinander gibt es noch eine zweite Methode, die darin besteht, innerhalb des Zyklus für jeden bestimmten Abtastwert der Kanäle eine Verschachtelung der zu den verschiedenen Kanälen gehörigen Codeimpulse in der Weise vorzunehmen, daß hintereinander das erste Codeirnpulselement aller Kanäle, dann das zweite Element aller Kanäle usw. übertragen wird.Apart from the transmission of the elements of the code groups each closed in a row there is a second method, which is to use within the Cycle for each specific sample value of the channels an interleaving of the make code pulses belonging to different channels in such a way that one after the other the first code pulse element of all channels, then the second element of all channels etc. is transmitted.

Für beide Methoden ist es prinzipiell bereits bekannt, das Synchronisiersignal in Gestalt einer festgelegten Codegruppe aus der Reihe der gemäß dem Schema Kombinationen vorzusehen.For both methods it is already known in principle to provide the synchronization signal in the form of a fixed code group from the series of combinations according to the scheme.

Bei einer bekannten Synchronisierschaltung wird die empfangene Codeimpulsfolge dem Decoder unmittelbar zugeführt, der Kanalverteiler wird auf Grund einer aus ihr abgeleiteten Fortschaltimpulsfolge gesteuert, und es ist ferner eine logische Schaltung vorgesehen, die ein Außertrittfallen auf Grund einer Prüfung der in den Synchronisierkanal eingegebenen Codegruppe auf Identität mit der Synchronisiercodegruppe feststellt und gegebenenfalls, d. h., wenn keine Identität vorliegt, ein Signal abgibt, das die Steuerung des Kanalverteilers im Sinne der Synchronisation beeinflußt.In a known synchronization circuit, the received code pulse sequence is fed directly to the decoder, the channel distributor is controlled on the basis of an incremental pulse sequence derived from it, and a logic circuit is also provided which prevents the code group entered into the synchronization channel from being stepped out on the basis of a check for identity the synchronization code group and, if necessary, d. That is, if there is no identity, it emits a signal which influences the control of the channel distributor in terms of synchronization.

Der Erfindung liegt die Aufgabe zugrunde, eine nach dem bekannten Prinzip arbeitende Synchronisierschaltung zu schaffen, die für ein System mit der erstgenannten Methode für die Reihenfolge der Im- pulsübertragung geeignet ist, d. h. für ein System, bei dem die Elemente einer Codegruppe jeweils geschlossen hintereinander übertragen werden. Es hat sich gezeigt, daß diese Reihenfolge der Impulsüber- j tragung hinsichtlich der Fangzeiten für die Synchronisierung günstiger liegt als die andere Reihenfolge. Im übrigen soll sich die Schaltung durch einfachen Aufbau und große Betriebssicherheit bei kurzen Fangzeiten auszeichnen.The invention has for its object to provide a working according to the known principle synchronizing circuit, which is pulse transmission for a system with the first mentioned method, for the sequence of the import suitable d. H. for a system in which the elements of a code group are transmitted one after the other. It has been found that this sequence of pulse step j of fishing time for synchronization is cheaper than the other sequence with respect to transmission. In addition, the circuit should be characterized by a simple structure and high operational reliability with short fishing times.

Bei der Schaltung nach der Erfindung wird dieies Ziel dadurch erreicht, daß ein unmittelbar von der Fortschaltinipulsfolge gesteuertes Schieberegistcr mit einer der Zahl der Codeelemente gleichen Anzahl "en Stufen vorgesehen ist, daß die logische Schaltung, prüft, ob in dem durch die entsprechende Steilung des Kanalverteilers markierten Intervall des Synchronisierkanals eine mit der Synchronisier-Codegruppe identische Codegruppe im Schieberegister steht, und daß das im Falle fehlenden Synchronismus von der logischen Schaltung ausgelöste Signal den Kanalverteiler für so lange in seiner dem Synchronisierkanal zugeordneten Stellung festhält, bis im Schieberegister, das von der Fortschaltimpulsfolge ungestört weitergeschaltet wird, eine mit der Synchronisier-Codegruppe identische Codegruppe erscheint.In the circuit according to the invention, this object is achieved by that a shift register controlled directly by the incremental pulse sequence one of the number of code elements equal number "en stages is provided that the logic circuit, checks whether in the by the appropriate division of the channel distributor marked interval of the synchronization channel with the synchronization code group identical code group is in the shift register, and that in the case of a lack of synchronism signal triggered by the logic circuit in the channel distributor for so long holds its position assigned to the synchronization channel until in the shift register, that is switched on undisturbed by the incremental pulse sequence, one with the Synchronization code group identical code group appears.

Die logische Schaltung enthält eine Erkennungsschaltung, die feststellt. ob sich im Decoder-Schieberegister eine mit der Synchronisier-Codegruppe identische Codegruppe befindet und in diesem Fall einen Erkennungsimpuls abgibt, ferner eine erste und eine zweite Koinzidenzschaltung, an deren erste Eingänge die Ausgangsspannung der Erkennungsschaltung ge- legt ist, während deren zweiten Eingängen diejenigen Impulse der Fortschaltimpulsfolge nach dem Koinzidenzprinzip zugeführt werden, die während der Zeit auftreten, in der der Kanalverteiler auf dem Synchronisierkanal steht (im Falle des Synchronismus also nur die mit den Verteilerimpulsen für den Synchronisierkanat koinzidierenden Impulse), und die beide nur dann einen Ausgangsimpuls liefern können, wenn an ihnen einer der zuletzt genannten Impulse anliegt. Dabei sind die Koinzidenzschaltungen -so eingerichtet, daß die erste nur dann einen Ausgangsimpuls abgibt, wenn außerdem ein Erkennungsimpuls an ihr liegt, und die zweite nur dann. wenn dies nicht der Fall ist oder, anders ausgedrückt, wenn das inverse Impulskriterium an ihr anliegt. Schließlich enthält die logische Schaltung eine bistabile Kippschaltung, deren Eingänge je am Ausgang einer der Koinzidenzschaltungen liegen. Diese Kippschaltung wird von Ausgangsimpulsen der ersten Koinzidenzschaltung in ihren einen Zustand gebracht und in diesem gehalten. In diesem Zustand, der der normale Zustand des synchronen Betriebs ist, gibt sie keine Ausgangsspannung ab und beeinflußt mithin den Kanalverteilerrhythmus nicht. Von Ausgangsimpulsen der zweiten Koinzidenzschaltung wird sie dagegen in ihren anderen Zustand gebracht und in diesem gehalten. Während dieses Zustandes erzeugt sie am Ausgang jenes Signal, das den Kanalvvrteiler anhält und auf dem Synchronisierkanal stehenbleiben läßt, bis wieder ein Ausgangsimpuls von der ersten Koinzidenzschaltung eintrifft.The logic circuit includes a detection circuit that detects. whether there is a code group identical to the synchronization code group in the decoder shift register and in this case emits a recognition pulse, furthermore a first and a second coincidence circuit, at whose first inputs the output voltage of the recognition circuit is applied, while the second inputs are those pulses are fed to the incremental pulse train according to the coincidence principle, which occur during the time in which the channel distributor is on the synchronization channel (in the case of synchronism only the pulses that coincide with the distributor pulses for the synchronization channel), and both of which can only deliver an output pulse, if one of the last-mentioned impulses is applied to them. The coincidence circuits are set up in such a way that the first only emits an output pulse when it also has a detection pulse, and the second only then. if this is not the case or, in other words, if the inverse impulse criterion is applied to it. Finally, the logic circuit contains a bistable multivibrator whose inputs are each at the output of one of the coincidence circuits. This flip-flop is brought into its one state by output pulses of the first coincidence circuit and held in this state. In this state, which is the normal state of synchronous operation, it does not emit any output voltage and therefore does not influence the channel distribution rhythm. By contrast, it is brought into its other state by output pulses from the second coincidence circuit and held in this state. During this state, it generates that signal at the output which stops the channel distributor and stops it on the synchronization channel until an output pulse from the first coincidence circuit arrives again.

Ein Ausführungsbeispiel der Erfindung soll nun an Hand der Zeichnung näher erläutert werden.An embodiment of the invention will now be based on the drawing are explained in more detail.

Fig. 1 zeigt als Blockschaltbild die interessierenden Teile der Empfangsstation eines Mehrkanal-Zeitselektrionssysterns mit Pulscodcrnodulation mit einer Synchronisieranordnung nach der Erfindung-, Fig. 2 ist ein Impulsdiagramm zur Erläuterung der Wirkungsweise der Synchronisierschaltung nach Fig. 1, und Fig. 3 gibt einen Schaltungsteil der Fig. 1 im einzelnen wieder.Fig. 1 shows a block diagram of the interesting parts of the receiving station of a multi-channel Zeitselektrionssysterns with Pulscodcrnodulation with a synchronizer of the Erfindung-, Fig. 2 is a timing chart for explaining the operation of the synchronizing circuit according to Fig. 1 and Fig. 3 is a circuit portion of the Fig. 1 again in detail.

Das Mehrkanafsystem, für das in Fig. 1 Teile der Empfangsstation mit der Synchroilisierschaltung schematisch wiedergegeben sind, arbeitet mit k Kanälen. Es sei ein binärer Code mit m # 6 Elementen bzw. Schritten vorgesehen. Der Umlauf für einen Tastwert enthält also m - k Schritte. Der k-te Kanal sei der Synchronisierkanal, in dem die Synchronisierkombination übertragen wird. Beim beschriebenen Beispiel ist die Synchronisierkombination eine Codegruppe mit sechs Elementen, so daß sie gerade einen Kanal ausfüllt. Dies ist jedoch kein notwendiges Merkmal. Der k-te Kanal kann neben einer Synchronisierkombination mit n Schritten noch einen Sprachkanal mit m-n Schritten enthalten. Die Schrittezahl n der Synchronisierkombin-ation kann aber auch größer als m sein. In diesem Falle kann der (k-1)-te Kanal nur noch teilweise als Sprachkanal ausgenutzt werden, denn für ihn verbleiben nur 2m-n Schritte.The multi-channel system, for which parts of the receiving station with the synchronization circuit are shown schematically in FIG. 1 , operates with k channels. A binary code with m # 6 elements or steps is provided. The cycle for a sample value thus contains m - k steps. Let the k-th channel be the synchronization channel in which the synchronization combination is transmitted. In the example described, the synchronization combination is a code group with six elements, so that it just fills a channel. However, this is not a necessary feature. In addition to a synchronization combination with n steps, the kth channel can also contain a voice channel with mn steps. The number of steps n of the synchronization combination can, however, also be greater than m. In this case, the (k-1) th channel can only be partially used as a voice channel, because only 2m-n steps remain for it.

Der PCM-Surnmenkanal stehe an der entsprechend bezeichneten Klemme. Er wird unmittelbar einem zum Decoder gehörigen Schieberegister Sh zugeführt. das mit einer der Elernentenzahl entsprechenden Anzahl von Einzelspeichern, also sechs, ausgerüstet ist. Ferner synchronisiert die ankommende PCM-Impulsfolge einen Taktgenerator SG1 auf die doppelte Schrittfolgefrequenz. Die Ausgangsimpulsfolge von i SGI wird dem Register Sh als Fortschaltimpulsfolge zugeführt. Mit jeder ansteigenden Impulsflanke der Fortschaltimpulsfolge wird das Register um einen Speicher weitergeschaltet.The PCM summation channel is at the correspondingly designated terminal. It is fed directly to a shift register Sh belonging to the decoder. the with a number of individual memories corresponding to the number of members, i.e. six, is equipped. The incoming PCM pulse train also synchronizes a clock generator SG1 to double the step rate. The output pulse train from i SGI becomes supplied to the register Sh as an incremental pulse sequence. With every rising pulse edge The register is advanced by one memory after the incremental pulse sequence.

In Fig. 2a ist diese Fortschaftimpulsfolge im Diagramm wiedergegeben.This continuation pulse sequence is shown in the diagram in FIG. 2a.

Diese Fortschaltimpulsfolge wird ferner einem Frequenzteiler TG2 zugeführt, der sie auf die Frequ,-nz der Codeimpulsgruppenfolge herunterteilt. Das ist. anders ausgedrückt, die n-fit der Kanalzahl multipiizierte Abtastfrequenz. Bei dem vorgesehenen Code mit sechs Elementen handelt es sich also um eine Teilung durch 6. Die vom Teiler TG2 abgegebene Impulsfolge ist in Fig. 2b wiedergegeben. Sie kann als Kanalverteiler- oder kürzer Verteilerimpulsfolge bezeichnet werden und dient zur Steuerung eines beispielshalber als Rin-Zähler ausgebildeten Kanalverteilers V, der zyklisch im Rhythmus der Codegruppenfolgen Kanalschalter S 1 bis S(k - 1) betätigt.This incremental pulse sequence is also fed to a frequency divider TG2, which divides it down to the frequency of the code pulse group sequence. That is. in other words, the sampling frequency multiplied by the n-fit of the channel number. The code provided with six elements is therefore a division by 6. The pulse sequence emitted by the divider TG2 is shown in FIG. 2b . It can be referred to as a channel distributor or shorter distributor pulse train and is used to control a channel distributor V, designed as a Rin counter for example, which operates channel switches S 1 to S (k - 1) cyclically in the rhythm of the code group sequences.

Die Bauteile, die der logischen Schaltung LS zuzurechnen sind, sind in der Figur von einem strichpunktierten Rechteck umgeben.The components that can be assigned to the logic circuit LS are surrounded in the figure by a dot-dash rectangle.

KG3 ist eine Dreifach-Koinzidenzschaltung, die also nur beim gleichzeitigen Eintreffen von Impulsen bzw. Spannungen an ihren dtei Eingängen einen Ausgangsimpuls abgibt. Der Dreifach-Koinzidenzschaltung wird vorn Taktgenerator SGI her die Fortschaltimpulsfolge zugeführt, vom Teiler TG2 her im Normalfalle die Verteilerimpulsfolge und von dem dem Synchronisierkanal zugeordneten Glied k des Verteilers V her normalerweise der Betätigungs- oder Verteilerimpuls für den Synchronisierkanal bzw. ein aus diesem abgeleiteter Impuls. Die von der Dreifach-Koinzidenzschaltung KG3 abgegebene Impulsfolge ist in Fig. 2c gezeigt.KG3 is a triple coincidence circuit that only emits an output pulse when pulses or voltages arrive at its two inputs. The triple coincidence circuit is supplied with the incremental pulse sequence from the clock generator SGI, the distributor pulse sequence from the divider TG2 in the normal case and from the element k of the distributor V assigned to the synchronization channel normally the actuation or distributor pulse for the synchronization channel or a pulse derived from it. The pulse train emitted by the triple coincidence circuit KG3 is shown in FIG. 2c.

Von den Einzelspeichern des Schieberegisters Sh führen Verbindungen zu den Einzelspeichern entsprechender Zahl eines Digitalspeichers Sp, die so ausgebildet sind, daß sie die in den Einzelspeichern des Registers Sh stehenden binären Informationen nur übernehmen können, wenn sie, parallel zugeführt, einen weiteren Impuls erhalten. Dieser weitere Impuls ist der aus dem Teiler TG2 kommende Verteilerimpuls, auf dessen ansteigende Flanke hin die übernahrne der Information aus dem Schiebereeister Sli in die Einzelspeicher des Digitalspeichers erfolgt. Die Obernahme erfolgt parallel, sobald die seihs Impulselemente einer Codegruppe im Schieberegister Sh eingespeichert sind. Die Bildung des Analogwertes erfolgt in einer den Einzelspeichern des Digitalspeichers nachgeordneten Kombination von Bewertungswiderständen R. Der am Ausgangswiderstand R' entstehende Analogwert wird vom jeweiligen, vom Verteiler V betätigten Kamalschalter S abgefragt.Connections lead from the individual memories of the shift register Sh to the individual memories of a corresponding number of a digital memory Sp, which are designed so that they can only accept the binary information in the individual memories of the register Sh when they receive a further pulse, fed in parallel. This further pulse is the distributor pulse coming from the divider TG2, on the rising edge of which the information is transferred from the shift register Sli to the individual memories of the digital memory. The transfer takes place in parallel as soon as all of the pulse elements of a code group are stored in the shift register Sh. The formation of the analog values are in a retail store of the digital memory subordinate combination of rating resistors R. The 'resulting in the output resistance R analog value is retrieved from the respective, actuated by distributor V Kamalschalter S.

Auch die Synchronisier-Codegruppe würde nach den bisherigen Angaben vom Schieberegister in den Digitalspeicher Sp übertragen werden, und zwar auf Grund des Verteilerimpulses für den Synchronisierkanal. Dadurch würde am Ausgangswiderstand R' eine Gleichspannung entstehen, was vermieden werden muß.The synchronization code group would also be based on the previous information are transferred from the shift register to the digital memory Sp due to of the distributor pulse for the synchronization channel. This would result in the output resistance R 'a DC voltage arise, which must be avoided.

Zu diesem Zweck liegt in der Zuführungsleitung der Verteilerimpulse zum Digitalspeicher Sp eine normalerweise geöffnete Torschaltun2 T, deren zweitem Eingang eine für die Betätigungsdauer des Synchronisierkanals gebildete Spannung als Sperrspannung zugeführt wird. Im Normalfalle handelt es sich also um einen mit dem Verteilerimpuls für den Synchronisierkanall koinzidierenden Impuls. Mithin unterbleibt für die Dauer der Betätigung des Synehronisierkanals die Umspeicherung in den Digitalspeicher Sp, insbesondere auch im normalen Betriebszustand der Synchronisation.For this purpose, the distributor impulses are located in the feed line to the digital memory Sp a normally open Torschaltun2 T, the second Input a voltage generated for the duration of the activation of the synchronization channel is supplied as reverse voltage. Normally it is therefore one with the distribution pulse for the synchronizing channel coincident pulse. So it does not take place the transfer to the digital memory for the duration of the activation of the synchronization channel Sp, especially in the normal operating state of the synchronization.

Das Kernstück der logischen Schaltung LS ist eine Erkennungsschaltung -E. Es kann sich hierbei um eine gewöhnüche UND-Schaltung handeln. Sie prüft, ob im Schieberegister Sh die Synchronisierkombination steht oder nicht. Im Normalfalle des Synchronismus steht im Schieberegister im dem Syrichronisierkanal zugeordneten Zeitintervall in jedem Einzelspeicher ein Schritt der Synchronisierkombination. Von jedem solchen Speicher, der ein Flip-Flop sein kann, führt eine Verbindung zum entsprechenden der sechs Eingänge der Erkennungsschaltung. Durch die Anordnung der Verbindungspfeile in der Figur aks oder rechts am Flip-Flop-Kästchen des Schieberegisters soll symbolisiert sein, daß der Abgriff am linken oder rechten Ausgang des betreffenden Flip-Flops erfolgt, und zwar je nachdem, ob der diesem Flip-Flop zugeordnete Synchronisierschritt »Impuls« oder »kein Impuls« bedeutet. Die Erkennungsschaltung E kann also auf jede beliebige, gewählte Synchronisierkombination eingestellt werden. Nur wenn alle sechs Schritte der Synchronisierkombination richtig im Schieberegister stehen, bildet die Erkennungsschaltung als Erkennungsimpuls einen Ausgangsirnpuls, der e genannt sei.The core of the logic circuit LS is a detection circuit -E. This can be a normal AND circuit. It checks whether the synchronization combination is in the shift register Sh or not. In the normal case of synchronism there is a step of the synchronization combination in the shift register in the time interval assigned to the synchronization channel in each individual memory. From each such memory, which can be a flip-flop, a connection leads to the corresponding one of the six inputs of the detection circuit. The arrangement of the connecting arrows in the figure aks or right on the flip-flop box of the shift register is intended to symbolize that the tap is made at the left or right output of the relevant flip-flop, depending on whether the flip-flop assigned to this Synchronization step means "impulse" or "no impulse". The detection circuit E can therefore be set to any selected synchronization combination. Only when all six steps of the synchronizing combination are correct in the shift register does the detection circuit form an output impulse as a detection pulse, which is called e.

Am Ausgang der Erkennungsschaltung liegen die ersten Eingänge einer ersten und einer zweiten Koinzidenzschaltung K 1 bzw. K 2. Die zweiten Eingänge dieser Koinzidenzschaltungen liegen am Ausgang der Dreifach-Koinzidenzschaltung KG3. deren gegebenenfalls vorhandene Ausgangsspannung, welcher Natur sie auch sei, zu Erläuterungszwecken mit c bezeichnet sei, da es sich im Normalfalle um die Impulse der Zeile c der Fig. 2 handelt. Beide Koinzidenzschaltungen Kl und K2 sind so eingerichtet, daß sie eine Ausgangsspannung grundsätzlich nur dann abgeben können, wenn an ihren zweiten Eingängen die Spannung c- steht. Dabei gibt die Koinzidenzschaltun2 Kl nur dann einen Impuls ab, wenn gleichzeitig ein Ausgangsimpuls der Erkennungsschaltung E, also ein Erkennungsimpuls e anliegt, während die Koinzidenzschaltung K2 nur dann einen Ausgangsimputs abgibt, wenn dies gleichzeitig mit dem Vorhandenwin der Spannung c nicht der Fall ist; oder, anders ausgedrückt, wenn das zum Impulskriterium e inverse Impulskriterium e- anliegt. Die Ausgänge der beiden Koinzidenzschaltungen K 1 und K2 liegen am linken und rechten Eingang einer bistabilen Kippschaltung FF. Diese ist so eingerichtet, daß sie durch einen Ausgangsimpuls von K 1 in ihren ersten Zustand gebracht und durch weitere Aus, gangsimpulse von K 1 in diesem Zustand gehalten wird, während sie durch Ausgangsimpulse von K2 in ihren zweiten Zustand gebracht bzw. in diesem gehalten wird.The first inputs of a first and a second coincidence circuit K 1 and K 2 are located at the output of the detection circuit. The second inputs of these coincidence circuits are located at the output of the triple coincidence circuit KG3. The output voltage of which, whatever its nature, may be present, is denoted by c for explanatory purposes, since in the normal case it is the pulses of line c in FIG. 2. Both coincidence circuits K1 and K2 are set up in such a way that they can only deliver an output voltage when the voltage c- is at their second inputs. The coincidence circuit K1 only emits a pulse when an output pulse from the recognition circuit E, i.e. a recognition pulse e, is present at the same time, while the coincidence circuit K2 only emits an output if this is not the case at the same time as the voltage c is present; Or, in other words, when the impulse criterion e- inverse to the impulse criterion e is applied. The outputs of the two coincidence circuits K 1 and K2 are at the left and right inputs of a bistable multivibrator FF. This is set up so that it is brought into its first state by an output pulse from K 1 and is held in this state by further output pulses from K 1 , while it is brought into its second state or held in this by output pulses from K2 .

In ihrem ersten Zustand Lyibt die bistabile Kippschaltung FF keine Ausgangsspannung ab. in ihrem zweiten Zustand dagegen erzeugt sie für dessen Dauer einen Ausgangsimpuls. der das Kriterium dafür ist, daß die gesamte Anordnung außer Tritt gefallen ist und damit also jenes Signal ist, das die Steuerung des Kanalverteilers im Sinne der Wiedererlangung der Synchronisation beeinflußt.In its first state, the flip-flop FF does not exist Output voltage. in its second state, on the other hand, it generates for its duration an output pulse. which is the criterion that the entire arrangement except Step has fallen and is therefore the signal that controls the channel distributor influenced in terms of regaining synchronization.

Oben wurde der Ausdruck »normalerweise« gebraucht. Er soll bedeuten: »im Faile vorhandenen Synchronismus«. Für diesen Fall soll nun die Wirkungsweise der Anordnung zunächst beschrieben werden.The term "normally" was used above. It should mean: "In the case of existing synchronism". In this case, the mode of action should now be the arrangement will first be described.

Unter Synchronisierung durch die ankommende PCM-Impulsfolge liefern der Taktgenerator SG 1, der Teiler TG2 und die Dreifach-Koinzidenzschaltung KG3 url!!ebtört die Fortschaltimpulsfolge (Fig. 2a), die '%,lereiierimpulsfolge (Fig. 2b) und die Folge von aus den Synchronisierkanal-Betätigungsimpulsen abgeleiteten lmpu#'sen (Fig. 2c). Die Fortschaltimpulsfolge besorgt die Weiterschaltung der Schritte im Schieberegister Siz, die Verteilerirnpulsfolge betätigt einerseits über den Verteiler V den Verteilerzyklus und sorgt ferner für die Übernahme der jeweils vollständig im Register Sh stehenden Codegruppen in den Digitalspeicher Sp.With synchronization by the incoming PCM pulse train, the clock generator SG 1, the divider TG2 and the triple coincidence circuit KG3 deliver the incremental pulse train (Fig. 2a), the '%, lereiierimpulssequence (Fig. 2b) and the sequence of off the synchronizing channel actuation pulses derived pulses (Fig. 2c). The incremental pulse sequence ensures the advancement of the steps in the shift register Siz, the distribution pulse sequence on the one hand actuates the distribution cycle via the distributor V and also ensures the transfer of the code groups completely in the register Sh to the digital memory Sp.

In jedem Betätigungsintervall des Synchronisierkanals tritt an der Dreifach-Koinzidenzschaltung KG3 die Dreifachkoinzidenz auf, so daß die Koinzidenzschaltungen K 1 und K 2 während dieses Intervalls jene Impulsspannung c erhalten, die sie befähigen, auf eine Ausgangsspannung der Erkennungsschaltung E hin anzusprechen. Im beschriebenen Falle des Synchronismus steht nun während dieses Betätigungsintervalls des Synchronisierkanals voraussetzungsgernäß im Decoder-Schieberegister Sh die Synchronisierkombination, so daß die Erkennungsschaltung E einen Ausgangsimpuls, den Erkennungsimpuls e an die ersten Eingänge der Koinzidenzschaltung Kl und K2 liefert. der ebenso voraussetzungsgernäß zeitlich mit der dort stehenden Impulsspannung c koinzidiert, so daß die Koinzidenzschaltung Kl und nur diese einen Ausgangsimpuls an die bistabile Kippschaltung FF abgibt. Wie oben festgestellt, bleibt diese KippschaItung auf Ausgangsimpulse von K 1 hin in ihrem ersten Zustand, in dem sie keine Ausgangsspannung abgibt. Dies ist ihr Zustand für den normalen Betrieb: Da sie keine Ausgangsspannung abgibt, erfolgt kein Eingriff in die Kanalverteilung, die vielmehr ungestört abläuft.The triple coincidence occurs at the triple coincidence circuit KG3 in each actuation interval of the synchronizing channel, so that the coincidence circuits K 1 and K 2 receive that pulse voltage c during this interval which enables them to respond to an output voltage of the detection circuit E. In the case of synchronism described, the synchronization combination is now available in the decoder shift register Sh during this actuation interval of the synchronization channel, so that the detection circuit E supplies an output pulse, the detection pulse e, to the first inputs of the coincidence circuit Kl and K2. which also coincides temporally with the pulse voltage c present there, so that the coincidence circuit Kl and only this emits an output pulse to the bistable multivibrator FF. As stated above, this toggle circuit remains in its first state in response to output pulses from K 1 , in which it does not emit any output voltage. This is its state for normal operation: Since it does not emit any output voltage, there is no intervention in the channel distribution, which rather runs undisturbed.

Nun soll der Fall mangelnder Synchronisation behandelt werden.The case of lack of synchronization will now be dealt with.

Dieser drückt sich darin aus, daß im Betätigungsintervall für den Synchronisierkanal an den Koinzidenzschaltungen Kl und K2 die Impulsspannung c liegt, im Schieberegister Sh aber nicht die Synchronisierkombination steht. Die Erkennungsschaltung E stellt dies fest und liefert mithin keinen Erkennungsimpuls e. Damit liegt an den ersten Eingängen der Koinzidenzschaltungen KI und K2 kein Impuls bzw. das zum Erkennungsimpuls e inverse lmpulskriterium-e. KlgibtdaraufhinkeineAusgangsspannung ab. Gleichzeitiges Vorhandensein der Spannung c und der Spannung -e ist aber das Ansprechkriterium für die Koinzidenzschaltung K2, die einen Ausgangsimpuls abgibt, den sie an die bistabile Kippschaltung FF liefert, die daraufhin in ihren zweiten Zustand kippt, in dem sie einen Ausgangsimpuls liefert. Dieser Ausgangsimpuls gelangt an den Teiler TG2 und hält diesen fest, d. h.. er läßt jenen Verteilerimpuls, der eben beendet werden müßte, andauern. Damit wird die Weiterschaltung des Verteilers V verhindert: Er bleibt auf dem Synchronisierkanal k stehen.This is expressed in the fact that the pulse voltage c is present at the coincidence circuits Kl and K2 in the actuation interval for the synchronization channel, but the synchronization combination is not in the shift register Sh. The detection circuit E detects this and therefore does not provide any detection pulse e. There is therefore no pulse at the first inputs of the coincidence circuits KI and K2, or the pulse criterion -e which is the inverse of the recognition pulse e. Thereupon Kld doesn’t provide an output voltage. Simultaneous presence of the voltage c and the voltage -e is the response criterion for the coincidence circuit K2, which emits an output pulse that it delivers to the flip-flop FF, which then flips into its second state in which it delivers an output pulse. This output pulse reaches the divider TG2 and holds it, i. h .. he lets that distributor impulse, which should just be ended, continue. This prevents the distributor V from being switched on: It remains on the synchronization channel k .

So lange der Ausgangsimpuls von TG2 andauert. tritt keine ansteigende Impulsflanke auf. Neben der Sperrung des Tores T erfolgt mithin auch aus diesem Grunde keine Obernahrne der im Schieberegister Sit stehenden Informationen in den Digitalspeicher Sp mehr.As long as the output pulse from TG2 lasts. no rising occurs Pulse edge on. In addition to the blocking of the gate T, this also takes place from this Basically, there is no overriding of the information in the shift register Sit in the Digital storage Sp more.

Vom Ausgang der bistabilen Kippschaltung FF ist gestrichelt auch noch eine Verbindung zum Glied k des Verteilers V des Synchronisierkanals eingezeichriet. über diesen Weg kann zusätzlich - nämlich für den Fall, daß irgendeine Funktionsstörung eingetreten sein sollte - der Verteiler V mit Sicherheit auf dem Synchronisierkanal festgehalten werden.From the output of the bistable multivibrator FF, a connection to the element k of the distributor V of the synchronization channel is also shown in dashed lines. In this way, in addition , in the event that any malfunction should have occurred , the distributor V can be retained with certainty on the synchronization channel.

In diesem Zustand gelangen aber nun auf den entsprechenden Leitungen an die Dreifach-Koinzidenzschaltung KG3 an Stelle der Impulsfolge nach Fig. 22b und 2c je eine Dauerspannung, so daß die Dreifach-Koinzidenzschaltung KG3 auf jeden vom Taktgenerator SGI gelieferten Fortschaltimpuls hin einen Ausgangsimpuls abgibt. Sie schaltet also jetzt die Fortschaltimpulsfolge gewissermassen einfach durch. An den Koinzidenzschaltungen Kl und K2 liegt jene Spannung c, die die eine unabdingbare Voraussetzung für ihr Ansprechen ist, nun mit jedem Fortschaltimpuls an und damit bei jedem Auftreten eines Schrittes der pulscodierten Nachricht. Dieser beschriebene Zustand bleibt so lange erhalten, bis die Erkennungsschaltung E wieder einen Erkennungsinipuls e an die Koinzidenzschaltung K 1 liefert.In this state, but now the pulse train reach the respective lines to the triple-coincidence circuit KG3 in place of FIG. 22b, and 2c each have a continuous voltage, so that the triple coincidence circuit KG3 to each supplied by the clock generator SGI indexing pulse emits toward an output pulse. So it now simply switches through the incremental pulse sequence to a certain extent. At the coincidence circuits K1 and K2 that voltage c, which is an indispensable prerequisite for their response, is now applied with each incremental pulse and thus with each occurrence of a step of the pulse-coded message. This described state is maintained until the recognition circuit E again delivers a recognition pulse e to the coincidence circuit K 1.

Mit jeder Fortschaltung der Eingangsimpulsfolge im Schieberegister Sh erfolgt die Prüfung, ob in ihm nunmehr die Synchronisierkombination steht. Es ist zu wiederholen, daß der Kanalverteiler während des ganzen Vorganges auf dem Synchronisierkanal festgehalten wird. Im günstigsten Falle fängt sich die Synchronisation bereits wieder beim nächsten Impulsschritt, d. h. bereits bei dem Schritt, der auf je- nen folgt, bei dem die Störung festgestellt wurde. Im ungünstigsten Falle - aber unter Ausschluß des Falles, daß die Synchronisierkombination im Schieberegister Siz vorgetäuscht wird - ist die Synchronisation nach dem Kanalumlauf für einen Abtastwert wiederhergestellt.With each progression of the input pulse sequence in the shift register Sh, a check is carried out to determine whether the synchronization combination is now in it. It must be repeated that the channel distributor is kept on the synchronization channel during the entire process. In the most favorable case, the synchronization starts again with the next pulse step, i. H. already in the step that follows JE nen, in which the fault was detected. In the worst case - but excluding the case that the synchronization combination is simulated in the shift register Siz - the synchronization is restored for a sample value after the channel circulation.

Sobald im Schieberegister Sh die Synchronisierkombination steht, liefert die Erkennungsschaltung E den Erkennungsimpuls e, der die Koinzidenzschaltung KI zu einem Ausgangsimpuls veranlaßt, der wiederum die bistabile Kippschaitung FF in ihren normalen, ersten Zustand zurückwippen läßt, so daß ihre Ausgangsspannung verschwindet. Damit aber wird sowohl die eventuelle Haltespannung vom Kanal K entfernt als auch diejenige für den Teiler TG2, der nun wieder normal die Verteilerimpulsfolge (Fig. 2b) erzeugt. Auf den nächsten Verteilerimpuls der Reihe nach Fig. 2b hin bzw. bei dessen ansteigender Flanke erfolgt auch wiederum normal die Ulbernahme der im Schieberegister Sh stehenden Information in dün Digitalspeicher Sp. Der Zustand der Synchronisierung ist wieder eingetreten, und die Funktion läuft ab wie oben geschildert-Wird die Synchronisierkombination während des Zeitraumes mangelnder Synchronisierung vorgetäuscht, so ist klar, daß die logische Schaltung LS zunächst so reagieren muß, als handle es sich um die tatsächliche Synchronisierkombination. Sie läßt also zunächst, wie geschildert, scheinbar den Normalzustand eintreten und bemerkt es auch nicht, wenn nun die tatsächliche Synchronisierkombination in irgendeinem Nachrichtenkanal auftritt. Da es aber nun sehr ungewöhnlich ist, das nach der Abtastperiode, also während des nächsten Betätigungsintervalls des Synchronisierkanals, wiederum gerade eine Vortäuschung der Synchronisierkombination vorliegt, wird zu diesem Zeitpunkt der Irrtum offenbar, und die logische Schaltung meldet Störung und wird nun die Synchronisierung mit dem Auftreten der nächsten tatsächlichen Synchronisierkombination herbeiführen.As soon as the synchronization combination is in the shift register Sh, the detection circuit E delivers the detection pulse e, which causes the coincidence circuit KI to produce an output pulse which, in turn, causes the bistable flip-flop FF to rock back into its normal, first state so that its output voltage disappears. However, this removes both the possible holding voltage from the channel K and that for the divider TG2, which now again generates the distributor pulse train normally (FIG. 2b). On the next distribution pulse in the series according to FIG. 2b or on its rising edge, the information in the shift register Sh is again normally transferred to the thin digital memory Sp. The state of synchronization has re-entered, and the function proceeds as described above If the synchronization combination is simulated during the period of lack of synchronization, it is clear that the logic circuit LS must first react as if it were the actual synchronization combination. It therefore initially lets the normal state appear, as described, and does not even notice if the actual synchronization combination now occurs in any communication channel. However, since it is now very unusual that after the sampling period, i.e. during the next actuation interval of the synchronization channel, there is again a pretense of the synchronization combination, the error becomes evident at this point in time, and the logic circuit reports a fault and is now synchronizing with the Bring about the occurrence of the next actual synchronization combination.

Es sei festgestellt, daß die Vortäuschung der Synchronis,ierkomhination während des normalen synchronisierten Betriebes keine Störung verursacht. Es wird dann zwar während des Intervalls ireendeines Kanals mit Ausnahme des Synchronisierkanals ein Erkennungsimpuls e erzeugt. Dennoch ist weder die Koinzidenzschaltung KI noch die Koinzidenzschaltung K 2 - und auf diese kommt es in diesem Falle aliein an - in der Lage, einen Ausgangsimpuls zu erzeugen. In beiden Fällen fehlt nämlich die hierzu unabdingbare Voraussetzung des gleichzeitigen-Auftretens eines Impulses c, denn im synchronisierten Zustand tritt der Impuls c ja gerade ausschließlich zur Zeit des Intervalls des Synchronisierkanals auf. Die Koinzidenzschaltung K2 kann natürlich auch deshalb nicht ansprechen, weil an ihr im betrachteten Fall ebenfalls der Impuls e und nicht das inverse Impulskriterium z# steht.It should be noted that the pretense of Synchronis ierkomhination, does not interfere during normal synchronized operation. A recognition pulse e is then generated during the interval ireend of a channel with the exception of the synchronization channel. Nevertheless, neither the coincidence circuit KI nor the coincidence circuit K 2 - and this is what matters in this case - is able to generate an output pulse. In both cases the indispensable prerequisite for the simultaneous occurrence of a pulse c is missing, because in the synchronized state the pulse c occurs exclusively at the time of the interval of the synchronization channel. The coincidence circuit K2 can of course also not respond because in the case under consideration it also contains the pulse e and not the inverse pulse criterion z #.

Dagegen würde im Normalzustand der Synchronisation eine Störung in einem tatsächlichen Synchronisierkombination ein unnötiges und höchst unerwünschtes Anhalten des Kanalverteilers auslösen. Um dies zu verhindern, kann der bisher als einfache bistabile Kippschaltung interpretierte Bauteil FF der Fig. 1 in Abwandlung dieses Ausführungsbeispieles wie an sich im Prinzip bereits vorgeschlagen als beispielsweise vierstufiger (hinsichtlich der Zählfunktion eigentlich dreistufiger) Vor- und Zurückzähler mit den Stufen o, x, y, z ausgebildet sein, wie dies in der Fig. 1. gestrichelt bereits angedeutet ist. Dieser Zähler ist so eingerichtet, daß er auf Ausgangsimpulse der Koinzidenzschaltung K2 hin vorwärts zählt, auf Ausgangsimpulse von K 1 hin rückwärts.In contrast, in the normal state of synchronization, a disturbance in an actual synchronization combination would trigger an unnecessary and highly undesirable stopping of the channel distributor. In order to prevent this, the component FF of FIG. 1, previously interpreted as a simple bistable multivibrator, can be used as a modification of this exemplary embodiment, as already proposed in principle, as, for example, a four-stage (with regard to the counting function actually three-stage) up and down counter with the steps o, x , y, z, as is already indicated in dashed lines in FIG. 1. This counter is adapted to count pulses at the output of the coincidence circuit K2 through forward, to output pulses of K 1 towards backward.

Im normalen Betriebsfalle vorhandener Synchronisation steht der Zähler FF dann auf seiner Stufe o. Es bedarf nun eines dreimaligen Ausfalles des Erkennungsimpulses e, d. h. dreier Ausgangsimpulse von K2, bis der Zähler auf seine Stufe z vorwärts gezählt hat und damit erst das Signal zum Festhalten des Synchronisierkanals abgibt.In the normal operating case when there is synchronization, the counter FF is then at its level o. It now requires a three-time failure of the recognition pulse e, ie. H. three output pulses from K2 until the counter has counted up to its level z and only then emits the signal to hold the synchronization channel.

Für den Fall tatsächlich mangelnder Synchronisation bedeutet dies gewiß eine Verzögerung des Beginns des eigentlichen Wiederfangens. Insbesondere angesichts der im übrigen erzielten sehr kurzen Fangzeit ist dies aber gegenüber dem obengenannten Vorteil vertretbar. Es ist nämlich nun erreicht, daß bei im übrigen vorhandener Synchronisation Störungen in der Synchronisierkombination das Anhalten des Kanalverteilers erst in dem unwahrscheinlichen Falle auslösen. daß solche Störungen mehrfach - im Beispiel dreimal - hintereinander auftreten.In the event of an actual lack of synchronization, this certainly means a delay in the start of the actual restart. However, in particular in view of the very short fishing time achieved, this is justifiable compared to the above-mentioned advantage. This is because it has now been achieved that if the synchronization is otherwise present, disturbances in the synchronization combination will only trigger the stopping of the channel distributor in the unlikely event. that such disturbances occur several times - three times in the example - one after the other.

Fig. 3 zeigt ein Prinzipbeispiel für die Koinzidenzschaltung K2 und die Torschaltung 7'. Tr ist ein Transistor, Wl, W2, W3 sind Schaltwiderstände, und H ist die Ausgangsklemme. Ist die Spannung an der Eingangsklemme e' negativ (im beschriebenen Änwendungsfalle, weil der Erkennungsimpuls e fehlt), so wird ein vorhandenes Signal an der Eingangsklemme c' zum Ausgang H durchgeschaltet. Ist dagegen die Spannung an der Eingangsklemme e' Null oder positiv (im beschriebenen Anwendungsfalle, weil ein Erkennungsimpuls e auftritt), so ist der Transistor Tr unabhängig von Vorhandensein und Art eines Signals c gesperrt.Fig. 3 shows an example of the principle of the coincidence circuit K2 and the gate circuit 7 '. Tr is a transistor, Wl, W2, W3 are switching resistors, and H is the output terminal. If the voltage at the input terminal e 'is negative (in the described application, because the detection pulse e is missing), an existing signal at the input terminal c' is switched through to the output H. If, on the other hand, the voltage at the input terminal e 'is zero or positive (in the application described, because a detection pulse e occurs), the transistor Tr is blocked regardless of the presence and type of a signal c.

Claims (2)

PATENTANSPRÜCHE: 1. Synchronisierschaltung für die Empfangsstation eines Mehrkanal-Zeitselektionssystems mit Pulscodemodulation mit jeweils geschlossen hintereinander erfolgender Übertragung der Elemente der Codegruppen und mit einer bestimmten Codegruppe als Synchronisiersignal, bei der die empfangenen Codeimpulsfolgen dem Decoder unmittelbar zugeführt werden und der Kanalverteller auf Grund einer aus ihnen abgeleiteten Fortschaltimpulsfolge gesteuert wird und bei der ferner eine logische Schaltung vorgesehen ist, die ein Außertrittfallen auf Grund einer Prüfung der in den Synchronisierkanal eingegebenen Codegruppe auf Identität mit der Synchronisier-Codegruppe feststellt und gegebenenfalls, d. h., wenn keine Identität vorliegt, ein Signal abgibt, das die Steuerung des Kanalverteilers im Sinne der Synchronisation beeinflußt, dadurch gekennzeichnet, daß ein unmittelbar von der Fortschaltimpulsfolge gesteuertesSchieberegister(Sh) mit einerder Zahl der Codeelemente gleichen Anzahl von Stufen vorgesehen ist, daß die logische Schaltung (LS) prüft. ob in dem durch die entsprechende Stellung des Kanalverteilers (V) markierten Intervall des Synchronisierkanals (K) eine mit der Synchronisier-Codegruppe identische Codegruppe im Schieberegister (Sh) steht, und daß das im Falle fehlenden Synchronismus von der logischen Schaltung (LS) ausgelöste Signal den Kanalverteiler (V# für so lange in seiner dem Synchronisierkanal zugeordneten Stellung festhält, bis im Schieberegister (Sh), das von der Fortschaltimpulsfolge ungestört weitergeschaltet wird, eine mit der Synchronisier-Codegruppe identische Codegruppe erscheint. PATENT CLAIMS: 1. Synchronizing circuit for the receiving station of a multichannel time selection system with pulse code modulation, each with closed successive transmission of the elements of the code groups and with a specific code group as a synchronization signal, in which the received code pulse sequences are fed directly to the decoder and the channel distributor based on one of them derived incremental pulse sequence is controlled and in which a logic circuit is also provided, which detects a falling out of step on the basis of a check of the code group entered in the synchronization channel for identity with the synchronization code group and, if necessary, d. i.e., if there is no identity, it emits a signal which influences the control of the channel distributor in terms of synchronization, characterized in that a shift register (Sh) controlled directly by the incremental pulse sequence is provided with a number of stages equal to the number of code elements logic circuit (LS) checks. whether in the interval of the synchronization channel (K) marked by the corresponding position of the channel distributor (V) there is a code group identical to the synchronization code group in the shift register (Sh), and that the signal triggered by the logic circuit (LS) in the event of a lack of synchronism Holds the channel distributor (V # in its position assigned to the synchronization channel) until a code group identical to the synchronization code group appears in the shift register (Sh), which is advanced without being disturbed by the incremental pulse sequence. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Schaltung (LS) eine Erkennungsschaltung (E) enthält, die feststellt, ob sich im Schieberegister (Sh) eine mit der Svnchronisier-Codegruppe identische Codegruppe befindet und in diesem Falle einen Erkennungsimpuls abgibt, ferner eine erste (K1) und eine zweite (K2) Koinzidenzschaltung, an deren erste Eingänge die Ausgangsspannung der Erkennungsschaltung gelegt ist, während deren zweiten Eingängen diejenigen Impulse der Fort-#chaltimpulsfolge (Fig. 2a) nach dem Koinzidenzprinzip zugeführt werden, die während der Zeit auftreten, in der der Kanalverteiler (V) auf dem Synchronisierkanal (K) steht (im Falle des Synchronismus also nur die mit den Verteilerimpulsen für den Synchronisierkanal koinzidierenden Impulse), und die beide nur dann einen Ausgangsimpuls liefern können, wenn an ihnen einer der zuletzt genannten Impulse anliegt, die erste Koinzidenzschaltung (K1) jedoch nur dann, wenn außerdem ein Erkennungsimpuls anliegt, und die zweite Koinzidenzschaltung (K2) nur dann, wenn dies nicht der Fall ist (also das inverse Impulskriterium an ihr anliegt), und schließlich eine mit den Ausgängen der beiden Koinzidenzschaltungen verbundene, bistabile Kippschaltung (FF), die von Ausgangsimpulsen der ersten Koinzidenzschaltung in ihren einen Zustand gebracht und in diesem gehalten wird, welcher den Kanalverteilerrhythmus nicht beeinflußt, dagegen von Ausgangsimpulsen der zweiten Koinzidenzschaltung in ihren anderen Zustand gebracht und in diesem gehalten wird, währenddessen sie jenes Signal erzeugt, das den Kanalverteiler anhält und auf dem Synchronisierkanal stehenbleiben läßt, bis wieder ein Ausgangsimpuls von der ersten Koinzidenzschaltung eintrifft. 3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein von der empfangenen Codeimpulsfolge synchronisierter Taktgenerator (SG1) vorgesehen ist, der eine Fortschaltimpulsfolge (Fig. 2a) liefert, die die Fortschaltung der Codeimpulse im als Schieberegister (Sh) ausgebildeten Decodierspeicher mit der Frequenz der Codeimpulsschrittfolge bewirkt, ferner ein Frequenzteiler JG2), der die Fortschaltimpulsfolge auf die Kanalverteilerimpulsfolge (Fig. 2b) von der Frequenz der Codeimpuls-Gruppenfolge herunterteilt, die dem Kanalverteiler (V) zugeführt wird, und schließlich eine Dreifach-Koinzidenzschaltung (KG3), deren einem Eingang die Fortschaltimpulsfolge, deren zweitem Eingang die Verteilerimpulsfolge oder - bei mangelnder Synchronisierung - die den Synchronisierkanal festhaltende Dauerspannung und deren drittem Eingang die den Synchronisierkanal anschaltende und festhaltende Spannung - im FaHe des Synchronismus also nur aus den Verteilerimpulsen für den Synchronisierkanal abgeleitete Impulse - zugeführt werden, und deren Ausgang an den zweiten Eingängen der beiden Koinzidenzschaltungen (K1, K2) liegt. 4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das von der bistabilen Kippschaltung (FF) bei mangelndem Synchronismus erzeugte Signal dem Teiler (TG2) zugeführt wird und den von diesem soeben erzeugten Impuls auf seine eigene Länge andauern läßt und daß es gewünschtenfalls zusätzlich an die Betätigungsschaltung für den Synchronisierkanal angelegt wird, um diesen festzuhalten. 5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die einzelnen Speicher des Schieberegisters (Sh) je mit einem Einzelspeicher des Digitalspeichers (Sp) verbunden sind, daß der Ausgang des Teilers (TG2) parallel an die Eingänge der Einzelspeicher des Digitalspeichers gelegt ist, so daß die parallele Übernahme der Nachricht aus dem Schieberegister in den Digitalspeicher jeweils beim Auftreten der ansteigenden Flanken der Verteilerimpulse erfolgt, und daß dem Digitalspeicher zur Bildung der über Kanalschalter (S) abgenommenen Analogwerte Bewertungswiderstände (R) nachgeordnet sind. 6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß in der Zuführungsleitung für die Verteilerimpulse zu den Einzelspeichern des Digitalspeichers eine normalerweise geöffnete Torschaltung (T) angeordnet ist, deren zweitem Eingang zur Zeit der Betätigung des Synchronisierkanals eine Sperrspannung zugeführt wird. In Betracht gezogene Druckschriften: Deutsche Auslegeschrift Nr. 1098 056. 2. A circuit according to claim 1, characterized in that the logic circuit (LS) contains a detection circuit ( E) which determines whether there is a code group identical to the synchronization code group in the shift register (Sh) and in this case emits a detection pulse , also a first (K1) and a second (K2) coincidence circuit, to whose first inputs the output voltage of the detection circuit is applied, while the second inputs of those pulses of the continuation pulse sequence (Fig. 2a) are fed according to the coincidence principle, which during the time in which the channel distributor (V) is on the synchronizing channel (K) (in the case of synchronism only the pulses that coincide with the distributor pulses for the synchronizing channel), and both can only deliver an output pulse if one of them has one the last-mentioned pulse is applied, but the first coincidence circuit (K1) only if a detection pulse is also applied egt, and the second coincidence circuit (K2) only if this is not the case (i.e. the inverse pulse criterion is applied to it), and finally a bistable multivibrator (FF) connected to the outputs of the two coincidence circuits, which is controlled by output pulses of the first Coincidence circuit is brought into its one state and held in this state, which does not affect the channel distributor rhythm, but is brought into its other state by output pulses of the second coincidence circuit and is held in this state, during which it generates the signal that stops the channel distributor and remains on the synchronization channel leaves until an output pulse from the first coincidence circuit arrives again. 3. A circuit according to claim 1 or 2, characterized in that a clock generator (SG1) synchronized by the received code pulse train is provided, which provides an incremental pulse train (Fig. 2a) which the incrementation of the code pulses in the decoding memory designed as a shift register (Sh) the frequency of the code pulse sequence, furthermore a frequency divider JG2), which divides the incremental pulse sequence to the channel distributor pulse sequence (Fig. 2b) from the frequency of the code pulse group sequence which is fed to the channel distributor (V), and finally a triple coincidence circuit (KG3) one input of which is the incremental pulse train, the second input of the distributor pulse train or - in the case of insufficient synchronization - the continuous voltage that holds the synchronization channel and the third input of which the voltage that switches on and maintains the synchronization channel - in the case of synchronism, only derived from the distributor pulses for the synchronization channel Eitete pulses - are supplied, and the output of which is at the second inputs of the two coincidence circuits (K1, K2) . 4. A circuit according to any one of claims 1 to 3, characterized in that the signal generated by the bistable multivibrator (FF) is fed to the divider (TG2) when there is a lack of synchronism and allows the pulse just generated by this to last on its own length and that if desired, it is also applied to the actuation circuit for the synchronization channel in order to hold it in place. 5. A circuit according to claim 3, characterized in that the individual memories of the shift register (Sh) are each connected to an individual memory of the digital memory (Sp), that the output of the divider (TG2) is connected in parallel to the inputs of the individual memories of the digital memory, so that the parallel transfer of the message from the shift register to the digital memory takes place when the rising edges of the distributor pulses occur, and that the digital memory is followed by evaluation resistors (R) to form the analog values obtained via the channel switch (S). 6. A circuit according to claim 5, characterized in that a normally open gate circuit (T) is arranged in the feed line for the distributor pulses to the individual memories of the digital memory, the second input of which is supplied with a blocking voltage at the time of actuation of the synchronization channel. Documents considered: German Auslegeschrift No. 1098 056.