DE112020005038T5 - Verfahren zum Fertigen einer VCSEL-Vorrichtung und VCSEL-Vorrichtung - Google Patents

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Roman Körner
Michael Smeets
Jenny Tempeler
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Trumpf Photonic Components GmbH
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Abstract

Ein Verfahren zum Fertigen einer Vertikalkavitätsoberflächenemissionslaser(VCSEL)-Vorrichtung (100) umfasst Folgendes: Bereitstellen einer ersten Struktur (112), die eine VCSEL-Schichtstruktur (114) auf einem Wafer (116) umfasst, wobei die VCSEL-Schichtstruktur einschließlich des Wafers ein oder mehrere Halbleitermaterialien umfasst, wobei die erste Struktur eine nichtplanare erste Strukturoberseitenoberfläche (118) mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche aufweist, wobei die nichtplanare erste Strukturoberseitenoberfläche einen oder mehrere elektrische Kontaktbereiche (120) auf unterschiedlichen Höhenniveaus oberhalb des Wafers umfasst; Aufbringen einer oder mehrerer Schichten eines Deckmaterials (128), das sich von dem einen oder den mehreren Halbleitermaterialien unterscheidet, auf der nichtplanaren ersten Strukturoberseitenoberfläche entlang der nichtplanaren ersten Strukturoberseitenoberfläche mit einer solchen Dicke, dass ein unterstes Höhenniveau (130) einer Deckmaterialoberseitenoberfläche (132) wenigstens gleich oder oberhalb des höchsten Höhenniveaus (134) der nichtplanaren ersten Strukturoberseitenoberfläche ist, um eine zweite Struktur (136) zu erhalten, die die erste Struktur und die eine oder die mehreren Schichten des Deckmaterials umfasst, wobei die zweite Struktur eine zweite Strukturoberseitenoberfläche (138; 238; ...; 738) aufweist; Planarisieren der zweiten Strukturoberseitenoberfläche; Produzieren eines oder mehrerer erster elektrischer Vias (148; 150) von der zweiten Strukturoberseitenoberfläche durch die eine oder die mehreren Schichten des Deckmaterials zur elektrischen Verbindung mit dem einen oder den mehreren elektrischen Kontaktbereichen.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft ein Verfahren zum Fertigen einer Vertikalkavitätsoberflächenemissionslaser(VCSEL - Oberflächenemitter)-Vorrichtung. Die Erfindung betrifft ferner eine VCSEL-Vorrichtung.
  • HINTERGRUND DER ERFINDUNG
  • VCSELs sind ein Typ von Halbleiterlaserdioden mit einer Laserstrahlemission senkrecht zu der oberen oder unteren Oberfläche. Typischerweise umfasst ein VCSEL zwei Bragg(DBR: Distributed Bragg Reflector)-Spiegel parallel zu der Waferoberfläche und ein aktives Gebiet, das einen oder mehrere Quantentöpfe für die Laserlichterzeugung umfasst und das zwischen den zwei Bragg-Spiegeln angeordnet ist. Die DBR-Spiegel umfassen typischerweise Schichten mit abwechselnden hohen und niedrigen Brechungsindizes. In üblichen VCSELs sind der obere und untere Spiegel als p-Typ- und n-Typ-Materialien dotiert, die einen Diodenübergang bilden. Bei anderen herkömmlichen Konfigurationen können die p-Typ- und n-Typ-Gebiete zwischen den DBRs eingebettet sein. Die gesamte VCSEL-Schichtstruktur umfasst ein oder mehrere Halbleitermaterialien. Wenn eine VCSEL-Vorrichtung gefertigt wird, die einen oder mehrere VCSELs (VCSEL-Array) umfasst, wird die VCSEL-Schichtstruktur epitaktisch auf einen Wafer aufgewachsen. Der Hauptteil des VCSEL-Fertigungsprozesses ist die elektrische Isolation eines oder mehrerer einzelner VCSELs auf dem Wafer. Dies erfolgt typischerweise durch Ätzen der VCSEL-Epitaxiestruktur, Separieren des p-n-Übergangs und dadurch Erzeugen einer gewissen Topologie auf dem Wafer. In Abhängigkeit von dem Typ der VCSEL-Vorrichtung kann das Halbleiterätzen mehrmals an verschiedenen Punkten in der Prozessabfolge erfolgen, wobei Topologien der Oberseitenoberfläche des Wafers einschließlich der VCSEL-Schichtstruktur mit Höhen bis zu 15 µm erzeugt werden. Um Ladungsträger in den VCSEL zu injizieren, müssen elektrische Kontaktbereiche zu den n-dotierten und p-dotierten Seiten des p-n-Übergangs aufgebracht werden. Dies erfolgt üblicherweise durch Abscheiden elektrisch leitfähiger Materialien in unterschiedlichen Höhen auf dem Wafer, der die VCSEL-Schichtstruktur beinhaltet. Um eine Verbindung zwischen der VCSEL-Vorrichtung und dem elektrischen Treiber bereitzustellen, müssen externe elektrische Anbindungen aufgebracht werden. Dies kann direkt durch Löten erfolgen, wobei die Kontaktbereiche eine gewisse Größe aufweisen müssen, um die Lötkugel hinreichend auf den Kontaktbereichen zu montieren. Jedoch sind VCSEL-Größen tendenziell kleiner (20-30 µm) als eine typische Lötkugel (50-60 µm). Zudem ist der VCSEL selbst mechanisch nicht stabil, z. B. aufgrund des vorhergehenden Oxidationsprozesses zum Bilden einer Stromapertur, dementsprechend ist das direkte Löten auf der VCSEL-Struktur unmöglich. Aus diesem Grund war es erforderlich, einen gewissen Bondbereich zu reservieren. In dem Bondbereich ist die mechanische Stabilität für den Bondprozess gegeben. Der Bondbereich und die elektrischen Kontaktbereiche sind durch elektrische Anbindungen auf dem VCSEL verbunden. Obwohl dieses Layout unterschiedliche Bondtechniken, wie Löten, Kontakthügel usw., ermöglicht, ist ein Nachteil, dass die VCSEL-Vorrichtung, die auf diese Weise gefertigt wird, eine um ein Vielfaches größere Größe als der tatsächliche VCSEL oder die tatsächlichen VCSELs aufweist. Dies liegt darin begründet, dass die Metallbahnen die Oberflächentopologie der Vorrichtung überwinden müssen, wobei die Kontaktbereiche auf mehreren Höhen verbunden werden. Fortschrittlichere Routing-Konzepte, z. B. zum Verbinden nur gewisser VCSELs in einem VCSEL-Array, erfordern eine große Menge an Platz, zusätzliche elektrische Isolations- und Metallschichten. Die oben erwähnten Probleme wurde in üblichen Fertigungstechniken gelöst, indem Platz auf dem VCSEL-Chip für Lötzwecke reserviert wird, welcher als der Bondbereich bezeichnet wird. Elektrische Verbindungen von den Bondbereichen zu unterschiedlichen Höhen der VCSEL-Vorrichtung erfolgen durch Metallbahnen. Diese Bahnen müssen die Höhen auf dem Wafer, der die VCSEL-Schichtstruktur beinhaltet, durch gradierte Ätzprofile oder spezialisiere Abscheidungsprozesse überwinden. Dementsprechend erfordert eine VCSEL-Vorrichtung nach dem Stand der Technik 1/4 der Grundfläche für den VCSEL selbst, aber 3/4 der Grundfläche für Bondbereiche, Metallbahnen und Stützstrukturen.
  • Dementsprechend besteht ein Bedarf an einem verbesserten Fertigungsverfahren und einer verbesserten VCSEL-Vorrichtung.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Es ist ein Ziel der Erfindung ein Fertigungsverfahren bereitzustellen, das eine Fertigung einer VCSEL-Vorrichtung mit einer reduzierten Grundfläche ermöglicht.
  • Es ist ein weiteres Ziel der Erfindung eine VCSEL-Vorrichtung mit einer reduzierten Grundfläche bereitzustellen.
  • Gemäß einem ersten Aspekt wird ein Verfahren zum Fertigen einer Vertikalkavitätsoberflächenemissionslaser(VCSEL)-Vorrichtung bereitgestellt, welches Folgendes umfasst:
    • Bereitstellen einer ersten Struktur, die eine VCSEL-Schichtstruktur auf einem Wafer umfasst, wobei die VCSEL-Schichtstruktur einschließlich des Wafer ein oder mehrere Halbleitermaterialien umfasst, wobei die erste Struktur eine nichtplanare erste Strukturoberseitenoberfläche mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche aufweist, wobei die nichtplanare erste Strukturoberseitenoberfläche einen oder mehrere elektrische Kontaktbereiche auf unterschiedlichen Höhenniveaus oberhalb des Wafers umfasst;
    • Aufbringen einer oder mehrerer Schichten eines Deckmaterials, das sich von dem einen oder den mehreren Halbleitermaterialien unterscheidet, auf der nichtplanaren ersten Strukturoberseitenoberfläche entlang der nichtplanaren ersten Strukturoberseitenoberfläche mit einer solchen Dicke, dass ein unterstes Höhenniveau einer Deckmaterialoberseitenoberfläche wenigstens gleich oder oberhalb des höchsten Höhenniveaus der nichtplanaren ersten Strukturoberseitenoberfläche ist, um eine zweite Struktur zu erhalten, die die erste Struktur und die eine oder die mehreren Schichten des Deckmaterials umfasst, wobei die zweite Struktur eine zweite Strukturoberseitenoberfläche aufweist;
    • Planarisieren der zweiten Strukturoberseitenoberfläche;
    • Produzieren eines oder mehrerer erster elektrischer Vias von der zweiten Strukturoberseitenoberfläche durch die eine oder die mehreren Schichten des Deckmaterials zur elektrischen Verbindung mit dem einen oder den mehreren elektrischen Kontaktbereichen.
  • Das Verfahren kann in einer anderen Reihenfolge als oben angegeben ausgeführt werden. Das Verfahren kann weitere Verarbeitungsschritte vor, zwischen und nach den oben angegebenen Schritten umfassen. Das Verfahren gemäß der Erfindung schlägt ein neues Konzept zum Fertigen von VCSEL-Vorrichtungen vor, das zu VCSEL-Vorrichtungen mit kleinerer Grundfläche führt. Das Verfahren gemäß der Erfindung sieht Planarisieren der nichtplanaren Oberseitenoberfläche der anfänglichen Struktur des Wafers und der VCSEL-Schichtstruktur vor. Eine Planarisierung wird durchgeführt, indem eine oder mehrere Schichten eines Deckmaterials auf die nichtplanare Oberseitenoberfläche der anfänglichen (ersten) Struktur aufgebracht werden. Das Deckmaterial wird dann bearbeitet, um eine planarisierte zweite Struktur bereitzustellen, die die anfängliche VCSEL-Waferstruktur und die eine oder die mehreren Schichten des Deckmaterials umfasst. Dementsprechend weist die zweite Struktur eine planare Oberseitenoberfläche auf. Ein oder mehrere elektrische Bondbereiche zum externen Verbinden der VCSEL-Vorrichtung mit einem Treiber können direkt auf dem planarisierten VCSEL-Chip in elektrischem Kontakt mit den elektrischen Vias angeordnet sein, wodurch die Grundfläche erheblich reduziert wird.
  • Das Verfahren gemäß der Erfindung ist nicht nur für VCSEL-Vorrichtungen mit einer einzigen Mesa oder einem einzigen VCSEL anwendbar, sondern auch für VCSEL-Arrays mit mehreren Mesas. Die Erfindung ermöglicht einzeln adressierbare VCSELs in einem Array auf einem Chip.
  • Ferner ermöglicht die Planarisierung eine Verbesserung des Wärmetransfers durch eine direkte externe Verbindung zu einem Kühlkörper. Des Weiteren ermöglicht eine VCSEL-Vorrichtung, die gemäß dem Verfahren gemäß der Erfindung gefertigt wird, eine kürzere elektrische Verbindung zwischen der VCSEL-Vorrichtung und einem externen Treiber. Eine kürzere elektrische Verbindung reduziert parasitäre Kapazitäten. Ein weiterer Vorteil der vorliegenden Erfindung ist, dass ein internes Routing elektrischer Anbindungen innerhalb der VCSEL-Vorrichtung, d. h. unterhalb der Oberseitenoberfläche der VCSEL-Vorrichtung, durch mehrmaliges Wiederholen der Planarisierungsabfolge ermöglicht wird, wie hier beschrieben wird.
  • Ein weiterer Vorteil ist die verbesserte mechanische Stabilität der VCSEL-Vorrichtung aufgrund des Deckmaterials.
  • Das Verfahren gemäß der Erfindung kann mit einer elektrisch funktionalen VCSEL-Vorrichtung auf einem Wafer beginnen. Die VCSEL-Schichtstruktur umfasst ein oder mehrere Halbleitermaterialien, bevorzugt II-VI- oder III-V-Verbindungshalbleitermaterialien. Zum Beispiel kann der Wafer ein GaAs-Wafer sein und kann die VCSEL-Schichtstruktur GaAs- und AlGaAs- oder InGaAs-Schichten umfassen. Das Deckmaterial oder die Deckmaterialien können so gewählt werden, dass es bzw. sie dafür geeignet ist bzw. sind, bearbeitet zu werden, bevorzugt poliert zu werden, insbesondere unter Verwendung eines Slurry chemisch-mechanisch poliert zu werden. Das Slurry kann kleine Teilchen des Deckmaterials (der Deckmaterialien) enthalten.
  • Die VCSEL-Schichtstruktur kann epitaktisch auf den Wafer aufgewachsen werden und dann geätzt werden, um die erste Struktur zu produzieren. Die VCSEL-Schichtstruktur kann Bragg-Reflektoren, ein oder mehrere aktive Gebiete, die einen oder mehrere Quantentöpfe umfassen, eine oder mehrere integrierte Fotodiodenschicht- oder Fototransistorschichtstrukturen umfassen. Der eine oder die mehreren elektrischen Kontaktbereiche werden zum elektrischen Kontaktieren von Schichten der VCSEL-Schichtstruktur mit unterschiedlichen Polaritäten bereitgestellt, z. B. zum Kontaktieren von p-Gebieten und n-Gebieten der VCSEL-Schichtstruktur.
  • Die zweite Strukturoberseitenoberfläche kann die äußerste Oberfläche der endgültigen VCSEL-Vorrichtung sein oder kann eine Zwischenoberfläche sein, wenn die Aufbringung von Deckmaterialschichten und die Planarisierung einmal oder mehrmals wiederholt wird.
  • Nachfolgend werden vorteilhafte Ausführungsformen des Verfahrens gemäß der Erfindung beschrieben.
  • Bei einer Ausführungsform umfasst das Planarisieren Polieren, insbesondere chemisch-mechanisches Polieren, der zweiten Strukturoberseitenoberfläche.
  • Das Verfahren kann ferner Aufbringen einer Bearbeitungsstoppschicht vor dem Aufbringen der einen oder der mehreren Schichten des Deckmaterials umfassen. Eine solche Bearbeitungsstoppschicht kann auf der nichtplanaren ersten Strukturoberseitenoberfläche aufgebracht werden, bevorzugt in Bereichen mit den höchsten Höhenniveaus der VCSEL-Schichtstruktur. Die Bearbeitungsstoppschicht vermeidet vorteilhafterweise eine unerwünschte Entfernung von Material von der VCSEL-Schichtstruktur.
  • Die Bearbeitungsstoppschicht umfasst bevorzugt ein Material, das von dem zu bearbeitenden Deckmaterial verschieden ist, so dass, wenn das Deckmaterial bearbeitet wird, z. B. mit einem Slurry poliert wird, das kleine Teilchen des Deckmaterials enthält, das Slurry kein Material von der Bearbeitungs(Polier)-Stoppschicht entfernt.
  • Während der Bearbeitung des Deckmaterials kann der Wafer von der Rückseite durch ein Klebeband, Vakuummontage oder durch Anordnen von diesem auf einem geeigneten Trägersubstrat fixiert werden, um einen mechanischen Schaden an dem Wafer zu vermeiden.
  • Bei einer Ausführungsform kann die Planarisierung Aufbringen einer ersten Schicht eines Deckmaterials, Bearbeiten der ersten Deckmaterialoberseitenoberfläche, um eine planare erste Deckmaterialoberseitenoberfläche bereitzustellen, und Aufbringen einer zweiten Schicht eines Deckmaterials auf der planaren ersten Deckmaterialoberseitenoberfläche, um eine zweite Deckmaterialoberseitenoberfläche bereitzustellen, umfassen.
  • Das zweite Deckmaterial kann elektrisch isolierend und wärmeleitend sein. Die zweite Deckmaterialschicht kann eine elektrische Isolation des VCSEL-Chips oder Wafers und insbesondere eine mechanische Stabilität bereitstellen. Die zweite Schicht ist bevorzugt ausreichend dick, z. B. 100-200 nm, um eine ausreichende mechanische Stabilität bereitzustellen, aber sollte nicht zu dick sein, um eine große Höhe der VCSEL-Vorrichtung zu vermeiden.
  • Bei manchen Ausführungsformen kann wenigstens eine der Schichten des Deckmaterials elektrisch isolierend sein. Der Vorteil hier ist, dass das Deckmaterial auch eine elektrische Isolation von Bereichen oder Gebieten der VCSEL-Vorrichtung mit unterschiedlichen Polaritäten bereitstellt und/oder eine elektrische Isolation zwischen Mesas einer VCSEL-Arrayvorrichtung bereitstellt.
  • Bei anderen Ausführungsformen kann wenigstens eine der Schichten des Deckmaterials metallisch und dementsprechend elektrisch leitfähig sein. Durch Bearbeiten, z. B. Polieren, des Metalldeckmaterials, mit einem geeigneten Poliermittel kann eine Planarisierung genauso wie in dem Fall mit einem elektrisch isolierenden Deckmaterial durchgeführt werden. Ein Vorteil des Verwendens eines Metalls als das Deckmaterial ist, dass wenigstens ein Teil von Vias von der abschließenden Oberseitenoberfläche des VCSEL-Chips zu den Kontaktbereichen, die auf unteren Höhenniveaus liegen, durch die Metallschicht bereitgestellt werden kann, so dass eine Verarbeitung vereinfacht werden kann.
  • Es versteht sich, dass das Aufbringen einer oder mehrerer Schichten eines metallischen Deckmaterials auf der nichtplanaren ersten Strukturoberseitenoberfläche mit dem Aufbringen einer oder mehrerer Schichten des elektrisch isolierenden Deckmaterials kombiniert werden kann.
  • Ferner kann wenigstens eine der Schichten des Deckmaterials wärmeleitend sein. Dementsprechend können die Wärmeabgabe und Verbindung mit einem Kühlkörper vereinfacht und effektiver werden.
  • Die ersten elektrischen Vias können durch Ätzen eines oder mehrerer Kontaktlöcher in die eine oder die mehreren Schichten des Deckmaterials herab zu dem einen oder den mehreren elektrischen Kontaktbereichen und Füllen des einen oder der mehreren Kontaktlöcher mit einem elektrisch leitenden Material, z. B. einem Metall, bis zu der zweiten Strukturoberseitenoberfläche produziert werden.
  • Das Produzieren der Kontaktlöcher kann durch Ätzen der zweiten Struktur, z. B. durch plasmaunterstütztes Trockenätzen (RIE/ICP), ausgeführt werden, wodurch der eine oder die mehreren elektrischen Kontaktbereiche auf der Unterseite der Kontaktlöcher freigelegt werden. Die Ätzchemikalien greifen dadurch nicht die unteren Kontaktbereiche an, wodurch ein sich selbst beendender Ätzprozess erzeugt wird. Ein Reinigungsschritt kann zum Reinigen der Kontaktlochöffnungen unter Verwendung einer z. B. nasschemischen Reinigung mit HCl oder H2SO4 oder einer Plasmareinigung mit O2/Ar/NH3 folgen.
  • Das Füllen der Kontaktlöcher mit einem elektrisch leitenden Material kann galvanisch durchgeführt werden. Hierfür kann ein Metallfilm, der als eine galvanische Keimschicht dient, aufgebracht werden, um eine elektrische Leitfähigkeit für die galvanische Kontaktlochfüllung bereitzustellen. Vor dem galvanischen Füllen der Kontaktlöcher können die Kontaktlöcher mit einer Schutzbeschichtung aufgefüllt werden, z. B. durch Atomlagenabscheidung oder Sputtern, um eine Schicht auf den Wänden der Kontaktlöcher mit einer Dicke von einigen nm zu erzeugen. Diese Schicht kann vorteilhaft sein, da sie eine Restbelastung absorbieren kann, die durch die galvanische Kontaktlochfüllung erzeugt wird. Ferner kann sie eine Haftung bereitstellen und eine Diffusion eines Materials von einer optionalen anschließenden Aufbringung eines weiteren Materials (weiterer Materialien) auf die zweite Struktur hemmen.
  • Das Verfahren gemäß der Erfindung weist den weiteren Vorteil auf, dass es die Bildung elektrischer Anbindungen oder elektrischer Routings innerhalb des und auf dem VCSEL-Chip ermöglicht. Insbesondere kann ein komplexes internes Routing elektrischer Anbindungen durch zwei- oder mehrmaliges Wiederholen der Planarisierungsabfolge durchgeführt werden. Dies ermöglicht z. B. die Integration einer photonischen Komponente (wie einer Fotodiode oder eines Fototransistors) in der VCSEL-Vorrichtung zur elektrischen Verbindung eines Teils oder aller von mehreren Mesas der VCSEL-Vorrichtung miteinander und/oder zum Bereitstellen von Mehrfachebenenverbindungen für Tunneldioden, gekoppelte aktive Gebiete, Intrakavitätskomponenten und dergleichen.
  • Bei einer Ausführungsformen kann das Verfahren gemäß der Erfindung ferner nach dem Produzieren des einen oder der mehreren ersten elektrischen Vias Aufbringen wenigstens einer weiteren Schicht des Deckmaterials auf der zweiten Struktur umfassen, um eine dritte Struktur bereitzustellen, die die zweite Struktur und das weitere Deckmaterial umfasst, wobei die dritte Struktur eine dritte Strukturoberseitenoberfläche aufweist. Bei dieser Ausführungsform ist die zweite Strukturoberseitenoberfläche eine Zwischenoberfläche der VCSEL-Vorrichtung.
  • Das Verfahren kann ferner Produzieren weiterer elektrischer Vias durch die planare dritte Strukturoberseitenoberfläche herab zu wenigstens einem Teil der ersten elektrischen Vias zum elektrischen Verbinden des einen oder der mehreren weiteren elektrischen Vias mit wenigstens einem Teil der ersten elektrischen Vias umfassen.
  • In dem Kontext der zuvor genannten Ausführungsformen kann das Verfahren ferner vor dem Aufbringen des weiteren Deckmaterials elektrisches Verbinden wenigstens eines Teils der ersten elektrischen Kontakte auf der planaren ersten Strukturoberseitenoberfläche miteinander umfassen. Dadurch wird ein internes elektrisches Routing zwischen z. B. mehreren Mesas ermöglicht, die auf dem VCSEL-Chip angeordnet sind.
  • Die zuvor genannten Verarbeitungsschritte können einige Male wiederholt werden, um interne elektrische Verbindungen, z. B. zwischen mehreren Mesas oder photonischen Komponenten, die in den VCSEL-Chip integriert sind, in einer Vielzahl an Höhenniveaus oberhalb des Wafers zu erzeugen. Dementsprechend sind die zuvor genannten Ausführungsformen besonders vorteilhaft zum Produzieren von VCSEL-Arrays mit einer Vielzahl an VCSELs oder Mesas. Die Erfindung ermöglicht es, interne Verbindungen in dem VCSEL-Array herzustellen, z. B. zum Verbinden von Mesas miteinander, während die externe Anbindung zu dem Treiber direkt oberhalb des VCSEL-Chips ausgeführt wird, wodurch dicht gepackte VCSEL-Arrays erzeugt werden, wobei nur eine geringe Anzahl an Kontakten oder Bondbereichen erforderlich ist.
  • Gemäß einem zweiten Aspekt wird eine Vertikalkavitätsoberflächenemissionslaser(VCSEL)-Vorrichtung bereitgestellt, die Folgendes umfasst:
    • eine erste Struktur, die eine VCSEL-Schichtstruktur auf einem Wafer umfasst, wobei die VCSEL-Schichtstruktur einschließlich des Wafers ein oder mehrere Halbleitermaterialien umfasst, wobei die erste Struktur eine nichtplanare erste Strukturoberseitenoberfläche mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche aufweist, wobei die nichtplanare erste Strukturoberseitenoberfläche einen oder mehrere elektrische Kontaktbereiche auf unterschiedlichen Höhenniveaus umfasst;
    • eine oder mehrere Schichten des Deckmaterials, das von dem einen oder den mehreren Halbleitermaterialien verschieden ist, welche auf der nichtplanaren ersten Strukturoberseitenoberfläche entlang der nichtplanaren ersten Strukturoberseitenoberfläche angeordnet sind, wobei eine oberste Oberseitenoberfläche der VCSEL-Vorrichtung planar ist,
    • einen oder mehrere erste elektrische Vias von der obersten Oberseitenoberfläche durch die eine oder die mehreren Schichten des Deckmaterials in elektrischer Verbindung mit dem einen oder den mehreren Kontaktbereichen.
  • Die VCSEL-Vorrichtung gemäß der Erfindung weist die gleichen oder ähnliche Ausführungsformen und Vorteile wie das Verfahren gemäß dem ersten Aspekt auf, insbesondere jene, die in den abhängigen Ansprüchen angegeben sind.
  • Insbesondere weist die VCSEL-Vorrichtung gemäß der Erfindung eine Grundfläche auf, die im Vergleich zu herkömmlichen VCSEL-Vorrichtungen erheblich reduziert ist, z. B. um einen Faktor von 2 oder mehr. Die VCSEL-Vorrichtung gemäß der Erfindung kann eine einzige Mesa oder mehrere Mesas umfassen, um ein VCSEL-Array bereitzustellen, das dicht gepackt ist. Andere Konfigurationen, wie eine Integration von Fotodioden-/Fototransistorstrukturen, sind ebenfalls möglich, genauso wie VCSEL-Vorrichtungen mit einer Mehrfachwellenlängenemission.
  • Die eine oder die mehreren Schichten des Deckmaterials können eine oder mehrere elektrisch isolierende Schichten und/oder eine oder mehrere elektrisch leitfähige Schichten beinhalten.
  • Die VCSEL-Vorrichtung kann eine oder mehrere interne elektrische Anbindungen umfassen, die einen oder mehrere der Vias auf einem Höhenniveau unterhalb der obersten Oberseitenoberfläche und oberhalb des Wafers elektrisch verbinden.
  • Die VCSEL-Vorrichtung kann einen oder mehrere Bondbereiche auf der obersten Oberseitenoberfläche in elektrischer Verbindung mit dem einen oder den mehreren elektrischen Vias umfassen.
  • Die VCSEL-Vorrichtung kann ein Unterseitenemitter oder ein Oberseitenemitter sein. Die VCSEL-Vorrichtung kann vollständig durch ein elektrisch isolierendes und wärmeleitfähiges Material eingeschlossen sein, das durch die eine oder die mehreren Schichten des Deckmaterials gebildet wird, wie oben angegeben ist.
  • Weitere Merkmale und Vorteile werden aus der folgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen ersichtlich.
  • Figurenliste
  • In den Zeichnungen gilt:
    • 1A-1G zeigen schematisch Seitenansichten einer Prozessabfolge einer Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung, wobei 1G die gefertigte VCSEL-Vorrichtung in einer Seitenansicht zeigt;
    • 2A-2C zeigen schematisch Seitenansichten einer Prozessabfolge einer anderen Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung, wobei 2C die gefertigte VCSEL-Vorrichtung in einer Seitenansicht zeigt;
    • 3A-3D zeigen schematisch Seitenansichten einer Prozessabfolge einer anderen Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung, wobei 3D die gefertigte VCSEL-Vorrichtung in einer Seitenansicht zeigt;
    • 4A-4J zeigen schematisch Seitenansichten einer Prozessabfolge einer anderen Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung, wobei 4J die gefertigte VCSEL-Vorrichtung in einer Seitenansicht zeigt;
    • 5A-5D zeigen schematisch eine Prozessabfolge einer anderen Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung, wobei 5A-5C die Seitenansichten zeigen und 5D die gefertigte VCSEL-Vorrichtung in einer Draufsicht zeigt;
    • 6A-6H zeigen schematisch eine Prozessabfolge einer anderen Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung, wobei 6A-6G Seitenansichten zeigen und 6H die gefertigte VCSEL-Vorrichtung in einer Draufsicht zeigt;
    • 7 zeigt eine Seitenansicht einer anderen Ausführungsform einer VCSEL-Vorrichtung, die gemäß den Prinzipien der vorliegenden Offenbarung gefertigt ist;
    • 8A-8B zeigen eine andere Ausführungsform einer VCSEL-Vorrichtung, die gemäß den Prinzipien der vorliegenden Offenbarung gefertigt ist; wobei 8A eine Seitenansicht ist und 8B eine Draufsicht ist;
    • 9 zeigt eine Seitenansicht einer anderen Ausführungsform einer VCSEL-Vorrichtung, die gemäß den Prinzipien der vorliegenden Offenbarung gefertigt ist; und
    • 10 zeigt eine Seitenansicht einer anderen Ausführungsform einer VCSEL-Vorrichtung, die gemäß den Prinzipien der vorliegenden Offenbarung gefertigt ist.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Nachfolgend werden einige Ausführungsformen von VCSEL-Vorrichtungen und Ausführungsformen eines Verfahrens zum Fertigen der VCSEL-Vorrichtungen beschrieben.
  • Eine erste Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung 100 wird unter Bezugnahme auf 1A-1G beschrieben. 1G zeigt die VCSEL-Vorrichtung 100, die gemäß dem Verfahren gefertigt wurde.
  • Gemäß 1A wird eine erste Struktur 112 bereitgestellt. Die erste Struktur 112 umfasst eine VCSEL-Schichtstruktur 114 auf einem Wafer 116. Die VCSEL-Schichtstruktur 114 einschließlich de Wafers 116 umfasst ein oder mehrere Halbleitermaterialien. Als ein Beispiel kann der Wafer 116 ein GaAs-Wafer sein und kann die VCSEL-Schichtstruktur 114 Schichten von GaAs und AlGaAs umfassen. Andere Halbleitermaterialien, die aus der Gruppe von II-VI- oder Ill-V-Verbindungshalbleitern ausgewählt werden, sind als Materialien für die erste Struktur 112 denkbar.
  • Die VCSEL-Schichtstruktur 114 kann epitaktisch auf den Wafer 116 gemäß bekannten Techniken aufgewachsen werden. Die VCSEL-Schichtstruktur 114 kann Bragg-Reflektoren und ein oder mehrere aktive Gebiete umfassen, die einen oder mehrere Quantentöpfe umfassen, wie in der Technik bekannt ist. Wie in 1A gezeigt, kann die VCSEL-Schichtstruktur 114 als eine elektrisch funktionale VCSEL-Struktur bereitgestellt werden, d. h., sie ist zur Laseremission fähig, falls sie mit einem Treiber verbunden wird. In dem Prozess zum Fertigen einer VCSEL-Vorrichtung, wie der VCSEL-Vorrichtung 100, wird die VCSEL-Schichtstruktur 114 in die Epitaxieschichtstruktur geätzt, um den p-n-Übergang der VCSEL-Schichtstruktur 114 zu separieren, wodurch eine gewisse Topologie der ersten Struktur erzeugt wird. Entsprechend weist die erste Struktur 112 eine nichtplanare erste Strukturoberseitenoberfläche 118 mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche 118 auf. Die erste Struktur 112 ist mit einem oder mehreren elektrischen Kontaktbereichen 120, 122 versehen. Die Kontaktbereiche 120, 122 können als Kontaktbereiche mit unterschiedlicher Polarität bereitgestellt sein. Der Kontaktbereich 120 kann zum Beispiel ein p-Kontaktbereich sein und der Kontaktbereich 122 kann ein n-Kontaktbereich sein. Der eine oder die mehreren elektrischen Kontaktbereiche 120, 122 werden zum elektrischen Kontaktieren von Gebieten der VCSEL-Schichtstruktur 114 mit unterschiedlichen Polaritäten bereitgestellt, z. B. zum Kontaktieren von p-Gebieten und n-Gebieten der VCSEL-Schichtstruktur 114.
  • Die nichtplanare Topologie der Oberfläche 118 der ersten Struktur 112 und dementsprechend die Anordnung der Kontaktbereiche 120, 122 auf unterschiedlichen Höhenniveaus oberhalb des Wafers 116 erschwert es, externe elektrische Anbindungen zur Verbindung mit einem elektrischen Treiber (nicht gezeigt) aufzubringen. Insbesondere würde das Aufbringen von Lötkugeln auf den Kontaktbereichen 120, 122 in dem Zustand der ersten Struktur 112, der in 1A gezeigt ist, viel Platz erfordern, da Lötkugeln typischerweise eine Größe von 50-60 µm aufweisen, während VCSEL-Größen tendenziell kleiner sind, zum Beispiel 20-30 µm. Dies bedeutet, dass das Aufbringen externer Anbindungen auf die erste Struktur 112 3/4 der VCSEL-Vorrichtungsgröße als die Grundfläche für Bondbereiche erfordern würde, während der VCSEL selbst nur 1/4 der Grundfläche ausmachen würde.
  • Das nachfolgend beschriebene Fertigungsverfahren löst dieses Problem.
  • Nachdem die abschließende Topologie der ersten Struktur in der Frontend-Prozessabfolge erreicht wurde, kann die erste Struktur 112 mit einer Schicht eines Deckmaterials 124 bedeckt werden, die bevorzugt mechanisch stabil und elektrisch isolierend ist. Das Material 124 wird entlang eines Teils der nichtplanaren ersten Strukturoberseitenoberfläche 118 aufgebracht, wie in 1A gezeigt ist. Wie in 1A zu sehen ist, wird das Material 124 auf die nichtplanare erste Strukturoberseitenoberfläche 118 in Bereichen aufgebracht, in denen die Oberseitenoberfläche 118 die höchsten Höhenniveaus aufweist. Eine Oberseitenoberfläche 126 des Materials 124 definiert die höchste Ebene der nichtplanaren Oberseitenoberfläche 118. Das Material 124 dient als eine Stoppschicht, wenn die Oberseitenoberfläche 118 in einem anschließenden Prozessschritt, der nachfolgend beschrieben wird, bearbeitet, insbesondere poliert wird. Das Material 124 kann nitridbasiert, zum Beispiel AIN oder SiN, sein.
  • Als Nächstes wird gemäß 1B eine Schicht eines Deckmaterials 128, das von dem Halbleitermaterial oder den Halbleitermaterialien der VCSEL-Schichtstruktur 114 und des Wafers 116 verschieden ist, auf die nichtplanare erste Strukturoberseitenoberfläche 118 einschließlich der Oberseitenoberfläche 126 des Materials 124 entlang der nichtplanaren ersten Strukturoberseitenoberfläche 118, 126 aufgebracht. Das Deckmaterial 128 wird mit einer solchen Dicke aufgebracht, dass ein niedrigstes Höhenniveau 130 einer Deckmaterialoberseitenoberfläche 132 wenigstens gleich oder oberhalb der höchsten Ebene 134 der nichtplanaren ersten Strukturoberseitenoberfläche 118, 126 ist, wie in 1B gezeigt ist.
  • Bei der vorliegenden Ausführungsform ist das Deckmaterial 128 elektrisch isolierend. Das Deckmaterial 128 kann ein oxidbasiertes Material, zum Beispiel Al2O3 oder SiO2, sein. Das Deckmaterial 128 kann durch konformes Sputtern oder chemische Gasphasenabscheidung (CVD) aufgebracht werden, wobei eine minimale Belastung in die zugrundeliegende VCSEL-Schichtstruktur 114 implementiert wird.
  • Der nächste Schritt ist ein in 1C gezeigter Planarisierungsschritt. Eine Planarisierung wird durch Bearbeiten der Deckmaterialoberseitenoberfläche 132 durchgeführt, wodurch eine zweite Struktur 136 bereitgestellt wird, die die erste Struktur 112 und das Deckmaterial 128 umfasst. Das Bearbeiten der Deckmaterialoberseitenoberfläche 132 kann durch chemisch-mechanisches Polieren unter Verwendung eines Slurry durchgeführt werden. Das Slurry kann kleine Teilchen des Deckmaterials 128 enthalten. Wie oben erwähnt, wirkt das Material 124 als eine Polierstoppschicht, so dass eine unerwünschte Entfernung von Material der VCSEL-Schichtstruktur 114 vermieden wird. Die zweite Struktur 136 umfasst eine zweite Strukturoberseitenoberfläche 138, die planar ist. Mit anderen Worten weist die zweite Struktur 136 im Gegensatz zu der nichtplanaren Topologie der ersten Struktur 112 eine planarisierte Topologie auf.
  • Bei der vorliegenden Ausführungsform wird eine weitere Schicht des Deckmaterials 140 auf die planare zweite Strukturoberseitenoberfläche 138 aufgebracht. Das Deckmaterial 140 kann ein elektrisch isolierendes Material sein. Die Dicke des Deckmaterials 140 solle ausreichend sein, z. B. 100-200 nm, um eine mechanische Stabilität bereitzustellen, aber sie sollte nicht zu dick zum Erzeugen einer hohen Topologie oberhalb des Wafers 116 sein. Das Deckmaterial 140 kann nitridbasiert sein und kann zum Beispiel AIN oder SiN umfassen. Nachdem das Deckmaterial 140 aufgebracht wurde, wird nun die planare zweite Strukturoberseitenoberfläche 138 durch die Oberseitenoberfläche des Deckmaterials 140 gebildet, die wieder mit der Bezugsziffer 138 beschriftet ist, wie in 1D angegeben ist.
  • In dem Prozesszustand aus 1D sind die Kontaktbereiche 120, 122 in der zweiten Struktur 136 vergraben oder eingebettet. Elektrische Vias zu den Kontaktbereichen 120, 122 werden in dem nächsten Schritt gemäß 1E produziert. In diesem Prozess werden Kontaktlöcher 142, 144 durch Ätzen produziert, zum Beispiel durch plasmaunterstütztes Trockenätzen (RIE/ICP), wodurch die Kontaktbereiche 120 und 122 auf der Unterseite der Kontaktlöcher 142, 144 freigelegt werden. Es werden bevorzugt Ätzchemikalien verwendet, die die Kontaktbereiche 120, 122 nicht angreifen, und dementsprechend ist der Ätzprozess selbstbeendend. Die Kontaktlöcher 142, 144 können danach durch z. B. nasschemische HCl- oder H2SO4-Reinigung oder durch Plasmareinigung mit O2/Ar/NH3 gereinigt werden.
  • Als Nächstes wird gemäß 1F eine Schicht eines Schutzmaterials 146 als Beschichtung auf die zweite Strukturoberseitenoberfläche 138 aufgebracht, dann durch die Oberseitenoberfläche der Schutzbeschichtung 146 gebildet wird. Die Schutzbeschichtung 146 bedeckt auch die Wände der Kontaktlöcher 142, 144. Die Schutzbeschichtung kann auf Nitrid basierend und kann zum Beispiel AIN oder SiN umfassen. Die Abscheidung der Schutzbeschichtung 146 sollte konform sein, wobei eine Schicht mit einer Dicke von 5-10 nm erzeugt wird. Die Materialabscheidung kann durch Atomlagenabscheidung (ALD) oder Sputtern durchgeführt werden. Die Schutzbeschichtung 146 kann eine Restbelastung absorbieren, die durch die anschließenden Schritte erzeugt wird, eine Haftung bereitstellen und die Diffusion eines Materials hemmen, das in dem (den) anschließenden Schritt(en) abgeschieden wird.
  • Als Nächstes kann ein (nicht gezeigter) Metallfilm als eine galvanische Keimschicht aufgebracht werden, um eine elektrische Leitfähigkeit zum galvanischen Füllen der Kontaktlöcher 142, 144 mit einem elektrisch leitenden Material bereitzustellen. Dann werden die Kontaktlöcher 142, 144 mit dem elektrisch leitenden Material in einem galvanischen Prozess gefüllt. Durch das Füllen der Kontaktlöcher 142, 144 mit einem elektrisch leitenden Material werden Vias 148, 150 durch die planare zweite Strukturoberseitenoberfläche 138 herab zu den elektrischen Kontaktbereichen 120, 122 erzeugt.
  • Bondbereiche 152, 154 können auf der planaren zweiten Strukturoberseitenoberfläche 138 bereitgestellt werden, wie in 1G gezeigt ist. Die zweite Strukturoberseitenoberfläche 138 bildet die oberste Oberseitenoberfläche der VCSEL-Vorrichtung 100 bei dieser Ausführungsform. Die Bondbereiche 152, 154 können mit (nicht gezeigten) Lötkugeln zum Verbinden elektrischer Anbindungen zu einem (nicht gezeigten) elektrischen Treiber versehen werden. Dementsprechend wird die VCSEL-Vorrichtung 10 gefertigt, wobei die VCSEL-Vorrichtung 10 vollständig durch das elektrisch isolierende und wärmeleitfähige Material 128, 140, 146 eingeschlossen ist. Insbesondere befinden sich die Bondbereiche 152, 154 zum Bonden der VCSEL-Vorrichtung 10 an z. B. einen externen Treiber direkt oberhalb der VCSEL-Vorrichtung oder des Chips 100, wodurch die Grundfläche des Bondbereichs im Vergleich zu VCSEL-Vorrichtungen nach dem Stand der Technik um einen Faktor von zwei oder mehr reduziert wird.
  • 2A-2C zeigen eine andere Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung 200, die in 2C gezeigt ist. Die Ausführungsform aus 2A-2C ist eine Modifikation der zuvor beschriebenen Ausführungsform. Die VCSEL-Vorrichtung 200 umfasst eine erste Struktur 212, die eine VCSEL-Schichtstruktur 214 auf einem Wafer 216 umfasst. Die Schichtstruktur 214 umfasst zwei Mesas 202, 204, die jeweils einen VCSEL bilden.
  • 2A zeigt einen Zustand des Verfahrens zum Fertigen der VCSEL-Vorrichtung 200, die dem Zustand in 1C des oben beschriebenen Verfahrens entspricht, d. h. die Prozessabfolge in 1A und 1B ist hier der Vereinfachung halber ausgelassen. 2A zeigt dementsprechend die VCSEL-Struktur (zweite Struktur) 236, die zuvor planarisiert wurde, wie oben beschrieben ist, so dass sie die planare zweite Strukturoberseitenoberfläche 238 aufweist. Eine Bearbeitungs(Polier)-Stoppschicht ist hier nicht gezeigt, kann aber bereitgestellt sein, wie oben beschrieben ist.
  • Bei der vorliegenden Ausführungsform beinhaltet die erste Struktur 212 elektrische Kontaktbereiche 220a, 220b, 220c und 220d. Beginnend von dem Zustand der VCSEL-Struktur 236 in 2A wird ein Teil der Schicht des Deckmaterials 228, das elektrisch isolierend ist, durch Ätzen in einem Gebiet 256a und 256b entfernt, wodurch Bereiche der VCSEL-Struktur 236 freigelegt werden, die zur weiteren Verarbeitung beabsichtigt sind, während das Deckmaterial die Mesas 202, 204 elektrisch weiter isoliert und einkapselt. Die Gebiete 256a, 256b werden dann mit einem elektrisch leitenden Material bis zu dem Höhenniveau der planaren zweiten Strukturoberseitenoberfläche 238 gefüllt oder teilweise gefüllt, um Vias 252b und 252d bereitzustellen. Die planare zweite Strukturoberseitenoberfläche 238 bildet die oberste Oberseitenoberfläche der VCSEL-Vorrichtung 200. Bondbereiche 252a und 252c können dann auf den Kontaktbereichen 220a, 220c angeordnet werden und die Oberseitenoberflächen der Vias 252b und 252d können als Bondbereiche verwendet werden. Dementsprechend sind alle Bondbereiche auf der VCSEL-Vorrichtung 200 in einer dichten Packung angeordnet.
  • 3A-3D zeigen eine andere Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung 300 als eine Modifikation der vorhergehenden Ausführungsformen. Wie bei der vorhergehenden Ausführungsform umfasst die VCSEL-Vorrichtung 300 zwei Mesas 302, 304. Die erste Struktur 312 umfasst die VCSEL-Schichtstruktur 314 auf dem Wafer 316. Die erste Struktur umfasst Kontaktbereiche 320a, 320b, 320c, 320d. Bei der Ausführungsform gemäß 3A-3D ist eine Planarisierung einer VCSEL-Struktur mit einer Schicht eines metallischen Deckmaterials gezeigt, wie unten beschrieben wird.
  • Die Beschreibung beginnt unter Bezugnahme auf 3A in einem Prozesszustand des Verfahrens, der der in 2B gezeigte Prozesszustand ist. Das heißt, die zweite Struktur 336 mit der Schicht eines Deckmaterials 328 wurde zuvor planarisiert und in Gebieten 356a und 356b geätzt, wie oben beschrieben ist.
  • Gemäß 3B ist die VCSEL-Struktur (zweite Struktur) 336 mit einer weiteren Schicht des Deckmaterials 340 mit einer solchen Dicke bedeckt, dass ein unterstes Höhenniveau 330 der Deckmaterialoberseitenoberfläche 332 wenigstens gleich oder oberhalb der höchsten Ebene der nichtplanaren Oberseitenoberfläche der zweiten Struktur 336 ist, die in 3A gezeigt ist. Die zweite Struktur 336 und das Deckmaterial 340 bilden eine dritte Struktur 337. Das Deckmaterial 340 ist hier ein metallisches Material, z. B. Au. Als Nächstes wird die obere Oberfläche 332 der dritten Struktur bearbeitet, insbesondere poliert, z. B. unter Verwendung von chemisch-mechanischem Polieren mit einem Slurry. Das Slurry kann Teilchen innerhalb der Polierflüssigkeit beinhalten, die zum Polieren des metallischen Deckmaterials 340 geeignet sind. Wie in 3C gezeigt, wird das Metallpoliren bei der Oberfläche der Mesas 302, 304 gestoppt, wobei eine inhärente elektrische Isolation durch das elektrisch isolierende Material 328 zwischen den Bereichen mit geringerer Höhe in den Gebieten 356a, 356b und der Oberseite der VCSEL-Mesas 302, 304 erzeugt wird. Die abschließenden externen Metallisierungs- oder Bondbereiche 350a, 350b, 350c, 350d, die in 3D gezeigt sind, können dann auf eine oberste Oberseitenoberfläche 335 der VCSEL-Vorrichtung aufgebracht werden, während die Kontaktbereiche 320b, 320d in den Gebieten 356a, 356b mit dem metallischen Material 340 gefüllt sind.
  • Unter Bezugnahme auf 4A-4J wird eine andere Ausführungsform eines Verfahrens zum Herstellen einer in 4J gezeigten VCSEL-Vorrichtung 400 beschrieben.
  • Gemäß 4A wird eine erste Struktur 412 bereitgestellt, die eine VCSEL-Schichtstruktur 414 auf einem Wafer 416 umfasst. Die VCSEL-Schichtstruktur 414 einschließlich de Wafers 416 umfasst ein oder mehrere Halbleitermaterialien. Die VCSEL-Schichtstruktur 414 kann Bragg-Reflektoren und ein aktives Gebiet mit einem oder mehrere Quantentöpfe umfassen. Die VCSEL-Schichtstruktur 414 kann p- und n-Gebiete aufweisen. Die erste Struktur 412 weist eine nichtplanare erste Strukturoberseitenoberfläche 418 mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche 418 auf. Die nichtplanare erste Strukturoberseitenoberfläche 418 umfasst elektrische Kontaktbereiche 420, 422, die auf unterschiedlichen Höhenniveaus auf der ersten Strukturoberseitenoberfläche 418 angeordnet sind. Gemäß 4A wird eine Bearbeitungsstoppschicht 424 auf die erste Strukturoberseitenoberfläche 418 in den Gebieten davon mit dem höchsten Höhenniveau aufgebracht, wie in 4A gezeigt ist. Eine Oberseitenoberfläche 426 der Bearbeitungsstoppschicht 424 bildet in diesem Fall die Oberseitenoberfläche der ersten Struktur 412.
  • Wie in 4B gezeigt, wird eine Schicht eines Deckmaterials 428, das von den Halbleitermaterialien der ersten Struktur 412 verschieden ist, auf die nichtplanare erste Strukturoberseitenoberfläche 418, 426 mit einer solchen Dicke aufgebracht, dass das unterste Höhenniveau 430 einer Deckmaterialoberseitenoberfläche 432 wenigstens gleich oder oberhalb des höchsten Höhenniveaus 434 der Oberseitenoberfläche 418, 426 ist.
  • Wie in 4C gezeigt, wird die zweite Struktur 436, die die erste Struktur 412 und das Deckmaterial 428 umfasst, durch Bearbeiten der Deckmaterialoberseitenoberfläche 432 planarisiert, um die zweite Struktur 436 mit einer planaren zweiten Strukturoberseitenoberfläche 438 bereitzustellen. Das Bearbeiten der Deckmaterialoberseitenoberfläche 438 wird durch Polieren, insbesondere chemisch-mechanisches Polieren, der Deckmaterialoberseitenoberfläche 438 ausgeführt, wie oben beschrieben ist. Gemäß 4D wird eine Schicht des Deckmaterials 440 auf die planarisierte zweite Struktur 436 aufgebracht. Bezüglich der Materialien der Schicht 424, des Deckmaterials 428 und des Deckmaterials 440 wird auf die Beschreibung der Ausführungsform in 1A-1G verwiesen.
  • Gemäß 4E werden Kontaktlöcher 442, 444 direkt oberhalb der Kontaktbereiche 420, 422 produziert. Eine Schutzbeschichtung 446 wird auf die planare zweite Strukturoberseitenoberfläche 438 aufgebracht, wie oben beschrieben ist. Vias 448, 450 werden dann durch Füllen der Kontaktlöcher 442, 444 mit einem elektrisch leitfähigen Material produziert. Bei der vorliegenden Ausführungsform ist das elektrisch leitfähige Material zum Beispiel Au, das galvanisch in die Kontaktlöcher 442, 444 gefüllt wird.
  • Bis hierhin kann die in 4A-4F gezeigte Prozessabfolge identisch mit der in 1A-1G gezeigten Prozessabfolge sein und, sofern nichts anderes angegeben ist, trifft die Beschreibung des Verfahrens gemäß 1A-1G auch auf die in 4A-4F gezeigten Verfahrensschritte zu.
  • 4G-4J zeigen eine weitere Prozessabfolge, die beginnend von 4F ausgeführt werden kann.
  • Gemäß 4G wird die zweite Strukturoberseitenoberfläche 438 wieder durch chemisch-mechanisches Polieren der elektrisch leitfähigen Materialien, die die Vias 448, 450 bilden, mit einem geeigneten Slurry planarisiert. Das Polieren greift die Schutzbeschichtung 446 nicht an.
  • Als Nächstes wird, wie in 4H gezeigt, ein Material 451 auf die Vias 448, 450 abgeschieden, welches die Funktion eines Diffusionsstopps aufweist. Das Material 451 kann ein elektrisch leitfähiges keramisches Material sein, wobei TiN vorteilhafterweise als das Material 451 verwendet werden kann. Ferner wird, wie in 4H gezeigt, die zweite Struktur mit einem elektrisch isolierenden Material 453 bedeckt, um eine dritte Struktur 437 bereitzustellen, die nun die planare Oberseitenoberfläche 438 aufweist. Die VCSEL-Schichtstruktur ist nun eingekapselt.
  • In 4I sind Kontaktlöcher 455, 457 in das Deckmaterial 453 geätzt, so dass die Vias 448, 450 einschließlich der Diffusionsstopps 451 freigelegt sind. 4J zeigt das Füllen der Kontaktlöcher 455, 457 mit einem elektrisch leitenden Material, z. B. Kupfer, um Vias 459, 461 in elektrischer Verbindung mit den Vias 448, 450 und dementsprechend mit den Kontaktbereichen 420, 422 bereitzustellen. Die Vias 459, 461 können als Bondbereiche mit ausreichender Fläche zum Aufbringen von Lotkugeln auf die Vias 459, 461 verwendet werden, um eine externe Verbindung zu einem Treiber (nicht gezeigt) bereitzustellen. Wieder ist die oberste Oberseitenoberfläche 438 der VCSEL-Vorrichtung 400 planar.
  • Die VCSEL-Vorrichtung 400 ist eine Einzelmesa-VCSEL-Vorrichtung. Die VCSEL-Vorrichtung 400 ist ein Unterseitenemitter, d. h., durch den VCSEL erzeugte Laserstrahlung wird durch das Substrat oder den Wafer 16 emittiert.
  • Unter Bezugnahme auf 5A-5D wird eine Ausführungsform eines Verfahrens zum Fertigen einer VCSEL-Vorrichtung 500 beschrieben, die beispielhaft zeigt, dass durch mehrmaliges Wiederholen der Planarisierungsabfolge eine elektrische Verbindung mehrerer VCSELs oder mehrerer Mesas auf unterschiedlichen Höhenniveaus oder Höhen erreicht werden kann. In jeder Planarisierungs- und Metallisierungsabfolge kann ein anderer Teil der Mesas (VCSELs) miteinander verbunden werden, während die externe Verbindung zu dem Treiber auf einer höheren Höhe erfolgt.
  • Die in 5C gezeigte VCSEL-Vorrichtung 500 umfasst als ein Beispiel drei Mesas oder VCSELs 570, 572, 574, die jeweils zum Emittieren von Laserstrahlung fähig sind.
  • 5A zeigt einen Verarbeitungszustand des Verfahrens zum Fertigen der VCSEL-Vorrichtung 500, wobei eine erste Struktur 512, die eine VCSEL-Schichtstruktur 514 auf einem Wafer 516 umfasst und eine nichtplanare Oberseitenoberfläche 518 mit elektrischen Kontaktbereichen 520a-520e aufweist, bereits mit einem elektrisch isolierenden Deckmaterial 528 bedeckt (eine Stoppschicht unterhalb des Deckmaterials kann zuvor aufgebracht worden sein (nicht gezeigt), wie bei der ersten Ausführungsform in 1A-1G) und planarisiert wurde, um eine zweite Struktur 536 mit einer planaren zweiten Strukturoberseitenoberfläche 538 bereitzustellen. Der Verarbeitungszustand des Verfahrens in 5A entspricht dem Verarbeitungszustand des zum Beispiel in 4C gezeigten Verfahrens.
  • Wie in 5B gezeigt, fährt das Verfahren mit dem Aufbringen einer weiteren Schicht des Deckmaterials 540, Kontaktlochätzen und Kontaktlochfüllen mit einem elektrisch leitenden Material fort, um Vias 548a-548e durch die zweite Strukturoberseitenoberfläche 538 hindurch herab zu den Kontaktbereichen 520a-520e direkt oberhalb der Kontaktbereiche 520a-520e bereitzustellen. Der Zustand des in 5B gezeigten Verfahrens ist dem in 4F gezeigten Zustand ähnlich.
  • Als Nächstes wird, wie in 5C gezeigt, eine weitere Schicht eines Deckmaterials 553 auf die in 5B gezeigte Struktur aufgebracht, um eine dritte Struktur 537 mit einer dritten Strukturoberseitenoberfläche 532 bereitzustellen, die die oberste Oberseitenoberfläche der gefertigten VCSEL-Vorrichtung 500 bildet, und Kontaktlochätzen sowie Kontaktlochfüllen mit einem elektrisch leitfähigen Material wird wiederholt. Auf der dritten Strukturoberseitenoberfläche 532 werden Bondbereiche oder Pads 580, 582, 584 produziert. Das Bondpad 580 ist elektrisch mit den elektrischen Kontaktbereichen 520a, 520c und 520d verbunden und verbindet diese parallel miteinander, während das Kontaktpad 582 elektrisch mit dem elektrischen Kontaktbereich 520b verbunden ist, und das Bondpad 584 ist elektrisch mit dem Kontaktbereich 520e verbunden (siehe auch 5D). Dieses Ausführungsbeispiel zeigt, dass das Verfahren gemäß den Prinzipien der vorliegenden Offenbarung eine Fertigung dicht gepackter VCSEL-Arrays mit stark reduzierter Grundfläche der Bondbereiche ermöglicht.
  • Das Verfahren gemäß den hier beschriebenen Prinzipien ermöglicht auch das Herstellen elektrischer Verbindungen zwischen mehreren Mesas oder VCSELs auf tieferen Höhen, d. h. das Herstellen interner Verbindungen innerhalb der VCSEL-Vorrichtung. Dies wird nachfolgend zuerst unter Bezugnahme auf 6A-6H beschrieben.
  • 6G zeigt eine VCSEL-Vorrichtung 600. Die VCSEL-Vorrichtung 600 umfasst eine erste Struktur 612, die eine VCSEL-Schichtstruktur 614, die zwei Mesas 670, 672 umfasst, auf einem Wafer 616 umfasst. Die erste Struktur 612 umfasst elektrische Kontaktbereiche 620a-620d. Innerhalb der VCSEL-Vorrichtung 600 verbindet eine interne Anbindung 669 die elektrischen Kontaktbereiche 620b, 620d, die auf einer geringen Höhe in der VCSEL-Vorrichtung 600 angeordnet sind, parallel. Nachfolgend wird eine Ausführungsform eines Verfahrens zum Fertigen der VCSEL-Vorrichtung 600 unter Bezugnahme auf 6A-6F beschrieben.
  • Die Beschreibung beginnt mit einem Verarbeitungszustand des Verfahrens, der dem Verarbeitungszustand in 2A entspricht, der oben beschrieben ist. Das heißt, eine planarisierte zweite Struktur 636 wurde bereits zuvor gebildet, welche eine erste Struktur 612 umfasst, die eine VCSEL-Schichtstruktur 614 auf einem Wafer 616 umfasst. Kontaktbereiche 620a-620c sind auf der ersten Struktur 612 angeordnet. Die erste Struktur 612 weist eine nichtplanare erste Strukturoberseitenoberfläche 618 auf, während die zweite Struktur 636 durch Bearbeiten, insbesondere durch chemisch-mechanisches Polieren, eines Deckmaterials 628 planarisiert wurde, das auf die erste Struktur 612 aufgebracht ist. Das Deckmaterial 628 ist elektrisch isolierend.
  • Wie in 6B gezeigt, wird die zweite Struktur 636 derart geätzt, dass die tiefer liegenden elektrischen Kontaktbereiche 620b und 620d freigelegt sind, während ein Teil des verbleibenden Deckmaterials 628 die Mesas 670, 672 der VCSEL-Schichtstruktur 614 elektrisch isoliert.
  • Die zweite Struktur 636 ist mit einer weiteren Schicht des Deckmaterials 640 bedeckt, das ein elektrisch isolierendes Material ist, wie in 6C gezeigt ist.
  • Wie in 6D gezeigt, wird die zweite Struktur 636 geätzt, um die elektrischen Kontaktbereiche 620b und 620d wieder freizulegen, während die Mesas 670, 672 von den Kontaktbereichen 620b und 620d ebenfalls durch das Deckmaterial 640 elektrisch isoliert sind. Wie in 6E gezeigt, ist die zweite Struktur 636 mit einem metallischen Material oder einer Metallisierung 641 bedeckt, da bzw. die den elektrischen Kontaktbereich 620b elektrisch mit dem elektrischen Kontaktbereich 620d verbindet, indem elektrische Vias 648, 650 zu den elektrischen Kontaktbereichen 620b und 620d gebildet werden.
  • Wie in 6F gezeigt, wird eine weitere Schicht des Deckmaterials 643 auf die Metallisierung 641 aufgebracht, um eine dritte Struktur 637 zu bilden, die die zweite Struktur 636 und die erste Struktur 612 umfasst. Das weitere Deckmaterial 643 ist ein elektrisch isolierendes Material und kann ein Material wie die elektrisch isolierenden Deckmaterialien sein, die unter Bezugnahme auf 1A-1G oben beschrieben sind.
  • Die dritte Struktur 637 weist eine dritte Strukturoberseitenoberfläche 639 auf, die planar ist und die oberste Oberseitenoberfläche der gefertigten VCSEL-Vorrichtung 600 bildet, wobei die Oberseitenoberfläche 639 durch chemisch-mechanisches Polieren planarisiert worden sein kann.
  • Als Nächstes wird, wie in 6G gezeigt, die dritte Struktur 637 geätzt, um ein Kontaktloch 642 bereitzustellen, das dann mit einem elektrisch leitfähigen Material gefüllt wird, das das gleiche wie das für die Metallisierung 641 verwendete Material sein kann. Die Metallisierung 641 kann Au sein.
  • Schließlich wird ein Bondbereich oder Pad 680 auf dem Via 651 angeordnet.
  • 6H zeigt eine Draufsicht der VCSEL-Vorrichtung 600, welche den Bondbereich 680 sowie zwei weitere Bondbereiche 682, 684 veranschaulicht, wobei der Bondbereich 682 zur elektrischen Verbindung mit dem elektrischen Kontaktbereich 620a eingerichtet ist und der Bondbereich 684 zur elektrischen Verbindung mit dem elektrischen Kontaktbereich 620c eingerichtet ist.
  • Dementsprechend wurde gezeigt, dass interne elektrische Anbindungen, wie die Anbindung 669, mit dem Verfahren gemäß den Prinzipien der vorliegenden Offenbarung hergestellt werden können.
  • 7 zeigt eine Ausführungsform einer planarisierten VCSEL-Vorrichtung 700, die gemäß den Prinzipien der vorliegenden Offenbarung gefertigt ist. Die VCSEL-Vorrichtung 700 ist ein Beispiel, bei dem eine photonische Komponente, wie eine Fotodiode, in der planarisierten VCSEL-Vorrichtung 700 integriert ist.
  • Die VCSEL-Vorrichtung 700 umfasst eine erste Struktur 712, die einen Wafer 716 und eine darauf gebildete VCSEL-Schichtstruktur 714 umfasst. Die erste Struktur 712 umfasst auch eine Fotodiodenschichtstruktur 715. Die erste Struktur 712 weist eine erste Strukturoberseitenoberfläche 718 auf, die nichtplanar ist, wie bei der oben beschriebenen Ausführungsform. Die erste Strukturoberseitenoberfläche 718 ist auch teilweise durch eine Oberfläche der Fotodiodenschichtstruktur 715 gebildet. Die erste Struktur 712 umfasst auch elektrische Kontaktbereiche 720, 721, 722, die auf unterschiedlichen Höhenniveaus oberhalb des Wafers 716 angeordnet sind. Die VCSEL-Vorrichtung 700 ist durch eine Schicht eines elektrisch isolierenden Deckmaterials 728 eingekapselt, das wie oben beschrieben hergestellt ist. Die Schicht des Deckmaterials 728 bildet zusammen mit der ersten Struktur 712 eine zweite Struktur 736 mit einer planarisierten zweiten Strukturoberseitenoberfläche 738, die die oberste Oberseitenoberfläche der VCSEL-Vorrichtung 700 bildet. Die zweite Struktur 736 wurde wie oben beschrieben gefertigt. Wie in 7 gezeigt, wird eine Bearbeitungs(Polier)-Stoppschicht 724 aufgebracht, bevor die Schicht des Deckmaterials 728 aufgebracht wird. Eine Schutzbeschichtung 746 sowie elektrische Vias 748, 749, 750 wurden wie oben beschrieben produziert. Diffusionsstopps 751 auf den Oberseitenoberflächen der jeweiligen Vias 748, 749, 750 sind in 7 ebenfalls gezeigt.
  • Bondbereiche 759 sind auf der zweiten Strukturoberseitenoberfläche 738 in elektrischer Verbindung mit den Vias 748, 749, 750 angeordnet. Lötkugeln 780 sind auf den Bondbereichen 759 zur Verbindung mit einem externen Treiber (nicht gezeigt) angeordnet.
  • Die VCSEL-Vorrichtung 700 ist ein Unterseitenemitter, d. h., Laserlicht wird durch das aktive Gebiet der VCSEL-Schichtstruktur 714 durch die Fotodiodenschichtstruktur 715 emittiert, wie mit einem Pfeil 785 angegeben ist. Ein Gitter 790 oder andere optische Strukturen können auf der Lichtemissionsseite der VCSEL-Vorrichtung 700 angeordnet sein.
  • 7 zeigt, dass das Verfahren zum Fertigen der VCSEL-Vorrichtung gemäß den Prinzipien der vorliegenden Offenbarung auch zum Integrieren photonischer Komponenten, wie einer Fotodiode oder eines Fototransistors in der VCSEL-Vorrichtung 700 geeignet ist, da alle elektrischen Verbindungen zu externen Vorrichtungen auf einer planarisierten Oberfläche (Oberfläche 738) der VCSEL-Vorrichtung 700 auf eine platzsparende Weise erfolgen können.
  • Obwohl der VCSEL 700 in 7 eine Einzelmesa-VCSEL-Vorrichtung ist, zeigen 8A und 8B eine Mehrfachmesa-VCSEL-Vorrichtung 800, wobei jede Mesa mit einer integrierten Fotodiode ausgestattet sein kann. Der VCSEL 800 umfasst bei diesem Beispiel eine erste Struktur 812, die eine VCSEL-Schichtstruktur 814 auf einem Wafer 816 umfasst, einschließlich einer Fotodiodenschichtstruktur 815. Die erste Struktur 812 wurde geätzt, um vier Mesas 801, 802, 803, 804 und eine entsprechende Anzahl an Fotodioden 805, 806, 807, 808 zu erhalten. Jede der Mesas 801, 802, 803, 804 einschließlich der entsprechenden Fotodiode 805, 806, 807, 808 ähnelt der VCSEL-Vorrichtung 700 in 7. Jedoch umfasst die VCSEL-Vorrichtung 800 im Unterschied zu der VCSEL-Vorrichtung 700 eine interne elektrische Anbindung 831. Eine solche interne Anbindung ist vorteilhafterweise durch das Verfahren zum Fertigen der VCSEL-Vorrichtung 800 gemäß den Prinzipien der vorliegenden Offenbarung möglich. Eine solche interne elektrische Anbindung kann durch mehrmaliges Wiederholen der Planarisierungsabfolge einschließlich des Aufbringens von Schichten des Deckmaterials und Planarisierens von ihnen, wie zum Beispiel unter Bezugnahme auf 6A-6H oben beschrieben, produziert werden. Nach einem ersten Planarisierungsschritt werden erste elektrische Vias 848a bis 848d herab zu den elektrischen Kontaktbereichen auf der Schichtstruktur 814 der Mesas 801-804 produziert und durch Aufbringen eines elektrisch leitfähigen Materials, zum Beispiel eines Metalls, elektrisch miteinander verbunden, um die elektrische Anbindung 831 zu erzeugen. Nach dem nächsten Planarisierungsprozess einschließlich des Bedeckens der zweiten Struktur 836 mit einer weiteren Schicht des Deckmaterials, um eine dritte Struktur 837 bereitzustellen, und Planarisierens der dritten Struktur 837, um eine planare oberste Oberseitenoberfläche de Vorrichtung 800 bereitzustellen, werden dann weitere elektrische Vias 870a-870e in der dritten Struktur 837 produziert. Wie in 8A gezeigt, erstreckt sich einer dieser weiteren Vias 870a herab zu der elektrischen Anbindung 831, während eine elektrische Verbindung des Vias 870a mit den Vias 848a, 848b, 848c, 848d durch die elektrische Anbindung 831 erreicht wird. Weitere elektrische Vias 870b-870e wurden produziert, die sich von der dritten Strukturoberseitenoberfläche 839 herab zu den elektrischen Kontakten erstrecken, die auf den Fotodioden 805-808 angeordnet sind. Ein weiterer elektrischer Via 870f erstreckt sich von der dritten Strukturoberseitenoberfläche 839 herab zu dem Wafer 816. Dementsprechend ermöglicht das Verfahren zum Fertigen einer VCSEL-Vorrichtung, wie der VCSEL-Vorrichtung 800, dicht gepackte Mehrfachmesa-VCSEL-Vorrichtungen, wodurch dunkle Flecken in der Laseremission vermieden oder wenigstens reduziert werden. Ferner ermöglicht das Verfahren gemäß der Erfindung, wie in 8A gezeigt, das Bereitstellen interner elektrischer Anbindungen innerhalb einer VCSEL-Vorrichtung, wie etwa der internen elektrischen Anbindung 831.
  • Wie in der Draufsicht der VCSEL-Vorrichtung 800 in 8B gezeigt, sind die Bondbereiche einschließlich der Lötkugeln 880a-880f alle auf der Oberseitenoberfläche der VCSEL-Vorrichtung 800 angeordnet, ohne dass viel Platz benötigt wird, wobei die Grundfläche der VCSEL-Vorrichtung 800, insbesondere die Grundfläche der elektrischen Verbindungen reduziert wird.
  • 9 zeigt eine Ausführungsform einer kaskadierten VCSEL-Vorrichtung 900, die gemäß den Prinzipien der vorliegenden Offenbarung gefertigt ist, wobei mehrere Mesas oder VCSELs elektrisch miteinander in Reihe verbunden sind. Die VCSEL-Vorrichtung 900 umfasst ein erstes Substrat 912, das eine VCSEL-Schichtstruktur 914 umfasst, die ein Gebiet 917 eines ersten Polarisationstyps, z. B. eines p-Typs, und ein anderes Gebiet mit einem zweiten Polarisationstyp, zum Beispiel ein n-Typ-Gebiet 919, aufweist. Die VCSEL-Vorrichtung 900 umfasst eine zweite Struktur 936, die durch einen Planarisierungsprozess, wie oben beschrieben, aus der ersten Struktur 912 gebildet wird. Die erste Struktur 912 umfasst einen Wafer 916.
  • Die VCSEL-Vorrichtung 9 umfasst ferner eine dritte Struktur, die eine weitere Schicht des Deckmaterials 953 umfasst.
  • Die VCSEL-Vorrichtung 900 umfasst bei diesem Beispiel vier Mesas 901-904. Jede Mesa weist eine Struktur auf, die mit der in 4J gezeigten VCSEL-Struktur vergleichbar ist, die oben beschrieben ist. Vias 959a-959e sind in der Deckmaterialschicht 953 produziert. Die Vias 959b, 959c und 959d verbinden angrenzende Mesas elektrisch miteinander. Die gesamte Anordnung wird so hergestellt, dass die Mesas elektrisch in Reihe verbunden sind, so dass eine Kaskade von Mesas gebildet wird. Wenn der als Lötkugel gebildete Bondbereich 980a mit dem positiven und negativen Pol einer Spannungsquelle verbunden wird, fällt die Spannung (zum Beispiel 12V) entlang der VCSEL-Vorrichtung 900 ab. Der Strom fließt durch die einzelnen Mesas 901, 902, 903, 904 in Reine, wie durch eine gestrichelte partielle Linie 990 angegeben ist.
  • Die weiteren Lötkugeln 980b, 980c, 980d sowie die Lötkugeln 980a, 980e dienen auch als Kühlkörper, so dass jeder Emitter (Mesa) seinen eigenen Kühlkörper aufweist.
  • 10 zeigt eine Ausführungsform einer VCSEL-Vorrichtung 1000, die zur Laserlichtemission in mehreren unterschiedlichen Wellenlängenbändern eingerichtet ist, zum Beispiel einem ersten Wellenlängenband mit einer Spitzenemission bei 980 nm, einem zweiten Wellenlängenband mit einer Spitzenemission bei 960 nm und einem dritten Wellenlängenband mit einer Spitzenemission bei 940 nm.
  • Die Gebiete der VCSEL-Vorrichtung 1000 mit den Emissionen in den unterschiedlichen Wellenlängenbändern sind durch Pfeile 1001, 1002, 1003 angegeben. Insbesondere ist die VCSEL-Vorrichtung 1000 ein Oberseitenemitter.
  • Der VCSEL 1000 kann gemäß den Prinzipien der vorliegenden Offenbarung gefertigt werden, d. h. durch Bereitstellen einer ersten Struktur, die eine VCSEL-Schichtstruktur 1014 mit Gebieten 1014a, 1014b, 1014c gemäß der Anzahl an Emissionsspitzenwellenlängen der Laseremission. Die VCSEL-Schichtstruktur 1014 umfasst zum Beispiel eine n-dotierte Schicht 1017, die allen Gebieten 1014a, 1014b, 1014c gemein ist. Die erste Struktur 1012 umfasst ferner einen Wafer oder ein Substrat 1016. Die VCSEL-Vorrichtung 1000 kann gemäß den Prinzipien der vorliegenden Offenbarung durch Verwenden einer Planarisierungsabfolge, wie oben beschrieben, und Produzieren elektrischer Vias von der Strukturoberseitenoberfläche herab zu den elektrischen Kontaktbereichen, wie in 10 gezeigt, gefertigt werden. Die VCSEL-Vorrichtung 1000 weist Bondbereiche 1070, 1071, 1072, 1073 zum elektrischen Verbinden der VCSEL-Vorrichtung 1000 mit einem externen Treiber auf, wobei die Gebiete 1001, 1002, 1003 einzeln adressierbar sind.
  • Wie aus der Beschreibung hier ersichtlich wird, ermöglicht das Verfahren zum Fertigen einer VCSEL-Vorrichtung gemäß der Erfindung eine Vielzahl an verschiedenen Konfigurationen von VCSEL-Vorrichtungen mit geringem Herstellungsaufwand. Insbesondere ermöglicht das Verfahren VCSEL-Vorrichtungen mit einer kleinen Grundfläche des VCSEL-Chips. Das Verfahren ermöglicht eine Fertigung von VCSEL-Vorrichtungen mit einzeln adressierbaren VCSELs oder Mesas in einer hochdichten Packung, ermöglicht eine Integration photonischer Komponenten und ein komplexes internes elektrisches Routing.
  • Obwohl die Erfindung in den Zeichnungen und der vorhergehenden Beschreibung ausführlich veranschaulicht und beschrieben wurde, sind eine solche Veranschaulichung und Beschreibung veranschaulichend oder beispielhaft und nicht beschränkend zu betrachten; die Erfindung ist nicht auf die offenbarten Ausführungsformen beschränkt. Andere Variationen der zu offenbarenden Ausführungsformen können von einem Fachmann, der die beanspruchte Erfindung ausführt, aus einer Studie der Zeichnungen, der Offenbarung und der angehängten Ansprüche verstanden und bewirkt werden.
  • In den Ansprüchen schließt das Wort „umfassend“ andere Elemente oder Schritte nicht aus und der unbestimmte Artikel „ein“ oder „eine“ schließt eine Mehrzahl nicht aus. Ein einzelnes Element oder eine andere Einheit kann die Funktionen einiger Gegenstände erfüllen, die in den Ansprüchen genannt sind. Die reine Tatsache, dass gewisse Maßnahmen in jeweils unterschiedlichen abhängigen Ansprüchen genannt sind, gibt nicht an, dass eine Kombination dieser Maßnahmen nicht vorteilhaft verwendet werden kann.
  • Jegliche Bezugszeichen in den Ansprüchen sollten nicht als den Schutzumfang beschränkend ausgelegt werden.

Claims (15)

  1. Verfahren zum Fertigen einer Vertikalkavitätsoberflächenemissionslaser(VCSEL)-Vorrichtung (100; 200; ...; 1000), welches Folgendes umfasst: Bereitstellen einer ersten Struktur (112; 212; ...; 1012), die eine VCSEL-Schichtstruktur (114; 214; ...; 1014) auf einem Wafer (116; 216; ...; 1016) umfasst, wobei die VCSEL-Schichtstruktur einschließlich des Wafers ein oder mehrere Halbleitermaterialien umfasst, wobei die erste Struktur eine nichtplanare erste Strukturoberseitenoberfläche (118) mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche aufweist, wobei die nichtplanare erste Strukturoberseitenoberfläche einen oder mehrere elektrische Kontaktbereiche (120; 220a; 320a; ...; 720) auf unterschiedlichen Höhenniveaus oberhalb des Wafers umfasst; Aufbringen einer oder mehrerer Schichten eines Deckmaterials (128; 228; 328, ...; 728), das sich von dem einen oder den mehreren Halbleitermaterialien unterscheidet, auf der nichtplanaren ersten Strukturoberseitenoberfläche entlang der nichtplanaren ersten Strukturoberseitenoberfläche mit einer solchen Dicke, dass ein unterstes Höhenniveau (130) einer Deckmaterialoberseitenoberfläche (132) wenigstens gleich oder oberhalb des höchsten Höhenniveaus (134) der nichtplanaren ersten Strukturoberseitenoberfläche ist, um eine zweite Struktur (136; 236; ...; 736) zu erhalten, die die erste Struktur und die eine oder die mehreren Schichten des Deckmaterials umfasst, wobei die zweite Struktur eine zweite Strukturoberseitenoberfläche (138; 238; ...; 738) aufweist; Planarisieren der zweiten Strukturoberseitenoberfläche; Produzieren eines oder mehrerer erster elektrischer Vias (148; 150) von der zweiten Strukturoberseitenoberfläche durch die eine oder die mehreren Schichten des Deckmaterials zur elektrischen Verbindung mit dem einen oder den mehreren elektrischen Kontaktbereichen.
  2. Verfahren nach Anspruch 1, wobei das Planarisieren Polieren, insbesondere chemisch-mechanisches Polieren, der zweiten Strukturoberseitenoberfläche umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei wenigstens eine der einen oder mehreren Schichten des Deckmaterials (128; 228; ...; 728) elektrisch isolierend ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei wenigstens eine der einen oder der mehreren Schichten des Deckmaterials (340) eine Metallschicht ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei wenigstens eine der einen oder mehreren Schichten des Deckmaterials (128; 228; ...; 728) wärmeleitfähig ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Produzieren des einen oder der mehreren ersten elektrischen Vias Ätzen eines oder mehrerer Kontaktlöcher (142, 144) in die eine oder die mehreren Schichten des Deckmaterials herab zu dem einen oder den mehreren elektrischen Kontaktbereichen und Füllen des einen oder der mehreren Kontaktlöcher mit einem elektrisch leitenden Material bis zu der zweiten Strukturoberseitenoberfläche umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 6, das ferner nach dem Produzieren des einen oder der mehreren ersten elektrischen Vias Aufbringen wenigstens einer weiteren Schicht des Deckmaterials (340; 453; 643) auf der zweiten Struktur umfasst, um eine dritte Struktur (337; 437; 637) bereitzustellen, die die zweite Struktur und das weitere Deckmaterial umfasst und eine dritte Strukturoberseitenoberfläche aufweist.
  8. Verfahren nach Anspruch 7, das ferner Produzieren eines oder mehrerer weiterer elektrischer Vias (459; 651; 870a) von der dritten Strukturoberseitenoberfläche durch die wenigstens eine weitere Schicht des Deckmaterials zum elektrischen Verbinden des einen oder der mehreren weiteren elektrischen Vias mit wenigstens einem Teil der ersten elektrischen Vias umfasst.
  9. Verfahren nach Anspruch 7 oder 8, das ferner vor dem Aufbringen der wenigstens einen weiteren Schicht des Deckmaterials elektrisches Verbinden wenigstens eines Teils der ersten elektrischen Vias miteinander umfasst.
  10. Verfahren nach einem der Ansprüche 1 bis 9, das ferner Anordnen eines oder mehrerer Bondbereiche (152; 252a; 350a; 580; 680; 759; 880a; 980a; 1070) auf der zweiten Strukturoberseitenoberfläche oder auf der dritten Strukturoberseitenoberfläche in elektrischer Verbindung mit den ersten oder weiteren elektrischen Vias umfasst.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei das eine oder die mehreren Halbleitermaterialien II-VI- oder Ill-V-Verbindungshalbleitermaterialien sind.
  12. Vertikalkavitätsoberflächenemissionslaser(VCSEL)-Vorrichtung, die Folgendes umfasst: eine erste Struktur (112; 212; ...; 1012), die eine VCSEL-Schichtstruktur (114; 214; ...; 1014) auf einem Wafer (116; 216; ...; 1016) umfasst, wobei die VCSEL-Schichtstruktur einschließlich des Wafers ein oder mehrere Halbleitermaterialien umfasst, wobei die erste Struktur eine nichtplanare erste Strukturoberseitenoberfläche (118) mit variierenden Höhenniveaus entlang der nichtplanaren Oberseitenoberfläche aufweist, wobei die nichtplanare erste Strukturoberseitenoberfläche einen oder mehrere elektrische Kontaktbereiche (120; 220a; 320a; ...; 720) auf unterschiedlichen Höhenniveaus oberhalb des Wafers umfasst; eine oder mehrere Schichten eines Deckmaterials (128; 228; 328, ...; 728), das von dem einen oder den mehreren Halbleitermaterialien verschieden ist, welche auf der nichtplanaren ersten Strukturoberseitenoberfläche entlang der nichtplanaren ersten Strukturoberseitenoberfläche angeordnet sind, wobei eine oberste Oberseitenoberfläche der VCSEL-Vorrichtung (100; 200; ...; 1000) planar ist, einen oder mehrere elektrische Vias von der obersten Oberseitenoberfläche durch die eine oder die mehreren Schichten des Deckmaterials in elektrischer Verbindung mit dem einen oder den mehreren Kontaktbereichen.
  13. VCSEL-Vorrichtung nach Anspruch 12, wobei die eine oder die mehreren Schichten des Deckmaterials eine oder mehrere elektrisch isolierende Schichten und/oder eine oder mehrere elektrisch leitfähige Schichten beinhalten.
  14. VCSEL-Vorrichtung nach Anspruch 12 oder 13, die ferner eine oder mehrere interne elektrische Anbindungen (669; 831) umfasst, die einen oder mehrere der elektrischen Vias auf einem Höhenniveau unterhalb der obersten Oberseitenoberfläche und oberhalb des Wafers elektrisch verbinden.
  15. VCSEL-Vorrichtung nach einem der Ansprüche 12 bis 14, die ferner einen oder mehrere Bondbereiche auf der obersten Oberseitenoberfläche in elektrischer Verbindung mit dem einen oder den mehreren elektrischen Vias umfasst.
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