DE112017007851T5 - Vorrichtung, verfahren und system zur verstärkung der kanalverspannung in einem nmos-transistor - Google Patents

Vorrichtung, verfahren und system zur verstärkung der kanalverspannung in einem nmos-transistor Download PDF

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Anand Murthy
Karthik Jambunathan
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Abstract

Techniken und Mechanismen zum Herbeiführen einer Verspannung einer Kanalregion eines NMOS-Transistors. In einer Ausführungsform enthält eine Finnenstruktur auf einem Halbleitersubstrat zwei Source- oder Drain-Regionen des Transistors, wobei eine Kanalregion des Transistors zwischen die Source- oder Drain-Regionen liegt. Mindestens eine solche Source- oder Drain-Region enthält eine dotierte Silizium-Germanium-Verbindung (SiGe-Verbindung), wobei Versetzungen in der SiGe-Verbindung dazu führen, dass die mindestens eine Source- oder Drain-Region eine Zugspannung in der Kanalregion induziert. In einer anderen Ausführungsform enthalten Source- oder Drain-Regionen eines Transistors jeweils eine SiGe-Verbindung, die mindestens 50 Gew.-% Germanium umfasst.

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Ausführungsformen der Erfindung betreffen allgemein die Halbleitertechnologie und betreffen insbesondere, aber nicht ausschließlich, verspannte Transistoren.
  • Allgemeiner Stand der Technik
  • Bei der Halbleiterverarbeitung werden Transistoren in der Regel auf Halbleiterwafern gebildet. In der CMOS-Technologie (Complementary Metal Oxide Semiconductor) gehören Transistoren gewöhnlich zu einem von zwei Typen: NMOS-Transistoren (Metall-Oxid-Halbleiter mit negativem Kanal) oder PMOS-Transistoren (Metall-Oxid-Halbleiter mit positivem Kanal). Die Transistoren und andere Vorrichtungen können miteinander verbunden werden, um integrierte Schaltkreise (ICs) zu bilden, die zahlreiche nützliche Funktionen erfüllen.
  • Der Betrieb solcher ICs hängt mindestens teilweise von der Leistung der Transistoren ab, die ihrerseits verbessert werden kann, indem man die Kanalregionen verspannt. Genauer gesagt, wird die Leistung eines NMOS-Transistors durch das Einarbeiten einer Zugspannung in seiner Kanalregion verbessert, und die Leistung eines PMOS-Transistors wird durch das Einarbeiten einer Druckspannung in seiner Kanalregion verbessert.
  • Ein FinFET ist ein Transistor, der um einen dünnen Streifen aus Halbleitermaterial (allgemein als eine Finne (Fin) bezeichnet) herum aufgebaut ist. Der Transistor umfasst die standardmäßigen Feldeffekttransistor-Knoten (FET-Knoten), zu denen ein Gate, ein Gate-Dielektrikum, eine Source-Region und eine Drain-Region gehören. Der leitfähige Kanal einer solchen Vorrichtung befindet sich auf den Außenseiten der Rippe unter dem Gate-Dielektrikum. Genauer gesagt, fließt Strom entlang oder innerhalb beider Seitenwände der Finne (der Seiten senkrecht zur Substratoberfläche) sowie entlang der Oberseite der Finne (der Seite parallel zur Substratoberfläche). Weil sich der leitfähige Kanal solcher Konfigurationen im Wesentlichen entlang der drei verschiedenen äußeren, planaren Regionen der Finne befindet, wird ein solches FinFET-Design mitunter auch als ein Tri-Gate-FinFET bezeichnet. Es gibt noch weitere Arten von FinFET-Konfigurationen, wie zum Beispiel sogenannte Doppelgate-FinFETs, bei denen der leitfähige Kanal im Prinzip nur entlang der beiden Seitenwände der Finne (und nicht entlang der Oberseite der Finne) verläuft. Es gibt eine Reihe erheblicher Probleme, die mit der Herstellung solcher Transistoren auf Finnenbasis verbunden sind.
  • Figurenliste
  • Die verschiedenen Ausführungsformen der vorliegenden Erfindung werden in den Figuren der beiliegenden Zeichnungen beispielhaft und nicht zum Zweck der Einschränkung veranschaulicht. In ihnen:
    • zeigt 1 verschiedene Ansichten, die Elemente eines integrierten Schaltkreises zur Verstärkung der Transistorverspannung gemäß einer Ausführungsform veranschaulichen.
    • ist 2 ein Flussdiagramm, das Elemente eines Verfahrens zur Verstärkung der Verspannung in einem Kanal eines Transistors gemäß einer Ausführungsform veranschaulicht.
    • zeigen die 3A, 3B Querschnittsansichten, die jeweils die Strukturen auf einer jeweiligen Stufe der Halbleiterverarbeitung gemäß einer Ausführungsform veranschaulichen.
    • ist 4 ein Funktionsblockdiagramm, das eine Computervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 5 ist ein Funktionsblockdiagramm, das ein beispielhaftes Computersystem gemäß einer Ausführungsform veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • In verschiedenen Ausführungsformen werden Vorrichtungen und Verfahren im Zusammenhang mit verspannten Transistoren beschrieben. Kurz gesagt, verstärken einige Ausführungsformen auf unterschiedliche Weise die Kanalverspannung, um die Leistung eines oder mehrerer NMOS-Transistoren zu verbessern. Es können jedoch verschiedene Ausführungsformen auch ohne ein oder mehrere der konkreten Details oder mit anderen Verfahren, Materialien oder Komponenten praktiziert werden. In anderen Fällen werden bekannte Strukturen, Materialien oder Operationen nicht gezeigt oder detailliert beschrieben, um Aspekte verschiedener Ausführungsformen nicht in den Hintergrund treten zu lassen. In ähnlicher Weise werden zu Erklärungszwecken konkrete Zahlen, Materialien und Konfigurationen dargelegt, um ein gründliches Verständnis einiger Ausführungsformen zu ermöglichen. Ungeachtet dessen können einige Ausführungsformen auch ohne konkrete Details praktiziert werden. Darüber hinaus versteht es sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen sind und nicht unbedingt maßstabsgetreu gezeichnet sind.
  • Die hier beschriebenen Technologien können in einer oder mehreren elektronischen Vorrichtungen implementiert werden. Zu nicht-einschränkenden Beispielen für elektronische Vorrichtungen, die die hier beschriebenen Technologien nutzen können, gehören alle Arten von mobilen und/oder stationären Vorrichtungen, wie Kameras, Mobiltelefone, Computerterminals, Desktop-Computer, elektronische Lesegeräte, Faxgeräte, Kioske, Laptops, Netbook-Computer, Notebook-Computer, Internetvorrichtungen, Zahlungsterminals, persönliche digitale Assistenten, Media-Player und/oder -Recorder, Server (zum Beispiel Blade-Server, Rack-Mount-Server, Kombinationen davon usw.), Set-Top-Boxen, Smartphones, Tablet-Personalcomputer, ultramobile Personalcomputer, drahtgebundene Telefone, Kombinationen davon und dergleichen. Allgemeiner ausgedrückt, können Ausführungsformen in einer beliebigen aus einer Vielzahl von elektronischen Vorrichtungen verwendet werden, einschließlich eines oder mehrerer Transistoren, die Strukturen enthalten, die gemäß im vorliegenden Text beschriebenen Techniken gebildet werden.
  • 1 zeigt in perspektivischer Ansicht einen integrierten Schaltkreis (IC) 100, der Strukturen enthält, um einen NMOS-Transistor zu verspannen, gemäß einer Ausführungsform. 1 zeigt außerdem eine geöffnete perspektivische Ansicht 102 und eine Draufsicht 104 der IC-Vorrichtung 100.
  • Die IC-Vorrichtung 100 ist ein Beispiel für eine Ausführungsform, bei der ein NMOS-Transistor eine Source-Region oder eine Drain-Region enthält, die eine dotierte Silizium-Germanium-Verbindung (SiGe-Verbindung) umfasst. Ein solcher NMOS-Transistor kann dotierte Source- oder Drain-Regionen einer Finnenstruktur sowie Gate-Strukturen enthalten, die zum Beispiel ein Gate-Dielektrikum und eine Gate-Elektrode enthalten, die sich über die Finnenstruktur erstrecken. Die Finnenstruktur kann durch einen ersten Halbleiterkörper gebildet werden, der auf einem zweiten Halbleiterkörper (hier als „Pufferschicht“ bezeichnet) angeordnet ist, was die Einarbeitung einer Zugspannung in den NMOS-Transistor erleichtern soll. Bei mindestens einer Source- oder Drain-Region des NMOS-Transistors können Versetzungen der Source- oder Drain-Region dazu führen, dass eine Zugspannung auf eine angrenzende Kanalregion des NMOS-Transistors ausgeübt wird.
  • In der gezeigten beispielhaften Ausführung enthält die IC-Vorrichtung 100 eine Pufferschicht 110, die eine Seite 112 aufweist. Die Pufferschicht 110 kann eine oder mehrere epitaxiale einkristalline Halbleiterschichten (zum Beispiel Silizium, Germanium, Silizium-Germanium, Galliumarsenid, Indiumphosphid, Indium-Galliumarsenid, Aluminium-Galliumarsenid usw.) umfassen, die zum Beispiel auf einem anderen Volumenhalbleitersubstrat (wie zum Beispiel dem gezeigten veranschaulichenden Siliziumsubstrat 140) gezüchtet werden können.
  • Obgleich einige Ausführungsformen in dieser Hinsicht nicht beschränkt sind, kann die Pufferschicht 110 verschiedene epitaxial gezüchtete Halbleiter-Subschichten umfassen, die unterschiedliche Gitterkonstanten aufweisen. Solche Halbleiter-Subschichten können dazu dienen, die Gitterkonstante entlang der z-Achse des gezeigten xyz-Koordinatensystems abzustufen. Zum Beispiel kann eine Germaniumkonzentration der SiGe-Pufferschichten 110 von 30 % Germanium in der untersten Pufferschicht auf 70 % Germanium in der obersten Pufferschicht ansteigen, wodurch die Gitterkonstante allmählich erhöht wird.
  • Die IC-Vorrichtung 100 kann des Weiteren auf der Pufferschicht 110 einen ersten Halbleiterkörper enthalten, der eine Finnenstruktur bildet (wie zum Beispiel die veranschaulichende Finnenstruktur 120). Zum Beispiel kann der erste Halbleiterkörper teilweise aus einem epitaxial gezüchteten einkristallinen Halbleiter gebildet werden, wie zum Beispiel Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Die Finnenstruktur 120 kann sich in einigen Ausführungsformen bis zur Seite 112 erstrecken. In anderen Ausführungsformen kann der erste Halbleiterkörper des Weiteren einen darunterliegenden Subschichtabschnitt umfassen, von dem aus sich die Finnenstruktur 120 erstreckt (wobei zum Beispiel der darunterliegende Subschichtabschnitt zwischen der Seite 112 und der Finnenstruktur 120 angeordnet ist und an diese grenzt).
  • Im Sinne des vorliegenden Textes bezieht sich der Begriff „Source- oder Drain-Region“ (oder alternativ „Source/Drain-Region“) auf eine Struktur, die dafür konfiguriert ist, als Source eines Transistors oder als Drain eines Transistors zu fungieren. Dotierte Abschnitte der Finnenstruktur 120 können eine Source eines NMOS-Transistors und einen Drain des NMOS-Transistors bilden (wie zum Beispiel die gezeigten veranschaulichenden Source/Drain-Regionen 124, 126). Eine Kanalregion des NMOS-Transistors kann zwischen den Source/Drain-Regionen 124, 126 angeordnet werden, wobei sich ein Gate-Dielektrikum 132 und eine Gate-Elektrode 130 verschiedentlich über einen Abschnitt der Finnenstruktur 120 erstrecken, der die Kanalregion enthält. Zum Beispiel können sich die Source/Drain-Regionen 124, 126 unter seitlich gegenüberliegenden Seiten der Gate-Elektrode 130 erstrecken.
  • Die Source-/Drain-Regionen 124, 126 und die Kanalregion können dafür konfiguriert sein, während des Betriebes der IC-Vorrichtung 100 Strom zu leiten - zum Beispiel den mittels der Gate-Elektrode 130 gesteuerten Strom. Zum Beispiel können die Source/Drain-Regionen 124, 126 in einer Source/Drain-Mulde angeordnet werden, die mit der Finnenstruktur 120 versehen ist. Eine oder beide der Source/Drain-Regionen 124, 126 können eine SiGe-Verbindung umfassen, wobei zum Beispiel andere Abschnitte der Finnenstruktur 120 eine andere Verbindung aufweisen als die SiGe-Verbindung. Die Source/Drain-Regionen 124, 126 können einen beliebigen aus einer Vielzahl geeigneter n-Dotanden, wie zum Beispiel Phosphor oder Arsen, enthalten.
  • Strukturen der Pufferschicht 110 und/oder Strukturen der Finnenstruktur 120 können mindestens teilweise, zum Beispiel durch Isolationsstrukturen 114, von anderen Schaltkreisstrukturen der IC-Vorrichtung 100 elektrisch isoliert werden. Die Isolationsstrukturen 114 können Siliziumdioxid oder ein beliebiges aus einer Vielzahl anderer dielektrischer Materialien enthalten, die zum Beispiel aus herkömmlichen Isolationstechniken adaptiert sind. Größen, Formen, Anzahl und relative Konfiguration der Isolationsstrukturen 114 sind lediglich veranschaulichend, und die IC-Vorrichtung 100 kann in anderen Ausführungsformen eine beliebige aus einer Vielzahl zusätzlicher oder alternativer Isolationsstrukturen enthalten.
  • Das Gate-Dielektrikum 132 kann ein Gate-Dielektrikum mit hohem k-Wert wie zum Beispiel Hafniumoxid enthalten. In verschiedenen anderen Ausführungsformen kann das Gate-Dielektrikum 132 Hafnium-Siliziumoxid, Lanthanoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid-Aluminiumoxid, Blei-Scandium-Tantaloxid oder Blei-Zink-Niobat enthalten. In einer anderen Ausführungsform enthält das Gate-Dielektrikum 132 Siliziumdioxid.
  • Die Gate-Elektrode 130 kann aus jedem geeigneten Gate-Elektrodenmaterial gebildet werden. Die Gate-Elektrode 130 umfasst in einer Ausführungsform ein dotiertes polykristallines Silizium. Alternativ oder zusätzlich kann die Gate-Elektrode 130 ein Metallmaterial umfassen, wie zum Beispiel Wolfram, Tantal, Titan und deren Nitride. Es versteht sich, dass die Gate-Elektrode 130 nicht unbedingt ein einzelnes Material sein muss, sondern auch ein Verbundstapel aus dünnen Schichten sein kann, wie zum Beispiel eine polykristalline Silizium/Metall-Elektrode oder eine Metall/Polykristallines-Silizium-Elektrode.
  • Dielektrische Seitenwandabstandshalter 150, 160 können an gegenüberliegenden Seitenwänden der Gate-Elektrode 130 gebildet werden, wobei zum Beispiel Abstandshalter 150, 160 Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder Kombinationen davon umfassen. Die jeweilige Dicke der Seitenwandabstandshalter 150, 160 kann die Isolierung der Gate-Elektrode 130 während der Prozesse zur Bildung von Source/Drain-Regionen 124, 126 erleichtern.
  • Obgleich einige Ausführungsformen in dieser Hinsicht nicht beschränkt sind, kann der NMOS-Transistor mehrere eigenständige Kanalregionen enthalten, die jeweils zwischen den Source-/Drain-Regionen 124, 126 angeordnet sind, zum Beispiel die mehreren Kanalregionen, die eine oder mehrere Nanodrahtstrukturen enthalten. Solche ein oder mehreren Nanodrähte können beispielsweise aus beliebigen von verschiedenen geeigneten Materialien wie zum Beispiel Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, InP und Kohlenstoff-Nanoröhren gebildet werden.
  • In einer Ausführungsform kann der erste Halbleiterkörper, der die Finnenstruktur 120 bildet, eine andere kristalline Struktur aufweisen als die angrenzende Pufferschicht 110. Eine Fehlanpassung (zum Beispiel die Gitterkonstanten-Fehlanpassung) zwischen der Finnenstruktur 120 und der Seite 112 kann dazu führen, dass in einer Kanalregion, die zwischen den Source/Drain-Regionen 124, 126 liegt, eine Zugspannung induziert wird. Zum Beispiel kann eine Gitterkonstante der Seite 112 von der Gitterkonstante der Finnenstruktur 120 verschieden sein. In einer solchen Ausführung umfasst eine der Seite 112 und der Finnenstruktur 120 Silizium-Germanium, das ein erstes Silizium-Germanium-Komponentenverhältnis aufweist, und die andere der Seite 112 und der Finnenstruktur 120 umfasst reines Silizium oder Silizium-Germanium, das ein zweites Silizium-Germanium-Komponentenverhältnis aufweist, das sich von dem ersten Silizium-Germanium-Komponentenverhältnis unterscheidet. Jedoch kann in verschiedenen Ausführungsformen jede beliebige von verschiedenen anderen Gitterfehlanpassungen in die Pufferschicht 110 und die Finnenstruktur 120 eingearbeitet werden.
  • Um die Induzierung einer Zugspannung zu erleichtern, können in einer oder in beiden der Source/Drain-Regionen 124, 126 jeweilige Versetzungen ausgebildet werden. Beispielsweise kann die Source/Drain-Region 124 Versetzungen 154 enthalten, und/oder die Source/Drain-Region 126 kann Versetzungen 164 enthalten. Einige Ausführungsformen basieren auf der Erkenntnis der Erfinder, dass SiGe-Verbindungen, die herkömmlicherweise zum Induzieren von Druckspannungen in PMOS-Transistoren verwendet werden, alternativ auch eine Zugspannung mit der weiteren Einarbeitung von Versetzungen darin erzeugen können.
  • Die Versetzungen einiger Ausführungsformen (wie zum Beispiel die Versetzungen 154, 164) sind in den Figuren der vorliegenden Offenlegung verschiedentlich mit dicken Linien gezeigt, wie in den Ansichten 102, 104. Solche Linien sind jedoch nur symbolisch und schränken nicht unbedingt die Anzahl, Größe, Richtung und/oder Form von Versetzungen in einer Source-Drain-Region ein. Zum Beispiel können sich Versetzungen 154 und/oder Versetzungen 164 jeweils verschiedentlich entlang einer jeweiligen einer y-Achsen-Richtung, einer x-Achsen-Richtung oder einer von verschiedenen anderen Richtungen erstrecken. Mehrere Versetzungen innerhalb einer einzelnen Source-Drain-Region können sich in einigen Ausführungsformen verschiedentlich entlang anderer jeweiliger Richtungen erstrecken. Alternativ oder zusätzlich kann eine gegebene Versetzung eine oder mehrere gewinkelte Regionen bilden (zum Beispiel, wenn eine solche Versetzung einem Zickzackpfad innerhalb einer Source-Drain-Region folgt). In einigen Ausführungsformen können eine oder mehrere Versetzungen in einer gegebenen Querschnittsebene jeweils als Punktversetzung erscheinen.
  • 2 zeigt Merkmale eines Verfahrens 200, um Strukturen eines Transistors gemäß einer Ausführungsform zu verspannen. Das Verfahren 200 kann zum Beispiel Prozesse zur Herstellung eines Teils oder der gesamten Struktur der IC-Vorrichtung 100 umfassen. Um bestimmte Merkmale verschiedener Ausführungsformen zu veranschaulichen, wird das Verfahren 200 hier mit Bezug auf die in den 3A, 3B gezeigten Strukturen beschrieben. In verschiedenen Ausführungsformen können jedoch beliebige aus einer Vielzahl zusätzlicher oder alternativer Strukturen gemäß dem Verfahren 200 hergestellt werden.
  • Das Verfahren 200 kann bei 210 die Bildung einer Finnenstruktur auf einer Pufferschicht und bei 220 die Bildung einer Gate-Struktur eines NMOS-Transistors umfassen, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt. Zum Beispiel sind, unter Bezug auf die 3A, 3B, seitliche Querschnittsansichten für jeweilige Stufen 300-305 der Verarbeitung zur Herstellung von Transistorstrukturen gemäß einer Ausführungsform gezeigt. 3A, 3B zeigen auch Querschnitts-Endansichten 300a-305a, die jeweils den Stufen 300-305 entsprechen. Wie auf Stufe 300 gezeigt, kann eine Finnenstruktur 320 direkt oder indirekt auf einer Pufferschicht 315 angeordnet werden, wobei zum Beispiel die Finnenstruktur 320 und die Pufferschicht 315 funktionell der Finnenstruktur 120 bzw. der Pufferschicht 110 entsprechen. Ein Gate-Dielektrikum 332 und eine Gate-Elektrode 330 können selektiv nacheinander gebildet werden, die sich jeweils mindestens teilweise um die Finnenstruktur 320 herum erstreckt. Die Finnenstruktur 320, das Gate-Dielektrikum 332, die Gate-Elektrode 330 und/oder andere Strukturen können beispielsweise während der Stufen 300-305 mit Hilfe von Operationen gebildet werden, die von herkömmlichen Halbleiterfertigungstechniken adaptiert sind, einschließlich beispielsweise Maskierungs-, Lithografie-, Abscheidungs- (zum Beispiel chemische Aufdampfungs-), Ätz- und/oder andere Prozesse. Einige dieser konventionellen Techniken werden hier nicht im Detail beschrieben, um zu vermeiden, dass bestimmte Merkmale verschiedener Ausführungsformen in den Hintergrund treten.
  • Wie auf Stufe 301 gezeigt, können ein oder mehrere Abstandshalterabschnitte (wie zum Beispiel die veranschaulichenden Abstandshalterabschnitte 350, 352) gebildet werden, jeder zum Beispiel an einer jeweiligen von zwei gegenüberliegenden Seitenwänden der Gate-Elektrode 330. Die Abstandshalter 350, 352 können durch flächendeckende Abscheidung eines konformen dielektrischen Films, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder Kombinationen davon, gebildet werden. Ein dielektrisches Material von Abstandshaltern 350, 352 kann in einer konformen Weise abgeschieden werden, so dass sich der dielektrische Film auf vertikalen Oberflächen, wie zum Beispiel den Seitenwänden der Gate-Elektrode 330, auf im Wesentlichen gleiche Höhen bildet. In einer beispielhaften Ausführungsform ist der dielektrische Film ein Siliziumnitridfilm, der durch einen chemischen Heißwand-Niederdruck-Aufdampfungsprozess (LPCVD-Prozess) gebildet wird. Die abgeschiedene Dicke des dielektrischen Films kann die Breite oder Dicke der gebildeten Abstandshalter 350, 352 bestimmen. In einer Ausführungsform kann die Dicke eines der Abstandshalterabschnitte 350, 352 die Isolierung der Gate-Elektrode 330 während anschließender Prozesse erleichtern, um eine oder mehrere dotierte Source/Drain-Regionen zu bilden. Zum Beispiel kann ein solcher dielektrischer Film bis auf eine Dicke (x-Achsen-Dimension) in einem Bereich von 4 bis 15 nm gebildet werden, wobei zum Beispiel die Dicke in einem Bereich von 4 nm bis 8 nm liegt.
  • In einer Ausführungsform umfasst das Verfahren 200 des Weiteren bei 230 die Bildung einer Source/Drain-Region des NMOS-Transistors in der Finnenstruktur, wobei die Source/Drain-Region Silizium-Germanium (SiGe) enthält. Das Verfahren 200 kann des Weiteren bei 240 die Bildung einer Kanalregion des NMOS-Transistors in der Finnenstruktur umfassen, wobei eine Zugspannung in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen beim SiGe der Source/Drain-Region induziert wird.
  • Nach der Bildung der Abstandshalterabschnitte 350, 352 können eine oder mehrere Aussparungsstrukturen in die Finnenstruktur 320 geätzt oder anderweitig darin ausgebildet werden. Zum Beispiel kann, wie auf Stufe 302 gezeigt, eine Nassätzung und/oder eine andere subtraktive Verarbeitung durchgeführt werden, zum Beispiel durch eine strukturierte Maske (nicht gezeigt), um Abschnitte der Finnenstruktur 320 zu entfernen, was zur Bildung einer oder beider der veranschaulichenden Aussparungen 322 führt. Eine oder jede der Aussparungen 322 kann die anschließende Abscheidung eines SiGe-Materials darin erlauben, was dazu dient, mindestens einen Teil einer Source/Drain-Region zu bilden.
  • Zum Beispiel kann, wie auf Stufe 303 gezeigt, eine SiGe-Verbindung epitaxial gezüchtet werden, zum Beispiel durch chemische Aufdampfung (CVD) oder andere derartige additive Prozesse bei 230 des Verfahrens 200, um einen oder beide der gezeigten veranschaulichenden SiGe-Körper 324, 326 zu bilden. Die SiGe-Verbindung kann während ihrer Abscheidung einen Dotanden enthalten oder kann alternativ nach der Bildung der SiGe-Körper 324, 326 anschließend mittels Ionenimplantation, Plasmaimplantation oder andere derartige Dotierungsprozesse dotiert werden.
  • Während oder nach ihrem epitaxialen Wachsen und/oder Dotieren können in den SiGe-Körpern 324, 326 Versetzungen gebildet werden. Zum Beispiel können sich, wie auf Stufe 304 gezeigt, Versetzungen 354 in dem SiGe-Körper 324 bilden, und/oder Versetzungen 364 können sich in dem SiGe-Körper 326 bilden. Eine Gesamtzahl von Versetzungen 354 (und/oder eine Gesamtzahl von Versetzungen 364) kann mindestens teilweise auf ein relativ hohes Komponentenverhältnis von Germanium in den SiGe-Körpern 324, 326 zurückzuführen sein. Zum Beispiel kann einer oder jeder der SiGe-Körper 324, 326 mindestens 50 Gew.-% Germanium und in einigen Ausführungsformen 60 Gew.-% oder mehr Germanium enthalten.
  • Die Gesamtzahl der Versetzungen 354 kann dazu führen, dass der SiGe-Körper 324 eine Zugspannung, zum Beispiel anstelle einer Druckspannung, in einer Kanalregion, die zwischen den SiGe-Körpern 324, 326 liegt, induziert. Alternativ oder zusätzlich kann die Gesamtzahl der Versetzungen 364 in ähnlicher Weise dazu führen, dass der SiGe-Körper 326 eine Zugspannung in einer solchen Kanalregion induziert. In einer beispielhaften Ausführung kann sich eine Gate-Struktur des Transistors (die zum Beispiel eines oder beides der Gate-Elektrode 330 und des Gate-Dielektrikums 332 enthält) über eine Länge (x-Achsen-Dimension) der Finnenstruktur 320 erstrecken. In einer solchen Ausführungsform kann eine Ausdehnung der Source/Drain-Region entlang der Länge der Finnenstruktur 320 zwischen 5 Nanometer (nm) und 100 nm betragen, wobei eine Gesamtzahl der Versetzungen im SiGe der Source/Drain-Region mindestens 4 beträgt, zum Beispiel in einem Bereich von 4 bis 10. Ein Source/Drain-Region kann jedoch aufgrund von mehr oder weniger Versetzungen Zugspannungen induzieren, zum Beispiel in Abhängigkeit von den Abmessungen und der Zusammensetzung der Source/Drain-Region.
  • In einigen Ausführungsformen kann das Verfahren 200 des Weiteren die Bildung einer dotierten Siliziumkappe auf der Source/Drain-Region umfassen. Zum Beispiel können, wie auf Stufe 305 gezeigt, dotierte Siliziumkappen 360, 362 über den SiGe-Körper 324, 326 gebildet werden. Ohne das Vorhandensein einer solchen Siliziumkappe kann der Transistor sonst einen hohen Schottky-Kontaktwiderstand aufweisen, der beispielsweise den Strom und die Schaltleistung der Vorrichtung insgesamt beeinträchtigen könnte. Eine oder mehrere Isolationsstrukturen (nicht gezeigt), die zum Beispiel Isolationsstrukturen 114 enthalten, können in einigen Ausführungsformen während oder nach den Stufen 300-305 gebildet werden.
  • Wie bei einem Transistor wie zum Beispiel dem, der aus der durch die Stufen 300-305 gezeigten Verarbeitung hervorgeht, können mehrere Transistoren einer IC-Vorrichtung (zum Beispiel eines IC-Die) gemäß dem Verfahren 200 hergestellt werden. Zum Beispiel kann das Verfahren 200 des Weiteren die Bildung von Strukturen eines zweiten NMOS-Transistors (zum Beispiel einer zweiten Source/Drain-Region und einer zweiten Kanalregion) in der Finnenstruktur umfassen. In einer solchen Ausführungsform kann der zweite NMOS-Transistor eines oder mehrere der hier beschriebenen verspannungsinduzierenden Merkmale aufweisen, wobei zum Beispiel die zweite Source/Drain-Region in ähnlicher Weise eine SiGe-Verbindung umfasst, die eine Zugspannung in der angrenzenden zweiten Kanalregion induziert. Alternativ oder zusätzlich kann das Verfahren 200 des Weiteren die Bildung einer zweiten Finnenstruktur auf der Pufferschicht und die Bildung von Strukturen eines anderen NMOS-Transistors (zum Beispiel einer anderen Source/Drain-Region und einer anderen Kanalregion) in der zweiten Finnenstruktur umfassen. In einer solchen Ausführungsform kann dieser andere NMOS-Transistor eines oder mehrere der hier beschriebenen verspannungsinduzierenden Merkmale aufweisen, wobei zum Beispiel die andere Source/Drain-Region in ähnlicher Weise eine SiGe-Verbindung umfasst, die eine Zugspannung in einer angrenzenden Kanalregion induziert.
  • 4 veranschaulicht eine Computervorrichtung 400 gemäß einer Ausführungsform. Die Computervorrichtung 400 enthält eine Platine 402. Die Platine 402 kann eine Anzahl von Komponenten enthalten, einschließlich beispielsweise einen Prozessor 404 und mindestens einen Kommunikations-Chip 406. Der Prozessor 404 ist physisch und elektrisch mit der Platine 402 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikations-Chip 406 ebenfalls physisch und elektrisch mit der Platine 402 gekoppelt. In weiteren Implementierungen ist der Kommunikations-Chip 406 Teil des Prozessors 404.
  • In Abhängigkeit von ihren Anwendungen kann die Computervorrichtung 400 noch weitere Komponenten enthalten, die gegebenenfalls physisch und elektrisch mit der Platine 402 gekoppelt sein können. Zu diesen weiteren Komponenten gehören unter anderem flüchtiger Speicher (zum Beispiel DRAM), nichtflüchtiger Speicher (zum Beispiel ROM), Flash-Speicher, ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, eine Anzeige, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine GPS-Vorrichtung (Global Positioning System), ein Kompass, ein Beschleunigungsmesser, ein Gyroskop, ein Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie zum Beispiel eine Festplatte, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) usw.).
  • Der Kommunikations-Chip 406 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Computervorrichtung 400. Der Begriff „drahtlos“ und seine Ableitungen können zum Beschreiben von Schaltkreisen, Vorrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen usw. verwendet werden, die Daten mit Hilfe modulierter elektromagnetischer Strahlung über ein nicht-festes Medium übertragen können. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte umfassen, obgleich sie in manchen Ausführungsformen möglicherweise keine Drähte enthalten. Der Kommunikations-Chip 406 kann beliebige aus einer Reihe von Drahtlos-Standards oder -Protokollen implementieren, einschließlich beispielsweise Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie jegliche anderen Drahtlos-Protokolle, die als 3G, 4G, 5G - und darüber hinaus - bezeichnet werden. Die Computervorrichtung 400 kann mehrere Kommunikations-Chips 406 umfassen. Zum Beispiel kann ein erster Kommunikations-Chip 406 speziell für die drahtlose Nahbereichskommunikation, wie zum Beispiel Wi-Fi und Bluetooth, vorgesehen sein, und ein zweiter Kommunikations-Chip 406 kann speziell für die drahtlose Fernbereichskommunikation, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 404 der Computervorrichtung 400 enthält einen integrierten Schaltkreis-Die, der innerhalb des Prozessors 404 verkapselt ist. Der Begriff „Prozessor“ kann sich auf jede Vorrichtung oder jeden Abschnitt einer Vorrichtung beziehen, die elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronischen Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können. Der Kommunikations-Chip 406 enthält außerdem einen integrierten Schaltkreis-Die, der innerhalb des Kommunikations-Chips 406 verkapselt ist.
  • In verschiedenen Implementierungen kann die Computervorrichtung 400 sein: ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein portabler Musikplayer oder ein digitaler Videorekorder. In weiteren Implementierungen kann die Computervorrichtung 400 jede sonstige elektronische Vorrichtung sein, die Daten verarbeitet.
  • Einige Ausführungsformen können als ein Computerprogrammprodukt oder Software bereitgestellt werden, das bzw. die ein maschinenlesbares Medium mit darauf gespeicherten Instruktionen enthalten kann, die dafür verwendet werden können, ein Computersystem (oder andere elektronische Vorrichtungen) so zu programmieren, dass es einen Prozess gemäß einer Ausführungsform ausführt. Ein maschinenlesbares Medium enthält einen beliebigen Mechanismus zum Speichern oder Übertragen von Informationen in einer Form, die durch eine Maschine (zum Beispiel einen Computer) gelesen werden kann. Zu einem maschinenlesbaren (zum Beispiel computerlesbaren) Medium gehört beispielsweise ein maschinen (zum Beispiel computer)-lesbares Speichermedium (zum Beispiel ein Nurlesespeicher („ROM“), ein Direktzugriffsspeicher („RAM“), Magnetplattenspeichermedien, optische Speichermedien, Flash-Speichervorrichtungen usw.), ein maschinen (zum Beispiel computer)-lesbares Übertragungsmedium (elektrische, optische, akustische oder andere Formen von ausgebreiteten Signalen (zum Beispiel Infrarotsignale, digitale Signale usw.)) usw.
  • 5 veranschaulicht eine schaubildhafte Darstellung einer Maschine in der beispielhaften Form eines Computersystems 500, in dem ein Satz von Instruktionen, die die Maschine zum Ausführen einer oder mehrerer der hier beschriebenen Methodologien veranlassen, ausgeführt werden kann. In alternativen Ausführungsformen kann die Maschine mit anderen Maschinen in einem Local Area Network (LAN), einem Intranet, einem Extranet oder dem Internet verbunden (zum Beispiel vernetzt) werden. Die Maschine kann in der Eigenschaft einer Server- oder einer Client-Maschine in einer Client-Server-Netzwerkumgebung oder als eine Peer-Maschine in einer Peer-to-Peer- (oder verteilten) Netzwerkumgebung arbeiten. Die Maschine kann ein Personalcomputer (PC), einen Tablet-PC, eine Set-Top-Box (STB), ein Personal Digital Assistant (PDA), ein Mobiltelefon, ein Webgerät, ein Server, ein(e) Netzwerk-Router, -Switch oder -Bridge oder jede Maschine sein, die in der Lage ist, einen Satz von Instruktionen (sequenziell oder anderweitig) auszuführen, welche die Aktionen spezifizieren, die durch diese Maschine auszuführen sind. Des Weiteren ist zwar nur eine einzelne Maschine veranschaulicht, aber der Begriff „Maschine“ ist so zu verstehen, dass er auch jede Zusammenstellung von Maschinen (zum Beispiel Computern) umfasst, die einzeln oder gemeinsam einen Satz (oder mehrere Sätze) von Instruktionen zum Ausführen einer oder mehrerer der hier beschriebenen Methodologien ausführen.
  • Das beispielhafte Computersystem 500 enthält einen Prozessor 502, einen Hauptspeicher 504 (zum Beispiel einen Nurlesespeicher (ROM), Flash-Speicher, dynamischen Direktzugriffsspeicher (DRAM) wie zum Beispiel synchronen DRAM (SDRAM) oder Rambus-DRAM (RDRAM) usw.), einen statischen Speicher 506 (zum Beispiel Flash-Speicher, statischer Direktzugriffsspeicher (SRAM) usw.), und einen sekundären Speicher 518 (zum Beispiel einen Datenmassenspeicher), die über einen Bus 530 miteinander kommunizieren.
  • Der Prozessor 502 stellt eine oder mehrere Allzweck-Verarbeitungsvorrichtungen wie zum Beispiel einen Mikroprozessor, eine zentrale Verarbeitungseinheit oder dergleichen dar. Insbesondere kann der Prozessor 502 ein Complex Instruction Set Computing-Mikroprozessor (CISC-Mikroprozessor), ein Reduced Instruction Set Computing-Mikroprozessor (RISC-Mikroprozessor), ein Very Long Instruction Word-Mikroprozessor (VLIW-Mikroprozessor), ein Prozessor, der andere Instruktionssätze implementiert, oder Prozessoren, der eine Kombination von Instruktionssätzen implementieren, sein. Der Prozessor 502 kann auch eine oder mehrere Spezialverarbeitungsvorrichtungen sein, wie zum Beispiel ein anwendungsspezifischer integrierten Schaltkreis (ASIC), ein feldprogrammierbares Gate-Array (FPGA), ein digitaler Signalprozessor (DSP), ein Netzwerkprozessor oder dergleichen. Der Prozessor 502 ist dafür konfiguriert, die Verarbeitungslogik 526 zum Ausführen der hier beschriebenen Operationen auszuführen.
  • Das Computersystem 500 kann außerdem eine Netzwerkschnittstellenvorrichtung 508 enthalten. Das Computersystem 500 kann außerdem eine Videoanzeigeeinheit 510 (zum Beispiel eine Flüssigkristallanzeige (LCD), eine Leuchtdiodenanzeige (LED) oder eine Kathodenstrahlröhre (CRT)), ein alphanumerisches Eingabevorrichtung 512 (zum Beispiel eine Tastatur), eine Cursorsteuervorrichtung 514 (zum Beispiel eine Maus) und ein Signalerzeugungsvorrichtung 516 (zum Beispiel einen Lautsprecher) enthalten.
  • Der sekundäre Speicher 518 kann ein maschinenzugängliches Speichermedium (oder genauer gesagt ein computerlesbares Speichermedium) 532 enthalten, auf dem ein oder mehrere Sätze von Instruktionen (zum Beispiel Software 522) gespeichert sind, die eine beliebige eine oder mehrere der hier beschriebenen Methodologien oder Funktionen verkörpern. Die Software 522 kann sich während ihrer Ausführung durch das Computersystem 500 auch ganz oder mindestens teilweise im Hauptspeicher 504 und/oder im Prozessor 502 befinden, wobei der Hauptspeicher 504 und der Prozessor 502 ebenfalls maschinenlesbare Speichermedien darstellen. Die Software 522 kann des Weiteren über ein Netzwerk 520 über die Netzwerkschnittstellenvorrichtung 508 gesendet oder empfangen werden.
  • Obgleich das maschinenzugängliche Speichermedium 532 in einer beispielhaften Ausführungsform als ein einzelnes Medium gezeigt ist, ist der Begriff „maschinenlesbares Speichermedium“ so zu verstehen, dass ein einzelnes Medium oder mehrere Medien (zum Beispiel eine zentrale oder verteilte Datenbank und/oder zugehörige Caches und Server) darunter fallen, die den einen oder die mehreren Sätze von Instruktionen speichern. Des Weiteren ist der Begriff „maschinenlesbares Speichermedium“ so zu verstehen, dass er jedes Medium umfasst, das in der Lage ist, einen Satz von Instruktionen zur Ausführung durch die Maschine zu speichern oder zu codieren, und das die Maschine veranlasst, eine oder mehrere Ausführungsformen auszuführen. Der Begriff „maschinenlesbares Speichermedium“ umfasst dementsprechend beispielsweise Festkörperspeicher sowie optische und magnetische Medien.
  • In einer Implementierung umfasst eine integrierte Schaltkreis (IC)-Vorrichtung eine Pufferschicht und eine auf der Pufferschicht angeordnete Finnenstruktur, wobei die Finnenstruktur einen Source- oder Drain-Region eines NMOS-Transistors und eine Kanalregion des NMOS-Transistors enthält, wobei die Kanalregion an die Source- oder Drain-Region grenzt, wobei eine Zugspannung in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen in Silizium-Germanium (SiGe) der Source- oder Drain-Region induziert wird. Die IC-Vorrichtung umfasst des Weiteren eine Gate-Struktur des NMOS-Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt.
  • In einer Ausführungsform umfasst die IC-Vorrichtung außerdem eine Siliziumkappe, die auf der Source- oder Drain-Region angeordnet ist. In einer anderen Ausführungsform erstreckt sich die Gate-Struktur über eine Länge der Finnenstruktur, wobei eine Erstreckung der Source- oder Drain-Region entlang der Länge der Finnenstruktur zwischen 5 Nanometer (nm) und 100 nm beträgt und wobei eine Gesamtzahl der Versetzungen im SiGe der Source- oder Drain-Region in einem Bereich von 4 bis 10 liegt. In einer anderen Ausführungsform enthält das SiGe der Source- oder Drain-Region mindestens 50 % Germanium. In einer anderen Ausführungsform enthält das SiGe der Source- oder Drain-Region mindestens 60% Germanium. In einer anderen Ausführungsform enthält die Finnenstruktur des Weiteren eine zweite Source- oder Drain-Region eines zweiten NMOS-Transistors und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source- oder Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source- oder Drain-Region induziert wird. In einer anderen Ausführungsform umfasst die IC-Vorrichtung des Weiteren eine zweite Finnenstruktur, die eine zweite Source- oder Drain-Region eines zweiten NMOS-Transistors und eine zweite Kanalregion des zweiten NMOS-Transistors umfasst, wobei die zweite Kanalregion an die zweite Source- oder Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source- oder Drain-Region induziert wird. Die IC-Vorrichtung umfasst des Weiteren eine zweite Gate-Struktur des zweiten NMOS-Transistors, wobei sich die zweite Gate-Struktur über die Finnenstruktur erstreckt. In einer anderen Ausführungsform enthält die Finnenstruktur des Weiteren eine dritte Source- oder Drain-Region eines dritten NMOS-Transistors und eine dritte Kanalregion der dritten NMOS-Transistors, wobei die dritte Kanalregion an die dritte Source- oder Drain-Region grenzt, wobei eine Zugspannung in der dritten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der dritten Source- oder Drain-Region induziert wird.
  • In einer anderen Implementierung umfasst ein Verfahren das Bilden einer Finnenstruktur, die Silizium-Germanium (SiGe) enthält, auf der Pufferschicht und das Bilden einer Source- oder Drain-Region eines NMOS-Transistors und einer Kanalregion des NMOS-Transistors in der Finnenstruktur, wobei die Kanalregion an die Source- oder Drain-Region grenzt, wobei eine Zugspannung in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der Source- oder Drain-Region induziert wird. Das Verfahren umfasst des Weiteren die Bildung einer Gate-Struktur des NMOS-Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt.
  • In einer Ausführungsform umfasst das Verfahren des Weiteren die Bildung einer Siliziumkappe auf der Source- oder Drain-Region. In einer anderen Ausführungsform erstreckt sich die Gate-Struktur über eine Länge der Finnenstruktur, wobei eine Erstreckung der Source- oder Drain-Region entlang der Länge der Finnenstruktur zwischen 5 Nanometer (nm) und 100 nm beträgt und wobei eine Gesamtzahl der Versetzungen im SiGe der Source- oder Drain-Region in einem Bereich von 4 bis 10 liegt. In einer anderen Ausführungsform enthält das SiGe der Source- oder Drain-Region mindestens 50 % Germanium. In einer anderen Ausführungsform enthält das SiGe der Source- oder Drain-Region mindestens 60% Germanium. In einer anderen Ausführungsform umfasst das Verfahren des Weiteren die Bildung einer zweiten Source- oder Drain-Region eines zweiten NMOS-Transistors und einer zweiten Kanalregion des zweiten NMOS-Transistors in der Finnenstruktur, wobei die zweite Kanalregion an die zweite Source- oder Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source- oder Drain-Region induziert wird. In einer anderen Ausführungsform umfasst das Verfahren des Weiteren die Bildung einer zweiten Finnenstruktur, die SiGe enthält, auf der Pufferschicht und die Bildung einer zweiten Source- oder Drain-Region eines zweiten NMOS-Transistors in der zweiten Finnenstruktur sowie einer zweiten Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source- oder Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source- oder Drain-Region induziert wird. In einer anderen Ausführungsform umfasst das Verfahren des Weiteren die Bildung einer dritten Source- oder Drain-Region eines dritten NMOS-Transistors und einer dritten Kanalregion des dritten NMOS-Transistors in der Finnenstruktur, wobei die dritte Kanalregion an die dritte Source- oder Drain-Region grenzt, wobei eine Zugspannung in der dritten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der dritten Source- oder Drain-Region induziert wird, und die Bildung einer dritten Gate-Struktur des dritten NMOS-Transistors, wobei sich die dritte Gate-Struktur über die Finnenstruktur erstreckt.
  • In einer anderen Implementierung umfasst ein System eine integrierte Schaltkreisvorrichtung (IC-Vorrichtung), die umfasst: eine Pufferschicht, eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur eine Source- oder Drain-Region eines NMOS-Transistors enthält, und eine Kanalregion des NMOS-Transistors, wobei die Kanalregion an die Source- oder Drain-Region grenzt, wobei in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im Silizium-Germanium (SiGe) der Source- oder Drain-Region eine Zugspannung induziert wird. Die IC-Vorrichtung umfasst des Weiteren eine Gate-Struktur des NMOS-Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt. Das System umfasst des Weiteren eine mit der IC-Vorrichtung gekoppelte Anzeigevorrichtung, wobei die Anzeigevorrichtung ein Bild auf der Grundlage eines von der IC-Vorrichtung übermittelten Signals anzeigt.
  • In einer Ausführungsform umfasst die IC-Vorrichtung außerdem eine Siliziumkappe, die auf der Source- oder Drain-Region angeordnet ist. In einer anderen Ausführungsform erstreckt sich die Gate-Struktur über eine Länge der Finnenstruktur, wobei eine Erstreckung der Source- oder Drain-Region entlang der Länge der Finnenstruktur zwischen 5 Nanometer (nm) und 100 nm beträgt und wobei eine Gesamtzahl der Versetzungen im SiGe der Source- oder Drain-Region in einem Bereich von 4 bis 10 liegt. In einer anderen Ausführungsform enthält das SiGe der Source- oder Drain-Region mindestens 50 % Germanium. In einer anderen Ausführungsform enthält das SiGe der Source- oder Drain-Region mindestens 60% Germanium. In einer anderen Ausführungsform enthält die Finnenstruktur des Weiteren eine zweite Source- oder Drain-Region eines zweiten NMOS-Transistors und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source- oder Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source- oder Drain-Region induziert wird. In einer anderen Ausführungsform umfasst die IC-Vorrichtung des Weiteren eine zweite Finnenstruktur, die eine zweite Source- oder Drain-Region eines zweiten NMOS-Transistors enthält, und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source- oder Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source- oder Drain-Region induziert wird. Die IC-Vorrichtung umfasst des Weiteren eine zweite Gate-Struktur des zweiten NMOS-Transistors, wobei sich die zweite Gate-Struktur über die Finnenstruktur erstreckt. In einer anderen Ausführungsform enthält die Finnenstruktur des Weiteren eine dritte Source- oder Drain-Region eines dritten NMOS-Transistors und eine dritte Kanalregion der dritten NMOS-Transistors, wobei die dritte Kanalregion an die dritte Source- oder Drain-Region grenzt, wobei eine Zugspannung in der dritten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der dritten Source- oder Drain-Region induziert wird.
  • Im vorliegenden Text wurden Techniken und Architekturen zur Verstärkung einer Verspannung in einem Transistor beschrieben. In der obigen Beschreibung wurden zu Erklärungszwecken zahlreiche konkrete Details aufgeführt, um ein gründliches Verständnis bestimmter Ausführungsformen zu ermöglichen. Dem Fachmann ist jedoch klar, dass bestimmte Ausführungsformen auch ohne diese konkreten Details praktiziert werden können. In anderen Fällen werden Strukturen und Vorrichtungen in Blockdiagrammform gezeigt, um wesentliche Aspekte der Beschreibung nicht in den Hintergrund treten zu lassen.
  • Wird in der Spezifikation von „eine bestimmte Ausführungsform“ oder „eine Ausführungsform“ gesprochen, so bedeutet das, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Erfindung enthalten ist. Das Vorkommen der Wendung „in einer bestimmten Ausführungsform“ an verschiedenen Stellen in der Spezifikation bezieht sich nicht unbedingt immer auf dieselbe Ausführungsform.
  • Einige Abschnitte der detaillierten Beschreibung werden im vorliegenden Text in Form von Algorithmen und symbolischen Darstellungen von Operationen an Datenbits innerhalb eines Computerspeichers dargestellt. Diese algorithmischen Beschreibungen und Darstellungen sind die Mittel, die von einschlägig bewanderten Computerfachleuten benutzt werden, um das Wesen ihrer Arbeit am effektivsten an andere Fachleute zu vermitteln. Ein „Algorithmus“ wird im vorliegenden Text, und allgemein, als eine in sich schlüssige Abfolge von Schritten verstanden, die zu einem gewünschten Ergebnis führt. Es handelt sich dabei um Schritte, die physikalische Manipulationen physikalischer Quantitäten erfordern. Gewöhnlich, wenn auch nicht notwendigerweise, nehmen diese Quantitäten die Form von elektrischen oder magnetischen Signalen an, die gespeichert, übertragen, kombiniert, verglichen und auf sonstige Weise manipuliert werden können. Es hat sich mitunter als zweckmäßig erwiesen, hauptsächlich aus Gründen des einheitlichen Sprachgebrauchs, diese Signale als Bits, Werte, Elemente, Symbole, Zeichen, Terme, Zahlen oder dergleichen zu bezeichnen.
  • Es darf dabei jedoch nicht vergessen werden, dass alle diese und ähnliche Terme den entsprechenden physikalischen Quantitäten zuzuordnen sind und lediglich zweckmäßige Etiketten sind, die diesen Quantitäten beigegeben werden. Sofern der vorliegenden Besprechung nicht ausdrücklich eine andere Deutung zu entnehmen ist, versteht es sich, dass sich in der gesamten Beschreibung Besprechungen, in denen Begriffe wie zum Beispiel „verarbeiten“ oder „berechnen“ oder „bestimmen“ oder „anzeigen“ oder dergleichen verwendet werden, auf die Aktion und Prozesse eines Computersystems oder einer ähnlichen elektronischen Computervorrichtung beziehen, die Daten, die als physikalische (elektronische) Quantitäten innerhalb der Register und Speicher des Computersystems dargestellt werden, manipuliert und in andere Daten umwandelt, die innerhalb der Speicher und Register des Computersystems oder anderer solcher Informationsspeicher-, -übertragungs- oder -anzeigevorrichtungen in ähnlicher Weise als physikalische Quantitäten dargestellt werden.
  • Bestimmte Ausführungsformen beziehen sich auch auf Vorrichtungen zum Ausführen der hier beschriebenen Operationen. Diese Vorrichtung kann speziell für die erforderlichen Zwecke konstruiert sein, oder sie kann einen Allzweckcomputer umfassen, der durch ein in dem Computer gespeichertes Computerprogramm selektiv aktiviert oder rekonfiguriert wird. Ein solches Computerprogramm kann auf einem computerlesbaren Speichermedium gespeichert werden, wie zum Beispiel jeder Art von Disks, einschließlich Disketten, optischer Disks, CD-ROMs und magnetisch-optischer Disks, Nurlesespeicher (ROMs), Direktzugriffsspeicher (RAMs) wie zum Beispiel dynamischer RAM (DRAM), EPROMs, EEPROMs, magnetische oder optische Karten, oder jede Art von Medien, die zur Speicherung elektronischer Instruktionen geeignet und an einen Computersystembus angeschlossen sind.
  • Die hier vorgestellten Algorithmen und Anzeigen sind nicht inhärent mit einem bestimmten Computer oder einer anderen Vorrichtung verknüpft. Verschiedene Allzwecksysteme können mit Programmen gemäß den im vorliegenden Text enthaltenen Lehren verwendet werden, oder es kann sich als zweckmäßig erweisen, spezialisiertere Vorrichtungen zu konstruieren, um die erforderlichen Verfahrensschritte durchzuführen. Die erforderliche Struktur für eine Vielzahl dieser Systeme geht aus der vorliegenden Beschreibung hervor. Darüber hinaus werden bestimmte Ausführungsformen nicht mit Bezug auf eine bestimmte Programmiersprache beschrieben. Es versteht sich, dass eine Vielzahl von Programmiersprachen verwendet werden kann, um die Lehren solcher Ausführungsformen, wie im vorliegenden Text beschrieben, zu implementieren.
  • Neben dem hier Beschriebenen können verschiedene Modifizierungen an den offenbarten Ausführungsformen und ihren Implementierungen vorgenommen werden, ohne dass ihr Geltungsbereich verlassen wird. Darum sind die Veranschaulichungen und Beispiele im vorliegenden Text in einem veranschaulichenden und nicht in einem einschränkenden Sinne auszulegen. Der Schutzumfang der Erfindung ist ausschließlich anhand der folgenden Ansprüche zu ermessen.

Claims (25)

  1. Beansprucht wird:
  2. Integrierte Schaltkreis-Vorrichtung (IC-Vorrichtung), die Folgendes umfasst: eine Pufferschicht; eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur Folgendes enthält: eine Source- oder Drain-Region eines NMOS-Transistors; und eine Kanalregion des NMOS-Transistors, wobei die Kanalregion an die Source- oder Drain-Region grenzt, wobei eine Zugspannung in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im Silizium-Germanium (SiGe) der Source- oder Drain-Region induziert wird; und eine Gate-Struktur des NMOS-Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt.
  3. IC-Vorrichtung nach Anspruch 1, die des Weiteren eine Siliziumkappe umfasst, die auf der Source- oder Drain-Region angeordnet ist.
  4. IC-Vorrichtung nach einem der Ansprüche 1 und 2, wobei sich die Gate-Struktur über eine Länge der Finnenstruktur erstreckt, wobei eine Erstreckung der Source- oder Drain-Region entlang der Länge der Finnenstruktur zwischen 5 Nanometer (nm) und 100 nm beträgt, und wobei eine Gesamtzahl der Versetzungen im SiGe der Source- oder Drain-Region in einem Bereich von 4 bis 10 liegt.
  5. IC-Vorrichtung nach einem der Ansprüche 1 bis 3, wobei das SiGe der Source- oder Drain-Region mindestens 50 % Germanium enthält.
  6. IC-Vorrichtung nach Anspruch 4, wobei das SiGe der Source- oder Drain-Region mindestens 60 % Germanium enthält.
  7. IC-Vorrichtung nach einem der Ansprüche 1 bis 3, wobei die Finnenstruktur Folgendes enthält: eine zweite Source/Drain-Region eines zweiten NMOS-Transistors; und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source/Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source/Drain-Region induziert wird.
  8. IC-Vorrichtung nach einem der Ansprüche 1 bis 3, die des Weiteren Folgendes umfasst: eine zweite Finnenstruktur, die Folgendes enthält: eine zweite Source/Drain-Region eines zweiten NMOS-Transistors; und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source/Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source/Drain-Region induziert wird; und eine zweite Gate-Struktur des zweiten NMOS-Transistors, wobei sich die zweite Gate-Struktur über die Finnenstruktur erstreckt.
  9. IC-Vorrichtung nach Anspruch 7, wobei die Finnenstruktur des Weiteren Folgendes enthält: eine dritte Source/Drain-Region eines dritten NMOS-Transistors; und eine dritte Kanalregion des dritten NMOS-Transistors, wobei die dritte Kanalregion an die dritte Source/Drain-Region grenzt, wobei eine Zugspannung in der dritten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im Silizium-Germanium (SiGe) der dritten Source/Drain-Region induziert wird.
  10. Verfahren, das Folgendes umfasst: Bilden einer Finnenstruktur, die Silizium-Germanium (SiGe) enthält, auf der Pufferschicht; Bilden, in der Finnenstruktur: einer Source- oder Drain-Region eines NMOS-Transistors; und einer Kanalregion des NMOS-Transistors, wobei die Kanalregion an die Source- oder Drain-Region grenzt, wobei eine Zugspannung in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der Source- oder Drain-Region induziert wird; und Bilden einer Gate-Struktur des NMOS-Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt.
  11. Verfahren nach Anspruch 9, das des Weiteren die Bildung einer Siliziumkappe auf der Source- oder Drain-Region umfasst.
  12. Verfahren nach einem der Ansprüche 9 und 10, wobei sich die Gate-Struktur über eine Länge der Finnenstruktur erstreckt, wobei eine Erstreckung der Source- oder Drain-Region entlang der Länge der Finnenstruktur zwischen 5 Nanometer (nm) und 100 nm beträgt, und wobei eine Gesamtzahl der Versetzungen im SiGe der Source- oder Drain-Region in einem Bereich von 4 bis 10 liegt.
  13. Verfahren nach einem der Ansprüche 9 bis 11, wobei das SiGe der Source- oder Drain-Region mindestens 50 % Germanium enthält.
  14. Verfahren nach Anspruch 12, wobei das SiGe der Source- oder Drain-Region mindestens 60 % Germanium enthält.
  15. Verfahren nach einem der Ansprüche 9 bis 11, das des Weiteren umfasst, in der Finnenstruktur Folgendes zu bilden: eine zweite Source/Drain-Region eines zweiten NMOS-Transistors; und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source/Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source/Drain-Region induziert wird.
  16. Verfahren nach einem der Ansprüche 9 bis 11, das des Weiteren Folgendes umfasst: Bilden, auf der Pufferschicht, einer zweiten Finnenstruktur, die SiGe enthält; Bilden, in der zweiten Finnenstruktur: einer zweiten Source/Drain-Region eines zweiten NMOS-Transistors; und einer zweiten Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source/Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source/Drain-Region induziert wird.
  17. Verfahren nach Anspruch 15, das des Weiteren Folgendes umfasst: Bilden, in der Finnenstruktur: einer dritten Source/Drain-Region eines dritten NMOS-Transistors; und einer dritten Kanalregion des dritten NMOS-Transistors, wobei die dritte Kanalregion an die dritte Source/Drain-Region grenzt, wobei sowohl die Pufferschicht als auch Versetzungen im SiGe der dritten Source/Drain-Region eine Zugspannung in der dritten Kanalregion induzieren; und Bilden einer dritten Gate-Struktur des dritten NMOS-Transistors, wobei sich die dritte Gate-Struktur über die Finnenstruktur erstreckt.
  18. System, das Folgendes umfasst: eine Integrierte Schaltkreis-Vorrichtung (IC-Vorrichtung), die Folgendes umfasst: eine Pufferschicht; eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur Folgendes enthält: eine Source- oder Drain-Region eines NMOS-Transistors; und eine Kanalregion des NMOS-Transistors, wobei die Kanalregion an die Source- oder Drain-Region grenzt, wobei eine Zugspannung in der Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im Silizium-Germanium (SiGe) der Source- oder Drain-Region induziert wird; und eine Gate-Struktur des NMOS-Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt; und eine mit der IC-Vorrichtung gekoppelte Anzeigevorrichtung, wobei die Anzeigevorrichtung dazu dient, ein Bild auf der Grundlage eines von der IC-Vorrichtung übermittelten Signals anzuzeigen.
  19. IC-System nach Anspruch 17, wobei die IC-Vorrichtung des Weiteren eine Siliziumkappe umfasst, die auf der Source- oder Drain-Region angeordnet ist.
  20. System nach einem der Ansprüche 17 und 18, wobei sich die Gate-Struktur über eine Länge der Finnenstruktur erstreckt, wobei eine Erstreckung der Source- oder Drain-Region entlang der Länge der Finnenstruktur zwischen 5 Nanometer (nm) und 100 nm beträgt, und wobei eine Gesamtzahl der Versetzungen im SiGe der Source- oder Drain-Region in einem Bereich von 4 bis 10 liegt.
  21. System nach einem der Ansprüche 17 bis 19, wobei das SiGe der Source- oder Drain-Region mindestens 50 % Germanium enthält.
  22. System nach Anspruch 20, wobei das SiGe der Source- oder Drain-Region mindestens 60 % Germanium enthält.
  23. System nach einem der Ansprüche 17 bis 19, wobei die Finnenstruktur des Weiteren Folgendes enthält: eine zweite Source/Drain-Region eines zweiten NMOS-Transistors; und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source/Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source/Drain-Region induziert wird.
  24. System nach einem der Ansprüche 17 bis 19, wobei die IC-Vorrichtung des Weiteren Folgendes umfasst: eine zweite Finnenstruktur, die Folgendes enthält: eine zweite Source/Drain-Region eines zweiten NMOS-Transistors; und eine zweite Kanalregion des zweiten NMOS-Transistors, wobei die zweite Kanalregion an die zweite Source/Drain-Region grenzt, wobei eine Zugspannung in der zweiten Kanalregion sowohl mit der Pufferschicht als auch mit Versetzungen im SiGe der zweiten Source/Drain-Region induziert wird; und eine zweite Gate-Struktur des zweiten NMOS-Transistors, wobei sich die zweite Gate-Struktur über die Finnenstruktur erstreckt.
  25. System nach Anspruch 23, wobei die Finnenstruktur des Weiteren Folgendes enthält: eine dritte Source/Drain-Region eines dritten NMOS-Transistors; und eine dritte Kanalregion des dritten NMOS-Transistors, wobei die dritte Kanalregion an die dritte Source/Drain-Region grenzt, wobei sowohl die Pufferschicht als auch Versetzungen im SiGe der dritten Source/Drain-Region eine Zugspannung in der dritten Kanalregion induzieren.
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