DE112017007828B4

DE112017007828B4 - Signal processing device and test procedure

Info

Publication number: DE112017007828B4
Application number: DE112017007828.8T
Authority: DE
Inventors: Haruyuki Kurachi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2017-09-28
Filing date: 2017-09-28
Publication date: 2024-06-27
Anticipated expiration: 2037-09-29
Also published as: JP6537740B1; TWI664822B; DE112017007828T5; WO2019064460A1; TW201916598A; JPWO2019064460A1

Abstract

Signalverarbeitungsvorrichtung (10), umfassend:ein A/D-Umwandlungsmittel (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals;ein Zuführmittel (12), welches ein Speichermittel (11) zum Speichern der Vielzahl von vorbestimmten digitalen Datenelementen und ein Additionsmittel (122) zum Addieren eines Versatzwertes zu einer Vielzahl von vorbestimmten digitalen Datenelementen, die in dem Speichermittel (11) gespeichert sind, umfasst, um eine Vielzahl von Testbitmustern zu erhalten, wobei das Zuführmittel (12) dem A/D-Umwandlungsmittel (14) eine Vielzahl von analogen Testsignalen zuführt, die jeweils dem entsprechenden Testbitmuster, das von dem Additionsmittel (122) erhalten wird, entsprechen;ein Einstellmittel (18) zum Einstellen des Versatzwertes;ein Bestimmungsmittel (15) zum Bestimmen, wenn ein Pegel des analogen Testsignals, das dem A/D-Umwandlungsmittel (14) nach dem Einstellen durch das Einstellmittel (18) zugeführt wird, umschaltet, ob ein Wert eines zu testenden Bits des von dem A/D-Umwandlungsmittel (14) ausgegebenen digitalen Signals nach dem Umschalten des Pegels des analogen Testsignals umschaltet; undein Ausgabemittel (16) zum Ausgeben eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (15),wobei das Einstellmittel (18) den Einstellwert so einstellt, dass eine Differenz zwischen dem Testbitmuster vor der Einstellung des Versatzwerts und dem von dem A/D-Umwandlungsmittel (14) ausgegebenen Digitalsignal klein wird.A signal processing device (10) comprising:an A/D conversion means (14) for converting an analog signal into a digital signal and outputting the digital signal;a supply means (12) comprising a storage means (11) for storing the plurality of predetermined digital data items and an addition means (122) for adding an offset value to a plurality of predetermined digital data items stored in the storage means (11) to obtain a plurality of test bit patterns, the supply means (12) supplying to the A/D conversion means (14) a plurality of analog test signals each corresponding to the corresponding test bit pattern obtained from the addition means (122);an adjustment means (18) for adjusting the offset value;a determination means (15) for determining when a level of the analog test signal supplied to the A/D conversion means (14) after adjustment by the adjustment means (18) switches whether a value of a bit to be tested of the digital signal output from the A/D conversion means (14) switches after switching the level of the analog test signal; andan output means (16) for outputting a result of the determination by the determination means (15),wherein the setting means (18) sets the setting value so that a difference between the test bit pattern before setting the offset value and the digital signal output from the A/D conversion means (14) becomes small.

Description

Technisches GebietTechnical area

Die vorliegende Offenbarung betrifft eine Signalverarbeitungsvorrichtung und ein Testverfahren.The present disclosure relates to a signal processing apparatus and a testing method.

Stand der TechnikState of the art

Ein System, das sowohl analoge Schaltungen als auch digitale Schaltungen enthält, verwendet Wandler, wie etwa einen A/D-Wandler und einen D/A-Wandler, zur Umwandlung eines analogen Signals in ein digitales Signal und umgekehrt. Ein Ausfall von Wandlern in einem solchen System verhindert, dass das System eine normale Wandlungsverarbeitung eines analogen Signals und eines digitalen Signals erreicht, so dass ein normaler Betrieb des Systems schwierig wird. Daher ist eine genaue Erfassung des Ausfalls des Wandlers wünschenswert.A system including both analog circuits and digital circuits uses converters such as an A/D converter and a D/A converter to convert an analog signal into a digital signal and vice versa. Failure of converters in such a system prevents the system from achieving normal conversion processing of an analog signal and a digital signal, making normal operation of the system difficult. Therefore, accurate detection of the failure of the converter is desirable.

Es werden verschiedene Testmethoden zur Erkennung des Ausfalls des Wandlers vorgeschlagen. Zum Beispiel schlägt die Patentliteratur 1 eine Technik zum Erfassen eines Fehlers vor, indem ein analoges Testsignal in einen A/D-Wandler eingegeben wird und bestimmt wird, ob die von dem A/D-Wandler ausgegebenen Daten innerhalb eines Bereichs vorbestimmter Umwandlungsstandardwerte liegen. Dieses Testverfahren hat jedoch Schwierigkeiten, einen Fehler in einem Fall zu erfassen, in dem niedrigere Datenbits, die von dem A/D-Wandler ausgegeben werden, unverändert auf 1 oder 0 festgelegt sind und die Daten eine geringe Menge an Rauschen enthalten.Various test methods are proposed for detecting the failure of the converter. For example, Patent Literature 1 proposes a technique for detecting a failure by inputting an analog test signal to an A/D converter and determining whether the data output from the A/D converter is within a range of predetermined conversion standard values. However, this test method has difficulty detecting a failure in a case where lower data bits output from the A/D converter are fixed to 1 or 0 as they are and the data contains a small amount of noise.

Andererseits offenbart die Patentliteratur 2 eine Technik zum Eingeben einer Vielzahl von Referenzspannungen in einen A/D-Wandler und zum Bestimmen, ob ein tatsächlicher Ausgabewert und ein normaler Ausgabewert übereinstimmen. Diese Technik ermöglicht die Erkennung auch eines Fehlers, bei dem bestimmte von dem A/D-Wandler ausgegebene Datenbits auf 0 oder 1 festgelegt sind.On the other hand, Patent Literature 2 discloses a technique for inputting a plurality of reference voltages to an A/D converter and determining whether an actual output value and a normal output value agree. This technique enables detection even of an error in which certain data bits output from the A/D converter are fixed to 0 or 1.

Die Druckschrift D 1 offenbart eine Signalverarbeitungsvorrichtung, bei der eine analoge Spannung erzeugt, diese in ein A/D-Umwandlungsmittel eingegeben und eine Ausgabe des A/D-Umwandlungsmittels detektiert wird.Document D 1 discloses a signal processing device in which an analog voltage is generated, this is input to an A/D conversion means and an output of the A/D conversion means is detected.

Die Druckschrift D2 offenbart einen Hochpräzisionstest eines A/D-Umwandlungsmittels im Gebiet der Audio-Anwendungen, bei dem das analoge Eingabesignal so angepasst wird, dass der Test schneller durchgeführt werden kann.Document D2 discloses a high-precision test of an A/D conversion means in the field of audio applications, in which the analog input signal is adapted so that the test can be performed more quickly.

ZitierungslisteCitation list

PatentliteraturPatent literature

Patentliteratur 1: JP 2007 - 285 764 A Patent Literature 1: JP 2007 - 285 764 A
Patentliteratur 2: JP H08 - 56 160 A Patent literature 2: JP H08 - 56 160 A
Druckschrift D 1: JP H05 - 199 113 A Publication D 1: JP H05 - 199 113 A
Druckschrift D2: JP 2011 - 127 998 A Publication D2: JP 2011 - 127 998 A

Zusammenfassung der ErfindungSummary of the invention

Technisches ProblemTechnical problem

Wie oben beschrieben, hat die Technik von Patentliteratur 1 Schwierigkeiten, einen Fehler zu erfassen, bei dem bestimmte Bits eines digitalen Datenelements auf 1 oder 0 festgelegt sind.As described above, the technique of Patent Literature 1 has difficulty in detecting an error in which certain bits of a digital data item are fixed to 1 or 0.

Darüber hinaus erkennt die Technik von Patentliteratur 2 einen Fehler, indem bestimmt wird, ob der tatsächliche Ausgabewert des A/D-Wandlers und der normale Ausgabewert übereinstimmen, und ist somit in der Lage, den Fehler zu erkennen, jedoch nicht in der Lage, einen Fehlertyp zu identifizieren. Wenn beispielsweise ein Fehler auftritt, bei dem bestimmte Datenbits beispielsweise auf 0 oder 1 festgelegt sind, obwohl die Technik die Erkennung des Fehlers ermöglicht, ist eine weitere Analyse der Ausgabewerte erforderlich, um festzustellen, ob der Fehler ein Fehler ist, bei dem bestimmte Datenbits festgelegt sind.In addition, the technique of Patent Literature 2 detects an error by determining whether the actual output value of the A/D converter and the normal output value match, and is thus able to detect the error, but is unable to identify an error type. For example, if an error occurs in which certain data bits are fixed to, for example, 0 or 1, although the technique enables detection of the error, further analysis of the output values is required to determine whether the error is an error in which certain data bits are fixed.

Ähnliche Probleme treten beim Testen eines D/A-Wandlers auf.Similar problems occur when testing a D/A converter.

Die vorliegende Offenbarung wird angesichts der vorgenannten Probleme gemacht, und eine Aufgabe der vorliegenden Offenbarung ist es, eine einfache Erkennung eines Fehlers zu ermöglichen, bei dem Werte bestimmter Bits festgelegt sind.The present disclosure is made in view of the above problems, and an object of the present disclosure is to enable easy detection of a fault in which values of certain bits are fixed.

Lösung des Problemsthe solution of the problem

Um die vorgenannten Probleme zu lösen, wird eine Signalverarbeitungsvorrichtung mit den in den unabhängigen Ansprüchen 1, 4, 5 und 7 bis 9 definierten Merkmalen vorgeschlagen. Vorteilhafte Ausführungsformen der Signalverarbeitungsvorrichtung weisen die in den abhängigen Ansprüchen 2, 3 und 6 definierten Merkmale auf. Ferner wird ein Betriebstestverfahren mit den in den unabhängigen Ansprüchen 10 bis 15 definierten Merkmalen vorgeschlagen. Eine Signalverarbeitungsvorrichtung der vorliegenden Offenbarung umfasst beispielsweise:

ein A/D-Umwandlungsmittel zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals;
ein Zuführmittel zum Zuführen eines einem Testbitmuster entsprechenden analogen Testsignals zu dem A/D-Umwandlungsmittel;
ein Bestimmungsmittel zum Bestimmen, wenn ein Pegel des analogen Testsignals, das dem A/D-Umwandlungsmittel zugeführt wird, umschaltet, ob ein Wert eines zu testenden Bits des von dem A/D-Umwandlungsmittel ausgegebenen digitalen Signals nach dem Umschalten des Pegels des analogen Testsignals umschaltet; und
ein Ausgabemittel zum Ausgeben eines Ergebnisses der Bestimmung durch das Bestimmungsmittel.

In order to solve the aforementioned problems, a signal processing device having the features defined in

independent claims

1, 4, 5 and 7 to 9 is proposed. Advantageous embodiments of the signal processing device have the features defined in

dependent claims

2, 3 and 6. Furthermore, an operation test method having the features defined in independent claims 10 to 15 is proposed. A signal processing device of the present disclosure comprises, for example:

an A/D conversion means for converting an analog signal into a digital signal and outputting the digital signal;
supplying means for supplying an analog test signal corresponding to a test bit pattern to the A/D conversion means;
determining means for determining, when a level of the analog test signal supplied to the A/D conversion means switches, whether a value of a bit to be tested of the digital signal output from the A/D conversion means switches after the level of the analog test signal switches; and
an output means for outputting a result of the determination by the determining means.

Vorteilhafte Wirkungen der ErfindungAdvantageous effects of the invention

Gemäß der vorliegenden Offenbarung wird eine Bestimmung getroffen, ob ein Wert eines zu testenden Bits des digitalen Signals, das durch Umwandlung eines analogen Testsignals erhalten und von dem A/D-Umwandlungsmittel ausgegeben wird, nach dem Pegel des analogen Testsignals umschaltet. Diese Konfiguration ermöglicht das Erfassen des Auftretens eines Fehlers, bei dem ein Wert eines Bits festgelegt ist, basierend auf einem Ausgabewert von dem A/D-Umwandlungsmittel, ohne einen Eingabewert und den Ausgabewert von dem A/D-Umwandlungsmittel zu vergleichen, wodurch es eine einfache Erkennung eines Fehlers, bei dem ein Wert eines Bits festgelegt ist, ermöglicht wird.According to the present disclosure, a determination is made as to whether a value of a bit to be tested of the digital signal obtained by converting an analog test signal and output from the A/D conversion means switches according to the level of the analog test signal. This configuration enables detection of occurrence of an error in which a value of a bit is fixed based on an output value from the A/D conversion means without comparing an input value and the output value from the A/D conversion means, thereby enabling easy detection of an error in which a value of a bit is fixed.

Kurzbeschreibung der ZeichnungenShort description of the drawings

1 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 1 der vorliegenden Offenbarung; 1 is a block diagram of a signal processing apparatus according to Embodiment 1 of the present disclosure;
2 ist ein Diagramm, das ein Beispiel einer Mustertabelle zeigt, die in einem Speicher von 1 gespeichert ist. 2 is a diagram showing an example of a pattern table stored in a memory of 1 is stored.
3 ist ein Flussdiagramm einer Testverarbeitung, die von der Signalverarbeitungsvorrichtung gemäß Ausführungsform 1 durchgeführt wird; 3 is a flowchart of test processing performed by the signal processing apparatus according to Embodiment 1;
4A zeigt das Flag und eine Änderung der Werte in dem Flag unmittelbar nach der Initialisierung; 4A shows the flag and a change of the values in the flag immediately after initialization;
4B zeigt das Flag und eine Änderung der Werte in dem Flag, in dem alle Bitwerte von Daten, die von einem A/D-Wandler ausgegeben werden, umgeschaltet werden; 4B shows the flag and a change of values in the flag in which all bit values of data output from an A/D converter are switched;
4C zeigt das Flag und eine Änderung der Werte in dem Flag, in dem das niedrigstwertige Datenbit, das von dem A/D-Wandler ausgegeben wird, auf Null festgelegt ist; 4C shows the flag and a change of values in the flag in which the least significant data bit output by the A/D converter is set to zero;
4D zeigt das Flag und eine Änderung der Werte in dem Flag, in dem das niedrigstwertige Bit auf 1 festgelegt ist; 4D shows the flag and a change of values in the flag in which the least significant bit is set to 1;
5A ist ein erstes Diagramm, das ein anderes Beispiel der Mustertabelle gemäß Ausführungsform 1 zeigt; 5A is a first diagram showing another example of the pattern table according to Embodiment 1;
5B ist ein zweites Diagramm, das noch ein anderes Beispiel der Mustertabelle gemäß Ausführungsform 1 zeigt; 5B is a second diagram showing still another example of the pattern table according to Embodiment 1;
5C ist ein drittes Diagramm, das noch ein anderes Beispiel der Mustertabelle gemäß Ausführungsform 1 zeigt; 5C is a third diagram showing still another example of the pattern table according to Embodiment 1;
6 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 2 der vorliegenden Offenbarung; 6 is a block diagram of a signal processing apparatus according to Embodiment 2 of the present disclosure;
7 ist ein Flussdiagramm einer Testverarbeitung, die von der Signalverarbeitungsvorrichtung gemäß Ausführungsform 2 durchgeführt wird; 7 is a flowchart of test processing performed by the signal processing apparatus according to Embodiment 2;
8 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 3 der vorliegenden Offenbarung; 8th is a block diagram of a signal processing apparatus according to Embodiment 3 of the present disclosure;
9 ist ein Flussdiagramm einer Testverarbeitung, die von der Signalverarbeitungsvorrichtung gemäß Ausführungsform 3 durchgeführt wird; 9 is a flowchart of test processing performed by the signal processing apparatus according to Embodiment 3;
10 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 4 der vorliegenden Offenbarung; 10 is a block diagram of a signal processing apparatus according to Embodiment 4 of the present disclosure;
11 ist ein Flussdiagramm einer Betriebstestverarbeitung, die von der Signalverarbeitungsvorrichtung gemäß Ausführungsform 4 durchgeführt wird; 11 is a flowchart of operation test processing performed by the signal processing apparatus according to Embodiment 4;
12 ist ein Flussdiagramm einer Testverarbeitung, die von einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 5 der vorliegenden Offenbarung durchgeführt wird; 12 is a flowchart of test processing performed by a signal processing apparatus according to Embodiment 5 of the present disclosure;
13 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 6 der vorliegenden Offenbarung; 13 is a block diagram of a signal processing apparatus according to Embodiment 6 of the present disclosure;
14 ist ein Diagramm, das ein Beispiel einer Mustertabelle gemäß Ausführungsform 7 der vorliegenden Offenbarung zeigt; 14 is a diagram showing an example of a pattern table according to Embodiment 7 of the present disclosure;
15 ist ein Flussdiagramm einer Testverarbeitung, die von einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 7 durchgeführt wird; 15 is a flowchart of test processing performed by a signal processing apparatus according to Embodiment 7;
16 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Ausführungsform 8 der vorliegenden Offenbarung; 16 is a block diagram of a signal processing apparatus according to Embodiment 8 of the present disclosure;
17 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Modifikation 1 der vorliegenden Offenbarung; und 17 is a block diagram of a signal processing apparatus according to Modification 1 of the present disclosure; and
18 ist ein Blockdiagramm einer Signalverarbeitungsvorrichtung gemäß Modifikation 2 der vorliegenden Offenbarung. 18 is a block diagram of a signal processing apparatus according to Modification 2 of the present disclosure.

Beschreibung von AusführungsformenDescription of embodiments

Nachfolgend werden Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings.

Ausführungsform 1Embodiment 1

Eine Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform weist eine A/D-Umwandlungsfunktion zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals durch einen A/D-Wandler, und eine Testfunktion zum Durchführen eines Betriebstests eines A/D-Wandlers durch Zuführen von Testsignalen an den A/D-Wandler und Überwachen von Änderungen in einem Wert jedes von dem A/D-Wandler ausgegebenen Datenbits.A signal processing apparatus 10 according to the present embodiment has an A/D conversion function for converting an analog signal into a digital signal and outputting the digital signal through an A/D converter, and a test function for performing an operation test of an A/D converter by supplying test signals to the A/D converter and monitoring changes in a value of each data bit output from the A/D converter.

Nachfolgend wird ein Betrieb des A/D-Wandlers zum Umwandeln eines analogen Eingangssignals in ein digitales Signal und zum Ausgeben des digitalen Signals als ein normaler Betrieb bezeichnet, und ein Betrieb zum Testen des A/D-Wandlers wird als ein Testbetrieb bezeichnet. In der folgenden Beschreibung kann das Signal entweder ein Spannungssignal oder ein Stromsignal sein.Hereinafter, an operation of the A/D converter to convert an analog input signal into a digital signal and output the digital signal is referred to as a normal operation, and an operation to test the A/D converter is referred to as a test operation. In the following description, the signal may be either a voltage signal or a current signal.

Wie in 1 dargestellt, umfasst die Signalverarbeitungsvorrichtung 10 einen Eingangsanschluss 101, in den ein analoges Signal eingegeben wird, einen Ausgangsanschluss 102 zum Ausgeben eines umgewandelten digitalen Signals, einen Speicher 11, der Daten speichert, einen Testsignalzuführer 12, der ein analoges Testsignal, welches für den Betriebstest verwendet wird, erzeugt, einen Selektor 13, der ein in einen A/D-Wandler 14 einzugebendes Signal auswählt, den A/D-Wandler 14, der als A/D-Umwandlungsmittel dient, einen Bestimmer 15, der bestimmt, ob der A/D-Wandler 14 ausfällt, und ein Ausgabemittel 16, das Informationen ausgibt, die anzeigen, dass der A/D-Wandler 14 ausfällt.As in 1 As shown, the signal processing device 10 includes an input terminal 101 into which an analog signal is input, an output terminal 102 for outputting a converted digital signal, a memory 11 that stores data, a test signal feeder 12 that generates an analog test signal used for the operation test, a selector 13 that selects a signal to be input to an A/D converter 14, the A/D converter 14 serving as A/D conversion means, a determiner 15 that determines whether the A/D converter 14 fails, and an output means 16 that outputs information indicating that the A/D converter 14 fails.

Der Eingangsanschluss 101 ist ein Anschluss zum Eingeben eines analogen Signals von außen, das von der Signalverarbeitungsvorrichtung 10 in ein digitales Signal umgewandelt werden soll. Ein Temperatursensor, ein Beleuchtungsstärkensensor, ein Geschwindigkeitssensor und andere Sensoren oder ein Gerät, das beispielsweise ein analoges Signal ausgibt, sind an den Eingangsanschluss 101 angeschlossen. Eine Gleichspannung, die in einen Bereich von -10 V bis +10 V fällt oder ein Gleichstrom, der beispielsweise in einen Bereich von 0 mA bis 20 mA fällt, wird in den Eingangsanschluss 101 eingegeben.The input terminal 101 is a terminal for inputting an analog signal from the outside to be converted into a digital signal by the signal processing device 10. A temperature sensor, an illuminance sensor, a speed sensor, and other sensors or a device that outputs an analog signal, for example, are connected to the input terminal 101. A DC voltage falling within a range of -10 V to +10 V or a DC current falling within a range of 0 mA to 20 mA, for example, is input to the input terminal 101.

Der Ausgangsanschluss 102 ist ein Anschluss zum Ausgeben von Werten von Bits des digitalen Signals, die von der Signalverarbeitungsvorrichtung 10 parallel konvertiert werden. Eine Vorrichtung, die von der Signalverarbeitungsvorrichtung 10 ausgegebene Signale verwendet, ist mit dem Ausgangsanschluss 102 verbunden. Der Ausgangsanschluss 102 gibt beispielsweise ein 16-Bit-Digitalsignal aus, das eine ganze Zahl im Bereich von -32.768 bis +32.767 angibt, oder ein 15-Bit-Digitalsignal aus, das eine ganze Zahl im Bereich von 0 bis 32.767 angibt.The output terminal 102 is a terminal for outputting values of bits of the digital signal converted in parallel by the signal processing device 10. A device that uses signals output from the signal processing device 10 is connected to the output terminal 102. The output terminal 102 outputs, for example, a 16-bit digital signal indicating an integer in the range of -32,768 to +32,767 or a 15-bit digital signal indicating an integer in the range of 0 to 32,767.

Der Speicher 11 enthält einen nichtflüchtigen Speicher wie einen elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM) und einen Flash-Speicher. Der Speicher 11 speichert verschiedene Daten, die von der Signalverarbeitungsvorrichtung 10 verwendet werden. Die Daten enthalten eine Mustertabelle 111, die zum Erzeugen eines analogen Testsignals zum Testen des A/D-Wandlers 14 verwendet wird. Obwohl die vorliegende Offenbarung nicht eingeschränkt wird, fungiert der Speicher 11 als Speichermittel in den Ansprüchen.The memory 11 includes a non-volatile memory such as an electrically erasable programmable read-only memory (EEPROM) and a flash memory. The memory 11 stores various data used by the signal processing device 10. The data includes a pattern table 111 used to generate an analog test signal for testing the A/D converter 14. Although the present disclosure is not limited, the memory 11 functions as storage means in the claims.

Die Mustertabelle 111 ist eine Liste, die zwei vorbestimmte Testbitmuster enthält. Jedes der Testbitmuster wird verwendet, um zu bestimmen, ob sich Werte von Bits des von dem A/D-Wandler 14 ausgegebenen digitalen Signals ändern, ohne festgesetzt zu sein. Wie in dem Beispiel von 2 gezeigt, ist die Mustertabelle 111 gemäß der vorliegenden Ausführungsform eine Liste mit zwei Testbitmustern. Diese Testbitmuster werden so bestimmt, dass jedes Bit aller zu testenden Bits einen Wert aufweist, der zu einem Wert des entsprechenden Bits komplementär ist. Das heißt, ein Wert eines Testbitmusters wird so eingestellt, dass er das eigene Komplement zum Wert des anderen Testbitmusters ist.The pattern table 111 is a list containing two predetermined test bit patterns. Each of the test bit patterns is used to determine whether values of bits of the digital signal output from the A/D converter 14 change without being fixed. As in the example of 2 As shown, the pattern table 111 according to the present embodiment is a list of two test bit patterns. These test bit patterns are determined so that each bit of all the bits to be tested has a value complementary to a value of the corresponding bit. That is, a value of one test bit pattern is set to be its own complement to the value of the other test bit pattern.

Beim Durchführen des Testbetriebs, erzeugt der Testsignalzuführer 12 analoge Testsignale, die den Testbitmustern entsprechen, und liefert die analogen Testsignale über den Selektor 13 an den A/D-Wandler. Obwohl dies die vorliegende Offenbarung nicht einschränkt, fungiert der Testsignalzuführer 12 als Zuführmittel in den Ansprüchen.When performing the test operation, the test signal feeder 12 generates analog test signals corresponding to the test bit patterns and supplies the analog test signals to the A/D converter via the selector 13. Although this does not limit the present disclosure, the test signal feeder 12 functions as supplying means in the claims.

Insbesondere enthält der Testsignalzuführer 12 ein Testsignalerzeugungsmodul 121. Das Testsignalerzeugungsmodul 121 enthält eine D/A-Wandlerschaltung zum Erzeugen von analogen Testsignalen aus den Testbitmustern der Mustertabelle 111. Das Testsignalerzeugungsmodul 121 hat Umwandlungseigenschaften, die eine Umwandlung ermöglichen, die einer Umwandlung entgegengesetzt ist, die durch Umwandlungseigenschaften des A/D-Wandlers 14 erreicht wird. Derartige Umwandlungseigenschaften ermöglichen es dem Testsignalerzeugungsmodul 121, ein analoges Testsignal mit einem Signalpegel zu erzeugen, der den A/D-Wandler 14 veranlasst, digitale Signale auszugeben, die den aus dem Speicher 11 gelesenen Testbitmustern entsprechen. Der Testsignalzuführer 12 liest aus der Mustertabelle 111 die Testbitmuster nacheinander, um die analogen Testsignale zu erzeugen. Auf diese Weise ändert der Testsignalzuführer 12 einen Signalpegel des analogen Testsignals, wodurch ein Wert jedes Bits des von dem A/D-Wandler 14 ausgegebenen digitalen Signals umgeschaltet wird. Der Testsignalzuführer 12 gibt das erzeugte analoge Testsignal an den Selektor 13 aus.In particular, the test signal feeder 12 includes a test signal generation module 121. The test signal generation module 121 includes a D/A converter circuit for generating analog test signals from the test bit patterns of the pattern table 111. The test signal generation module 121 has conversion characteristics that enable a conversion that is opposite to a conversion that by conversion characteristics of the A/D converter 14. Such conversion characteristics enable the test signal generating module 121 to generate an analog test signal having a signal level that causes the A/D converter 14 to output digital signals corresponding to the test bit patterns read from the memory 11. The test signal feeder 12 reads the test bit patterns one by one from the pattern table 111 to generate the analog test signals. In this way, the test signal feeder 12 changes a signal level of the analog test signal, thereby switching a value of each bit of the digital signal output from the A/D converter 14. The test signal feeder 12 outputs the generated analog test signal to the selector 13.

Während des normalen Betriebs wählt der Selektor 13 ein zu wandelndes Analogsignal, das von außen über den Eingangsanschluss 101 zugeführt wird, aus und liefert das Analogsignal an den A/D-Wandler 14. Bei der Durchführung des Testvorgangs wählt der Selektor 13 das vom Testsignalanbieter 12 gelieferte analoge Testsignal aus und führt das analoge Signal dem A/D-Wandler 14 zu. In der folgenden Beschreibung wird, zur eindeutigen Unterscheidung von dem analogen Testsignal das dem Eingangsanschluss 101 zugeführte analoge Signal auch als Nicht-Testsignal ausgedrückt.During normal operation, the selector 13 selects an analog signal to be converted, which is supplied from the outside via the input terminal 101, and supplies the analog signal to the A/D converter 14. When performing the test operation, the selector 13 selects the analog test signal supplied from the test signal provider 12 and supplies the analog signal to the A/D converter 14. In the following description, the analog signal supplied to the input terminal 101 is also expressed as a non-test signal in order to clearly distinguish it from the analog test signal.

Der A/D-Wandler 14 dient als A/D-Wandlerschaltung. Der A/D-Wandler 14 diskretisiert und quantisiert ein zugeführtes analoges Signal mit einer vorbestimmten Abtastperiode und Auflösung, wandelt das diskretisierte und quantisierte analoge Signal in ein digitales Signal um und gibt das digitale Signal an den Ausgangsanschluss 102 und den Bestimmer 15 aus. Während des normalen Betriebs wandelt der A/D-Wandler 14 ein Nicht-Testsignal, das vom Selektor 13 geliefert wird, d. h. ein zu wandelndes analoges Signal, das von außen über den Eingangsanschluss 101 geliefert wird, in ein digitales Signal um und gibt das digitale Signal aus. Bei der Durchführung des Testbetriebs wandelt der A/D-Wandler 14 das von dem Selektor 13 gelieferte analoge Testsignal in ein digitales Signal um und gibt das digitale Signal aus. Das von dem A/D-Wandler 14 bei der Durchführung des Testbetriebs ausgegebene digitale Signal muss, vorausgesetzt, der A/D-Wandler 14 arbeitet normal, einen Wert aufweisen, der dem Wert des Testbitmusters entspricht, von dem das zugeführte analoge Testsignal, erzeugt vom Testsignalzuführer 12, stammt. Obwohl dies die vorliegende Offenbarung nicht einschränkt, fungiert der A/D-Wandler 14 in den Ansprüchen als das A/D-Wandlungsmittel.The A/D converter 14 serves as an A/D conversion circuit. The A/D converter 14 discretizes and quantizes an input analog signal with a predetermined sampling period and resolution, converts the discretized and quantized analog signal into a digital signal, and outputs the digital signal to the output terminal 102 and the determiner 15. During normal operation, the A/D converter 14 converts a non-test signal supplied from the selector 13, that is, an analog signal to be converted supplied from the outside via the input terminal 101, into a digital signal and outputs the digital signal. When performing the test operation, the A/D converter 14 converts the analog test signal supplied from the selector 13 into a digital signal and outputs the digital signal. The digital signal output from the A/D converter 14 when performing the test operation must, provided the A/D converter 14 operates normally, have a value corresponding to the value of the test bit pattern from which the input analog test signal generated by the test signal feeder 12 originates. Although this does not limit the present disclosure, the A/D converter 14 functions as the A/D conversion means in the claims.

Der Bestimmer 15 enthält eine Mikroprozessoreinheit (MPU). Der Bestimmer 15 bestimmt, ob Werte von Bits, die in dem digitalen Signal enthalten sind, das durch Umwandlung des analogen Testsignals erhalten und von dem A/D-Wandler 14 ausgegeben werden, umschalten, wenn ein Pegel des analogen Testsignals umschaltet. Um zu bestimmen, ob ein Fehler auftritt, bei dem ein Wert eines Bits feststeht, bestimmt der Bestimmer 15 für jedes Bit einer Vielzahl von zu testenden Bits des digitalen Datenelements, ob ein Wert des Bits vor oder nach dem Umschalten des Pegels des analogen Testsignals verschieden ist. Der Pegel des analogen Testsignals entspricht den Testbitmustern, und somit bestimmt der Bestimmer 15, ob ein Bitwert des digitalen Signals umschaltet, wenn das dem analogen Testsignal entsprechende Testbitmuster umschaltet. Ein Verfahren zum Durchführen der Bestimmung wird nachstehend beschrieben. Um die Bestimmung durchzuführen, ist der Bestimmer 15 mit einem Flag versehen, das Daten enthält, die zeigen, ob der Wert jedes in dem digitalen Signal enthaltenen Bits umgeschaltet wurde. Das Flag wird unten detailliert beschrieben. Obwohl dies die vorliegende Offenbarung nicht einschränkt, fungiert der Bestimmer 15 als Bestimmungsmittel in den Ansprüchen.The determiner 15 includes a microprocessor unit (MPU). The determiner 15 determines whether values of bits included in the digital signal obtained by converting the analog test signal and output from the A/D converter 14 switch when a level of the analog test signal switches. In order to determine whether an error occurs in which a value of a bit is fixed, the determiner 15 determines, for each bit of a plurality of bits of the digital data item to be tested, whether a value of the bit is different before or after the level of the analog test signal switches. The level of the analog test signal corresponds to the test bit patterns, and thus the determiner 15 determines whether a bit value of the digital signal switches when the test bit pattern corresponding to the analog test signal switches. A method of performing the determination will be described below. To perform the determination, the determiner 15 is provided with a flag containing data showing whether the value of each bit included in the digital signal has been switched. The flag is described in detail below. Although this does not limit the present disclosure, the determiner 15 functions as a determining means in the claims.

Die Ausgabeeinrichtung 16 umfasst beispielsweise einen Netzwerkschnittstellen-Controller (Network Interface Controller, NIC), der die Kommunikation mit externen Geräten über ein Netzwerk ermöglicht, und eine Leuchtdiode (LED) oder einen Summer. Die Ausgabeeinrichtung 16 gibt ein Ergebnis der Bestimmung durch die Bestimmungseinrichtung 15 aus. Insbesondere wenn die Bestimmungseinrichtung 15 bestimmt, dass ein Fehler auftritt, bei dem ein Wert eines Bits festgelegt ist, gibt die Ausgabeeinrichtung 16 Informationen aus, die einen Fehler des A/D-Wandlers 14 angeben. Diese Informationen können Daten sein, die Details des Fehlers anzeigen, und können als Leuchten der LED oder als Warnton des Summers ausgegeben werden. Obwohl dies die vorliegende Offenbarung nicht einschränkt, fungiert die Ausgabeeinrichtung 16 als die Ausgabeeinrichtung in den Ansprüchen.The output device 16 includes, for example, a network interface controller (NIC) that enables communication with external devices via a network, and a light-emitting diode (LED) or a buzzer. The output device 16 outputs a result of determination by the determination device 15. Specifically, when the determination device 15 determines that an error occurs in which a value of a bit is fixed, the output device 16 outputs information indicating an error of the A/D converter 14. This information may be data indicating details of the error, and may be output as lighting of the LED or warning sound of the buzzer. Although this does not limit the present disclosure, the output device 16 functions as the output device in the claims.

Die Steuerung 17 enthält eine MPU, einen Nur-Lese-Speicher (ROM) und einen Direktzugriffsspeicher (RAM). Die Steuerung 17 steuert zentral durch ihre MPU jede Komponente der Signalverarbeitungsvorrichtung 10, wobei sie den RAM als Arbeitsbereich verwendet, um ein in dem ROM oder dem Speicher 11 gespeichertes Programm auszuführen. Die Steuerung 17 kann auch als die Bestimmungseinrichtung 15 und die Ausgabeeinrichtung 16 dienen.The controller 17 includes an MPU, a read-only memory (ROM), and a random access memory (RAM). The controller 17 centrally controls each component of the signal processing device 10 through its MPU, using the RAM as a work area to execute a program stored in the ROM or the memory 11. The controller 17 can also serve as the destination device 15 and the output device 16.

Als nächstes wird die von der Signalverarbeitungsvorrichtung 10 ausgeführte Verarbeitung unter Bezugnahme auf die 3 und 4 beschrieben. Während des normalen Betriebs der Signalverarbeitungsvorrichtung 10 veranlasst die Steuerung 17 den Selektor 13, das an den Eingangsanschluss 101 gelieferte analoge Signal auszuwählen.Next, the processing performed by the signal processing device 10 will be described with reference to the 3 and 4 During normal operation of the signal processing device 10, the controller 17 initiates the Selector 13 to select the analog signal supplied to the input terminal 101.

Dies ermöglicht es der Signalverarbeitungsvorrichtung 10, einen normalen Umwandlungsvorgang zum Umwandeln des dem Eingangsanschluss 101 zugeführten analogen Signals in ein digitales Signal durch den A/D-Wandler 14 und ein Ausgeben des digitalen Signals von dem Ausgangsanschluss 102 durchzuführen.This enables the signal processing device 10 to perform a normal conversion process for converting the analog signal supplied to the input terminal 101 into a digital signal by the A/D converter 14 and outputting the digital signal from the output terminal 102.

Andererseits führt die Steuerung 17 zum Testen eines Betriebs des A/D-Wandlers 14 eine in 3 dargestellte Testverarbeitung durch. Diese Testverarbeitung beginnt zu einem vorbestimmten Zeitpunkt.On the other hand, the controller 17 performs a test of the operation of the A/D converter 14 in 3 This test processing starts at a predetermined time.

Obwohl alle folgenden Betriebe unter der Steuerung der Steuerung 17 ausgeführt werden sollen, wird diese Steuerung nicht jedes Mal erwähnt, um das Verständnis zu erleichtern. Bei der Testverarbeitung wählt die Signalverarbeitungsvorrichtung 10 das analoge Testsignal als ein in den A/D-Wandler 14 einzugebendes Signal aus (Schritt S1). Insbesondere wird der Selektor 13 veranlasst, das von dem Testsignalzuführer 12 ausgegebene analoge Testsignal auszuwählen.Although all the following operations are to be carried out under the control of the controller 17, this control is not mentioned every time to facilitate understanding. In the test processing, the signal processing device 10 selects the analog test signal as a signal to be input to the A/D converter 14 (step S1). Specifically, the selector 13 is caused to select the analog test signal output from the test signal feeder 12.

Als nächstes initialisiert die Signalverarbeitungsvorrichtung 10 das mit dem Bestimmer 15 ausgestattete Flag (Schritt S2). Das Flag sind Daten, die anzeigen, ob ein Wert jedes Bits, das in dem von dem A/D-Wandler 14 ausgegebenen digitalen Signal enthalten ist, umgeschaltet hat. Ein Flag gemäß der vorliegenden Ausführungsform ist als Hardware ausgebildet, indem zwei Latch-Arrays enthalten sind. Das Verfahren zum Erhalten des Flags ist nicht auf dieses Verfahren beschränkt, und das Flag kann durch Software als Flag-Feld erhalten werden.Next, the signal processing device 10 initializes the flag provided with the determiner 15 (step S2). The flag is data indicating whether a value of each bit included in the digital signal output from the A/D converter 14 has switched. A flag according to the present embodiment is formed in hardware by including two latch arrays. The method of obtaining the flag is not limited to this method, and the flag may be obtained by software as a flag field.

Ein Flag-Initialisierungsprozess umfasst das Zuweisen eines Werts von „FFFFh“ zu einem ersten Latch und eines Werts von „0000h“ zu einem zweiten Latch. 4A zeigt einen Zustand des Flags unmittelbar nach Beendigung der Initialisierung. Der Wert von „FFFFh“ gibt ein 16-Bit-Muster an, in dem alle Bitwerte 1 sind, und das letzte „h“ dieses Werts gibt an, dass der Wert hexadezimal ausgedrückt wird.A flag initialization process involves assigning a value of “FFFFh” to a first latch and a value of “0000h” to a second latch. 4A indicates a state of the flag immediately after initialization is completed. The value of "FFFFh" indicates a 16-bit pattern in which all bit values are 1, and the last "h" of this value indicates that the value is expressed in hexadecimal.

Als nächstes wählt die Signalverarbeitungsvorrichtung 10 ein erstes Testbitmuster der Mustertabelle 111 aus (Schritt S3). Insbesondere liest der Testsignalzuführer 12 aus dem Speicher 11 ein erstes in der Mustertabelle 111 enthaltenes Testbitmuster. Der Testsignalzuführer 12 liest beispielsweise ein Testbitmuster von „11 ... 11“ aus der Mustertabelle 111 in 2.Next, the signal processing device 10 selects a first test bit pattern of the pattern table 111 (step S3). Specifically, the test signal feeder 12 reads from the memory 11 a first test bit pattern included in the pattern table 111. The test signal feeder 12 reads, for example, a test bit pattern of “11 ... 11” from the pattern table 111 in 2 .

Als nächstes erzeugt die Signalverarbeitungsvorrichtung 10 ein analoges Testsignal mit einem Pegel, der dem ausgewählten Testbitmuster entspricht, und liefert das analoge Testsignal an den A/D-Wandler 14 (Schritt S4). Insbesondere erzeugt das Testsignalerzeugungsmodul 121 des Testsignalzuführers 12 durch Ausführen einer D/A-Wandlung ein analoges Signal, das den A/D-Wandler 14 veranlasst, ein digitales Signal auszugeben, das gleich dem ausgewählten Testbitmuster ist. Beispielsweise erzeugt das Testsignalerzeugungsmodul 121 in Schritt S4, der den Schritt S3 folgt, in dem das erste Testbitmuster von 2 ausgewählt ist, ein analoges Testsignal, das den A/D-Wandler 14 veranlasst, ein digitales Signal von „11 ... 11“ auszugeben.Next, the signal processing device 10 generates an analog test signal having a level corresponding to the selected test bit pattern and supplies the analog test signal to the A/D converter 14 (step S4). Specifically, the test signal generation module 121 of the test signal feeder 12 generates an analog signal by performing D/A conversion, which causes the A/D converter 14 to output a digital signal equal to the selected test bit pattern. For example, in step S4 following step S3 in which the first test bit pattern of 2 is selected, an analog test signal that causes the A/D converter 14 to output a digital signal of “11 ... 11”.

Als nächstes aktualisiert die Signalverarbeitungsvorrichtung 10 das Flag gemäß einem Bitwert des von dem A/D-Wandler 14 ausgegebenen digitalen Signals (Schritt S5). Insbesondere aktualisiert der Bestimmer 15 einen Wert des ersten Latch-Arrays unter Verwendung eines Ergebnisses einer UND-Verknüpfung zwischen einem Ausgabewert von dem A/D-Wandler 14 und dem Wert des ersten Latch-Arrays und aktualisiert einen Wert des zweiten Latch-Arrays unter Verwendung eines Ergebnises einer ODER-Verknüpfung zwischen dem Ausgangswert des A/D-Wandlers 14 und dem Wert des zweiten Latch-Arrays. Wenn beispielsweise ein analoges Testsignal mit einem Pegel entsprechend dem ersten Testbitmuster von 2 erzeugt wird und der A/D-Wandler 14 normal arbeitet, wird der Wert des ersten Latch-Arrays als Ergebnis der UND-Verknüpfung auf „FFFFh“ aktualisiert und der Wert des zweiten Latch-Arrays wird als Ergebnis der ODER-Verknüpfung auf „FFFFh“ aktualisiert. Wenn andererseits beispielsweise der A/D-Wandler 14 abnormal arbeitet und bewirkt, dass ein Wert des niedrigstwertigen Datenbits, das von dem A/D-Wandler 14 ausgegeben wird, auf Null festgelegt wird, wird der Wert des ersten Latch-Arrays infolge der UND-Verknüpfung auf „FFFEh“ aktualisiert, und der Wert des zweiten Latch-Arrays wird infolge der ODER-Verknüpfung auf „FFFEh“ aktualisiert.Next, the signal processing device 10 updates the flag according to a bit value of the digital signal output from the A/D converter 14 (step S5). Specifically, the determiner 15 updates a value of the first latch array using a result of an AND operation between an output value from the A/D converter 14 and the value of the first latch array, and updates a value of the second latch array using a result of an OR operation between the output value of the A/D converter 14 and the value of the second latch array. For example, when an analog test signal having a level corresponding to the first test bit pattern of 2 is generated and the A/D converter 14 operates normally, the value of the first latch array is updated to "FFFFh" as a result of the AND operation, and the value of the second latch array is updated to "FFFFh" as a result of the OR operation. On the other hand, for example, if the A/D converter 14 operates abnormally and causes a value of the least significant data bit output from the A/D converter 14 to be set to zero, the value of the first latch array is updated to "FFFEh" as a result of the AND operation, and the value of the second latch array is updated to "FFFEh" as a result of the OR operation.

Als nächstes bestimmt die Signalverarbeitungsvorrichtung 10, ob das aktuell ausgewählte Testbitmuster das letzte Testbitmuster ist (Schritt S6). Insbesondere bestimmt der Bestimmer 15, ob ein Testbitmuster, dem die letzte Nummer in der Mustertabelle 111 zugewiesen ist, ausgewählt ist.Next, the signal processing device 10 determines whether the currently selected test bit pattern is the last test bit pattern (step S6). Specifically, the determiner 15 determines whether a test bit pattern assigned the last number in the pattern table 111 is selected.

Bei Feststellung, dass das aktuell ausgewählte Testbitmuster nicht das letzte Bitmuster ist (Nein in Schritt S6), wählt die Signalverarbeitungsvorrichtung 10 das nächste Testbitmuster aus (Schritt S7). Insbesondere liest der Testsignalzuführer 12 ein Testbitmuster, dem die nächste Nummer zugewiesen ist, aus der Mustertabelle 111 des Speichers 11. Beispielsweise liest der Testsignalzuführer 12 ein Testbitmuster von „00... 00“ als ein zweites Bitmuster nach dem Lesen des in 2 gezeigten ersten Testbitmusters.If it is determined that the currently selected test bit pattern is not the last bit pattern (No in step S6), the signal processing device 10 selects the next test bit pattern (step S7). Specifically, the test signal feeder 12 reads a test bit pattern assigned the next number from the pattern table 111 of the memory 11. For example, the test signal feeder 12 reads a test bit pattern of "00...00" as a second bit pattern after reading the in 2 shown first test bit pattern.

Nach dem Schritt S7 wiederholt die Signalverarbeitungseinrichtung 10 die Vorgänge in und nach dem Schritt S4. Diese Wiederholung ermöglicht die nachfolgende Erzeugung von analogen Testsignalen, die jeweils einem der in der Mustertabelle 111 enthaltenen Testbitmuster entsprechen, wodurch die Aktualisierung des Flags bei jeder Änderung des Pegels des analogen Testsignals ermöglicht wird. Wenn beispielsweise ein analoges Testsignal mit einem Pegel entsprechend dem zweiten Testbitmuster von 2 erzeugt wird und der A/D-Wandler 14 normal arbeitet, wird der Wert des ersten Latch-Arrays als Ergebnis der UND-Verknüpfung auf „0000h“ und der Wert des zweiten Latch-Arrays als Ergebnis der ODER- Verknüpfung auf „FFFFh“ aktualisiert, wie in 4B gezeigt.After step S7, the signal processing device 10 repeats the operations in and after step S4. This repetition enables the subsequent generation of analog test signals, each corresponding to one of the test bit patterns contained in the pattern table 111, thereby enabling the flag to be updated whenever the level of the analog test signal changes. For example, if an analog test signal with a level corresponding to the second test bit pattern of 2 is generated and the A/D converter 14 is operating normally, the value of the first latch array is updated to “0000h” as a result of the AND operation and the value of the second latch array is updated to “FFFFh” as a result of the OR operation, as shown in 4B shown.

Wenn beispielsweise der A/D-Wandler 14 abnormal arbeitet und bewirkt, dass ein Wert des niedrigstwertigen Bits (LSB) der vom A/D-Wandler 14 ausgegebenen Daten auf Null festgelegt wird, wird der Wert des ersten Latch-Arrays als Ergebnis der UND-Verknüpfung auf „0000h“ aktualisiert und der Wert des zweiten Latch-Arrays wird als Ergebnis der ODER- Verknüpfung auf „FFFEh“ aktualisiert, wie in 4C gezeigt ist. Wenn der Wert des niedrigstwertigen Bits auf 1 festgelegt ist, wird der Wert des ersten Latch-Arrays als Ergebnis der UND-Verknüpfung auf „0001h“ und der Wert des zweiten Latch-Arrays als Ergebnis der ODER-Verknüpfung auf „FFFFh“ aktualisiert, wie in 4D gezeigt ist. Ein derartiger Vergleich des Wertes des ersten Latch-Arrays und des Wertes des zweiten Latch-Arrays ermöglicht die Bestimmung eines Falls, in dem ein Wert des Bits auf 1 festgelegt ist, und eines Falls, in dem ein Wert des Bit ist auf Null festgelegt ist.For example, when the A/D converter 14 operates abnormally and causes a value of the least significant bit (LSB) of the data output from the A/D converter 14 to be set to zero, the value of the first latch array is updated to “0000h” as a result of the AND operation and the value of the second latch array is updated to “FFFEh” as a result of the OR operation, as shown in 4C When the value of the least significant bit is set to 1, the value of the first latch array is updated to “0001h” as a result of the AND operation, and the value of the second latch array is updated to “FFFFh” as a result of the OR operation, as shown in 4D Such a comparison of the value of the first latch array and the value of the second latch array enables the determination of a case where a value of the bit is set to 1 and a case where a value of the bit is set to zero.

Bei der Bestimmung in Schritt S6, dass das aktuell ausgewählte Testbitmuster das letzte Testbitmuster ist (Ja in Schritt S6), bestimmt die Signalverarbeitungsvorrichtung 10 für jedes zu testende Bit, ob sich ein Wert des Bits ändert, nachdem sich der Pegel des analogen Testsignals geändert hat (Schritt S8). Mit anderen Worten, bestimmt die Signalverarbeitungsvorrichtung 10 für jedes zu testende Bit, ob ein Wert des Bits sowohl 1 als auch 0 geworden ist. Insbesondere, bestimmt der Bestimmer 15 durch Bestimmen, ob der Wert des ersten Latch-Arrays „0000h“ ist und der Wert des zweiten Latch-Arrays „FFFFh“ ist, wie in 4B dargestellt ist, ob jeder Wert des zu testenden Bits der Bits, die in dem digitalen Signal, das von dem A/D-Wandler 14 ausgegeben wird, enthalten sind, ein Wert ist, der von dem vor der Änderung des Pegels des analogen Testsignals verschieden ist. Wenn sich das Flag zum Beispiel in einem Zustand befindet, der in 4B dargestellt ist, wird festgestellt, dass alle Werte von Bits umgeschaltet wurden. Wenn sich das Flag in einem Zustand befindet, der in 4C oder 4D dargestellt ist, wird eine Bestimmung getroffen, dass der Wert des niedrigstwertigen Bits nicht umgeschaltet hat.When determining in step S6 that the currently selected test bit pattern is the last test bit pattern (Yes in step S6), the signal processing device 10 determines for each bit to be tested whether a value of the bit changes after the level of the analog test signal changes (step S8). In other words, the signal processing device 10 determines for each bit to be tested whether a value of the bit has become both 1 and 0. Specifically, the determiner 15 determines by determining whether the value of the first latch array is “0000h” and the value of the second latch array is “FFFFh” as shown in 4B whether each value of the bit to be tested of the bits included in the digital signal output from the A/D converter 14 is a value different from that before the level of the analog test signal is changed. For example, if the flag is in a state shown in 4B shown, it is determined that all values of bits have been switched. If the flag is in a state that is in 4C or 4D shown, a determination is made that the value of the least significant bit has not toggled.

Nach der Feststellung, dass alle Werte der Bits umgeschaltet haben (Ja in Schritt S8), wählt die Signalverarbeitungsvorrichtung 10 das Nicht-Testsignal als ein in den A/D-Wandler 14 einzugebendes Signal aus (Schritt S9). Insbesondere wählt der Selektor 13 das Nicht-Testsignal durch Steuern einer Schalteinrichtung zum Schalten einer Übertragungsleitung eines Signals und zum Verbinden des Eingangsanschlusses 101 mit dem A/D-Wandler 14 aus. Zu diesem Zeitpunkt kann die Ausgabeeinrichtung 16 Anzeigeinformationen ausgeben, dass der A/D-Wandler 14 normal arbeitet. Dann beendet die Signalverarbeitungsvorrichtung 10 die Testverarbeitung.After determining that all the values of the bits have switched (Yes in step S8), the signal processing device 10 selects the non-test signal as a signal to be input to the A/D converter 14 (step S9). Specifically, the selector 13 selects the non-test signal by controlling a switching device for switching a transmission line of a signal and connecting the input terminal 101 to the A/D converter 14. At this time, the output device 16 may output indication information that the A/D converter 14 is operating normally. Then, the signal processing device 10 ends the test processing.

Andererseits gibt die Signalverarbeitungsvorrichtung 10 nach der Bestimmung, dass Werte bestimmter zu testender Bits nicht geschaltet wurden (Nein in Schritt S8), ein Fehlersignal aus (Schritt S10). Insbesondere gibt die Ausgabeeinrichtung 16 ein Ergebnis der Bestimmung durch den Bestimmer 15 aus. Die von der Ausgabeeinrichtung 16 ausgegebenen Informationen können Informationen enthalten, die anzeigen, dass der A/D-Wandler 14 ausfällt, Informationen, die eine Position eines in dem digitalen Signal enthaltenen Bits angeben und deren Wert fest ist, und Informationen, die angeben, ob der feste Wert 1 oder Null ist. Dann beendet die Signalverarbeitungsvorrichtung 10 die Testverarbeitung. Die Signalverarbeitungsvorrichtung 10 kann nach Schritt S10 das Nicht-Testsignal als ein in den A/D-Wandler 14 einzugebendes Signal auswählen.On the other hand, after determining that values of certain bits to be tested have not been switched (No in step S8), the signal processing device 10 outputs an error signal (step S10). Specifically, the output device 16 outputs a result of the determination by the determiner 15. The information output from the output device 16 may include information indicating that the A/D converter 14 fails, information indicating a position of a bit included in the digital signal and whose value is fixed, and information indicating whether the fixed value is 1 or zero. Then, the signal processing device 10 ends the test processing. The signal processing device 10 may select the non-test signal as a signal to be input to the A/D converter 14 after step S10.

Wie oben beschrieben, bestimmt die Signalverarbeitungsvorrichtung 10 für jedes Bit, das in dem von dem A/D-Wandler 14 ausgegebenen digitalen Signal enthalten ist, ob ein Wert des Bits nach einem Pegel des analogen Testsignals umschaltet. Diese Konfiguration ermöglicht die Erfassung des Auftretens eines Fehlers, bei dem ein Bitwert des A/D-Wandlers 14 festgelegt ist, ohne einen Eingangswert und einen Ausgangswert des A/D-Wandlers 14 zu vergleichen, wodurch die einfache Erfassung eines Fehlers, bei dem der Wert des Bits festgelegt ist, ermöglicht wird.As described above, the signal processing device 10 determines for each bit included in the digital signal output from the A/D converter 14 whether a value of the bit switches according to a level of the analog test signal. This configuration enables detection of occurrence of an error in which a bit value of the A/D converter 14 is fixed without comparing an input value and an output value of the A/D converter 14, thereby enabling easy detection of an error in which the value of the bit is fixed.

Weiterhin verwendet der Bestimmer 15 ein erstes Latch-Array, an dem eine UND-Verknüpfung ausgeführt wird, und ein zweites Latch-Array, an dem eine ODER-Verknüpfung ausgeführt wird, als ein Flag, das anzeigt, ob jedes Bit fest ist. Ein Wert des Flags unterscheidet sich abhängig davon, ob der Bitwert umgeschaltet oder der Bitwert festgelegt ist. Somit gibt die Signalverarbeitungsvorrichtung 10 ein Fehlersignal nur dann aus, wenn der Wert des Bits festgelegt ist. Daher führt ein Fehler, bei dem ein Bitwert festgelegt ist, zu einer Ausgabe eines Fehlersignals, unabhängig davon, ob ein tatsächlicher Ausgabewert des A/D-Wandlers 14 normal ist oder nicht. Eine solche Konfiguration ermöglicht eine Verbesserung der Erfassungsgenauigkeit eines Fehlers, bei dem ein Bitwert festgelegt ist.Furthermore, the determiner 15 uses a first latch array on which AND is performed and a second latch array on which OR is performed as a flag indicating whether each bit is fixed. A value of the flag differs depending on whether the bit value is switched or the bit value is fixed. Thus, the signal processing device 10 outputs an error signal only when the value of the bit is fixed. Therefore, an error in which a bit value is fixed results in an output of an error signal regardless of whether an actual output value of the A/D converter 14 is normal or not. Such a configuration enables an improvement in detection accuracy of an error in which a bit value is fixed.

Weiterhin speichert der Speicher 11 vorbestimmte Testbitmuster, und der Testsignalzuführer 12 erzeugt analoge Testsignale, die jeweils einen Pegel haben, der dem entsprechenden Testbitmuster entspricht. Eine solche Konfiguration ermöglicht lediglich durch Speichern geeigneter Testbitmuster im Voraus in dem Speicher 11 die Erzeugung geeigneter analoger Testsignale, wodurch die Durchführung der Testverarbeitung ermöglicht wird.Furthermore, the memory 11 stores predetermined test bit patterns, and the test signal feeder 12 generates analog test signals each having a level corresponding to the corresponding test bit pattern. Such a configuration enables generation of appropriate analog test signals merely by storing appropriate test bit patterns in advance in the memory 11, thereby enabling test processing to be performed.

Zum Speichern der Mustertabelle 111 in dem Speicher 11 können verschiedene Techniken angewendet werden. Beispielsweise kann eine vorgefertigte analoge Schaltung als der Speicher 11 dienen. Das Erreichen der Funktion des Speichers 11 mit der analogen Schaltung ist relativ einfach, insbesondere, wenn die Breite des Testbitmusters klein ist, oder die Anzahl der Testbitmuster klein ist. Eine solche Konfiguration ermöglicht das Einsparen von Kapazität von Speicherelementen, die in der Signalverarbeitungsvorrichtung 10 enthalten sind, oder das Weglassen der Speicherelemente.Various techniques can be used to store the pattern table 111 in the memory 11. For example, a prefabricated analog circuit can serve as the memory 11. Achieving the function of the memory 11 with the analog circuit is relatively easy, particularly when the width of the test bit pattern is small or the number of test bit patterns is small. Such a configuration enables saving capacity of memory elements included in the signal processing device 10 or omitting the memory elements.

Darüber hinaus ist die Mustertabelle 111 nicht auf das in 2 gezeigte Beispiel beschränkt. Wenn beispielsweise Mustertabellen 111 verwendet werden, die in den 5A, 5B und 5C gezeigt sind, kann auch die Leistung des Testbetriebs des A/D-Wandlers 14 erzielt werden.In addition, the sample table 111 is not based on the 2 example shown. For example, if sample tables 111 are used, which are shown in the 5A , 5B and 5C shown, the performance of the test operation of the A/D converter 14 can also be achieved.

Die Mustertabelle 111 von 5A enthält zwei Testbitmuster ähnlich dem Beispiel der Mustertabelle von 2. Die Bitwerte dieser Testbitmuster sind komplementär zueinander.The sample table 111 of 5A contains two test bit patterns similar to the example of the pattern table of 2 The bit values of these test bit patterns are complementary to each other.

Die Mustertabelle 111 von 5B enthält drei Testbitmuster. Wie in 5B gezeigt, soll eine Mustertabelle 111, die drei oder mehr Testbitmuster enthält, Testbitmuster enthalten, die bewirken, dass der Wert jedes zu testenden Bits sowohl Null als auch 1 wird. Dasselbe gilt für eine Mustertabelle 111, die zwei Testbitmuster enthält und in diesem Fall müssen die Bitwerte der beiden Testbitmuster, wie oben beschrieben, komplementär zueinander sein. Obwohl 5B ein Beispiel der Mustertabelle 111 zeigt, die verwendet wird, wenn der A/D-Wandler 14 ein 8-Bit-Digitalsignal ausgibt, ist eine solche Mustertabelle 111 in anderen Fällen unabhängig von der Anzahl der in dem Digitalsignal enthaltenen Bits anwendbar.The sample table 111 of 5B contains three test bit patterns. As in 5B As shown, a pattern table 111 containing three or more test bit patterns should contain test bit patterns that cause the value of each bit to be tested to be both zero and 1. The same applies to a pattern table 111 containing two test bit patterns, and in this case the bit values of the two test bit patterns must be complementary to each other, as described above. Although 5B shows an example of the pattern table 111 used when the A/D converter 14 outputs an 8-bit digital signal, such a pattern table 111 is applicable in other cases regardless of the number of bits included in the digital signal.

Obwohl die in den 2, 5A und 5B gezeigten Testbitmuster, Testbitmuster zum Testen aller Bits des von dem A/D-Wandler 14 ausgegebenen digitalen Datenelements sind, können die zu testenden Bits auf bestimmte Bits des von dem A/D-Wandler 14 ausgegebenen digitalen Datenelements beschränkt sein, beispielsweise auf die unteren 8 Bits begrenzt. In einem solchen Fall kann die Mustertabelle 111 zwei Testbitmuster speichern, deren Bitmuster nur bei den unteren 8 Bits komplementär zueinander sind, wie in 5C gezeigt. In diesem Fall ist hinsichtlich des Flags eine einfache bitweise Auswertung des zu testenden Flags ausreichend.Although the 2 , 5A and 5B are test bit patterns for testing all bits of the digital data element output by the A/D converter 14, the bits to be tested may be limited to certain bits of the digital data element output by the A/D converter 14, for example limited to the lower 8 bits. In such a case, the pattern table 111 may store two test bit patterns whose bit patterns are complementary to each other only in the lower 8 bits, as shown in 5C shown. In this case, a simple bit-by-bit evaluation of the flag to be tested is sufficient.

Ausführungsform 2Embodiment 2

Als nächstes wird Ausführungsform 2 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 1 beschrieben. Komponenten, die die gleichen oder entsprechenden Konfigurationen wie diejenigen in der Ausführungsform 1 aufweisen, sind mit den gleichen Bezugszeichen bezeichnet. Obwohl ein Fall der direkten Verwendung von in dem Speicher 11 gespeicherten Testbitmustern für einen Testbetrieb in Ausführungsform 1 beschrieben ist, wird in der vorliegenden Ausführungsform eine Vielzahl von Testbitmustern erhalten, indem eine arithmetische Verarbeitung einer Vielzahl von digitalen Datenelementen durchgeführt wird, um analoge Testsignale zu erzeugen.Next, Embodiment 2 will be described focusing on differences from Embodiment 1 described above. Components having the same or corresponding configurations as those in Embodiment 1 are denoted by the same reference numerals. Although a case of directly using test bit patterns stored in the memory 11 for a test operation is described in Embodiment 1, in the present embodiment, a plurality of test bit patterns are obtained by performing arithmetic processing on a plurality of digital data items to generate analog test signals.

In der vorliegenden Ausführungsform speichert der Speicher 11 mehrere digitale Datenelemente 112, wie in 1 dargestellt. Die digitalen Datenelemente 112 sind beispielsweise gleich den Testbitmustern, die in der Mustertabelle 111 gemäß Ausführungsform 1 (siehe 2) enthalten sind.In the present embodiment, the memory 11 stores a plurality of digital data items 112 as shown in 1 The digital data elements 112 are, for example, equal to the test bit patterns shown in the pattern table 111 according to embodiment 1 (see 2 ) are included.

Der Testsignalzuführer 12 enthält ein Additionsmodul 122. Das Additionsmodul 122 enthält einen Addierer zum Addieren eines bestimmten digitalen Werts. Das Additionsmodul 122 liest das digitale Datenelement 112 aus dem Speicher 11 und addiert einen Versatzwert zu einem Wert, der durch das digitale Datenelement 112 angezeigt wird. Der Versatzwert kann ein Wert sein, der vorbestimmt und in einem Hilfsspeicher gespeichert ist, oder ein fester Wert des Entwurfs der Addierschaltung. Dann gibt das Additionsmodul 122 ein Testbitmuster an das Testsignalerzeugungsmodul 121 aus, das eine Summe angibt, die durch Addition des Offsets erhalten wird. Das Testsignalerzeugungsmodul 121 erzeugt ein analoges Testsignal auf der Grundlage des von dem Additionsmodul 122 ausgegebenen Testbitmusters. Obwohl es die vorliegende Offenbarung nicht einschränkt, fungiert das Additionsmodul 122 als das Additionsmittel in den Ansprüchen.The test signal feeder 12 includes an addition module 122. The addition module 122 includes an adder for adding a certain digital value. The addition module 122 reads the digital data item 112 from the memory 11 and adds an offset value to a value indicated by the digital data item 112. The offset value may be a value predetermined and stored in an auxiliary memory or a fixed value of the design of the adding circuit. Then, the addition module 122 outputs a test bit pattern to the test signal generation module 121 indicating a sum obtained by adding the offset. The test signal generation module 121 generates an analog test signal based on the test bit pattern output from the addition module 122. Although it does not limit the present disclosure, the addition module 122 functions as the adding means in the claims.

Als nächstes wird die von der Signalverarbeitungsvorrichtung 10 durchgeführte Testverarbeitung unter Bezugnahme auf 7 beschrieben. Wie in 7 gezeigt, umfasst die Testverarbeitung gemäß der vorliegenden Ausführungsform die Prozesse ähnlich denen in den Schritten S1 - S2 gemäß Ausführungsform 1.Next, the test processing performed by the signal processing device 10 with reference to 7 described. As in 7 As shown, the test processing according to the present embodiment includes the processes similar to those in steps S1 - S2 according to Embodiment 1.

Nach dem Schritt S2 liest das Additionsmodul 122 ein erstes digitales Datenelement 112 aus dem Speicher 11 (Schritt S21). Wenn die Vielzahl von digitalen Datenelementen 112 gleich den in 2 gezeigten Testbitmustern ist, ist das erste digitale Datenelement 112 gleich dem ersten Testbitmuster von 2. Die Vielzahl von digitalen Datenelementen 112 kann jedoch in einer beliebigen Reihenfolge gelesen werden.After step S2, the addition module 122 reads a first digital data element 112 from the memory 11 (step S21). If the plurality of digital data elements 112 are equal to the 2 shown test bit patterns, the first digital data element 112 is equal to the first test bit pattern of 2 . However, the plurality of digital data elements 112 may be read in any order.

Als nächstes liefert der Testsignalzuführer 12 ein analoges Testsignal mit einem Pegel, der dem Testbitmuster entspricht, das durch Addieren des Offsetwerts zu dem gelesenen digitalen Datenelement 112 erhalten wird (Schritt S22). Insbesondere erzeugt das Testsignalerzeugungsmodul 121 durch Ausführen einer D/A-Wandlung ein analoges Signal, das den A/D-Wandler 14 veranlasst, ein digitales Signal auszugeben, das dem vom Additionsmodul 122 ausgegebenen Testbitmuster entspricht. Wenn der Wert auf Null gesetzt ist, ist das Testbitmuster gleich dem gelesenen digitalen Datenelement 112.Next, the test signal feeder 12 supplies an analog test signal having a level corresponding to the test bit pattern obtained by adding the offset value to the read digital data 112 (step S22). Specifically, the test signal generation module 121 generates an analog signal by performing D/A conversion, which causes the A/D converter 14 to output a digital signal corresponding to the test bit pattern output from the addition module 122. When the value is set to zero, the test bit pattern is equal to the read digital data 112.

Als nächstes führt die Signalverarbeitungsvorrichtung 10 einen Schritt S5 aus, der dem der Ausführungsform 1 ähnlich ist. Nach dem Schritt S5 bestimmt die Signalverarbeitungsvorrichtung 10, ob das aktuelle digitale Datenelement 112 das letzte in dem Speicher 11 gespeicherte digitale Datenelement 112 ist (Schritt S23).Next, the signal processing apparatus 10 executes a step S5 similar to that of Embodiment 1. After the step S5, the signal processing apparatus 10 determines whether the current digital data item 112 is the last digital data item 112 stored in the memory 11 (step S23).

Wenn die Bestimmung in Schritt S23 negativ ist (Nein in Schritt S23), erzeugt das Additionsmodul 122 ein neues Testbitmuster durch Lesen des nächsten digitalen Datenelements 112 und Addieren eines Versatzwerts (Schritt S24). Dieser Versatzwert ist der gleiche wie der Versatzwert, der in Schritt S22 nach Schritt S21 verwendet wird.If the determination in step S23 is negative (No in step S23), the addition module 122 generates a new test bit pattern by reading the next digital data item 112 and adding an offset value (step S24). This offset value is the same as the offset value used in step S22 after step S21.

Nach dem Schritt S24 wiederholt die Signalverarbeitungsvorrichtung 10 die Prozesse in und nach dem Schritt S22. Somit wird jedes Mal, wenn der Versatzwert zu dem digitalen Datenelement 112 addiert wird, um ein Testbitmuster zu erzeugen, ein analoges Testsignal mit einem Pegel erzeugt, der dem Testbitmuster entspricht.After step S24, the signal processing device 10 repeats the processes in and after step S22. Thus, each time the offset value is added to the digital data element 112 to generate a test bit pattern, an analog test signal having a level corresponding to the test bit pattern is generated.

Wenn die Bestimmung in Schritt S23 positiv ist (Ja in Schritt S23), führt die Signalverarbeitungsvorrichtung 10 Prozesse ähnlich denjenigen in den Schritten S8 - S10 von Ausführungsform 1 durch.When the determination in step S23 is affirmative (Yes in step S23), the signal processing apparatus 10 performs processes similar to those in steps S8 - S10 of Embodiment 1.

Wie oben beschrieben, enthält der Testsignalzuführer 12 der Signalverarbeitungsvorrichtung 10 das Additionsmodul 122, und es werden analoge Testsignale erzeugt, die den Testbitmustern, die durch das Additionsmodul 122 erhalten werden, entsprechen, indem ein fester Versatzwert zu verschiedenen digitalen Datenelementen 112 addiert wird. Eine solche Konfiguration ermöglicht es, lediglich durch geeignetes Einstellen des Versatzwertes zwischen verschiedenen Arten von Sätzen von Testbitmustern zu wechseln, die beim Durchführen des Testbetriebs verwendet werden. Wenn zum Beispiel die Mehrzahl der digitalen Datenelemente 112 gleich den in 5C gezeigten Testbitmustern ist, ist das Ändern des Versatzwerts ausreichend, um die zu testenden Bits zu ändern. In ähnlicher Weise ist, wenn die Mehrzahl von digitalen Datenelementen 112 gleich den in 2 gezeigten Testbitmustern ist, ist das Ändern des Versatzwerts ausreichend, um zu testende Bits zu ändern, um beispielsweise Testbitmuster zu erhalten, die den in 5C gezeigten Testbitmustern entsprechen.As described above, the test signal feeder 12 of the signal processing device 10 includes the addition module 122, and analog test signals corresponding to the test bit patterns obtained by the addition module 122 are generated by adding a fixed offset value to various digital data items 112. Such a configuration makes it possible to switch between various types of sets of test bit patterns used when performing the test operation merely by appropriately setting the offset value. For example, when the majority of the digital data items 112 are equal to the 5C shown test bit patterns, changing the offset value is sufficient to change the bits to be tested. Similarly, if the plurality of digital data elements 112 are equal to the 2 shown test bit patterns, changing the offset value is sufficient to change bits to be tested, for example, to obtain test bit patterns that correspond to the 5C correspond to the test bit patterns shown.

Ausführungsform 3Embodiment 3

Als nächstes wird die Ausführungsform 3 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 2 beschrieben. Komponenten, die die gleichen oder entsprechenden Konfigurationen wie diejenigen in der Ausführungsform 2 aufweisen, werden mit den gleichen Bezugszeichen bezeichnet. Wie in 8 gezeigt, enthält eine Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform einen Einsteller 18, der die vorliegende Ausführungsform von der Ausführungsform 2 unterscheidet.Next, Embodiment 3 will be described with a focus on differences from Embodiment 2 described above. Components having the same or corresponding configurations as those in Embodiment 2 are denoted by the same reference numerals. As in 8th As shown, a signal processing apparatus 10 according to the present embodiment includes an adjuster 18 which distinguishes the present embodiment from Embodiment 2.

Die oben beschriebene Ausführungsform 2 basiert auf der Voraussetzung, dass der A/D-Wandler 14 konstante Umwandlungseigenschaften aufweist. Selbst wenn ein Pegel eines analogen Signals, das dem A/D-Wandler 14 zugeführt wird, konstant ist, kann sich ein Wert des von dem A/D-Wandler 14 ausgegebenen digitalen Signals tatsächlich aufgrund verschiedener Faktoren, wie beispielsweise einer Temperaturdrift, ändern. Wenn eine solche Änderung auftritt, kann es schwierig sein, einen Fehler, bei dem ein Bitwert festgelegt ist, angemessen zu erfassen. Die Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform kompensiert die oben beschriebene Änderung unter Verwendung des Einstellers 18 und veranlasst den A/D-Wandler 14, ein für den Betriebstest geeignetes digitales Signal auszugeben. Die Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform wird nachstehend beschrieben.The above-described embodiment 2 is based on the premise that the A/D converter 14 has constant conversion characteristics. Even if a level of an analog signal supplied to the A/D converter 14 is constant, a value of the digital signal output from the A/D converter 14 may actually change due to various factors such as a temperature drift. When such a change occurs, it may be difficult to adequately detect an error in which a bit value is fixed. The signal processing device 10 according to the present embodiment compensates for the above-described change using the adjuster 18 and causes the A/D converter 14 to output a digital signal suitable for the operation test. The signal processing device 10 according to the present embodiment will be described below.

Die Funktion des Einstellers 18 wird durch eine MPU erreicht. Der Einsteller 18 stellt den Versatzwert so ein, dass eine Differenz zwischen einem Wert, der durch das von dem Additionsmodul 122 ausgegebene Testbitmuster angezeigt wird, und einem Wert des von dem A/D-Wandler 14 ausgegebenen digitalen Signals 0 wird. Insbesondere vergleicht der Einsteller 18 ein Testbitmuster nach Addition des Offsetwerts mit einem Wert eines Digitalsignals, das durch Umwandlung eines analogen Testsignals entsprechend dem Testbitmuster erhalten und von dem A/D-Wandler 14 ausgegeben wird. Dann korrigiert der Einsteller 18 den Versatzwert basierend auf dem Vergleich derart, dass die Differenz 0 wird, wodurch der A/D-Wandler 14 veranlasst wird, ein digitales Signal auszugeben, das gleich dem ursprünglichen Testbitmuster ist. Ohne besondere Einschränkung fungiert der Einsteller 18 als Einstellmittel in den Ansprüchen.The function of the adjuster 18 is achieved by an MPU. The adjuster 18 adjusts the offset value so that a difference between a value indicated by the test bit pattern output from the addition module 122 and a value of the digital signal output from the A/D converter 14 becomes 0. Specifically, the adjuster 18 compares a test bit pattern after adding the offset value with a value of a digital signal obtained by converting an analog test signal corresponding to the test bit pattern and output from the A/D converter 14. Then, the adjuster 18 corrects the offset value based on the comparison so that the difference becomes 0, thereby causing the A/D converter 14 to output a digital signal equal to the original test bit pattern. Without particular limitation, the adjuster 18 functions as adjusting means in the claims.

Als nächstes wird die von der Signalverarbeitungsvorrichtung 10 durchgeführte Testverarbeitung unter Bezugnahme auf 9 beschrieben. Wie in 9 gezeigt, umfasst die Testverarbeitung gemäß der vorliegenden Ausführungsform Prozesse, die ähnlich denjenigen sind, die in den Schritten S1 - S2 und S21 - S22 gemäß der Ausführungsform 2 beschrieben sind.Next, the test processing performed by the signal processing device 10 will be described with reference to 9 described. As in 9 As shown, the test processing according to the present embodiment includes processes similar to those described in steps S1 - S2 and S21 - S22 according to Embodiment 2.

Nach dem Schritt S22 bestimmt die Signalverarbeitungsvorrichtung 10, ob eine Differenz zwischen einem aktuellen Testbitmuster und einem Wert eines digitalen Signals, das von dem A/D-Wandler 14 ausgegeben wird, gleich oder größer als ein Schwellenwert ist (Schritt S31). Insbesondere bestimmt der Einsteller 18, ob eine Differenz zwischen einem Wert, der durch ein vom Additionsmodul 122 ausgegebenes Testbitmuster angezeigt wird, und einem Wert eines digitalen Signals, das durch Umwandlung eines analogen Testsignals erhalten wird, das basierend auf dem Testbitmuster erzeugt wird und von dem A/D-Wandler 14 ausgegeben wird, gleich oder größer als ein vorbestimmter Schwellenwert ist. Der Schwellenwert kann Null oder ein Wert ungleich Null sein.After step S22, the signal processing device 10 determines whether a difference between a current test bit pattern and a value of a digital signal output from the A/D converter 14 is equal to or greater than a threshold value (step S31). Specifically, the adjuster 18 determines whether a difference between a value indicated by a test bit pattern output from the addition module 122 and a value of a digital signal obtained by converting an analog test signal generated based on the test bit pattern and output from the A/D converter 14 is equal to or greater than a predetermined threshold value. The threshold value may be zero or a non-zero value.

Bei einer Feststellung, dass die Differenz nicht gleich oder größer als der Schwellenwert ist (Nein in Schritt S31), geht die Verarbeitung durch die Signalverarbeitungsvorrichtung 10 zu Schritt S5 über. Wenn andererseits festgestellt wird, dass die Differenz gleich oder größer als der Schwellenwert ist (Ja in Schritt S31), stellt die Signalverarbeitungsvorrichtung 10 den Versatzwert ein, um die Differenz zu verringern (Schritt S32). Insbesondere korrigiert der Einsteller 18 den Versatzwert durch Reduzieren einer Differenz, die erhalten wird, durch Verringern aus dem Wert des durch den A/D-Wandler 14 ausgegebenen digitalen Signals des Werts des von dem Additionsmodul 122 ausgegebenen Testbitmusters.If it is determined that the difference is not equal to or larger than the threshold value (No in step S31), the processing by the signal processing device 10 proceeds to step S5. On the other hand, if it is determined that the difference is equal to or larger than the threshold value (Yes in step S31), the signal processing device 10 adjusts the offset value to reduce the difference (step S32). Specifically, the adjuster 18 corrects the offset value by reducing a difference obtained by reducing from the value of the digital signal output by the A/D converter 14 the value of the test bit pattern output from the addition module 122.

Dann führt die Signalverarbeitungsvorrichtung 10 die Verarbeitung in und nach dem Schritt S5 der Ausführungsform 2 durch.Then, the signal processing device 10 performs the processing in and after step S5 of Embodiment 2.

Wie oben beschrieben, enthält die Signalverarbeitungsvorrichtung 10 den Einsteller 18, der den Versatzwert einstellt. Die durch den Einsteller 18 vorgenommene Einstellung des Versatzwerts bewirkt, dass der A/D-Wandler 14 ein für den Test geeignetes digitales Signal ausgibt, wodurch die Signalverarbeitungsvorrichtung 10 genau diagnostizieren kann, ob Bitwerte fest sind.As described above, the signal processing device 10 includes the adjuster 18 which adjusts the offset value. The adjustment of the offset value made by the adjuster 18 causes the A/D converter 14 to output a digital signal suitable for the test, whereby the signal processing device 10 can accurately diagnose whether bit values are fixed.

Ausführungsform 4Embodiment 4

Als nächstes wird die Ausführungsform 4 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 1 beschrieben. Komponenten, die die gleichen oder entsprechenden Konfigurationen wie diejenigen in Ausführungsform 1 aufweisen, werden mit den gleichen Bezugszeichen bezeichnet. Wie in 10 gezeigt, enthält eine Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform einen Zeitgeber 19 zum Durchführen einer regulären Testverarbeitung, die die vorliegende Ausführungsform von der Ausführungsform 1 unterscheidet.Next, Embodiment 4 will be described with a focus on differences from Embodiment 1 described above. Components having the same or corresponding configurations as those in Embodiment 1 are denoted by the same reference numerals. As in 10 As shown, a signal processing apparatus 10 according to the present embodiment includes a timer 19 for performing regular test processing, which distinguishes the present embodiment from Embodiment 1.

Um in der oben beschriebenen Ausführungsform 1 den Betriebstest des A/D-Wandlers 14 durchzuführen, wird dem A/D-Wandler ein analoges Testsignal zugeführt, das sich von dem Nicht-Testsignal, das vom Eingangsanschluss 101 der Signalverarbeitungsvorrichtung 10 eingegeben wird, unterscheidet. Somit kann die Signalverarbeitungsvorrichtung 10 ihre intrinsische Leistung nicht realisieren. Der Betriebstest muss jedoch nicht durchgeführt werden, wenn das Umschalten eines Bitwerts eines von dem A/D-Wandler 14 ausgegebenen digitalen Signals in einem Zustand erfasst werden kann, in dem das Nicht-Testsignal zugeführt wird. Ein Beispiel für das Weglassen einer regulären Testverarbeitung in einem solchen Fall wird unter Bezugnahme auf die 10 und 11 beschrieben.In Embodiment 1 described above, in order to perform the operation test of the A/D converter 14, the A/D converter is supplied with an analog test signal different from the non-test signal input from the input terminal 101 of the signal processing device 10. Thus, the signal processing device 10 cannot realize its intrinsic performance. However, the operation test does not need to be performed if the switching of a bit value of a digital signal output from the A/D converter 14 can be detected in a state where the non-test signal is supplied. An example of omitting regular test processing in such a case will be described with reference to FIG. 10 and 11 described.

Der Zeitgeber 19 enthält einen Quarzoszillator oder eine Oszillatorschaltung. Der Zeitgeber 19 gibt an das Testsignalerzeugungsmodul 121 in einem vorbestimmten Zyklus ein Trigger-Signal aus, das eine Startzeit des Tests anzeigt. Der Zyklus beträgt beispielsweise 8 Stunden, 24 Stunden oder eine Woche. Es kann jedoch auch ein anderer Zyklus verwendet werden.The timer 19 includes a quartz oscillator or an oscillator circuit. The timer 19 outputs a trigger signal indicating a start time of the test to the test signal generating module 121 at a predetermined cycle. The cycle is, for example, 8 hours, 24 hours, or one week. However, another cycle may be used.

Als nächstes wird die von der Signalverarbeitungsvorrichtung 10 durchgeführte Betriebstestverarbeitung unter Bezugnahme auf 11 beschrieben. Die Betriebstestverarbeitung kann nach dem Einschalten der Signalverarbeitungsvorrichtung 10 beginnen oder kann nach einer Anweisung durch einen Benutzer der Signalverarbeitungsvorrichtung 10 beginnen.Next, the operation test processing performed by the signal processing device 10 will be described with reference to 11 The operation test processing may start after power-on of the signal processing device 10 or may start after an instruction by a user of the signal processing device 10.

In der Betriebstestverarbeitung wählt die Signalverarbeitungsvorrichtung 10 das Nicht-Testsignal als ein in den A/D-Wandler 14 einzugebendes Signal aus (Schritt S41). Als nächstes führt die Signalverarbeitungsvorrichtung 10 einen Flag-Initialisierungsprozess durch (Schritt S42). Der Initialisierungsprozess ist äquivalent zu dem Initialisierungsprozess in Schritt S2, der in 3 von Ausführungsform 1 dargestellt ist.In the operation test processing, the signal processing device 10 selects the non-test signal as a signal to be input to the A/D converter 14 (step S41). Next, the signal processing device 10 performs a flag initialization process (step S42). The initialization process is equivalent to the initialization process in step S2 described in 3 of Embodiment 1.

Als nächstes aktualisiert die Signalverarbeitungsvorrichtung 10 das Flag gemäß einem Bitwert eines digitalen Signals, das von dem A/D-Wandler 14 ausgegeben wird, um dem Nicht-Testsignal zu entsprechen (Schritt S43). Insbesondere aktualisiert der Bestimmer 15 die Werte der beiden Latch-Arrays unter Verwendung eines Wertes des digitalen Signals, das durch Umwandlung des Nicht-Testsignals erhalten und von dem A/D-Wandler 14 ausgegeben wird. Insbesondere aktualisiert der Bestimmer 15 einen Wert des ersten Latch-Arrays unter Verwendung eines Ergebnisses einer UND-Verknüpfung zwischen einem von dem A/D-Wandler 14 ausgegebenen Wert und dem Wert des ersten Latch-Arrays und aktualisiert einen Wert des zweiten Latch-Arrays unter Verwendung eines Ergebnisses einer ODER-Verknüpfung zwischen dem von dem A/D-Wandler 14 ausgegebenen Wert und dem Wert des zweiten Latch-Arrays.Next, the signal processing device 10 updates the flag according to a bit value of a digital signal output from the A/D converter 14 to correspond to the non-test signal (step S43). Specifically, the determiner 15 updates the values of the two latch arrays using a value of the digital signal obtained by converting the non-test signal and output from the A/D converter 14. Specifically, the determiner 15 updates a value of the first latch array using a result of an AND operation between a value output from the A/D converter 14 and the value of the first latch array, and updates a value of the second latch array using a result of an OR operation between the value output from the A/D converter 14 and the value of the second latch array.

Als nächstes bestimmt die Signalverarbeitungsvorrichtung 10, ob die aktuelle Zeit die Startzeit der Testverarbeitung ist (Schritt S44). Insbesondere bestimmt der Testsignalzuführer 12, ob der Zeitgeber 19 das Trigger-Signal ausgegeben hat.Next, the signal processing device 10 determines whether the current time is the start time of the test processing (step S44). Specifically, the test signal feeder 12 determines whether the timer 19 has output the trigger signal.

Bei der Bestimmung, dass die aktuelle Zeit nicht die Startzeit der Testverarbeitung ist (Nein in Schritt S44), wiederholt die Signalverarbeitungsvorrichtung 10 die Durchführung der Prozesse in und nach Schritt S43. Somit wird das Flag unter Verwendung des digitalen Signals, das von dem A/D-Wandler 14 basierend auf dem Nicht-Testsignal ausgegeben wird, wiederholt aktualisiert. Normalerweise ändert sich der Pegel des Nicht-Testsignals von Moment zu Moment, und daher muss das Flag basierend auf einer Vielzahl der Nicht-Testsignale, die jeweils einen unterschiedlichen Pegel aufweisen, aktualisiert werden.Upon determining that the current time is not the start time of the test processing (No in step S44), the signal processing device 10 repeats the execution of the processes in and after step S43. Thus, the flag is repeatedly updated using the digital signal output from the A/D converter 14 based on the non-test signal. Normally, the level of the non-test signal changes from moment to moment, and therefore the flag needs to be updated based on a plurality of the non-test signals each having a different level.

Wenn andererseits festgestellt wird, dass die aktuelle Zeit die Startzeit der Testverarbeitung ist (Ja in Schritt S44), bestimmt die Signalverarbeitungsvorrichtung 10 für jedes zu testende Bit, ob sich ein Wert des Bits vor oder nach der Änderung des Pegels des Nicht-Testsignals unterscheidet (Schritt S45). Mit anderen Worten, die Signalverarbeitungsvorrichtung 10 bestimmt für jedes zu testende Bit, ob ein Wert des Bits sowohl 1 als auch Null wird. Insbesondere bestimmt der Bestimmer 15 durch das Bestimmen, ob der Wert des ersten Latch-Arrays „0000h“ ist und der Wert des zweiten Latch-Arrays „FFFFh“ ist, wie in 4B gezeigt, ob ein Wert jedes zu testenden Bits der Bits, die in dem vom A /D-Wandler 14 ausgegebenen digitalen Signal enthalten sind, umschaltet.On the other hand, when it is determined that the current time is the start time of the test processing (Yes in step S44), the signal processing device 10 determines for each bit to be tested whether a value of the bit is different before or after the change in the level of the non-test signal (step S45). In other words, the signal processing device 10 determines for each bit to be tested whether a value of the bit becomes both 1 and zero. Specifically, the determiner 15 determines by determining whether the value of the first latch array is "0000h" and the value of the second latch array is "FFFFh" as shown in 4B whether a value of each bit to be tested switches among the bits included in the digital signal output from the A/D converter 14.

Wenn die Bestimmung in Schritt S45 positiv ist (Ja in Schritt S45), geht die Verarbeitung durch die Signalverarbeitungsvorrichtung 10 zu Schritt S42 über, ohne dass die Testverarbeitung von Schritt S46 durchgeführt wird. Somit wird ein Betriebstest unter Verwendung des Nicht-Testsignals wiederholt durchgeführt.When the determination in step S45 is affirmative (Yes in step S45), the processing by the signal processing device 10 proceeds to step S42 without performing the test processing of step S46. Thus, an operation test is repeatedly performed using the non-test signal.

Wenn andererseits die Bestimmung in Schritt S45 negativ ist (Nein in Schritt S45), führt die Signalverarbeitungsvorrichtung 10 die Testverarbeitung durch (Schritt S46). Die Testverarbeitung ist gleich der in 3 dargestellten Verarbeitungsserie.On the other hand, if the determination in step S45 is negative (No in step S45), the signal processing device 10 performs the test processing (step S46). The test processing is the same as that in 3 processing series shown.

Als nächstes bestimmt die Signalverarbeitungsvorrichtung 10, ob ein Fehlersignal in der Testverarbeitung von Schritt S46 ausgegeben wird (Schritt S47). Bei Feststellung, dass kein Fehlersignal ausgegeben wird (Nein in Schritt S47), wiederholt die Signalverarbeitungsvorrichtung 10 die Verarbeitung in und nach Schritt S42. Bei der Bestimmung, dass ein Fehlersignal ausgegeben wird (Ja in Schritt S47), beendet die Signalverarbeitungsvorrichtung 10 die Betriebstestverarbeitung.Next, the signal processing device 10 determines whether an error signal is output in the test processing of step S46 (step S47). If it is determined that no error signal is output (No in step S47), the signal processing device 10 repeats the processing in and after step S42. If it is determined that an error signal is output (Yes in step S47), the signal processing device 10 ends the operation test processing.

Wie oben beschrieben, erzeugt der Testsignalzuführer 12 periodisch ein analoges Testsignal und liefert das analoge Testsignal an den A/D-Wandler 14. Somit wird die Testverarbeitung periodisch durchgeführt. Daher kann das Erkennen eines Fehlers in einer relativ kurzen Zeit erzielt werden, wenn der A/D-Wandler 14 ausfällt.As described above, the test signal feeder 12 periodically generates an analog test signal and supplies the analog test signal to the A/D converter 14. Thus, the test processing is periodically performed. Therefore, detection of a failure can be achieved in a relatively short time when the A/D converter 14 fails.

Ferner bestimmt der Bestimmer 15, ob Werte von Bits, die in dem digitalen Signal enthalten sind, das durch Umwandlung des Nicht-Testsignals erhalten und von dem A/D-Wandler 14 ausgegeben werden, geschaltet werden, und der Testsignalzuführer 12 lässt die Erzeugung des nächsten analogen Testsignals aus, wenn festgestellt wird, dass ein Wert des Bits auf der Grundlage des Nicht-Testsignals geschaltet wird. Eine solche Konfiguration ermöglicht das Erkennen eines Fehlers des A/D-Wandlers 14 auf der Grundlage des Nicht-Testsignals und ermöglicht das Verringern der an die Signalverarbeitungsvorrichtung 10 angelegten Last, indem die Durchführung der Testverarbeitung weggelassen wird.Further, the determiner 15 determines whether values of bits included in the digital signal obtained by converting the non-test signal and output from the A/D converter 14 are switched, and the test signal feeder 12 omits generation of the next analog test signal when it is determined that a value of the bit is switched based on the non-test signal. Such a configuration enables detection of a failure of the A/D converter 14 based on the non-test signal and enables reduction of the load applied to the signal processing device 10 by omitting execution of the test processing.

Ausführungsform 5Embodiment 5

Als nächstes wird die Ausführungsform 5 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 4 beschrieben. Komponenten, die die gleichen oder entsprechenden Konfigurationen wie diejenigen in der Ausführungsform 4 aufweisen, werden mit den gleichen Bezugszeichen bezeichnet. Da die Testverarbeitung der Ausführungsform 4 der der Ausführungsform 1 äquivalent ist, werden hinsichtlich der Testverarbeitung die gleichen Bezugszeichen wie in der Ausführungsform 1 verwendet.Next, Embodiment 5 will be described with a focus on differences from Embodiment 4 described above. Components having the same or corresponding configurations functions as those in Embodiment 4 are denoted by the same reference numerals. Since the test processing of Embodiment 4 is equivalent to that of Embodiment 1, the same reference numerals as in Embodiment 1 are used with respect to the test processing.

In der oben beschriebenen Ausführungsform 4 werden analoge Testsignale, die jeweils einen Pegel aufweisen, der dem entsprechenden Testbitmuster der Mehrzahl von Testbitmustern entspricht, in ähnlicher Reihenfolge wie in der Ausführungsform 1 erzeugt. Wenn jedoch Werte bestimmter Bits der Bits umgeschaltet werden sollen, wenn das getestete Signal in einem Zustand erfasst werden kann, in dem das Nicht-Testsignal dem A/D-Wandler 14 zugeführt wird, besteht keine Notwendigkeit, analoge Testsignale unter Verwendung von Testbitmustern zum Umschalten der Werte der bestimmten Bits zu erzeugen. Somit kann ein intensiver Test für ein oder mehrere Bits durchgeführt werden, deren Wertänderungen nicht basierend auf dem Nicht-Testsignal erfasst werden können. Eine solche Testverarbeitung wird nachstehend beschrieben.In Embodiment 4 described above, analog test signals each having a level corresponding to the corresponding test bit pattern of the plurality of test bit patterns are generated in a similar order to Embodiment 1. However, when values of certain bits of the bits are to be switched when the signal under test can be detected in a state where the non-test signal is supplied to the A/D converter 14, there is no need to generate analog test signals using test bit patterns for switching the values of the certain bits. Thus, an intensive test can be performed for one or more bits whose value changes cannot be detected based on the non-test signal. Such test processing will be described below.

Wie in 12 dargestellt, wird ein Prozess ähnlich dem Prozess in Schritt S1 der Ausführungsform 1 in der Testverarbeitung der vorliegenden Ausführungsform durchgeführt. Als nächstes bezieht sich die Signalverarbeitungsvorrichtung 10 auf das Flag (Schritt S51). Insbesondere bezieht sich das Testsignalerzeugungsmodul 121 auf Werte des ersten Latch-Arrays und des zweiten Latch-Arrays.As in 12 , a process similar to the process in step S1 of embodiment 1 is performed in the test processing of the present embodiment. Next, the signal processing device 10 refers to the flag (step S51). Specifically, the test signal generation module 121 refers to values of the first latch array and the second latch array.

Als nächstes wählt die Signalverarbeitungsvorrichtung 10 basierend auf dem Nicht-Testsignal ein erstes Testbitmuster aus, das einem Wert entspricht, der nicht von dem A/D-Wandler 14 ausgegeben wird (Schritt S52). Insbesondere extrahiert das Testsignalerzeugungsmodul 121 ein oder mehrere zu testende Testbitmuster aus der Mustertabelle 111 unter Bezugnahme auf Werte des ersten Latch-Arrays und des zweiten Latch-Arrays und wählt das erste Testbitmuster des extrahierten Testbitmusters aus.Next, based on the non-test signal, the signal processing device 10 selects a first test bit pattern corresponding to a value not output from the A/D converter 14 (step S52). Specifically, the test signal generation module 121 extracts one or more test bit patterns to be tested from the pattern table 111 by referring to values of the first latch array and the second latch array, and selects the first test bit pattern of the extracted test bit pattern.

Hier wird das Umschalten eines Wertes in Bezug auf Bits erfasst, bei denen sich der entsprechende Wert des ersten Latch-Arrays von dem Anfangswert 1 auf Null und der entsprechende Wert des zweiten Latch-Arrays von dem Anfangswert Null auf 1 ändert. Somit sind zu testende Testbitmuster Testbitmuster zum Testen des Schaltens anderer Bits als der Bits, deren Wertänderung bereits erfasst wurde. Mit anderen Worten, die zu testenden Testbitmuster werden erhalten, indem Testbitmuster zum Testen der zuvor diagnostizierten Bits aus der Mustertabelle 111 ausgeschlossen werden. Wenn beispielsweise die unteren 2 Bits unter Verwendung der Mustertabelle von 5B diagnostiziert werden, kann ein Test unter Verwendung des ersten Testbitmusters weggelassen werden. In diesem Fall extrahiert das Testsignalerzeugungsmodul 121 das zweite Bitmuster und das dritte Bitmuster. Eine solche Extraktion von Testbitmustern wird erreicht, indem Testbitmuster extrahiert werden, die bewirken, dass jedes der nicht diagnostizierten Bits einen Wert von 1 annimmt, und Testbitmuster, die bewirken, dass jedes der nicht diagnostizierten Bits einen Wert von Null annimmt. Da die diagnostizierten Bits nur einen Wert von 1 oder Null annehmen müssen, werden Testbitmuster, die Ausgaben von Werten von sowohl 1 als auch Null für die diagnostizierten Bits verursachen, nicht übernommen.Here, switching of a value is detected with respect to bits where the corresponding value of the first latch array changes from the initial value 1 to zero and the corresponding value of the second latch array changes from the initial value zero to 1. Thus, test bit patterns to be tested are test bit patterns for testing switching of bits other than the bits whose value change has already been detected. In other words, the test bit patterns to be tested are obtained by excluding test bit patterns for testing the previously diagnosed bits from the pattern table 111. For example, if the lower 2 bits are detected using the pattern table of 5B diagnosed, a test using the first test bit pattern may be omitted. In this case, the test signal generation module 121 extracts the second bit pattern and the third bit pattern. Such extraction of test bit patterns is achieved by extracting test bit patterns that cause each of the undiagnosed bits to take a value of 1 and test bit patterns that cause each of the undiagnosed bits to take a value of zero. Since the diagnosed bits only need to take a value of 1 or zero, test bit patterns that cause outputs of values of both 1 and zero for the diagnosed bits are not adopted.

Nach dem Schritt S52 führt die Signalverarbeitungsvorrichtung 10 ähnliche Schritte wie die Schritte S4 - S10 der Ausführungsform 1 aus. Das „letzte Testbitmuster“ in Schritt S6 ist das letzte Testbitmuster der in Schritt S52 extrahierten Testbitmuster. Das „nächste Testbitmuster“ in Schritt S7 ist das nächste Bitmuster bei der sequentiellen Auswahl der in Schritt S52 extrahierten Bitmuster in der Reihenfolge von dem Bitmuster mit der kleinsten Nummer.After step S52, the signal processing apparatus 10 performs similar steps to steps S4-S10 of Embodiment 1. The "last test bit pattern" in step S6 is the last test bit pattern of the test bit patterns extracted in step S52. The "next test bit pattern" in step S7 is the next bit pattern in sequentially selecting the bit patterns extracted in step S52 in order from the bit pattern with the smallest number.

Wie oben beschrieben, bestimmt der Bestimmer 15, ob Werte von Bits, die in dem von dem A/D-Wandler 14 ausgegebenen digitalen Signal enthalten sind, umschalten, basierend sowohl auf einem analogen Testsignal als auch einem Nicht-Testsignal. Weiterhin erzeugt der Testsignalzuführer 12 analoge Testsignale, nachdem Testbitmuster ausgeschlossen wurden, die aufgrund der Bestimmung durch den Bestimmer 15 basierend auf dem Nicht-Testsignal nicht verwendet werden müssen. Wenn das Nicht-Testsignal einen Wert enthält, der einem Testbitmuster der Mustertabelle entspricht, unterlässt der Testsignalzuführer die Erzeugung eines analogen Testsignals auf der Grundlage des Testbitmusters. Mit anderen Worten, unterlässt der Testsignalzuführer 12 das Zuführen eines analogen Testsignals, das einem Testbitmuster einer Vielzahl von Testbitmustern entspricht, wenn das Umschalten von Werten aller durch das Testbitmuster zu testenden Bits, auf der Grundlage von einer Bestimmung unter Verwendung eines Nicht-Testsignals, erfasst werden kann, wodurch eine Verkürzung einer Zeit zum Durchführen der Testverarbeitung ermöglicht wird.As described above, the determiner 15 determines whether values of bits included in the digital signal output from the A/D converter 14 switch based on both an analog test signal and a non-test signal. Furthermore, the test signal supplier 12 generates analog test signals after excluding test bit patterns that do not need to be used based on the determination by the determiner 15 based on the non-test signal. When the non-test signal includes a value corresponding to a test bit pattern of the pattern table, the test signal supplier refrains from generating an analog test signal based on the test bit pattern. In other words, the test signal supplier 12 refrains from supplying an analog test signal corresponding to a test bit pattern of a plurality of test bit patterns when switching of values of all bits to be tested by the test bit pattern can be detected based on a determination using a non-test signal, thereby enabling a shortening of a time for performing the test processing.

In der vorliegenden Ausführungsform wird eine Extraktion einiger der Testbitmuster aus der Mustertabelle 111 unter Bezugnahme auf ein Flag erreicht. Eine solche Extraktion bestimmter Testbitmuster aus der Mustertabelle 111 kann jedoch beispielsweise durch Aufzeichnen eines Nicht-Testsignals und Ausschließen eines Testbitmusters entsprechend dem aufgezeichneten Nicht-Testsignal erreicht werden.In the present embodiment, extraction of some of the test bit patterns from the pattern table 111 is achieved by referring to a flag. However, such extraction of certain test bit patterns from the pattern table 111 may be achieved, for example, by recording a non-test signal and excluding a test bit pattern corresponding to the recorded non-test signal.

Ausführungsform 6Embodiment 6

Als nächstes wird die Ausführungsform 6 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 1 beschrieben. Komponenten, die die gleichen oder entsprechenden Konfigurationen wie diejenigen in der Ausführungsform 1 aufweisen, werden mit den gleichen Bezugszeichen bezeichnet. Wie in 13 gezeigt, unterscheidet sich eine Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform von der Ausführungsform 1 dadurch, dass sie zwei A/D-Wandler enthält.Next, Embodiment 6 will be described with a focus on differences from Embodiment 1 described above. Components having the same or corresponding configurations as those in Embodiment 1 are denoted by the same reference numerals. As in 13 As shown, a signal processing apparatus 10 according to the present embodiment differs from Embodiment 1 in that it includes two A/D converters.

In der oben beschriebenen Ausführungsform 1 ist eine Testschaltung, die den Testsignalzuführer 12 und den Bestimmer 15 enthält, für einen A/D-Wandler angeordnet. Eine Testschaltung, die zur gemeinsamen Verwendung durch eine Vielzahl von A/D-Wandlern vorgesehen ist, kann jedoch angeordnet sein, um den Betriebstest mit einer kompakten Konfiguration effizient durchzuführen. Ein Beispiel für die Anordnung einer Testschaltung für zwei A/D-Wandler ist nachstehend beschrieben.In Embodiment 1 described above, a test circuit including the test signal feeder 12 and the determiner 15 is arranged for one A/D converter. However, a test circuit intended for common use by a plurality of A/D converters may be arranged to efficiently perform the operation test with a compact configuration. An example of the arrangement of a test circuit for two A/D converters is described below.

Die Signalverarbeitungsvorrichtung 10 umfasst einen Eingangsanschluss 103, an den ein Signal von außen eingegeben wird, einen Ausgangsanschluss 104 zum Ausgeben eines Signals nach außen und einen A/D-Wandler 142, der als A/D-Wandlereinheit dient.The signal processing device 10 includes an input terminal 103 to which a signal is input from the outside, an output terminal 104 for outputting a signal to the outside, and an A/D converter 142 serving as an A/D conversion unit.

Der Eingangsanschluss 103 ist dem Eingangsanschluss 101 äquivalent und der Ausgangsanschluss 104 ist dem Ausgangsanschluss 102 äquivalent. Somit wird ein 2-Kanal-Analogsignal in die Signalverarbeitungsvorrichtung 10 eingegeben und die Signalverarbeitungsvorrichtung 10 gibt ein 2-Kanal-Digitalsignal aus.The input terminal 103 is equivalent to the input terminal 101, and the output terminal 104 is equivalent to the output terminal 102. Thus, a 2-channel analog signal is input to the signal processing device 10, and the signal processing device 10 outputs a 2-channel digital signal.

Der Selektor 13 wählt ein in den A/D-Wandler 142 einzugebendes Signal aus einem analogen Testsignal oder einem vom Eingangsanschluss 103 eingegebenen Signal aus und führt das ausgewählte Signal dem A/D-Wandler 142 zu.The selector 13 selects a signal to be input to the A/D converter 142 from an analog test signal or a signal input from the input terminal 103 and supplies the selected signal to the A/D converter 142.

Der A/D-Wandler 142 gibt ein durch Umwandlung des Eingangssignals erhaltenes digitales Signal an den Ausgangsanschluss 104 und den Bestimmer 15 aus. Testbetriebe für jeden der A/D-Wandler 14 und 142 können separat durchgeführt werden. In einem solchen Fall wählt der Selektor 13 den A/D-Wandler 14 oder den A/D-Wandler 142 aus und liefert ein analoges Testsignal an den ausgewählten A/D-Wandler. Der Testsignalzuführer 12 soll dem A/D-Wandler 14 und dem A/D-Wandler 142 ein analoges Testsignal zuführen, indem er ein Zufuhrziel des analogen Testsignals zwischen dem A/D-Wandler 14 und dem A/D-Wandler 142 umschaltet. Somit wird der Betriebstest des A/D-Wandlers 142 zu einem Zeitpunkt ausgeführt, der sich von dem Zeitpunkt unterscheidet, zu dem der Betriebstest des A/D-Wandlers 14 ausgeführt wird. Andererseits können die Testbetriebe für jeden der A/D-Wandler 14 und 142 zur gleichen Zeit ausgeführt werden. In einem solchen Fall führt der Bestimmer 15 die beiden Tests parallel durch. Beim parallelen Durchführen der beiden Tests werden das erste Latch-Array und das zweite Latch-Array zum Diagnostizieren einer Ausgabe von dem A/D-Wandler 14 verwendet, und ein drittes Latch-Array und ein viertes Latch-Array werden zum Diagnostizieren einer Ausgabe von dem verwendet A/D-Wandler 142 verwendet.The A/D converter 142 outputs a digital signal obtained by converting the input signal to the output terminal 104 and the determiner 15. Test operations for each of the A/D converters 14 and 142 may be performed separately. In such a case, the selector 13 selects the A/D converter 14 or the A/D converter 142 and supplies an analog test signal to the selected A/D converter. The test signal feeder 12 is to supply an analog test signal to the A/D converter 14 and the A/D converter 142 by switching a supply destination of the analog test signal between the A/D converter 14 and the A/D converter 142. Thus, the operation test of the A/D converter 142 is carried out at a timing different from the timing at which the operation test of the A/D converter 14 is carried out. On the other hand, the test operations for each of the A/D converters 14 and 142 may be performed at the same time. In such a case, the determiner 15 performs the two tests in parallel. In performing the two tests in parallel, the first latch array and the second latch array are used for diagnosing an output from the A/D converter 14, and a third latch array and a fourth latch array are used for diagnose an output from the A/D converter 142.

Die Ausgabeeinrichtung 16 hat eine ähnliche Konfiguration wie die der Ausführungsform 1. Die Ausgabeeinrichtung 16 gemäß der vorliegenden Ausführungsform kann Informationen ausgeben, die angeben, welcher der A/D-Wandler 14 und 142 ausfällt.The output device 16 has a similar configuration to that of Embodiment 1. The output device 16 according to the present embodiment can output information indicating which of the A/D converters 14 and 142 fails.

Die Signalverarbeitungsvorrichtung 10 enthält die A/D-Wandler 14 und 142, wie oben beschrieben, und es wird bestimmt, ob Werte von Bits, die in einem von diesen Wandlern ausgegebenen digitalen Signal enthalten sind, festgesetzt sind. Eine solche Konfiguration ermöglicht die Erkennung eines Fehlers, unabhängig davon, welcher der beiden A/D-Wandler 14 und 142 ausfällt.The signal processing device 10 includes the A/D converters 14 and 142 as described above, and it is determined whether values of bits included in a digital signal output from these converters are fixed. Such a configuration enables detection of a failure regardless of which of the two A/D converters 14 and 142 fails.

Obwohl in der vorliegenden Ausführungsform ein Fall des Anordnens von zwei A/D-Wandlern 14 und 142 beschrieben ist, kann die Erfassung eines Fehlers auf die gleiche Weise wie in der vorliegenden Ausführungsform auch in einem Fall des Anordnens von drei oder mehr A/D-Wandlern erreicht werden.Although a case of arranging two A/D converters 14 and 142 is described in the present embodiment, detection of an error can be achieved in the same manner as in the present embodiment also in a case of arranging three or more A/D converters.

Ausführungsform 7Embodiment 7

Als nächstes wird die Ausführungsform 7 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 1 beschrieben. Komponenten, die die gleichen oder entsprechenden Konfigurationen wie diejenigen in der Ausführungsform 1 aufweisen, werden mit den gleichen Bezugszeichen bezeichnet. Eine Signalverarbeitungsvorrichtung 10 gemäß der vorliegenden Ausführungsform verwendet eine Mustertabelle 111 von 14, die die vorliegende Ausführungsform von der Ausführungsform 1 unterscheidet.Next, Embodiment 7 will be described with a focus on differences from Embodiment 1 described above. Components having the same or corresponding configurations as those in Embodiment 1 are denoted by the same reference numerals. A signal processing apparatus 10 according to the present embodiment uses a pattern table 111 of 14 which distinguishes the present embodiment from Embodiment 1.

Die obige Ausführungsform 1 beschreibt ein Beispiel des Testens, ob ein Umschalten eines Bitwertes eines von dem A/D-Wandler 14 ausgegebenen digitalen Signals auftritt, indem jedes Bit separat getestet wird, um einen Fehler zu erfassen. Ausfälle eines A/D-Wandlers beinhalten jedoch einen Fehler, bei dem sich ein Wert eines bestimmten Ausgangsbits gleichzeitig mit einer Änderung der Werte von Bits, die an das bestimmte Bit angrenzen, ändert. Somit verbessert eine Konfiguration, die die Erkennung eines solchen Fehlers ermöglicht, die Erkennungsgenauigkeit eines Ausfalls eines A/D-Wandlers weiter. Nachfolgend wird ein Beispiel zum Erfassen eines Fehlers, bei dem sich ein Wert eines Bits gleichzeitig mit einer Änderung eines Werts eines anderen Bits ändert, speziell beschrieben.The above embodiment 1 describes an example of testing whether a switching of a bit value of a digital signal output from the A/D converter 14 occurs by testing each bit separately to detect an error. However, failures of an A/D converter include an error in which a value of a certain output bits changes simultaneously with a change in the values of bits adjacent to the particular bit. Thus, a configuration that enables detection of such an error further improves the detection accuracy of a failure of an A/D converter. An example of detecting an error in which a value of one bit changes simultaneously with a change in the value of another bit is specifically described below.

Wie in 14 gezeigt, enthalten Testbitmuster, die in einer Mustertabelle 111 gemäß der vorliegenden Ausführungsform enthalten sind, jeweils ein Bit mit einem Wert, der sich von den Werten anderer Bits des entsprechenden Bitmusters unterscheidet. Beim Durchführen eines Betriebstests des A/D-Wandlers 14 unter Verwendung der Mustertabelle 111 erzeugt der Testsignalzuführer 12 analoge Testsignale, die jeweils dem entsprechenden Testbitmuster in einer Reihenfolge, in der eine Position eines Bits, der einen anderen Wert als die anderen Bits aufweist, entsprechen, nacheinander zur benachbarten Ziffer verschoben werden. Das Beispiel in 14 beschreibt einen Fall des Erzeugens von analogen Testsignalen, so dass die Ziffer eines Bits, das das einzige Bit mit dem Wert 1 im entsprechenden Bitmuster ist, vom niedrigstwertigen Bit nacheinander zur benachbarten Ziffer aufsteigt. Dann verschiebt sich die Ziffer eines Bits, das das einzige Bit ist, das im entsprechenden Bitmuster den Wert Null hat, nacheinander von dem niedrigstwertigen Bit zur benachbarten Ziffer.As in 14 , test bit patterns included in a pattern table 111 according to the present embodiment each include a bit having a value different from the values of other bits of the corresponding bit pattern. When performing an operation test of the A/D converter 14 using the pattern table 111, the test signal feeder 12 generates analog test signals each corresponding to the corresponding test bit pattern in an order in which a position of a bit having a different value from the other bits is sequentially shifted to the adjacent digit. The example in 14 describes a case of generating analog test signals such that the digit of a bit which is the only bit having the value 1 in the corresponding bit pattern rises from the least significant bit to the adjacent digit one by one. Then the digit of a bit which is the only bit having the value zero in the corresponding bit pattern shifts one by one from the least significant bit to the adjacent digit.

Als nächstes wird die von der Signalverarbeitungsvorrichtung 10 durchgeführte Testverarbeitung unter Bezugnahme auf 15 beschrieben. Die Testverarbeitung umfasst Prozesse ähnlich denen in den Schritten S1 - S8 von 3 nach der Ausführungsform. Ein in der Testverarbeitung verwendetes Flag enthält zusätzlich zu dem ersten Latch-Array und dem zweiten Latch-Array Flag-Daten, die angeben, ob ein Umschalten von Werten bestimmter Bits, die von Änderungen der Werte der anderen Bits betroffen sind, auftritt. Die Flag-Daten können in Hardware durch eine Latch-Schaltung oder als Flag-Feld in Software implementiert werden.Next, the test processing performed by the signal processing device 10 will be described with reference to 15 The test processing includes processes similar to those in steps S1 - S8 of 3 according to the embodiment. A flag used in test processing includes, in addition to the first latch array and the second latch array, flag data indicating whether switching of values of certain bits affected by changes in the values of the other bits occurs. The flag data may be implemented in hardware by a latch circuit or as a flag field in software.

In Schritt S5 aktualisiert die Signalverarbeitungsvorrichtung 10 ein Flag, das Flag-Daten enthält. Insbesondere bestimmt der Bestimmer 15 jedes Mal, wenn Schritt S5 ausgeführt wird, ob ein aus der Mustertabelle 111 ausgewähltes Testbitmuster gleich einem von dem A/D-Wandler 14 ausgegebenen digitalen Signal ist. Wenn sich diese Werte voneinander unterscheiden, aktualisiert der Bestimmer 15 die Flag-Daten, indem er als Daten, die einen Fehler anzeigen, bei dem sich ein Wert eines Bits gleichzeitig mit einer Änderung eines Werts eines anderen Bits ändert, Daten hinzufügt, die eine Position eines Bits der ausgewählten Mustertabelle 111 anzeigen, die die einzige Ziffer mit einem Wert von 1 oder Null unter dem aus der Mustertabelle 111 ausgewählten Testbitmuster ist, und einer Position eines Bits mit dem gleichen Wert wie dem der einzigen Ziffer mit einem Wert von 1 oder Null des ausgewählten Testbitmusters.In step S5, the signal processing device 10 updates a flag containing flag data. Specifically, each time step S5 is executed, the determiner 15 determines whether a test bit pattern selected from the pattern table 111 is equal to a digital signal output from the A/D converter 14. If these values are different from each other, the determiner 15 updates the flag data by adding, as data indicating an error in which a value of a bit changes simultaneously with a change in a value of another bit, data indicating a position of a bit of the selected pattern table 111 that is the only digit having a value of 1 or zero among the test bit pattern selected from the pattern table 111 and a position of a bit having the same value as that of the only digit having a value of 1 or zero of the selected test bit pattern.

Wenn die Bestimmung in Schritt S8 positiv ist (Ja in Schritt S8), bestimmt die Signalverarbeitungsvorrichtung 10, ob eine Änderung eines Werts eines Bits in Verbindung mit einer Änderung eines Werts eines anderen Bits auftritt (Schritt S71). Insbesondere bezieht sich der Bestimmer 15 auf die Flag-Daten und bestimmt, ob die Flag-Daten Daten enthalten, die einen Fehler anzeigen, bei dem sich ein Wert eines Bits zusammen mit einer Änderung eines Werts eines anderen Bits ändert.When the determination in step S8 is affirmative (Yes in step S8), the signal processing device 10 determines whether a change in a value of one bit occurs in association with a change in a value of another bit (step S71). Specifically, the determiner 15 refers to the flag data and determines whether the flag data includes data indicating an error in which a value of one bit changes along with a change in a value of another bit.

Bei der Bestimmung, dass eine Änderung eines Werts eines Bits in Verbindung mit einer Änderung eines Werts eines anderen Bits nicht auftritt (Nein in Schritt S71), geht die Verarbeitung durch die Signalverarbeitungsvorrichtung 10 zu Schritt S9 über. Wenn andererseits festgestellt wird, dass eine Änderung eines Wertes eines Bits zusammen mit einer Änderung eines Wertes eines anderen Bits auftritt (Ja in Schritt S71), gibt die Signalverarbeitungsvorrichtung 10 ein Fehlersignal aus (Schritt S10). Die in Schritt S10 nach einer positiven Bestimmung in Schritt S71 ausgegebene Information enthält Informationen in Bezug auf einen Fehler, bei dem sich ein Wert eines Bits gleichzeitig mit einer Änderung eines Werts eines anderen Bits ändert. Die auf den Fehler bezogenen Informationen können Informationen enthalten, die das Auftreten des Fehlers und eine Position eines Bits angeben, die sich zusammen mit einer Änderung eines Werts eines anderen Bits ändert.When determining that a change in a value of a bit does not occur in conjunction with a change in a value of another bit (No in step S71), the processing by the signal processing device 10 proceeds to step S9. On the other hand, when it is determined that a change in a value of a bit occurs together with a change in a value of another bit (Yes in step S71), the signal processing device 10 outputs an error signal (step S10). The information output in step S10 after an affirmative determination in step S71 includes information related to an error in which a value of a bit changes simultaneously with a change in a value of another bit. The error-related information may include information indicating the occurrence of the error and a position of a bit that changes together with a change in a value of another bit.

Wie oben beschrieben, ermöglicht die Signalverarbeitungsvorrichtung 10 die Erfassung eines Fehlers, bei dem sich ein Wert eines bestimmten Bits von Bits, die in einem digitalen Signal, das von dem A/D-Wandler 14 ausgegeben wird, enthalten sind, zusammen mit einer Änderung eines Werts eines anderen Bits ändert, zusätzlich zu der Erkennung eines Fehlers in bestimmten Bits zu beheben. Ein solcher Fehler kann beispielsweise durch Übersprechrauschen verursacht werden.As described above, the signal processing device 10 enables detection of an error in which a value of a certain bit of bits included in a digital signal output from the A/D converter 14 changes along with a change in a value of another bit, in addition to detecting an error in certain bits. Such an error may be caused by, for example, crosstalk noise.

Beispielsweise kann ein von dem A/D-Wandler 14 ausgegebenes digitales Signal eine Fehlfunktion aufweisen, so dass ein Wert des zweitniedrigstwertigen Bits immer gleich einem Wert des niedrigstwertigen Bits wird. Wenn ein solcher Fehler auftritt, führt die Auswahl des ersten Testbitmusters, bei Verwendung der Mustertabelle 111 von 2, zu einer Ausgabe eines digitalen Signals mit einem Wert von „11 ... 11“ von dem A/D-Wandler 14 und die Auswahl des zweiten Testbitmusters, zu einer Ausgabe eines digitalen Signals mit einem Wert von „00 ... 00“ von dem A/D-Wandler 14. Somit kann die Erkennung eines Fehlers, bei dem sich ein Wert eines Bits gleichzeitig mit einer Änderung eines Werts eines anderen Bits ändert, nicht erzielt werden.For example, a digital signal output from the A/D converter 14 may have a malfunction such that a value of the second least significant bit always becomes equal to a value of the least significant bit. When such a failure occurs, selecting the first test bit pattern using the pattern table 111 of 2 , to an output of a digital signal with a value of “11 ... 11” from the A/D converter 14 and the selection of the second test bit pattern, to a Outputting a digital signal having a value of “00...00” from the A/D converter 14. Thus, detection of an error in which a value of one bit changes simultaneously with a change in a value of another bit cannot be achieved.

Andererseits ermöglicht die Verwendung der Mustertabelle 111 gemäß der vorliegenden Ausführungsform die Erfassung eines Fehlers, bei dem sich ein Wert bestimmter Bits gleichzeitig mit einer Änderung der Werte von Bits ändert, die an das bestimmte Bit angrenzen, zusätzlich zur Erfassung eines Fehlers bei welchem bestimmten Bits festgelegt sind. Dies ermöglicht eine Verbesserung der Erkennungsrate eines Fehlers, der in dem A/D-Wandler 14 auftritt.On the other hand, use of the pattern table 111 according to the present embodiment enables detection of an error in which a value of certain bits changes simultaneously with a change in the values of bits adjacent to the certain bit, in addition to detection of an error in which certain bits are fixed. This enables improvement in the detection rate of an error occurring in the A/D converter 14.

Obwohl die vorliegende Ausführungsform einen Fall des Erzeugens von analogen Testsignalen beschreibt, so dass eine Position eines Bits, das das einzige Bit ist, das einen Wert von Null oder 1 in dem entsprechenden Bitmuster aufweist, sich nacheinander zu der benachbarten Ziffer verschiebt, können analoge Testsignale beispielsweise so erzeugt werden, dass eine Position eines Bits, das das einzige Bit mit einem Wert von Null oder 1 in dem entsprechenden Bitmuster ist, nacheinander zur benachbarten Ziffer nach unten verschoben wird. Das heißt, der Testsignalzuführer 12 muss nur analoge Testsignale dem A/D-Wandler 14 zuführen, so dass sich eine Position eines Bits, das das einzige Bit mit einem Wert von 1 oder Null in dem entsprechenden Testbitmuster ist, zwischen diesen aufeinanderfolgende Bitmuster eins nach dem anderen verschiebt.Although the present embodiment describes a case of generating analog test signals so that a position of a bit that is the only bit having a value of zero or 1 in the corresponding bit pattern shifts sequentially to the adjacent digit, analog test signals may be generated, for example, so that a position of a bit that is the only bit having a value of zero or 1 in the corresponding bit pattern shifts sequentially down to the adjacent digit. That is, the test signal feeder 12 only needs to supply analog test signals to the A/D converter 14 so that a position of a bit that is the only bit having a value of 1 or zero in the corresponding test bit pattern shifts between these consecutive bit patterns one by one.

Ausführungsform 8Embodiment 8

Als nächstes wird Ausführungsform 8 mit dem Fokus auf Unterschiede zu der oben beschriebenen Ausführungsform 1 beschrieben. Die gleichen oder entsprechenden Konfigurationen wie jene in der Ausführungsform 1 werden mit den gleichen Bezugszeichen bezeichnet. Wie in 16 dargestellt, umfasst eine Signalverarbeitungsvorrichtung 30 gemäß der vorliegenden Ausführungsform einen D/A-Wandler und führt einen Betriebstest des D/A-Wandlers durch, der die vorliegende Ausführungsform von der Signalverarbeitungsvorrichtung 10 gemäß der Ausführungsform 1 unterscheidet.Next, Embodiment 8 will be described with a focus on differences from Embodiment 1 described above. The same or corresponding configurations as those in Embodiment 1 are denoted by the same reference numerals. As in 16 , a signal processing apparatus 30 according to the present embodiment includes a D/A converter and performs an operation test of the D/A converter, which distinguishes the present embodiment from the signal processing apparatus 10 according to Embodiment 1.

Die oben beschriebene Ausführungsform 1 ermöglicht die Erkennung eines Fehlers, bei dem bestimmte Werte von Bits, die in einem von einem A/D-Wandler ausgegebenen digitalen Signal enthalten sind, festgelegt sind. Andererseits kann ein D/A-Wandler einen Fehler aufweisen, bei dem Änderungen der Werte von Bits, die in einem in den D/A-Wandler eingegebenen digitalen Signal enthalten sind, einen Ausgangswert nicht beeinflussen, da ein Eingangswert auf 1 oder Null festgelegt ist und das digitale Signal nicht richtig erkannt wird. Ein Beispiel für die Erkennung eines Fehlers, bei dem der Wert des Bits, das in dem in den D/A-Wandler eingegebenen digitalen Signal enthalten ist, festgelegt ist, wird nachstehend beschrieben.Embodiment 1 described above enables detection of a fault in which certain values of bits included in a digital signal output from an A/D converter are fixed. On the other hand, a D/A converter may have a fault in which changes in the values of bits included in a digital signal input to the D/A converter do not affect an output value because an input value is fixed to 1 or zero and the digital signal is not properly detected. An example of detection of a fault in which the value of the bit included in the digital signal input to the D/A converter is fixed will be described below.

Die Signalverarbeitungsvorrichtung 30 enthält einen D/A-Wandler, der ein digitales Signal in ein analoges Signal umwandelt und das analoge Signal ausgibt, das eine Funktion zum Ausgeben eines analogen Signals nach außen, das durch Wandeln eines von außen eingegebenen digitalen Signals durch den D/A-Wandler erhalten wird, bereitstellt. Ferner führt die Signalverarbeitungsvorrichtung 30 einen Betriebstest des D/A-Wandlers durch, indem ein von dem D/A-Wandler ausgegebener Wert überwacht wird, nachdem dem D/A-Wandler ein Testsignal zugeführt wird, und somit eine Funktion zum genauen Erfassen eines Fehlers des D/A-Wandlers aufweist, wenn der D/A-Wandler ausfällt.The signal processing device 30 includes a D/A converter that converts a digital signal into an analog signal and outputs the analog signal, providing a function of outputting to the outside an analog signal obtained by converting a digital signal input from the outside by the D/A converter. Further, the signal processing device 30 performs an operation test of the D/A converter by monitoring a value output from the D/A converter after a test signal is supplied to the D/A converter, and thus has a function of accurately detecting a failure of the D/A converter when the D/A converter fails.

Die Signalverarbeitungsvorrichtung 30 umfasst einen Eingangsanschluss 301, in den ein digitales Signal von außen eingegeben wird, einen Ausgangsanschluss 302 zum Ausgeben eines analogen Signals nach außen, einen Speicher 31, der verschiedene Daten speichert, einen Testsignalzuführer 32, der ein digitales Testsignal erzeugt, das zum Testen des Betriebs des D/A-Wandlers 34 verwendet wird und das digitale Testsignal dem D/A-Wandler 34 zuführt, den D/A-Wandler 34, der als D/A-Wandler dient, einen A/D-Wandler 35, der eine A/D-Wandlung an einem von dem D/A-Wandler 34 ausgegebenen analogen Signal durchführt, einen Bestimmer 36, der bestimmt, ob der D/A-Wandler 34 ausfällt, und eine Ausgabeeinrichtung 37, die Informationen ausgibt, die einen Fehler des D/A-Wandlers 34 anzeigen. Obwohl dies die vorliegende Offenbarung nicht einschränkt, fungiert der D/A-Wandler 34 als D/A-Umwandlungsmittel in den Ansprüchen.The signal processing device 30 includes an input terminal 301 to which a digital signal is input from the outside, an output terminal 302 for outputting an analog signal to the outside, a memory 31 that stores various data, a test signal feeder 32 that generates a digital test signal used for testing the operation of the D/A converter 34 and supplies the digital test signal to the D/A converter 34, the D/A converter 34 serving as a D/A converter, an A/D converter 35 that performs A/D conversion on an analog signal output from the D/A converter 34, a determiner 36 that determines whether the D/A converter 34 fails, and an output device 37 that outputs information indicating a failure of the D/A converter 34. Although this does not limit the present disclosure, the D/A converter 34 functions as D/A converting means in the claims.

Der Eingangsanschluss 301 ist ein Anschluss zum parallelen Eingeben von Werten von Bits eines 1-Kanal-Digitalsignals. Der Eingangsanschluss 301 ist beispielsweise mit einem Sensor oder einer Vorrichtung verbunden, die ein digitales Signal ausgibt. Zum Beispiel wird ein 16-Bit digitales Signal, das eine ganze Zahl anzeigt, die in den Bereich von -32.768 bis +32.767 fällt, in den Eingangsanschluss 301 eingegeben.The input terminal 301 is a terminal for inputting values of bits of a 1-channel digital signal in parallel. The input terminal 301 is connected to, for example, a sensor or a device that outputs a digital signal. For example, a 16-bit digital signal indicating an integer falling within the range of -32,768 to +32,767 is input to the input terminal 301.

Der Ausgangsanschluss 302 ist ein Anschluss zum Ausgeben eines 1-Kanal-Analogsignals. Ein Aktuator oder eine Vorrichtung, die von der Signalverarbeitungsvorrichtung 30 ausgegebene Signale verwendet, ist mit dem Ausgangsanschluss 302 verbunden. Der Ausgangsanschluss 302 gibt beispielsweise eine Gleichspannung, die in einen Bereich von -10 V bis +10 V fällt, als ein analoges Signal aus.The output terminal 302 is a terminal for outputting a 1-channel analog signal. An actuator or a device that uses signals output from the signal processing device 30 is connected to the output terminal 302. The output terminal 302 outputs, for example, a DC voltage that can be converted into a Range from -10 V to +10 V is output as an analog signal.

Der Speicher 31 hat eine ähnliche Konfiguration wie der Speicher 11 gemäß Ausführungsform 1 und speichert eine Mustertabelle 311, die der Mustertabelle 111 gemäß Ausführungsform 1 ähnlich ist.The memory 31 has a similar configuration to the memory 11 according to Embodiment 1 and stores a pattern table 311 similar to the pattern table 111 according to Embodiment 1.

Der Testsignalzuführer 32 liest nacheinander die Testbitmuster der Mustertabelle 311 aus dem Speicher 31 und gibt die gelesenen Testbitmuster als digitale Testsignale an den Selektor 33 aus.The test signal feeder 32 successively reads the test bit patterns of the pattern table 311 from the memory 31 and outputs the read test bit patterns as digital test signals to the selector 33.

Der Selektor 33 enthält eine Schalteinrichtung. Der Selektor 33 wählt ein Signal aus, das aus einem digitalen Testsignal oder einem analogen Signal vom Eingangsanschluss 301 in den D/A-Wandler 34 eingegeben werden soll und führt das ausgewählte Signal dem D/A-Wandler 34 zu. Ein vom Selektor 33 als von einem digitalen Testsignal verschiedenes Signal ausgewähltes Signal wird geeigneterweise als Nicht-Testsignal ausgedrückt.The selector 33 includes a switching device. The selector 33 selects a signal to be input to the D/A converter 34 from a digital test signal or an analog signal from the input terminal 301, and supplies the selected signal to the D/A converter 34. A signal selected by the selector 33 as other than a digital test signal is appropriately expressed as a non-test signal.

Der D/A-Wandler 34 ist eine sogenannte D/A-Wandlerschaltung. Der D/A-Wandler 34 gibt an den Ausgangsanschluss 302 und den A/D-Wandler 35 ein analoges Signal aus, das durch Umwandeln des zugeführten digitalen Signals erhalten wird. Der A/D-Wandler 35 ist eine sogenannte A/D-Wandlerschaltung. Der A/D-Wandler 35 wandelt ein vom D/A-Wandler 34 ausgegebenes analoges Signal in ein digitales Signal um und gibt das digitale Signal an den Bestimmer 36 aus.The D/A converter 34 is a so-called D/A converter circuit. The D/A converter 34 outputs an analog signal obtained by converting the input digital signal to the output terminal 302 and the A/D converter 35. The A/D converter 35 is a so-called A/D converter circuit. The A/D converter 35 converts an analog signal output from the D/A converter 34 into a digital signal and outputs the digital signal to the determiner 36.

Der Bestimmer 36 hat die gleiche Konfiguration wie der Bestimmer 15 gemäß Ausführungsform 1, und die Ausgabeeinrichtung 37 hat die gleiche Konfiguration wie die Ausgabeeinrichtung 16 gemäß Ausführungsform 1.The determiner 36 has the same configuration as the determiner 15 according to Embodiment 1, and the output device 37 has the same configuration as the output device 16 according to Embodiment 1.

Der Bestimmer 36 enthält eine Mikroprozessoreinheit (MPU) und hat die gleiche Konfiguration wie der Bestimmer 15 gemäß Ausführungsform 1. Insbesondere bestimmt der Bestimmer 36, ob Werte von Bits, die in dem digitalen Signal enthalten sind, das durch Umwandlung des digitalen Testsignals durch den D/A-Wandler 34 und den A/D-Wandler 35 erhalten wird und vom A/D-Wandler 35 ausgegeben wird, umschalten. Genauer gesagt, um zu bestimmen, ob ein Fehler auftritt, bei dem ein Wert eines Bits festgelegt ist, bestimmt der Bestimmer 36 für jedes Bit einer Vielzahl von zu testenden Bits des digitalen Signals, ob sich ein Wert des Bits vor oder nach dem Wert des digitalen Testsignals unterscheidet. Ähnlich zu der Ausführungsform 1 aktualisiert der Bestimmer 36 einen Wert des ersten Latch-Arrays unter Verwendung eines Ergebnisses einer UND-Verknüpfung zwischen einem vom A/D-Wandler 35 ausgegebenen Wert und dem Wert des ersten Latch-Arrays und aktualisiert einen Wert des zweiten Latch-Array unter Verwendung eines Ergebnisses einer ODER-Verknüpfung zwischen dem von dem A/D-Wandler 35 ausgegebenen Wert und dem Wert des zweiten Latch-Arrays, wodurch die Erkennung des Vorhandenseins oder Nichtvorhandenseins eines Fehlers ermöglicht wird.The determiner 36 includes a microprocessor unit (MPU) and has the same configuration as the determiner 15 according to Embodiment 1. Specifically, the determiner 36 determines whether values of bits included in the digital signal obtained by converting the digital test signal by the D/A converter 34 and the A/D converter 35 and output from the A/D converter 35 switch. More specifically, in order to determine whether an error occurs in which a value of a bit is fixed, the determiner 36 determines, for each bit of a plurality of bits of the digital signal to be tested, whether a value of the bit differs before or after the value of the digital test signal. Similar to Embodiment 1, the determiner 36 updates a value of the first latch array using a result of an AND operation between a value output from the A/D converter 35 and the value of the first latch array, and updates a value of the second latch array using a result of an OR operation between the value output from the A/D converter 35 and the value of the second latch array, thereby enabling detection of the presence or absence of an error.

Die Ausgabeeinrichtung 37 hat die gleiche Konfiguration wie die Ausgabeeinrichtung 16 gemäß der Ausführungsform 1. Wenn der Bestimmer 36 feststellt, dass ein Fehler auftritt, bei dem ein Wert eines Bits festgelegt ist, gibt die Ausgabeeinrichtung 16 Informationen aus, die einen Fehler des D/A-Wandlers 34 anzeigen. Diese Informationen können Daten sein, die Einzelheiten des Fehlers anzeigen, und können als ein Leuchten der LED oder ein Warnton des Summers ausgegeben werden.The output device 37 has the same configuration as the output device 16 according to Embodiment 1. When the determiner 36 determines that an error occurs in which a value of a bit is fixed, the output device 16 outputs information indicating an error of the D/A converter 34. This information may be data indicating details of the error, and may be output as a lighting of the LED or a warning sound of the buzzer.

Die Steuerung 38 enthält eine MPU, einen ROM und einen RAM. Die Steuerung 38 steuert zentral jede Komponente der Signalverarbeitungsvorrichtung 30.The controller 38 includes an MPU, a ROM and a RAM. The controller 38 centrally controls each component of the signal processing device 30.

Wie oben beschrieben, liefert die Signalverarbeitungsvorrichtung 30 ein digitales Testsignal an den D/A-Wandler 34 und bestimmt, ob der D/A-Wandler 34 das digitale Testsignal korrekt erkennt. Insbesondere kann das Erkennen eines Fehlers des D/A-Wandlers 34 durch Überwachen eines von dem A/D-Wandler 35 ausgegebenen Wertes und durch Bestimmen, ob Werte von Bits in dem Signal, das in den D/A-Wandler 34 eingegeben und von diesem verarbeitet wird, enthalten sind, umgeschaltet werden.As described above, the signal processing device 30 supplies a digital test signal to the D/A converter 34 and determines whether the D/A converter 34 correctly detects the digital test signal. Specifically, detection of an error of the D/A converter 34 can be switched by monitoring a value output from the A/D converter 35 and determining whether values of bits are included in the signal input to and processed by the D/A converter 34.

Hier kann die Erkennung eines Fehlers des D/A-Wandlers 34 erreicht werden, wenn der A/D-Wandler 35 normal arbeitet. Wenn jedoch der A/D-Wandler 35 ausfällt, ist es schwierig, den Ausfall des A/D-Wandlers 35 von dem Ausfall des D/A-Wandlers 34 zu unterscheiden. Somit kann eine Überwachung eines vom D/A-Wandler 34 ausgegebenen und in den A/D-Wandler 35 eingegebenen analogen Signals durchgeführt werden, um zu bestimmen, ob der D/A-Wandler 34 oder der A/D-Wandler 35 ausfällt.Here, detection of a failure of the D/A converter 34 can be achieved when the A/D converter 35 operates normally. However, when the A/D converter 35 fails, it is difficult to distinguish the failure of the A/D converter 35 from the failure of the D/A converter 34. Thus, monitoring of an analog signal output from the D/A converter 34 and input to the A/D converter 35 can be performed to determine whether the D/A converter 34 or the A/D converter 35 fails.

Obwohl die Ausführungsformen 2-7 modifizierte Beispiele für die Erkennung eines Ausfalls eines A/D-Wandlers gemäß Ausführungsform 1 beschreiben, kann die Erkennung eines Ausfalls eines D/A-Wandlers gemäß der vorliegenden Ausführungsform, wie in den Ausführungsformen 2-7 beschrieben, modifiziert werden. Zum Beispiel kann in dem Fall einer Modifikation, wie sie in der Ausführungsform 3 beschrieben ist, ein Versatzwert derart korrigiert werden, dass die Differenz zwischen dem in dem Speicher 11 gespeicherten Testbitmuster und einem von dem A/D-Wandler 35 ausgegebenen Wert klein wird.Although Embodiments 2-7 describe modified examples of the detection of failure of an A/D converter according to Embodiment 1, the detection of failure of a D/A converter according to the present embodiment may be modified as described in Embodiments 2-7. For example, in the case of a modification as described in Embodiment 3, an offset value may be corrected such that the difference between the test bit pattern stored in the memory 11 and a value output from the A/D converter 35 becomes small.

Während Ausführungsformen gemäß der vorliegenden Offenbarung oben beschrieben wurden, ist die vorliegende Offenbarung nicht auf die oben beschriebenen Ausführungsformen beschränkt.While embodiments according to the present disclosure have been described above, the present disclosure is not limited to the embodiments described above.

Beispielsweise ist eine solche Konfiguration nicht einschränkend, obwohl jede der Signalverarbeitungsvorrichtungen 10 und 30 einfach ein Eingangssignal umwandelt und das umgewandelte Signal in den oben beschriebenen Ausführungsformen ausgibt. Wie in 17 gezeigt, kann die Signalverarbeitungsvorrichtung 10 beispielsweise einen Signalprozessor 191 enthalten, der eine Signalverarbeitung an einem von dem Eingangsanschluss 101 eingegebenen Signal durchführt und ein Ergebnis der Verarbeitung als ein Nicht-Testsignal an den Selektor 13 ausgibt, und einen Signalprozessor 192, der eine Signalverarbeitung an einem vom A/D-Wandler 14 ausgegebenen Signal durchführt und ein Ergebnis der Verarbeitung an den Ausgangsanschluss 102 ausgibt. Entweder der Signalprozessor 191 oder der Signalprozessor 192 können in der Signalverarbeitungsvorrichtung 10 weggelassen werden. In ähnlicher Weise kann die Signalverarbeitungsvorrichtung 30 einen Signalprozessor enthalten.For example, although each of the signal processing devices 10 and 30 simply converts an input signal and outputs the converted signal in the embodiments described above, such a configuration is not limitative. As in 17 For example, as shown, the signal processing device 10 may include a signal processor 191 that performs signal processing on a signal input from the input terminal 101 and outputs a result of the processing as a non-test signal to the selector 13, and a signal processor 192 that performs signal processing on a signal output from the A/D converter 14 and outputs a result of the processing to the output terminal 102. Either the signal processor 191 or the signal processor 192 may be omitted from the signal processing device 10. Similarly, the signal processing device 30 may include a signal processor.

Wie in 18 gezeigt, kann die Signalverarbeitungsvorrichtung 10 anstelle des Eingangsanschlusses 101 und des Ausgangsanschlusses 102 eine Signalquelle, die ein Nicht-Testsignal erzeugt, und eine Ausgabeeinrichtung 194 enthalten, der Informationen basierend auf einer Ausgabe von dem A/D-Wandler 14 ausgibt. In ähnlicher Weise kann die Signalverarbeitungsvorrichtung 30 eine Signalquelle und eine Ausgabeeinrichtung enthalten, die Informationen basierend auf einer Ausgabe von dem D/A-Wandler 34 ausgibt.As in 18 As shown, instead of the input terminal 101 and the output terminal 102, the signal processing device 10 may include a signal source that generates a non-test signal and an output device 194 that outputs information based on an output from the A/D converter 14. Similarly, the signal processing device 30 may include a signal source and an output device that outputs information based on an output from the D/A converter 34.

Obwohl oben beschriebene Ausführungsformen Fälle beschreiben, in denen die Breite der in der Mustertabelle 111 enthaltenen Testbitmuster gleich der Breite des Bits eines vom A/D-Wandler 14 ausgegebenen digitalen Signals ist, beschreiben sie auch Fälle, in denen die Breite der in der Mustertabelle 311 enthaltenen Testbitmuster gleich der Breite des Bits eines in den D/A-Wandler 34 eingegebenen digitalen Signals ist. Eine andere Konfiguration kann verwendet werden. Die Breite der in den Speichern 11 und 31 gespeicherten Testbitmuster kann gleich der Breite der zu testenden Bits eines digitalen Signals, das eingegeben oder ausgegeben wird, sein. Wenn beispielsweise die unteren 8 Bits getestet werden sollen, kann die Breite der Testbitmuster 8 Bits betragen.Although embodiments described above describe cases where the width of the test bit patterns included in the pattern table 111 is equal to the width of the bit of a digital signal output from the A/D converter 14, they also describe cases where the width of the test bit patterns included in the pattern table 311 is equal to the width of the bit of a digital signal input to the D/A converter 34. Another configuration may be used. The width of the test bit patterns stored in the memories 11 and 31 may be equal to the width of the bits to be tested of a digital signal that is input or output. For example, if the lower 8 bits are to be tested, the width of the test bit patterns may be 8 bits.

Darüber hinaus kann auch dedizierte Hardware oder ein gewöhnliches Computersystem die Funktionen der Signalverarbeitungsvorrichtungen 10 und 30 erfüllen.In addition, dedicated hardware or an ordinary computer system can also perform the functions of the signal processing devices 10 and 30.

Beispielsweise kann durch Verteilen eines von den Steuerungen 17 und 38 auszuführenden Programms durch Speichern des Programms auf einem computerlesbaren Aufzeichnungsmedium und Installieren des Programms auf einem Computer eine Vorrichtung zum Durchführen der oben beschriebenen Verarbeitung erhalten werden.For example, by distributing a program to be executed by the controllers 17 and 38, storing the program on a computer-readable recording medium and installing the program on a computer, an apparatus for performing the above-described processing can be obtained.

Darüber hinaus kann das Programm auf einem Plattengerät eines Servergeräts in einem Kommunikationsnetzwerk wie dem Internet gespeichert, beispielsweise auf einer Trägerwelle überlagert und auf einen Computer heruntergeladen werden.In addition, the program can be stored on a disk device of a server device in a communications network such as the Internet, for example, superimposed on a carrier wave and downloaded to a computer.

Weiterhin kann durch Starten und Ausführen des Programms während der Übertragung des Programms über das Kommunikationsnetzwerk auch die oben beschriebene Verarbeitung erreicht werden.Furthermore, by starting and executing the program while transmitting the program over the communication network, the processing described above can also be achieved.

Ferner kann die oben beschriebene Verarbeitung auch erreicht werden, indem bewirkt wird, dass das gesamte Programm oder ein Teil davon auf der Servervorrichtung ausgeführt wird, und das Programm ausgeführt wird, während der Computer Informationen bezüglich der Verarbeitung über das Kommunikationsnetz sendet und empfängt.Furthermore, the processing described above can also be achieved by causing all or part of the program to be executed on the server device, and executing the program while the computer sends and receives information related to the processing via the communication network.

In dem Fall, in dem die oben beschriebenen Funktionen von einem Betriebssystem (OS) implementiert werden oder durch Zusammenarbeit zwischen dem Betriebssystem und einer Anwendung implementiert werden, kann beispielsweise die Verteilung nur eines anderen Teils als das Betriebssystem zulässig sein, indem ein Teil auf einem Medium gespeichert oder auf einen Computer heruntergeladen wird.For example, in the case where the functionality described above is implemented by an operating system (OS) or is implemented through cooperation between the operating system and an application, distribution of only a portion other than the operating system by storing a portion on a medium or downloading a portion to a computer may be permitted.

Das Mittel zum Erzielen der Funktionen der Signalverarbeitungsvorrichtungen 10 und 30 ist nicht auf Software beschränkt, und dedizierte Hardware einschließlich Schaltungen kann einige oder alle der Funktionen erzielen.The means for achieving the functions of the signal processing devices 10 and 30 is not limited to software, and dedicated hardware including circuits can achieve some or all of the functions.

Das Vorstehende beschreibt einige beispielhafte Ausführungsformen zu Erläuterungszwecken. Obwohl die vorstehende Diskussion spezielle Ausführungsformen vorgestellt hat, werden Fachleute erkennen, dass Änderungen in Form und Detail vorgenommen werden können, ohne vom breiteren Geist und Umfang der Erfindung abzuweichen. Dementsprechend sind die Beschreibung und die Zeichnungen eher veranschaulichend als einschränkend zu verstehen. Diese detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinne zu verstehen, und der Umfang der Erfindung wird nur durch die beigefügten Ansprüche zusammen mit dem gesamten Bereich von Äquivalenten definiert, auf die solche Ansprüche Anspruch haben.The foregoing describes some exemplary embodiments for purposes of illustration. Although the foregoing discussion has presented specific embodiments, those skilled in the art will recognize that changes may be made in form and detail without departing from the broader spirit and scope of the invention. Accordingly, the specification and drawings are to be regarded as illustrative rather than restrictive. This detailed description, therefore, is not to be taken in a limiting sense, and the scope of the invention will be indicated only by the appended claims, together with the full range of equivalents to which such claims are entitled.

Industrielle AnwendbarkeitIndustrial applicability

Die vorliegende Offenbarung eignet sich zum Erkennen eines Ausfalls eines Wandlers.The present disclosure is suitable for detecting a failure of a converter.

BezugszeichenlisteList of reference symbols

10,3010.30: SignalverarbeitungsvorrichtungSignal processing device
11, 3111, 31: SpeicherStorage
111,311111,311: MustertabelleSample table
112112: Digitale DatenelementeDigital data elements
12,3212.32: TestsignalzuführerTest signal feeder
122122: AdditionsmodulAddition module
121121: TestsignalerzeugungsmodulTest signal generation module
13,3313.33: AuswahlmodulSelection module
14, 142, 3514, 142, 35: A/D-WandlerA/D converter
15,3615.36: BestimmerDeterminer
16,3716.37: AusgabeeinrichtungOutput device
17,3817.38: Steuerungsteering
1818: EinstellerAdjuster
1919: Timertimer
3434: D/A-WandlerD/A converter
101101: EingangsanschlussInput connector
102102: AusgangsanschlussOutput connector
103103: EingangsanschlussInput connector
104104: AusgangsanschlussOutput connector
191, 192191, 192: SignalprozessorSignal processor
193193: SignalquelleSignal source
194194: AusgabeeinrichtungOutput device
301301: EingangsanschlussInput connector
302302: AusgangsanschlussOutput connector

Claims

Signalverarbeitungsvorrichtung (10), umfassend: ein A/D-Umwandlungsmittel (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals; ein Zuführmittel (12), welches ein Speichermittel (11) zum Speichern der Vielzahl von vorbestimmten digitalen Datenelementen und ein Additionsmittel (122) zum Addieren eines Versatzwertes zu einer Vielzahl von vorbestimmten digitalen Datenelementen, die in dem Speichermittel (11) gespeichert sind, umfasst, um eine Vielzahl von Testbitmustern zu erhalten, wobei das Zuführmittel (12) dem A/D-Umwandlungsmittel (14) eine Vielzahl von analogen Testsignalen zuführt, die jeweils dem entsprechenden Testbitmuster, das von dem Additionsmittel (122) erhalten wird, entsprechen; ein Einstellmittel (18) zum Einstellen des Versatzwertes; ein Bestimmungsmittel (15) zum Bestimmen, wenn ein Pegel des analogen Testsignals, das dem A/D-Umwandlungsmittel (14) nach dem Einstellen durch das Einstellmittel (18) zugeführt wird, umschaltet, ob ein Wert eines zu testenden Bits des von dem A/D-Umwandlungsmittel (14) ausgegebenen digitalen Signals nach dem Umschalten des Pegels des analogen Testsignals umschaltet; und ein Ausgabemittel (16) zum Ausgeben eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (15), wobei das Einstellmittel (18) den Einstellwert so einstellt, dass eine Differenz zwischen dem Testbitmuster vor der Einstellung des Versatzwerts und dem von dem A/D-Umwandlungsmittel (14) ausgegebenen Digitalsignal klein wird. A signal processing device (10) comprising: an A/D conversion means (14) for converting an analog signal into a digital signal and outputting the digital signal; a supply means (12) comprising a storage means (11) for storing the plurality of predetermined digital data items and an addition means (122) for adding an offset value to a plurality of predetermined digital data items stored in the storage means (11) to obtain a plurality of test bit patterns, the supply means (12) supplying to the A/D conversion means (14) a plurality of analog test signals each corresponding to the corresponding test bit pattern obtained from the addition means (122); an adjustment means (18) for adjusting the offset value; determining means (15) for determining, when a level of the analog test signal supplied to the A/D conversion means (14) after being adjusted by the adjusting means (18), switches whether a value of a bit to be tested of the digital signal output from the A/D conversion means (14) switches after the level of the analog test signal is switched; and an output means (16) for outputting a result of the determination by the determining means (15), wherein the adjusting means (18) adjusts the adjustment value so that a difference between the test bit pattern before the adjustment of the offset value and the digital signal output from the A/D conversion means (14) becomes small.

Signalverarbeitungsvorrichtung (10) nach Anspruch 1, wobei jedes der Vielzahl von Testbitmustern ein Bit mit einem Wert enthält, der von den Werten anderer Bits des entsprechenden Testbitmusters verschieden ist, und wobei das Zuführmittel (12) dem A/D-Umwandlungsmittel (14) die Vielzahl von analogen Testsignalen, die jeweils dem entsprechenden Testbitmuster entsprechen, zuführt, so dass sich eine Position zwischen aufeinanderfolgenden Testbitmustern jeweils um eine verschiebt.Signal processing device (10) according to Claim 1 wherein each of the plurality of test bit patterns includes a bit having a value different from the values of other bits of the corresponding test bit pattern, and wherein the supplying means (12) supplies the plurality of analog test signals each corresponding to the corresponding test bit pattern to the A/D converting means (14) so that a position between successive test bit patterns shifts by one each.

Signalverarbeitungsvorrichtung (10) nach Anspruch 1 oder 2, wobei das Zuführmittel (12) das analoge Testsignal periodisch zuführt.Signal processing device (10) according to Claim 1 or 2 , wherein the supply means (12) supplies the analog test signal periodically.

Signalverarbeitungsvorrichtung (10) umfassend: ein A/D-Umwandlungsmittel (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals; Zuführmittel (12) zum Zuführen eines einem Testbitmuster entsprechenden analogen Testsignals zu dem A/D-Umwandlungsmittel (14); ein Bestimmungsmittel (15) zum Bestimmen, wenn ein Pegel des analogen Testsignals, das dem A/D-Umwandlungsmittel (14) nach dem Einstellen durch das Einstellmittel (18) zugeführt wird, umschaltet, ob ein Wert eines zu testenden Bits des von dem A/D-Umwandlungsmittel (14) ausgegebenen digitalen Signals nach dem Umschalten des Pegels des analogen Testsignals umschaltet; und ein Ausgabemittel (16) zum Ausgeben eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (15), wobei das Bestimmungsmittel (15) bestimmt, ob ein Wert des zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals erhalten und von dem A/D-Umwandlungsmittel (14) ausgegeben wird, nach Änderung eines Pegels des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem analogen Testsignal verschieden ist, und wobei das Zuführmittel (12) das analoge Testsignal periodisch zuführt und die nächste Generation des analogen Testsignals unterlässt, wenn das Bestimmungsmittel (15) auf der Grundlage des Nicht-Testsignals feststellt, dass der Wert des zu testenden Bits umschaltet.A signal processing device (10) comprising: an A/D conversion means (14) for converting an analog signal into a digital signal and outputting the digital signal; supply means (12) for supplying an analog test signal corresponding to a test bit pattern to the A/D conversion means (14); determining means (15) for determining, when a level of the analog test signal supplied to the A/D conversion means (14) after being adjusted by the adjusting means (18) switches, whether a value of a bit to be tested of the digital signal output from the A/D conversion means (14) switches after the level of the analog test signal is switched; and output means (16) for outputting a result nit of determination by the determining means (15), wherein the determining means (15) determines whether a value of the bit to be tested of a digital signal obtained by converting a non-test signal and output from the A/D converting means (14) switches upon change of a level of the non-test signal, the non-test signal being different from the analog test signal, and wherein the supplying means (12) periodically supplies the analog test signal and omits the next generation of the analog test signal when the determining means (15) determines based on the non-test signal that the value of the bit to be tested switches.

Signalverarbeitungsvorrichtung (10), umfassend: ein A/D-Umwandlungsmittel (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals; ein Zuführmittel (12) zum Zuführen eines einem Testbitmuster entsprechenden analogen Testsignals zu dem A/D-Umwandlungsmittel (14); ein Bestimmungsmittel (15) zum Bestimmen, wenn ein Pegel des analogen Testsignals, das dem A/D-Umwandlungsmittel (14) zugeführt wird, umschaltet, ob ein Wert eines zu testenden Bits des von dem A/D-Umwandlungsmittel (14) ausgegebenen digitalen Signals nach dem Umschalten des Pegels des analogen Testsignals umschaltet; und ein Ausgabemittel (16) zum Ausgeben eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (15), wobei das Bestimmungsmittel (15) bestimmt, ob ein Wert des zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals erhalten und von dem A/D-Umwandlungsmittel (14) ausgegeben wird, nach Änderung eines Pegels des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem analogen Testsignal verschieden ist, und wobei das Zuführmittel (12) die Zuführung des analogen Testsignals, das einem Testbitmuster aus einer Vielzahl von den Testbitmustern entspricht, unterlässt, wenn das Umschalten aller von dem einen Testbitmuster zu testenden Bits durch eine Bestimmung auf der Grundlage des Nicht-Testsignals bestätigt wird.A signal processing device (10) comprising: an A/D conversion means (14) for converting an analog signal into a digital signal and outputting the digital signal; a supply means (12) for supplying an analog test signal corresponding to a test bit pattern to the A/D conversion means (14); a determination means (15) for determining, when a level of the analog test signal supplied to the A/D conversion means (14) switches, whether a value of a bit to be tested of the digital signal output from the A/D conversion means (14) switches after the level of the analog test signal switches; and an output means (16) for outputting a result of the determination by the determination means (15), wherein the determination means (15) determines whether a value of the bit to be tested of a digital signal obtained by converting a non-test signal and output from the A/D conversion means (14) switches after a level of the non-test signal changes, the non-test signal being different from the analog test signal, and wherein the supply means (12) refrains from supplying the analog test signal corresponding to one test bit pattern among a plurality of the test bit patterns when switching of all the bits to be tested from the one test bit pattern is confirmed by a determination based on the non-test signal.

Signalverarbeitungsvorrichtung (10) nach einem der Ansprüche 1 bis 5, ferner umfassend: ein weiteres A/D-Umwandlungsmittel (142) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals, wobei das Zuführmittel (12) das analoge Testsignal dem A/D-Umwandlungsmittels (14) und dem anderen A/D-Umwandlungsmittels (142) zuführt, indem ein Zuführungsziel des analogen Testsignals zwischen dem A/D-Umwandlungsmittel (14) und dem anderen A/D-Umwandlungsmittel (142) umgeschaltet wird.Signal processing device (10) according to one of the Claims 1 until 5 , further comprising: another A/D conversion means (142) for converting an analog signal into a digital signal and outputting the digital signal, wherein the supply means (12) supplies the analog test signal to the A/D conversion means (14) and the other A/D conversion means (142) by switching a supply destination of the analog test signal between the A/D conversion means (14) and the other A/D conversion means (142).

Signalverarbeitungsvorrichtung (30), umfassend: ein D/A-Umwandlungsmittel (34) zum Umwandeln eines digitalen Signals in ein analoges Signal und zum Ausgeben des analogen Signals; ein A/D-Umwandlungsmittel (35) zum Umwandeln des von dem D/A-Umwandlungsmittel (34) ausgegebenen analogen Signals in ein digitales Signal; ein Zuführmittel (32), welches ein Speichermittel (11) zum Speichern der Vielzahl von vorbestimmten digitalen Datenelementen und ein Additionsmittel (122) zum Addieren eines Versatzwertes zu einer Vielzahl von vorbestimmten digitalen Datenelementen, die in dem Speichermittel (11) gespeichert sind, umfasst, um eine Vielzahl von Testbitmustern zu erhalten, wobei das Zuführmittel (32) dem D/A-Umwandlungsmittel (34) die Vielzahl von Testbitmustern, die durch das Additionsmittel (122) erhalten werden, als eine Vielzahl von digitalen Testsignalen, die jeweils einen unterschiedlichen Wert haben, zuführt; ein Einstellmittel (18) zum Einstellen des Versatzwertes ein Bestimmungsmittel (36) zum Bestimmen, ob ein Wert von jedem Bit einer Vielzahl von zu testenden Bits eines digitalen Signals umschaltet, nachdem das Zuführmittel (32) einen Wert des digitalen Testsignals umschaltet, wobei das digitale Signal nach der Einstellung durch das Einstellmittel (18) durch Umwandlung des digitalen Testsignals durch das D/A-Umwandlungsmittel (34) und das A/D-Umwandlungsmittel (35) erhalten und durch das A/D-Umwandlungsmittel (35) ausgegeben wird; und ein Ausgabemittel (37) zum Ausgeben als Testergebnis eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (36), wobei das Einstellmittel (18) den Versatzwert so einstellt, dass eine Differenz zwischen dem Testbitmuster vor der Einstellung des Versatzwertes und des von dem A/D-Umwandlungsmittel (35) ausgegebenen digitalen Signals klein wird.A signal processing device (30) comprising: a D/A conversion means (34) for converting a digital signal into an analog signal and outputting the analog signal; an A/D conversion means (35) for converting the analog signal output from the D/A conversion means (34) into a digital signal; a supply means (32) comprising a storage means (11) for storing the plurality of predetermined digital data items and an addition means (122) for adding an offset value to a plurality of predetermined digital data items stored in the storage means (11) to obtain a plurality of test bit patterns, the supply means (32) supplying the plurality of test bit patterns obtained by the addition means (122) to the D/A conversion means (34) as a plurality of digital test signals each having a different value; setting means (18) for setting the offset value determining means (36) for determining whether a value of each bit of a plurality of bits of a digital signal to be tested switches after the supplying means (32) switches a value of the digital test signal, the digital signal after the setting by the setting means (18) being obtained by converting the digital test signal by the D/A converting means (34) and the A/D converting means (35) and output by the A/D converting means (35); and outputting means (37) for outputting as a test result a result of the determination by the determining means (36), wherein the setting means (18) sets the offset value so that a difference between the test bit pattern before the setting of the offset value and the digital signal output by the A/D converting means (35) becomes small.

Signalverarbeitungsvorrichtung (30), umfassend: ein D/A-Umwandlungsmittel (34) zum Umwandeln eines digitalen Signals in ein analoges Signal und zum Ausgeben des analogen Signals; ein A/D-Umwandlungsmittel (35) zum Umwandeln des von dem D/A-Umwandlungsmittel (34) ausgegebenen analogen Signals in ein digitales Signal; ein Zuführmittel (32) zum Zuführen eines digitalen Testsignals zu dem D/A-Umwandlungsmittel (34), während ein Wert des digitalen Testsignals geändert wird; ein Bestimmungsmittel (36) zum Bestimmen, ob ein Wert von jedem Bit einer Vielzahl von zu testenden Bits eines digitalen Signals umschaltet, nachdem das Zuführmittel (32) einen Wert des digitalen Testsignals umschaltet, wobei das digitale Signal nach der Einstellung durch das Einstellmittel (18) durch Umwandlung des digitalen Testsignals durch das D/A-Umwandlungsmittel (34) und das A/D-Umwandlungsmittel (35) erhalten und durch das A/D-Umwandlungsmittel (35) ausgegeben wird; und ein Ausgabemittel (37) zum Ausgeben als Testergebnis eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (36), wobei das Bestimmungsmittel (36) bestimmt, ob ein Wert jedes Bits der Vielzahl von zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals durch das D/A-Umwandlungsmittel (34) und das A/D-Umwandlungsmittel (35) erhalten wurde, ein von dem A/D-Umwandlungsmittel (35) ausgegebenes Signal nach einer Änderung eines Wertes des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem digitalen Testsignal verschieden ist, und wobei das Zuführmittel (32) das digitale Testsignal periodisch zuführt und die nächste Generation des digitalen Testsignals unterlässt, wenn das Bestimmungsmittel (36) auf der Grundlage des Nicht-Testsignals feststellt, dass ein Wert jedes Bits der Vielzahl der zu testenden Bits umschaltet.A signal processing device (30) comprising: D/A conversion means (34) for converting a digital signal into an analog signal and outputting the analog signal; A/D conversion means (35) for converting the analog signal output from the D/A conversion means (34) into a digital signal; supplying means (32) for supplying a digital test signal to the D/A conversion means (34) while changing a value of the digital test signal; determining means (36) for determining whether a value of each bit of a plurality of bits to be tested switches bits of a digital signal after the supplying means (32) switches a value of the digital test signal, the digital signal after adjustment by the adjusting means (18) being obtained by converting the digital test signal by the D/A converting means (34) and the A/D converting means (35) and being output by the A/D converting means (35); and output means (37) for outputting as a test result a result of the determination by the determining means (36), wherein the determining means (36) determines whether a value of each bit of the plurality of bits to be tested of a digital signal obtained by converting a non-test signal by the D/A converting means (34) and the A/D converting means (35) switches a signal output from the A/D converting means (35) after a change in a value of the non-test signal, the non-test signal being different from the digital test signal, and wherein the supplying means (32) periodically supplies the digital test signal and refrains from the next generation of the digital test signal when the determining means (36) determines, based on the non-test signal, that a value of each bit of the plurality of bits to be tested switches.

Signalverarbeitungsvorrichtung (30), umfassend: ein D/A-Umwandlungsmittel (34) zum Umwandeln eines digitalen Signals in ein analoges Signal und zum Ausgeben des analogen Signals; ein A/D-Umwandlungsmittel (35) zum Umwandeln des von dem D/A-Umwandlungsmittel (34) ausgegebenen analogen Signals in ein digitales Signal; ein Zuführmittel (32) zum Zuführen eines Testbitmusters als ein digitales Testsignal zu dem D/A-Umwandlungsmittel (34), während ein Wert des digitalen Testsignals geändert wird; ein Bestimmungsmittel (36) zum Bestimmen, ob ein Wert von jedem Bit einer Vielzahl von zu testenden Bits eines digitalen Signals umschaltet, nachdem das Zuführungsmittel (32) einen Wert des digitalen Testsignals umschaltet, wobei das digitale Signal nach der Einstellung durch das Einstellmittel (18) durch Umwandlung des digitalen Testsignals durch das D/A-Umwandlungsmittel (34) und das A/D-Umwandlungsmittel (35) erhalten und durch das A/D-Umwandlungsmittel (35) ausgegeben wird; ein Ausgabemittel (37) zum Ausgeben als Testergebnis eines Ergebnisses der Bestimmung durch das Bestimmungsmittel (36), wobei das Bestimmungsmittel (36) bestimmt, ob ein Wert jedes Bits der Vielzahl von zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals durch das D/A-Umwandlungsmittel (34) und das A/D-Umwandlungsmittel (35) erhalten wurde, ein von dem A/D-Umwandlungsmittel (35) ausgegebenes Signal nach einer Änderung eines Wertes des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem digitalen Testsignal verschieden ist, und wobei das Zuführmittel (32) das Zuführen des digitalen Testsignals, das einem Testbitmuster einer Vielzahl von Testbitmustern entspricht unterlässt, wenn das Umschalten aller von dem einen Testbitmuster zu prüfenden Bits durch eine Bestimmung, die auf dem Nicht-Testsignal basiert, bestätigt wird.A signal processing device (30) comprising: a D/A conversion means (34) for converting a digital signal into an analog signal and outputting the analog signal; an A/D conversion means (35) for converting the analog signal output from the D/A conversion means (34) into a digital signal; a supply means (32) for supplying a test bit pattern as a digital test signal to the D/A conversion means (34) while changing a value of the digital test signal; determining means (36) for determining whether a value of each bit of a plurality of bits of a digital signal to be tested switches after the supplying means (32) switches a value of the digital test signal, the digital signal after adjustment by the adjusting means (18) being obtained by converting the digital test signal by the D/A converting means (34) and the A/D converting means (35) and being output by the A/D converting means (35); output means (37) for outputting as a test result a result of the determination by the determination means (36), wherein the determination means (36) determines whether a value of each bit of the plurality of bits to be tested of a digital signal obtained by converting a non-test signal by the D/A conversion means (34) and the A/D conversion means (35) switches a signal output from the A/D conversion means (35) after a change in a value of the non-test signal, the non-test signal being different from the digital test signal, and wherein the supply means (32) refrains from supplying the digital test signal corresponding to one test bit pattern of a plurality of test bit patterns when the switching of all bits to be tested from the one test bit pattern is confirmed by a determination based on the non-test signal.

Betriebstestverfahren zum Testen des Betriebs von A/D-Umwandlungsmitteln (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals, wobei das Verfahren umfasst: (i) einen Zuführungsschritt des Erhaltens einer Vielzahl von Testbitmustern durch Addieren eines Versatzwertes zu einer Vielzahl von vorbestimmten digitalen Datenelementen; und (ii) Zuführen an das A/D-Umwandlungsmittel einer Vielzahl von analogen Testsignalen, die jeweils dem entsprechenden Testbitmuster entsprechen und einen unterschiedlichen Pegel haben; einen Einstellschritt zum Einstellen des Versatzwertes; und einen Bestimmungsschritt zum Bestimmen, ob ein Wert jedes Bits einer Vielzahl von zu testenden Bits eines digitalen Signals nach einer Änderung des Pegels des analogen Testsignals umschaltet, wobei das digitale Signal nach der Einstellung im Einstellschritt durch Umwandlung des analogen Testsignals erhalten und von dem A/D-Umwandlungsmittel (14) ausgegeben wird, wobei der Einstellschritt das Einstellen des Versatzwertes umfasst, so dass eine Differenz zwischen dem Testbitmuster vor dem Einstellen des Versatzwertes und dem von dem A/D-Umwandlungsmittel (14) ausgegebenen Digitalsignal klein wird.An operation test method for testing the operation of A/D conversion means (14) for converting an analog signal into a digital signal and outputting the digital signal, the method comprising: (i) a supplying step of obtaining a plurality of test bit patterns by adding an offset value to a plurality of predetermined digital data items; and (ii) supplying to the A/D conversion means a plurality of analog test signals each corresponding to the corresponding test bit pattern and having a different level; an adjusting step of adjusting the offset value; and a determining step of determining whether a value of each bit of a plurality of bits to be tested of a digital signal switches after a change in the level of the analog test signal, the digital signal after adjustment in the adjusting step being obtained by converting the analog test signal and output from the A/D conversion means (14), wherein the adjusting step includes adjusting the offset value so that a difference between the test bit pattern before adjusting the offset value and the digital signal output from the A/D conversion means (14) becomes small.

Betriebstestverfahren zum Testen des Betriebs von A/D-Umwandlungsmitteln (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals, wobei das Verfahren umfasst: einen Zuführungsschritt zum Zuführen eines analogen Testsignals zu dem A/D-Umwandlungsmittel (14), während ein Pegel des analogen Testsignals geändert wird; einen Bestimmungsschritt zum Bestimmen, ob ein Wert jedes Bits einer Vielzahl von zu testenden Bits eines digitalen Signals nach der Änderung des Pegels des analogen Testsignals umschaltet, wobei das digitale Signal durch Umwandlung des analogen Testsignals erhalten und durch das A/D-Umwandlungsmittel (14) ausgegeben wird, wobei der Bestimmungsschritt das Bestimmen umfasst, ob ein Wert jedes Bits der Vielzahl von zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals erhalten und durch das A/D-Umwandlungsmittel (14) ausgegeben wird, nach Änderung eines Pegels des Nicht-Testsignals umschaltet, wobei sich das Nicht-Testsignal von dem analogen Testsignal unterscheidet, und wobei der Zuführungsschritt das periodische Zuführen des analogen Testsignals und das Weglassen der nächsten Generation des analogen Testsignals umfasst, wenn im Bestimmungsschritt auf der Grundlage des Nicht-Testsignals festgestellt wird, dass ein Wert jedes Bits der Vielzahl von zu testenden Bits umschaltet.An operation test method for testing the operation of A/D converting means (14) for converting an analog signal into a digital signal and outputting the digital signal, the method comprising: a supplying step for supplying an analog test signal to the A/D converting means (14) while changing a level of the analog test signal; a determining step for determining whether a value of each bit of a plurality of bits to be tested of a digital signal switches after the level of the analog test signal changes, the digital signal obtained by converting the analog test signal and outputted by the A/D converting means (14), the determining step comprising determining whether a value of each bit of the plurality of bits to be tested of a digital signal obtained by converting a non-test signal and outputted by the A/D converting means (14) ben switches after changing a level of the non-test signal, the non-test signal being different from the analog test signal, and wherein the supplying step comprises periodically supplying the analog test signal and omitting the next generation of the analog test signal when it is determined in the determining step based on the non-test signal that a value of each bit of the plurality of bits to be tested switches.

Betriebstestverfahren zum Testen des Betriebs von A/D-Umwandlungsmitteln (14) zum Umwandeln eines analogen Signals in ein digitales Signal und zum Ausgeben des digitalen Signals, wobei das Verfahren umfasst: einen Zuführungsschritt zum Zuführen eines analogen Testsignals zu A/D-Umwandlungsmittel (14), während ein Pegel des analogen Testsignals geändert wird, wobei das analoge Testsignal einem Testbitmuster entspricht; und einen Bestimmungsschritt zum Bestimmen, ob ein Wert jedes Bits einer Vielzahl von zu testenden Bits eines digitalen Signals nach der Änderung des Pegels des analogen Testsignals umschaltet, wobei das digitale Signal durch Umwandlung des analogen Testsignals und durch Ausgabe durch das A/D-Umwandlungsmittel (14) erhalten wird, wobei der Bestimmungsschritt das Bestimmen umfasst, ob ein Wert jedes Bits der Vielzahl von zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals erhalten und von A/D-Umwandlungsmittel (14) ausgegeben wird, nach Änderung eines Pegels des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem analogen Testsignal verschieden ist, und wobei der Zuführungsschritt das Weglassen der Zuführung des analogen Testsignals umfasst, das einem Testbitmuster einer Vielzahl von Testbitmustern entspricht, wenn das Umschalten aller zu testenden Bits durch das eine Testbitmuster durch Bestimmung auf der Grundlage des Nicht-Testsignals bestätigt wird.An operation test method for testing the operation of A/D conversion means (14) for converting an analog signal into a digital signal and outputting the digital signal, the method comprising: a supplying step of supplying an analog test signal to A/D conversion means (14) while changing a level of the analog test signal, the analog test signal corresponding to a test bit pattern; and a determining step of determining whether a value of each bit of a plurality of bits to be tested of a digital signal switches after the change in the level of the analog test signal, the digital signal obtained by converting the analog test signal and outputting by the A/D converting means (14), wherein the determining step comprises determining whether a value of each bit of the plurality of bits to be tested of a digital signal obtained by converting a non-test signal and outputting from the A/D converting means (14) switches after the change in a level of the non-test signal, the non-test signal being different from the analog test signal, and wherein the supplying step comprises omitting the supply of the analog test signal corresponding to one test bit pattern of a plurality of test bit patterns when the switching of all the bits to be tested by the one test bit pattern is confirmed by determination based on the non-test signal.

Betriebstestverfahren zum Testen des Betriebs von D/A-Umwandlungsmitteln zum Umwandeln eines digitalen Signals in ein analoges Signal und zum Ausgeben des analogen Signals, wobei das Verfahren umfasst: einen Zuführschritt (i) des Erhaltens einer Vielzahl von Testbitmustern durch Addieren eines Versatzwertes zu einer Vielzahl von vorbestimmten digitalen Datenelementen und (ii) des Zuführens der Vielzahl von Testbitmustern als eine Vielzahl von digitalen Testsignalen, die jeweils einen unterschiedlichen Wert haben zu dem D/A-Umwandlungsmittel (34); einen Einstellschritt zum Einstellen des Versatzwertes; und einen Bestimmungsschritt zum Bestimmen, ob ein Wert jedes Bits einer Vielzahl von zu testenden Bits eines digitalen Signals nach einer Änderung des Wertes des digitalen Testsignals umschaltet, wobei das digitale Signal von dem A/D-Umwandlungsmittel (35) ausgegeben wird, nachdem das A/D-Umwandlungsmittel (35) ein, nach dem Einstellen in dem Einstellschritt, durch Umwandlung des digitalen Testsignals erhaltenes und von dem D/A-Umwandlungsmittel (34) ausgegebenes analoges Signal in das digitale Signal umgewandelt hat.An operation test method for testing the operation of D/A converting means for converting a digital signal into an analog signal and outputting the analog signal, the method comprising: a supplying step of (i) obtaining a plurality of test bit patterns by adding an offset value to a plurality of predetermined digital data items and (ii) supplying the plurality of test bit patterns as a plurality of digital test signals each having a different value to the D/A converting means (34); a setting step of setting the offset value; and a determining step of determining whether a value of each bit of a plurality of bits to be tested of a digital signal switches after a change in the value of the digital test signal, the digital signal being output from the A/D converting means (35) after the A/D converting means (35) converts an analog signal obtained by converting the digital test signal after the setting in the setting step and output from the D/A converting means (34) into the digital signal.

Betriebstestverfahren zum Testen des Betriebs eines D/A-Umwandlungsmittels (34) zum Umwandeln eines digitalen Signals in ein analoges Signal und zum Ausgeben des analogen Signals, wobei das Verfahren umfasst: einen Zuführungsschritt zum Zuführen eines digitalen Testsignals zu dem D/A-Umwandlungsmittel (34), während ein Wert des digitalen Testsignals geändert wird; und einen Bestimmungsschritt zum Bestimmen, ob ein Wert jedes Bits einer Vielzahl von zu testenden Bits eines digitalen Signals nach der Änderung des Wertes des digitalen Testsignals umschaltet, wobei das digitale Signal von einem A/D-Umwandlungsmittel (35) ausgegeben wird, nachdem das A/D-Umwandlungsmittel (35) ein durch Umwandlung des digitalen Testsignals erhaltenes und von dem D/A-Umwandlungsmittel (34) ausgegebenes analoges Signal in ein digitales Signal umwandelt, wobei der Bestimmungsschritt das Bestimmen umfasst, ob ein Wert jedes Bits der Vielzahl zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals durch das A/D-Umwandlungsmittel (35) und das D/A-Umwandlungsmittel (34) erhalten und durch das A/D-Umwandlungsmittel (35) ausgegeben wurde, nach Änderung eines Wertes des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem digitalen Testsignal verschieden ist, und wobei der Zuführschritt das periodische Zuführen des digitalen Testsignals und das Unterlassen der nächsten Generation des digitalen Testsignals umfasst, wenn in dem Bestimmungsschritt auf der Grundlage des Nicht-Testsignals festgestellt wird, dass ein Wert jedes Bits der Vielzahl von zu testenden Bits umschaltet.An operation test method for testing the operation of a D/A conversion means (34) for converting a digital signal into an analog signal and outputting the analog signal, the method comprising: a supply step of supplying a digital test signal to the D/A conversion means (34) while changing a value of the digital test signal; and a determining step of determining whether a value of each bit of a plurality of bits to be tested of a digital signal switches after the change in the value of the digital test signal, the digital signal being output from an A/D conversion means (35) after the A/D conversion means (35) converts an analog signal obtained by converting the digital test signal and output from the D/A conversion means (34) into a digital signal, wherein the determining step comprises determining whether a value of each bit of the plurality of bits to be tested of a digital signal obtained by converting a non-test signal by the A/D conversion means (35) and the D/A conversion means (34) and output by the A/D conversion means (35) switches after the change in a value of the non-test signal, the non-test signal being different from the digital test signal, and wherein the supplying step comprises the periodic supplying the digital test signal and omitting the next generation of the digital test signal when it is determined in the determining step based on the non-test signal that a value of each bit of the plurality of bits to be tested switches.

Betriebstestverfahren zum Testen des Betriebs eines D/A-Umwandlungsmittels (34) zum Umwandeln eines digitalen Signals in ein analoges Signal und zum Ausgeben des analogen Signals, wobei das Verfahren umfasst: einen Zuführschritt zum Zuführen eines Testbitmusters als ein digitales Testsignal zu dem D/A-Umwandlungsmittel (34), während ein Wert des digitalen Testsignals geändert wird; und einen Bestimmungsschritt zum Bestimmen, ob ein Wert jedes Bits einer Vielzahl von zu testenden Bits eines digitalen Signals nach der Änderung des Wertes des digitalen Testsignals umschaltet, wobei das digitale Signal von der A/D-Umwandlungsmittel (35) ausgegeben wird, nachdem das A/D-Umwandlungsmittel (35) ein durch Umwandlung des digitalen Testsignals erhaltenes und von dem D/A-Umwandlungsmittel (34) ausgegebenes analoges Signal in ein digitales Signal umwandelt, wobei der Bestimmungsschritt das Bestimmen umfasst, ob ein Wert jedes Bits der Vielzahl von zu testenden Bits eines digitalen Signals, das durch Umwandlung eines Nicht-Testsignals durch das D/A-Umwandlungsmittel (34) und das A/D-Umwandlungsmittel (35) erhalten wurde und das von dem A/D-Umwandlungsmittel (35) ausgegebene Signal nach Änderung eines Wertes des Nicht-Testsignals umschaltet, wobei das Nicht-Testsignal von dem digitalen Testsignal verschieden ist, und wobei der Zuführungsschritt das Unterlassen der Zuführung des digitalen Prüfsignals, das einem Prüfbitmuster einer Vielzahl von Prüfbitmustern entspricht, umfasst, wenn das Umschalten aller zu prüfenden Bits durch das eine Prüfbitmuster durch einer Bestimmung auf der Grundlage des Nichtprüfsignals bestätigt wird.An operation test method for testing the operation of a D/A conversion means (34) for converting a digital signal into an analog signal and outputting the analog signal, the method comprising: a supply step for supplying a test bit pattern as a digital test signal to the D/A conversion means (34) while changing a value of the digital test signal; and a determination step for determining whether a value of each bit of a plurality of bits to be tested bits of a digital signal after the change in the value of the digital test signal, the digital signal being output from the A/D conversion means (35) after the A/D conversion means (35) converts an analog signal obtained by converting the digital test signal and output from the D/A conversion means (34) into a digital signal, the determining step comprising determining whether a value of each bit of the plurality of bits to be tested of a digital signal obtained by converting a non-test signal by the D/A conversion means (34) and the A/D conversion means (35) and the signal output from the A/D conversion means (35) switches after a change in a value of the non-test signal, the non-test signal being different from the digital test signal, and the supplying step comprising omitting the supply of the digital test signal corresponding to a test bit pattern of a plurality of test bit patterns when the switching of all bits to be tested by the one test bit pattern is confirmed by a determination based on the non-test signal.