DE112015003603T5 - Split-Gate-Halbleitervorrichtung mit L-förmigem Gate - Google Patents
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Abstract
Es wird eine Halbleitervorrichtung, die ein Substrat, eine Dielektrikumschicht über dem Substrat, einen ersten Gate-Leiter, eine Inter-Gate-Dielektrikumstruktur und einen zweiten Gate-Leiter aufweist, offenbart. Eine Gate-Dielektrikumstruktur ist zwischen dem ersten Gate-Leiter und der Dielektrikumschicht angeordnet und kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Die Gate-Dielektrikumstruktur kann zwischen dem ersten Gate-Leiter und dem zweiten Gate-Leiter angeordnet sein und kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Der zweite Gate-Leiter ist in einer L-Form ausgebildet, sodass das zweite Gate ein relativ geringes Aspektverhältnis aufweist, das eine Reduzierung des Abstands zwischen benachbarten Gates erlaubt, während die erforderliche elektrische Isolierung zwischen den Gates und Kontakten, die anschließend ausgebildet werden können, aufrechterhalten wird.
Description
- Diese Anmeldung ist eine internationale Anmeldung der US-Patentanmeldung Nr. 14/450,727, eingereicht am 4. August 2014, die unter Bezugnahme in ihrer Gesamtheit hier einbezogen ist.
- Gebiet der Erfindung
- Diese Offenbarung betrifft generell verbesserte Halbleiterspeichervorrichtungen und Verfahren zum Herstellen derartiger Vorrichtungen.
- Stand der Technik
- Die Speicherkapazität einer Speichervorrichtung hängt von einer Anzahl von Speicherzellen ab, die in der Speichervorrichtung eingeschlossen sind, während die physische Größe der Speichervorrichtung von der Nähe der Speicherzellen zueinander abhängt. Es ist gewöhnlich wünschenswert, entweder die Speicherkapazität der Speichervorrichtung zu vergrößern, während die physische Größe der Speichervorrichtung unverändert bleibt, oder die physische Größe der Speichervorrichtung zu verringern, während die Speicherkapazität der Speichervorrichtung unverändert bleibt. Diese beiden Fälle können durch Minimieren des Abstands zwischen den Speicherzellen in einer Speichergruppierung erreicht werden, während gleichzeitig ein adäquater Abstand für elektrische Kontakte bereitgestellt wird und die erforderliche elektrische Isolierung zwischen den benachbarten Speicherzellen und den elektrischen Kontakten aufrechterhalten wird. Der Abstand zwischen benachbarten Speicherzellen wird jedoch durch das Aspektverhältnis der Gates der Speicherzellen begrenzt. Je geringer das Aspektverhältnis der benachbarten Gates, umso enger können die Gates zueinander sein.
- Was benötigt wird, sind Halbleitervorrichtungen und Verfahren zum Fertigen von diesen, die in Speicherzellen resultieren, die Gates mit relativ geringem Aspektverhältnis aufweisen, sodass der Abstand zwischen den benachbarten Zellen minimiert werden kann, während die erforderliche elektrische Isolierung zwischen den Gates und den Kontakten aufrechterhalten wird.
- KURZDARSTELLUNG
- Gemäß verschiedenen Ausführungsformen werden ein Verfahren des Fertigens einer integrierten Schaltungsvorrichtung und deren resultierende Struktur beschrieben. Gemäß einem Beispielverfahren wird eine Dielektrikumschicht auf einem Substrat ausgebildet und wird ein Gate-Stapel auf der Dielektrikumschicht ausgebildet. Der Gate-Stapel kann einen ersten Gate-Leiter und eine Gate-Dielektrikumstruktur zwischen dem ersten Gate-Leiter und der Dielektrikumschicht umfassen. Die Gate-Dielektrikumstruktur kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Die Gate-Dielektrikumstruktur kann an einer Seitenwand des Gate-Stapels ausgebildet sein, wobei die Inter-Gate-Dielektrikumstruktur zwei oder mehrere Dielektrikumfilme umfassen kann, die in einer alternierenden Weise angeordnet sind. Ein L-förmiger zweiter Gate-Leiter kann benachbart zur Inter-Gate-Dielektrikumstruktur und auf der Dielektrikumschicht ausgebildet werden.
- Es wird auch eine Halbleitervorrichtung beschrieben. Die Halbleitervorrichtung kann ein Substrat, eine Dielektrikumschicht über dem Substrat, einen ersten Gate-Leiter, eine Inter-Gate-Dielektrikumstruktur und einen zweiten Gate-Leiter umfassen. Eine Gate-Dielektrikumstruktur kann zwischen dem ersten Gate-Leiter und der Dielektrikumschicht angeordnet sein und kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Die Gate-Dielektrikumstruktur kann zwischen dem ersten Gate-Leiter und dem zweiten Gate-Leiter angeordnet sein und kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Der zweite Gate-Leiter kann in einer L-Form ausgebildet sein, sodass das zweite Gate das oben beschriebene relativ geringe Aspektverhältnis aufweist, das eine Reduzierung des Abstands zwischen benachbarten Gates erlaubt, während die erforderliche elektrische Isolierung zwischen den Gates und Kontakten, die anschließend ausgebildet werden können, aufrechterhalten wird.
- Weitere Merkmale und Vorteile der Ausführungsformen der Erfindung sowie die Struktur und Funktionsweise verschiedener Ausführungsformen der Erfindung werden unten im Detail mit Bezug auf die beiliegenden Zeichnungen beschrieben. Es wird darauf hingewiesen, dass die Erfindung nicht auf die spezifischen hier beschriebenen Ausführungsformen beschränkt ist. Derartige Ausführungsformen werden hier lediglich zum illustrativen Zweck präsentiert. Zusätzliche Ausführungsformen werden für den Fachmann auf dem/den relevanten Gebiet(en) basierend auf den hier enthaltenen Lehren verständlich sein.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
- Ausführungsformen der vorliegenden Erfindung werden nun nur beispielhaft mit Bezug auf die beiliegenden schematischen Zeichnungen beschrieben, wobei korrespondierende Bezugssymbole korrespondierende Teile bezeichnen. Ferner illustrieren die beiliegenden Zeichnungen, die hier enthalten sind und Teil der Patentschrift bilden, Ausführungsformen der vorliegenden Erfindung und ferner dienen sie, gemeinsam mit der Beschreibung, dem Zweck der Verdeutlichung der Grundprinzipien der Erfindung und dazu, es einem Fachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden.
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1 veranschaulicht einen Querschnitt einer Split-Gate-Speicherzelle gemäß verschiedenen Ausführungsformen. -
2 illustriert eine Vielzahl von herkömmlichen Split-Gate-Speicherzellen in einer Speichergruppierung gemäß verschiedenen Ausführungsformen. -
3 –9 illustrieren einen Querschnitt einer Halbleitervorrichtung an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen. -
10 illustriert eine Vielzahl von Split-Gate-Speicherzellen in einer Speichergruppierung gemäß verschiedenen Ausführungsformen. -
11 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht. - Die Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden aus der unten dargelegten detaillierten Beschreibung, wenn zusammengenommen mit den Zeichnungen, besser verständlich. In den Zeichnungen kennzeichnen gleiche Bezugszeichen generell identische, funktionell ähnliche und/oder strukturell ähnliche Elemente.
- DETAILLIERTE BESCHREIBUNG
- Diese Patentschrift offenbart eine oder mehrere Ausführungsformen, die die Merkmale dieser Erfindung inkorporieren. Die offenbarte(n) Ausführungsform(en) ist/sind für die vorliegende Erfindung lediglich beispielhaft. Der Schutzumfang der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung wird durch die hier beigefügten Patentansprüche definiert.
- Die beschriebene(n) Ausführungsform(en) und Bezugnahmen in der Patentschrift auf „eine Ausführungsform“, „ein Ausführungsbeispiel“ etc. gibt/geben an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik umfasst/umfassen, aber nicht jede Ausführungsform umfasst notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Charakteristik. Zudem beziehen sich solche Ausdrücke nicht notwendigerweise auf die gleiche Ausführungsform. Ferner versteht sich, dass, wenn in Verbindung mit einer Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik beschrieben wird, es im Rahmen des Wissens eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Charakteristik in Verbindung mit anderen Ausführungsformen herbeizuführen, ob ausdrücklich beschrieben oder nicht.
- Gemäß gewissen Ausführungsformen bleibt beim Ätzen eines Materials mindestens ein Abschnitt des Materials nach Abschluss des Ätzprozesses zurück. Beim Entfernen eines Materials wird dagegen im Entfernungsprozess das ganze oder im Wesentlichen das ganze Material entfernt.
- In den hier enthaltenen Lehren der Beschreibungen werden verschiedene Regionen eines Substrats erwähnt, worauf Vorrichtungen hergestellt werden. Es sollte verstanden werden, dass diese Regionen an beliebiger Stelle auf dem Substrat existieren können, und außerdem, dass sich die Regionen nicht gegenseitig ausschließen müssen. Das heißt, in einigen Ausführungsformen können sich Abschnitte von einer oder mehreren Regionen überlappen. Es sollte verstanden werden, dass eine beliebige Anzahl von Regionen auf dem Substrat existieren kann und Bereiche mit gewissen Arten von Vorrichtungen oder Materialien bezeichnen kann. Generell werden die Regionen verwendet, um Bereiche des Substrats, die ähnliche Vorrichtungen umfassen, zweckmäßig zu beschreiben, und sie sollen den Schutzbereich oder das Wesen der beschriebenen Ausführungsformen nicht einschränken.
- In Ausführungsformen beziehen sich die Begriffe „Ausbildung“, „ausbilden“, „aufbringen“ oder „anordnen“ hier auf den Vorgang des Auftragens einer Schicht von Material auf dem Substrat oder einer anderen Schicht von Material. Derartige Begriffe sollen alle möglichen schichtbildenden Techniken beschreiben, einschließlich, aber nicht beschränkt auf thermisches Aufwachsen, Sputtern (Zerstäuben), Aufdampfen, chemisches Dampfphasenabscheiden, epitaktisches Aufwachsen, Galvanisieren etc. Gemäß verschiedenen Ausführungsformen kann zum Beispiel Abscheidung gemäß jedem entsprechenden gut bekannten Verfahren durchgeführt werden. Zum Beispiel kann Abscheidung jeden Prozess beinhalten, bei dem Material auf einem Substrat aufwachsen gelassen wird, dieses damit beschichtet oder auf dieses transferiert wird. Einige gut bekannte Technologien umfassen unter anderem physikalische Dampfphasenabscheidung (PVD, Physical Vapor Deposition), chemische Dampfphasenabscheidung (CVD, Chemical Vapor Deposition), elektrochemische Abscheidung (ECD, Electrochemical Deposition), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), Atomlagenabscheidung (ALD, Atomic Layer Deposition), und plasmaunterstützte CVD (PECVD, Plasma-Enhanced CVD).
- In Ausführungsformen bezieht sich der Begriff „Substrat“ auf Silizium. Das Substrat kann jedoch auch ein beliebiges einer breiten Palette von Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid etc. In anderen Ausführungsformen kann das Substrat elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphirwafer.
- In Ausführungsformen kann „Maske“ jedes entsprechende Material beinhalten, das selektive Entfernung (oder Ätzung) eines unmaskierten Abschnitts eines Materials erlaubt. Gemäß einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist, wie etwa Poly(methylmethacrylat) (PMMA), Poly(dimethylglutarimid) (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid etc. beinhalten.
- Bevor derartige Ausführungsformen in mehr Detail beschrieben werden, ist es lehrreich, eine beispielhafte Speicherzelle und Umgebung zu präsentieren, worin die vorliegenden Ausführungsformen verwirklicht werden können.
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1 veranschaulicht eine Split-Gate-Speicherzelle100 . Die Speicherzelle100 ist auf einem Substrat102 , wie etwa Silizium, ausgebildet. Das Substrat102 ist üblicherweise p-Typ oder eine p-Typ-Wanne, während eine erste dotierte Source-/Drain-Region104 und eine zweite dotierte Source-/Drain-Region106 n-Typ sind. Es ist jedoch auch möglich, dass das Substrat102 n-Typ ist, während die Regionen104 und106 p-Typ sind. - Die Speicherzelle
100 umfasst zwei Gates, ein Auswahl-Gate108 , das benachbart zu einem Speicher-Gate110 ausgebildet ist. Jedes Gate kann einen Gate-Leiter beinhalten, wie etwa eine dotierte polykristalline Silizium(„Poly“)-Schicht, die durch gut bekannte Techniken, wie zum Beispiel Abscheide- und Ätztechniken, ausgebildet wird, um die Gate-Struktur zu definieren. Das Auswahl-Gate108 ist über einer Dielektrikumschicht112 angeordnet. Das Speicher-Gate110 ist über einem Dielektrikum114 angeordnet, das eine oder mehrere Dielektrikumschichten aufweist. In einem Beispiel umfasst das Dielektrikum114 eine Ladungseinfang-Silizium-Nitrid-Schicht, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen dreischichtigen Stapel zu erzeugen, der zusammen und allgemein als „Oxid/Nitrid/Oxid“ oder „ONO“ bezeichnet wird. Andere Dielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein, umfassen. Zur elektrischen Isolierung zwischen den zwei Gates ist ein Inter-Gate-Dielektrikum116 zwischen dem Auswahl-Gate108 und dem Speicher-Gate110 angeordnet. In einigen Beispielen sind das Inter-Gate-Dielektrikum116 und das Dielektrikum114 das gleiche Dielektrikum, während andere Beispiele ein Dielektrikum vor dem anderen ausbilden (z. B. können sie unterschiedliche dielektrische Eigenschaften aufweisen). Als solches muss das Inter-Gate-Dielektrikum116 nicht die gleiche Filmstruktur wie das Dielektrikum114 umfassen. Die Regionen104 und106 werden erzeugt, indem Dotierstoffe zum Beispiel unter Verwendung einer Ionenimplantationstechnik implantiert werden. Die Regionen104 und106 bilden Source oder Drain des Split-Gate-Transistors, abhängig davon, welche Potenziale an jeder angelegt werden. Bei Split-Gate-Transistoren wird, zur Zweckdienlichkeit, die Region104 üblicherweise als Drain bezeichnet, während die Region106 üblicherweise als Source bezeichnet wird, unabhängig von den relativen Vorspannungen. Es sollte verstanden werden, dass diese Beschreibung einen generellen Überblick einer üblichen Split-Gate-Architektur bereitstellen soll und dass, in der tatsächlichen Praxis, viele weitere detaillierte Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle100 auszubilden. -
2 veranschaulicht eine Querschnittsansicht eines Teilabschnitts einer Speichergruppierung einer herkömmlichen Split-Gate-Speichervorrichtung200 , die auf einem Substrat202 ausgebildet ist. Die Speichervorrichtung200 umfasst eine Vielzahl von Speicherzellen240 , die im Wesentlichen ähnlich sind. Jede Speicherzelle240 umfasst ein erstes Gate210 und ein zweites Gate208 , wobei das erste Gate210 und das zweite Gate208 voneinander und vom Substrat durch Dielektrikumstrukturen isoliert sind. Eine Vielzahl von Kontakten224 stellen elektrischen Zugang zu ersten dotierten Source-/Drain-Regionen204 und zweiten Source-/Drain-Regionen206 bereit. Die Spalten zwischen den Gates und den Kontakten sind üblicherweise mit einem isolierenden Material, wie etwa Oxid, gefüllt, um adäquate elektrische Isolierung zwischen den Gates und den Kontakten bereitzustellen. Die Fähigkeit, die Spalten mit dem isolierenden Material zu füllen, ohne Lücken im isolierenden Material, hängt stark vom Aspektverhältnis der ersten Gates210 und zweiten Gates208 ab. Zum Beispiel weisen, wie in2 gezeigt, die zweiten Gates208 ein höheres Aspektverhältnis als die ersten Gates210 auf. Das Verringern des Abstands226 zwischen zwei zweiten Gates208 in2 kann die Fähigkeit, die Spalten zwischen diesen zwei Gates und dem Kontakt mit dem isolierenden Material zu füllen, ohne Lücken im isolierenden Material zu erzeugen, beeinträchtigen. Mit anderen Worten, je geringer das Aspektverhältnis der benachbarten Gates, umso enger können die Gates zueinander sein, während korrektes Spaltfüllen ermöglicht wird. Was daher benötigt wird, sind Halbleitervorrichtungen und Verfahren zum Fertigen von diesen, die in Speicherzellen resultieren, die Gates mit relativ geringem Aspektverhältnis aufweisen, sodass der Abstand zwischen den benachbarten Zellen minimiert werden kann, während die erforderliche elektrische Isolierung zwischen den Gates und den Kontakten aufrechterhalten wird. - Das Verfahren zum Fertigen einer verbesserten Speicherzelle mit einem L-förmigen zweiten Gate-Leiter, gemäß verschiedenen Ausführungsformen, wird nun mit Bezug auf
3 –9 beschrieben, die einen Querschnitt einer Halbleitervorrichtung300 in verschiedenen Phasen während ihrer Produktion veranschaulichen. In3 ist die Halbleitervorrichtung300 mit einem Substrat302 veranschaulicht. Eine Dielektrikumschicht312 wird auf dem Substrat302 ausgebildet und beinhaltet zum Beispiel, aber nicht darauf beschränkt, eine Oxidschicht. Ein Paar von im Wesentlichen identischen Gate-Stapeln330 wird auf der Dielektrikumschicht312 ausgebildet. Jeder Gate-Stapel330 beinhaltet einen ersten Gate-Leiter310 , eine Gate-Dielektrikumstruktur314 und eine Maskierungsschicht318 . Die vorliegende Offenbarung ist auf kein besonderes Verfahren zum Produzieren der Gate-Stapel330 beschränkt. Tatsächlich umfasst der Geist und der Schutzumfang der Erfindung jedes passende Verfahren zum Ausbilden von Gate-Stapeln330 , wie es für durchschnittliche Fachleute auf dem Gebiet der Halbleiterfertigung und basierend auf dieser Offenbarung ersichtlich sein wird. - Der erste Gate-Leiter
310 kann ein geeignetes Material, wie etwa Poly, beinhalten. Die Gate-Dielektrikumstruktur314 kann über dem Substrat302 und unter dem ersten Gate-Leiter310 angeordnet sein. Gemäß verschiedenen Ausführungsformen beinhaltet die Gate-Dielektrikumstruktur314 eine oder mehrere Schichten von Dielektrikum, wie etwa ONO, wie oben beschrieben. Unabhängig von der spezifischen Zusammensetzung der Gate-Dielektrikumstruktur314 enthält diese bevorzugt mindestens eine Ladungseinfangschicht. Die Ladungseinfangschicht kann aus einem Nitrid oder siliziumreichem Nitrid ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen. Alternativ kann die Dielektrikumschicht eine Einzelschicht aus Dielektrikummaterial, wie etwa ein Oxid, Nitrid oder eine Kombination davon, beinhalten. -
3 illustriert ferner Dielektrikumstrukturen316a und316b , die auf Seitenwänden des Gate-Stapels330 ausgebildet sind. Die Dielektrikumstrukturen316a und316b können jeweils eine oder mehrere Schichten, wie etwa ONO, wie oben beschrieben, beinhalten. Alternativ können die Dielektrikumstrukturen316a und316b eine Einzelschicht aus Dielektrikummaterial, wie etwa ein Oxid, Nitrid oder eine Kombination davon, beinhalten. Wie später gezeigt wird, wird die Dielektrikumstruktur316a die Inter-Gate-Dielektrikumstruktur einer Speicherzelle bilden. Wie in3 gezeigt, ist eine Polyschicht308 über den Gate-Stapeln330 , Dielektrikumstrukturen316a und316b und der Dielektrikumschicht312 ausgebildet. Eine Oxidschicht320 wird anschließend über der Polyschicht308 angeordnet. -
4 veranschaulicht die Vorrichtung300 an einem weiteren Punkt im Produktionsprozess, wo die Oxidschicht320 selektiv geätzt werden kann, um Oxidspacer320a auf Abschnitten der Polyschicht308 benachbart zu den Dielektrikumstrukturen316a auszubilden. In5 werden Oxidspacer320a als Masken während einer Ätzung der Polyschicht308 verwendet, wobei L-förmige Polystrukturen308a benachbart zu Dielektrikumstrukturen316a und Polystruktur308b zwischen den Gate-Stapeln330 zurückgelassen werden. Wie später gezeigt wird, wird die L-förmige Polystruktur308a einen L-förmigen zweiten Gate-Leiter einer Speicherzelle bilden. An diesem Punkt im Fertigungsprozess kann das Substrat302 implantiert werden, um dotierte Regionen304 auszubilden. Oxidspacer320a werden wie in6 gezeigt unter Verwendung von zum Beispiel, aber nicht beschränkt darauf, einem Nassätzprozess entfernt. -
7 zeigt die Vorrichtung300 in einer noch weiteren Phase im Produktionsprozess, wo, nach anschließenden Maskierungs- und Ätzungsschritten (nicht gezeigt), die Polystruktur308b entfernt werden kann und das Substrat302 implantiert werden kann, um die dotierte Region306 auszubilden. In8 können die Maskierungsschichten318 und Spacer322 gemäß einer Anzahl von bekannten Verfahren auf den Wänden der ersten Gate-Leiter310 und L-förmigen zweiten Gate-Leiter308a ausgebildet werden. An diesem Punkt wird effektiv ein Paar von Speicherzellen340 ausgebildet. Gemäß verschiedenen Ausführungsformen kann ein erster Gate-Leiter310 verwendet werden, um ein Speicher-Gate herzustellen, und ein L-förmiger zweiter Gate-Leiter308a verwendet werden, um ein Auswahl-Gate einer Split-Gate-Speicherzelle herzustellen. Demgemäß wird die dotierte Region304 das Drain und wird die dotierte Region306 die Source der Split-Gate-Speicherzelle. - In
9 sind Kontakte324 ausgebildet, um elektrischen Zugang zu den dotierten Regionen304 und306 bereitzustellen.10 veranschaulicht einen breiteren Teilabschnitt der Vorrichtung300 , der vier Speicherzellen mit den L-förmigen zweiten Gates beinhaltet. Wie in10 gezeigt, ist der Abstand326 zwischen zwei L-förmigen zweiten Gates verglichen mit dem Abstand226 in2 schmaler. Mit anderen Worten, die L-förmigen zweiten Gates stellen das gewünschte geringe Aspektverhältnis bereit, wodurch erlaubt wird, dass die zweiten Gates enger zueinander sind. Dieser Ansatz erlaubt auch, die Spalten zwischen den Gates und den Kontakten mit isolierendem Material zu füllen, ohne Lücken im isolierenden Material zu erzeugen. - Es sollte verstanden werden, dass zwecks einfacher Erklärung
3 –10 eine vereinfachte Version der Vorrichtung300 veranschaulichen, mit nur zwei oder vier Speicherzellen. Ein Fachmann würde jedoch verstehen, dass die Vorrichtung300 eine große Anzahl von Speicherzellen und anderen Komponenten enthalten kann. -
11 veranschaulicht ein Verfahren1100 zum Herstellen einer Halbleitervorrichtung, wie etwa Vorrichtung300 , gemäß verschiedenen Ausführungsformen. Bei der Erörterung von11 wird auf3 –9 Bezug genommen, es sollte jedoch verstanden werden, dass das Verfahren1100 nicht auf die spezifischen Ausführungsformen beschränkt ist, die in3 –9 veranschaulicht werden, aber genereller anwendbar ist. - Wie in
11 gezeigt, beginnt das Verfahren1100 bei Schritt1102 durch Ausbilden einer Dielektrikumschicht (z. B. Dielektrikumschicht312 ) auf einem Substrat302 . Bei Schritt1104 wird der Gate-Stapel330 auf der Dielektrikumschicht312 ausgebildet. Der Gate-Stapel330 umfasst einen ersten Gate-Leiter310 und eine Gate-Dielektrikumstruktur314 . Die Gate-Dielektrikumstruktur314 kann eine oder mehrere Schichten beinhalten und bevorzugt mindestens eine Ladungseinfangschicht enthalten. Bei Schritt1106 , ein integrierter Bei Schritt1106 wird eine Inter-Gate-Dielektrikumstruktur (z. B. Dielektrikumstruktur316a oder316b ) auf einer der Seitenwände des Gate-Stapels330 ausgebildet. Die Polyschicht308 wird bei Schritt1108 ausgebildet, gefolgt von der Ausbildung der Oxidschicht320 bei Schritt1110 . Bei Schritt1112 wird ein Oxidspacer320a auf einem Abschnitt der Polyschicht308 durch selektives Ätzen der Oxidschicht320 ausgebildet. Beim nächsten Schritt1114 wird der Oxidspacer320a als Maske verwendet, um Poly308 zu ätzen, um effektiv einen L-förmigen zweiten Gate-Leiter308a auf einer Seite des Gate-Stapels330 auszubilden und den Polyabschnitt308b auf der anderen Seite des Gate-Stapels330 zurückzulassen. Zusätzlich wird bei Schritt1114 das Substrat302 implantiert, um den Drain-Übergang304 auszubilden. Der Oxidspacer320a wird bei Schritt1116 geätzt und der Polyabschnitt308b wird bei Schritt1118 geätzt, während das Substrat weiter implantiert wird, um den Source-Übergang306 auszubilden. Bei Schritt1120 werden Spacer322 auf den Wänden des ersten Gate-Leiters310 und L-förmigen zweiten Gate-Leiters308a ausgebildet. Bei Schritt1122 werden die Kontakte324 ausgebildet, um elektrischen Zugang zum Drain-Übergang304 und Source-Übergang306 bereitzustellen. - Es ist klar, dass der Teilabschnitt der detaillierten Beschreibung und nicht die Teilabschnitte der Übersicht und der Zusammenfassung zur Interpretation der Patentansprüche zu verwenden sind. Die Teilabschnitte Übersicht und Zusammenfassung können eine oder mehrere, aber nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung darlegen, wie von dem/den Erfinder(n) vorgesehen, und es ist somit nicht beabsichtigt, die vorliegende Erfindung und die angefügten Ansprüche auf irgendeine Weise zu beschränken.
- Ausführungsformen der vorliegenden Erfindung sind vorstehend mit der Hilfe von Funktionsblöcken beschrieben worden, die die Implementierung von spezifizierten Funktionen und Beziehungen von diesen illustrieren. Die Grenzen dieser Funktionsblöcke wurden hier für die Zweckmäßigkeit der Beschreibung willkürlich definiert. Es können alternative Grenzen definiert werden, solange die spezifizierten Funktionen und Beziehungen davon angemessen durchgeführt werden.
- Die oben stehende Beschreibung der spezifischen Ausführungsformen offenbart so vollständig die allgemeinen Eigenschaften der Erfindung, dass Andere durch die Verwendung des Wissens aus dem Stand der Technik diese spezifischen Ausführungsformen leicht ändern und/oder für verschiedene Anwendungen anpassen können, ohne sich von dem allgemeinen Konzept der vorliegenden Erfindung zu entfernen. Daher sind solche Anpassungen und Änderungen bestimmungsgemäß in der Bedeutung und im Umfang von Äquivalenten der offenbarten Ausführungsformen, basierend auf der hierin präsentierten Lehre und Anleitung, eingeschlossen. Es ist verständlich, dass die hierin verwendete Ausdrucksweise oder Terminologie nur zum Zwecke der Beschreibung und nicht zur Begrenzung dient, so dass die Terminologie oder Ausdrucksweise der vorliegenden Patentschrift durch den Fachmann angesichts der vorliegenden Lehren und Anleitung zu interpretieren ist. Zusätzlich sollte verstanden werden, dass keines der Beispiele oder keine der Erklärungen, die hier enthalten sind, vermitteln sollen, dass die beschriebenen Ausführungsformen eigentlich auf die Praxis reduziert wurden.
- Die Breite und der Schutzbereich der vorliegenden Erfindung sollten durch die oben beschriebenen beispielhaften Ausführungsform in keiner Weise beschränkt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihren Äquivalenten definiert werden.
Claims (14)
- Ein Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes beinhaltet: Ausbilden einer Dielektrikumschicht auf einem Substrat; Ausbilden eines Gate-Stapels, der einen ersten Gate-Leiter und eine Gate-Dielektrikumstruktur zwischen dem ersten Gate-Leiter und der Dielektrikumschicht aufweist; Ausbilden einer Inter-Gate-Dielektrikumstruktur an einer Seitenwand des Gate-Stapels; und Ausbilden eines L-förmigen zweiten Gate-Leiters benachbart zur Inter-Gate-Dielektrikumstruktur und auf der Dielektrikumschicht.
- Verfahren gemäß Anspruch 1, wobei das Ausbilden des L-förmigen zweiten Gate-Leiters Folgendes beinhaltet: Ausbilden einer polykristallinen Silizium(„Poly“)-Schicht über dem Gate-Stapel und der Inter-Gate-Dielektrikumstruktur; Ausbilden einer Oxidschicht über der Polyschicht; selektives Ätzen der Oxidschicht, um einen Oxidspacer auf einem Abschnitt der Polyschicht benachbart zur Inter-Gate-Dielektrikumstruktur auszubilden; und Ätzen der Polyschicht unter Verwendung des Oxidspacers als Maske.
- Verfahren gemäß Anspruch 2, das ferner das Entfernen des Oxidspacers beinhaltet.
- Verfahren gemäß Anspruch 1, wobei das Ausbilden der Gate-Dielektrikumstruktur das Ausbilden von zwei oder mehreren alternierenden Schichten aus Nitrid- und Oxiddielektrikumfilmen beinhaltet.
- Verfahren gemäß Anspruch 1, wobei das Ausbilden der Dielektrikumschicht das Ausbilden einer Oxidschicht beinhaltet.
- Verfahren gemäß Anspruch 1, wobei das Ausbilden der Inter-Gate-Dielektrikumstruktur das Ausbilden von zwei oder mehreren alternierenden Oxiddielektrikumfilmen beinhaltet.
- Verfahren gemäß Anspruch 1, das ferner das Ausbilden des ersten Gate-Leiters als Speicher-Gate einer Split-Gate-Speicherzelle beinhaltet.
- Verfahren gemäß Anspruch 1, das ferner das Ausbilden des L-förmigen zweiten Gate-Leiters als Auswahl-Gate einer Split-Gate-Speicherzelle beinhaltet.
- Eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Substrat; eine Dielektrikumschicht über dem Substrat; einen Gate-Stapel, der einen ersten Gate-Leiter und eine Gate-Dielektrikumstruktur zwischen dem ersten Gate-Leiter und der Dielektrikumschicht aufweist; eine Inter-Gate-Dielektrikumstruktur an einer Seitenwand des Gate-Stapels; und einen L-förmigen zweiten Gate-Leiter benachbart zur Inter-Gate-Dielektrikumstruktur und auf der Dielektrikumschicht.
- Halbleitervorrichtung gemäß Anspruch 9, wobei die Gate-Dielektrikumstruktur zwei oder mehrere alternierende Schichten aus Nitrid- und Oxiddielektrikumfilmen beinhaltet.
- Halbleitervorrichtung gemäß Anspruch 9, wobei die Dielektrikumschicht eine Oxidschicht beinhaltet.
- Halbleitervorrichtung gemäß Anspruch 9, wobei die Inter-Gate-Dielektrikumstruktur zwei oder mehrere alternierende Schichten aus Oxid- und Nitriddielektrikumfilmen beinhaltet.
- Halbleitervorrichtung gemäß Anspruch 9, wobei der erste Gate-Leiter ein Speicher-Gate einer Split-Gate-Speicherzelle beinhaltet.
- Halbleitervorrichtung gemäß Anspruch 9, wobei der L-förmige zweite Gate-Leiter ein Auswahl-Gate einer Split-Gate-Speicherzelle beinhaltet.
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