DE112014006733B4

DE112014006733B4 - Halbleitervorrichtung, Leistungsmodul, Leistungsumsetzer und Halbleitervorrichtungs-Herstellungsverfahren

Info

Publication number: DE112014006733B4
Application number: DE112014006733.4T
Authority: DE
Inventors: Yuki Mori; Takashi Ishigaki; Kumiko KONISHI; Haruka Shimizu; Mieko Matsumura; Akio Shima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2014-06-11
Filing date: 2014-06-11
Publication date: 2021-10-07
Anticipated expiration: 2034-06-12
Also published as: DE112014006733T5; WO2015189929A1

Abstract

Halbleitervorrichtung (1), die Folgendes umfasst:ein Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps mit einer ersten Hauptebene (10a) und einer zweiten Hauptebene (10b) auf der entgegengesetzten Seite der ersten Hauptebene (10a);eine Halbleiterschicht (12) des ersten Leitfähigkeitstyps, die über der ersten Hauptebene (10a) des Halbleitersubstrats (10) ausgebildet ist;einen ersten Halbleiterbereich (13), der in einer oberen Schicht der Halbleiterschicht (12) ausgebildet ist, wobei der erste Halbleiterbereich (13) einen zweiten Leitfähigkeitstyp aufweist, der vom ersten Leitfähigkeitstyp verschieden ist;einen zweiten Halbleiterbereich (14) des ersten Leitfähigkeitstyps, der in einer oberen Schicht des ersten Halbleiterbereichs (13) ausgebildet ist;einen dritten Halbleiterbereich (15) des zweiten Leitfähigkeitstyps, der in der oberen Schicht des ersten Halbleiterbereichs (13) ausgebildet ist;eine Gate-Elektrode (19), die über einer oberen Oberfläche eines Abschnitts des ersten Halbleiterbereichs (13) ausgebildet ist, der zwischen den zweiten Halbleiterbereich (14) und die Halbleiterschicht (12) eingelegt ist, wobei ein Gate-Isolationsfilm (18) dazwischen eingefügt ist;eine Source-Elektrode (21), die über dem zweiten Halbleiterbereich (14) und über dem dritten Halbleiterbereich (15) ausgebildet ist;eine Drain-Elektrode (22), die über der zweiten Hauptebene (10b) des Halbleitersubstrats (10) ausgebildet ist; undeinen vierten Halbleiterbereich (24) des ersten Leitfähigkeitstyps, der in einem Abschnitt der Halbleiterschicht (12) ausgebildet ist, der unter dem ersten Halbleiterbereich (13) liegt;wobei das Halbleitersubstrat (10), die Halbleiterschicht (12), der erste Halbleiterbereich (13), der zweite Halbleiterbereich (14), der dritte Halbleiterbereich (15) und der vierte Halbleiterbereich (24) aus Siliziumcarbid bestehen;wobei die Halbleiterschicht (12) einen ersten Halbleiterabschnitt (16) umfasst, der aus einer oberen Schicht der Halbleiterschicht benachbart zum ersten Halbleiterbereich (13) ausgebildet ist;wobei der vierte Halbleiterbereich (24) mit Elementen zum Ausbilden von Kristalldefekten dotiert ist; undwobei entweder der erste Halbleiterabschnitt (16) mit den Elementen zum Ausbilden von Kristalldefekten in einer solchen Weise dotiert ist, dass die Konzentration der Elemente zum Ausbilden von Kristalldefekten im ersten Halbleiterabschnitt (16) niedriger ist als die Konzentration der Elemente zum Ausbilden von Kristalldefekten im vierten Halbleiterbereich (24) oder der erste Halbleiterabschnitt (16) nicht mit den Elementen zum Ausbilden von Kristalldefekten dotiert ist,dadurch gekennzeichnet, dassder vierte Halbleiterbereich (24) mit einer unteren Oberfläche des ersten Halbleiterbereichs (13) in Kontakt steht.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, ein Leistungsmodul und einen Leistungsumsetzer. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleitervorrichtung, ein Leistungsmodul und einen Leistungsumsetzer jeweils mit einem Schaltelement.
Stand der Technik
Wechselrichtervorrichtungen wurden als Leistungsumsetzer für Anwendungen mit hoher Leistung verwendet, die das Umsetzen der Leistung, um Lasten mit hoher Leistung wie z. B. Motoren anzutreiben, zwischen Gleichstrom und Wechselstrom beinhalten. Die Wechselrichtervorrichtung, die als Leistungsumsetzer für solche Anwendungen mit hoher Leistung wirkt, weist ein Leistungsmodul auf, das als Wechselrichterschaltung dient. Das Leistungsmodul, das als Wechselrichterschaltung wirkt, weist mehrere Schaltelemente auf, die jeweils als Halbleitervorrichtung funktionieren.
Das Durchschlagfeld von Halbleitern mit breiter Bandlücke wie z. B. Siliziumcarbid (SiC) ist etwa 10-mal so groß wie jenes von Silizium (Si). Die Stehspannung von vertikalen Metall-Isolator-Halbleiter-Feldeffekttransistoren (MISFET), die als Schaltelemente wirken, die jeweils aus SiC bestehen, liegt umfangreich im Bereich von mehreren hundert Spannungen (V) bis mehreren Kilovolt (kV). Dies hat die Entwicklung von Leistungsumsetzern veranlasst, die für die vorstehend erwähnten Anwendungen mit hoher Leistung geeignet sind, wobei jeder Leistungsumsetzer ein Leistungsmodul aufweist, das vertikale MISFETs umfasst, die aus SiC bestehen.
Die japanische Patentanmeldung JP 2011-109018 A (Patentliteratur 1) offenbart eine Technologie hinsichtlich eines Halbleiterelements mit Halbleiterschichten, die aus Siliziumcarbid bestehen. Das in der Patentliteratur 1 beschriebene Halbleiterelement umfasst ein Substrat, das aus einem Siliziumcarbid-Halbleiter besteht, und eine Pufferschicht eines ersten Leitfähigkeitstyps, die über dem Substrat ausgebildet ist und aus dem Siliziumcarbid-Halbleiter besteht. Das in der Patentliteratur 1 beschriebene Halbleiterelement umfasst ferner eine Driftschicht des ersten Leitfähigkeitstyps, die über der Pufferschicht ausgebildet ist und aus dem Siliziumcarbid-Halbleiter besteht, und eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, die über der Driftschicht ausgebildet ist und aus Siliziumcarbid besteht. Darüber hinaus offenbart die Patentliteratur 2 ein Halbleiterbauelement mit einem Halbleiter mit breitem Bandabstand.
Die nachstehend angeführte Nicht-Patentliteratur 1 beschreibt die Verschlechterung einer Eigenschaft, die „Durchlassspannungsverschlechterung“ genannt wird, die für Halbleiterelemente mit Halbleiterschichten, die aus Siliziumcarbid bestehen, spezifisch ist.
Entgegenhaltungsliste
Patentliteratur
Patentliteratur 1: JP 2011-109018 A Patentliteratur 2: JP 2014-017326 A
Nicht-Patentliteratur
Nicht-Patentliteratur 1: K. Konishi u. a., „Stacking fault expansion from basal plane dislocations converted into threading edge dislocations in 4H-SiC epilayers under high current stress“, Journal of Applied Physics, 114, S. 014504 (2013).
Zusammenfassung der Erfindung
Technisches Problem
Das vorstehend erwähnte Leistungsmodul, das als Wechselrichterschaltung mit mehreren Schaltelementen wirkt, kann eine Last mit hoher Induktivität aufweisen, die mit dem Ausgangsanschluss des Leistungsmoduls verbunden ist. Wenn dies der Fall ist, wenn jedes der mehreren Schaltelemente vom Ein-Zustand in den Aus-Zustand umgeschaltet wird, fließt ein Strom durch die Wechselrichterschaltung in einer Richtung entgegengesetzt zu jener des Ein-Zustands-Stroms des Schaltelements. Die Wechselrichterschaltung muss folglich eine sogenannte „Freilaufdiode“ aufweisen, die parallel geschaltet ist, so dass der Durchlassstrom durch die Diode unter der Aus-Zustands-Bedingung fließt.
Unterdessen beinhaltet der vertikale MISFET eine Body-Diode zwischen seiner Source- und Drain-Elektrode, wobei die Body-Diode als Freilaufdiode wirkt und in der Lage ist, den Durchlassstrom unter der Aus-Zustands-Bedingung fließen zu lassen. Es folgt, dass das Leistungsmodul mit vertikalen MISFETs als seinen Schaltelementen keinen Bedarf hat, zusätzliche Freilaufdioden zu haben, die in einer Weise außerhalb dieser MISFETs angebracht sind.
Wenn jedoch die vertikalen MISFETs, die im Leistungsmodul enthalten sind, das als Wechselrichterschaltung wirkt, aus SiC bestehen, kann der Durchlassstrom, der durch die Body-Dioden innerhalb der vertikalen MISFETs fließt, die vorstehend erwähnte Durchlassspannungsverschlechterung erleiden, die zu einer Erhöhung des Einschaltwiderstandes der MISFETs führt. Die Durchlassspannungsverschlechterung erhöht, wenn sie stattfindet, den Leistungsverlust des Leistungsmoduls, das als Wechselrichterschaltung wirkt.
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung zu schaffen, die verhindert oder unterbindet, dass die Durchlassspannungsverschlechterung stattfindet, wenn ein Durchlassstrom durch die Body-Dioden von vertikalen MISFETs, die aus SiC bestehen, in der Halbleitervorrichtung fließt. Eine andere Aufgabe der vorliegenden Erfindung besteht darin, ein Leistungsmodul mit solchen Halbleitervorrichtungen, das in der Lage ist, den Leistungsverlust zu verringern, der der Durchlassspannungsverschlechterung zuzuschreiben ist, sowie einen Leistungsumsetzer mit einem solchen Leistungsmodul zu schaffen.
Die obigen und weitere Aufgaben und Vorteile der vorliegenden Erfindung werden beim Lesen der folgenden Beschreibung und der angehängten Zeichnungen ersichtlich.
Lösung für das Problem
Typische Ausführungsformen der vorliegenden Erfindung, die nachstehend offenbart werden, werden nachstehend kurz umrissen.
Gemäß einer typischen Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, die umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer ersten Hauptebene und einer zweiten Hauptebene auf der entgegengesetzten Seite der ersten Hauptebene; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die über der ersten Hauptebene des Halbleitersubstrats ausgebildet ist; und einen ersten Halbleiterbereich, der in einer oberen Schicht der Halbleiterschicht ausgebildet ist, wobei der erste Halbleiterbereich einen zweiten Leitfähigkeitstyp aufweist, der vom ersten Leitfähigkeitstyp verschieden ist. Die Halbleitervorrichtung umfasst auch: einen zweiten Halbleiterbereich des ersten Leitfähigkeitstyps, der in einer oberen Schicht des ersten Halbleiterbereichs ausgebildet ist; einen dritten Halbleiterbereich des zweiten Leitfähigkeitstyps, der in der oberen Schicht des ersten Halbleiterbereichs ausgebildet ist; und eine Gate-Elektrode, die über der oberen Oberfläche eines Abschnitts des ersten Halbleiterbereichs ausgebildet ist, der zwischen den zweiten Halbleiterbereich und die Halbleiterschicht eingelegt ist, wobei ein Gate-Isolationsfilm dazwischen eingefügt ist. Die Halbleitervorrichtung umfasst ferner: eine Source-Elektrode, die über dem zweiten Halbleiterbereich und über dem dritten Halbleiterbereich ausgebildet ist; eine Drain-Elektrode, die über der zweiten Hauptebene des Halbleitersubstrats ausgebildet ist; und einen vierten Halbleiterbereich des ersten Leitfähigkeitstyps, der in einem Abschnitt der Halbleiterschicht ausgebildet ist, der unter dem ersten Halbleiterbereich liegt. Das Halbleitersubstrat, die Halbleiterschicht, der erste Halbleiterbereich, der zweite Halbleiterbereich, der dritte Halbleiterbereich und der vierte Halbleiterbereich bestehen aus Siliziumcarbid. Die Halbleiterschicht umfasst einen ersten Halbleiterabschnitt, der aus einer oberen Schicht der Halbleiterschicht benachbart zum ersten Halbleiterbereich ausgebildet ist. Der vierte Halbleiterbereich ist mit inerten Elementen dotiert. Entweder ist der erste Halbleiterabschnitt mit dem inerten Elementen in einer solchen Weise dotiert, dass die Konzentration der inerten Elemente im ersten Halbleiterabschnitt niedriger ist als die Konzentration der inerten Elemente im vierten Halbleiterbereich, oder der erste Halbleiterabschnitt ist nicht mit den inerten Elementen dotiert, wobei der vierte Halbleiterbereich mit einer unteren Oberfläche des ersten Halbleiterbereichs in Kontakt steht.
Gemäß einer anderen typischen Ausführungsform der vorliegenden Erfindung wird ein Halbleitervorrichtungs-Herstellungsverfahren geschaffen, das umfasst: einen Schritt zum Ausbilden einer Halbleiterschicht eines ersten Leitfähigkeitstyps über einer ersten Hauptebene eines Halbleitersubstrats des ersten Leitfähigkeitstyps, das die erste Hauptebene und eine zweite Hauptebene auf der entgegengesetzten Seite der ersten Hauptebene aufweist; und einen Schritt zum Ausbilden eines ersten Halbleiterbereichs in einer oberen Schicht der Halbleiterschicht, wobei der erste Halbleiterbereich einen zweiten Leitfähigkeitstyp aufweist, der vom ersten Leitfähigkeitstyp verschieden ist. Das Halbleitervorrichtungs-Herstellungsverfahren umfasst auch: einen Schritt zum Ausbilden eines zweiten Halbleiterbereichs des ersten Leitfähigkeitstyps in einer oberen Schicht des ersten Halbleiterbereichs; einen Schritt zum Ausbilden eines dritten Halbleiterbereichs des zweiten Leitfähigkeitstyps in der oberen Schicht des ersten Halbleiterbereichs; und einen Schritt zum Ausbilden einer Gate-Elektrode über der oberen Oberflä- che eines Abschnitts des ersten Halbleiterbereichs, der zwischen den zweiten Halbleiterbereich und die Halbleiterschicht eingelegt ist, wo bei ein Gate-Isolationsfilm dazwischen eingefügt ist. Das Halbleitervorrichtungs-Herstellungsverfahren umfasst ferner: einen Schritt zum Ausbilden einer Source-Elektrode über dem zweiten Halbleiterbereich und über dem dritten Halbleiterbereich; und einen Schritt zum Ausbilden einer Drain-Elektrode über der zweiten Hauptebene des Halbleitersubstrats. Der Schritt zum Ausbilden des ersten Halbleiterbereichs bildet einen vierten Halbleiterbereich des ersten Leitfähigkeitstyps in einem Abschnitt der Halbleiterschicht aus, der unter dem ersten Halbleiterbereich liegt, wobei der vierte Halbleiterbereich mit inerten Elementen dotiert ist. Das Halbleitersubstrat, die Halbleiterschicht, der erste Halbleiterbereich, der zweite Halbleiterbereich, der dritte Halbleiterbereich und der vierte Halbleiterbereich bestehen aus Siliziumcarbid. Entweder wird ein erster Halbleiterabschnitt, der aus einer oberen Schicht der Halbleiterschicht benachbart zum ersten Halbleiterbereich ausgebildet ist, mit den inerten Elementen in einer solchen Weise dotiert, dass die Konzentration der inerten Elemente im ersten Halbleiterabschnitt niedriger ist als die Konzentration der inerten Elemente im vierten Halbleiterbereich, oder der erste Halbleiterabschnitt wird nicht mit den inerten Elementen dotiert, wobei der vierte Halbleiterbereich mit einer unteren Oberfläche des ersten Halbleiterbereichs in Kontakt steht.
Vorteilhafte Effekte der Erfindung
Die vorteilhaften Effekte, die durch die typischen Ausführungsformen der vorliegenden Erfindung zur Verfügung gestellt werden, werden nachstehend kurz umrissen.
Die Halbleitervorrichtung als eine typische Ausführungsform der vorliegenden Erfindung verhindert oder unterbindet, dass eine Durchlassspannungsverschlechterung stattfindet, wenn ein Durch- lassstrom durch die Body-Dioden von vertikalen MISFETs, die aus SiC bestehen, in der Halbleitervorrichtung fließt.
Figurenliste

1 ist eine Draufsicht einer Halbleitervorrichtung als erste Ausführungsform der vorliegenden Erfindung.
2 ist ein Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform.
3 ist ein Ablaufplan, der einen Teil eines Herstellungsprozesses für die Halbleitervorrichtung als erste Ausführungsform zeigt.
4 ist ein anderer Ablaufplan, der einen Teil des Herstellungsprozesses für die Halbleitervorrichtung als erste Ausführungsform zeigt.
5 ist ein Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
6 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
7 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
8 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
9 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
10 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
11 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
12 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
13 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
14 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
15 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet.
16 ist eine schematische Ansicht, die eine Struktur eines Motorsystems unter Verwendung der ersten Ausführungsform zeigt.
17 ist ein Satz von Hauptteilschnittansichten einer Halbleitervorrichtung als Vergleichsbeispiel.
18 ist ein Satz von Hauptteilschnittansichten einer Halbleitervorrichtung als zweite Ausführungsform der vorliegenden Erfindung.
19 ist ein Ablaufplan, der einen Teil eines Herstellungsprozesses für die Halbleitervorrichtung als zweite Ausführungsform zeigt.
20 ist ein Satz von Hauptteilschnittansichten der Halbleitervorrichtung als zweite Ausführungsform, die sich im Herstellungsprozess befindet.
21 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als zweite Ausführungsform, die sich im Herstellungsprozess befindet.
22 ist ein anderer Satz von Hauptteilschnittansichten der Halbleitervorrichtung als zweite Ausführungsform, die sich im Herstellungsprozess befindet.
23 ist eine schematische Ansicht, die eine Struktur eines Dreiphasen-Motorsystems als dritte Ausführungsform der vorliegenden Erfindung zeigt.
24 ist eine schematische Ansicht, die eine Struktur eines Elektrofahrzeugs als vierte Ausführungsform der vorliegenden Erfindung zeigt.
25 ist ein Schaltplan eines Hochsetzstellers zur Verwendung bei dem Fahrzeug der vierten Ausführungsform.
26 ist eine schematische Ansicht, die eine Struktur eines Eisenbahnfahrzeugs als fünfte Ausführungsform der vorliegenden Erfindung zeigt.

Beschreibung der Ausführungsformen
In der folgenden Beschreibung jeder bevorzugten Ausführungsform der vorliegenden Erfindung kann die Ausführungsform in mehreren Abschnitten oder Beispielen, wie erforderlich, erläutert werden. Diese Abschnitte oder Beispiele sind nicht ohne Bezug zueinander, sondern sind zueinander variabel, erläuternd oder komplementär, wenn nicht anders angegeben.
In der nachstehenden Beschreibung jeder bevorzugten Ausführungsform bezeichnen Bezugnahmen auf die numerischen Aspekte der Zusammensetzungselemente, die die Ausführungsform bilden (einschließlich Größen, Werten, Mengen und Bereichen), lediglich Beispiele und begrenzen die Ausführungsform nicht, wenn nicht anders angegeben oder wenn die Zahlen nicht offensichtlich theoretisch bestimmt sind.
In der Beschreibung, die von jeder bevorzugten Ausführungsform folgt, sind die Zusammensetzungselemente (einschließlich Schritten), die die Ausführungsform bilden, offensichtlich nicht unentbehrlich, wenn nicht anders angegeben oder wenn sie nicht deutlich theoretisch als unentbehrlich erachtet werden.
In der folgenden Beschreibung jeder bevorzugten Ausführungsform umfassen ebenso Bezugnahmen auf die Formen oder die Positionsbeziehungen der Zusammensetzungselemente Formen, Konfigurationen oder Positionsbeziehungen, die zu den angegebenen Elementen annähernd oder ähnlich sind, wenn nicht anders angegeben oder wenn nicht das, was angegeben ist, offensichtlich alles andere theoretisch ausschließt. Dies gilt auch für die vorstehend erwähnten Werte und Bereiche der Elemente.
Einige bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun nachstehend im Einzelnen mit Bezug auf die begleitende Zeichnung beschrieben. In den ganzen begleitenden Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Elemente oder Komponenten mit gleichen Funktionen. In der Beschreibung, die folgt, werden die Erläuterungen von gleichen oder entsprechenden Teilen oder Abschnitten nicht wiederholt, wenn nicht speziell erforderlich.
Bei den Schnittansichten, die die bevorzugten Ausführungsformen darstellen, können einige der gewöhnlichen Schraffierungen für eine leichte Betrachtung weggelassen sein. Bei den Draufsichten, die die Ausführungsformen darstellen, können einige Schraffierungen für eine leichte Betrachtung zu diesen hinzugefügt sein.
In der folgenden Beschreibung der bevorzugten Ausführungsformen bedeutet der Ausdruck des Bereichs von „A-B“, dass der Bereich von A bis einschließlich B geht.
Erste Ausführungsform
<Halbleitervorrichtung>
Eine Halbleitervorrichtung als erste Ausführungsform der vorliegenden Erfindung wird nachstehend beschrieben. Diese Halbleitervorrichtung als erste Ausführungsform umfasst vertikale MISFETs, die jeweils aus Siliziumcarbid (SiC) bestehen.
1 ist eine Draufsicht einer Halbleitervorrichtung als erste Ausführungsform der vorliegenden Erfindung. 2 ist ein Satz von Hauptteilschnittansichten der Halbleitervorrichtung 1 als erste Ausführungsform. 2 gibt zwei Querschnitte an: einen, der in einem aktiven Gebiet AR1 liegt und auf der Linie A-A in 1 genommen ist, und einen anderen, der in einem Abschlussgebiet AR2 liegt und auf der Linie B-B in 1 genommen ist. Für ein leichtes Verständnis zeigt 1 eine Halbleitervorrichtung, wie durch einen Gate-Isolationsfilm 18, eine Gate-Elektrode 19, einen Zwischenschicht-Isolationsfilm 20, eine Source-Elektrode 21 und eine Kontaktelektrode 21a gesehen, die alle als entfernt angenommen werden.
Wie in 1 und 2 gezeigt, weist die Halbleitervorrichtung 1 der ersten Ausführungsform ein SiC-Substrat 10 vom n⁺-Typ auf, das als Halbleitersubstrat dient.
Das SiC-Substrat 10 vom n⁺-Typ ist ein Halbleitersubstrat vom n-Typ, das aus Siliziumcarbid (SiC) besteht, das mit Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert ist. Das heißt, das SiC-Substrat 10 vom n⁺-Typ, das als Halbleitersubstrat dient, weist den n-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom n-Typ im SiC-Substrat 10 vom n⁺-Typ ist relativ hoch, beispielsweise von etwa 1 × 10¹⁸ bis 1 × 10²¹ cm-³. Das SiC-Substrat 10 vom n⁺-Typ weist eine Dicke von beispielsweise etwa 50 bis 500 µm auf.
Das SiC-Substrat 10 vom n⁺-Typ weist eine obere Oberfläche 10a als eine Hauptebene und eine untere Oberfläche 10b als andere Hauptebene auf. Das SiC-Substrat 10 vom n⁺-Typ weist das aktive Gebiet AR1 als Abschnitt der oberen Oberfläche 10a und das Abschlussgebiet AR2 als äußeren Umfangsbereich auf, der das aktive Gebiet AR1 in einer Draufsicht umgibt. Ein Body-Bereich 13a vom p-Typ und ein Kontaktbereich 15a sind im Abschlussgebiet AR2 angeordnet.
In dieser Beschreibung bedeutet der Ausdruck „in einer Draufsicht“, dass das SiC-Substrat 10 vom n⁺-Typ in einer zu seiner oberen Oberfläche 10a senkrechten Richtung betrachtet wird.
In dem in 1 gezeigten Beispiel ist das aktive Gebiet AR1 auf der Mittenseite der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ angeordnet. Im aktiven Gebiet AR1 sind mehrere Zellen CL1, die jeweils aus einem vertikalen MISFET bestehen, über dem SiC-Substrat 10 vom n⁺-Typ ausgebildet. In der Draufsicht sind diese Zellen beispielsweise in einem Matrixmuster angeordnet. Das Abschlussgebiet AR2 ist auf der äußeren Umfangsseite der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ in einer Weise angeordnet, so dass es das aktive Gebiet AR1 umgibt. In einem Abschnitt des Abschlussgebiets AR2, der auf der Seite des aktiven Gebiets AR1 in der Draufsicht angeordnet ist, ist der Kontaktbereich 15a über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ ausgebildet. In einem Abschnitt des Abschlussgebiets AR2, der auf der entgegengesetzten Seite des aktiven Gebiets AR1 in der Draufsicht angeordnet ist, ist der Body-Bereich 13a vom p-Typ über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ ausgebildet.
Wie in 1 und 2 gezeigt, weist die Halbleitervorrichtung 1 im aktiven Gebiet AR1 das SiC-Substrat 10 vom n⁺-Typ, eine Pufferschicht 11, eine Epitaxieschicht 12 vom n^--Typ, einen Body-Bereich 13 vom p-Typ, einen Source-Bereich 14 vom n⁺-Typ und einen Body-Kontaktbereich 15 vom p⁺-Typ auf. Die Halbleitervorrichtung 1 im aktiven Gebiet AR1 weist auch den Gate-Isolationsfilm 18, die Gate-Elektrode 19, den Zwischenschicht-Isolationsfilm 20, die Source-Elektrode 21 und eine Drain-Elektrode 22 auf.
Im Abschlussgebiet AR2 weist andererseits die Halbleitervorrichtung 1 das SiC-Substrat 10 vom n⁺-Typ, die Pufferschicht 11, die Epitaxieschicht 12 vom n^--Typ, den Body-Bereich 13a vom p-Typ und den Kontaktbereich 15a auf. Die Halbleitervorrichtung 1 weist im Abschluss AR2 auch den Zwischenschicht-Isolationsfilm 20, die Kontaktelektrode 21a und die Drain-Elektrode 22 auf.
Im aktiven Gebiet AR1 und Abschlussgebiet AR2 ist die Pufferschicht 11 über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ angeordnet. Die Pufferschicht 11 ist eine Halbleiterschicht vom n-Typ, die aus Siliziumcarbid (SiC), das mit Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert ist, besteht. Das heißt, die Pufferschicht 11 als Halbleiterschicht weist den n-Leitungstyp auf. Die Konzentration der Störstellen vom n-Typ in der Pufferschicht 11, beispielsweise etwa 1 × 10¹⁷ bis 1 × 10¹⁹ cm^-3, ist niedriger als im SiC-Substrat 10 vom n⁺-Typ . Die Pufferschicht 11 weist eine Dicke von beispielsweise etwa 3 bis 20 µm auf.
Die Epitaxieschicht 12 vom n^--Typ ist über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 ausgebildet. Die Epitaxieschicht 12 vom n^--Typ ist eine Halbleiterschicht vom n-Typ, die aus Siliziumcarbid (SiC), das mit Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert ist, besteht. Das heißt, die Epitaxieschicht 12 vom n^--Typ als Halbleiterschicht weist den n-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom n-Typ in der Epitaxieschicht 12 vom n^--Typ, beispielsweise etwa 1 × 10¹⁵ bis 1 × 1016 cm^-3, ist niedriger als im SiC-Substrat 10 vom n⁺-Typ . Die Epitaxieschicht 12 vom n^--Typ weist eine Dicke von beispielsweise etwa 5 bis 50 µm auf.
In dem Beispiel von 2 ist die Epitaxieschicht 12 vom n^--Typ über der Pufferschicht 11 ausgebildet. Alternativ kann ohne vorgesehene Pufferschicht 11 die Epitaxieschicht 12 vom n^--Typ direkt über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ ausgebildet sein.
Die Pufferschicht 11 und die Epitaxieschicht 12 vom n^--Typ werden beispielsweise durch das Epitaxiewachstumsverfahren ausgebildet. Alternativ können die Pufferschicht 11 und die Epitaxieschicht 12 vom n^--Typ durch Implantieren von Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) in die ganze obere Oberfläche des SiC-Substrats 10 vom n⁺-Typ durch die Ionenimplantationstechnik ausgebildet werden, um die Konzentration der Störstellen vom n-Typ im SiC-Substrat 10 vom n⁺-Typ zu verringern (dasselbe gilt für die später zu erörternde zweite Ausführungsform).
Die folgende Beschreibung wird unter der Annahme durchgeführt, dass die Pufferschicht 11 und die Epitaxieschicht 12 vom n^--Typ durch das Epitaxiewachstumsverfahren ausgebildet werden, wobei eine Grenzfläche zwischen dem SiC-Substrat 10 vom n⁺-Typ und der Pufferschicht 11 als obere Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ dargestellt wird. Alternativ können die Pufferschicht 11 und die Epitaxieschicht 12 vom n^--Typ durch die Ionenimplantationstechnik ausgebildet werden, wobei die obere Oberfläche der Epitaxieschicht 12 vom n^--Typ als obere Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ dargestellt wird.
Im aktiven Gebiet AR1 ist ein Body-Bereich 13 vom p-Typ in einer oberen Schicht der Epitaxieschicht 12 vom n^--Typ ausgebildet. Der Body-Bereich 13 vom p-Typ ist ein Halbleiterbereich vom p-Typ, der aus Siliziumcarbid (SiC), das mit den Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) dotiert ist, besteht. Das heißt, der Body-Bereich 13 vom p-Typ als Halbleiterbereich weist den p-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom p-Typ im Body-Bereich 13 vom p-Typ ist beispielsweise etwa 1 × 10¹⁷ bis 1 × 10¹⁸ cm-³. Der Body-Bereich 13 vom p-Typ weist eine Dicke von beispielsweise etwa 1 bis 2 µm auf.
Im Abschlussgebiet AR2 ist der Body-Bereich 13a vom p-Typ in einer oberen Schicht der Epitaxieschicht 12 vom n^--Typ ausgebildet. Der Body-Bereich 13a vom p-Typ ist ein Halbleiterbereich vom p-Typ, der aus Siliziumcarbid (SiC), das mit den Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) dotiert ist, besteht. Das heißt, der Body-Bereich 13a vom p-Typ als Halbleiterbereich weist den p-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom p-Typ im Body-Bereich 13a vom p-Typ ist beispielsweise etwa 1 × 10¹⁷ bis 1 × 10¹⁸ cm-³. Der Body-Bereich 13a vom p-Typ weist eine Dicke von beispielsweise etwa 1 bis 2 µm auf.
Es besteht eine Befürchtung, dass die Feldintensität nahe dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 höher wird als die Feldintensität nahe dem Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1, was verursacht, dass die Stehspannung der Halbleitervorrichtung 1 abfällt. Folglich ist es bevorzugt, dass die Konzentration der Störstellen vom p-Typ im Body-Bereich 13a vom p-Typ niedriger ist als die Konzentration der Störstellen vom p-Typ im Body-Bereich 13 vom p-Typ. Dies verhindert oder unterbindet, dass die Feldintensität nahe dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 höher wird als die Feldintensität nahe dem Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1, wodurch die Stehspannung der Halbleitervorrichtung 1 verbessert wird.
Es besteht auch eine Befürchtung, dass die Feldintensität eines Abschnitts des Body-Bereichs 13a vom p-Typ auf der entgegengesetzten Seite des aktiven Gebiets AR1 höher wird als die Feldintensität eines Abschnitts des Body-Bereichs 13a vom p-Typ auf der Seite des aktiven Gebiets AR1, was verursacht, dass die Stehspannung der Halbleitervorrichtung 1 abfällt. Daher ist es bevorzugt, dass die Konzentration der Störstellen vom p-Typ in diesem Abschnitt des Body-Bereichs 13a vom p-Typ auf der entgegengesetzten Seite des aktiven Gebiets AR1 niedriger ist als die Konzentration der Störstellen vom p-Typ im Abschnitt des Body-Bereichs 13a vom p-Typ auf der Seite des aktiven Gebiets AR1. Dies verhindert oder unterbindet, dass die Feldintensität des Abschnitts des Body-Bereichs 13a vom p-Typ auf der entgegengesetzten Seite des aktiven Gebiets AR1 höher wird als die Feldintensität des Abschnitts des Body-Bereichs 13a vom p-Typ auf der Seite des aktiven Gebiets AR1, wodurch die Stehspannung der Halbleitervorrichtung 1 verbessert wird.
Im aktiven Gebiet AR1 ist der Source-Bereich 14 vom n⁺-Typ in einer oberen Schicht des Body-Bereichs 13 vom p-Typ ausgebildet. Der Source-Bereich 14 vom n⁺-Typ ist ein Halbleiterbereich vom n-Typ, der aus Siliziumcarbid (SiC), das mit den Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert ist, besteht. Das heißt, der Source-Bereich 14 vom n⁺-Typ als Halbleiterbereich weist den n-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom n-Typ im Source-Bereich 14 vom n⁺-Typ, beispielsweise etwa 1 × 10¹⁹ bis 1 × 1020 cm^-3, ist höher als die Konzentration der Störstellen vom n-Typ in der Epitaxieschicht 12 vom n^--Typ. Der Source-Bereich 14 vom n⁺-Typ weist eine Dicke von beispielsweise etwa 100 bis 500 nm auf.
Im aktiven Gebiet AR1 ist der Body-Kontaktbereich 15 vom p⁺-Typ in einer oberen Schicht des Body-Bereichs 13 vom p-Typ ausgebildet. Der Body-Kontaktbereich 15 vom p⁺-Typ ist ein Halbleiterbereich vom p-Typ, der aus Siliziumcarbid (SiC), das mit den Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) dotiert ist, besteht. Das heißt, der Body-Kontaktbereich 15 vom p⁺-Typ als Halbleiterbereich weist den p-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom p-Typ im Body-Kontaktbereich 15 vom p⁺-Typ, beispielsweise etwa 1 × 10¹⁹ bis 1 × 10²⁰ cm^-3, ist höher als die Konzentration der Störstellen vom n-Typ im Body-Bereich 13 vom p-Typ. Der Body-Kontaktbereich 15 vom p⁺-Typ weist eine Dicke von beispielsweise etwa 100 bis 500 nm auf.
Im Abschlussgebiet AR2 ist der Kontaktbereich 15a in einer oberen Schicht des Body-Bereichs 13a vom p-Typ ausgebildet. Der Kontaktbereich 15a ist ein Halbleiterbereich vom p-Typ, der aus Siliziumcarbid (SiC), das mit den Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) dotiert ist, besteht. Das heißt, der Kontaktbereich 15a als Halbleiterbereich weist den p-Leitfähigkeitstyp auf. Die Konzentration der Störstellen vom p-Typ im Kontaktbereich 15a, beispielsweise etwa 1 × 10¹⁹ bis 1 × 10²⁰ cm^-3, ist höher als die Konzentration der Störstellen vom n-Typ im Body-Bereich 13a vom p-Typ. Der Kontaktbereich 15a weist eine Dicke von beispielsweise etwa 100 bis 500 nm auf.
Im aktiven Gebiet AR1 ist eine obere Schicht der Epitaxieschicht 12 vom n^--Typ, die zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ eingelegt ist, ein Sperrschicht-Feldeffekttransistor-Bereich (JFET-Bereich) 16. Mit anderen Worten, der JFET-Bereich 16 ist eine obere Schicht der Epitaxieschicht 12 vom n^--Typ, die auf der entgegengesetzten Seite des Source-Bereichs 14 vom n⁺-Typ liegt, wobei der Body-Bereich 13 vom p-Typ dazwischen eingefügt ist. Anders ausgedrückt, der JFET-Bereich 16 ist ein Halbleiterabschnitt, der durch eine obere Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ gebildet ist.
Ein Kanalbereich 17 ist als obere Schicht des Body-Bereichs 13 vom p-Typ ausgebildet, der zwischen den Source-Bereich 14 vom n⁺-Typ und den JFET-Bereich 16 eingefügt ist, d. h. als obere Schicht des Body-Bereichs 13 vom p-Typ, der zwischen den Source-Bereich 14 vom n⁺-Typ und die Epitaxieschicht 12 vom n^--Typ eingefügt ist.
Im aktiven Gebiet AR1 ist der Gate-Isolationsfilm 18 über der oberen Oberfläche des Body-Bereichs 13 vom p-Typ ausgebildet. Der Gate-Isolationsfilm 18 ist ein Isolationsfilm, der über der oberen Oberfläche des Body-Bereichs 13 vom p-Typ ausgebildet ist, der zwischen den Source-Bereich 14 vom n⁺-Typ und die Epitaxieschicht 12 vom n^--Typ eingelegt ist. Der Gate-Isolationsfilm 18 besteht beispielsweise aus Siliziumoxid (SiO₂), Siliziumoxidnitrid (SiON), Aluminiumoxid (Al₂O₃) oder Hafniumoxid (HfO₂) und wird durch das thermische Oxidationsverfahren oder durch das Verfahren der CVD (chemische Gasphasenabscheidung) ausgebildet. Der Gate-Isolationsfilm 18 weist eine Dicke von beispielsweise einigen zehn nm auf.
Im aktiven Gebiet AR1 ist die Gate-Elektrode 19 über dem Gate-Isolationsfilm 18 ausgebildet. Die Gate-Elektrode 19 ist über der oberen Oberfläche des Body-Bereichs 13 vom p-Typ ausgebildet, wobei der Gate-Isolationsfilm 18 dazwischen eingefügt ist, wobei die Gate-Elektrode 19 zwischen den Source-Bereich 14 vom n⁺-Typ und die Epitaxieschicht 12 vom n^--Typ eingelegt ist. Die Gate-Elektrode 19 ist eine leitende Schicht, die beispielsweise aus Polysilizium besteht und durch das CVD-Verfahren ausgebildet wird.
In dem Beispiel von 2 wird der Gate-Isolationsfilm 18 nacheinander in einer Weise ausgebildet, so dass er sich von der oberen Oberfläche eines gegebenen Body-Bereichs 13 vom p-Typ zur oberen Oberfläche des benachbarten Body-Bereichs 13 vom p-Typ erstreckt und die obere Oberfläche des JFET-Bereichs 16 umfasst, der zwischen die zwei Body-Bereiche 13 vom p-Typ eingelegt ist. In dem Beispiel von 2 wird auch die Gate-Elektrode 19 nacheinander in einer Weise ausgebildet, so dass sie sich von der oberen Oberfläche eines gegebenen Body-Bereichs 13 vom p-Typ zur oberen Oberfläche des benachbarten Body-Bereichs 13 vom p-Typ erstreckt und über die obere Oberfläche des JFET-Bereichs 16 verläuft, wobei der Gate-Isolationsfilm 18 dazwischen eingefügt ist.
Im aktiven Gebiet AR1 ist der Zwischenschicht-Isolationsfilm 20 über der Epitaxieschicht 12 vom n^--Typ, dem Body-Bereich 13 vom p-Typ, dem Source-Bereich 14 vom n⁺-Typ und dem Body-Kontaktbereich 15 vom p⁺-Typ in einer Weise ausgebildet, so dass er die Gate-Elektrode 19 und den Gate-Isolationsfilm 18 bedeckt. Im Abschlussgebiet AR2 ist der Zwischenschicht-Isolationsfilm 20 über der Epitaxieschicht 12 vom n--Typ, dem Body-Bereich 13a vom p-Typ und dem Kontaktbereich 15a ausgebildet. Der Zwischenschicht-Isolationsfilm 20 besteht beispielsweise aus PSG (Phosphosilikatglas) oder Siliziumoxid.
Im aktiven Gebiet AR1 weist der Zwischenschicht-Isolationsfilm 20 Kontaktlöcher 20a auf, die darin als Öffnungen ausgebildet sind. Die Kontaktlöcher 20a durchdringen den Zwischenschicht-Isolationsfilm 20, so dass sie die obere Oberfläche des Source-Bereichs 14 vom n⁺-Typ und die obere Oberfläche des Body-Kontaktbereichs 15 vom p⁺-Typ erreichen. Das heißt, an der Unterseite der Kontaktlöcher 20a liegen die obere Oberfläche des Source-Bereichs 14 vom n⁺-Typ und die obere Oberfläche des Body-Kontaktbereichs 15 vom p⁺-Typ frei.
Im Abschlussgebiet AR2 weist der Zwischenschicht-Isolationsfilm 20 auch Kontaktlöcher 20b auf, die darin als Öffnungen ausgebildet sind. Die Kontaktlöcher 20b durchdringen den Zwischenschicht-Isolationsfilm 20, so dass sie die obere Oberfläche des Kontaktbereichs 15a erreichen. Das heißt, an der Unterseite der Kontaktlöcher 20b liegt die obere Oberfläche des Kontaktbereichs 15a frei.
Im aktiven Gebiet AR1 ist die Source-Elektrode 21 innerhalb der Kontaktlöcher 20a und über dem Zwischenschicht-Isolationsfilm 20 ausgebildet. Die Source-Elektrode 21 ist über dem Source-Bereich 14 vom n⁺-Typ und dem Body-Kontaktbereich 15 vom p⁺-Typ ausgebildet und mit dem Source-Bereich 14 vom n⁺-Typ und dem Body-Kontaktbereich 15 vom p⁺-Typ elektrisch verbunden. Die Source-Elektrode 21 ist beispielsweise eine leitende Schicht, die aus Titan (Ti) oder Aluminium (Al) besteht. Diese leitende Schicht wird verwendet, um die Source-Elektrode 21 mit dem Source-Bereich 14 vom n⁺-Typ und mit dem Body-Kontaktbereich 15 vom p⁺-Typ mit niedrigem Widerstand elektrisch zu verbinden.
Im Abschlussgebiet AR2 ist die Kontaktelektrode 21a innerhalb der Kontaktlöcher 20b und über dem Zwischenschicht-Isolationsfilm 20 ausgebildet. Die Kontaktelektrode 21a ist über dem Kontaktbereich 15a ausgebildet und elektrisch damit verbunden. Die Kontaktelektrode 21a kann eine leitende Schicht sein, die beispielsweise aus Titan (Ti) oder Aluminium (Al) besteht. Diese leitende Schicht wird verwendet, um die Kontaktelektrode 21a mit dem Kontaktbereich 15a mit niedrigem Widerstand elektrisch zu verbinden. Alternativ kann die Kontaktelektrode 21a in derselben Schicht wie jener der Source-Elektrode 21 ausgebildet sein und mit der Source-Elektrode 21 elektrisch verbunden sein.
Im aktiven Gebiet AR1 und Abschlussgebiet AR2 ist die Drain-Elektrode 22 über der unteren Oberfläche 10b des SiC-Substrats 10 vom n⁺-Typ ausgebildet. Die Drain-Elektrode 22 ist mit dem SiC-Substrat 10 vom n⁺-Typ elektrisch verbunden. Die Drain-Elektrode 22 kann eine leitende Schicht sein, die beispielsweise mit Titan (Ti), Nickel (Ni) oder Gold (Au) laminiert ist. Diese leitende Schicht wird verwendet, um die Drain-Elektrode 22 mit dem SiC-Substrat 10 vom n⁺-Typ mit niedrigem Widerstand elektrisch zu verbinden.
Obwohl in 2 nicht gezeigt, können Passivierungsfilme über der oberen Oberfläche und der unteren Oberfläche der Halbleitervorrichtung 1 in einer Weise ausgebildet sein, so dass sie die Gate-Elektrode 19, den Zwischenschicht-Isolationsfilm 20, die Source-Elektrode 21, die Kontaktelektrode 21a und die Drain-Elektrode 22 bedecken. Als andere Alternative können Öffnungen in den Abschnitten der Passivierungsfilme ausgebildet sein, in denen Kontaktstellenbereiche zum elektrischen Verbinden der Gate-Elektrode 19, der Source-Elektrode 21 und der Drain-Elektrode 22 mit der Außenseite ausgebildet werden.
In der Halbleitervorrichtung 1 beinhaltet eine Einschaltoperation zum Einschalten jedes vertikalen MISFET, der durch die Zelle CL1 dargestellt ist, das Anlegen einer positiven Gatespannung VGS (VGS > 0 V) an die Source-Elektrode 21 durch die Gate-Elektrode 19. An diesem Punkt wird eine Inversionsschicht in einer oberen Schicht des Body-Bereichs 13 vom p-Typ gebildet, der zwischen den Source-Bereich 14 vom n⁺-Typ und die Epitaxieschicht 12 vom n^-- Typ eingelegt ist, d. h. im Kanalbereich 17.
Folglich fließen Elektronen von der Source-Elektrode 21 zur Drain-Elektrode 22 durch den Source-Bereich 14 vom n⁺-Typ, die im Kanalbereich 17 gebildete Inversionsschicht, die Epitaxieschicht 12 vom n^--Typ, die Pufferschicht 11 und das SiC-Substrat 10 vom n⁺-Typ. Das heißt, der Strom fließt von der Drain-Elektrode 22 zur Source-Elektrode 21 durch das SiC-Substrat 10 vom n⁺-Typ, die Pufferschicht 11, die Epitaxieschicht 12 vom n^--Typ, die im Kanalbereich 17 gebildete Inversionsschicht und den Source-Bereich 14 vom n⁺-Typ .
Andererseits beinhaltet eine Ausschaltoperation zum Ausschalten jedes vertikalen MISFET, der durch die Zelle CL1 dargestellt ist, das Anlegen einer Null- oder einer negativen Gatespannung VGS (VGS ≤ 0 V) an die Source-Elektrode 21 durch die Gate-Elektrode 19. An diesem Punkt verschwindet die im Kanalbereich 17 gebildete Inversionsschicht, wobei folglich der Strom abgeschaltet wird.
Im aktiven Gebiet AR1 bilden der Body-Kontaktbereich 15 vom p⁺-Typ, der Body-Bereich 13 vom p-Typ, die Epitaxieschicht 12 vom n^--Typ, die Pufferschicht 11 und das SiC-Substrat 10 vom n⁺-Typ eine Diode, die Body-Diode 23 genannt wird, die zwischen die Source-Elektrode 21 und die Drain-Elektrode 22 eingefügt ist. Im Abschlussgebiet AR2 bilden der Kontaktbereich 15a, der Body-Bereich 13a vom p-Typ, die Epitaxieschicht 12 vom n^--Typ, die Pufferschicht 11 und das SiC-Substrat 10 vom n⁺-Typ eine Diode, die Body-Diode 23a genannt wird, die zwischen die Kontaktelektrode 21a und die Drain-Elektrode 22 eingefügt ist.
Wie später unter Verwendung von 16 erörtert wird, können mehrere Halbleitervorrichtungen 1 in einer Wechselrichterschaltung enthalten sein. In diesem Aufbau kann jeder vertikale MISFET, der durch die Zelle CL1 dargestellt ist, in jeder Halbleitervorrichtung 1 vom Ein-Zustand in den Aus-Zustand umgeschaltet werden. An diesem Punkt fließt ein Durchlassstrom durch die Body-Dioden 23 und 23a. In einer Halbleitervorrichtung 101 als Vergleichsbeispiel, das später unter Verwendung von 17 erörtert werden soll, kann der Durchlassstrom, der durch die Body-Dioden fließt, eine Durchlassspannungsverschlechterung der Halbleitervorrichtung 101 erleiden.
In der Halbleitervorrichtung 1 der ersten Ausführungsform ist ein Halbleiterbereich 24 vom n^--Typ, der mit inerten Elementen dotiert ist, in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1 angeordnet ist, ausgebildet. Der Halbleiterbereich 24 vom n^--Typ weist den n-Leitfähigkeitstyp auf. Der Halbleiterbereich 24 vom n^--Typ ist mit den inerten Elementen wie z. B. Helium (He) oder Argon (Ar) dotiert und weist Kristalldefekte wie z. B. Punktedefekte PD1 auf, die darin ausgebildet sind.
Die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ ist höher als in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ, die zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ eingelegt ist. Mit anderen Worten, die Konzentration der inerten Elemente im Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13 vom p-Typ liegt, ist höher als in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ, die auf der entgegengesetzten Seite des Source-Bereichs 14 vom n⁺-Typ liegt, wobei der Body-Bereich 13 vom p-Typ dazwischen eingefügt ist.
Anders ausgedrückt, die Epitaxieschicht 12 vom n^--Typ umfasst den JFET-Bereich 16 als Halbleiterabschnitt, der aus der oberen Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ besteht. Entweder ist der JFET-Bereich 16 mit den inerten Elementen in einer solchen Weise dotiert, dass ihre Konzentration niedriger ist als die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ, oder der JFET-Bereich 16 ist nicht mit den inerten Elementen dotiert.
Wenn ein Durchlassstrom durch die Body-Dioden 23 im aktiven Gebiet AR1 fließt, rekombinieren sich folglich positive Löcher, die als Durchlassstrom fließen, mit Elektronen an den Kristalldefekten wie z. B. den Punktdefekten PD1, die im Halbleiterbereich 24 vom n^--Typ gebildet sind. Dies verhindert oder unterbindet, dass positive Löcher, die als Durchlassstrom fließen, sich mit Elektronen an Stapelfehlern in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ rekombinieren. Dies verhindert oder unterbindet wiederum, dass sich die Stapelfehler in der Pufferschicht 11 und der Epitaxieschicht 12 vom n^--Typ ausbreiten, was folglich verhindert oder unterbindet, dass der elektrische Widerstand, der als Einschaltwiderstand bekannt ist, zunimmt, wenn der Ein-Zustands-Strom durch die Halbleitervorrichtung 1 fließt. Folglich wird eine Durchlassspannungsverschlechterung jeder Halbleitervorrichtung 1 verhindert oder unterbunden, wenn der Durchlassstrom durch die Body-Dioden 23 in den Halbleitervorrichtungen 1 fließt, die im Leistungsmodul enthalten sind, das als Wechselrichterschaltung dient.
In 2 bezeichnet das Bezugszeichen „h“ positive Löcher, die als Durchlassstrom fließen.
In der Halbleitervorrichtung 1 der ersten Ausführungsform ist auch ein Halbleiterbereich 24a vom n^--Typ, der mit den inerten Elementen dotiert ist, in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ ausgebildet, der unter dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 angeordnet ist. Der Halbleiterbereich 24a vom n^--Typ weist den n-Leitfähigkeitstyp auf. Der Halbleiterbereich 24a vom n^--Typ ist mit den inerten Elementen wie z. B. Helium (He) oder Argon (Ar) dotiert und weist Kristalldefekte wie z. B. die Punktdefekte PD1 auf, die darin ausgebildet sind.
Die Konzentration der inerten Elemente im Halbleiterbereich 24a vom n^--Typ ist höher als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ, die zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ im aktiven Gebiet AR1 eingelegt ist. Mit anderen Worten, die Konzentration der inerten Elemente im Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13a vom p-Typ liegt, ist höher als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ, die auf der entgegengesetzten Seite des Source-Bereichs 14 vom n^--Typ liegt, wobei der Body-Bereich 13 vom p-Typ dazwischen eingefügt ist.
Anders ausgedrückt, entweder ist der JFET-Bereich 16 mit den inerten Elementen in einer solchen Weise dotiert, dass ihre Konzentration niedriger ist als die Konzentration der inerten Elemente im Halbleiterbereich 24a vom n^--Typ sowie die Konzentration der inerten Elemente im Halbleiterbereich 24a vom n^--Typ, oder der JFET-Bereich 16 ist nicht mit den inerten Elementen dotiert.
Wenn ein Durchlassstrom durch die Body-Dioden 23a fließt, rekombinieren sich folglich positive Löcher, die als Durchlassstrom fließen, mit Elektronen an den Kristalldefekten wie z. B. den Punktdefekten PD1, die im Halbleiterbereich 24a vom n^--Typ gebildet sind. Dies verhindert oder unterbindet, dass positive Löcher, die als Durchlassstrom fließen, sich mit Elektronen an Stapelfehlern in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ rekombinieren. Dies verhindert oder unterbindet wiederum, dass sich die Stapelfehler in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ ausbreiten, was folglich verhindert oder unterbindet, dass der Einschaltwiderstand in der Halbleitervorrichtung 1 zunimmt. Folglich wird eine Durchlassspannungsverschlechterung jeder Halbleitervorrichtung 1 verhindert oder unterbunden, wenn der Durchlassstrom durch die Body-Dioden 23a in den Halbleitervorrichtungen 1 fließt, die im Leistungsmodul enthalten sind, das als Wechselrichterschaltung dient.
Vorzugsweise kann Helium (He) oder Argon (Ar) als inerte Elemente verwendet werden. Diese inerten Elemente werden in den Halbleiterbereich 24 vom n^--Typ beispielsweise durch die Ionenimplantationstechnik implantiert. Dies bildet leicht Kristalldefekte wie z. B. die Punktdefekte PD1 als Orte, an denen positive Löcher, die als Durchlassstrom fließen, sich mit Elektronen rekombinieren.
Vorzugsweise ist die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ 1 × 10¹⁵ bis 1 × 10²² cm-³.
Wenn die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ niedriger wäre als 1 × 10¹⁵ cm^-3, bestünde nur eine kleine Anzahl von positiven Löchern von jenen, die als Durchlassstrom einfließen, die sich mit Elektronen an den Kristalldefekten wie z. B. den Punktdefekten PD1 rekombinieren, die durch die inerten Elemente im Halbleiterbereich 24 vom n^--Typ gebildet sind. Folglich können einige der positiven Löcher, die als Durchlassstrom einfließen, eine untere Schicht der Epitaxieschicht 12 vom n^--Typ oder der Pufferschicht 11 erreichen. Wenn die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ höher wäre als 1 × 10²² cm^-3, würde sich der Halbleiterbereich 24 vom n^--Typ selbst in der Qualität ändern oder ein Abschnitt der Epitaxieschicht 12 vom n^--Typ, der den Halbleiterbereich 24 vom n^--Typ umgibt, würde den elektrischen Widerstand erhöhen.
Solange die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ 1 × 10¹⁵ bis 1 × 10²² cm^-3 ist, bleibt folglich der Halbleiterbereich 24 vom n^--Typ in der Qualität unverändert und der Abschnitt der Epitaxieschicht 12 vom n^--Typ, der den Halbleiterbereich 24 vom n^--Typ umgibt, erhöht den elektrischen Widerstand nicht. Den positiven Löchern, die als Durchlassstrom einfließen, wird auch ermöglicht, sich zuverlässig mit Elektronen an den Kristalldefekten wie z. B. den Punktdefekten PD1 zu rekombinieren, die durch die inerte Elemente im Halbleiterbereich 24 vom n^--Typ gebildet sind.
In der Halbleitervorrichtung 1 der ersten Ausführungsform ist die Konzentration der inerten Elemente in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ, der im JFET-Bereich 16 angeordnet ist, niedriger als im Halbleiterbereich 24 vom n-Typ. Dies verursacht, dass der elektrische Widerstand des JFET-Bereichs 16 niedriger ist als jener des Halbleiterbereichs 24 vom n^--Typ. Dies verringert wiederum den Einschaltwiderstand, der auftritt, wenn ein Ein-Zustands-Strom vom JFET-Bereich 16 zum Source-Bereich 14 vom n⁺-Typ über den Kanalbereich 17 fließt.
Vorzugsweise steht der Halbleiterbereich 24 vom n^--Typ mit der unteren Oberfläche des Body-Bereichs 13 vom p-Typ in Kontakt. Dies ermöglicht, dass positive Löcher durch die Body-Dioden 23 als Durchlassstrom fließen und sich am Body-Bereich 13 vom p-Typ vorbei bewegen, um direkt in den Halbleiterbereich 24 vom n^--Typ zu fließen. Die positiven Löcher, die in den Halbleiterbereich 24 vom n^--Typ fließen, rekombinieren sich mit Elektronen an den Kristalldefekten wie z. B. den Punktdefekten PD1, die im Halbleiterbereich 24 vom n^--Typ gebildet sind. Dies verhindert oder unterbindet zuverlässiger als vorher, dass sich die positiven Löcher, die sich am Body-Bereich 13 vom p-Typ vorbei bewegen, mit Elektronen an den Stapelfehlern in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ rekombinieren. Dies verhindert oder unterbindet zuverlässiger, dass sich die Stapelfehler in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ ausbreiten.
Wie bei der Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ ist die Konzentration der inerten Elemente im Halbleiterbereich 24a vom n^--Typ vorzugsweise 1 × 10¹⁵ bis 1 × 10²² cm-³. Und wie beim Halbleiterbereich 24 vom n^--Typ in Kontakt mit der unteren Oberfläche des Body-Bereichs 13 vom p-Typ steht der Halbleiterbereich 24a vom n^--Typ vorzugsweise mit der unteren Oberfläche des Body-Bereichs 13a vom p-Typ in Kontakt.
Der Halbleiterbereich 24 vom n^--Typ umfasst in einer Draufsicht einen Seitenabschnitt SS1, der auf der Seite des JFET-Bereichs 16 angeordnet ist. Der Body-Bereich 13 vom p-Typ umfasst einen Seitenabschnitt SS2 auf der Seite des JFET-Bereichs 16. In der ersten Ausführungsform liegt der Seitenabschnitt SS1 ungefähr an derselben Stelle wie der Seitenabschnitt SS2 in der Draufsicht. Dies macht es möglich, den Halbleiterbereich 24 vom n^--Typ unter Verwendung derselben Maske auszubilden, die verwendet wird, um den Body-Bereich 13 vom p-Typ auszubilden.
Der Abschnitt der Epitaxieschicht 12 vom n^--Typ, der zwischen zwei benachbarte Halbleiterbereiche 24 vom n^--Typ eingelegt ist, weist eine Breite WD1 auf. Der Abschnitt der Epitaxieschicht 12 vom n^--Typ, der zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ eingelegt ist, weist eine Breite WD2 auf, d. h. die Breite des JFET-Bereichs 16. In diesem Aufbau kann die Breite WD1 ungefähr dieselbe wie die Breite WD2 sein.
Die Grenze zwischen der Epitaxieschicht 12 vom n^--Typ und dem Body-Bereich 13 vom p-Typ kann in einer solchen Weise angeordnet sein, dass die Betragskorrelation zwischen der Konzentration der Störstellen vom p-Typ und jener der Störstellen vom n-Typ exakt über die Grenze gekippt ist. Der äußere Umfang der Halbleiterbereiche 24 vom n^--Typ kann in einer solchen Weise angeordnet sein, dass die Konzentration der inerten Elemente gleich 1 × 10¹⁵ cm^-3 wird.
<Halbleitervorrichtungs-Herstellungsprozess>
Ein typischer Prozess zur Herstellung der Halbleitervorrichtung 1 als erste Ausführungsform wird nachstehend mit Bezug auf die begleitenden Zeichnungen beschrieben. 3 und 4 sind Ablaufpläne, die einen Teil des Herstellungsprozesses für die Halbleitervorrichtung als erste Ausführungsform zeigen. 5 bis 15 sind Hauptteilschnittansichten der Halbleitervorrichtung als erste Ausführungsform, die sich im Herstellungsprozess befindet. 4 zeigt die Herstellungsschritte, die in Schritt S14 von 3 enthalten sind. 3 und 4 umreißen den Herstellungsprozess, der das aktive Gebiet AR1 abdeckt.
Das SiC-Substrat 10 vom n⁺-Typ wird zuerst vorbereitet (Schritt S11 in 3). Wie in 5 gezeigt, ist das, was in Schritt S11 vorbereitet wird, das SiC-Substrat 10 vom n⁺-Typ, das aus Siliziumcarbid (SiC) besteht, das mit den Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert ist. Wie vorstehend erörtert, ist die Konzentration der Störstellen vom n-Typ im SiC-Substrat 10 vom n⁺-Typ relativ hoch, beispielsweise etwa 1 × 10¹⁸ bis 1 × 10²¹ cm^-3. Das SiC-Substrat 10 vom n⁺-Typ kann eine Dicke von beispielsweise etwa 50 bis 500 µm aufweisen.
Die Pufferschicht 11 wird als nächstes ausgebildet (Schritt S12 in 3). In Schritt S12, wie in 5 gezeigt, wird die Pufferschicht 11 durch das Epitaxiewachstumsverfahren über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 ausgebildet. Eine Pufferschicht, die aus SiC besteht, wird beispielsweise durch Halten der Substrattemperatur auf etwa 1500 bis 1800 °C unter Verwendung eines ein Siliziumatom (Si-Atom) enthaltenden Gases (SiH₄-Gas), eines ein Chloratom (Cl-Atom) enthaltenden Gases (HCl-Gas), eines ein Kohlenstoffatom (C-Atom) enthaltenden Gases (C₃H₈-Gas) und eines reduzierenden Gases (H2-Gas) ausgebildet.
Die Pufferschicht 11 wird mit den Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom n-Typ in der Pufferschicht 11 beispielsweise etwa 1 × 10¹⁷ bis 1 × 10¹⁹ cm^-3 sein. Die Pufferschicht 11 kann eine Dicke von beispielsweise etwa 3 bis 20 µm aufweisen.
Die Epitaxieschicht 12 vom n^--Typ wird dann ausgebildet (Schritt S13 in 3). In Schritt S13 wird, wie in 5 gezeigt, die Epitaxieschicht 12 vom n^--Typ durch das Epitaxiewachstumsverfahren über der Pufferschicht im aktiven Gebiet AR1 und Abschlussgebiet AR2 ausgebildet. Die Epitaxieschicht 12 vom n^--Typ, die aus SiC besteht, wird durch Halten der Substrattemperatur auf etwa 1500 bis 1800 °C unter Verwendung eines ein Siliziumatom (Si-Atom) enthaltenden Gases (SiH₄-Gas), eines ein Chloratom (Cl-Atom) enthaltenden Gases (HCl-Gas), eines ein Kohlenstoffatom (C-Atom) enthaltenden Gases (C₃H₈-Gas) und eines reduzierenden Gases (H₂-Gas) ausgebildet.
Die Epitaxieschicht 12 vom n^--Typ wird mit den Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) dotiert. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom n-Typ in der Epitaxieschicht 12 vom n^--Typ beispielsweise etwa 1 × 10¹⁵ bis 1 × 10¹⁶ cm^-3 sein. Die Epitaxieschicht 12 vom n^--Typ kann beispielsweise eine Dicke von etwa 5 bis 50 µm aufweisen.
Wie in 6 und 7 gezeigt, werden dann der Body-Bereich 13 vom p-Typ und der Halbleiterbereich 24 vom n^--Typ ausgebildet (Schritt S14 in 3).
In Schritt S14 wird, wie in 6 gezeigt, ein Resistfilm RF1 zuerst über der Epitaxieschicht 12 vom n^--Typ im aktiven Gebiet AR1 ausgebildet (Schritt S21 in 4). Der so ausgebildete Resistfilm RF1 wird Belichtung und Entwicklung unter Verwendung von Photolithographie unterzogen. Dies bildet Öffnungen OP1 aus, die den Resistfilm RF1 durchdringen, so dass sie die Epitaxieschicht 12 vom n^--Typ in einem Bereich des aktiven Gebiets AR1 erreichen, wo der Body-Bereich 13 vom p-Typ ausgebildet wurde (Schritt S22 in 4). An diesem Punkt ist ein Resistmuster RP1 ausgebildet, das aus dem Resistfilm RF1 besteht, in dem die Öffnungen OP1 ausgebildet wurden. An der Unterseite der Öffnungen OP1 liegt die Epitaxieschicht 12 vom n^--Typ frei.
In dem Beispiel von 6 wird, wenn der Resistfilm RF1 im aktiven Gebiet AR1 ausgebildet wird, der Resistfilm RF1 auch über der Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 ausgebildet. Wenn die Öffnungen OP1 ausgebildet werden, werden Öffnungen OP11, die den Resistfilm RF1 durchdringen, so dass sie die Epitaxieschicht 12 vom n^--Typ erreichen, auch in einem Bereich des Abschlussgebiets AR2 ausgebildet, wo der Body-Bereich 13a vom p-Typ ausgebildet wurde. An diesem Punkt ist ein Resistmuster RP11 ausgebildet, das aus dem Resistfilm RF1 besteht, in dem die Öffnungen OP11 ausgebildet wurden. An der Unterseite der Öffnungen OP11 liegt die Epitaxieschicht 12 vom n^--Typ frei.
Wie in 6 gezeigt, werden dann die Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) in die Epitaxieschicht 12 vom n--Typ im aktiven Gebiet AR1 durch die Ionenimplantationstechnik implantiert, die das Resistmuster RP1 als Maske verwendet (Schritt S23 in 4). Dies bildet den Body-Bereich 13 vom p-Typ in einer oberen Schicht der Epitaxieschicht 12 vom n^--Typ aus. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom p-Typ im Body-Bereich 13 vom p-Typ beispielsweise etwa 1 × 10¹⁷ bis 1 × 10¹⁸ cm^-3 sein. Der Body-Bereich 13 vom p-Typ kann eine Dicke von beispielsweise etwa 1 bis 2 µm aufweisen.
In dem Beispiel von 6 werden, wenn die Störstellen vom p-Typ in das aktive Gebiet AR1 implantiert werden, die Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) auch in die Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 durch die Ionenimplantationstechnik unter Verwendung des Resistmusters RP11 als Maske implantiert. Dies bildet den Body-Bereich 13a vom p-Typ in einer oberen Schicht der Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 aus. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom p-Typ im Body-Bereich 13a vom p-Typ beispielsweise etwa 1 × 10¹⁷ bis 1 × 10¹⁸ cm^-3 sein. Der Body-Bereich 13a vom p-Typ kann eine Dicke von beispielsweise etwa 1 bis 2 µm aufweisen.
Vorzugsweise ist die Konzentration der Störstellen vom p-Typ im Body-Bereich 13a vom p-Typ niedriger als im Body-Bereich 13 vom p-Typ. Dies verhindert oder unterbindet, dass die Feldintensität nahe dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 höher wird als die Feldintensität nahe dem Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1, wodurch die Stehspannung der Halbleitervorrichtung 1 verbessert wird.
Vorzugsweise ist die Konzentration der Störstellen vom p-Typ in einem Abschnitt des Body-Bereichs 13a vom p-Typ auf der entgegengesetzten Seite des aktiven Gebiets AR1 niedriger als die Konzentration der inerten Elemente im Abschnitt des Body-Bereichs 13a vom p-Typ auf der Seite des aktiven Gebiets AR1. Dies verhindert oder unterbindet, dass die Feldintensität des Abschnitts des Body-Bereichs 13a vom p-Typ auf der entgegengesetzten Seite des aktiven Gebiets AR1 höher wird als die Feldintensität des Abschnitts des Body-Bereichs 13a vom p-Typ auf der Seite des aktiven Gebiets AR1, was folglich die Stehspannung der Halbleitervorrichtung 1 verbessert.
Den Schritten zum Ausbilden der Body-Bereiche 13 und 13a vom p-Typ kann eine thermische Behandlung bei beispielsweise etwa 1700 °C folgen, um die implantierten Störstellen zu aktivieren.
Wie in 7 gezeigt, werden dann die inerten Elemente wie z. B. Helium (He) oder Argon (Ar) in einen Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1 liegt, durch die Ionenimplantationstechnik implantiert, die das Resistmuster RP1 als Maske verwendet (Schritt S24 in 4). An diesem Punkt werden die inerten Elemente in einer solchen Weise implantiert, dass ihre Konzentration im Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13 vom p-Typ liegt, höher wird als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ, die zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ eingelegt ist. Dies implantiert die inerten Elemente in den Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13 vom p-Typ liegt, was den Halbleiterbereich 24 vom n^--Typ mit Kristalldefekten wie z. B. den Punktdefekten PD1, die darin ausgebildet sind, erzeugt.
Die inerten Elemente werden in eine obere Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ, d. h. in einen Abschnitt, der später zum JFET-Bereich 16 wird (siehe später zu erörternde 14), in einer solchen Weise implantiert, dass die Konzentration der inerten Elemente im Abschnitt, der zum JFET-Bereich 16 wird, niedriger ist als die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ. Alternativ werden die inerten Elemente nicht in den Abschnitt implantiert, der zum JFET-Bereich 16 wird.
Dies verhindert oder unterbindet, dass positive Löcher, die durch die Body-Dioden 23 als Durchlassstrom fließen, sich mit Elektronen an Stapelfehlern in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ rekombinieren. Dies verhindert oder unterbindet wiederum, dass sich die Stapelfehler in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ ausbreiten, wodurch verhindert oder unterbunden wird, dass der Einschaltwiderstand in der Halbleitervorrichtung 1 zunimmt.
Vorzugsweise kann Helium (He) oder Argon (Ar) als inerte Elemente verwendet werden. Solche inerten Elemente können beispielsweise durch die Ionenimplantationstechnik in den Halbleiterbereich 24 vom n^--Typ implantiert werden. Dies bildet leicht Kristalldefekte wie z. B. die Punktdefekte PD1 als Orte, am denen positive Löcher, die als Durchlassstrom einfließen, sich mit Elektronen rekombinieren.
Vorzugsweise ist die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ 1 × 10¹⁵ bis 1 × 10²² cm-³. Dies ermöglicht, dass der Halbleiterbereich 24 vom n^--Typ in der Qualität unverändert bleibt, und verhindert, dass ein Abschnitt der Epitaxieschicht 12 vom n^--Typ, der den Halbleiterbereich 24 vom n^--Typ umgibt, den elektrischen Widerstand erhöht. Den positiven Löchern, die als Durchlassstrom einfließen, wird auch ermöglicht, sich zuverlässig mit Elektronen an den Kristalldefekten wie z. B. den Punktdefekten PD1 zu rekombinieren, die durch die inerten Elemente im Halbleiterbereich 24 vom n^--Typ gebildet sind.
Vorzugsweise wird der Halbleiterbereich 24 vom n^--Typ so ausgebildet, dass er mit der unteren Oberfläche des Body-Bereichs 13 vom p-Typ in Kontakt steht. Dies verhindert oder unterbindet zuverlässiger, dass sich die positiven Löcher, die sich am Body-Bereich 13 vom p-Typ vorbei bewegen, mit Elektronen an den Stapelfehlern in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ rekombinieren.
In dem Beispiel von 7 werden, wenn die inerten Elemente in das aktive Gebiet AR1 implantiert werden, die inerten Elemente wie z. B. Helium (He) oder Argon (Ar) auch in einen Abschnitt der Epitaxieschicht 12 vom n^--Typ implantiert, der unter dem Body-Bereich 13 vom p-Typ im Abschlussgebiet AR2 liegt. An diesem Punkt werden die inerten Elemente in einer solchen Weise implantiert, dass ihre Konzentration im Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13a vom p-Typ angeordnet ist, höher wird als in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ, die zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ im aktiven Gebiet AR1 eingelegt ist. Dies implantiert die inerten Elemente in den Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 liegt, was den Halbleiterbereich 24a vom n^--Typ mit Kristalldefekten wie z. B. den Punktdefekten PD1, die darin ausgebildet sind, erzeugt.
Das heißt, die inerten Elemente werden in den Abschnitt, der zum JFET-Bereich 16 wird (siehe später zu erörternde 14), in einer solchen Weise implantiert, dass die Konzentration der inerten Elemente niedriger ist als im Halbleiterbereich 24 vom n^--Typ sowie im Halbleiterbereich 24a vom n^--Typ. Alternativ werden keine inerten Elemente in den Abschnitt implantiert, der zum JFET-Bereich 16 wird.
In den Beispielen von 6 und 7 können dieselben Resistmuster RP1 und RP11 verwendet werden, um die Störstellen vom p-Typ zu implantieren (Schritt S23 in 4) und um die inerten Elemente zu implantieren (Schritt S24 in 4). Dies trägt zum Verringern der Anzahl der Schritte, die den Halbleitervorrichtungs-Herstellungsprozess bilden, und zum Senken der Anzahl der Masken zur Verwendung während des Prozesses bei.
In den Beispielen von 6 und 7 kann auch derselbe Schritt verwendet werden, um die Störstellen vom p-Typ in das aktive Gebiet AR1 zu implantieren und die Störstellen vom p-Typ in das Abschlussgebiet AR2 zu implantieren. Ferner kann derselbe Schritt verwendet werden, um die inerten Elemente in das aktive Gebiet AR1 zu implantieren und die inerten Elemente in das Abschlussgebiet AR2 zu implantieren. Dies trägt auch zum Verringern der Anzahl der Schritte, die den Halbleitervorrichtungs-Herstellungsprozess bilden, und zum Senken der Anzahl der Masken zur Verwendung während des Prozesses bei.
Nachdem der Schritt zum Implantieren der inerten Elemente durchgeführt ist (Schritt S24 in 4), kann der Schritt zum Implantieren der Störstellen vom p-Typ ausgeführt werden (Schritt S23 in 4). Alternativ kann der Schritt S14 durchgeführt werden, wie in 8 bis 11 dargestellt.
In den Beispielen von 8 bis 11 wird zuerst der Resistfilm RF1 über der Epitaxieschicht 12 vom n^--Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 ausgebildet (Schritt S21 in 4), wie in 8 gezeigt. Die Öffnungen OP1 werden im aktiven Gebiet AR1 ausgebildet (Schritt S22 in 4), um das Resistmuster RP1 zu erzeugen, das aus dem Resistfilm RF1 besteht, in dem die Öffnungen OP1 ausgebildet wurden. An diesem Punkt sind keine Öffnungen im Abschlussgebiet AR2 ausgebildet, so dass die Epitaxieschicht 12 vom n--Typ mit dem Resistfilm RF1 bedeckt ist.
Wie in 8 gezeigt, werden dann die Störstellen vom p-Typ in die Epitaxieschicht 12 vom n^--Typ im aktiven Gebiet AR1 implantiert (Schritt S23 in 4), um den Body-Bereich 13 vom p-Typ auszubilden. An diesem Punkt ist die Epitaxieschicht 12 vom n^--Typ mit dem Resistfilm RF1 im Abschlussgebiet AR2 bedeckt, so dass die Störstellen vom p-Typ nicht in das Abschlussgebiet AR2 implantiert werden.
Wie in 9 gezeigt, werden als nächstes die inerten Elemente in das aktive Gebiet AR1 implantiert (Schritt S24 in 4), um den Halbleiterbereich 24 vom n^--Typ auszubilden. An diesem Punkt ist die Epitaxieschicht 12 vom n^--Typ mit dem Resistfilm RF1 im Abschlussgebiet AR2 bedeckt, so dass die inerten Elemente nicht in das Abschlussgebiet AR2 implantiert werden.
Wie in 10 gezeigt, wird dann das Resistmuster RP1 vom aktiven Gebiet AR1 und Abschlussgebiet AR2 entfernt. In derselben Weise wie bei dem Resistfilm RF1 wird ein Resistfilm RF2 über der Epitaxieschicht 12 vom n^--Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 ausgebildet. Öffnungen OP2 werden im Abschlussgebiet AR2 ausgebildet, um ein Resistmuster RP2 zu erzeugen, das aus dem Resistfilm RF2 besteht, in dem die Öffnungen OP2 ausgebildet wurden. Die Öffnungen OP2 durchdringen den Resistfilm RF1, so dass sie die Epitaxieschicht 12 vom n^--Typ in einem Bereich des Abschlussgebiets AR2 erreichen, wo der Body-Bereich 13a vom p-Typ ausgebildet ist. An diesem Punkt sind jedoch die Epitaxieschicht 12 vom n^--Typ und der Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1 mit dem Resistfilm RF1 bedeckt.
Wie in 10 gezeigt, wird als nächstes der Body-Bereich 13a vom p-Typ durch Implantieren der Störstellen vom p-Typ in die Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 unter Verwendung der Ionenimplantationstechnik ausgebildet, die das Resistmuster RP2 als Maske verwendet. An diesem Punkt sind die Epitaxieschicht 12 vom n^--Typ und der Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1 mit dem Resistfilm RF2 bedeckt, so dass die Störstellen vom p-Typ nicht in das aktive Gebiet AR1 implantiert werden.
Wie in 11 gezeigt, wird dann der Halbleiterbereich 24a vom n^--Typ durch Implantieren der inerten Elemente in die Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 unter Verwendung der Ionenimplantationstechnik ausgebildet, die das Resistmuster RP2 als Maske verwendet. An diesem Punkt sind die Epitaxieschicht 12 vom n^--Typ und der Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1 mit dem Resistfilm RF2 bedeckt, so dass die Störstellen vom p-Typ nicht in das aktive Gebiet AR1 implantiert werden.
In den Beispielen von 8 bis 11 kann dasselbe Resistmuster RP1 auch verwendet werden, um die Störstellen vom p-Typ zu implantieren (Schritt S23 in 4) und die inerten Elemente zu implantieren (Schritt S24 in 4). Dies trägt auch zum Verringern der Anzahl der Schritte, die den Halbleitervorrichtungs-Herstellungsprozess bilden, und Senken der Anzahl der Masken zur Verwendung während des Prozesses bei.
In den Beispielen von 8 bis 11 wird auch ein Schritt durchgeführt, um die Störstellen vom p-Typ in das aktive Gebiet AR1 zu implantieren, und ein unterschiedlicher Schritt wird ausgeführt, um die Störstellen vom p-Typ in das Abschlussgebiet AR2 zu implantieren. Ebenso wird ein Schritt durchgeführt, um die inerten Elemente in das aktive Gebiet AR1 zu implantieren, und ein unterschiedlicher Schritt wird ausgeführt, um die inerten Elemente in das Abschlussgebiet AR2 zu implantieren. Folglich können die Menge der Störstellen vom p-Typ, die in das aktive Gebiet AR1 implantiert werden, und die Menge der Störstellen vom p-Typ, die in das Abschlussgebiet AR2 implantiert werden, unabhängig voneinander eingestellt werden. Ebenso können die Menge der inerten Elemente, die in das aktive Gebiet AR1 implantiert werden, und die Menge der inerten Elemente, die in das Abschlussgebiet AR2 implantiert werden, unabhängig voneinander eingestellt werden.
Im Übrigen können das Resistmuster, das aus dem Resistfilm RF1 besteht, und das Resistmuster, das aus dem Resistfilm RF2 gebildet ist, gegen die Maskenmuster, die aus verschiedenen Typen von Filmen bestehen, ausgetauscht werden.
Der Source-Bereich 14 vom n⁺-Typ wird als nächstes ausgebildet (Schritt S15 in 3). In Schritt S15 wird, wie in 12 gezeigt, das Resistmuster RP1 oder RP2 zuerst entfernt. Ein Resistfilm RF3 wird dann über der Epitaxieschicht 12 vom n^--Typ, dem Body-Bereich 13 vom p-Typ und dem Body-Bereich 13a vom p-Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 ausgebildet. Der so ausgebildete Resistfilm RF3 wird Belichtung und Entwicklung unter Verwendung von Photolithographie unterzogen. Dies bildet Öffnungen OP3 aus, die den Resistfilm RF3 durchdringen, so dass sie den Body-Bereich 13 vom p-Typ in einem Bereich des aktiven Gebiets AR1 erreichen, wo der Source-Bereich 14 vom n⁺-Typ ausgebildet wird. An diesem Punkt ist ein Resistmuster RP3 erzeugt, das aus dem Resistfilm RF3 besteht, in dem die Öffnungen OP3 ausgebildet wurden. Dies legt den Body-Bereich 13 vom p-Typ an der Unterseite der Öffnungen OP3 frei. Im Abschlussgebiet AR2 werden andererseits keine Öffnungen ausgebildet, so dass die Epitaxieschicht 12 vom n-Typ und der Body-Bereich 13a vom p-Typ mit dem Resistfilm RF3 bedeckt sind.
Dann werden die Störstellen vom n-Typ wie z. B. Stickstoff (N) oder Phosphor (P) in den Body-Bereich 13 vom p-Typ durch die Ionenimplantationstechnik unter Verwendung des Resistmusters RP3 als Maske implantiert. Dies bildet den Source-Bereich 14 vom n⁺-Typ in einer oberen Schicht des Body-Bereichs 13 vom p-Typ aus. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom n-Typ im Source-Bereich 14 vom n⁺-Typ beispielsweise etwa 1 × 10¹⁹ bis 1 × 10²⁰ cm^-3 sein. Der Source-Bereich 14 vom n⁺-Typ kann eine Dicke von beispielsweise etwa 100 bis 500 nm aufweisen. An diesem Punkt sind die Epitaxieschicht 12 vom n^--Typ und der Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 mit dem Resistfilm RF3 bedeckt und werden nicht mit Störstellen vom n-Typ dotiert.
Als nächstes wird der Body-Kontaktbereich 15 vom p⁺-Typ ausgebildet (Schritt S16 in 3). In Schritt S16 wird, wie in 13 gezeigt, das Resistmuster RP3 zuerst entfernt. Dann wird ein Resistfilm RF4 über der Epitaxieschicht 12 vom n^--Typ, dem Body-Bereich 13 vom p-Typ, dem Body-Bereich 13a vom p-Typ und dem Source-Bereich 14 vom n⁺-Typ im aktiven Gebiet AR1 ausgebildet. Der so ausgebildete Resistfilm RF4 wird Belichtung und Entwicklung unter Verwendung von Photolithographie unterzogen. Dies bildet Öffnungen OP4 aus, die den Resistfilm RF4 durchdringen, so dass sie den Body-Bereich 13 vom p-Typ oder den Source-Bereich 14 vom n⁺-Typ in einem Bereich des aktiven Gebiets AR1 erreichen, in dem der Body-Kontaktbereich 15 vom p⁺-Typ ausgebildet ist. An diesem Punkt ist ein Resistmuster RP4 erzeugt, das aus dem Resistfilm OP4 besteht, in dem die Öffnungen OP4 ausgebildet wurden. An der Unterseite der Öffnungen OP4 liegt der Body-Bereich 13 vom p-Typ oder dem Source-Bereich 14 vom n⁺-Typ frei.
In dem Beispiel von 13 wird, wenn der Resistfilm RF4 im aktiven Gebiet AR1 ausgebildet wird, der Resistfilm RF4 auch über der Epitaxieschicht 12 vom n^--Typ und dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 ausgebildet. Und wenn die Öffnungen OP4 ausgebildet werden, werden Öffnungen OP41, die den Resistfilm RF4 durchdringen, so dass sie den Body-Bereich 13a vom p-Typ erreichen, auch in einem Bereich des Abschlussgebiets AR2 ausgebildet, wo der Kontaktbereich 15a ausgebildet ist. An diesem Punkt ist ein Resistmuster RP41 erzeugt, das aus dem Resistfilm RF4 besteht, in dem die Öffnungen OP41 ausgebildet wurden. An der Unterseite der Öffnungen OP41 liegt der Body-Bereich 13a vom p-Typ frei.
Wie in 13 gezeigt, werden dann die Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) in den Body-Bereich 13 vom p-Typ oder in den Source-Bereich 14 vom n⁺-Typ im aktiven Gebiet AR1 durch die Ionenimplantationstechnik unter Verwendung des Resistmusters RP4 als Maske implantiert. Dies bildet den Body-Kontaktbereich 15 vom p⁺-Typ in einer oberen Schicht des Body-Bereichs 13 vom p-Typ im aktiven Gebiet AR1 aus. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom p-Typ im Body-Kontaktbereich 15 vom p⁺-Typ beispielsweise etwa 1 × 10¹⁹ bis 1 × 10²⁰ cm^-3 sein. Der Body-Kontaktbereich 15 vom p⁺-Typ kann eine Dicke von beispielsweise etwa 100 bis 500 nm aufweisen.
In dem Beispiel von 13 werden, wenn die Störstellen vom p-Typ in das aktive Gebiet AR1 implantiert werden, die Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) auch in den Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 durch die Ionenimplantationstechnik unter Verwendung des Resistmusters RP4 als Maske implantiert. Dies bildet den Kontaktbereich 15a in einer oberen Schicht des Body-Bereichs 13a vom p-Typ aus. Wie vorstehend erwähnt, kann die Konzentration der Störstellen vom p-Typ im Kontaktbereich 15a beispielsweise etwa 1 × 10¹⁹ bis 1 × 10²⁰ cm^-3 sein. Der Kontaktbereich 15a kann eine Dicke von beispielsweise etwa 100 bis 500 nm aufweisen.
Die Schritte zum Ausbilden des Source-Bereichs 14 vom n⁺-Typ, des Body-Kontaktbereichs 15 vom p⁺-Typ und des Kontaktbereichs 15a können entweder in der vorstehend beschriebenen Sequenz oder in irgendeiner anderen Sequenz durchgeführt werden, solange geeignet strukturierte Resistfilme als Masken verwendet werden. Das Resistmuster, das aus dem Resistfilm RF3 besteht, und das Resistmuster, das aus dem Resistfilm RF4 gebildet ist, können auch durch andere Maskenmuster ersetzt werden, die aus verschiedenen Arten von Filmen bestehen. Ferner kann jedem oder allen der Schritte zum Ausbilden des Source-Bereichs 14 vom n⁺-Typ, des Body-Kontaktbereichs 15 vom p⁺-Typ und des Kontaktbereichs 15a eine Wärmebehandlung bei etwa 1700 °C folgen, um die implantierten Störstellen zu aktivieren.
Wie in 14 gezeigt, werden dann der Gate-Isolationsfilm 18 und die Gate-Elektrode 19 ausgebildet (Schritt S17 in 3).
In Schritt S17 wird zuerst, wie in 14 gezeigt, ein Isolationsfilm 18a über den oberen Oberflächen der Epitaxieschicht 12 vom n^--Typ, des Body-Bereichs 13 vom p-Typ, des Source-Bereichs 14 vom n⁺-Typ und des Body-Kontaktbereichs 15 vom p⁺-Typ im aktiven Gebiet AR1 ausgebildet. Vorzugsweise kann der Isolationsfilm 18a aus irgendeinem von verschiedenen Typen von Filmen ausgebildet werden, die beispielsweise aus Siliziumoxid (SiO₂), Siliziumoxidnitrid (SiON), Aluminiumoxid (Al₂O₃) oder Hafniumoxid (HfO₂) bestehen. Als andere bevorzugte Alternative kann der Isolationsfilm 18a ein laminierter Film sein, der aus den vorstehend erwähnten verschiedenen Typen von Filmen besteht. Der Isolationsfilm 18a wird beispielsweise durch das CVD-Verfahren hergestellt.
Eine leitende Schicht 19a wird als nächstes über dem Isolationsfilm 18a ausgebildet. Die leitende Schicht 19a kann aus Polysilizium bestehen, in das die Störstellen vom n-Typ wie z. B. Phosphor (P) oder Arsen (As) in hoher Konzentration diffundiert werden, oder aus Polysilizium bestehen, in das die Störstellen vom p-Typ wie z. B. Bor (B) in hoher Konzentration diffundiert werden. Die leitende Schicht 19a wird beispielsweise durch das CVD-Verfahren ausgebildet.
Wie in 14 gezeigt, werden dann die leitende Schicht 19a und der Isolationsfilm 18a strukturiert, um die Gate-Elektrode 19 und den Gate-Isolationsfilm 18 auszubilden. Der Schritt zum Ausbilden der Gate-Elektrode 19 und des Gate-Isolationsfilms 18 beinhaltet Strukturierung, d. h. Bearbeitung, der leitenden Schicht 19a und des Isolationsfilms 18a durch Photolithographie und Trockenätzen. Insbesondere werden die Gate-Elektrode 19 und der Gate-Isolationsfilm 18 durch die Trockenätztechnik beispielsweise unter Verwendung eines durch Photolithographie strukturierten Resistfilms als Maske strukturiert. Dieser Schritt wandelt die leitende Schicht 19a in die Gate-Elektrode 19 und den Isolationsfilm 18a in den Gate-Isolationsfilm 18 um.
In dem Beispiel von 14 wird der Gate-Isolationsfilm 18 nacheinander in einer Weise ausgebildet, so dass er sich von der oberen Oberfläche eines gegebenen Body-Bereichs 13 vom p-Typ zur oberen Oberfläche des benachbarten Body-Bereichs 13 vom p-Typ erstreckt und die obere Oberfläche des JFET-Bereichs 16 umfasst, der zwischen die die zwei Body-Bereiche 13 vom p-Typ eingelegt ist. In dem Beispiel von 14 wird auch die Gate-Elektrode 19 nacheinander in einer Weise ausgebildet, so dass sie sich von der oberen Oberfläche eines gegebenen Body-Bereichs 13 vom p-Typ zur oberen Oberfläche des benachbarten Body-Bereichs 13 vom p-Typ erstreckt und über die obere Oberfläche des JFET-Bereichs 16 verläuft, wobei der Gate-Isolationsfilm 18 dazwischen eingefügt ist.
Der Zwischenschicht-Isolationsfilm 20 wird als nächstes ausgebildet (Schritt S18 in 3). In Schritt S18 wird, wie in 15 gezeigt, der Zwischenschicht-Isolationsfilm 20 über der Epitaxieschicht 12 vom n^--Typ, dem Body-Bereich 13 vom p-Typ, dem Source-Bereich 14 vom n⁺-Typ und dem Body-Kontaktbereich 15 vom p⁺-Typ in einer Weise ausgebildet, so dass er die Gate-Elektrode 19 und den Gate-Isolationsfilm 18 im aktiven Gebiet AR1 bedeckt. In Schritt S18 wird, wie in 15 gezeigt, auch der Zwischenschicht-Isolationsfilm 20 über der Epitaxieschicht 12 vom n^--Typ, dem Body-Bereich 13a vom p-Typ und dem Kontaktbereich 15a im Abschlussgebiet AR2 ausgebildet. Der Zwischenschicht-Isolationsfilm 20 kann beispielsweise aus Siliziumoxid bestehen und durch das CVD-Verfahren ausgebildet werden.
Die Source-Elektrode 21 wird dann ausgebildet (Schritt S19 in 3). In Schritt S19 werden, wie in 15 gezeigt, die Kontaktlöcher 20a und 20b zuerst als Öffnungen im Zwischenschicht-Isolationsfilm 20 im aktiven Gebiet AR1 und Abschlussgebiet AR2 unter Verwendung von Photolithographie und Ätzen ausgebildet.
Im aktiven Gebiet AR1 werden die Kontaktlöcher 20a ausgebildet, die den Zwischenschicht-Isolationsfilm 20a durchdringen, so dass sie den Source-Bereich 14 vom n⁺-Typ und den Body-Kontaktbereich 15 vom p⁺-Typ erreichen. An der Unterseite der Kon- taktlöcher 20a liegen die obere Oberfläche des Source-Bereichs 14 vom n⁺-Typ und jene des Body-Kontaktbereichs 15 vom p⁺-Typ frei.
Im Abschlussgebiet AR2 werden andererseits die Kontaktlöcher 20b, die den Zwischenschicht-Isolationsfilm 20 durchdringen, so dass sie den Kontaktbereich 15a erreichen, ausgebildet. An der Unterseite der Kontaktlöcher 20b liegt die obere Oberfläche des Kontaktbereichs 15a frei.
Wie in 15 gezeigt, wird dann in Schritt S19 eine leitende Schicht, die aus Titan (Ti) oder Aluminium (Al) besteht, in den Kontaktlöchern 20a und über dem Zwischenschicht-Isolationsfilm 20 im aktiven Gebiet AR1 beispielsweise durch das Verdampfungsverfahren oder durch das Sputterverfahren abgeschieden. Dies bildet die Source-Elektrode 21 aus.
In Schritt S19 wird, wie in 15 gezeigt, auch eine leitende Schicht, die aus Titan (Ti) oder Aluminium (Al) besteht, in den Kontaktlöchern 20b und über dem Zwischenschicht-Isolationsfilm 20 im Abschlussgebiet AR2 beispielsweise durch das Verdampfungsverfahren oder durch das Sputterverfahren abgeschieden. Dies bildet die Kontaktelektrode 21a aus. Die Kontaktelektrode 21a kann in derselben Schicht wie jener der Source-Elektrode 21 ausgebildet werden und kann mit der letzteren elektrisch verbunden werden.
Die Drain-Elektrode 22 wird als nächstes ausgebildet (Schritt S20 in 3). In Schritt S20 wird ein Metallfilm, der aus Titan (Ti), Nickel (Ni), Gold (Au) oder Silber (Ag) besteht, oder ein laminierter Film, der aus Metallfilmen von mindestens zwei dieser Elemente besteht, typischerweise durch Verdampfung oder durch Sputtern über der unteren Oberfläche 10b des SiC-Substrats 10 vom n⁺-Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 abgeschieden. Dies bildet die Drain-Elektrode 22 über der unteren Oberfläche 10b des SiC-Substrats 10 vom n⁺-Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 aus, wobei somit die Halbleitervorrichtung 1 wie z. B. eine in 2 gezeigte hergestellt ist.
Obwohl in 2 nicht gezeigt, können, nachdem die Drain-Elektrode 22 ausgebildet ist, Passivierungsfilme über der oberen Oberfläche und der unteren Oberfläche der Halbleitervorrichtung 1 in einer Weise ausgebildet werden, so dass sie die Gate-Elektrode 19, den Zwischenschicht-Isolationsfilm 20, die Source-Elektrode 21, die Kontaktelektrode 21a und die Drain-Elektrode 22 bedecken. Öffnungen können dann in den Abschnitten der hergestellten Passivierungsfilme ausgebildet werden, in denen Kontaktstellenbereiche zum elektrischen Verbinden der Gate-Elektrode 19, der Source-Elektrode 21 und der Drain-Elektrode 22 mit der Außenseite ausgebildet werden.
<Leistungsmodul, Leistungsumsetzer und Motorsystem>
Ein Leistungsmodul, ein Leistungsumsetzer und ein Motorsystem gemäß der ersten Ausführungsform werden nachstehend beschrieben. Das Leistungsmodul umfasst die Halbleitervorrichtung der ersten Ausführungsform.
16 ist eine schematische Ansicht, die eine Struktur eines Motorsystems unter Verwendung der ersten Ausführungsform zeigt.
Wie in 16 gezeigt, umfasst das Motorsystem 30 einen Leistungsumsetzer 31, der als Wechselrichtervorrichtung wirkt, eine Last 32, die typischerweise durch einen Motor gebildet ist, eine Gleichstrom-Leistungsquelle 33 (DC-Leistungsquelle), und eine Kapazität 34 wie z. B. einen Kondensator. Der Leistungsumsetzer 31 umfasst ein Leistungsmodul 35, das als Wechselrichterschaltung wirkt, und eine Steuerschaltung 36. Die Last 32 ist mit zwei Ausgangsanschlüssen TO1 und TO2 des Leistungsmoduls 35 verbunden. Die Gleichstrom-Leistungsquelle 33 und die Kapazität 34 sind zwischen zwei Eingangsschlüssen TI1 und TI2 des Leistungsmoduls 35 miteinander parallel geschaltet.
Das Leistungsmodul 35, das als Wechselrichterschaltung wirkt, umfasst Schaltelemente 37u, 37v, 37x und 37y. Die Schaltelemente 37u und 37x sind zwischen den Eingangsanschlüssen TI1 und TI2 in Reihe geschaltet. Die Schaltelemente 37v und 37y sind zwischen den Eingangsanschlüssen TI1 und TI2 in Reihe geschaltet.
Jedes der Schaltelemente 37u, 37v, 37x und 37y umfasst einen MISFET 38 und eine Body-Diode 39, die mit dem MISFET 38 parallel geschaltet ist. Die Halbleitervorrichtung 1 der ersten Ausführungsform (siehe 2) kann als jedes der Schaltelemente 37u, 37v, 37x und 37y verwendet werden. In diesem Fall kann die Body-Diode 23, die in jedem vertikalen MISFET enthalten ist, der durch die Zelle CL1 in jeder Halbleitervorrichtung 1 dargestellt ist, als Body-Diode 39 verwendet werden (siehe 2).
Die Gate-Elektroden der MISFETs 38, die individuell in den Schaltelementen 37u, 37v, 37x und 37y enthalten sind, sind jeweils mit vier Steueranschlüssen TC1, TC2, TC3 und TC4 des Leistungsmoduls 35 verbunden. Die Steuerschaltung 36 ist auch mit den Steueranschlüssen TC1, TC2, TC3 und TC4 verbunden. Dies bedeutet, dass die Steuerschaltung 36 mit den Gate-Elektroden der MISFETs 38 verbunden ist, die individuell in den Schaltelementen 37u, 37v, 37x und 37y enthalten sind. Die Steuerschaltung 36 steuert die Schaltelemente 37u, 37v, 37x und 37y an.
Die Steuerschaltung 36 steuert die Schaltelemente 37u, 37v, 37x und 37y in einer solchen Weise, dass der Ein-Zustand oder Aus-Zustand eines Satzes von Schaltelementen 37u und 37y mit dem Ein-Zustand oder Aus-Zustand eines anderen Satzes von Schaltelementen 37v und 37x abwechselt. Dies ermöglicht, dass das Leistungsmodul 35 als Wechselrichterschaltung eine Wechselspannung (AC-Spannung) aus einer Gleichspannung (DC-Spannung) erzeugt, wodurch Gleichstromleistung in Wechselstromleistung umgesetzt wird. Die Wechselstromleistung treibt die Last 32 an.
<Durchlassspannungsverschlechterung, die durch den Durchlassstrom verursacht wird>
Die Durchlassspannungsverschlechterung der Halbleitervorrichtung, die durch den Durchlassstrom verursacht wird, der durch diese fließt, wird nachstehend mit Bezug auf 16 und 17 und im Vergleich zu einer Halbleitervorrichtung eines Vergleichsbeispiels beschrieben. 17 ist ein Satz von Hauptteilschnittansichten der Halbleitervorrichtung des Vergleichsbeispiels.
Wie bei der Halbleitervorrichtung 1 der ersten Ausführungsform umfasst die Halbleitervorrichtung 101 des Vergleichsbeispiels vertikale MISFETs, die aus Siliziumcarbid bestehen. Im Gegensatz zur Halbleitervorrichtung 1 der ersten Ausführungsform ist der Halbleiterbereich 24 vom n-Typ (siehe 2), der mit den inerten Elementen dotiert ist, nicht im Abschnitt der Epitaxieschicht 12 vom n^--Typ ausgebildet, der unter dem Body-Bereich 13 vom p-Typ angeordnet ist.
Ein Fall wird nachstehend beschrieben, in dem die Halbleitervorrichtungen 101 des Vergleichsbeispiels als Schaltelemente 37u, 37v, 37x und 37y im Leistungsmodul 35 verwendet werden, das als vorstehend unter Verwendung von 16 erläuterte Wechselrichterschaltung wirkt.
Es soll angenommen werden, dass die Last 32, die mit den Ausgangsanschlüssen TO1 und TO2 des Leistungsmoduls 35 verbunden ist, eine große Induktivität aufweist. In diesem Fall verursacht das Umschalten von jedem der Schaltelemente 37u, 37v, 37x und 37y vom Ein-Zustand in den Aus-Zustand, dass ein Durchlassstrom in einer Richtung entgegengesetzt zu jener des Ein-Zustands-Stroms jedes Schaltelements fließt. Dies erfordert das Versehen des Leistungsmoduls 35 als Wechselrichterschaltung mit einer Diode, die mit jedem MISFET 38 der Schaltelemente 37u, 37v, 37x und 37y parallel geschaltet ist, um den Durchlassstrom fließen zu lassen.
Die Halbleitervorrichtung 101 mit dem vertikalen MISFET weist andererseits Body-Dioden 123 und 123a auf, die zwischen die Source-Elektrode 21 oder Kontaktelektrode 21a und die Drain-Elektrode 22 im aktiven Gebiet AR1 und Abschlussgebiet AR2 eingelegt sind, wobei die Body-Diode 123 in der Lage ist, den Durchlassstrom fließen zu lassen. Folglich hat das Leistungsmodul 35 mit den vertikalen MISFETs als seine Schaltelemente 37u, 37v, 37x und 37y keinen Bedarf, zusätzliche Dioden zu haben, die in einer Weise außerhalb dieser MISFETs angebracht sind.
Wenn jedoch die vertikalen MISFETs, die im Leistungsmodul 35 enthalten sind, das als Wechselrichterschaltung wirkt, aus SiC bestehen, kann ein Durchlassstrom, der durch die Dioden innerhalb der vertikalen MISFETs fließt, eine Durchlassspannungsverschlechterung erfahren, die zu einer Erhöhung des Einschaltwidertandes der MISFETs führt. Die Durchlassspannungsverschlechterung erhöht, wenn sie stattfindet, den Leistungsverlust des Leistungsmoduls 35, das als Wechselrichterschaltung wirkt.
Was hier stattfindet, besteht darin, dass, wenn der Durchlassstrom durch die Body-Diode 123 in der Halbleitervorrichtung 101 als vertikaler MISFET, der aus SiC besteht, fließt, positiver Löcher, die durch den Halbleiter fließen, der typischerweise aus SiC besteht, sich mit Elektronen an Kristalldefekten im Halbleiter rekombinieren. Dies erhöht die Konzentration von Kristalldefekten innerhalb des Halbleiters.
Wenn beispielsweise der Durchlassstrom durch die Body-Diode 123 in der Halbleitervorrichtung 101 als vertikaler MISFET, der aus SiC besteht, fließt, rekombinieren sich die positiven Löcher, die als Durchlassstrom fließen, mit Elektronen an Stapelfehlern oder an verschiedenen Kristalldefekten, die potentiell zu Stapelfehlern werden, in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ. Die Energie von der Rekombination von positiven Löchern und Elektronen breitet die Stapelfehler in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ aus. Dies zieht sich eine Durchlassspannungsverschlechterung zu, die verursacht, dass der elektrische Widerstand, der Einschaltwiderstand genannt wird, in der Halbleitervorrichtung 101 zunimmt.
Daher ist es erforderlich, den Durchlassstrom, der durch die Body-Diode 123 fließt, zu minimieren, wenn die Halbleitervorrichtung 101 des Vergleichsbeispiels als Schaltelement verwendet wird. Dies kann erfordern, dass die Steuerschaltung 36 mit sehr hoher Genauigkeit eine synchrone Gleichrichtung wie z. B. Umschalten von jeder der Halbleitervorrichtungen 101 in den Ein-Zustand synchron mit dem Durchlassstrom, der durch die Body-Diode 123 fließt, durchführt. Folglich ist es schwierig, die Konstruktionstoleranz des Leistungsmoduls 35, das als Wechselrichterschaltung mit der Halbleitervorrichtung 101 des Vergleichsbeispiels wirkt, zu erweitern. Dies macht es wiederum schwierig, die Leistung des Leistungsmoduls 35 als Wechselrichterschaltung mit der Halbleitervorrichtung 101 des Vergleichsbeispiels zu verbessern.
Um den Durchlassstrom zu minimieren, der durch die Body-Diode 123 in der Halbleitervorrichtung 101 fließt, muss alternativ eine andere Diode in einer Weise außerhalb der Body-Diode 123 bereitgestellt werden. Dies macht es schwierig, das Leistungsmodul 35 als Wechselrichterschaltung mit der Halbleitervorrichtung 101 des Vergleichsbeispiels in der Größe zu verkleinern.
Gemäß der in der vorstehend zitierten Patentliteratur 1 offenbarten Technologie wird eine Minoritätsladungsträger-Beseitigungsschicht zwischen dem SiC-Substrat vom n-Typ und der Pufferschicht vom n-Typ bereitgestellt. Gemäß der Technologie der vorstehend zitierten Patentliteratur 1 erzeugt auch die Anwendung eines Elektronenstrahls auf den Bereich, wo die Minoritätsladungsträger-Beseitigungsschicht ausgebildet wird, Kohlenstofflochdefekte im SiC-Substrat vom n-Typ, das aus Siliziumcarbid besteht. Dies bedeutet, dass die zitierte Technologie Stapelfehler erleiden kann, die sich in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n-Typ ausbreiten, wenn positive Löcher, die als Durchlassstrom fließen, sich mit Elektronen an verschiedenen Defekten rekombinieren, die bereits in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ vorhanden sind.
Wenn die vertikalen MISFETs, die im Leistungsmodul 35 enthalten sind, das als Wechselrichterschaltung wirkt, aus SiC bestehen, erleidet ein Durchlassstrom, der durch die Body-Dioden 123a in diesen MISFETs fließt, eine Durchlassspannungsverschlechterung wie in dem Fall, in dem der Durchlassstrom durch die Body-Dioden 123 fließt.
<Hauptmerkmale und Effekte dieser Ausführungsform>
In der Halbleitervorrichtung 1 der ersten Ausführungsform ist der Halbleiterbereich 24 vom n^--Typ, der mit den inerten Elementen dotiert ist, in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ ausgebildet, der unter dem Body-Bereich 13 vom p-Typ liegt. Die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ ist höher als in der oberen Schicht der Epitaxieschicht 12 vom n^- -Typ benachbart zum Body-Bereich 13 vom p-Typ.
Es soll ein Fall betrachtet werden, in dem die Halbleitervorrichtung 1 der ersten Ausführungsform als jedes der Schaltelemente 37u, 37v, 37x und 37y des Leistungsmoduls 35 verwendet wird, das als vorstehend unter Verwendung von 16 erörterte Wechselrichterschaltung wirkt. In diesem Fall verursacht, wenn die Last 32, die mit den Ausgangsanschlüssen TO1 und TO2 verbunden ist, eine große Induktivität aufweist, das Umschalten von jedem der Schaltelemente 37u, 37v, 37x und 37y vom Ein-Zustand in den Aus-Zustand, dass ein Durchlassstrom durch die Wechselrichterschaltung in einer Richtung entgegengesetzt zu jener des Ein-Zustands-Stroms jedes Schaltelements fließt.
Mit der Halbleitervorrichtung 1 der ersten Ausführungsform, die als Schaltelement verwendet wird, wenn ein Durchlassstrom durch die Body-Diode 23 fließt, rekombinieren sich jedoch positive Löcher, die vom Body-Bereich 13 vom p-Typ in die Epitaxieschicht 12 vom n^-- Typ fließen, mit Elektronen an Kristalldefekten, die durch die Implantation der inerten Elemente in den Halbleiterbereich 24 vom n^--Typ ausgebildet werden.
Zu der Zeit, zu der der Durchlassstrom durch die Body-Diode 23 fließt, wird folglich verhindert oder unterbunden, dass die positiven Löcher, die als Durchlassstrom vom Body-Bereich 13 vom p-Typ zur Epitaxieschicht 12 vom n^--Typ fließen, sich mit Elektronen an verschiedenen Kristalldefekten in der Pufferschicht 11 oder in der Epitaxieschicht 12 vom n^--Typ rekombinieren. Dies verhindert oder unterbindet die Ausbreitung von Stapelfehlern in der Pufferschicht 11 und in der Epitaxieschicht 12 vom n^--Typ, d. h. verhindert oder unterbindet eine Erhöhung der Konzentration von Kristalldefekten darin. Dies verhindert oder unterbindet wiederum, dass die Durchlassspannungsverschlechterung in der Halbleitervorrichtung 1 auftritt.
Bei der ersten Ausführungsform tritt auch selten eine Durchlassspannungsverschlechterung auf, selbst wenn der Durchlassstrom durch die Body-Diode 23 in der Halbleitervorrichtung 1 fließt. Folglich ist es unnötig, dass die Steuerschaltung 36 mit sehr hoher Genauigkeit eine synchrone Gleichrichtung wie z. B. Umschalten von jeder der Halbleitervorrichtungen 101 in den Ein-Zustand synchron mit dem Durchlassstrom, der durch die Body-Diode 23 fließt, durchführt. Dies macht es möglich, die Konstruktionstoleranz des Leistungsmoduls 35 als Wechselrichterschaltung mit der Halbleitervorrichtung 1 der ersten Ausführungsform sowie die Konstruktionstoleranz des Leistungsumsetzers 31 mit dem Leistungsmodul 35 zu erweitern. Dies verbessert wiederum die Leistungsfähigkeit des Leistungsmoduls 35 und jene des Leistungsumsetzers 31.
Da die erste Ausführungsform selten eine Durchlassspannungsverschlechterung erleidet, selbst wenn der Durchlassstrom durch die Body-Diode 23 in der Halbleitervorrichtung 1 fließt, ist es auch unnötig, eine andere Diode in einer Weise außerhalb der Body-Diode 23 in der Halbleitervorrichtung 1 bereitzustellen. Dies trägt zum Verringern der Größe des Leistungsmoduls 35 und des Leistungsumsetzers 31 bei.
Vorzugsweise ist der Halbleiterbereich 24a vom n^--Typ, der mit den inerten Elementen dotiert ist, in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ ausgebildet, der unter dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 liegt. Die Konzentration der inerten Elemente im Halbleiterbereich 24a vom n^-- Typ ist höher als in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1. Dies verhindert oder unterbindet, dass der elektrische Widerstand in der Halbleitervorrichtung 1 aufgrund der Durchlassspannungsverschlechterung zunimmt, die darin auftritt, wenn der Durchlassstrom durch die Body-Diode 23a in jeder Halbleitervorrichtung 1 fließt, die im Leistungsmodul 35 enthalten ist, das als Wechselrichterschaltung wirkt.
Die erste Ausführungsform gilt auch für einen Fall, in dem das SiC-Substrat 10 vom n⁺-Typ durch ein Halbleitersubstrat ersetzt wird, das aus irgendeinem von verschiedenen Halbleitermaterialien wie z. B. Silizium (Si) oder Galliumnitrid (GaN) besteht, und wobei eine Halbleiterschicht, die aus irgendeinem dieser Halbleitermaterialien besteht, als Epitaxieschicht vom n^-- Typ verwendet wird. In einem solchen Fall werden immer noch dieselben Effekte wie jene der Halbleitervorrichtung, die die erste Ausführungsform bildet, erhalten, obwohl sie weniger auffällig sind, als wenn Siliziumcarbid als Halbleitermaterial verwendet wird (dasselbe gilt für die nachstehend zu erörternde zweite Ausführungsform.
Zweite Ausführungsform
<Halbleitervorrichtung>
Eine Halbleitervorrichtung als zweite Ausführungsform der vorliegenden Erfindung wird nachstehend beschrieben. Die Halbleitervorrichtung der zweiten Ausführungsform umfasst vertikale MISFETs, die jeweils aus Siliziumcarbid (SiC) bestehen.
Wie bei der Halbleitervorrichtung 1 der ersten Ausführungsform weist die Halbleitervorrichtung 1 der zweiten Ausführungsform den Halbleiterbereich 24 vom n^-- Typ auf. Es ist zu beachten, dass in einer Draufsicht der Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n^--Typ auf der entgegengesetzten Seite des JFET-Bereichs 16 angeordnet ist, wobei der Seitenabschnitt SS2 des Body-Bereichs 13 vom p-Typ dazwischen eingefügt ist.
18 ist ein Satz von Hauptteilschnittansichten der Halbleitervorrichtung als zweite Ausführungsform der vorliegenden Erfindung.
In der Halbleitervorrichtung 1 der zweiten Ausführungsform sind die anderen Abschnitte als der Halbleiterbereich 24 vom n^--Typ und der Halbleiterbereich 24a vom n^--Typ im Wesentlichen dieselben wie ihre Gegenstücke in der Halbleitervorrichtung 1 der ersten Ausführungsform und werden folglich nicht weiter erläutert.
In der Halbleitervorrichtung 1 der zweiten Ausführungsform ist wie bei der Halbleitervorrichtung 1 der ersten Ausführungsform der Halbleiterbereich 24 vom n^--Typ, der mit den inerten Elementen dotiert ist, in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ ausgebildet, der unter dem Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1 liegt. Dies verhindert oder unterbindet, dass eine Durchlassspannungsverschlechterung in der Halbleitervorrichtung 1 auftritt, wenn ein Durchlassstrom durch die Body-Diode 23 in jeder Halbleitervorrichtung 1 fließt, die im Leistungsmodul 35 enthalten ist, das als Wechselrichterschaltung wirkt (siehe 16).
In der Halbleitervorrichtung 1 der zweiten Ausführungsform ist auch wie bei der Halbleitervorrichtung 1 der ersten Ausführungsform der Halbleiterbereich 24a vom n^--Typ, der mit den inerten Elementen dotiert ist, in einem Abschnitt der Epitaxieschicht 12 vom n^--Typ ausgebildet, der unter dem Body-Bereich 13a vom p-Typ im Abschlussgebiet AR2 liegt. Dies verhindert oder unterbindet, dass eine Durchlassspannungsverschlechterung in der Halbleitervorrichtung 1 auftritt, wenn ein Durchlassstrom durch die Body-Diode 23a in jeder Halbleitervorrichtung 1 fließt, die im Leistungsmodul 35 enthalten ist, das als Wechselrichterschaltung wirkt (siehe 16).
In einer Draufsicht umfasst der Halbleiterbereich 24 vom n^--Typ den Seitenabschnitt SS1, der auf der Seite des JFET-Bereichs 16 angeordnet ist. Ferner umfasst der Body-Bereich 13 vom p-Typ den Seitenabschnitt SS2 auf der Seite des JFET-Bereichs 16. In der zweiten Ausführungsform ist jedoch der Seitenabschnitt SS1 in einer Draufsicht auf der entgegengesetzten Seite des JFET-Bereichs 16 angeordnet, wobei der Seitenabschnitt SS2 dazwischen eingefügt ist. Wie vorstehend in Verbindung mit der ersten Ausführungsform erörtert, ist der JFET-Bereich 16 eine obere Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ.
Der Abschnitt der Epitaxieschicht 12 vom n^--Typ, der zwischen zwei benachbarte Halbleiterbereiche 24 vom n^--Typ eingelegt ist, weist die Breite WD1 auf. Der Abschnitt der Epitaxieschicht 12 vom n^--Typ, der zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ eingelegt ist, weist die Breite WD2 auf, d. h. die Breite des JFET-Bereichs 16. In diesem Aufbau ist die Breite WD1 breiter als die Breite WD2. Folglich ist ein Abschnitt der Epitaxieschicht 12 vom n^--Typ, der unter dem JFET-Bereich 16 liegt, wo die Konzentration der inerten Elemente niedriger ist als in den Halbleiterbereichen 24 vom n^--Typ, d. h. ein Abschnitt PR1 der Epitaxieschicht 12 vom n^--Typ, der einen Strompfad bildet, der ermöglicht, dass ein Strom fließt, in der ebenen Fläche breiter gemacht als der JFET-Bereich 16. Dies verringert den Einschaltwiderstand jedes vertikalen MISFET, der durch die Zelle CL1 dargestellt ist.
Vorzugsweise ist ein unteres Ende LE1 des Seitenabschnitts SS1 in der Draufsicht auf der entgegengesetzten Seite des Seitenabschnitts SS2 angeordnet, wobei ein oberes Ende UE1 des Seitenabschnitts SS1 dazwischen eingefügt ist. Folglich ist eine Breite WD11 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen die unteren Enden LE1 der Seitenabschnitte SS1 von zwei benachbarten Halbleiterbereichen 24 vom n^-- Typ eingelegt ist, breiter gemacht als eine Breite WD12 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen die oberen Enden UE1 der Seitenabschnitte SS1 dieser zwei benachbarten Halbleiterbereiche 24 vom n^-- Typ eingelegt ist. Das heißt, eine obere ebene Fläche des Abschnitts PR1 der Epitaxieschicht 12 vom n^--Typ, der den Strompfad bildet, ist breiter gemacht als eine obere ebene Fläche des Abschnitts PR1. Dies verkürzt die Länge des Strompfades für einen Strom, der durch einen Abschnitt des SiC-Substrats 10 vom n⁺-Typ vom JFET-Bereich 16 weg in der Draufsicht fließt und um den Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n^--Typ geht, um in den JFET-Bereich 16 zu fließen. Dies verringert wiederum den Einschaltwiderstand jedes vertikalen MISFET, der durch die Zelle CL1 dargestellt ist.
Bevorzugter ist der Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n^--Typ ein einer solchen Weise geneigt, dass das untere Ende LE1 des Seitenabschnitts SS1 in der Draufsicht auf der entgegengesetzten Seite des Seitenabschnitts SS2 angeordnet ist, wobei das obere Ende UE1 des Seitenabschnitts SS1 dazwischen eingefügt ist. Dies ermöglicht, dass die Breite WD1 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen die Seitenabschnitte SS1 von zwei benachbarten Halbleiterbereichen 24 vom n^--Typ eingelegt ist, von oben nach unten fortschreitend breiter ist. Das heißt, die ebene Fläche des Abschnitts PR1 der Epitaxieschicht 12 vom n^--Typ, der den Strompfad bildet, ist von oben nach unten fortschreitend breiter gemacht. Dies verkürzt weiter die Länge des Strompfades für den Strom, der durch einen Abschnitt des SiC-Substrats 10 vom n⁺-Typ vom JFET-Bereich 16 weg in der Draufsicht fließt und um den Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n^--Typ geht, um in den JFET-Bereich 16 zu fließen. Dies verringert weiter den Einschaltwiderstand jedes vertikalen MISFET, der durch die Zelle CL1 dargestellt ist.
Hier wird angenommen, dass das Symbol θ den Winkel des Seitenabschnitts SS1 relativ zu einer Ebene senkrecht zur oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ darstellt, d. h. den Winkel der Seite des Abschnitts PR1, der den Strompfad bildet, relativ zu einer Ebene senkrecht zur oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ. In diesem Fall ist der Winkel θ am meisten bevorzugt 45 Grad. Das heißt, der Winkel θ kann vorzugsweise im Bereich von etwa 30 bis 60 Grad und am meisten bevorzugt von 43 bis 47 Grad liegen. Dies ermöglicht die Ausbildung des Halbleiterbereichs 24 vom n^--Typ unter dem Body-Bereich 13 vom p-Typ und verkürzt die Länge des Strompfades für den Strom, der durch einen Abschnitt des SiC-Substrats 10 vom n⁺-Typ vom JFET-Bereich 16 weg fließt in der Draufsicht und um den Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n^--Typ geht, um in den JFET-Bereich 16 zu fließen.
<Halbleitervorrichtungs-Herstellungsprozess>
Ein typischer Prozess zur Herstellung der Halbleitervorrichtung als zweite Ausführungsform wird nachstehend mit Bezug auf die begleitenden Zeichnungen beschrieben. 19 ist ein Ablaufplan, der einen Teil des Herstellungsprozesses für die Halbleitervorrichtung als zweite Ausführungsform zeigt. 20 bis 22 sind Hauptteilschnittansichten der Halbleitervorrichtung als zweite Ausführungsform, die sich im Herstellungsprozess befindet. 19 zeigt die in Schritt S14 von 3 enthaltenen Herstellungsschritte. Insbesondere umreißt 19 den Herstellungsprozess, der das aktive Gebiet AR1 abdeckt.
Wie bei dem Prozess zur Herstellung der Halbleitervorrichtung der ersten Ausführungsform beinhaltet der Prozess zur Herstellung der Halbleitervorrichtung der zweiten Ausführungsform das Ausführen der Schritte S11 bis S13 in 3, um nacheinander die Pufferschicht 11 und die Epitaxieschicht 12 vom n^--Typ über der oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ im aktiven Gebiet AR1 und Abschlussgebiet AR2 auszubilden.
Als nächstes werden der Body-Bereich 13 vom p-Typ und der Halbleiterbereich 24 vom n^--Typ ausgebildet, wie in 20 bis 22 gezeigt (Schritt S14 in 3).
Bei der zweiten Ausführungsform beinhaltet im Gegensatz zur ersten Ausführungsform Schritt S14 zuerst das Ausbilden eines Resistfilms RF5 über der Epitaxieschicht 12 vom n^--Typ im aktiven Gebiet AR1, wie in 20 gezeigt (Schritt S31 in 19). Der so ausgebildete Resistfilm RF5 wird Belichtung und Entwicklung unter Verwendung von Photolithographie unterzogen. Dies bildet Öffnungen OP5 aus, die den Resistfilm RF5 durchdringen, so dass sie die Epitaxieschicht 12 vom n^--Typ in einem Bereich des aktiven Gebiets AR1 erreichen, wo ein Halbleiterbereich 25 vom n^--Typ ausgebildet wird (Schritt S32 in 19). An diesem Punkt ist ein Resistmuster RP5 erzeugt, das aus dem Resistfilm RF5 besteht, in dem die Öffnungen OP5 ausgebildet wurden. An der Unterseite der Öffnungen OP5 liegt die Epitaxieschicht 12 vom n^--Typ frei.
In dem Beispiel von 20 wird, wenn der Resistfilm RF5 im aktiven Gebiet AR1 ausgebildet wird, der Resistfilm RF5 auch über der Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 ausgebildet. Wenn die Öffnungen OP5 ausgebildet werden, werden Öffnungen OP51, die den Resistfilm RF5 durchdringen, so dass sie die Epitaxieschicht 12 vom n^--Typ erreichen, auch in einem Bereich des Abschlussgebiets AR2 ausgebildet, wo ein Halbleiterbereich 25a vom n^--Typ ausgebildet ist. An diesem Punkt ist ein Resistmuster RP51 erzeugt, das aus dem Resistfilm RF5 besteht, in dem die Öffnungen OP51 ausgebildet wurden. An der Unterseite der Öffnungen RP51 liegt die Epitaxieschicht 12 vom n^--Typ frei.
Der als nächstes durchgeführte Schritt ist derselbe wie Schritt S24 in 4 für die erste Ausführungsform, wie in 20 gezeigt. Der Schritt beinhaltet die Verwendung der Ionenimplantationstechnik, um die inerten Elemente wie z. B. Helium (He) oder Argon (Ar) in die Epitaxieschicht 12 vom n^--Typ unter Verwendung des Resistmusters RP5 als Maske zu implantieren (Schritt S33 in 19). Das Implantieren der inerten Elemente in die Epitaxieschicht 12 vom n^--Typ erzeugt den Halbleiterbereich 25 vom n^--Typ mit Kristalldefekten wie z. B. den Punktdefekten PD1, die darin gebildet sind. Die Konzentration der inerten Elemente im Halbleiterbereich 25 vom n^--Typ ist höher als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ.
In dem Beispiel von 20 werden, wenn die inerten Elemente in das aktive Gebiet AR1 implantiert werden, die inerten Elemente wie z. B. Helium (He) oder Argon (Ar) auch in die Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 implantiert. Das Implantieren der inerten Elemente in die Epitaxieschicht 12 vom n^--Typ erzeugt den Halbleiterbereich 25a vom n^--Typ mit Kristalldefekten wie z. B. den darin ausgebildeten Punktdefekten PD1. Die Konzentration der inerten Elemente im Halbleiterbereich 25a vom n^--Typ ist höher als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1.
Es wird angenommen, dass der Body-Bereich 13 vom p-Typ eine Dicke Dpb aufweist. Es wird angenommen, dass eine Tiefe Dimp zwischen der oberen Oberfläche des Body-Bereichs 13 vom p-Typ, der oberen Oberfläche des Source-Bereichs 14 vom n⁺-Typ und der oberen Oberfläche des Body-Kontaktbereichs 15 vom p⁺-Typ einerseits und dem Ort, in den die inerten Elemente implantiert werden, andererseits existiert. Die Tiefe Dimp wird durch die Ionenenergie Eimp bestimmt, die freigesetzt wird, wenn die inerten Elemente durch die Ionenimplantationstechnik implantiert werden. Es wird angenommen, dass ein Abstand Dx zwischen einem Seitenabschnitt SS3 des Resistfilms RF5, der durch die Öffnungen OP5 freiliegt, die im Resistmuster RP5 ausgebildet sind, das als Maske für die Ionenimplantation der inerten Elemente dient, einerseits und dem Seitenabschnitt SS2 des Body-Bereichs 13 vom p-Typ andererseits existiert. Wie vorstehend erwähnt, ist der Winkel θ der Winkel des Seitenabschnitts SS1 relativ zu einer Ebene senkrecht zur oberen Oberfläche 10a des SiC-Substrats 10 vom n⁺-Typ , d. h. der Winkel der Seite des Abschnitts PR1, der den Strompfad bildet, relativ zu einer Ebene senkrecht zur oberen Oberfläche 10a des SiC-Substrat 10 vom n⁺-Typ. In diesem Fall wird der Abstand Dx in einer Weise bestimmt, die den nachstehenden Ausdruck (1) erfüllt. $Dimp \leq Dx \times tan (90 - 0) + Dpb$
Das heißt, der Abstand Dx wird gemäß der Dicke Dpb und der Tiefe Dimp bestimmt.
Wie vorstehend erwähnt, ist der Winkel θ vorzugsweise etwa 45 Grad, um die Länge des Strompfades für den Strom zu verkürzen, der durch einen Abschnitt des SiC-Substrats 10 vom n⁺-Typ vom JFET-Bereich 16 weg in der Draufsicht fließt und um den Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n-Typ geht, um in den JFET-Bereich 16 zu fließen, während der Halbleiterbereich 24 vom n--Typ ausgebildet wird. Wenn der Winkel θ auf 45 Grad gesetzt wird, wird folglich der obige Ausdruck (1) wie folgt umgeschrieben: $Dimp \leq Dx \times tan 45 ° + Dpb$
Wie in 21 gezeigt, wird als nächstes das Resistmuster RP5 im aktiven Gebiet AR1 isotropem Ätzen unterzogen, um eine Öffnungsbreite WP5 jeder Öffnung OP5 zu verbreitern (Schritt S34 in 19). Das heißt, die Öffnungsbreiten WP5 der Öffnungen OP5 werden vergrößert. In dem Beispiel von 21 wird, wenn die Öffnungsbreite WP5 jeder Öffnung OP5 im aktiven Gebiet AR1 verbreitert wird, auch das Resistmuster RP51 im Abschlussgebiet AR2 einem isotropen Ätzen unterzogen, um eine Öffnungsbreite WP51 jeder Öffnung OP51 zu verbreitern. Das heißt, wenn die Öffnungsbreiten WP5 verbreitert werden, werden die Öffnungsbreiten WP51 auch vergrößert.
Wie in 21 gezeigt, wird dann derselbe Schritt wie Schritt S24 in 4 für die erste Ausführungsform wiederholt, um die inerten Elemente wie z. B. Helium (He) oder Argon (Ar) in die Epitaxieschicht 12 vom n^--Typ zu implantieren (Schritt S35 in 19).
Der obige Schritt implantiert die inerten Elemente in einen Abschnitt der Epitaxieschicht 12 vom n^--Typ, der über dem Halbleiterbereich 25 vom n^--Typ liegt. Dies erzeugt einen Halbleiterbereich 26 vom n^--Typ mit Kristalldefekten wie z. B. den darin ausgebildeten Punktdefekten PD1, wodurch der Halbleiterbereich 24 vom n^--Typ hergestellt wird, der aus dem Halbleiterbereich 25 vom n^--Typ und dem Halbleiterbereich 26 vom n^--Typ besteht. Die Konzentration der inerten Elemente im Halbleiterbereich 24 vom n^--Typ ist höher als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ .
In dem Beispiel von 21 werden, wenn die inerten Elemente in das aktive Gebiet AR1 implantiert werden, die inerten Elemente wie z. B. Helium (He) oder Argon (Ar) auch in die Epitaxieschicht 12 vom n^--Typ im Abschlussgebiet AR2 implantiert.
Der obige Schritt implantiert die inerten Elemente in einen Abschnitt der Epitaxieschicht 12 vom n^--Typ, der über dem Halbleiterbereich 25a vom n^--Typ liegt, was einen Halbleiterbereich 26a vom n^--Typ mit Kristalldefekten wie z. B. den darin ausgebildeten Punktdefekten PD1 erzeugt. Dies erzeugt den Halbleiterbereich 24a vom n^--Typ, der aus dem Halbleiterbereich 25a vom n^--Typ und dem Halbleiterbereich 26a vom n^--Typ besteht. Die Konzentration der inerten Elemente im Halbleiterbereich 24a vom n^--Typ ist höher als die Konzentration der inerten Elemente in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ benachbart zum Body-Bereich 13 vom p-Typ im aktiven Gebiet AR1.
Die Öffnungsbreite WP5 in Schritt S35 ist breiter als die Öffnungsbreite WP5 in Schritt S33. Folglich ist der Abstand Dx in Schritt S35 kürzer als der Abstand Dx in Schritt S33. Folglich wird die Tiefe Dimp in Schritt S35 kleiner gemacht als die Tiefe Dimp in Schritt S33, so dass der obige Ausdruck (1) oder (2) erfüllt ist.
Die Schritte S33 und S35 beinhalten das wiederholte Implantieren der inerten Elemente, um den Abstand Dx und die Tiefe Dimp in einer Weise zu verringern, die den obigen Ausdruck (1) oder (2) erfüllt. Dies bildet den Halbleiterbereich 24 vom n^--Typ in einer solchen Weise aus, dass das untere Ende LE1 des Seitenabschnitts SS1 in der Draufsicht auf der entgegengesetzten Seite des Seitenabschnitts SS2 angeordnet ist, wobei das obere Ende UE1 des Seitenabschnitts SS1 dazwischen eingefügt ist.
Die Schritte S34 und S35 können beispielsweise abwechselnd viele Male wiederholt werden, um die inerten Elemente zu implantieren, um den Abstand Dx und die Tiefe Dimp in einer Weise allmählich zu verringern, die den obigen Ausdruck (1) oder (2) erfüllt. Dies neigt den Seitenabschnitt SS1 des Halbleiterbereichs 24 vom n^--Typ in einer solchen Weise, dass das untere Ende LE1 des Seitenabschnitts SS1 in der Draufsicht auf der entgegengesetzten Seite des Seitenabschnitts SS2 angeordnet wird, wobei das obere Ende UE1 des Seitenabschnitts SS1 dazwischen eingefügt ist.
Das Resistmuster RP5 im aktiven Gebiet AR1 wird als nächstes isotropem Ätzen unterzogen, um die Öffnungsbreite WP5 jeder Öffnung OP5 zu verbreitern, wie in 22 gezeigt (Schritt S36 in 19). Das heißt, die Öffnungsbreiten WP5 der Öffnungen OP5 werden vergrößert. In dem Beispiel von 22 wird, wenn die Öffnungsbreite WP5 jeder Öffnung OP5 im aktiven Gebiet AR1 verbreitert wird, auch das Resistmuster RP51 im Abschlussgebiet AR2 isotropem Ätzen unterzogen, um die Öffnungsbreite WP51 jeder Öffnung OP51 zu verbreitern. Das heißt, zu der Zeit, zu der die Öffnungsbreiten WP5 verbreitert werden, werden die Öffnungsbreiten WP51 auch vergrößert.
Wie in 22 gezeigt, werden dann die Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) in eine obere Schicht der Epitaxieschicht 12 vom n^--Typ, die über dem Halbleiterbereich 24 vom n^--Typ im aktiven Gebiet AR1 liegt, unter Verwendung der Ionenimplantationstechnik implantiert, die das Resistmuster RP5 als Maske verwendet (Schritt S37 in 19). Dies bildet den Body-Bereich 13 vom p-Typ in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ aus, die über dem Halbleiterbereich 24 vom n^--Typ liegt.
An diesem Punkt ist die Breite WD1 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen zwei benachbarte Halbleiterschichten 24 vom n^--Typ eingelegt ist, breiter als die Breite WD2 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen zwei benachbarte Body-Bereiche 13 vom p-Typ eingelegt ist. Die Breite WD11 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen die unteren Enden LE1 der Seitenabschnitte SS1 von zwei benachbarten Halbleiterschichten 24 vom n^--Typ eingelegt ist, ist auch breiter als die Breite WD12 des Abschnitts der Epitaxieschicht 12 vom n^--Typ, der zwischen die oberen Enden UE1 der Seitenabschnitte SS1 dieser zwei benachbarten Halbleiterschichten 24 vom n^--Typ eingelegt ist.
In dem Beispiel von 22 werden, wenn die Störstellen vom p-Typ in das aktive Gebiet AR1 implantiert werden, die Störstellen vom p-Typ wie z. B. Aluminium (Al) oder Bor (B) auch in eine obere Schicht der Epitaxieschicht 12 vom n^--Typ, die über dem Halbleiterbereich 24 vom n^--Typ im Abschlussgebiet AR2 liegt, unter Verwendung der Ionenimplantationstechnik implantiert, die das Resistmuster RP5 als Maske verwendet. Dies bildet den Body-Bereich 13a vom p-Typ in der oberen Schicht der Epitaxieschicht 12 vom n^--Typ aus, die über dem Halbleiterbereich 24a vom n^--Typ liegt.
Alternativ kann der Schritt zum Ausbilden des Body-Bereichs 13a vom p-Typ separat vom Schritt zum Ausbilden des Body-Bereichs 13 vom p-Typ durchgeführt werden.
Als andere Alternative kann dem Schritt S33 der Schritt S36 folgen, wobei die Schritte S34 und S35 übersprungen werden. Diese Schritte allein bilden, wenn sie ausgeführt werden, immer noch den Body-Bereich 13 vom p-Typ und die Halbleiterschicht 24 vom n^--Typ in einer solchen Weise aus, dass der Seitenabschnitt SS1 in der Draufsicht auf der entgegengesetzten Seite des JFET-Bereichs 16 angeordnet ist (siehe 18), wobei der Seitenabschnitt SS2 dazwischen eingefügt ist.
Danach werden wie im Prozess für die Herstellung der Halbleitervorrichtung der ersten Ausführungsform die Schritte S15 bis S20 in 3 durchgeführt, um die Halbleitervorrichtung 1 der zweiten Ausführungsform herzustellen.
<Leistungsmodul, Leistungsumsetzer und Motorsystem>
Ein Leistungsmodul, ein Leistungsumsetzer und ein Motorsystem mit jeweils der Halbleitervorrichtung 1 der zweiten Ausführungsform können in derselben Weise wie das Leistungsmodul, der Leistungsumsetzer und das Motorsystem mit jeweils der Halbleitervorrichtung 1 der ersten Ausführungsform, die vorstehend unter Verwendung von 16 erörtert wurde, implementiert werden.
<Hauptmerkmale und Effekte dieser Ausführungsform>
Die Halbleitervorrichtung 1 der zweiten Ausführungsform weist im Wesentlichen dieselben Merkmale wie jene der Halbleitervorrichtung 1 der ersten Ausführungsform auf. Es folgt, dass die Halbleitervorrichtung 1 der zweiten Ausführungsform auch im Wesentlichen dieselben Effekte wie die Halbleitervorrichtung 1 der ersten Ausführungsform bietet.
In der zweiten Ausführungsform ist der Seitenabschnitt SS1 der Epitaxieschicht 24 vom n^--Typ in der Draufsicht auf der entgegengesetzten Seite des JFET-Bereichs 16 angeordnet, wobei der Seitenabschnitt SS2 des Body-Bereichs 13 vom p-Typ dazwischen eingefügt ist. Folglich ist im Bereich der Epitaxieschicht 12 vom n^--Typ, der unter dem JFET-Bereich 16 angeordnet ist, die ebene Fläche des Abschnitts, wo die Konzentration der inerten Elemente niedriger ist als im Halbleiterbereich 24 vom n^--Typ, breiter gemacht als die ebene Fläche im Bereich des JFET-Bereichs 16. Dies verringert wiederum den Einschaltwiderstand jedes vertikalen MISFET.
Dritte Ausführungsform
<Leistungsmodul, Leistungsumsetzer und Dreiphasen-Motorsystem>
Eine Beschreibung eines Leistungsmoduls, eines Leistungsumsetzers und eines Dreiphasen-Motorsystems mit dem Leistungsumsetzer wird nachstehend gegeben, die jeweils als dritte Ausführungsform der vorliegenden Erfindung implementiert werden. Das Leistungsmodul der dritten Ausführungsform umfasst die Halbleitervorrichtung der ersten Ausführungsform. Im Gegensatz zum Leistungsmodul der ersten Ausführungsform wird das Leistungsmodul der dritten Ausführungsform durch Anwenden der Halbleitervorrichtung der ersten Ausführungsform auf eine Dreiphasen-Wechselrichterschaltung implementiert. In der folgenden Beschreibung kann die Halbleitervorrichtung der ersten Ausführungsform durch die Halbleitervorrichtung der zweiten Ausführungsform ersetzt werden (dasselbe gilt für die nachstehende vierte und die fünfte Ausführungsform).
23 ist eine schematische Ansicht, die eine Struktur eines Dreiphasen-Motorsystems als dritte Ausführungsform der vorliegenden Erfindung zeigt.
Wie in 23 gezeigt, umfasst ein Dreiphasen-Motorsystem 30a einen Leistungsumsetzer 31a, der als Wechselrichtervorrichtung wirkt, eine Last 32a, die typischerweise durch einen Dreiphasenmotor gebildet ist, eine Gleichstrom-Leistungsquelle 33 und eine Kapazität 34 wie z. B. einen Kondensator. Der Leistungsumsetzer 31a umfasst ein Leistungsmodul 35a, das als Dreiphasen-Wechselrichterschaltung wirkt, und eine Steuerschaltung 36a. Die Last 32a ist mit Dreiphasen-Ausgangsanschlüssen TO1, TO2 und TO3 des Leistungsmoduls 35a verbunden. Die Gleichstrom-Leistungsquelle 33 und die Kapazität 34 sind zwischen zwei Eingangsanschlüssen TI1 und TI2 des Leistungsmoduls 35a miteinander parallel geschaltet.
Das Leistungsmodul 35a, das als Wechselrichterschaltung wirkt, umfasst Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z. Die Schaltelemente 37u und 37x sind zwischen den Eingangsanschlüssen TI1 und TI2 in Reihe geschaltet. Die Schaltelemente 37v und 37y sind zwischen den Eingangsanschlüssen TI1 und TI2 in Reihe geschaltet. Die Schaltelemente 37w und 37z sind zwischen den Eingangsanschlüssen TI1 und TI2 in Reihe geschaltet.
Jedes der Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z umfasst einen MISFET 38 und eine Body-Diode 39. Die Halbleitervorrichtung 1 der ersten oder der zweiten Ausführungsform (siehe 2 oder 18) kann als jedes der Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z verwendet werden. Die Body-Diode 23 (siehe 2 oder 18), die in der Halbleitervorrichtung 1 enthalten ist, kann auch als Body-Diode 39 verwendet werden.
Die Gate-Elektroden der MISFETs 38, die individuell in den Schaltelementen 37u, 37v, 37w, 37x, 37y und 37z enthalten sind, sind jeweils mit sechs Steueranschlüssen TC1, TC2, TC3, TC4, TC5 und TC6 des Leistungsmoduls 35a verbunden. Die Steuerschaltung 36a ist auch mit den Steueranschlüssen TC1, TC2, TC3, TC4, TC5 und TC6 verbunden. Dies bedeutet, dass die Steuerschaltung 36 mit den Gate-Elektroden der MISFETs 38 verbunden ist, die individuell in den Schaltelementen 37u, 37v, 37w, 37x, 37y und 37z enthalten sind. Die Steuerschaltung 36a steuert die Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z an.
Die Steuerschaltung 36a steuert die Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z in einer solchen Weise, dass der Ein-Zustand und der Aus-Zustand jedes Schaltelements abwechselnd zu einem vorbestimmten Zeitpunkt umgeschaltet werden. Dies erzeugt eine Dreiphasen-Wechselspannung der U-, V- und W-Phase aus einer Gleichspannung, wodurch Gleichstrom in Dreiphasen-Wechselstrom umgesetzt wird. Der Dreiphasen-Wechselstrom treibt die Last 32a an.
<Hauptmerkmale und Effekte dieser Ausführungsform>
Die Halbleitervorrichtung 1 der ersten oder der zweiten Ausführungsform kann als jedes der Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z des Leistungsmoduls 35a verwendet werden, das im Leistungsumsetzer 31a der dritten Ausführungsform enthalten ist.
In derselben Weise wie bei der ersten Ausführungsform wird folglich verhindert oder unterbunden, dass eine Durchlassspannungsverschlechterung in der Halbleitervorrichtung 1 auftritt, wenn ein Durchlassstrom durch die Body-Diode 23 in der Halbleitervorrichtung 1 fließt. Dies verringert den Leistungsverlust, der zum Zeitpunkt der Leistungsumsetzung erlitten wird. Da kein Bedarf besteht, eine synchrone Gleichrichtung mit hoher Genauigkeit unter Verwendung der Steuerschaltung 36a durchzuführen, wird die Konstruktionstoleranz des Leistungsmoduls 35a und des Leistungsumsetzers 31a erweitert. Dies führt zum Verbessern der Leistungsfähigkeit des Leistungsmoduls 35a und jener des Leistungsumsetzers 31a. Und da kein Bedarf besteht, zusätzliche Dioden in einer Weise außerhalb der Body-Diode 23 anzubringen, sind das Leistungsmodul 35a und der Leistungsumsetzer 31a in der Größe verringert.
Vierte Ausführungsform
Ein Fahrzeug als vierte Ausführungsform der vorliegenden Erfindung wird nachstehend beschrieben. Das Fahrzeug der vierten Ausführungsform umfasst den Leistungsumsetzer der dritten Ausführungsform. Typischerweise ist das Fahrzeug ein Hybridauto oder ein Elektrofahrzeug.
24 ist eine schematische Ansicht, die eine Struktur eines Elektrofahrzeugs als vierte Ausführungsform der vorliegenden Erfindung zeigt. 25 ist ein Schaltplan eines Hochsetzstellers für die Verwendung bei dem Fahrzeug der vierten Ausführungsform.
Wie in 24 gezeigt, ist das Fahrzeug 40 ein Elektrofahrzeug, das einen Dreiphasenmotor 43, der in der Lage ist, Leistung aus einer und in eine Antriebswelle 42 auszugeben und einzugeben, die mit Antriebsrädern 41a und 41b gekoppelt ist, eine Wechselrichtervorrichtung 44 zum Antreiben des Dreiphasenmotors 43 und eine Batterie 45 umfasst. Das Fahrzeug 40 umfasst ferner eine Hochsetzstellervorrichtung 48, ein Relais 49 und eine elektronische Steuereinheit 50. Die Hochsetzstellervorrichtung 48 ist mit einer Leistungsleitung 46, die mit der Wechselrichtervorrichtung 44 verbunden ist, und mit einer Leistungsleitung 47, die mit der Batterie 45 verbunden ist, verbunden.
Der Dreiphasenmotor 43 ist ein synchroner Generator-Motor, der einen Rotor, der mit Permanentmagneten eingebettet ist, und einen Stator, um den Dreiphasenspulen gewickelt sind, aufweist. Der vorstehend in Verbindung mit der dritten Ausführungsform beschriebene Leistungsumsetzer 31a (siehe 23) kann als Wechselrichtervorrichtung 44 verwendet werden.
Wie in 25 gezeigt, ist die Hochsetzstellervorrichtung 48 so konfiguriert, dass sie eine Wechselrichtervorrichtung 53 aufweist, die mit einem Induktor 51 und einem Glättungskondensator 52 verbunden ist. Die Wechselrichtervorrichtung 53 ist im Wesentlichen dieselbe wie ein Teil der Wechselrichterschaltung, die im vorstehend in Verbindung mit der dritten Ausführungsform beschriebenen Leistungsmodul 35a enthalten ist. Ein MISFET 55 und eine Body-Diode 56, die in einem Schaltelement 54 in der Wechselrichtervorrichtung 53 enthalten sind, sind im Wesentlichen dieselben wie der MISFET 38 und die Body-Diode 39, die vorstehend in Verbindung mit der dritten Ausführungsform beschrieben wurden.
Die elektronische Steuereinheit 50 umfasst einen Mikroprozessor, eine Speichervorrichtung und einen Eingabe/Ausgabe-Anschluss. Die elektronische Steuereinheit 50 empfängt unter anderem Signale von Sensoren, die die Position des Rotors im Dreiphasenmotor 43 detektieren, und Ladungs- und Entladungswerte von der Batterie 45. Die elektronische Steuereinheit 50 gibt auch Signale aus, die die Wechselrichtervorrichtung 44, die Hochsetzstellervorrichtung 48 und das Relais 49 steuern.
<Hauptmerkmale und Effekte dieser Ausführungsform>
Der Leistungsumsetzer 31a der dritten Ausführungsform (siehe 23) kann als Wechselrichtervorrichtung 44 des Fahrzeugs 40 als vierte Ausführungsform verwendet werden. Die Halbleitervorrichtung 1 der ersten oder der zweiten Ausführungsform (siehe 2 oder 18) kann als jedes der Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z verwendet werden. Die Halbleitervorrichtung 1 der ersten oder der zweiten Ausführungsform kann auch als Schaltelement 54 verwendet werden, das in der Wechselrichtervorrichtung 53 in der Hochsetzstellervorrichtung 48 des Fahrzeugs 40 als vierte Ausführungsform enthalten ist.
In derselben Weise wie bei der ersten Ausführungsform wird folglich verhindert oder unterbunden, dass eine Durchlassspannungsverschlechterung in der Halbleitervorrichtung 1 auftritt, wenn ein Durchlassstrom durch die Body-Diode 23 in der Halbleitervorrichtung 1 fließt. Dies verringert den Leistungsverlust, der zum Zeitpunkt der Leistungsumsetzung erlitten wird. Da kein Bedarf besteht, eine synchrone Gleichrichtung mit hoher Genauigkeit unter Verwendung der Steuerschaltung 36 durchzuführen, ist die Konstruktionstoleranz des Leistungsmoduls 35a und des Leistungsumsetzers 31a erweitert. Dies führt zum Verbessern der Leistungsfähigkeit des Leistungsmoduls 35a und jener des Leistungsumsetzers 31a. Und da kein Bedarf besteht, zusätzliche Dioden in einer Weise außerhalb der Body-Diode 23 anzubringen, sind das Leistungsmodul 35a und der Leistungsumsetzer 31a in der Größe verringert.
Da das Fahrzeug 40 der vierten Ausführungsform den Leistungsverlust verringert, der während der Leistungsumsetzung erlitten wird, die durch die Wechselrichtervorrichtung 44 und die Hochsetzstellervorrichtung 48 durchgeführt wird, wie vorstehend beschrieben, besteht kein Bedarf, dass das Fahrzeug 40 eine Kühlvorrichtung mit großer Größe aufweist. Wenn die Kühlvorrichtung in der Größe verringert ist, werden folglich die Wechselrichtervorrichtung 44 und die Hochsetzstellervorrichtung 48 hinsichtlich der Kosten, der Größe oder des Gewicht leicht verringert. Folglich wird das Volumen des Antriebssystems, das das Fahrzeug 40 als Elektrofahrzeug belegt, verringert. Dies verringert wiederum leicht die Kosten, die Größe oder das Gewicht des Fahrzeugs 40 als Elektrofahrzeug. Die Flexibilität im Konstruieren des Fahrzeugs 40 als Elektrofahrzeug wird auch verbessert, wobei ermöglicht wird, dass der Innenraum des Fahrzeugs 40 weiter gemacht wird.
Die vierte Ausführungsform wurde vorstehend unter Verwendung eines Beispiels beschrieben, in dem ein Fahrzeug mit dem Leistungsumsetzer 31a der dritten Ausführungsform auf ein Elektrofahrzeug angewendet wird. Alternativ kann das Fahrzeug mit dem Leistungsumsetzer 31a der dritten Ausführungsform auf ein Hybridauto angewendet werden, das ebenso eine Brennkraftmaschine verwendet. Das Hybridauto, auf das das Fahrzeug mit dem Leistungsumsetzer 31a der dritten Ausführungsform angewendet wird, bietet im Wesentlichen dieselben Effekte wie das Elektrofahrzeug, auf das der Leistungsumsetzer der dritten Ausführungsform angewendet wird.
Fünfte Ausführungsform
<Eisenbahnfahrzeug>
Ein Eisenbahnfahrzeug als fünfte Ausführungsform der vorliegenden Erfindung wird nachstehend beschrieben. Das Eisenbahnfahrzeug der fünften Ausführungsform umfasst den Leistungsumsetzer der dritten Ausführungsform.
26 ist eine schematische Ansicht, die eine Struktur eines Eisenbahnfahrzeugs als fünfte Ausführungsform der vorliegenden Erfindung zeigt.
Wie in 26 gezeigt, weist ein Eisenbahnfahrzeug 60 einen Pantographen 61, der als Stromabnehmer wirkt, einen Transformator 62, einen Leistungsumsetzer 63, eine Last 64, die durch einen Wechselstrommotor gebildet ist, und Räder 65 auf. Der Leistungsumsetzer 63 umfasst eine Umsetzervorrichtung 66, eine Kapazität 67 wie z. B. einen Kondensator und eine Wechselrichtervorrichtung 68.
Die Umsetzervorrichtung 66 weist Schaltelemente 69 und 70 auf. Das Schaltelement 69 ist auf der Seite des oberen Zweigs angeordnet, d. h. auf der Hochspannungsseite. Das Schaltelement 70 ist auf der Seite des unteren Zweigs angeordnet, d. h. auf der Niederspannungsseite. In 26 sind die Schaltelemente 69 und 70 für eine von mehreren beteiligten Phasen dargestellt.
Die Wechselrichtervorrichtung 68 weist Schaltelemente 71 und 72 auf. Das Schaltelement 71 ist auf der Seite des oberen Zweigs angeordnet, d. h. auf der Hochspannungsseite. Das Schaltelement 72 ist auf der Seite des unteren Zweigs angeordnet, d. h. auf der Niederspannungsseite. In 26 sind die Schaltelemente 71 und 72 für eine von drei Phasen U, V und W dargestellt.
Ein Ende der Primärseite des Transformators 62 ist mit einer Oberleitung 61a über den Pantographen 61 verbunden. Das andere Ende der Primärseite des Transformators 62 ist mit einer Schiene 65a über die Räder 65 verbunden. Ein Ende der Sekundärseite des Transformators 62 ist mit einem Anschluss der Seite des oberen Zweigs der Umsetzervorrichtung 66 auf der entgegengesetzten Seite der Last 64 verbunden. Das andere Ende der Sekundärseite des Transformators 62 ist mit einem Anschluss der Seite des unteren Zweigs der Umsetzervorrichtung 66 auf der entgegengesetzten Seite der Last 64 verbunden.
Ein Anschluss der Seite des oberen Zweigs der Umsetzervorrichtung 66 auf der Seite der Last 64 ist mit einem Anschluss der Seite des oberen Zweigs der Wechselrichtervorrichtung 68 auf der entgegengesetzten Seite der Last 64 verbunden. Ein Anschluss der Seite des unteren Zweigs der Wechselrichtervorrichtung 66 auf der Seite der Last 64 ist mit einem Anschluss des unteren Zweigs der Wechselrichtervorrichtung 68 auf der entgegengesetzten Seite der Last 64 verbunden. Ferner ist die Kapazität 67 zwischenliegend zwischen dem Anschluss der Seite des oberen Zweigs der Wechselrichtervorrichtung 68 auf der entgegengesetzten Seite der Last 64 einerseits und dem Anschluss der Seite des unteren Zweigs der Wechselrichtervorrichtung 68 auf der entgegengesetzten Seite der Last 64 andererseits verbunden. Obwohl in 26 nicht gezeigt, sind drei Anschlüsse der Ausgangsseite der Wechselrichtervorrichtung 68, die die U-, V- und W-Phasen darstellen, mit der Last 64 verbunden.
In der fünften Ausführungsform kann der Leistungsumsetzer 31a der dritten Ausführungsform (siehe 23) als Wechselrichtervorrichtung 68 verwendet werden.
Der Wechselstrom, die durch den Pantographen 61 von der Oberleitung 61a abgenommen wird, wird durch den Transformator 62 in der Spannung transformiert, bevor er durch die Umsetzervorrichtung 66 in den gewünschten Gleichstrom umgesetzt wird. Der durch die Umsetzervorrichtung 66 umgesetzte Gleichstrom wird durch die Kapazität 67 in der Spannung geglättet. Der Gleichstrom, dessen Spannung durch die Kapazität 67 geglättet wird, wird durch die Wechselrichtervorrichtung 68 in Wechselstrom umgesetzt. Der durch die Wechselrichtervorrichtung 68 umgesetzte Wechselstrom wird zur Last 64 geliefert. Die Last 64, die mit dem Wechselstrom gespeist wird, treibt die Räder 65 zur Drehung an, wodurch das Eisenbahnfahrzeug beschleunigt wird.
<Hauptmerkmale und Effekte dieser Ausführungsform>
Der Leistungsumsetzer 31a der dritten Ausführungsform (siehe 23) kann als Wechselrichtervorrichtung 68 im Eisenbahnfahrzeug 60 der fünften Ausführungsform verwendet werden. Die Halbleitervorrichtung 1 der ersten oder der zweiten Ausführungsform (siehe 2 oder 18) kann als jedes der Schaltelemente 37u, 37v, 37w, 37x, 37y und 37z, die im Leistungsumsetzer 31a enthalten sind, verwendet werden.
In derselben Weise wie bei der ersten Ausführungsform wird folglich verhindert oder unterbunden, dass eine Durchlassspannungsverschlechterung in der Halbleitervorrichtung 1 auftritt, wenn ein Durchlassstrom durch die Body-Diode 23 in der Halbleitervorrichtung 1 fließt. Dies verringert den Leistungsverlust, der zum Zeitpunkt der Leistungsumsetzung erlitten wird. Da kein Bedarf besteht, eine synchrone Gleichrichtung mit hoher Genauigkeit unter Verwendung der Steuerschaltung 36 durchzuführen, wird die Konstruktionstoleranz des Leistungsmoduls 35a und des Leistungsumsetzers 31a erweitert. Dies führt zum Verbessern der Leistungsfähigkeit des Leistungsmoduls 35a und jener des Leistungsumsetzers 31a. Und da kein Bedarf besteht, zusätzliche Dioden in einer Weise außerhalb der Body-Diode 23 anzubringen, werden das Leistungsmodul 35a und der Leistungsumsetzer 31a in der Größe verringert.
Da das Eisenbahnfahrzeug 60 der fünften Ausführungsform den Leistungsverlust verringert, der während der Leistungsumsetzung erlitten wird, die durch die Wechselrichtervorrichtung 68 durchgeführt wird, wie vorstehend beschrieben, besteht kein Bedarf, dass das Eisenbahnfahrzeug 60 eine Kühlvorrichtung mit großer Größe aufweist. Wenn die Kühlvorrichtung in der Größe verringert wird, wird auch die Wechselrichtervorrichtung 68 hinsichtlich der Kosten, der Größe oder des Gewichts leicht verringert. Folglich werden die Kosten des Eisenbahnfahrzeugs 60 mit der Wechselrichtervorrichtung 68 leicht verringert, und die Energieeffizienz des Eisenbahnbetriebs wird verbessert.
Alternativ kann die Halbleitervorrichtung 1 der ersten oder der zweiten Ausführungsform (siehe 2 oder 18) als jede der Schaltvorrichtungen 69 und 70 verwendet werden, die in der Umsetzervorrichtung 66 enthalten sind. Auch in diesem Fall wird der Leistungsverlust, der während der Leistungsumsetzung durch die Umsetzervorrichtung 66 erlitten wird, verringert. Dies verringert wiederum die Umsetzervorrichtung 66 leicht hinsichtlich der Kosten, der Größe oder des Gewichts. Folglich werden die Kosten des Eisenbahnfahrzeugs 60 mit der Wechselrichtervorrichtung 68 leicht verringert und die Energieeffizienz des Eisenbahnbetriebs wird verbessert.
Industrielle Anwendbarkeit
Die vorliegende Erfindung kann effektiv auf Halbleitervorrichtungen, Leistungsmodule und Leistungsumsetzer angewendet werden
Bezugszeichenliste

1: Halbleitervorrichtung
10: SiC-Substrat vom n⁺-Typ
10a: obere Oberfläche
10b: untere Oberfläche
11: Pufferschicht
12: Epitaxieschicht vom n^--Typ
13, 13a: Body-Bereich vom p-Typ
14: Source-Bereich vom n⁺-Typ
15: Body-Kontaktbereich vom p⁺-Typ
15a: Kontaktbereich
16: JFET-Bereich
17: Kanalbereich
18: Gate-Isolationsfilm
18a: Isolationsfilm
19: Gate-Elektrode
19a: leitende Schicht
20: Zwischenschicht-Isolationsfilm
20a, 20b: Kontaktloch
21: Source-Elektrode
21a: Kontaktelektrode
22: Drain-Elektrode
23, 23a: Body-Diode
24, 24a, 25, 25a, 26, 26a: Halbleiterbereich vom n^--Typ
30: Motorsystem
30a: Dreiphasen-Motorsystem
31, 31a: Leistungsumsetzer
32, 32a: Last
33: Gleichstrom-Leistungsquelle
34: Kapazität
35, 35a: Leistungsmodul
36, 36a: Steuerschaltung
37u, 37v, 37w, 37x, 37y, 37z: Schaltelement
38: MISFET
39: Body-Diode
40: Fahrzeug
41a, 41b: Antriebsrad
42: Antriebswelle
43: Dreiphasenmotor
44: Wechselrichtervorrichtung
45: Batterie
46, 47: Leistungsleitung
48: Hochsetzstellervorrichtung
49: Relais
50: Elektronische Steuereinheit
51: Induktor
52: Glättungskondensator
53: Wechselrichtervorrichtung
54: Schaltelement
55: MISFET
56: Body-Diode
60: Eisenbahnfahrzeug
61: Pantograph
61a: Oberleitung
62: Transformator
63: Leistungsumsetzer
64: Last
65: Rad
65a: Schiene
66: Umsetzervorrichtung
67: Kapazität
68: Wechselrichtervorrichtung
69 bis 72: Schaltelement
AR1: Aktives Gebiet
AR2: Abschlussgebiet
CL1: Zelle
Dimp: Tiefe
Dpb: Dicke
Dx: Abstand
LE1: unteres Ende
OP1, OP11, OP2, OP3: Öffnung
OP4, OP41, OP5, OP51: Öffnung
PD1: Punktdefekt
PR1: Abschnitt
RF1 bis RF5: Resistfilm
RP1, RP11, RP2, RP3: Resistmuster
RP4, RP41, RP5, RP51: Resistmuster
SS1 bis SS3: Seitenabschnitt
TC1 bis TC6: Steueranschluss
TI1, TI2: Eingangsanschluss
TO1 bis TO3: Ausgangsanschluss
UE1: oberes Ende
WD1, WD11, WD12, WD2: Breite
WP5, WP51: Öffnungsbreite
θ: Winkel

Claims

Halbleitervorrichtung (1), die Folgendes umfasst: ein Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps mit einer ersten Hauptebene (10a) und einer zweiten Hauptebene (10b) auf der entgegengesetzten Seite der ersten Hauptebene (10a); eine Halbleiterschicht (12) des ersten Leitfähigkeitstyps, die über der ersten Hauptebene (10a) des Halbleitersubstrats (10) ausgebildet ist; einen ersten Halbleiterbereich (13), der in einer oberen Schicht der Halbleiterschicht (12) ausgebildet ist, wobei der erste Halbleiterbereich (13) einen zweiten Leitfähigkeitstyp aufweist, der vom ersten Leitfähigkeitstyp verschieden ist; einen zweiten Halbleiterbereich (14) des ersten Leitfähigkeitstyps, der in einer oberen Schicht des ersten Halbleiterbereichs (13) ausgebildet ist; einen dritten Halbleiterbereich (15) des zweiten Leitfähigkeitstyps, der in der oberen Schicht des ersten Halbleiterbereichs (13) ausgebildet ist; eine Gate-Elektrode (19), die über einer oberen Oberfläche eines Abschnitts des ersten Halbleiterbereichs (13) ausgebildet ist, der zwischen den zweiten Halbleiterbereich (14) und die Halbleiterschicht (12) eingelegt ist, wobei ein Gate-Isolationsfilm (18) dazwischen eingefügt ist; eine Source-Elektrode (21), die über dem zweiten Halbleiterbereich (14) und über dem dritten Halbleiterbereich (15) ausgebildet ist; eine Drain-Elektrode (22), die über der zweiten Hauptebene (10b) des Halbleitersubstrats (10) ausgebildet ist; und einen vierten Halbleiterbereich (24) des ersten Leitfähigkeitstyps, der in einem Abschnitt der Halbleiterschicht (12) ausgebildet ist, der unter dem ersten Halbleiterbereich (13) liegt; wobei das Halbleitersubstrat (10), die Halbleiterschicht (12), der erste Halbleiterbereich (13), der zweite Halbleiterbereich (14), der dritte Halbleiterbereich (15) und der vierte Halbleiterbereich (24) aus Siliziumcarbid bestehen; wobei die Halbleiterschicht (12) einen ersten Halbleiterabschnitt (16) umfasst, der aus einer oberen Schicht der Halbleiterschicht benachbart zum ersten Halbleiterbereich (13) ausgebildet ist; wobei der vierte Halbleiterbereich (24) mit Elementen zum Ausbilden von Kristalldefekten dotiert ist; und wobei entweder der erste Halbleiterabschnitt (16) mit den Elementen zum Ausbilden von Kristalldefekten in einer solchen Weise dotiert ist, dass die Konzentration der Elemente zum Ausbilden von Kristalldefekten im ersten Halbleiterabschnitt (16) niedriger ist als die Konzentration der Elemente zum Ausbilden von Kristalldefekten im vierten Halbleiterbereich (24) oder der erste Halbleiterabschnitt (16) nicht mit den Elementen zum Ausbilden von Kristalldefekten dotiert ist, dadurch gekennzeichnet, dass der vierte Halbleiterbereich (24) mit einer unteren Oberfläche des ersten Halbleiterbereichs (13) in Kontakt steht.
Halbleitervorrichtung (1) nach Anspruch 1, wobei ein erster Seitenabschnitt (SS1) des vierten Halbleiterbereichs (24) auf der Seite des ersten Halbleiterabschnitts (16) in einer Draufsicht auf der entgegengesetzten Seite des ersten Halbleiterabschnitts (16) liegt, wobei ein zweiter Seitenabschnitt (SS2) des ersten Halbleiterbereichs (13) auf der Seite des ersten Halbleiterabschnitts (16) dazwischen eingefügt ist.
Halbleitervorrichtung (1) nach Anspruch 2, wobei ein unteres Ende des ersten Seitenabschnitts (SS1) in der Draufsicht auf der entgegengesetzten Seite des zweiten Seitenabschnitts (SS2) angeordnet ist, wobei ein oberes Ende des ersten Seitenabschnitts (SS1) dazwischen eingefügt ist.
Halbleitervorrichtung (1) nach Anspruch 3, wobei der erste Seitenabschnitt (SS1) in einer solchen Weise geneigt ist, dass das untere Ende des ersten Seitenabschnitts (SS1) in der Draufsicht auf der entgegengesetzten Seite des zweiten Seitenabschnitts (SS2) angeordnet ist, wobei das obere Ende des ersten Seitenabschnitts (SS1) dazwischen eingefügt ist.
Halbleitervorrichtung (1) nach Anspruch 1, wobei die Halbleiterschicht (12) in einem ersten Bereich und in einem zweiten Bereich über der ersten Hauptebene (10a) des Halbleitersubstrats (10) ausgebildet ist, wobei der zweite Bereich auf der äußeren Umfangsseite des ersten Bereichs über dem Halbleitersubstrat (10) liegt; wobei der erste Halbleiterbereich (13) in einer oberen Schicht der Halbleiterschicht (12) im ersten Bereich ausgebildet ist; wobei die Halbleitervorrichtung (1) ferner umfasst: einen fünften Halbleiterbereich des zweiten Leitfähigkeitstyps, der in einer oberen Schicht der Halbleiterschicht (12) im zweiten Bereich ausgebildet ist; einen sechsten Halbleiterbereich des zweiten Leitfähigkeitstyps, der in einer oberen Schicht des fünften Halbleiterbereichs ausgebildet ist; eine Kontaktelektrode, die über dem sechsten Halbleiterbereich ausgebildet ist; und einen siebten Halbleiterbereich des ersten Leitfähigkeitstyps, der in einem Abschnitt der Halbleiterschicht (12) ausgebildet ist, der unter dem fünften Halbleiterbereich liegt; wobei der fünfte Halbleiterbereich, der sechste Halbleiterbereich und der siebte Halbleiterbereich aus Siliziumcarbid bestehen; wobei der siebte Halbleiterbereich mit den Elementen zum Ausbilden von Kristalldefekten dotiert ist; und wobei entweder der erste Halbleiterabschnitt (16) mit den Elementen zum Ausbilden von Kristalldefekten in einer solchem Weise dotiert ist, dass die Konzentration der Elemente zum Ausbilden von Kristalldefekten im ersten Halbleiterabschnitt (16) niedriger ist als die Konzentration der Elemente zum Ausbilden von Kristalldefekten im vierten Halbleiterbereich (24) und die Konzentration der Elemente zum Ausbilden von Kristalldefekten im siebten Halbleiterbereich, oder der erste Halbleiterabschnitt (16) nicht mit den Elementen zum Ausbilden von Kristalldefekten dotiert ist.
Halbleitervorrichtung (1) nach Anspruch 1, wobei die Elemente zum Ausbilden von Kristalldefekten Helium oder Argon sind.
Halbleitervorrichtung (1) nach Anspruch 1, wobei die Konzentration der Elemente zum Ausbilden von Kristalldefekten im vierten Halbleiterbereich (24) 1 x 1015 bis 1 x 1022 cm-3 ist.
Leistungsmodul mit der Halbleitervorrichtung (1) nach Anspruch 1.
Leistungsumsetzer mit dem Leistungsmodul nach Anspruch 8.
Halbleitervorrichtungs-Herstellungsverfahren, das Folgendes umfasst: (a) einen Schritt zum Ausbilden einer Halbleiterschicht (12) eines ersten Leitfähigkeitstyps über einer ersten Hauptebene (10a) eines Halbleitersubstrats (10) des ersten Leitfähigkeitstyps, das die erste Hauptebene (10a) und eine zweite Hauptebene (10b) auf der entgegengesetzten Seite der ersten Hauptebene (10a) aufweist; (b) einen Schritt zum Ausbilden eines ersten Halbleiterbereichs (13) in einer oberen Schicht der Halbleiterschicht (12), wobei der erste Halbleiterbereich (13) einen zweiten Leitfähigkeitstyp aufweist, der vom ersten Leitfähigkeitstyp verschieden ist; (c) einen Schritt zum Ausbilden eines zweiten Halbleiterbereichs (14) des ersten Leitfähigkeitstyps in einer oberen Schicht des ersten Halbleiterbereichs (13); (d) einen Schritt zum Ausbilden eines dritten Halbleiterbereichs (15) des zweiten Leitfähigkeitstyps in der oberen Schicht des ersten Halbleiterbereichs (13); (e) einen Schritt zum Ausbilden einer Gate-Elektrode (19) über einer oberen Oberfläche eines Abschnitts des ersten Halbleiterbereichs (13), der zwischen den zweiten Halbleiterbereich (14) und die Halbleiterschicht (12) eingefügt ist, wobei ein Gate-Isolationsfilm (18) dazwischen eingefügt wird; (f) einen Schritt zum Ausbilden einer Source-Elektrode (21) über dem zweiten Halbleiterbereich (14) und über dem dritten Halbleiterbereich (15); und (g) einen Schritt zum Ausbilden einer Drain-Elektrode (22) über der zweiten Hauptebene (10b) des Halbleitersubstrats (10); wobei Schritt (b) einen vierten Halbleiterbereich (24) des ersten Leitfähigkeitstyps in einem Abschnitt der Halbleiterschicht (12) ausbildet, der unter dem ersten Halbleiterbereich (13) liegt, wobei der vierte Halbleiterbereich (24) mit Elementen zum Ausbilden von Kristalldefekten dotiert wird; wobei das Halbleitersubstrat (10), die Halbleiterschicht (12), der erste Halbleiterbereich (13), der zweite Halbleiterbereich (14), der dritte Halbleiterbereich (15) und der vierte Halbleiterbereich (24) aus Siliziumcarbid bestehen; und wobei entweder ein erster Halbleiterabschnitt, der aus einer oberen Schicht der Halbleiterschicht (12) benachbart zum ersten Halbleiterbereich (13) ausgebildet ist, mit den Elementen zum Ausbilden von Kristalldefekten in einer solchen Weise dotiert wird, dass die Konzentration der Elemente zum Ausbilden von Kristalldefekten im ersten Halbleiterabschnitt (16) niedriger ist als die Konzentration der Elemente zum Ausbilden von Kristalldefekten im vierten Halbleiterbereich (24), oder der erste Halbleiterabschnitt (16) nicht mit den Elementen zum Ausbilden von Kristalldefekten dotiert wird, dadurch gekennzeichnet, dass der vierte Halbleiterbereich (24) mit einer unteren Oberfläche des ersten Halbleiterbereichs (13) in Kontakt steht.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 10, wobei Schritt (b) umfasst: (h) einen Schritt zum Ausbilden eines ersten Films über der Halbleiterschicht (12); (i) einen Schritt zum Ausbilden von Öffnungen, die den ersten Film durchdringen, so dass sie die Halbleiterschicht (12) erreichen; (j) einen Schritt zum Ausbilden des vierten Halbleiterbereichs (24) in der Halbleiterschicht (12) durch Implantieren der Elemente zum Ausbilden von Kristalldefekten in einen Abschnitt der Halbleiterschicht (12), der durch die Öffnungen freiliegt; und (k) nach Schritt (j) einen Schritt zum Ausbilden des ersten Halbleiterbereichs (13) in der oberen Schicht der Halbleiterschicht (12), der über dem vierten Halbleiterbereich (24) liegt, durch Implantieren von Störstellen des zweiten Leitfähigkeitstyps in den Abschnitt der Halbleiterschicht (12), der durch die Öffnungen freiliegt.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 11, wobei Schritt (b) ferner Folgendes umfasst: (I) nach Schritt (j) einen Schritt zum Verbreitern einer Öffnungsbreite von jeder der Öffnungen; wobei nach Schritt (1) der Schritt (k) den ersten Halbleiterbereich (13) durch Implantieren der Störstellen des zweiten Leitfähigkeitstyps in den Abschnitt der Halbleiterschicht (12), der durch die Öffnungen freiliegt, ausbildet; und wobei Schritt (b) den vierten Halbleiterbereich (24) in einer solchen Weise ausbildet, dass ein erster Seitenabschnitt (SS1) des vierten Halbleiterbereichs (24) auf der Seite des ersten Halbleiterabschnitts (16) in der Draufsicht auf der entgegengesetzten Seite des ersten Halbleiterabschnitts (16) angeordnet ist, wobei ein zweiter Seitenabschnitt (SS2) des ersten Halbleiterbereichs (13) auf der Seite des ersten Halbleiterabschnitts (16) dazwischen eingefügt ist.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 12, wobei Schritt (j) Folgendes umfasst: (j1) einen Schritt zum Ausbilden eines fünften Halbleiterbereichs, der mit den Elementen zum Ausbilden von Kristalldefekten in der Halbleiterschicht (12) durch Implantieren der Elemente zum Ausbilden von Kristalldefekten in den Abschnitt der Halbleiterschicht (12), der durch die Öffnungen freiliegt, dotiert wird; und (j2) nach Schritt (j1) einen Schritt zum Ausbilden eines sechsten Halbleiterbereichs, der mit den Elementen zum Ausbilden von Kristalldefekten in einem Abschnitt der Halbleiterschicht (12), der über dem fünften Halbleiterbereich liegt, durch Implantieren der Elemente zum Ausbilden von Kristalldefekten in den Abschnitt des Halbleiterbereichs, der durch die Öffnungen freiliegt, deren Öffnungsbreiten verbreitert werden, dotiert wird; wobei der Schritt (j) den vierten Halbleiterbereich (24) ausbildet, der aus dem fünften Halbleiterbereich und dem sechsten Halbleiterbereich besteht; und wobei der Schritt (b) den vierten Halbleiterbereich (24) in einer solchen Weise ausbildet, dass ein unteres Ende des ersten Seitenabschnitts (SS1) in der Draufsicht auf der entgegengesetzten Seite des zweiten Seitenabschnitts (SS2) liegt, wobei ein oberes Ende des ersten Seitenabschnitts (SS1) dazwischen eingefügt ist.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 10, wobei der Schritt (a) die Halbleiterschicht (12) in einem ersten Bereich und in einem zweiten Bereich über der ersten Hauptebene (10a) des Halbleitersubstrats (10) ausbildet, wobei der zweite Bereich auf der äußeren Umfangsseite des ersten Bereichs über dem Halbleitersubstrat (10) liegt; und wobei der Schritt (b) den ersten Halbleiterbereich (13) in der oberen Schicht der Halbleiterschicht (12) im ersten Bereich ausbildet; wobei das Halbleitervorrichtungs-Herstellungsverfahren ferner umfasst: (m) einen Schritt zum Ausbilden eines siebten Halbleiterbereichs des zweiten Leitfähigkeitstyps in einer oberen Schicht der Halbleiterschicht (12) im zweiten Bereich; (n) einen Schritt zum Ausbilden eines achten Halbleiterbereichs des zweiten Leitfähigkeitstyps in einer oberen Schicht des siebten Halbleiterbereichs; und (o) einen Schritt zum Ausbilden einer Kontaktelektrode über dem achten Halbleiterbereich; wobei der Schritt (m) einen neunten Halbleiterbereich des ersten Leitfähigkeitstyps in einem Abschnitt der Halbleiterschicht (12) ausbildet, der unter dem siebten Halbleiterbereich liegt, wobei der neunte Halbleiterbereich mit den Elementen zum Ausbilden von Kristalldefekten dotiert wird; wobei der siebte Halbleiterbereich, der achte Halbleiterbereich und der neunte Halbleiterbereich aus Siliziumcarbid bestehen; und wobei entweder der erste Halbleiterabschnitt (16) mit den Elementen zum Ausbilden von Kristalldefekten in einer solchen Weise dotiert wird, dass die Konzentration der Elemente zum Ausbilden von Kristalldefekten im ersten Halbleiterabschnitt (16) niedriger ist als die Konzentration der Elemente zum Ausbilden von Kristalldefekten im vierten Halbleiterbereich (24) und die Konzentration der Elemente zum Ausbilden von Kristalldefekten im neunten Halbleiterbereich, oder der erste Halbleiterabschnitt (16) nicht mit den Elementen zum Ausbilden von Kristalldefekten dotiert wird.