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GEBIET DER ERFINDUNG
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Die vorliegende Erfindung betrifft das Bumping von Chiprückseitenfilmen (die backside film, DBF), die mit aktiver Oberfläche und Siliziumdurchkontaktierung (through silicon via, TSV) ausgestattet sind und auf welche in einem Verfahren ein weiterer Chip aufgebracht wird.
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Druckschrift
US 6 599 778 B2 offenbart ein Verfahren zur Herstellung einer Halbleiterstruktur mit Vertikalverbindungen, die sich von einer Kontaktierung auf einer Oberfläche zu einer Kontaktierung auf einer Rückseite erstrecken. Das Verfahren umfasst auch das Einrichten einer Vertiefung in einem Chiprückseitenfilm zum Freilegen einer Siliziumdurchkontaktierung sowie das Füllen der Vertiefung mit einem leitfahigen Material und das Zusetzen von Lot.
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Druckschrift
US 2010 / 0 187 671 A1 offenbart einen Chip mit einer Siliziumdurchkontaktierung und einem Chiprückseitenfilm.
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Druckschrift
US 2011 / 0 241 186 A1 offenbart ein Verfahren zur Herstellung eines kernlosen, lötkontaktlosen Aufbauschicht-Substrats (coreless, bumpless build-up-layer, BBUL-C).
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ZUSAMMENFASSUNG DER ERFINDUNG
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Erfindungsgemäß ist ein Verfahren für das Bumping einer Chip-Rückseite geschaffen, das Verfahren umfassend:
- • Einrichten einer Vertiefung in einem Chiprückseitenfilm (die backside film, DBF), um eine Siliziumdurchkontaktierung (through silicon via, TSV-Kontakt) in einem Chip freizulegen, wobei der Chip eine aktive Oberfläche und eine Rückseitenfläche umfasst, und wobei der Chiprückseitenfilm auf der Rückseitenfläche angeordnet ist;
- • Füllen der Vertiefung mit einem leitfähigen Material, das die Siliziumdurchkontaktierung (through silicon via, TSV-Kontakt) kontaktiert; und
- • Bilden von zusätzlichem Lot auf dem leitfähigen Material auf einem gleichen Niveau des Chiprückseitenfilms, wobei das Niveau des Chiprückseitenfilms durch eine
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Gesamtdicke des Chiprückseitenfilms, des Chips und einer Metallisierung auf der aktiven Oberfläche definiert ist, weiterhin
- • Einbetten des Chips in ein kernloses, lötkontaktloses Aufbauschicht-Substrat (coreless, bumpless build-up-layer, BBUL-C), wobei die Rückseitenfläche durch Entfernen des Chiprückseitenfilms freigelegt wird und die aktive Oberfläche mit dem kernlosen, lötkontaktlosen Aufbauschicht-Substrat (coreless, bumpless build-up-layer, BBUL-C) verbunden wird, um einen eingebetteten Chip zu erreichen;
- • Verbinden eines nachfolgenden Chips mit dem eingebetteten Chip beim zusätzlichen Lot.
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Vorteilhafte Ausgestaltungen sind in den Unteransprüchen gegeben.
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Figurenliste
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Um die Art und Weise zu verstehen, wie Ausführungsformen erhalten werden, wird eine detailliertere Beschreibung von verschiedenen Ausführungsformen, die oben kurz skizziert wurden, mit Verweis auf die angehängten Ansprüche geliefert. Diese Zeichnungen stellen Ausführungsformen dar, die nicht notwendigerweise maßstabsgerecht gezeichnet sind und die nicht als Einschränkungen für den Geltungsbereich angesehen werden dürfen. Einige Ausführungsformen werden mit zusätzlicher Spezifik und Detail durch die Verwendung der begleitenden Zeichnungen erläutert. Dabei gilt:
- 1 ist eine Querschnittsansicht einer nicht erfindungsgemäßen Vorrichtung, die einen eingebetteten Chip mit einer Verbindung durch ein kontrolliert abgeschiedenes Lot umfasst.
- 2a ist eine Querschnittsansicht eines eingebetteten Chips während der Bildung einer Verbindung mit einem kontrolliert abgeschiedenen Lot in einem Verfahren gemäß einer Beispiel au sführungsform.
- 2b ist eine Querschnittsansicht des eingebetteten Chips, der in 2a dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 2c ist eine Querschnittsansicht des eingebetteten Chips, der in 2b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 2d ist eine Querschnittsansicht des eingebetteten Chips, der in 2b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 2e ist eine Querschnittsansicht des eingebetteten Chips, der in 2d dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 3b ist eine Querschnittsansicht des eingebetteten Chips, der in 2a dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 3c ist eine Querschnittsansicht des eingebetteten Chips, der in 3b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 3d ist eine Querschnittsansicht des eingebetteten Chips, der in 3c dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 4b ist eine Querschnittsansicht des eingebetteten Chips, der in 2a dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 4c ist eine Querschnittsansicht des eingebetteten Chips, der in 4b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 4d ist eine Querschnittsansicht des eingebetteten Chips, der in 4c dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform.
- 5 ist eine Querschnittsansicht einer Vorrichtung, die einen eingebetteten Chip mit einer Verbindung durch ein kontrolliert abgeschiedenes Lot nach Herstellung in einem Verfahren gemäß einer beispielhaften Ausführungsform umfasst.
- 6d ist eine Querschnittsansicht des eingebetteten Chips während der Bildung einer Verbindung mit kontrollierter Lotabscheidung, die der vorher offenbarten Verarbeitung folgen kann, nachdem eine Lotverarbeitung mit kontrollierter Abscheidung gemäß einer Beispielausführungsform erreicht wurde.
- 6e ist eine Querschnittsansicht des eingebetteten Chips, der in 6d dargestellt ist, während der weiteren Verarbeitung.
- 7 ist eine Querschnittsansicht einer Vorrichtung, die einen eingebetteten Chip mit einer Verbindung durch ein kontrolliert abgeschiedenes Lot umfasst.
- 8 ist eine Querschnittsansicht einer Vorrichtung, die einen eingebetteten Chip mit einer Verbindung durch ein kontrolliert abgeschiedenes Lot gemäß einer beispielhaften Ausführungsform umfasst.
- Die 9a und 9b illustrieren einen Prozessablauf zum Einführen eines leitfähigen Materials in eine Chiprückseitenfilmvertiefung gemäß einer Ausführungsform.
- Die 10a und 10b illustrieren einen Prozessablauf zum Einführen eines leitfähigen Materials in eine Chiprückseitenfilmvertiefung gemäß einer Ausführungsform. Die
- 11a und 11b illustrieren einen Prozessablauf zum Einführen eines leitfähigen Materials in eine Chiprückseitenfilmvertiefung gemäß einer Ausführungsform.
- 12 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform.
- 13 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform.
- 14 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform.
- 15 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform.
- 16 ist ein Prozess- und Verfahrensablaufdiagramm gemäß einer Beispielausführungsform.
- 17 ist eine schematische Darstellung eines Computersystems gemäß Beispielausführungsformen.
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AUSFÜHRLICHE BESCHREIBUNG
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Prozesse werden für die Rückseitenfilme (DBFs) offenbart, die strukturiert sind, um Durchkontaktierungen durch das Silizium (TSVs) zu gestapelten Vorrichtungen zu verbinden.
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Es wird nun auf die Zeichnungen verwiesen, wobei gleiche Strukturen mit gleichen Suffixverweisbezeichnungen versehen werden können. Um die Strukturen verschiedener Ausführungsformen deutlicher zu zeigen, sind die Zeichnungen, die hierin enthalten sind, diagrammartige Darstellungen von Chips mit integrierten Schaltungen, die mit Stapelchip-TSV-Strukturen montiert sind. Daher kann das tatsächliche Aussehen der hergestellten Chipsubstrate, allein oder Chipgehäusen, zum Beispiel in einer Mikrofotografie, unterschiedlich erscheinen, während sie immer noch die beanspruchten Strukturen der illustrierten Ausführungsformen enthalten. Außerdem können die Zeichnungen nur die Strukturen zeigen, die sinnvoll sind, um die dargestellten Ausführungsformen zu verstehen. Zusätzliche Strukturen, die im Fachgebiet bekannt sind, sind möglicherweise nicht aufgenommen worden, um die Klarheit der Zeichnungen aufrechtzuerhalten.
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1 ist eine Querschnittsansicht einer nicht erfindungsgemäßen Vorrichtung 100, die einen eingebetteten Chip 110 mit einer Verbindung 134 durch ein kontrolliert abgeschiedenes Lot gemäß einer beispielhaften Ausführungsform umfasst. Der eingebettete Chip 110 umfasst eine aktive Oberfläche 112 und eine Rückseitenoberfläche 114. Eine Metallisierung 116 am vorderen Ende (FE) befindet sich auf der aktiven Oberfläche 112. Eine Durchkontaktierung durch Silizium (TSV) 118 befindet sich im eingebetteten Chip 110, und der TSV 118 kontaktiert einen TSV-Kontakt 120 auf der Rückseitenoberfläche 114.
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Das Befestigen des eingebetteten Chips 110 umfasst die Verwendung eines Chiprückseitenfilms (DBF) 122, bei sinnvollen Verarbeitungstemperaturen klebrig ist. In einer Ausführungsform befindet sich der eingebettete Chip 110 in einem kernlosen, lötkontaktlosen Aufbauschicht- (BBUL-C)-Substrat 124 mit lötaugenseitigen Kontaktierungsflecken 125. Es ist zu sehen, dass der DBF 122 eine DBF-Höhe 126 oberhalb der FE-Metallisierung 116 erreicht, und das BBUL-Substrat 124 erreicht ebenfalls eine BBUL-C-Höhe 128 oberhalb der FE-Metallisierung 116. In einer Ausführungsform ist die DBF-Höhe 126 größer als die BBUL-Höhe 128, wie dargestellt. In einer Ausführungsform ist die DBF-Höhe 126 dieselbe wie die BBUL-C-Höhe 128. In einer Ausführungsform ist die DBF-Höhe 126 kleiner als die BBUL-Höhe 128.
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In einer Ausführungsform wird ein Hybrid aus etwas DBF 122 und etwas Unterfüllung 138 gebildet. Zum Beispiel kann der DBF 122 teilweise entfernt werden, und in Kombination mit einer Ergänzung von Unterfüllung 138 kann sich ein sinnvoller Verwerfungswiderstand aus dem Hybrid ergeben. In einer Ausführungsform beginnt ein Teil des DBF 122 damit, dass die DBF-Höhe 126 eine erste Höhe ist, gefolgt von einer zweiten Höhe, die das Ergebnis eines teilweisen Herausbrennens des DBF 122 ist. Zum Beispiel wird DBF 126 gebrannt, was zu einer 5 Mikrometer (µm) Stärke (Z-Richtung) führt.
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Die Stärke von 5 µm ist kleiner als die BBUL-C-Höhe 128. Danach wird ein kapillarer Unterfüllungs-Prozess (CUF-Prozess) ausgeführt. Die sich ergebende Struktur eines teilweise entfernten DBF und die ergänzende Unterfüllung können für eine gegebene sinnvolle Steifigkeit optimiert werden. Außerdem kann der thermische DBF-Ausdehnungskoeffizient (CTE) und Unterfüllungs-CTE sowohl inhärent manipuliert werden wie auch in seiner Dominanz durch seine endgültige Dicke.
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Das BBUL-C-Substrat 124 ist mit zufälligen internen leitfähigen Schichten und Siliziumdurchkontaktierungen entlang der lötaugenseitigen Kontaktierungsflecken 125 dargestellt. In einer Ausführungsform ist das BBUL-C-Substrat 124 ein Package-on-Package-(POP)-BBUL-C-Substrat 124. In dieser Ausführungsform hat das BBUL-C-Substrat 124 POP-Bondpads 130, die zur elektrischen Kommunikation mit einem POP-Package (nicht dargestellt) vorgesehen sind.
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Die Montage des eingebetteten Chips 110 auf einem nachfolgenden Chip 132 wird durch Füllen eines leitfähigen Materials 134 in eine Vertiefung 123 erreicht (siehe z.B. Vertiefung 123 in 2b), die im DBF 122 angeordnet ist, gefolgt vom Verbinden des nachfolgenden Chips 132 mit einem elektrischen Lötkontakthügel 136. Danach lässt man ein Unterfüllmaterial 138 zwischen dem DBF 122 und dem nachfolgenden Chip 132 fließen. Das leitfähige Material 134 kann auch als Lotverbindung 134 mit kontrollierter Abscheidung gemäß einer beispielhaften Ausführungsform bezeichnet werden.
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Nun ist zu erkennen, dass andere Chips in ähnlicher Weise wie der nachfolgende Chip 132 montiert werden können. Zum Beispiel wird ein zweiter Chip 140 in komprimiertem, vereinfachtem vertikalem Maßstab (Z-Richtung) und auch in vereinfachter Form (ohne dargestellte Lotverbindungen mit kontrollierter Abscheidung) dargestellt. In einer Ausführungsform ist der zweite Chip 140 ein TSV-Chip, der auf dem nachfolgenden Chip 132 montiert ist, wobei der nachfolgende Chip 132 ebenfalls einen DBF hat, der gemäß einer offenbarten Ausführungsform strukturiert wurde. Analog kann ein dritter Chip 142 auf dem zweiten Chip 140 montiert werden, wobei der zweite Chip 140 auch ein TSV-Chip mit einem DBF ist, der gemäß einer offenbarten Ausführungsform strukturiert wurde. Ein vierter Chip 144 und ein fünfter Chip 146 werden auch als nicht einschränkende beispielhafte Ausführungsform dargestellt. In einer Ausführungsform ist der vierte Chip 144 ein TSV-Chip, der mit dem dritten Chip 142 mit einer offenbarten Lotverbindung mit kontrollierter Abscheidung verbunden ist, und der fünfte Chip 146 ist ein einfacher Flip-Chip-Die.
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Auch der zweite Chip 140 kann sich unter der BBUL-C-Höhe 128 derart befinden, dass der erste Chip 110, der nachfolgende Chip 132 und der zweite Chip 140 alle effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet sind. Es ist nun zu verstehen, dass mindestens ein Chip oberhalb des nachfolgenden Chips 132 aufgestapelt werden kann, er würde jedoch nicht effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet werden.
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In einer Ausführungsform ist der erste Chip 110 ein logischer Chip, und der nachfolgende Chip 132 ist ein Speicherchip. Die Ortsbestimmung des TSV 118 und die Strukturierung des DBF 122 werden zum Verbinden einer Anschlussbelegung des Logikchips 110 mit einer Anschlussbelegung des Speicherchips 132 ausgeführt. Dies kann eine Logik-Speicher-Schnittstelle (LMI) genannt werden. In einer Ausführungsform ist der erste Chip 110 ein Logikchip und der nachfolgende Chip 132 ist auch ein Logikchip. Die Ortsbestimmung des TSV 118 und die Strukturierung des DBF 122 werden zum Verbinden einer Anschlussbelegung des Logikchips 110 mit einer Anschlussbelegung des nachfolgenden Logikchips 132 ausgeführt. Dies kann eine Logik-Logik-Schnittstelle (LLI) genannt werden.
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In einer Ausführungsform sind der erste Chip 110 und der nachfolgende Chip 132 logische Chips mit einem LLI zwischen ihnen, die eine Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung, und der zweite Chip 140 ist ein Speicherchip mit einem LMI zwischen dem nachfolgenden Chip 132 und dem zweiten Chip 140, der eine Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung verwendet. Die Ortsbestimmung des TSV 118 und die Strukturierung des DBF 122 werden zum Verbinden einer Anschlussbelegung des Logikchips 110 mit einer Anschlussbelegung des nachfolgenden Logikchips 132 ausgeführt, und ein ähnlicher DBF auf dem nachfolgenden Chip 132 ist zum Anpassen der Anschlussbelegung der Schnittstelle des nachfolgenden Logikchips 132 an die Anschlussbelegung des Speicherchips 140 strukturiert.
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Es ist nun zu erkennen, dass der Stapel von fünf Chips 132, 140, 142, 144 und 146 repräsentativ für LMI-Ausführungsformen ist. Es ist nun zu erkennen, dass der Stapel von fünf Chips 132, 140, 142, 144 und 146 repräsentativ für LLI- und LMI-Ausführungsformen ist. Analog ist festgestellt worden, dass der Ort des gesamten Stapels oder eines Teils desselben effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 gemäß sinnvollen Ausführungsformen eingebettet werden kann.
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Das Aufstapeln des nachfolgenden Chips 132 auf den eingebetteten ersten Chip 110 kann durch Kompressionsverbindung gemäß einer Ausführungsform erfolgen. Andere Verfahren können zum Erzeugen eines 3D-Stapels verwendet werden, das Ausführungsformen zur Lotverbindung mit kontrollierter Abscheidung verwendet. In jedem Fall werden die mechanische Intaktheit und die Intaktheit des elektronischen Kontakts durch die Verwendung der Ausführungsformen zur Lotverbindung mit kontrollierter Abscheidung erhöht. Außerdem kann das Überspritzen von Formmaterial beseitigt werden, wo man sich auf die Intaktheit der Ausführungsformen der Lotverbindung mit kontrollierter Abscheidung derart verlässt, dass nur Unterfüllung notwendig ist, um anwendbare und zuverlässige physische Bindungen und elektronische Kontakte zu erzeugen. Ferner kann eine verkleinerte Z-Höhe durch Verwendung von ausgezogenen Chip- und TSV-Technologien erreicht werden, um zumindest den eingebetteten ersten Chip 110 und den nachfolgenden Chip 132 zu erzeugen.
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2a ist eine Querschnittsansicht einer Vorrichtung 201 mit eingebettetem Chip während der Bildung einer Verbindung mit einem kontrolliert abgeschiedenen Lot gemäß einer Beispielausführungsform.
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Die Vorrichtung 201 kann als ein eingebetteter erster Chip 110 betrachtet werden, der in einer anderen Ausführungsform des BBUL-C-Substrats 124 angeordnet ist, welches in 1 dargestellt wird.
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Der eingebettete Chip 110 umfasst eine aktive Oberfläche 112 und eine Rückseitenoberfläche 114. Eine FE-Metallisierung 116 befindet sich auf der aktiven Oberfläche 112. Eine TSV 118 befindet sich im eingebetteten Chip 110, und die TSV 118 kontaktiert einen TSV-Kontakt 120 auf der Rückseitenoberfläche 114.
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Ein DBF 122 wird gezeigt, der sich über das BBUL-C-Substrat 124 erstreckt. Es ist zu sehen, dass der DBF 122 eine DBF-Höhe 126 oberhalb der FE-Metallisierung 116 erreicht, und das BBUL-Substrat 124 erreicht ebenfalls eine BBUL-C-Höhe 128 oberhalb der FE-Metallisierung 116. In einer Ausführungsform ist die DBF-Höhe 126 größer als die BBUL-Höhe 128, wie dargestellt. In einer Ausführungsform ist die DBF-Höhe 126 dieselbe wie die BBUL-C-Höhe 128. In einer Ausführungsform ist die DBF-Höhe 126 kleiner als die BBUL-C-Höhe 128.
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Das BBUL-C-Substrat 124 ist mit zufälligen internen leitfähigen Schichten und Siliziumdurchkontaktierungen entlang der lötaugenseitigen Kontaktierungsflecken 125 dargestellt. In einer Ausführungsform ist das BBUL-C-Substrat 124 ein POP-BBUL-C-Substrat 124. In dieser Ausführungsform hat das BBUL-C-Substrat 124 POP-Bondpads 130, die zur elektrischen Kommunikation mit einem POP-Package (nicht dargestellt) vorgesehen sind. Die Verarbeitung des DBF 122 wird ausgeführt, wie zum Beispiel die Vorbereitung desselben, um eine Vertiefung darin zu öffnen, die den TSV-Kontakt 120 freilegt.
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2b ist eine Querschnittsansicht des eingebetteten Chips, der in 2a dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 202 mit eingebettetem Chip ist verarbeitet worden, um eine Vertiefung 123 zu öffnen, die den TSV-Kontakt 120 freilegt. Folglich ist der DBF 122 eine lokale Maske für die Selbstausrichtungsplatzierung des leitfähigen Materials 134, das in 1 dargestellt ist. In einer Ausführungsform wird das Laserbohren durch den DBF 122 ausgeführt, wie zum Beispiel durch Verwendung eines CO2-Laserbohrers. Die Form der Vertiefung 123 kann konisch sein, was charakteristisch für einen CO2-Laserbohrprozess in einem organischen Film ist, der den DBF 122 bildet. In einer Ausführungsform wird ein kontrollierter Ultraviolett-(UV)-Prozess ausgeführt, um die Vertiefung 123 zu bilden.
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2c ist eine Querschnittsansicht des eingebetteten Chips, der in 2b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 203 mit eingebettetem Chip ist durch Einfüllen eines Auflötchipmaterials 134 in die Vertiefung 123 verarbeitet worden (2b). Das Auflötchipmaterial 134 ist ein leitfähiges Material, das den TSV-Kontakt 120 kontaktiert. In einer Ausführungsform hat das Auflötchipmaterial 134 eine Topologie 148, die sich oberhalb der DBF-Höhe 126 derart erstreckt, dass ein Überfluss an Lotmaterial oberhalb der DBF-Höhe 126 dargeboten wird. Das Auflötchipmaterial 148 kann als Kuppelformfaktor 148 bezeichnet werden, wobei etwas Lotmaterial sich oberhalb des Auflötchipmaterials 148 erstreckt. Der Kuppelformfaktor ist nützlich, um eine kleinere Kuppelspitze des Auflötchipmaterials 134 derart zu präsentieren, dass weniger Epoxidflussfüllmittel, falls vorhanden, verwendet werden muss. Der Kuppelformfaktor 148 kann auch als Bildung von hinzugefügtem Lot zum leitfähigen Material im Überfluss auf dem DBF-Niveau 126 bezeichnet werden. Folglich kann „auf einem Niveau“ so verstanden werden, dass es auf dem DBF-Niveau 126 des DBF 122 ist.
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2d ist eine Querschnittsansicht des eingebetteten Chips, der in 2b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 204 mit eingebettetem Chip ist durch Einfüllen eines Auflötchipmaterials 134 in die Vertiefung 123 verarbeitet worden (2b). In einer Ausführungsform ist das Auflötchipmaterial 134 zum diskreten zugefügten Lot 150 zugesetzt worden, welches eine Topologie hat, die sich oberhalb der DBF-Höhe 126 derart erstreckt, dass ein Überfluss an Lotmaterial auf einem Niveau des DBF, insbesondere oberhalb der DBF-Höhe 126, dargeboten wird. Das Auflötchipmaterial 134 kann als Kuppelformfaktor bezeichnet werden, wobei sich etwas separates zugefügtes Lot 150 oberhalb des Auflötchipmaterials 134 erstreckt.
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Die Formung des leitfähigen Materials, das den TSV-Kontakt kontaktiert, kann durch jeden sinnvollen Prozess erfolgen.
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Die 9a und 9b illustrieren eine sinnvolle Prozessausführungsform 900 zum Formen des leitfähigen Materials 934, das den TSV-Kontakt 920 sowie den Kuppelformfaktor 948 kontaktiert, das auch als zugefügtes Lot 148 bekannt ist, welches das leitfähige Material 948 kontaktiert. Ein Vorläufer 933 des leitfähigen Materials wird mit einer Rakel in eine Vertiefung 923 eines DBF 922 gerieben. In 9b hat der Prozess zu einer Lotverbindung 934 mit kontrollierter Abscheidung geführt, die einen Kuppelformfaktor 948 umfassen kann, der auf der Grundlage von Abscheidungsverfahren gebildet werden kann.
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Die 10a und 10b illustrieren eine sinnvolle Prozessausführungsform 1000 zum Formen des leitfähigen Materials 1034, das den TSV-Kontakt sowie den Kuppelformfaktor 1048 kontaktiert, welches auch als zugefügtes Lot 1048 bekannt ist, welches das leitfähige Material 1034 kontaktiert. Ein Vorläufer 1033 des leitfähigen Materials wird durch Strahlwirkung in eine Vertiefung 1023 eines DBF 1022 injiziert. In 10b hat der Prozess zu einer Lotverbindung 1034 mit kontrollierter Abscheidung geführt, die einen Kuppelformfaktor 1048 umfassen kann, der auf der Grundlage von Abscheidungsverfahren gebildet werden kann.
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Die 11a und 11b illustrieren eine sinnvolle Prozessausführungsform 1100 zum Formen des leitfähigen Materials 1134, das den TSV-Kontakt sowie den Kuppelformfaktor 1150 kontaktiert, welches auch als separates zugefügtes Lot 1150 bekannt ist, das das leitfähige Material 1134 kontaktiert. Ein Vorläufer 1133 des leitfähigen Materials ist in die Vertiefung plattiert worden. Der Vorläufer des leitfähigen Materials wird auch auf die Oberseiten des DBF 1122 aufgebracht. In einer Ausführungsform wird der TSV-Kontakt 1120 zum Plattieren als Katode verwendet, wobei das Plattieren entweder stromlos oder elektrolytisch erfolgt. Der Kuppelformfaktor 1150 wird als Lotpaste dargestellt, die mit einem flüchtigen organischen Träger vermischt ist. Die weitere Verarbeitung, wie zum Beispiel Reflow, kann ausgeführt werden, um die Lotpaste des Kuppelformfaktors 1150 in ein im Wesentlichen aufgeschmolzenes Lot umzuwandeln. In 11b hat der Prozess zu einer Lotverbindung 1134 mit kontrollierter Abscheidung geführt, die einen Kuppelformfaktor 1150 umfassen kann, der auf der Grundlage von Abscheidungsverfahren geformt ist.
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2e ist eine Querschnittsansicht des eingebetteten Chips, der in 2d dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 205 mit eingebettetem Chip ist durch Anpassen des nachfolgenden Chips 132 an das separate zugefügte Lot 150 verarbeitet worden, das der Kuppelformfaktor ist, welcher zum leitfähige Material 134 hinzugefügt wurde. Der nachfolgende Chip 132 hat auch einen elektrischen Lötkontakthügel 136. In Kombination mit dem zugefügten Lot 150 stellt der elektronische Lötkontakthügel 136 des nachfolgenden Chips 132 einen sinnvollen Kontakt zwischen dem eingebetteten Chip 110 und dem nachfolgenden Chip 132 dar.
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Das Zusammensetzen des eingebetteten Chips 110 mit dem nachfolgenden Chip 132 wird durch Füllen des leitfähigen Materials 134 in die Vertiefung erreicht, die sich im DBF 122 befindet, gefolgt vom Zusammenfügen des nachfolgenden Chips 132 am elektrischen Lötkontakthügel 136. Danach lässt man ein Unterfüllmaterial 138 zwischen dem DBF 122 und dem nachfolgenden Chip 132 fließen, wie in 1 zu sehen ist. In einer Ausführungsform wird der Unterfüllprozess durch CUF-Verarbeitung ausgeführt.
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3b ist eine Querschnittsansicht des eingebetteten Chips, der in 2a dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 302 mit eingebettetem Chip wird mit einer Weichmaske 352 und einem lichtreaktiven DBF 322 verarbeitet. Andere Strukturen könnten denen ähnlich sein, die in den FIGUREN der Serie 2 abgebildet sind. In einer Ausführungsform ist die Softmaske 352 aufgeschleudert und gehärtet worden. In einer Ausführungsform ist die Softmaske 352 eine Trockenfilm-Resist-Laminierung.
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3c ist eine Querschnittsansicht des eingebetteten Chips, der in 3b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 303 mit eingebettetem Chip ist durch Strukturierung von Öffnungen in der Softmaske 352 und durch Behandeln des lichtreaktiven DBF 322 derart verarbeitet worden, dass die betroffenen Bereiche 353 oberhalb der TSV-Kontakte 120 geformt wurden.
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3d ist eine Querschnittsansicht des eingebetteten Chips, der in 3c dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 304 mit eingebettetem Chip ist durch Spülen der betroffenen Bereiche 353 (3c) derart verarbeitet worden, dass die TSV-Kontakte 120 in den Vertiefungen 323 freiliegen. Die Verarbeitung kann daher fortfahren durch Entfernen der Softmaske 322 und Füllen der Vertiefungen 323 gemäß einer der offenbarten Ausführungsformen. Die weitere Verarbeitung kann daher das Zusammenfügen eines nachfolgenden Chips mit dem zugefügten Lotformfaktor, gefolgt vom Formen eines Unterfüllmaterials zwischen dem DBF 322 und dem nachfolgenden Chip.
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Es ist zu erkennen, dass analog zu Ausführungsformen der Serie 2, die in den 2a - 2e illustriert werden, der DBF 322 jede offenbarte DBF-Höhe oberhalb der FE-Metallisierung 116 im Vergleich zur BBUL-C-Höhe 128 oberhalb der FE-Metallisierung 116 erreichen kann. In einer Ausführungsform ist der vierte Chip 144 ein TSV-Chip, der mit dem dritten Chip 142 mit einer offenbarten Lotverbindung mit kontrollierter Abscheidung verbunden ist, und der fünfte Chip 146 ist ein einfacher Flip-Chip-Die.
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Auch der zweite Chip 140 kann sich unter der BBUL-C-Höhe 128 derart befinden, dass der erste Chip 110, der nachfolgende Chip 132 und der zweite Chip 140 alle effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet sind. Es ist nun zu verstehen, dass mindestens ein Chip oberhalb des nachfolgenden Chips 132 aufgestapelt werden kann, er würde jedoch nicht effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet werden.
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4b ist eine Querschnittsansicht des eingebetteten Chips, der in 2a dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 402 mit eingebettetem Chip wird mit einer Hartmaske 452 verarbeitet, die über dem DBF 422 liegt. Andere Strukturen könnten denen ähnlich sein, die in den FIGUREN der Serie 2 abgebildet sind.
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4c ist eine Querschnittsansicht des eingebetteten Chips, der in 4b dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 403 mit eingebettetem Chip ist durch Strukturen von Öffnungen in der Hartmaske 452 in Vorbereitung auf einen Ätzprozess verarbeitet worden, der am TSV-Kontakt 120 stoppt.
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4d ist eine Querschnittsansicht des eingebetteten Chips, der in 4c dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Die Vorrichtung 404 mit eingebettetem Chip ist durch gerichtetes Ätzen durch die Hartmaske 452 verarbeitet worden, um Vertiefungen 423 zu öffnen, die die TSV-Kontakte 120 freilegen. Die Verarbeitung kann daher fortfahren durch Entfernen der Hartmaske 422 und Füllen der Vertiefungen 423 gemäß einer der offenbarten Ausführungsformen. Die weitere Verarbeitung kann daher das Zusammenfügen eines nachfolgenden Chips mit dem zugefügten Lotformfaktor, gefolgt vom Formen eines Unterfüllmaterials zwischen dem DBF 422 und dem nachfolgenden Chip.
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Es ist zu erkennen, dass analog zu Ausführungsform der Serie 2, die in den 2a - 2e illustriert werden, der DBF 422 jede offenbarte DBF-Höhe oberhalb der FE-Metallisierung 116 im Vergleich zur BBUL-C-Höhe 128 oberhalb der FE-Metallisierung 116 erreichen kann. In einer Ausführungsform ist der vierte Chip 144 ein TSV-Chip, der mit dem dritten Chip 142 mit einer offenbarten Lotverbindung mit kontrollierter Abscheidung verbunden ist, und der fünfte Chip 146 ist ein einfacher Flip-Chip-Die.
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Auch der zweite Chip 140 kann sich unter der BBUL-C-Höhe 128 derart befinden, dass der erste Chip 110, der nachfolgende Chip 132 und der zweite Chip 140 alle effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet sind. Es ist nun zu verstehen, dass mindestens ein Chip oberhalb des nachfolgenden Chips 132 aufgestapelt werden kann, er würde jedoch nicht effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet werden.
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5 ist eine Querschnittsansicht einer Vorrichtung, die einen eingebetteten Chip mit einer Verbindung durch ein kontrolliert abgeschiedenes Lot gemäß einer beispielhaften Ausführungsform umfasst. Strukturen, die in 5 abgebildet sind, sind denen ähnlich, welche in 1 abgebildet sind, mit der Ergänzung, dass der Unterfüllprozess geändert ist. In 5 ist zu sehen, dass das Unterfüllmaterial 538 in einen Raum eingefüllt ist, der keinen übrigbleibenden DBF hat. Als Folge dieser Prozessausführungsform kann das Unterfüllmaterial 538 so ausgewählt werden, dass es lediglich als Abstandsstruktur zwischen der Rückseitenfläche 114 und dem nachfolgenden Chip 532 dient.
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Der vertikale Abstand kann immer noch durch Unterschiede zwischen der DBF-Höhe 126 oberhalb der FE-Metallisierung 116 und der BBUL-C-Höhe 128 oberhalb der FE-Metallisierung 116 gesteuert werden. Der tatsächliche Abstand zwischen der Chiprückseite 114 und den Bondpads des nachfolgenden Chips 532 kann durch die DBF-Höhe 126 gesteuert werden, die größer als die BBUL-C-Höhe 128 ist.
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6d ist eine Querschnittsansicht des eingebetteten Chips während der Bildung einer Verbindung mit kontrollierter Lotabscheidung, die der vorher offenbarten Verarbeitung folgen kann, nachdem eine Lotverarbeitung mit kontrollierter Abscheidung gemäß einer Beispielausführungsform erreicht wurde. Die Lotverbindung 134 mit kontrollierter Abscheidung ist gebildet worden, die eine Form des zugesetzten Lots (in dieser Beispielausführungsform das separate zugesetzte Lot 650) des Kuppelformfaktors umfasst.
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In einer Ausführungsform ist der DBF durch einen Plasmaveraschungsprozess gemäß einem bekannten Verfahren entfernt worden. Die Verarbeitung kann das Aufrauen der Oberflächen der Lotverbindung 134 mit kontrollierter Abscheidung des separaten zugesetzten Lots 650 verursachen. Eine solche Verarbeitung kann auch zufällige Oxide auf den Oberflächen der Lotverbindung 134 mit kontrollierter Abscheidung und des separaten zugesetzten Lots 650 entfernen, was mehr sinnvolle Kontaktflächen für das Zusammenfügen mit einem Lötkontakthügel des nachfolgenden Chips bildet.
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6e ist eine Querschnittsansicht des eingebetteten Chips, der in 6d dargestellt ist, während der weiteren Verarbeitung gemäß einer Beispielausführungsform. Der nachfolgende Chip 632 ist mit dem zugesetzten Lot 650 am elektrischen Lötkontakthügel 636 zusammengefügt worden. Durch Verwendung dieser Ausführungsform ist ausreichend Lot vorhanden, um eine sinnvolle Verbindung zwischen dem eingebetteten Chip 110 und dem nachfolgenden Chip 632 herzustellen. Es ist nun zu erkennen, dass die Verarbeitung zum Erreichen der Konfiguration in 6e zu erreichen, erfolgen kann, indem zuerst jeglicher DBF entfernt wird. Analog kann nun verstanden werden, dass die Verarbeitung zum Erreichen der Konfiguration in 6e erfolgen kann, indem die DBF-Höhe (wie zum Beispiel die DBF-Höhe 126, die in 1 abgebildet wird) als fester Abstand verwendet wird, gefolgt vom Veraschen des DBF nach dem Zusammenfügen des nachfolgenden Chips 632 mit dem eingebetteten Chip 110.
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Nachdem die in 6e dargestellte Struktur erreicht ist, kann die Verarbeitung dann durch Unterfüllen fortgesetzt werden, um die Vorrichtung zu erreichen, die 5 dargestellt ist. In einer Ausführungsform wird das flussmittelfreie Verbinden des elektrischen Lötkontakthügels 136, dargestellt in 5, mit dem separaten zugesetzten Material 650 ausgeführt. Analog wird in einer Ausführungsform das flussmittelfreie Verbinden des elektrischen Lötkontakthügels 136, dargestellt in 5, mit dem zugesetzten Material, wie zum Beispiel dem Kuppelformfaktor 148, dargestellt in 2c, ausgeführt. In einer Ausführungsform wird der Unterfüllprozess durch CUF-Aktion ausgeführt.
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7 ist eine Querschnittsansicht einer Vorrichtung 700, die einen eingebetteten Chip 710 mit einer Verbindung 734 durch ein kontrolliert abgeschiedenes Lot gemäß einer beispielhaften Ausführungsform umfasst. Der eingebettete Chip 710 umfasst eine aktive Oberfläche 712 und eine Rückseitenoberfläche 714. Eine FE-Metallisierung 716 befindet sich auf der aktiven Oberfläche 712. Eine TSV 718 befindet sich im eingebetteten Chip 710, und die TSV 718 kontaktiert einen TSV-Kontakt 720 auf der Rückseitenoberfläche 714.
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Die Vorrichtung 700 umfasst einen nachfolgenden Chip 732, bei dem man erkennen kann, dass er eine seitliche Dimension (X-Richtung) hat, die kleiner als die des DBF 722 ist. Demzufolge kann der ganze nachfolgende Chip 732 auf dem DBF 722 während des Zusammenfügens desselben ruhen. Diese Ausführungsform erleichtert die sinnvolle vorausgewählte Abstandshaltung zwischen der Chiprückseite und der aktiven Oberfläche des nachfolgenden Chips 732. Es ist zu sehen, dass der DBF 722 eine DBF-Höhe 726 oberhalb der FE-Metallisierung 716 erreicht, und das BBUL-Substrat 724 erreicht ebenfalls eine BBUL-C-Höhe 728 oberhalb der FE-Metallisierung 716. In einer Ausführungsform ist die DBF-Höhe 726 größer als die BBUL-C-Höhe 728. In einer Ausführungsform ist die DBF-Höhe 726 dieselbe wie die BBUL-C-Höhe 728, wie dargestellt. In einer Ausführungsform ist die DBF-Höhe 726 kleiner als die BBUL-C-Höhe 728.
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In einer Ausführungsform ist der eingebettete Chip 710 in einem BBUL-C-Substrat 724 angeordnet, ähnlich wie in anderen beschriebenen und erläuterten Ausführungsformen. Das Zusammensetzen des eingebetteten Chips 710 mit dem nachfolgenden Chip 732 wird durch Einfüllen eines leitfähigen Materials 734 in eine Vertiefung erreicht, die sich im DBF 722 befindet, gefolgt vom Einfügen des nachfolgenden Chips 732 in einer DBF-Höhe 726, das eine sekundäre Höheneinstellung auf Grund des DBF, der eine vorausgewählte Dicke hat. Das leitfähige Material 734 kann auch als Lotverbindung 734 mit kontrollierter Abscheidung gemäß einer beispielhaften Ausführungsform bezeichnet werden.
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Es ist nun zu erkennen, dass Chipstapel nichtäquivalente Schnittstellenkombinationen umfassen können, wie zum Beispiel LMI, LMI mit zusätzlichen MMIn, wobei n gleich 1 bis 3 ist, LLI, LLI mit zusätzlichen MMIn, wobei n gleich 1 bis 4 ist, und LLI2 mit zusätzlichen LMIn, wobei n gleich 1 bis 3 ist.
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Analog ist zu erkennen, dass LMI-, LLI- und MMI-Permutationen, die so offenbart werden, mit dem zweiten Chip 140 gebildet werden können, der sich unterhalb der BBUL-C-Höhe 128 derart befindet, dass der erste Chip 110, der nachfolgende Chip 132 und der zweite Chip 140 alle effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet sind. Es ist nun zu verstehen, dass mindestens ein Chip oberhalb des nachfolgenden Chips 132 aufgestapelt werden kann, er würde jedoch nicht effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet werden.
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8 ist eine Querschnittsansicht einer Vorrichtung 800, die einen eingebetteten Chip 810 mit einer Verbindung 834 durch ein kontrolliert abgeschiedenes Lot gemäß einer beispielhaften Ausführungsform umfasst. Der eingebettete Chip 810 umfasst eine aktive Oberfläche 812 und eine Rückseitenoberfläche 814. Eine FE-Metallisierung 816 befindet sich auf der aktiven Oberfläche 812. Eine TSV 818 befindet sich im eingebetteten Chip 810, und die TSV 818 kontaktiert einen TSV-Kontakt 820 auf der Rückseitenoberfläche 814.
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Die Vorrichtung 800 umfasst einen nachfolgenden Chip 832, bei dem man erkennen kann, dass er eine Seitendimension (X-Richtung) hat, die kleiner als ein Unterfüllmaterial 838 ist, bei dem ein DBF, wie zum Beispiel der DBF 722, dargestellt in 7, vollständig ersetzt wurde. Demzufolge kann der ganze nachfolgende Chip 832 auf dem Unterfüllmaterial 838 nach dem Zusammenfügen desselben ruhen. Diese Ausführungsform erleichtert die sinnvolle vorausgewählte Abstandshaltung zwischen der Chiprückseite und der aktiven Oberfläche des nachfolgenden Chips 832. Es ist zu sehen, dass das Unterfüllmaterial 838 eine DBF-Höhe 826 oberhalb der FE-Metallisierung 816 erreicht und das BBUL-Substrat 824 ebenfalls eine BBUL-C-Höhe 828 oberhalb der FE-Metallisierung 816 erreicht. In einer Ausführungsform ist die DBF-Höhe 826 größer als die BBUL-C-Höhe 828. In einer Ausführungsform ist die DBF-Höhe 826 dieselbe wie die BBUL-C-Höhe 828, wie dargestellt. In einer Ausführungsform ist die DBF-Höhe 826 kleiner als die BBUL-C-Höhe 828.
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In einer Ausführungsform ist der eingebettete Chip 810 in einem BBUL-C-Substrat 824 angeordnet, ähnlich wie in anderen beschriebenen und erläuterten Ausführungsformen. Das Zusammensetzen des eingebetteten Chips 810 mit dem nachfolgenden Chip 832 wird durch Einfüllen eines leitfähigen Materials 834 in eine Vertiefung erreicht, die sich im DBF befindet, gefolgt vom Einfügen des nachfolgenden Chips 832 in einer DBF-Höhe 826, das eine sekundäre Höheneinstellung auf Grund des DBF vermeidet, der eine vorausgewählte Dicke hat. Danach wird der DBF entfernt, wie zum Beispiel durch Veraschen, und das Unterfüllmaterial 838 fließt zwischen die Chiprückseite 814 und den nachfolgenden Chip 832. Das leitfähige Material 834 kann auch als Lotverbindung 834 mit kontrollierter Abscheidung gemäß einer beispielhaften Ausführungsform bezeichnet werden.
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Es ist nun zu erkennen, dass Chipstapel nichtäquivalente Schnittstellenkombinationen umfassen können, wie zum LMI, LMI mit zusätzlichen MMIn, wobei n gleich 1 bis 3 ist, LLI, LLI mit zusätzlichen MMIn, wobei n gleich 1 bis 4 ist, und LLI2 mit zusätzlichen LMIn, wobei n gleich 1 bis 3 ist.
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Analog ist zu erkennen, dass LMI-, LLI- und MMI-Permutationen, die so offenbart werden, mit dem zweiten Chip 140 gebildet werden können, der sich unterhalb der BBUL-C-Höhe 128 derart befindet, dass der erste Chip 110, der nachfolgende Chip 132 und der zweite Chip 140 alle effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet sind. Es ist nun zu verstehen, dass mindestens ein Chip oberhalb des nachfolgenden Chips 132 aufgestapelt werden kann, er würde jedoch nicht effektiv innerhalb des Formfaktors des BBUL-C-Substrats 124 eingebettet werden.
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12 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform. Ein eingebetteter erster Chip 1210 hat eine Verbindung auf der Rückseitenfläche desselben mit einer Lotverbindung 1234 mit kontrollierter Abscheidung. Ein nachfolgender Chip 1232 ist mit dem eingebetteten ersten Chip 1210 durch einen elektrischen Lötkontakthügel 1236 verbunden, und zugesetztes Lot, wie zum Beispiel separates zugesetztes Lot 1250, wird gezeigt, wie es Hohlräume im Unterfüllmaterial 1238 zwischen der Lotverbindung 1234 mit kontrollierter Abscheidung und dem elektrischen Lötkontakthügel 1236.
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13 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform. Ein TSV-Kontakt 1320, der Teil eines eingebetteten ersten Chips ist, hat eine Verbindung mit der Lotverbindung 1334 mit kontrollierter Abscheidung. Ein nachfolgender Chip 1332 ist mit dem TSV-Kontakt 1320 durch eine Lotverbindung 1334 mit kontrollierter Abscheidung verbunden, die zugesetztes Lot (wie zum Beispiel den Kuppelformfaktor 148, der in 2c zu sehen ist) zum Füllen von Hohlräumen im Unterfüllmaterial 1338 umfasst.
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14 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform. Ein eingebetteter erster Chip 1410 hat eine Verbindung auf der Rückseitenfläche desselben mit einer Lotverbindung 1434 mit kontrollierter Abscheidung. Ein nachfolgender Chip 1432 ist mit dem eingebetteten ersten Chip 1410 durch einen elektrischen Lötkontakthügel 1436 verbunden, und zugesetztes Lot, wie zum Beispiel separates zugesetztes Lot 1450, wird gezeigt, wie es Hohlräume im Unterfüllmaterial 1438 zwischen der Lotverbindung 1434 mit kontrollierter Abscheidung und dem elektrischen Lötkontakthügel 1436.
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15 ist eine Computerreproduktion einer Mikrofotografie gemäß einer Beispielausführungsform. Ein TSV-Kontakt 1520, der Teil eines eingebetteten ersten Chips ist, hat eine Verbindung mit der Lotverbindung 1534 mit kontrollierter Abscheidung, die zugesetztes Lot aufweist, wie zum Beispiel separates zugesetztes Lot 1550, das sinnvoll zum Füllen von Hohlräumen im Unterfüllmaterial 1538 ist.
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16 ist ein Prozess- und Verfahrensablaufdiagramm gemäß einer Beispielausführungsform.
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Bei 1608 umfasst der Prozess das Montieren eines mikroelektronischen Chips an einem corelosen Substrat. In einer nichteinschränkenden Beispielausführungsform wird der erste Chip 110 in das BBUL-C 124 eingebettet. Nun ist zu erkennen, dass dieser Prozess so ausgewählt werden kann, nachdem das Strukturieren im DBF beginnt.
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Bei 1610 umfasst der Prozess das Öffnen einer Vertiefung in einem DBF, um einen TSV-Kontakt freizulegen. Bei 1612 umfasst der Prozess das Öffnen der Vertiefung durch Laserbohren.
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Bei 1614 umfasst der Prozess das Öffnen der Vertiefung durch Strukturieren einer Softmaske über dem lichtempfindlichen DBF-Material und Spülen der betroffenen Bereiche des DBF.
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Bei 1616 umfasst der Prozess das Strukturieren einer Hartmaske über dem DBF und Öffnen der Vertiefung durch ein gerichtetes Ätzen.
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Bei 1620 umfasst der Prozess das Füllen der Vertiefung mit einem leitfähigen Material, das den TSV-Kontakt kontaktiert.
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Bei 1630 umfasst der Prozess das Formen von zugesetztem Lot zum leitfähigen Material auf einem Niveau des DBF. In einer nichteinschränkenden Beispielausführungsform wird das zugesetzte Lot 148 oberhalb der Lotverbindung 134 mit kontrollierter Abscheidung geformt, wie in 2c gezeigt. In einer nichteinschränkenden Beispielausführungsform wird das separate zugesetzte Lot 150 oberhalb der Lotverbindung 134 mit kontrollierter Abscheidung geformt, wie in 2d gezeigt.
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Bei 1640 umfasst der Prozess die Montage des mikroelektronischen Chips auf einem nachfolgenden Chip. In einer nichteinschränkenden Beispielausführungsform wird der erste Chip 110 mit einem nachfolgenden Chip 132 zusammengefügt.
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Bei 1650 wird die mikroelektronische Vorrichtung in einem Berechnungssystem montiert. In einer nichteinschränkenden Beispielausführungsform wird die Vorrichtung 100, die zumindest die BBUL-C, den ersten Chip 110 und den nachfolgenden Chip 132 umfasst, in einem Computersystem montiert, wie zum Beispiel im Computersystem 1700, das in 17 dargestellt ist.
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17 ist eine schematische Darstellung eines Computersystems gemäß einer Beispielausführungsform. Das Computersystem 1700 (das auch als elektronisches System 1700 bezeichnet wird), wie dargestellt, kann eine Lotverbindung mit kontrollierter Abscheidung gemäß einer der mehreren offenbarten Ausführungsformen und ihren Äquivalenten enthalten, wie in dieser Offenbarung dargelegt. Eine Vorrichtung, die eine Lotverbindung mit kontrollierter Abscheidung umfasst, welche in ein Computersystem eingebaut wird.
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Das Computersystem 1700 kann ein Smartphone sein. Das Computersystem 1700 kann ein Tablet-Computer hat sein. Das Computersystem 1700 kann ein mobiles Gerät sein, wie zum Beispiel ein Notebook-Computer. Das Computersystem 1700 kann ein mobiles Gerät sein, wie zum Beispiel ein Ultrabook-Computer. Das Computersystem 1700 kann ein Desktop-Computer sein. Das Computersystem 1700 kann in ein Auto integriert sein. Das Computersystem 1700 kann in ein Fernsehgerät integriert sein. Das Computersystem 1700 kann in einen DVD-Player integriert sein. Das Computersystem 1700 kann in einen digitalen Camcorder integriert sein.
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In einer Ausführungsform ist das Computersystem 1700 ein Computersystem, das einen Systembus 1720 zum elektrischen Verbinden der verschiedenen Komponenten des elektronischen Systems 1700 umfasst. Der Systembus 1720 ist ein einzelner Bus oder eine Kombination von Bussen gemäß verschiedenen Ausführungsformen. Das elektronische System 1700 umfasst eine Spannungsquelle 1730, die Energie für eine integrierte Schaltung 1710 bereitstellt. In einigen Ausführungsformen liefert die Spannungsquelle 1730 Strom für die integrierte Schaltung 1710 über den Systembus 1720.
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Die integrierte Schaltung 1710 ist elektrisch mit dem Systembus 1720 verbunden und umfasst eine beliebige Schaltung oder Kombination von Schaltungen gemäß einer Ausführungsform. In einer Ausführungsform umfasst die integrierte Schaltung 1710 einen Prozessor 1712, der eine beliebige Art von Vorrichtung sein kann, die eine Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung umfasst. Wie hierin verwendet, kann der Prozessor 1712 jede Art von Schaltung bedeuten, wie zum Beispiel, ohne darauf beschränkt zu sein, einen Mikroprozessor, einen Grafikprozessor, einen digitalen Signalprozessor oder einen anderen Prozessor. In einer Ausführungsform werden SRAM-Ausführungsformen in Speicher-Caches des Prozessors 1712 gefunden. Andere Arten von Schaltungen, die in der integrierten Schaltung 1710 enthalten sein können, sind eine kundenspezifische Schaltung oder eine applikationsspezifische integrierte Schaltung (ASIC), wie zum Beispiel eine Kommunikationsschaltung 1714 zur Verwendung in nichtäquivalenten drahtlosen Vorrichtungen, wie zum Beispiel in Mobiltelefonen, Smartphones, Pager, tragbaren Computern, Funksprechgeräten und anderen drahtlosen Systemen. In einer Ausführungsform umfasst der Prozessor 1710 integrierten Speicher 1716, wie zum Beispiel statischen Arbeitsspeicher (SRAM). In einer Ausführungsform umfasst der Prozessor 1710 eingebetteten Arbeitsspeicher 1716, wie zum Beispiel eingebetteten dynamischen Arbeitsspeicher (eDRAM). Offenbarte COB-Ausführungsformen und ihre im Fachgebiet bekannten Äquivalente sind integrierte Speicherzellen im eDRAM.
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In einer Ausführungsform wird die integrierte Schaltung 1710 mit einer nachfolgenden integrierten Schaltung 1711 ergänzt, wie zum Beispiel eine LLI-, LMI- oder MMI-Ausführungsform, wie in dieser Offenbarung dargestellt. In einer Ausführungsform ist die nachfolgende integrierte Schaltung 1711 zum Beispiel ein Grafikprozessor oder eine integrierte HF-Schaltung oder beides. In einer Ausführungsform umfasst die duale integrierte Schaltung 1711 eingebetteten integrierten Speicher 1717, wie zum Beispiel eDRAM mit beliebigen offenbarten Ausführungsformen mit Lotverbindung mit kontrollierter Abscheidung. Die duale integrierte Schaltung 1711 umfasst einen RFIC-Dualprozessor 1713 und eine Dual-Kommunikationsschaltung 1715 und dualen integrierten Speicher 1717, wie zum Beispiel SRAM. In einer Ausführungsform ist die duale Kommunikationsschaltung 1715 speziell für die HF-Verarbeitung ausgelegt.
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In einer Ausführungsform ist mindestens eine passive Vorrichtung 1780 mit der nachfolgenden integrierten Schaltung 1711 derart verbunden, dass die integrierte Schaltung 1711 und die mindestens eine passive Vorrichtung Teil einer beliebigen Vorrichtungsausführungsform sind, die eine Lotverbindung mit kontrollierter Abscheidung umfasst, die die integrierte Schaltung 1710 und die integrierte Schaltung 1711 umfasst. In einer Ausführungsform ist die mindestens eine passive Vorrichtung ein Sensor, wie zum Beispiel ein Beschleunigungsmesser für ein Tablet oder Smartphone.
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In einer Ausführungsform umfasst das elektronische System 1700 ein Antennenelement 1782, wie zum Beispiel eine Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung, wie in dieser Offenbarung dargestellt. Durch Verwendung des Antennenelementes 1782 kann eine entfernte Vorrichtung 1784, wie zum Beispiel ein Fernsehgerät, von fern durch eine drahtlose Verbindung durch eine Vorrichtungsausführungsform betrieben werden. Zum Beispiel sendet eine Applikation in einem Smartphone, das durch eine drahtlose Verbindung arbeitet, Anweisungen an ein Fernsehgerät bis zum Abstand von 30 Metern, wie zum Beispiel durch die Bluetooth®-Technologie. In einer Ausführungsform umfasst/umfassen die ferne Vorrichtung(en) ein globales Positionierungssystem von Satelliten, für die das/die Antennenelement(e) als Empfänger ausgelegt sind.
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In einer Ausführungsform umfasst das elektronische System 1700 auch einen externen Speicher 1740, der wiederum ein oder mehrere Speicherelemente umfassen kann, die für eine spezielle Anwendung geeignet sind, wie zum Beispiel als Hauptspeicher 1742 in Form von RAM, ein oder mehrere Festplatten 1744 und/oder ein oder mehrere Laufwerke, die Wechselmedien 1746 bedienen, wie zum Beispiel Disketten, Compactdiscs (CDs), DVDs, Flash-Speicher-Laufwerke oder andere Wechselmedien, die im Fachgebiet bekannt sind. In einer Ausführungsform ist der externe Speicher 1740 Teil eines POP-Package, das auf einer Vorrichtung aufgestapelt ist, die eine Lotverbindung mit kontrollierter Abscheidung gemäß einer beliebigen offenbarten Ausführungsform umfasst. In einer Ausführungsform ist der externe Speicher 1740 eingebetteter Speicher 1748, wie zum Beispiel eine Vorrichtung, die eine Lotverbindung mit kontrollierter Abscheidung gemäß einer beliebigen offenbarten Ausführungsform umfasst.
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In einer Ausführungsform umfasst das elektronische System 1700 eine Anzeigevorrichtung 1750 und eine Audioausgabe 1760. In einer Ausführungsform umfasst das elektronische System 1700 eine Eingabevorrichtung, wie zum Beispiel einen Controller 1770, der eine Tastatur, Maus, Touchpad, Tastenfeld, Trackball, Game Controller, Mikrofon, Spracherkennungsvorrichtung oder eine andere Eingabevorrichtung sein kann, die Informationen in das elektronische System 1700 eingibt. In einer Ausführungsform umfasst die Eingabevorrichtung 1770 eine Kamera. In einer Ausführungsform umfasst die Eingabevorrichtung 1770 einen digitalen Soundrecorder. In einer Ausführungsform umfasst die Eingabevorrichtung 1770 eine Kamera und einen digitalen Soundrecorder.
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Ein Grundsubstrat 1790 kann Teil des Berechnungssystems 1700 sein. Das Grundsubstrat 1790 ist ein Motherboard, das eine Vorrichtung trägt, die eine Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung umfasst. In einer Ausführungsform ist das Grundsubstrat 1790 ist ein Board, das eine Vorrichtung trägt, die eine Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung umfasst. In einer Ausführungsform enthält das Grundsubstrat 1790 mindestens eine der Funktionalitäten, die innerhalb der gestrichelten Linie 1790 umschlossen sind und ist ein Substrat, wie zum Beispiel die Anwenderoberfläche eines drahtlosen Mobilgeräts.
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Wie hierin gezeigt, kann die integrierte Schaltung 1710 in einer Reihe von verschiedenen Ausführungsformen implementiert werden, eine Vorrichtung, die eine Lotverbindung mit kontrollierter Abscheidung gemäß einer beliebigen der mehreren offenbarten Ausführungsformen und ihrer Äquivalente, ein elektronisches System, ein Computersystem, ein oder mehrere Verfahren zum Herstellen einer integrierten Schaltung und ein oder mehrere Verfahren zum Herstellen und Montieren einer Vorrichtung, die eine Lotverbindung mit kontrollierter Abscheidung gemäß einer der mehreren offenbarten Ausführungsformen umfasst, wie hierin in den verschiedenen Ausführungsformen und ihrer im Fachgebiet anerkannten Äquivalente dargelegt. Die Elemente, Materialien, Geometrien, Dimensionen und Folge von Operationen können alle variiert werden, um speziellen E/A-Verbindungsanforderungen zu genügen, einschließlich Ausführungsform mit Lotverbindung mit kontrollierter Abscheidung und ihren Äquivalenten.
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Obwohl ein Chip einen Prozessorchip bezeichnen kann, können ein HF-Chip, ein RFIC-Chip oder ein Speicherchip im selben Satz erwähnt werden, es sollte jedoch nicht so ausgelegt werden, dass sie äquivalente Strukturen sind. Der Verweis in der ganzen Patentschrift auf „eine Ausführungsform“ bedeutet, dass ein besonderes Merkmal, Struktur oder Kennzeichen, das in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Daher bedeutet das Auftreten des Ausdrucks „in einer Ausführungsform“ an verschiedenen Stellen in der ganzen dieser Offenbarung nicht notwendigerweise, dass sich alle auf dieselbe Ausführungsform beziehen. Ferner können die besonderen Merkmale, Strukturen oder Kennzeichen in einer oder mehreren Ausführungsformen geeignet kombiniert werden.
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Begriffe, wie zum Beispiel „oberer“ und „unterer“, „oberhalb“ und „unterhalb“ können durch Verweis auf die illustrierten X-Z-Koordinaten verstanden werden, und Begriffe, wie zum Beispiel „benachbart“ können durch Verweis auf die X-Y-Koordinaten oder auf nicht-Z-Koordinaten verstanden werden.