DE112007001725B4 - SOI device and method for its production - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiter-auf-Isolator-(SOI)-Bauelements (53), das ein Halbleitersubstrat (34), eine vergrabene isolierende Schicht (32) über dem Halbleitersubstrat und eine monokristalline Halbleiterschicht (30) über der vergrabenen isolierenden Schicht aufweist, wobei das Verfahren die Schritte umfasst:
Bilden eines MOS-Kondensators (52), der zwischen einer ersten Spannungsbusleitung (100) und einer zweiten Spannungsbusleitung (102) angeschlossen ist, wobei der MOS-Kondensator ein Gate-Elektrodenmaterial aufweist, das eine erste Platte (64) des MOS-Kondensators bildet und mit der ersten Spannungsbusleitung (100) verbunden ist, und ein dotiertes Gebiet (60) in der monokristallinen Halbleiterschicht unter dem Gate-Elektrodenmaterial aufweist, das eine zweite Platte des MOS-Kondensators bildet und mit der zweiten Spannungsbusleitung (102) verbunden ist; und
Bilden eines elektrischen Entladungspfades (86, 98, 180, 178), der die erste Platte (64) des MOS-Kondensators (52) mit einer Diode (177), die in dem Halbleitersubstrat (34) gebildet ist, verbindet.A method of fabricating a semiconductor on insulator (SOI) device (53) having a semiconductor substrate (34), a buried insulating layer (32) over the semiconductor substrate, and a monocrystalline semiconductor layer (30) over the buried insulating layer, the method comprising the steps of:
Forming a MOS capacitor (52) connected between a first voltage bus line (100) and a second voltage bus line (102), the MOS capacitor having a gate electrode material forming a first plate (64) of the MOS capacitor and connected to the first voltage bus line (100) and having a doped region (60) in the monocrystalline semiconductor layer under the gate electrode material forming a second plate of the MOS capacitor and connected to the second voltage bus line (102); and
Forming an electrical discharge path (86, 98, 180, 178) connecting the first plate (64) of the MOS capacitor (52) to a diode (177) formed in the semiconductor substrate (34).

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Figure 00000001

Description

TECHNISCHES GEBIETTECHNICAL AREA

Die vorliegende Erfindung betrifft im Allgemeinen ein Halbleiter-auf-Isolator-(SOI)Bauelement und betrifft Verfahren zur Herstellung eines derartigen Bauelements und betrifft insbesondere SOI-Bauelemente und Verfahren zur Herstellung von SOI-Bauelementen mit einem Entladungspfad für einen Entkopplungskondensator.The present invention generally relates to a semiconductor-on-insulator (SOI) device and relates to methods of making such a device, and more particularly relates to SOI devices and methods of fabricating SOI devices having a discharge path for a decoupling capacitor.

HINTERGRUNDBACKGROUND

Die Mehrheit der aktuellen integrierten Schaltungen (ICs) wird hergestellt durch Anwendung einer Vielzahl von miteinander verbundenen Feldeffekttransistoren (FETs), die auch als Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET oder MOS-Transistoren) bezeichnet werden. Die ICs werden für gewöhnlich unter Anwendung von sowohl P-Kanal-FETs (PMOS-Transistoren oder PFETS) als auch N-Kanal-FETS (NMOS-Transistoren oder NFETs) hergestellt, und das IC wird dann als eine komplementäre MOS- oder CMOS-Schaltung bezeichnet. Gewisse Verbesserungen im Leistungsverhalten der MOS-ICs können verwirklicht werden, indem die MOS-Transistoren in einer dünnen Schicht aus Halbleitermaterial hergestellt werden, die über einer Isolatorschicht liegt. Derartige Halbleiter-auf-Isolator-(SOI)MOS-Transistoren weisen beispielsweise eine geringere PN-Übergangskapazität und damit eine höhere Arbeitsgeschwindigkeit auf.The majority of current integrated circuits (ICs) are made by using a plurality of interconnected field effect transistors (FETs), also referred to as metal oxide semiconductor field effect transistors (MOSFETs or MOS transistors). The ICs are typically fabricated using both P-channel FETs (PMOS transistors or PFETs) and N-channel FETs (NMOS transistors or NFETs), and the IC is then implemented as a complementary MOS or CMOS device. Designated circuit. Certain improvements in the performance of the MOS ICs can be realized by making the MOS transistors in a thin layer of semiconductor material overlying an insulator layer. Such semiconductor-on-insulator (SOI) MOS transistors have, for example, a lower PN junction capacitance and thus a higher operating speed.

Die MOS-Transistoren, die in und auf der SOI-Schicht hergestellt sind, sind miteinander verbunden, um die gewünschte Schaltungsfunktion zu verwirklichen. Es sind auch eine Reihe von Spannungsbusleitungen mit geeigneten Bauelementen verbunden, um diese Bauelemente entsprechend der Schaltungsfunktion zu versorgen. Die Spannungsbusleitungen enthalten beispielsweise einen Vdd-Bus, einen Vcc-Bus, einen Vss-Bus und dergleichen, und können auch Busleitungen aufweisen, die mit externen Versorgungsspannungen verbunden sind, sowie Busleitungen, die mit intern erzeugten oder intern geänderten Versorgungsspannungsquellen verbunden sind. Im hierin verwendeten Sinne bezeichnen die Begriffe ”Vdd-Bus” und ”Vcc-Bus” sowie ”Spannungsbus bzw. Spannungsbusleitung” und dergleichen externe sowie interne Busse bzw. Busleitungen. Da diverse Schaltungsknoten in der Schaltung aufgeladen oder entladen werden während des Betriebs der Schaltung, müssen die diversen Busleitungen Strom in diese Schaltungsknoten einspeisen oder davon aufnehmen. Insbesondere, wenn die Schaltgeschwindigkeit der integrierten Schaltungen anwächst, kann das Erfordernis des Einspeisens oder Aufnehmens von Strom durch einen Bus zu deutlichen Spannungsspitzen auf der Busleitung aufgrund der inhärenten Induktivität der Busleitung führen. Es ist daher eine übliche Praxis, Entkopplungskondensatoren zwischen den Busleitungen anzuordnen, um Logikfehler zu vermeiden, die durch die Spannungsspitzen hervorgerufen werden könnten. Beispielsweise sind derartige Entkopplungskondensatoren zwischen der Vdd-Busleitung und der Vss-Busleitung angeordnet. Diese Entkopplungskondensatoren sind typischerweise entlang der gesamten Länge der Busleitungen verteilt. Die Kondensatoren sind üblicherweise aber nicht notwendigerweise als MOS-Kondensatoren ausgebildet, wobei eine Kondensatorplatte des Kondensators aus dem gleichen Material hergestellt ist, das zur Herstellung der Gate-Elektrode der MOS-Transistoren verwendet wird, während die andere Platte des Kondensators aus einem dotierten Gebiet in der SOI-Schicht aufgebaut ist, und wobei das die beiden Elektroden trennende Dielektrikum des Kondensators durch das Gate-Dielektrikum gebildet ist.The MOS transistors fabricated in and on the SOI layer are connected together to realize the desired circuit function. A number of voltage bus lines are also connected to suitable components to supply these components according to the circuit function. The voltage bus lines include, for example, a V dd bus, a V cc bus, a V ss bus, and the like, and may also include bus lines connected to external supply voltages and bus lines connected to internally generated or internally changed supply voltage sources , As used herein, the terms "V dd bus" and "V cc bus" as well as "voltage bus" and the like refer to external as well as internal buses. Since various circuit nodes in the circuit are being charged or discharged during operation of the circuit, the various bus lines must feed or receive current into these circuit nodes. In particular, as the switching speed of the integrated circuits increases, the need to inject or receive current through a bus can result in significant voltage spikes on the bus due to the inherent inductance of the bus. It is therefore a common practice to place decoupling capacitors between the bus lines to avoid logic errors that might be caused by the voltage spikes. For example, such decoupling capacitors are arranged between the V dd bus line and the V ss bus line. These decoupling capacitors are typically distributed along the entire length of the bus lines. However, the capacitors are usually not necessarily formed as MOS capacitors, wherein a capacitor plate of the capacitor is made of the same material that is used to make the gate of the MOS transistors, while the other plate of the capacitor from a doped region in the SOI layer is constructed, and wherein the dielectric separating the two electrodes of the capacitor is formed by the gate dielectric.

In der US 6 303 414 B1 wird ein Verfahren zum Bilden einer Diode in dem Substrat eines SOI-Wafers mit einer MOS-Transistoren-Anordnung beschrieben, die zum Schutz vor Plasma-induzierten Schäden (PID) eingesetzt wird.In the US Pat. No. 6,303,414 B1 For example, a method of forming a diode in the substrate of an SOI wafer having a MOS transistor arrangement used to protect against plasma induced damage (PID) will be described.

In der US 2005/0269642 A1 wird ein Halbeiterbauteil mit einer Schutzdiode in einem Halbleitersubstrat zum Schutz eines Gateisolierfilms oder der BOX-Schicht des Wafers beschrieben, wobei die Gateelektrode eines MOS-Transistors und die Schutzdiode miteinander elektrisch verbunden sind.In the US 2005/0269642 A1 For example, a semiconductor device having a protection diode in a semiconductor substrate for protecting a gate insulating film or the BOX layer of the wafer is described, wherein the gate electrode of a MOS transistor and the protection diode are electrically connected to each other.

Ein Problem, das die Ausbeute und die Zuverlässigkeit der integrierten Schaltung beeinflussen kann, kann auftreten, wenn derartige MOS-Kondensatoren als Entkopplungskondensatoren zwischen den Spannungsbusleitungen verwendet werden. Die Problematik tritt auf, da sich während der Herstellung des ICs eine ausgeprägte Ladung auf einem Kondensator ansammeln kann, so dass eine schädigende Entladung über das Kondensator-Dielektrikumsmaterial auftreten kann. Diese Problematik tritt noch stärker zutage, wenn die Bauteilstrukturgrößen abnehmen und insbesondere, wenn die Dicke der Gate-Dielektrikumsschicht reduziert ist. Der Ladungsaufbau ergibt sich durch einen oder mehrere Plasmaabscheide- und/oder Ätzschritte, die verwendet werden, um dielektrische Zwischenschichtmaterialien und die Metalle oder andere leitende Materialien, die in den abschließenden Schritten der Herstellung der integrierten Schaltung verwendet werden, abzuscheiden und/oder zu ätzen.A problem that may affect the yield and reliability of the integrated circuit may occur when such MOS capacitors are used as decoupling capacitors between the voltage bus lines. The problem arises because during the fabrication of the IC, a pronounced charge can accumulate on a capacitor, so that a damaging discharge can occur across the capacitor dielectric material. This problem is even more evident as the device structure sizes decrease, and particularly as the thickness of the gate dielectric layer is reduced. The charge buildup results from one or more plasma deposition and / or etching steps used to deposit and / or etch dielectric interlayer materials and the metals or other conductive materials used in the final steps of the integrated circuit fabrication.

Daher ist es wünschenswert, ein MOS-Bauelement und Verfahren zur Herstellung derartiger MOS-Bauelemente bereitzustellen, die die schädigende Wirkung der Ladungsansammlung in Entkopplungskondensatoren vermeiden. Des Weiteren ist es eine Aufgabe, Verfahren zur Herstellung eines SOI-Bauelements bereitzustellen, in denen Entkopplungskondensatoren und ein Entladungspfad zum Schutz der Entkopplungskondensatoren vorgesehen werden. Andere vorteilhafte Merkmale und Eigenschaften der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung und den angefügten Patentansprüchen hervor, wenn diese in Verbindung mit den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und dem Hintergrund studiert werden.Therefore, it is desirable to provide a MOS device and methods of manufacturing such MOS devices that avoid the damaging effect of charge accumulation in decoupling capacitors. Furthermore is It is an object to provide methods for fabricating an SOI device in which decoupling capacitors and a discharge path for protecting the decoupling capacitors are provided. Other advantageous features and characteristics of the present invention will become apparent from the following detailed description and the appended claims, taken in conjunction with the accompanying drawings and the foregoing technical field and background.

KURZER ÜBERBLICK ÜBER DIE ERFINDUNGBRIEF SUMMARY OF THE INVENTION

Es wird ein Silizium-auf-Isolator-(SOI)Bauelement nach Anspruch 4 bereitgestellt, das einen MOS-Kondensator aufweist, der zwischen Spannungsbusleitungen angeschlossen ist und der in einer monokristallinen Halbleiterschicht, die über einer Isolatorschicht und einem Halbleitersubstrat angeordnet ist, hergestellt ist. Das Bauelement umfasst mindestens einen elektrischen Entladungspfad zum Entladen einer potenziell schädigenden Ladungsansammlung auf dem MOS-Kondensator. Der MOS-Kondensator besitzt ein leitendes Elektrodenmaterial, das eine erste Platte des MOS-Kondensators bildet, und ein dotiertes Gebiet in der monokristallinen Siliziumschicht unterhalb des leitenden Elektrodenmaterials, das eine zweite Platte bildet. Eine erste Spannungsbusleitung ist mit der ersten Platte des Kondensators und mit einem elektrischen Entladungspfad über eine Diode, die in dem Halbleitersubstrat gebildet ist, verbunden. Eine zweite Spannungsbusleitung ist mit der zweiten Platte des Kondensators verbunden.There is provided a silicon on insulator (SOI) device according to claim 4 comprising a MOS capacitor connected between voltage bus lines and fabricated in a monocrystalline semiconductor layer disposed over an insulator layer and a semiconductor substrate. The device includes at least one electrical discharge path for discharging a potentially damaging charge accumulation on the MOS capacitor. The MOS capacitor has a conductive electrode material forming a first plate of the MOS capacitor and a doped region in the monocrystalline silicon layer below the conductive electrode material forming a second plate. A first voltage bus line is connected to the first plate of the capacitor and to an electric discharge path via a diode formed in the semiconductor substrate. A second voltage bus line is connected to the second plate of the capacitor.

Es wird ein Verfahren nach Anspruch 1 zur Herstellung eines Silizium-auf-Isolator-(SOI)Bauelements bereitgestellt, das ein Siliziumsubstrat, eine vergrabene isolierende Schicht über dem Siliziumsubstrat und eine monokristalline Siliziumschicht über der vergrabenen isolierenden Schicht aufweist.There is provided a method of manufacturing a silicon on insulator (SOI) device comprising a silicon substrate, a buried insulating layer over the silicon substrate, and a monocrystalline silicon layer over the buried insulating layer.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die vorliegende Erfindung wird im Weiteren in Verbindung mit den folgenden Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, und wobei:The present invention will be further described in conjunction with the following drawings, wherein like numerals denote like elements, and wherein:

1 als Teilquerschnitt einen Bereich eines konventionellen Entkopplungskondensators zeigt; und 1 Fig. 16 shows a partial cross-section of a portion of a conventional decoupling capacitor; and

2–11 im Querschnitt Verfahrensschritte zur Herstellung einer integrierten SOI-Schaltung gemäß diverser Ausführungsformen der vorliegenden Erfindung zeigen. 2 - 11 in cross-section process steps for the production of an integrated SOI circuit according to various embodiments of the present invention show.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

1 zeigt als Teilquerschnitt Elemente einer konventionellen Entkopplungskondensatorstruktur 20, die in einem Bereich einer integrierten Silizium-auf-Isolator-(SOI)Schaltungs-(IC)Bauteilstruktur eingerichtet ist. Eine derartige IC-Struktur kann eine Vielzahl verteilter MOS-Kondensatoren 22 enthalten (von denen lediglich ein einzelner dargestellt ist), wovon jeder eine obere Platte 24, eine untere Platte 26 und ein Kondensator-Dielektrikum 28 enthält. Die obere Platte 24 ist im Allgemeinen aus dem gleichen Material hergestellt, wie es auch für die Gate-Elektroden der MOS-Transistoren verwendet wird, die den Rest des ICs repräsentieren. Das Kondensator-Dielektrikum 28 ist im Allgemeinen aus dem gleichen Material aufgebaut, das für das Gate-Dielektrikum der MOS-Transistoren des ICs verwendet wird. Die untere Platte 26 ist aus einer dünnen Schicht 30 aus Silizium gebildet, die über einem Isolator 32 liegt, der wiederum über dem Halbleitersubstrat 34 angeordnet ist. In dieser anschaulichen Darstellung ist die Schicht 30 aus Silizium aufgebaut und ist N-dotiert. Stark dotierte N+-Kontakte 36, die selbst justiert zu den oberen Platten 24 gebildet sind, ermöglichen einen Ohmschen Kontakt zu der Schicht 30. Ein Zwischenschicht-Dielektrikum 38 ist über den Kondensatorstrukturen angeordnet und isoliert elektrisch die Kondensatoren von anderen Schichten der Metallisierung, die zur gegenseitigen Verbindung der Bauelemente des ICs verwendet wird. Ein Bus bzw. eine Busleitung, etwa ein Vdd-Bus 40, ist mit den oberen Platten 24 durch Metallkontakte 42 verbunden, die in Öffnungen 44 durch das Zwischenschicht-Dielektrikum 38 hindurch ausgebildet sind. Ein Bus, etwa ein Vss-Bus 46, ist mit der unteren Platte 26 mittels Metallkontakten 48 verbunden, die in Öffnungen 50 in dem Zwischenschicht-Dielektrikum 38 gebildet sind und eine Verbindung zu den N+-Kontakten 36 herstellen. Für jede der Busleitungen werden üblicherweise mehrere metallisierte Kontakte verwendet, um einen guten Kontakt zwischen der Busleitung und der entsprechenden Platte des Kondensators sicherzustellen. Ferner sind auch mehrere Kondensatorstrukturen zwischen den beiden Busleitungen angeschlossen, und derartige Kondensatorstrukturen sind über die integrierte Schaltung hinweg verteilt angeordnet. 1 shows as a partial cross section elements of a conventional decoupling capacitor structure 20 , which is arranged in a region of an integrated silicon-on-insulator (SOI) circuit (IC) device structure. Such an IC structure may include a plurality of distributed MOS capacitors 22 contain (of which only a single is shown), each of which is a top plate 24 , a lower plate 26 and a capacitor dielectric 28 contains. The top plate 24 is generally made of the same material as used for the gate electrodes of MOS transistors that represent the remainder of the IC. The capacitor dielectric 28 is generally constructed of the same material used for the gate dielectric of the MOS transistors of the IC. The bottom plate 26 is made of a thin layer 30 Made of silicon, over an insulator 32 which, in turn, over the semiconductor substrate 34 is arranged. In this vivid illustration is the layer 30 made of silicon and is N-doped. Heavily doped N + contacts 36 adjusting itself to the upper plates 24 are formed, allow an ohmic contact to the layer 30 , An interlayer dielectric 38 is disposed over the capacitor structures and electrically isolates the capacitors from other layers of the metallization used to interconnect the devices of the IC. A bus or a bus line, such as a Vdd bus 40 , is with the upper plates 24 through metal contacts 42 connected in openings 44 through the interlayer dielectric 38 are formed through. A bus, about a V ss bus 46 , is with the bottom plate 26 by means of metal contacts 48 connected in openings 50 in the interlayer dielectric 38 are formed and connect to the N + contacts 36 produce. For each of the bus lines, a plurality of metallized contacts are commonly used to ensure good contact between the bus line and the corresponding plate of the capacitor. Furthermore, a plurality of capacitor structures are also connected between the two bus lines, and such capacitor structures are distributed over the integrated circuit.

2–11 zeigen im Querschnitt Verfahrensschritte zur Herstellung eines Teils eines Entkopplungskondensators 52 als Teil einer integrierten Silizium-auf-Isolator-CMOS-Schaltung 53 gemäß einer Ausführungsform der Erfindung. Der Entkopplungskondensator 52 enthält, wie dies nachfolgend detaillierter erläutert ist, zumindest einen Entladungspfad, über welchen Ladung, die sich auf dem Kondensator oder einem nicht geerdeten Schaltungsknoten in der Schaltung während der Bearbeitung aufbaut, zuverlässig abgeführt werden kann, um eine Schädigung oder Zerstörung des Kondensator-Dielektrikums zu vermeiden. Obwohl der Begriff ”MOS-Bauelement” eigentlich ein Bauelement bezeichnet, das eine Metall-Gate-Elektrode und einen Gate-Isolator aus Oxid aufweist, wird der Begriff durchwegs verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gate-Elektrode (unabhängig davon, ob diese aus Metall oder einem anderen leitenden Material aufgebaut ist) enthält, die über einem Gate-Isolator angeordnet ist (aus Oxid oder einem anderen Isolatormaterial), der wiederum über einem Halbleitersubstrat positioniert ist. In diesen anschaulichen Ausführungsformen ist lediglich ein kleiner Bereich der integrierten CMOS-Schaltung 53 dargestellt, und insbesondere der Bereich der Schaltung, in welchem der Entkopplungskondensator 52 zusätzlich zu einem einzelnen N-Kanal-MOS-Transistor (NMOS-Transistor) und einem einzelnen P-Kanal-MOS-Transistor (PMOS-Transistor) hergestellt wird. Diverse Schritte der Herstellung von CMOS-Bauelementen sind gut bekannt und so werden der Kürze halber viele konventionelle Schritte lediglich kurz erwähnt oder deren Beschreibung wird vollständig weggelassen, ohne dass die gut bekannten Prozessdetails erläutert werden. Obwohl in dieser anschaulichen Ausführungsform die integrierte Schaltung als eine CMOS-Schaltung beschrieben ist, ist die Erfindung auch auf die Herstellung einer Einzelkanal-MOS-Schaltung anwendbar. Auf das nachveröffentlichte Patent US 7 465 639 B1 wird hingewiesen. 2 - 11 show in cross section process steps for producing a part of a decoupling capacitor 52 as part of an integrated silicon-on-insulator CMOS circuit 53 according to an embodiment of the invention. The decoupling capacitor 52 includes, as explained in more detail below, at least one discharge path over which charge which builds up on the capacitor or a non-grounded circuit node in the circuit during processing can be reliably dissipated to avoid damage or destruction of the capacitor dielectric. Although the term "MOS device" actually refers to a device having a metal gate electrode and a gate insulator made of oxide, the term is used throughout to designate any semiconductor device having a conductive gate electrode (independent whether it is constructed of metal or other conductive material) disposed over a gate insulator (of oxide or other insulator material), which in turn is positioned over a semiconductor substrate. In these illustrative embodiments, only a small portion of the CMOS integrated circuit is 53 and in particular the region of the circuit in which the decoupling capacitor 52 in addition to a single N-channel MOS transistor (NMOS transistor) and a single P-channel MOS transistor (PMOS transistor). Various steps in the fabrication of CMOS devices are well known, and so for the sake of brevity many conventional steps will be briefly mentioned or their description will be completely omitted without explaining the well-known process details. Although in this illustrative embodiment the integrated circuit is described as a CMOS circuit, the invention is also applicable to the fabrication of a single channel MOS circuit. On the postpublished patent US Pat. No. 7,465,639 B1 being point out.

Wie in 2 gezeigt ist, beginnt das Verfahren gemäß einer Ausführungsform der Erfindung durch Bereitstellen eines Halbleitersubstrats 54. Das Halbleitersubstrat ist vorzugsweise ein Siliziumsubstrat mit einer monokristallinen Siliziumschicht 30, die über einem monokristallinen Siliziumträgersubstrat 34 ausgebildet ist. Im hierin verwendeten Sinne werden die Begriffe ”Siliziumschicht” und ”Siliziumsubstrat” so verwendet, dass damit das relativ reine oder leicht mit Verunreinigungen dotierte monokristalline Siliziummaterial, das typischerweise in der Halbleiterindustrie verwendet wird, sowie eine Siliziummischung mit anderen Elementen, etwa Germanium, Kohlenstoff und dergleichen zur Herstellung eines im Wesentlichen monokristallinen Halbleitermaterials, gemeint ist. Zur Vereinfachung der Beschreibung aber ohne eine Einschränkung damit vorzunehmen, werden die Halbleitermaterialien im Allgemeinen hierin als Siliziummatertalien bezeichnet. Die monokristalline Siliziumschicht 30 wird bei der Herstellung von N-Kanal- und P-Kanal-MOS-Transistoren sowie des Entkopplungskondensators 52 verwendet. Das monokristalline Siliziumsubstrat 34 dient als Träger für die monokristalline Siliziumschicht 30 und wird gemäß einer Ausführungsform der Erfindung für die Herstellung von Entladungspfaden zum Abführen von potenziell schädigenden aufgebauten Ladungen auf dem Entkopplungskondensator 52 verwendet. Die monokristalline Siliziumschicht 30 wird mit dem monokristallinen Siliziumträgersubstrat 34 durch gut bekannte Scheibenverbindungs- und Dünnungstechniken verbunden, wobei eine dielektrische isolierende Schicht 32 die monokristalline Siliziumschicht 30 von dem monokristallinen Trägersubstrat 34 trennt. Die monokristalline Siliziumschicht wird auf eine Dicke von ungefähr 50–300 Nanometer (nm) abhängig von der eingerichteten Schaltungsfunktion gedünnt. Sowohl die monokristalline Siliziumschicht als auch das monokristalline Siliziumträgersubstrat besitzen vorzugsweise einen Widerstand von zumindest ungefähr 1–35 Ohm (Flächenwiderstand). Gemäß einer Ausführungsform der Erfindung ist die dünne Siliziumschicht 30 N-dotiert und das monokristalline Trägersubstrat 34 ist P-dotiert. Die dielektrische isolierende Schicht 32, die typischerweise Siliziumdioxid ist, besitzt vorzugsweise eine Dicke von ungefähr 50–200 nm.As in 2 1, the method according to an embodiment of the invention begins by providing a semiconductor substrate 54 , The semiconductor substrate is preferably a silicon substrate with a monocrystalline silicon layer 30 over a monocrystalline silicon carrier substrate 34 is trained. As used herein, the terms "silicon layer" and "silicon substrate" are used to refer to the relatively pure or slightly impurity doped monocrystalline silicon material typically used in the semiconductor industry, as well as a silicon blend with other elements, such as germanium, carbon, and the like for producing a substantially monocrystalline semiconductor material. For ease of description, but without limitation, semiconductor materials are generally referred to herein as silicon materials. The monocrystalline silicon layer 30 is used in the fabrication of N-channel and P-channel MOS transistors as well as the decoupling capacitor 52 used. The monocrystalline silicon substrate 34 serves as a carrier for the monocrystalline silicon layer 30 and, according to one embodiment of the invention, for the fabrication of discharge paths for dissipating potentially damaging built-up charges on the decoupling capacitor 52 used. The monocrystalline silicon layer 30 becomes with the monocrystalline silicon carrier substrate 34 connected by well-known disk bonding and thinning techniques, wherein a dielectric insulating layer 32 the monocrystalline silicon layer 30 from the monocrystalline carrier substrate 34 separates. The monocrystalline silicon layer is thinned to a thickness of about 50-300 nanometers (nm) depending on the established circuit function. Both the monocrystalline silicon layer and the monocrystalline silicon substrate preferably have a resistance of at least about 1-35 ohms (sheet resistance). According to one embodiment of the invention, the thin silicon layer 30 N-doped and the monocrystalline carrier substrate 34 is P-doped. The dielectric insulating layer 32 which is typically silica, preferably has a thickness of about 50-200 nm.

Als eine Alternative zu Scheibenverbindungstechniken kann das monokristalline Halbleitersubstrat 54 durch den SIMOX-Prozess hergestellt werden. Der SIMOX-Prozess ist ein bekannter Prozess, in welchem Sauerstoffionen in das Gebiet unterhalb der Oberfläche des monokristallinen Siliziumsubstrats 34 eingebracht werden. Das monokristalline Siliziumsubstrat und der implantierte Sauerstoff werden nachfolgend erhitzt, um eine dielektrische Siliziumoxidschicht 32 unterhalb der Oberfläche zu bilden, die elektrisch den oberen Bereich des Substrats, d. h. die SOI-Schicht 30, von dem verbleibenden Teil des monokristallinen Siliziumsubstrats 34 trennt. Die Dicke der SOI-Schicht 30 ist durch die Energie der implantierten Ionen bestimmt. Unabhängig von dem Verfahren, das zur Herstellung der SOI-Schicht angewendet wird, wird die dielektrische Schicht 32 üblicherweise als ein vergrabenes Oxid oder ”BOX” bezeichnet und wird auch im Folgenden so genannt.As an alternative to wafer bonding techniques, the monocrystalline semiconductor substrate 54 produced by the SIMOX process. The SIMOX process is a known process in which oxygen ions enter the area below the surface of the monocrystalline silicon substrate 34 be introduced. The monocrystalline silicon substrate and the implanted oxygen are subsequently heated to form a silicon oxide dielectric layer 32 below the surface, electrically the upper portion of the substrate, ie, the SOI layer 30 from the remaining part of the monocrystalline silicon substrate 34 separates. The thickness of the SOI layer 30 is determined by the energy of the implanted ions. Regardless of the method used to make the SOI layer, the dielectric layer becomes 32 commonly referred to as a buried oxide or "BOX" and is also referred to below.

Nach dem Bereitstellen eines Halbleitersubstrats 54 geht das Verfahren gemäß einer Ausführungsform der Erfindung weiter, wie dies in 3 gezeigt ist, indem dielektrische Isolationsgebiete 56–58 hergestellt werden, die sich durch die monokristalline Siliziumschicht 30 zu der dielektrischen Schicht oder BOX 32 erstrecken. Die dielektrischen Isolationsgebiete sind vorzugsweise durch gut bekannte flache Grabenisolations-(STI)Techniken hergestellt, in denen Gräben in die monokristalline Siliziumschicht 30 geätzt werden, diese Gräben dann mit einem dielektrischen Material, etwa abgeschiedenem Siliziumdioxid, gefüllt werden und das überschüssige Siliziumdioxid dann durch CMP entfernt wird. Bekanntlich gibt es viele Prozesse, die angewendet werden können, um die STI zu bilden, so dass der Prozess hierin nicht detailliert beschrieben werden muss. In diesem anschaulichen Beispiel sind lediglich ein einzelner N-Kanal-MOS-Transistor 300, ein einzelner P-Kanal-MOS-Transistor 200 und ein einzelner Entkopplungskondensator 52 dargestellt. Der Fachmann erkennt, dass viele andere Bauelemente erforderlich sein können, um eine gewünschte Schaltungsfunktion mit einer Vielzahl von N-Kanal-MOS-Transistoren, einer Vielzahl von P-Kanal-MOS-Transistoren und einer Vielzahl von Entkopplungskondensatoren einzurichten. Folglich können zusätzliche STI-Gebiete (nicht gezeigt) gebildet werden, um nach Bedarf eine elektrische Trennung zwischen den diversen anderen Bauelementen der CMOS-Schaltung zu erhalten, die in und auf der monokristallinen Siliziumschicht 30 hergestellt wird.After providing a semiconductor substrate 54 the method continues according to an embodiment of the invention, as shown in 3 is shown by dielectric isolation regions 56 - 58 produced by the monocrystalline silicon layer 30 to the dielectric layer or BOX 32 extend. The dielectric isolation regions are preferably made by well-known shallow trench isolation (STI) techniques in which trenches are in the monocrystalline silicon layer 30 then these trenches are filled with a dielectric material, such as silicon dioxide deposited, and the excess silicon dioxide is then removed by CMP. As is known, there are many processes that can be used to form the STI, so the process need not be described in detail herein. In this illustrative example, there is only a single N-channel MOS transistor 300 , a single P-channel MOS transistor 200 and a single one decoupling capacitor 52 shown. Those skilled in the art will recognize that many other devices may be required to establish a desired circuit function having a plurality of N-channel MOS transistors, a plurality of P-channel MOS transistors, and a plurality of decoupling capacitors. Consequently, additional STI regions (not shown) may be formed to provide electrical isolation as required between the various other devices of the CMOS circuit located in and on the monocrystalline silicon layer 30 will be produced.

Gemäß einer Ausführungsform der Erfindung kann der Bereich 60 der dünnen monokristallinen Siliziumschicht 30 zwischen den dielektrischen Isolationsgebieten 56 und 57 N-dotiert werden. Die N-Dotierung kann die ursprüngliche Dotierung der Schicht 30 sein oder kann eine nachfolgend durch Ionenimplantation erzeugte Dotierung oder dergleichen sein. Der Bereich 60 der dünnen monokristallinen Siliziumschicht 30 bildet die untere Platte des Entkopplungskondensators 52. In ähnlicher Weise kann der Bereich 61 der dünnen monokristallinen Siliziumschicht 30 zwischen den dielektrischen Isolationsgebieten 57 und 58 ebenfalls N-dotiert werden. Der Bereich 61 wird für die Herstellung eines P-Kanal-Transistors 200 verwendet. Der Bereich 63 der Schicht 30 benachbart zu dem dielektrischen Isolationsgebiet 56 kann P-dotiert werden unter Anwendung beispielsweise von Ionenimplantation. Der Bereich 63 wird für die Herstellung eines N-Kanal-Transistors 300 verwendet. Bereiche der Schicht 30, die keine spezielle Implantation erhalten sollen, können durch eine strukturierte Schicht aus Fotolack gemäß gut bekannter Fotolithografie- und Ionenimplantationstechniken abgedeckt werden. Wie in 3 gezeigt ist, wird eine Schicht aus dielektrischem Material 62 zumindest auf der Oberfläche des Bereichs 60, des Bereichs 61 und des Bereichs 63 der SOI-Schicht gebildet. Das dielektrische Material 62 besitzt vorzugsweise eine Dicke von ungefähr 1–3 nm und besitzt höchst vorteilhafterweise eine Dicke von ungefähr 1,5–2,0 nm. Das dielektrische Material 62 kann den Gate-Isolator des P-Kanal-Transistors 200, des N-Kanal-Transistors 300 und das Kondensator-Dielektrikum des Kondensators 52 bilden. Es ist nicht erforderlich, dass die Schicht 62 für alle drei Bauelemente verwendet wird; d. h., eine dielektrische Schicht kann für das Kondensator-Dielektrikum verwendet werden, und eine andere dielektrische Schicht kann für den Gate-Isolator der Transistoren 200 und/oder 300 verwendet werden, wobei allerdings die Verwendung der Schicht 62 für alle drei Bauelemente vorteilhaft ist, wenn die Anzahl der Verfahrensschritte minimiert werden soll. Das dielektrische Material kann thermisch aufgewachsenes Siliziumdioxid sein, das durch Ausheizen der Siliziumschicht 30 in einer oxidierenden Umgebung gebildet wird, oder es kann eine abgeschiedene Schicht aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid oder ein Dielektrikum mit großer dielektrischer Konstante sein, etwa HfSiO, oder dergleichen. Abgeschiedene Isolatoren können durch chemische Dampfabscheidung (CVD), chemische Dampfabscheidung bei geringem Druck (LPCVD) oder plasmaunterstützte chemische Dampfabscheidung (PECVD) aufgebracht werden. Wie gezeigt, wird die Schicht 62 als eine abgeschiedene Schicht vorgesehen, die sich auf den dielektrischen Isolationsgebieten sowie auf der dünnen Siliziumschicht 30 ablagert. Eine Schicht aus polykristallinem Silizium oder einem anderen Material zur Bildung einer Gate-Elektrode wird auf der Schicht aus dielektrischem Material abgeschieden und wird strukturiert, um eine obere Platte 64 des Entkopplungskondensators 52, eine Gate-Elektrode 202 des P-Kanal-MOS-Transistors 200 und eine Gate-Elektrode 302 des N-Kanal-MOS-Transistors 300 zu bilden. Das die Gate-Elektrode bildende Material wird im Weiteren der Einfachheit halber als polykristallines Silizium bezeichnet, ohne allerdings darauf einschränken zu wollen, wobei der Fachmann erkennt, dass auch andere Materialien verwendet werden können. Das polykristalline Silizium kann durch CVD oder LPCVD durch Reduzieren von Silan (SiH4) abgeschieden werden. Eine Schicht aus Hartmaskenmaterial, etwa aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen (nicht gezeigt) kann ebenfalls über der Schicht aus polykristallinem Silizium aufgebracht werden, um die Strukturierung und Ätzung der Gate-Elektroden zu verbessern. Die polykristalline Siliziumschicht kann unter Anwendung einer strukturierten Fotolackschicht und konventioneller Fotolithografietechniken und Plasmaätzung in einer Cl- oder HBr/O2-Chemie strukturiert werden. In einer vorteilhaften Ausführungsform der Erfindung werden Seitenwandabstandshalter 66 an den Rändern der oberen Platte 64, der Gate-Elektrode 202 und der Gate-Elektrode 302 hergestellt. Die Seitenwandabstandshalter können durch anisotropes Ätzen einer Schicht aus Siliziumoxid, Siliziumnitrid oder dergleichen in bekannter Weise gebildet werden. Die Schicht aus dem Abstandshalter bildenden Material wird anisotrop geätzt, beispielsweise durch reaktive Ionenätzung (RIE) unter Anwendung einer CHF3-, CF4- oder SF6-Chemie, um die Schicht von im Wesentlichen horizontalen Oberflächen zu entfernen (die Oberseiten der polykristallinen Siliziumstrukturelemente) und um die Schicht an den im Wesentlichen vertikalen Oberflächen (den Seitenwänden der polykristallinen Siliziumstrukturelemente) beizubehalten.According to one embodiment of the invention, the range 60 the thin monocrystalline silicon layer 30 between the dielectric isolation regions 56 and 57 Be N-doped. The N-doping may be the original doping of the layer 30 or may be a subsequently generated by ion implantation doping or the like. The area 60 the thin monocrystalline silicon layer 30 forms the lower plate of the decoupling capacitor 52 , Similarly, the area 61 the thin monocrystalline silicon layer 30 between the dielectric isolation regions 57 and 58 also be N-doped. The area 61 is for the production of a P-channel transistor 200 used. The area 63 the layer 30 adjacent to the dielectric isolation region 56 can be P-doped using, for example, ion implantation. The area 63 is for the production of an N-channel transistor 300 used. Areas of the layer 30 which are not to be specifically implanted may be covered by a patterned photoresist layer according to well-known photolithography and ion implantation techniques. As in 3 is shown, a layer of dielectric material 62 at least on the surface of the area 60 , of the area 61 and area 63 formed the SOI layer. The dielectric material 62 preferably has a thickness of about 1-3 nm and most advantageously has a thickness of about 1.5-2.0 nm. The dielectric material 62 may be the gate insulator of the P-channel transistor 200 , the N-channel transistor 300 and the capacitor dielectric of the capacitor 52 form. It is not necessary that the layer 62 used for all three components; that is, one dielectric layer may be used for the capacitor dielectric and another dielectric layer may be for the gate insulator of the transistors 200 and or 300 however, the use of the layer 62 is advantageous for all three components, if the number of process steps should be minimized. The dielectric material may be thermally grown silicon dioxide by annealing the silicon layer 30 is formed in an oxidizing environment, or it may be a deposited layer of silicon oxide, silicon oxynitride, silicon nitride, or a high dielectric constant dielectric, such as HfSiO, or the like. Deposited insulators can be deposited by chemical vapor deposition (CVD), low pressure chemical vapor deposition (LPCVD) or plasma assisted chemical vapor deposition (PECVD). As shown, the layer becomes 62 is provided as a deposited layer deposited on the dielectric isolation regions as well as on the thin silicon layer 30 deposits. A layer of polycrystalline silicon or other material to form a gate electrode is deposited on the layer of dielectric material and is patterned to form a top plate 64 of the decoupling capacitor 52 , a gate electrode 202 of the P-channel MOS transistor 200 and a gate electrode 302 of the N-channel MOS transistor 300 to build. The material forming the gate electrode will be referred to hereinafter as polycrystalline silicon for the sake of simplicity, but without wishing to be limited thereto, it being understood by the person skilled in the art that other materials can also be used. The polycrystalline silicon can be deposited by CVD or LPCVD by reducing silane (SiH 4 ). A layer of hard mask material, such as silicon oxide, silicon nitride, silicon oxynitride, or the like (not shown) may also be deposited over the layer of polycrystalline silicon to enhance the patterning and etching of the gate electrodes. The polycrystalline silicon layer may be patterned using a patterned photoresist layer and conventional photolithography techniques and plasma etching in a Cl or HBr / O 2 chemistry. In an advantageous embodiment of the invention sidewall spacers 66 at the edges of the top plate 64 , the gate electrode 202 and the gate electrode 302 produced. The sidewall spacers may be formed by anisotropically etching a layer of silicon oxide, silicon nitride or the like in a known manner. The layer of spacer-forming material is anisotropically etched, for example, by reactive ion etching (RIE) using a CHF 3 , CF 4 or SF 6 chemistry to remove the layer of substantially horizontal surfaces (the tops of the polycrystalline silicon features ) and to maintain the layer on the substantially vertical surfaces (the sidewalls of the polycrystalline silicon structure elements).

Wie in 4 gezeigt ist, wird zumindest eine Öffnung 74 durch einen Teil des dielektrischen Isolationsgebietes 57 und die darunter liegende dielektrische Schicht 32 geätzt. Gemäß einer vorteilhaften Ausführungsform der Erfindung wird eine zweite Öffnung 75 ebenfalls durch das dielektrische Isolationsgebiet und die darunter liegende dielektrische Schicht geätzt. Obwohl beide Öffnungen 74 und 75 so gezeigt sind, dass diese durch das gleiche dielektrische Isolationsgebiet geätzt sind, können die beiden Öffnungen auch durch separate Isolationsgebiete geätzt werden. Die Öffnungen 74 und 75 werden anisotrop geätzt, etwa vorzugweise durch reaktives Ionenätzen. Die dielektrischen Schichten können durch reaktive Ionenätzung hergestellt werden, indem beispielsweise eine CF4-, eine CHF3- oder eine SF6-Chemie verwendet wird. Die Öffnung 74 legt einen Bereich 98 der Oberfläche des monokristallinen Siliziumträgersubstrats 34 frei und die Öffnung 75 legt einen Bereich 99 des Trägersubstrats frei. Das Ätzen kann beispielsweise durch eine strukturierte Schicht aus Fotolack (nicht gezeigt) maskiert werden.As in 4 is shown, at least one opening 74 through a part of the dielectric isolation area 57 and the underlying dielectric layer 32 etched. According to an advantageous embodiment of the invention, a second opening 75 also etched through the dielectric isolation region and the underlying dielectric layer. Although both openings 74 and 75 so are shown to be etched through the same dielectric isolation region, the two openings may also be etched through separate isolation regions. The openings 74 and 75 are etched anisotropically, preferably by reactive ion etching. The dielectric layers can be prepared by reactive ion etching using, for example, a CF 4 , a CHF 3 or an SF 6 chemistry. The opening 74 sets an area 98 the surface of the monocrystalline silicon carrier substrate 34 free and the opening 75 sets an area 99 of the carrier substrate free. The etching may be masked, for example, by a patterned layer of photoresist (not shown).

Wie ebenfalls in 4 gezeigt ist, werden Borionen oder andere Ionen, die eine P-Leitfähigkeit erzeugen, durch die Öffnung 75 in das monokristalline Siliziumträgersubstrat 34 implantiert, wie dies durch die Teile 76 gezeigt ist, um ein Kontaktgebiet 78 in dem Trägersubstrat zu bilden. Die gleiche P-Ionenimplantation kann auch in die dünne monokristalline Siliziumschicht 30 erfolgen, um ein Sourcegebiet 204 und ein Draingebiet 206 des P-Kanal-MOS-Transistors 200 der integrierten Schaltung 53 zu bilden. Die Ionenimplantation über die Source- und Draingebiete ist durch die Gate-Elektrode 202 und die zugehörigen Seitenwandabschnittshalter 66 maskiert und somit selbstjustiert. Andere Bauelemente können während der P-Ionenimplantation durch eine strukturierte Schicht aus Fotolack (nicht gezeigt) abgedeckt werden.Like also in 4 As shown, boron ions or other ions that produce P conductivity become through the opening 75 into the monocrystalline silicon carrier substrate 34 implanted, as by the parts 76 shown is a contact area 78 to form in the carrier substrate. The same P-ion implantation can also be found in the thin monocrystalline silicon layer 30 done to a source area 204 and a drainage area 206 of the P-channel MOS transistor 200 the integrated circuit 53 to build. The ion implantation across the source and drain regions is through the gate electrode 202 and the associated side wall section holders 66 masked and thus self-aligned. Other devices may be covered by a patterned layer of photoresist (not shown) during P-ion implantation.

Vor oder nach der Implantation der Ionen, die eine P-Leitfähigkeit hervorrufen, durch die Öffnung 75 können Ionen für eine N-Leitfähigkeit, etwa Arsen oder Phosphor, durch die Öffnung 74 implantiert werden, wie dies durch die Pfeile 147 aus 5 gezeigt ist. Die die N-Leitfähigkeit hervorrufenden Ionen werden in das monokristalline Siliziumträgersubstrat 34 implantiert, um ein N-dotiertes Gebiet 176 zu bilden, das eine Diode mit PN-Übergang 177 mit dem Trägersubstrat bildet. Die gleiche N-Ionenimplantation kann verwendet werden, um Kontaktgebiete 68, 70 in selbstjustierter Weise mit der oberen Platte 64 durch Implantieren der Ionen in den Bereich 60 der dünnen monokristallinen Siliziumschicht 30 unter Anwendung der oberen Platte 64 und der seitlichen Abstandshalter 66 als Implantationsmaske zu bilden. Die stark dotierten (N+) Kontaktgebiete ermöglichen einen guten elektrischen Kontakt zu der unteren Platte des Entkopplungskondensators. Gleichzeitig werden das Diodengebiet 176 und Kontaktgebiete 68, 70 mit Ionen implantiert, wobei die gleiche Implantation verwendet werden kann, um ein Draingebiet 304 und ein Sourcegebiet 306 des N-Kanal-MOS-Transistors 300 zu erzeugen. Die Ionenimplantation für das Source- und das Draingebiet ist durch die Gate-Elektrode 302 und die zugehörigen Seitenwandabstandshalter 66 maskiert und somit selbstjustiert. Während der N-Ionenimplantation können der P-Kanal-MOS-Transistor 200 und andere Gebiete der integrierten Schaltung in bekannter Weise, beispielsweise mittels einer Schicht aus Fotolack (nicht gezeigt) maskiert werden.Before or after implantation of the ions that cause P-conductivity through the opening 75 For example, ions for N conductivity, such as arsenic or phosphorus, can pass through the aperture 74 be implanted, as indicated by the arrows 147 out 5 is shown. The N conductivity inducing ions become the monocrystalline silicon support substrate 34 implanted to an N-doped area 176 to form a PN junction diode 177 forms with the carrier substrate. The same N-ion implantation can be used to contact areas 68 . 70 in a self-aligned manner with the upper plate 64 by implanting the ions in the area 60 the thin monocrystalline silicon layer 30 using the top plate 64 and the side spacer 66 as an implantation mask. The heavily doped (N +) contact regions allow good electrical contact with the bottom plate of the decoupling capacitor. At the same time the diode area 176 and contact areas 68 . 70 implanted with ions, where the same implantation can be used to create a drainage area 304 and a source area 306 of the N-channel MOS transistor 300 to create. The ion implantation for the source and drain regions is through the gate electrode 302 and the associated sidewall spacers 66 masked and thus self-aligned. During N-ion implantation, the P-channel MOS transistor 200 and other areas of the integrated circuit in a known manner, for example by means of a layer of photoresist (not shown) to be masked.

Nach dem Entfernen der maskierenden Fotolackschicht werden die freiliegenden Bereiche der Isolatorschicht 62 entfernt und gemäß einer Ausführungsform der Erfindung wird eine Schicht aus einem silizidbildendem Metall, etwa Nickel, Kobalt, Titan, Palladium, oder dergleichen, ganzflächig auf der Struktur abgeschieden. Das silizidbildende Metall wird so abgeschieden, dass es mit dem ionenimplantierten Kontaktgebiet 78, dem Diodengebiet 176, den Gebieten 68, 70 und der oberen Platte aus polykristallinem Silizium der Kondensatorstruktur 52, dem Sourcegebiet 204 und dem Draingebiet 206 und der Gate-Elektrode 202 des PMOS-Transistors 200 sowie dem Draingebiet 304 und dem Sourcegebiet 306 und der Gate-Elektrode 302 des NMOS-Transistors 300 in Kontakt ist. Das silizidbildende Metall besitzt vorzugsweise eine Dicke von ungefähr 5 bis 15 nm. Das silizidbildende Metall wird aufgeheizt, vorzugsweise auf eine Temperatur von ungefähr 350° bis 500°C, um zu bewirken, dass das Metall mit dem Silizium reagiert, mit welchem es in Kontakt ist, um Metallsilizidkontaktgebiete 80 und 82 auf dem Kontaktgebiet 68 bzw. 70 zu bilden, um einen Metallsilizidkontakt 84 auf dem Kontaktgebiet 78, um einen Metallsilizidkontakt 178 auf dem Diodengebiet 176, um einen Metallsilizidkontakt 86 auf der oberen Platte aus polykristallinem Silizium 64 und um Metallsilizidkontakte 208 und 210 auf dem MOS-Transistor 200 und Metallsilizidkontakte 308 und 310 auf dem MOS-Transistor 300 zu bilden, wie dies in 6 gezeigt ist. Das Metall, das nicht mit Silizium in Kontakt ist, beispielsweise das Metall, das auf den dielektrischen Isolationsgebieten abgeschieden wurde, reagiert während des Aufheizschrittes nicht und wird beispielsweise durch Nassätzung in H2O2/H2SO4- oder HNO3/HCl-Lösungen entfernt. Die Metallsilizidkontakte 209 und 309 für die Gate-Elektrode der MOS-Transistoren 200 und 300 können ebenfalls im gleichen Schritt hergestellt werden.After removal of the masking photoresist layer, the exposed areas of the insulator layer become 62 removed and according to one embodiment of the invention, a layer of a silicide-forming metal, such as nickel, cobalt, titanium, palladium, or the like, over the entire surface of the structure deposited. The silicide-forming metal is deposited so that it is in contact with the ion-implanted contact area 78 , the diode area 176 , the areas 68 . 70 and the polycrystalline silicon top plate of the capacitor structure 52 , the source area 204 and the drainage area 206 and the gate electrode 202 of the PMOS transistor 200 as well as the drainage area 304 and the source area 306 and the gate electrode 302 of the NMOS transistor 300 is in contact. The silicide-forming metal preferably has a thickness of about 5 to 15 nm. The silicide-forming metal is heated, preferably to a temperature of about 350 ° to 500 ° C, to cause the metal to react with the silicon with which it contacts is to metal silicide contact areas 80 and 82 in the contact area 68 respectively. 70 to form a metal silicide contact 84 in the contact area 78 to a metal silicide contact 178 in the diode field 176 to a metal silicide contact 86 on the top plate of polycrystalline silicon 64 and metal silicide contacts 208 and 210 on the MOS transistor 200 and metal silicide contacts 308 and 310 on the MOS transistor 300 to form, like this in 6 is shown. The metal which is not in contact with silicon, for example the metal which has been deposited on the dielectric isolation regions, does not react during the heating step and is obtained, for example, by wet etching in H 2 O 2 / H 2 SO 4 - or HNO 3 / HCl- Removed solutions. The metal silicide contacts 209 and 309 for the gate of the MOS transistors 200 and 300 can also be made in the same step.

Gemäß einer Ausführungsform der Erfindung wird ein dielektrisches Zwischenschichtmaterial 88, etwa Siliziumoxid, ganzflächig abgeschieden, um die polykristallinen Siliziumstrukturelemente und die Silizidgebiete abzudecken und um die Öffnungen 74 und 75 zu füllen. Die Schicht 88 wird nachfolgend fotolithografisch strukturiert und geätzt, um Öffnungen 90 zu erzeugen, die Bereich der Metallsilizidkontakte 80, 82, 84, 178, 86, 208, 210, 308 und 310 freizulegen, wie dies in 7 gezeigt ist. Die dielektrische Zwischenschichtmaterialschicht 88 kann beispielsweise durch CVD durch Zerfall eines Quellenmaterials, etwa Tetraethylorthosilikat (TEOS) abgeschieden werden und kann beispielsweise durch reaktive Ionenätzung unter Anwendung einer CHF3-, CF4- oder SF5- Chemie geätzt werden. Leitende Pfropfen oder Elemente werden dann in den Öffnungen 90 gebildet. Das leitende Element oder der Pfropfen 92 ist mit dem Silizidkontakt 80 in Kontakt, der leitende Pfropfen 94 steht mit dem Metallsilizidkontakt 82 in Verbindung, der leitende Pfropfen 96 steht mit dem Metallsilizidkontakt 84 in Verbindung, der Kontaktpfropfen 180 steht dem Silizidkontakt 178 in Verbindung und der leitende Pfropfen 98 steht mit dem Metallsilizidkontakt 86 der Kondensatorstruktur 52 in Verbindung. In ähnlicher Weise sind die leitenden Pfropfen bzw. Elemente 212, 214, 312 und 314 mit dem Metallsilizidkontakten 208, 210, 308 bzw. 310 in Verbindung. Die leitenden Pfropfen können in konventioneller Weise hergestellt werden, indem beispielsweise eine Schicht aus Titan abgeschieden wird, eine Schicht aus Titannitrid gebildet wird und dann eine Schicht aus Wolfram abgeschieden wird. Das überschüssige Material der Pfropfen kann von der Oberfläche des dielektrischen Zwischenschichtmaterials 88 durch einen CMP-Prozess entfernt werden.According to one embodiment of the invention, a dielectric interlayer material 88 , such as silicon oxide, deposited over the entire surface to cover the polycrystalline silicon structure elements and the Silizidgebiete and around the openings 74 and 75 to fill. The layer 88 is subsequently photolithographically patterned and etched to openings 90 to generate the area of metal silicide contacts 80 . 82 . 84 . 178 . 86 . 208 . 210 . 308 and 310 to expose, like this in 7 is shown. The interlayer dielectric material layer 88 For example, it can be deposited by CVD by disintegration of a source material, such as tetraethyl orthosilicate (TEOS), and can be obtained, for example, by reactive ion etching using a CHF 3 , CF 4 or SF 5 . Chemistry be etched. Conductive plugs or elements are then in the openings 90 educated. The conductive element or the plug 92 is with the silicide contact 80 in contact, the conductive plug 94 is in contact with the metal silicide contact 82 in contact, the conductive plug 96 is in contact with the metal silicide contact 84 in contact, the contact plug 180 is the silicide contact 178 in contact and the conductive plug 98 is in contact with the metal silicide contact 86 the capacitor structure 52 in connection. Similarly, the conductive plugs or elements 212 . 214 . 312 and 314 with the metal silicide contacts 208 . 210 . 308 respectively. 310 in connection. The conductive plugs may be formed in a conventional manner, for example by depositing a layer of titanium, forming a layer of titanium nitride, and then depositing a layer of tungsten. The excess material of the plugs may be from the surface of the interlayer dielectric material 88 be removed by a CMP process.

Wie in den 8 bis 11 gezeigt ist, wird die Entkopplungskondensatorstruktur gemäß einer Ausführungsform der Erfindung fertiggestellt, indem eine oder mehrere Schichten aus Metall abgeschieden und strukturiert werden, um einen Vdd-Bus 100 und einen Vss-Bus 102 zu bilden. Die Leitungsführung der erforderlichen Busse bzw. Busleitungen und der anderen Verbindungsmetallisierung erfordert im Allgemeinen mehrere Schichten aus Metallisierungen. Diese Schichten aus Metallisierungen können elektrisch durch Schichten aus dielektrischem Material getrennt werden. Die Schicht aus Metall kann Aluminium, Kupfer, eine Legierung aus Aluminium oder Kupfer und dergleichen sein. Der Fachmann erkennt, dass eine Aluminiummetallisierung im Allgemeinen abgeschieden und anschließend fotolithografisch strukturiert und geätzt wird, wohingegen eine Kupfermetallisierung üblicherweise mittels eines Damaszener-Prozesses strukturiert wird. Die 8–11 zeigen schematisch Schritte für die Herstellung des Vdd-Busses 100 und des Vss-Busses 102 aus einem Metall, etwa Aluminium.As in the 8th to 11 1, the decoupling capacitor structure according to an embodiment of the invention is completed by depositing and patterning one or more layers of metal to form a V dd bus 100 and a V ss bus 102 to build. The routing of the required busses and the other interconnect metallization generally requires multiple layers of metallizations. These layers of metallizations can be electrically separated by layers of dielectric material. The layer of metal may be aluminum, copper, an alloy of aluminum or copper and the like. Those skilled in the art will recognize that aluminum metallization is generally deposited and then photolithographically patterned and etched, whereas copper metallization is typically patterned by a damascene process. The 8th - 11 schematically show steps for the production of the V dd bus 100 and the V ss bus 102 made of a metal, such as aluminum.

Wie in 8 gezeigt ist, wird eine Schicht aus Metall 400, etwa Aluminium oder eine Aluminiumlegierung über der Oberseite der dielektrischen Schicht 88 abgeschieden und ist somit mit dem leitenden Pfropfen in Kontakt. Die Metallschicht wird strukturiert, wie in 9 gezeigt ist, um Bereiche des Vdd-Busses 100 zu bilden, die elektrisch mit dem Drain 304 des N-Kanal-MOS-Transistors 300, mit der oberen Platte 64 des Entkopplungskondensators 52 und der Diode 177 verbunden sind. Die Metallschicht ist ferner strukturiert, um Bereiche des Vss-Busses 102 so zu bilden, dass diese elektrisch mit der unteren Platte 60 des Entkopplungskondensators 52, dem Draingebiet 206 des P-Kanal-MOS-Transistors 200 und dem Substratkontakt 78 verbunden sind.As in 8th is shown, a layer of metal 400 , such as aluminum or an aluminum alloy over the top of the dielectric layer 88 deposited and thus is in contact with the conductive plug. The metal layer is structured as in 9 is shown around areas of the V dd bus 100 to form, which is electrically connected to the drain 304 of the N-channel MOS transistor 300 , with the top plate 64 of the decoupling capacitor 52 and the diode 177 are connected. The metal layer is further patterned to areas of the V ss bus 102 so as to form this electrically with the lower plate 60 of the decoupling capacitor 52 , the drainage area 206 of the P-channel MOS transistor 200 and the substrate contact 78 are connected.

Wie in 10 gezeigt ist, geht das Verfahren gemäß einer Ausführungsform der Erfindung weiter, indem eine weitere dielektrische Schicht 402 abgeschieden wird, die über der dielektrischen Schicht 88 und der strukturierten Metallschicht 400 angeordnet ist. Vorzugsweise wird die obere Fläche der dielektrischen Schicht 402 eingeebnet, beispielsweise durch einen CMP-Prozess. Öffnungen 404 werden dann strukturiert und so geätzt, dass diese sich durch die dielektrische Schicht 402 erstrecken, um Bereiche des Vdd-Busses 100 freizulegen. Die Öffnungen 404 werden dann mit leitenden Pfropfen bzw. Elementen 406 gefüllt und es wird eine zusätzliche Metallschicht 408 auf der eingeebneten oberen Fläche der dielektrischen Schicht 402 aufgebracht, die in elektrischem Kontakt mit den leitenden Pfropfen 406 ist.As in 10 is shown, the method continues according to an embodiment of the invention, by a further dielectric layer 402 is deposited over the dielectric layer 88 and the structured metal layer 400 is arranged. Preferably, the upper surface of the dielectric layer becomes 402 leveled, for example by a CMP process. openings 404 are then patterned and etched so that they pass through the dielectric layer 402 extend to areas of the V dd bus 100 expose. The openings 404 are then with conductive plugs or elements 406 filled and it gets an extra metal layer 408 on the leveled upper surface of the dielectric layer 402 applied in electrical contact with the conductive plug 406 is.

Wie in 11 gezeigt ist, wird die Metallschicht 408 strukturiert und so geätzt, dass ein Bereich 410 des Vdd-Busses gebildet wird, der beispielsweise mit einer externen Versorgungsspannung verbunden werden kann. Obwohl dies in den 10 und 11 aufgrund der Einschränkung einer zweidimensionalen Darstellung nicht gezeigt ist, können zusätzliche Öffnungen durch die dielektrische Schicht 402 hindurch strukturiert und geätzt werden, um Bereiche des Vss-Busses 102 freizulegen, wobei diese Öffnungen mit leitenden Pfropfen gefüllt werden können, und ein Bereich der Metallschicht 408 wird strukturiert, um elektrisch mit diesem leitenden Pfropfen in Verbindung zu stehen. Des Weiteren kann eine Verbindung von Vss-Substrat 34 hergestellt werden, wie dies durch einen Anschluss 412 dargestellt ist.As in 11 is shown, the metal layer 408 structured and etched to an area 410 of the V dd bus is formed, which can be connected, for example, with an external supply voltage. Although this in the 10 and 11 Due to the limitation of a two-dimensional representation is not shown, additional openings through the dielectric layer 402 can be patterned and etched through areas of the V ss bus 102 These openings may be filled with conductive plugs and a portion of the metal layer 408 is patterned to be electrically connected to this conductive plug. Furthermore, a compound of V ss substrate 34 be made, as by a connection 412 is shown.

Der Vdd-Bus ist mit dem leitenden Pfropfen 98 und somit mit der oberen Platte 64 des Entkopplungskondensators 52 verbunden. Der Vss-Bus ist mit den leitenden Pfropfen 92 und 94 verbunden und ist somit auch mit der unteren Platte 60 des Entkopplungskondensators 52 verbunden. Der Entkopplungskondensator ist somit zwischen den beiden Spannungsbusleitungen angeschlossen. Gemäß einer Ausführungsform der Erfindung ist der Vdd-Bus ebenfalls mit dem leitenden Pfropfen 180 und somit mit der Diode mit PN-Übergang 177, die in dem Trägersubstrat 34 gebildet ist, verbunden, wodurch ein elektrischer Entladungspfad für Ladungen bereitgestellt wird, die sich auf der oberen Platte des Kondensators 52 aufbauen kann. Eine positive Ladung, die sich auf der oberen Platte 64 ansammelt, kann über das Substrat abfließen in Form eines Sperrstromes der Diode mit PN-Übergang 177. Eine negative Ladung, die sich auf der oberen Platte 64 aufbaut, kann als Durchlassstrom der Diode mit PN-Übergang 177 abfließen. Gemäß einer weiteren Ausführungsform der Erfindung ist der Vss-Bus ebenfalls mit dem leitenden Pfropfen 96 und damit dem Trägersubstrat 34 verbunden, wodurch ein weiterer elektrischer Entsorgungspfad für Ladung bereitgestellt wird, die sich auf der unteren Platte des Kondensators ansammeln kann.The V dd bus is with the conductive plug 98 and thus with the top plate 64 of the decoupling capacitor 52 connected. The V ss bus is with the conductive plugs 92 and 94 connected and is thus also with the lower plate 60 of the decoupling capacitor 52 connected. The decoupling capacitor is thus connected between the two voltage bus lines. According to one embodiment of the invention, the V dd bus is also connected to the conductive plug 180 and thus with the PN junction diode 177 which are in the carrier substrate 34 is formed, whereby an electric discharge path for charges is provided, which is on the upper plate of the capacitor 52 can build up. A positive charge, located on the top plate 64 accumulates, can flow over the substrate in the form of a reverse current of the diode with PN junction 177 , A negative charge, located on the top plate 64 can be constructed as a forward current of the diode with PN junction 177 flow away. According to another embodiment of the invention, the V ss bus is also connected to the conductive plug 96 and thus the carrier substrate 34 which provides a further electrical discharge path for charge which may accumulate on the bottom plate of the capacitor.

Zumindest für einige der MOS-Transistoren der integrierten Schaltung 53 ist der Vdd-Bus ebenfalls mit dem leitenden Pfropfen 312 und somit dem Drain des N-Kanal-MOS-Transistors 300 verbunden, und der Vss-Bus ist ebenfalls mit dem leitenden Pfropfen 212 und somit dem Drain des P-Kanal-MOS-Transistors 200 verbunden. Aufgrund der beschränkten Darstellungsmöglichkeiten der zweidimensionalen Zeichnung sind einige der direkten Verbindungen zwischen einzelnen Elementen schematisch als gestrichelte Linien 414 gezeigt. Obwohl 11 einen Entladungspfad zeigt, der sich von Vdd zur Diode mit PN-Übergang 177 erstreckt, kann der Entladungspfad auch so angeschlossen sein, dass dieser sich von einem beliebigen nicht-geerdeten Schaltungsknoten erstreckt, der möglicherweise durch Ladung geschädigt werden kann, die sich in den diversen Plasmaätz- und Abscheideprozesse, die bei der Herstellung des ICs 52 angewendet wurden, aufgebaut hat. Der Entladungspfad ist so gezeigt, dass dieser sich von einem dotierten Gebiet eines MOS-Transistors zu der Diode mit PN-Übergang 177 erstreckt, wobei, obwohl dies in den Figuren nicht gezeigt ist, der Entladungspfad sich auch von einer Gate-Elektrode, etwa der Gate-Elektrode 302 des MOS-Transistors 300, zu der Diode mit PN-Übergang erstrecken kann.At least for some of the MOS transistors of the integrated circuit 53 the V dd bus is also with the conductive plug 312 and thus the drain of the N-channel MOS transistor 300 connected, and the V ss bus is also connected to the conductive plug 212 and thus the drain of the P-channel MOS transistor 200 connected. Due to the limited presentation possibilities of the two-dimensional drawing, some of the direct connections between individual elements are schematically shown as dashed lines 414 shown. Even though 11 shows a discharge path extending from V dd to the PN junction diode 177 The discharge path may also be connected to extend from any non-grounded circuit node, which may possibly be damaged by charge resulting from the various plasma etch and deposition processes involved in the fabrication of the IC 52 have been applied. The discharge path is shown as extending from a doped region of a MOS transistor to the PN junction diode 177 Although not shown in the figures, the discharge path is also from a gate electrode, such as the gate electrode 302 of the MOS transistor 300 to which PN junction diode can extend.

Obwohl zumindest eine anschauliche Ausführungsform in der vorhergehenden detaillierten Beschreibung dargelegt ist, sollte beachtet werden, dass eine große Anzahl Änderungen möglich ist. Beispielsweise ist die Reihenfolge der zuvor beschriebenen Verfahrensschritte lediglich anschaulicher Natur. In ähnlicher Weise sind die aufgeführten Metalle, Isolatoren und Ionensorten lediglich anschaulicher Natur. Obwohl der Vdd-Bus und der Vss-Bus in den 8–11 so gezeigt sind, dass diese in den gleichen Metallisierungsebenen der integrierten Schaltung ausgebildet sind, können diese auch in unterschiedlichen Metallisierungsebenen hergestellt werden.Although at least one illustrative embodiment is set forth in the foregoing detailed description, it should be noted that a large number of changes are possible. For example, the order of the method steps described above is merely illustrative. Similarly, the listed metals, insulators and ionic species are merely illustrative. Although the V dd bus and the V ss bus are in the 8th - 11 are shown to be formed in the same metallization levels of the integrated circuit, they can also be fabricated at different metallization levels.

Claims (7)

Verfahren zur Herstellung eines Halbleiter-auf-Isolator-(SOI)-Bauelements (53), das ein Halbleitersubstrat (34), eine vergrabene isolierende Schicht (32) über dem Halbleitersubstrat und eine monokristalline Halbleiterschicht (30) über der vergrabenen isolierenden Schicht aufweist, wobei das Verfahren die Schritte umfasst: Bilden eines MOS-Kondensators (52), der zwischen einer ersten Spannungsbusleitung (100) und einer zweiten Spannungsbusleitung (102) angeschlossen ist, wobei der MOS-Kondensator ein Gate-Elektrodenmaterial aufweist, das eine erste Platte (64) des MOS-Kondensators bildet und mit der ersten Spannungsbusleitung (100) verbunden ist, und ein dotiertes Gebiet (60) in der monokristallinen Halbleiterschicht unter dem Gate-Elektrodenmaterial aufweist, das eine zweite Platte des MOS-Kondensators bildet und mit der zweiten Spannungsbusleitung (102) verbunden ist; und Bilden eines elektrischen Entladungspfades (86, 98, 180, 178), der die erste Platte (64) des MOS-Kondensators (52) mit einer Diode (177), die in dem Halbleitersubstrat (34) gebildet ist, verbindet.Method for producing a semiconductor-on-insulator (SOI) device ( 53 ), which is a semiconductor substrate ( 34 ), a buried insulating layer ( 32 ) over the semiconductor substrate and a monocrystalline semiconductor layer ( 30 ) over the buried insulating layer, the method comprising the steps of: forming a MOS capacitor ( 52 ) connected between a first voltage bus line ( 100 ) and a second voltage bus line ( 102 ), the MOS capacitor comprising a gate electrode material comprising a first plate ( 64 ) of the MOS capacitor and with the first voltage bus line ( 100 ) and a doped area ( 60 ) in the monocrystalline semiconductor layer under the gate electrode material forming a second plate of the MOS capacitor and connected to the second voltage bus line (FIG. 102 ) connected is; and forming an electric discharge path ( 86 . 98 . 180 . 178 ), the first plate ( 64 ) of the MOS capacitor ( 52 ) with a diode ( 177 ), which in the semiconductor substrate ( 34 ), connects. Verfahren nach Anspruch 1, wobei der Schritt des Bildens eines elektrischen Entladungspfades die Schritte umfasst: Bilden eines dielektrischen Isolationsgebietes (57), das sich durch die monokristalline Halbleiterschicht (30) bis zu der vergrabenen isolierenden Schicht (32) erstreckt; Ätzen einer Öffnung (74) durch das dielektrische Isolationsgebiet und die vergrabene isolierende Schicht, um einen Bereich (98) des Halbleitersubstrats freizulegen; Implantieren von Ionen, die eine erste Leitfähigkeitsart hervorrufen, durch die Öffnung, um eine Diode mit PN-Übergang (177) in dem Halbleitersubstrat zu bilden; und Verbinden der ersten Spannungsbusleitung (100) mit der Diode mit PN-Übergang (177) in dem Halbleitersubstrat.The method of claim 1, wherein the step of forming an electrical discharge path comprises the steps of: forming a dielectric isolation region ( 57 ) extending through the monocrystalline semiconductor layer ( 30 ) to the buried insulating layer ( 32 ) extends; Etching an opening ( 74 ) through the dielectric isolation region and the buried insulating layer to a region ( 98 ) of the semiconductor substrate; Implanting ions, which cause a first conductivity type, through the aperture to form a PN junction diode ( 177 ) in the semiconductor substrate; and connecting the first voltage bus line ( 100 ) with the PN junction diode ( 177 ) in the semiconductor substrate. Verfahren nach Anspruch 1, das ferner den Schritt des Bildens eines zweiten elektrischen Entladungspfades (82, 94, 96, 84) umfasst, der die zweite Platte (60) des MOS-Kondensators (52) mit dem Halbleitersubstrat (43) verbindet.The method of claim 1, further comprising the step of forming a second electrical discharge path ( 82 . 94 . 96 . 84 ) comprising the second plate ( 60 ) of the MOS capacitor ( 52 ) with the semiconductor substrate ( 43 ) connects. Halbleiter-auf-Isolator-(SOI)-Bauelement (53) mit: einem Halbleitersubstrat (34); einer vergrabenen isolierenden Schicht (32), die über dem Halbleitersubstrat angeordnet ist; einer monokristallinen Halbleiterschicht (30), die über der vergrabenen isolierenden Schicht angeordnet ist; einem MOS-Kondensator (52), der umfasst: ein dotiertes Gebiet (60) in der monokristallinen Halbleiterschicht, das eine erste Platte des MOS-Kondensators (52) bildet; eine dielektrische Schicht (62) über dem dotierten Gebiet (60); und ein leitendes Material (64) über der dielektrischen Schicht, das eine zweite Platte des MOS-Kondensators bildet; einer Diode mit PN-Übergang (177), die in dem Halbleitersubstrat ausgebildet ist; einer ersten Spannungsbusleitung (102), die mit der ersten Platte (60) verbunden ist; und einer zweiten Spannungsbusleitung (100), die mit der zweiten Platte (64) und der Diode mit PN-Übergang (177) verbunden ist.Semiconductor-on-insulator (SOI) device ( 53 ) comprising: a semiconductor substrate ( 34 ); a buried insulating layer ( 32 ) disposed over the semiconductor substrate; a monocrystalline semiconductor layer ( 30 ) disposed over the buried insulating layer; a MOS capacitor ( 52 ), comprising: a doped area ( 60 ) in the monocrystalline semiconductor layer comprising a first plate of the MOS capacitor ( 52 ) forms; a dielectric layer ( 62 ) over the doped area ( 60 ); and a conductive material ( 64 ) over the dielectric layer forming a second plate of the MOS capacitor; a PN junction diode ( 177 ) formed in the semiconductor substrate; a first voltage bus line ( 102 ), with the first plate ( 60 ) connected is; and a second voltage bus line ( 100 ), with the second plate ( 64 ) and the PN junction diode ( 177 ) connected is. Halbleiter-auf-Isolator-(SOI)-Bauelement nach Anspruch 4, das ferner umfasst: einen elektrischen Kontakt (78) zu dem Halbleitersubstrat; und eine Verbindungsstruktur (84, 96, 94, 82), die den elektrischen Kontakt mit der ersten Spannungsbusleitung verbindet.The semiconductor on insulator (SOI) device of claim 4, further comprising: an electrical contact ( 78 ) to the semiconductor substrate; and a connection structure ( 84 . 96 . 94 . 82 ) which connects the electrical contact with the first voltage bus line. Halbleiter-auf-Isolator-(SOI)-Bauelement nach Anspruch 5, das ferner umfasst: einen PMOS-Transistor (200), der in einem ersten elektrisch isolierten Bereich (61) der monokristallinen Halbleiterschicht (30) gebildet ist; einen NMOS-Transistor (300), der in einem zweiten elektrisch isolierten Bereich (63) der monokristallinen Halbleiterschicht (30) gebildet ist; und wobei der MOS-Kondensator (52) in einem dritten elektrisch isolierten Bereich (60) der monokristallinen Halbleiterschicht gebildet ist.The semiconductor on insulator (SOI) device of claim 5, further comprising: a PMOS transistor ( 200 ), which in a first electrically isolated area ( 61 ) of the monocrystalline semiconductor layer ( 30 ) is formed; an NMOS transistor ( 300 ) located in a second electrically isolated area ( 63 ) of the monocrystalline semiconductor layer ( 30 ) is formed; and wherein the MOS capacitor ( 52 ) in a third electrically isolated area ( 60 ) of the monocrystalline semiconductor layer is formed. Halbleiter-auf-Isolator-(SOI)-Bauelement nach Anspruch 6, wobei ein Draingebiet (206) des PMOS-Transistors (200) mit der ersten Spannungsbusleitung (102) und ein Draingebiet (304) des NMOS-Transistors (300) mit der zweiten Spannungsbusleitung (100) verbunden ist.A semiconductor on insulator (SOI) device according to claim 6, wherein a drain region ( 206 ) of the PMOS transistor ( 200 ) with the first voltage bus line ( 102 ) and a drainage area ( 304 ) of the NMOS transistor ( 300 ) with the second voltage bus line ( 100 ) connected is.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888764B2 (en) * 2003-06-24 2011-02-15 Sang-Yun Lee Three-dimensional integrated circuit structure
EP1595285A1 (en) * 2003-01-30 2005-11-16 X-FAB Semiconductor Foundries AG Soi contact structure(s) and corresponding production method
US8367524B2 (en) 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US20110001172A1 (en) * 2005-03-29 2011-01-06 Sang-Yun Lee Three-dimensional integrated circuit structure
US7820519B2 (en) * 2006-11-03 2010-10-26 Freescale Semiconductor, Inc. Process of forming an electronic device including a conductive structure extending through a buried insulating layer
US8188543B2 (en) * 2006-11-03 2012-05-29 Freescale Semiconductor, Inc. Electronic device including a conductive structure extending through a buried insulating layer
US7675121B2 (en) * 2007-10-08 2010-03-09 International Business Machines Corporation SOI substrate contact with extended silicide area
US20090093092A1 (en) * 2007-10-08 2009-04-09 Dinh Dang Soi substrate contact with extended silicide area
KR101017809B1 (en) * 2008-03-13 2011-02-28 주식회사 하이닉스반도체 Semiconductor device and method for manufacturing the same
US8026131B2 (en) * 2008-12-23 2011-09-27 International Business Machines Corporation SOI radio frequency switch for reducing high frequency harmonics
US7999320B2 (en) * 2008-12-23 2011-08-16 International Business Machines Corporation SOI radio frequency switch with enhanced signal fidelity and electrical isolation
US8131225B2 (en) * 2008-12-23 2012-03-06 International Business Machines Corporation BIAS voltage generation circuit for an SOI radio frequency switch
DE102008063403A1 (en) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale SOI device with a buried insulating material with increased etch resistance
DE102010001400B4 (en) * 2010-01-29 2019-12-05 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG SOI semiconductor device with reduced topography over a substrate window area
JP5721147B2 (en) * 2010-03-09 2015-05-20 大学共同利用機関法人 高エネルギー加速器研究機構 Semiconductor device and manufacturing method of semiconductor device
DE102010020884B4 (en) * 2010-05-18 2018-03-15 Infineon Technologies Ag Semiconductor device
US8426922B2 (en) * 2010-10-15 2013-04-23 United Microelectronics Corp. CMOS structure and latch-up preventing method of same
US9806190B2 (en) * 2010-10-28 2017-10-31 Texas Instruments Incorporated High voltage drain extension on thin buried oxide SOI
DE102011002877B4 (en) 2011-01-19 2019-07-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg A method of making an SOI semiconductor device having a substrate diode and a layered diode fabricated using a common well implantation mask
US8878337B1 (en) * 2011-07-19 2014-11-04 Xilinx, Inc. Integrated circuit structure having a capacitor structured to reduce dishing of metal layers
US8847320B2 (en) * 2012-01-31 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and layout for the capacitor
US8609533B2 (en) 2012-03-30 2013-12-17 GlobalFoundries, Inc. Methods for fabricating integrated circuits having substrate contacts and integrated circuits having substrate contacts
US20130328159A1 (en) * 2012-06-12 2013-12-12 International Business Machines Corporation Implementing isolated silicon regions in silicon-on-insulator (soi) wafers using bonded-wafer technique
US8525264B1 (en) * 2012-07-30 2013-09-03 International Busines Machines Corporation Photonic modulator with a semiconductor contact
US9012997B2 (en) * 2012-10-26 2015-04-21 International Business Machines Corporation Semiconductor device including ESD protection device
JP6271841B2 (en) * 2013-02-13 2018-01-31 ラピスセミコンダクタ株式会社 Semiconductor device, method for manufacturing semiconductor device, and system equipped with semiconductor device
US9202751B2 (en) * 2014-04-07 2015-12-01 Globalfoundries Inc. Transistor contacts self-aligned in two dimensions
US20160141226A1 (en) * 2014-11-14 2016-05-19 International Business Machines Corporation Device connection through a buried oxide layer in a silicon on insulator wafer
US20160197071A1 (en) * 2015-01-06 2016-07-07 Mediatek Inc. Integrated circuit device and method for forming the same
JP2016164942A (en) * 2015-03-06 2016-09-08 ラピスセミコンダクタ株式会社 Manufacturing method of semiconductor device and semiconductor laminate structure
JP6695188B2 (en) * 2016-03-29 2020-05-20 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
US10680120B2 (en) 2018-04-05 2020-06-09 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
KR102495516B1 (en) * 2018-05-08 2023-02-02 삼성전자주식회사 Semiconductor device and method of fabricating the same
TWI782882B (en) * 2018-06-01 2022-11-01 聯華電子股份有限公司 Semiconductor device
WO2020024228A1 (en) * 2018-08-02 2020-02-06 深圳市为通博科技有限责任公司 Capacitor and manufacturing method therefor
US11031320B2 (en) 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing process charging damages
US11450753B2 (en) * 2019-05-07 2022-09-20 Globalfoundries U.S. Inc. Edge cell signal line antenna diodes
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US20220406608A1 (en) * 2021-06-18 2022-12-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
CN115831970A (en) * 2021-09-18 2023-03-21 台湾积体电路制造股份有限公司 Integrated circuit device and method of manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303414B1 (en) * 2000-07-12 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method of forming PID protection diode for SOI wafer
US20050269642A1 (en) * 2004-06-03 2005-12-08 Kabushiki Kaisha Toshiba Semiconductor device
US7465639B1 (en) * 2005-05-20 2008-12-16 Advanced Micro Devices, Inc. Method for fabricating an SOI device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964198A (en) * 1995-08-30 1997-03-07 Denso Corp Semiconductor integrated circuit device
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6558998B2 (en) 1998-06-15 2003-05-06 Marc Belleville SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit
KR100302189B1 (en) * 1999-10-05 2001-11-02 윤종용 semiconductor device having SOI structure and method for fabricating the same
US6475838B1 (en) * 2000-03-14 2002-11-05 International Business Machines Corporation Methods for forming decoupling capacitors
US6452234B1 (en) 2000-11-27 2002-09-17 Advanced Micro Devices, Inc. How to improve the ESD on SOI devices
JP4136452B2 (en) * 2002-05-23 2008-08-20 株式会社ルネサステクノロジ Semiconductor device and manufacturing method thereof
FR2847715B1 (en) 2002-11-25 2005-03-11 Commissariat Energie Atomique INTEGRATED CIRCUIT COMPRISING SERIES CONNECTED SUBASSEMBLIES
JP2005228779A (en) * 2004-02-10 2005-08-25 Oki Electric Ind Co Ltd Method of manufacturing semiconductor device
JP2006303377A (en) * 2005-04-25 2006-11-02 Renesas Technology Corp Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303414B1 (en) * 2000-07-12 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method of forming PID protection diode for SOI wafer
US20050269642A1 (en) * 2004-06-03 2005-12-08 Kabushiki Kaisha Toshiba Semiconductor device
US7465639B1 (en) * 2005-05-20 2008-12-16 Advanced Micro Devices, Inc. Method for fabricating an SOI device

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Publication number Publication date
US7718503B2 (en) 2010-05-18
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GB2453487A (en) 2009-04-08

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