DE1084497B - Logistic electronic computing device - Google Patents
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Description
DEUTSCHESGERMAN
Die Erfindung bezieht sich auf eine logistische elektronische Rechenvorrichtung.The invention relates to a logistic electronic computing device.
Bei einer logistischen elektronischen Rechenvorrichtung werden die arithmetischen Operationen im allgemeinen als eine Serie logischer Verknüpfungen durchgeführt. Es läßt sich nämlich zeigen, daß jeder arithmetische Vorgang sowohl auf einen einzigen Grundbegriff der Arithmetik (beispielsweise die Addition) als auch auf logische Verknüpfungen zurückgeführt werden kann. Bei nur zwei im Binärcode angegebenen Eingangssignalen kann die Zahl der durchzuführenden logischen Verknüpfungen sehr beträchtlich sein. Fall daher eine flexible Rechenvorrichtung benötigt wird, muß diese Vorrichtung so aufgebaut sein, daß sie sehr viele, wenn nicht sogar alle logischen Verknüpfungen durchführen kann.In a logistic electronic computing device, the arithmetic operations are generally performed as a series of logical connections. It can be shown that everyone arithmetic process both on a single basic term of arithmetic (for example the Addition) and can be traced back to logical operations. With only two specified in binary code Input signals, the number of logical operations to be carried out can be very considerable be. Therefore, if a flexible computing device is required, this device must be constructed in such a way that that it can perform a great many, if not all, of the logical connections.
Bislang war es üblich, für jede logische Verknüpfung ein gesondertes logisches Schaltelement vorzusehen. Es ist offensichtlich, daß bei einer verhältnismäßig flexiblen Rechenvorrichtung eine beträchtliche Anzahl logischer Schaltelemente vorhanden sein muß und daß darüber hinaus Gatter und Auswahlkreise notwendig sind, durch welche die zu verarbeitende Information in das richtige logische Schaltelement eingeschleust wird.Previously it was common for any logical link to provide a separate logic switching element. It is obvious that with a proportionate flexible computing device a considerable number of logic switching elements must be present and that, in addition, gates and selection circles are necessary through which the information to be processed is introduced into the correct logic switching element.
Mit der vorliegenden Erfindung wird eine Recheneinheit vorgeschlagen, bei welcher eine außerordentlich hohe Flexibilität unter Verwendung nur eines einzigen logischen Schaltelementes erhalten werden kann. Die Erfindung basiert auf der Anwendung des an sich bekannten Theorems, das alle logischen Urteile über binäre oder Boolesche Variable in Termen des Unvereinbarkeitsurteils ausgedrückt werden können, wie dies beispielsweise auf S. 14 des Buches von Weyl, »The Philosophy of Mathematics and Natural Science«, gezeigt ist.With the present invention, a computing unit is proposed in which an extraordinarily high flexibility can be obtained using only a single logic switching element. the Invention is based on the application of the well-known theorem that all logical judgments about binary or boolean variables can be expressed in terms of the incompatibility judgment, such as this for example on p. 14 of the book by Weyl, "The Philosophy of Mathematics and Natural Science", is shown.
Die logistische Recheneinheit gemäß der Erfindung enthält ein logisches Schaltelement, daß die Unvereinbarkeit unter einer größeren Anzahl von Binärcodesignalen ausdrücken kann. Die Erfindung kennzeichnet sich dadurch, daß die Eingangssignale und die aus dem logischen Schaltelement stammenden Signale in einer größeren Anzahl von Speichern für Binärsignale gespeichert und über mit Gattern versehene Leitungswege selektiv von den Speichern aus durch das logische Schaltelement geschleust werden, wobei ein Auswahlkreis zum aufeinanderfolgenden öffnen und Schließen ausgewählter Kombinationen dieser Wege vorgesehen ist, so daß mit den Eingangssignalen verschiedene logische Verknüpfungen durchgeführt werden können.The logistic processing unit according to the invention contains a logic switching element that the incompatibility can express among a larger number of binary code signals. The invention characterizes the fact that the input signals and the signals originating from the logic switching element in one larger number of memories for binary signals and stored via gated conduction paths be channeled selectively from the memories through the logic switching element, with a selection circuit intended for successive opening and closing of selected combinations of these paths so that various logic operations are carried out with the input signals can.
Nachfolgend werden weitere Einzelheiten und Vorteile der Erfindung an Hand der Zeichnungen näher erläutert. In den Zeichnungen stellt dar:Further details and advantages of the invention are given below with reference to the drawings explained. In the drawings shows:
Logistische
elektronische RechenvorrichtungLogistic
electronic computing device
Anmelder:Applicant:
Electric & Musical Industries Limited,
Hayes, Middlesex (Großbritannien)Electric & Musical Industries Limited,
Hayes, Middlesex (Great Britain)
Vertreter: Dr. K.-R. Eikenberg, Patentanwalt,
Hannover, Am Klagesmarkt 10-11Representative: Dr. K.-R. Eikenberg, patent attorney,
Hanover, Am Klagesmarkt 10-11
Robert Justin Froggatt, Norwood Green,Robert Justin Froggatt, Norwood Green,
Southall, Middlesex (Großbritannien),Southall, Middlesex (UK),
ist als Erfinder genannt wordenhas been named as the inventor
Fig. 1 zwei logische Schaltelemente, die Unvereinbarkeit ausdrücken,Fig. 1 two logic circuit elements that express incompatibility,
Fig. 2 eine Unterprogrammeinheit, die in dem Ausführungsbeispiel der Erfindung Verwendung findet,
Fig. 3 ein Beispiel einer arithmetischen Einheit gemäß der vorliegenden Erfindung.2 shows a subroutine unit which is used in the exemplary embodiment of the invention,
3 shows an example of an arithmetic unit according to the present invention.
Wie bereits erwähnt, lassen sich alle logischen Verknüpfungen in der Recheneinheit durch eine geeignete Auswahl von Operationen eines einzigen logischen Schaltelementes darstellen, wenn dieses Schaltelement die Unvereinbarkeit ausdrückt. Diese Operationen werden durch ein geeignetes Unterprogramm gesteuert, das die Eingabe und Abnahme von Werten aus einer Serie von Ziffernspeichern regelt, die mit den Eingängen und dem Ausgang des Schaltelementes verbunden sind.As already mentioned, all logical links in the arithmetic unit can be controlled by a suitable one Represent selection of operations of a single logic switching element if this switching element expresses the incompatibility. These operations are controlled by a suitable subroutine, that regulates the input and acceptance of values from a series of digit memories that are connected to the inputs and the output of the switching element are connected.
Beispielsweise kann das logische Schaltelement durch eine »Oder-Sperre« mit negierten Eingängen, wie sie in Fig. 1 a gezeigt ist, gebildet werden. Die Arbeitsweise dieser Sperre läßt sich in logischen Symbolen allgemein ausdrücken als:For example, the logic switching element can be configured with an »OR lock« with negated inputs, as shown in Fig. 1 a, are formed. The way this lock works can be expressed in logical symbols generally express as:
~sv ~&, d. h. nicht α oder nicht b. ~ sv ~ &, ie not α or not b.
Zum Betrieb dieser Sperre wird ein Eingang c parallel an zwei Gatter angelegt. Dieser Eingang c kann jeweils durch Eingänge bei α oder bei b unterdrückt werden, so daß sich ein Ausgang d aus der Sperre vom Schwellenwert »1« ergibt, wenn kein Eingang bei a oder kein Eingang bei b oder kein Eingang bei α und b vorliegt. Nur in dem Fall, daß gleichzeitig Eingänge bei α und b vorliegen, wird kein Ausgang d geliefert. To operate this lock, an input c is applied to two gates in parallel. This input c can be suppressed by inputs at α or at b , so that an output d results from the block from the threshold value "1" if there is no input at a or no input at b or no input at α and b . Only in the case that inputs at α and b are present at the same time, no output d is supplied.
Der obige Symbolismus wird von Weyl als alb geschrieben. Weyl setzt dann fest, daß ala, al(b/b), (a/b)/(alb) und (ala) I (bib) Negation (~), Implikation (—»-), Konjunktion (&) bzw. Alternation (v)The above symbolism is written as alb by Weyl. Weyl then states that ala, al (b / b), (a / b) / (alb) and (ala) I (bib) negation (~), implication (- »-), conjunction (&) or Alternation (v)
009 548/219009 548/219
darstellen. Der Zusammenhang zwischen diesen Schreibweisen ergibt sich aus folgender Übersicht:represent. The relationship between these notations can be seen from the following overview:
a/a = ~α ν ~α = ~α. ν ;· a / a = ~ α ν ~ α = ~ α. ν; ·
α/(&/δ)=α/(~&) = ~α ν ~(~&) = ~a ν b = a-+b.
■""· (alb) I (alb) = ^-(alb) = ~(~αν ~&) = α &&. ""
(ala)l\blb) =-(~α)/(~6) = ~(~α) ν (~fe)-α ν 6.α / (& / δ) = α / (~ &) = ~ α ν ~ (~ &) = ~ a ν b = a- + b. ■ "" · (alb) I (alb) = ^ - (alb) = ~ (~ αν ~ &) = α &&. ""
(ala) l \ blb) = - (~ α) / (~ 6) = ~ (~ α) ν (~ fe) -α ν 6.
Wahlweise kann auch eine »Und-Sperre« mit negiertem Ausgang, die in Fig. Ib gezeigt ist, verwandt werden, um all· auszudrücken, da ~sv ~& = ~ (a& b) gilt. Man erkennt, daß der Ausgang d dem gleichen oben beschriebenen Gesetz folgt, d. h., nur wenn Eingänge bei α und bei b angelegt werden, wird der Ausgang d unterdrückt.Optionally, an "AND lock" with a negated output, shown in Fig. 1b, can also be used to express all that ~ sv ~ & = ~ (a & b) . It can be seen that the output d follows the same law described above, that is, the output d is suppressed only when inputs are applied to α and b.
Fig. 2 zeigt ausführlich eine Unterprogrammeinheit, die zum Steuern der Operationen der arithmetischen Einheit gemäß Fig. 3 benutzt wird. Die Einheit enthält einen Funktionsprogrammierer 1 mit zwei Eingängen. Der Eingang 2 ist für die von der Einheit gemäß Fig. 3 geforderte Funktion bestimmt, der weitere Eingang 3 kommt aus einem Schieberegister 4, das als Taktgeber arbeitet. Von dem Programmierer 1 gehen Verbindungsleitungen aus, von denen nur eine (Bezugszeichen 5) dargestellt ist. Diese Verbindungsleitungen sind durch verschiedene Kombinationen von Magnetspulenkernen 6 bis zur Erde hindurchgezogen. Die Kerne bilden einen Musterspeicher und sind in einer Anzahl senkrechter Kolonnen angeordnet, von denen jede achtzehn Gruppen von je fünf Kernen umfaßt. Ebenfalls sind bis zur Erde Ausgangsleitungen 7 von einem Schieberegister 4 aus der Reihe nach durch die Kolonnen der Spulenkerne 6 hindurchgezogen. Weitere Leitungen Ta sind von der Erde aus durch die (in der Zeichnung waagerechten) Reihen der Spulenkerne 6 hindurchgezogen und mit Verstärkern 8 verbunden. Die Ausgangsleitungen 8 a aus den Verstärkern 8 sind ihrerseits wieder durch jeweils einen Spulenkern 9 bis zur Erde durchgeführt. Die Kerne 9 sind ebenfalls in achtzehn Gruppen von je fünf Kernen angeordnet, es sind jedoch nur fünf Kolonnen vorhanden, und jede Kolonne enthält nur jeweils einen Kern aus jeder Gruppe. Der mit der betreffenden Leitung 8 α versehene Kern liegt in der Reihe, welcher der Verstärker 8 zugeordnet ist. Durch die Spulenkerne 9 sind weiterhin Ausgangsleitungen 10 aus einer Auswerteeinheit 11 in solcher Weise bis zur Erde durchgezogen, daß die erste dieser Leitungen 10 durch jeweils den ersten der fünf Spulenkerne 9 in jeder einzelnen Gruppe, die jeweils nächste Leitung durch den jeweils nächsten der Spulenkerne in jeder Gruppe und die letzte Leitung durch den jeweils letzten Spulenkern hindurchgezogen ist. Somit ergeben sich aus den Spulenkernen 9 die fünf Kolonnen. Durch jeden der Spulenkerne 9 ist ebenfalls einzeln eine der von Erde ausgehenden Leitungen 12 durchgezogen. Die Leitungen 12 sind danach in den korrespondierenden Gruppen von je fünf Leitungen zusammengeführt und an je einen Verstärker 13 angelegt, von denen aus sie zu achtzehn Ausgangsleitungen CGI bis CG 18 führen.FIG. 2 shows in detail a subroutine unit used to control the operations of the arithmetic unit shown in FIG. The unit contains a function programmer 1 with two inputs. The input 2 is intended for the function required by the unit according to FIG. 3, the further input 3 comes from a shift register 4 which works as a clock generator. Connecting lines extend from the programmer 1, only one of which (reference number 5) is shown. These connecting lines are drawn through various combinations of solenoid cores 6 to earth. The cores form a pattern memory and are arranged in a number of vertical columns, each of which comprises eighteen groups of five cores each. Output lines 7 from a shift register 4 are also drawn one after the other through the columns of the coil cores 6 to earth. Further lines Ta are drawn from earth through the rows of coil cores 6 (which are horizontal in the drawing) and are connected to amplifiers 8. The output lines 8 a from the amplifiers 8 are in turn passed through a respective coil core 9 to ground. The cores 9 are also arranged in eighteen groups of five cores each, but there are only five columns and each column contains only one core from each group. The core provided with the relevant line 8 α lies in the series to which the amplifier 8 is assigned. Output lines 10 from an evaluation unit 11 are also pulled through the coil cores 9 to earth in such a way that the first of these lines 10 through the first of the five coil cores 9 in each individual group, the next line through the next of the coil cores in of each group and the last line is pulled through the last coil core. The five columns thus result from the coil cores 9. One of the lines 12 extending from earth is also drawn individually through each of the coil cores 9. The lines 12 are then brought together in the corresponding groups of five lines each and are each connected to an amplifier 13, from which they lead to eighteen output lines CGI to CG 18.
Die Spulenkerne 6 und 9 werden in solcher Weise betätigt, daß ein in den Arbeitszustand gesetzter Spulenkern durch einen Ableseimpuls zuückgesetzt wird und dabei in einer Induktionsschleife, die die Ausgangsleitung durch den Spulenkern bildet, einen Impuls erzeugt. Dagegen wirkt ein Ableseimpuls auf einen im Ruhezustand gebliebenen Spulenkern nicht ein; es wird nur ein außerordentlich kleiner Impulsausgang erzeugt, der leicht durch einen geeigneten vorgespannten Diodenbegrenzer in der Ausgangsleitung unterdrückt werden kann.The cores 6 and 9 are operated in such a way that a set in the working state Coil core is reset by a reading pulse and thereby in an induction loop that the Output line forms through the coil core, generates a pulse. On the other hand, a reading pulse acts does not insert a coil core that has remained in the idle state; it just becomes an extremely small pulse output which is easily generated by a suitable biased diode limiter in the output line can be suppressed.
Die Einheit in 'Fig. 3 wird durch zwei Eingänge a und b■-betrieben, die aus anderen, nicht dargestellten Teilen der Rechenvorrichtung stammen und über die Gatter G16 bzw. G17 an Ziffernspeicher 16 und 17The unit in 'Fig. 3 is operated by two inputs a and b which originate from other parts of the computing device (not shown) and to digit memories 16 and 17 via gates G16 and G17, respectively
■ 5 angelegt: sind. Es sind noch drei weitere Ziffernspeicher 18, 19 und 20 vorhanden. Die Ausgänge aus den Ziffernspeichern 16 bis 20 sind in der dargestellten Weise parallel an die Gatter G 6 bis G10 und G11 bis G15 angelegt. Die Ausgänge aus den Gattergruppen G6 bis GlO und GIl bis G15 sind mit je einer Sammelleitung verbunden. Die beiden Sammelleitungen führen ■ zu den beiden »Unterdrückungseingängen« α und b einer logischen Schalteinheit LU. Diese logische Schalteinheit besitzt hier den in Fig. 1 b dargestellten Aufbau. Der Ausgang aus der EinheitLt/ wird parallel über eines der Gatter G1 bis G 5 in die Speicher 16 bis 20 eingespeist. .■ 5 created: are. There are three more digit memories 18, 19 and 20 available. The outputs from the digit memories 16 to 20 are applied in parallel to the gates G 6 to G10 and G11 to G15 in the manner shown. The outputs from the gate groups G6 to GIO and GIl to G15 are each connected to a collecting line. The two bus lines lead ■ to the two »suppression inputs« α and b of a logic switching unit LU. This logic switching unit here has the structure shown in FIG. 1b. The output from the unit Lt / is fed in parallel to the memories 16 to 20 via one of the gates G1 to G 5. .
Jedes der Gatter Gl bis G18 besitzt den Schwellenwert »2« und erhält außer den obenerwähnten Eingangen noch einen weiteren Eingang aus jeweils einer der Gruppen von je fünf Magnetspulenkernen in der Fig. 2. Es ist jedes der Gatter G1 bis G18 mit derjenigen Gruppe verbunden, die die gleichen Bezugszeichen trägt, wobei in der obenerwähnten Weise die Ausgänge dieser Gruppen zu achtzehn einzelnen Leitungen CG 1 bis CG 18 zusammengefaßt sind.Each of the gates G1 to G18 has the threshold value "2" and, in addition to the above-mentioned inputs, receives a further input from one of the groups of five magnetic coil cores each in FIG. 2. Each of the gates G1 to G18 is connected to that group which has the same reference numerals, the outputs of these groups being combined to form eighteen individual lines CG 1 to CG 18 in the above-mentioned manner.
Es kann gezeigt werden, daß im ganzen sechzehn verschiedene logische Verknüpfungen von zwei binären oder Booleschen Variablen ausgeführt werden können.It can be shown to be sixteen in all different logical links of two binary or Boolean variables can be carried out.
Diese Kombination enthält alle Verknüpfungen, die möglich sind. Weiterhin kann gezeigt werden, daß sich jede dieser logischen Verknüpfungen mit der beschriebenen Vorrichtung durch eine Serie von Operationen der einen logischen Schalteinheit LU durchführen läßt.This combination contains all the links that are possible. Furthermore, it can be shown that each of these logical links can be carried out with the device described by a series of operations of the one logical switching unit LU .
Es kann deshalb jede logische Verknüpfung als eine Serie von Mustern oder Kombinationen der Betriebszustände der Gatter G1 bis G18 bestimmt werden. Die Kombinationen der jeweiligen Betriebszustände der Gatter, die eine bestimmte Operation angeben, sollen im folgenden abgekürzt als »Gatterkombinationen« be zeichnet werden. Die Serien der Gatterkombinationen sind in bezug auf jede logische Verknüpfung eindeutig, obgleich natürlich die Serien, die eine besondere Verknüpfung bestimmen, identische Kombinationen einschließen können.It can therefore be any logical link as a series of patterns or combinations of operating states the gates G1 to G18 can be determined. the Combinations of the respective operating states of the gates that indicate a specific operation are intended hereinafter referred to as "gate combinations" for short. The series of gate combinations are unambiguous with regard to every logical connection, although the series, of course, have a particular connection determine, can include identical combinations.
Für den Betrieb der in Fig. 2 und 3 dargestellten Vorrichtung ist jede Serie der Gatterkombinationen in Gruppen von je fünf Gatterkombinationen aufgeteilt. Diese Aufteilung dient lediglich zur Vereinfachung der Betätigung der Magnetspulenkerne, wie dies weiter unten erklärt wird. Für jede gewünschte Verknüpfung ist eine besondere Verbindungsleitung 5 von der Programmeinheit 1 aus dem durch die Spulenkerne 6 gebildeten Musterspeicher vorgesehen. Wenn eine An-Weisung für eine besondere Verknüpfung in der Leitung 2 erscheint, die hier die Form einer Serie von Binärsignalen haben kann, wird die geeignete Verbindungsleitung 5 durch die Programmeinheit 1 gespeist. Die Programmeinheit 1 kann jede geeignete Bauweise aufweisen, beispielsweise kann sie in dem Fall eines binären Eingangs aus einem Dechiffrierzweig bestehen.For the operation of the apparatus shown in FIGS. 2 and 3, each series of the gate combinations is in Groups of five gate combinations each divided. This division is only used to simplify the Operation of the solenoid cores, as explained below. For any link you want is a special connecting line 5 from the program unit 1 from the one formed by the coil cores 6 Pattern memory provided. If there is an instruction for a special link in the Line 2 appears, which here can take the form of a series of binary signals, becomes the appropriate connection line 5 fed by the program unit 1. The program unit 1 can be of any suitable construction have, for example, in the case of a binary input, it can consist of a decryption branch.
Wenn eine der Verbindungsleitungen 5 gespeist istWhen one of the connecting lines 5 is fed
und zugleich der erste Ausgang aus dem Register 4 in die erste Kolonne der Spulenkerne 6 läuft, erscheint in denjenigen Reihenleitungen 7a, durch deren in der ersten Kolonne angeordneten Kerne 6 die Leitung 5 hindurchgezogen ist, ein Impuls, der über den betreffenden Verstärker 8 in die Leitung 8 α gelangt und dort den zugeordneten Spulenkern 9 in den Arbeitszustand setzt. Auf diese Weise bildet sich nach Maßgabe derand at the same time the first output from the register 4 runs into the first column of the coil cores 6 , a pulse appears in those row lines 7a through whose cores 6 arranged in the first column the line 5 is pulled, which via the amplifier 8 in question into the Line 8 α arrives and there sets the associated coil core 9 in the working state. In this way, according to the
Claims (2)
»Automatic Digital Computers«, Methuen & Co.,Considered publications:
"Automatic Digital Computers", Methuen & Co.,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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DEE14935A DE1084497B (en) | 1957-11-13 | 1957-11-13 | Logistic electronic computing device |
Applications Claiming Priority (1)
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Publications (1)
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DE1084497B true DE1084497B (en) | 1960-06-30 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DEE14935A Pending DE1084497B (en) | 1957-11-13 | 1957-11-13 | Logistic electronic computing device |
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DE (1) | DE1084497B (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1163055B (en) * | 1961-03-10 | 1964-02-13 | Siemens Ag | Circuit arrangement for performing logical operations in a memory arrangement |
DE1184125B (en) * | 1961-11-17 | 1964-12-23 | Telefunken Patent | Two-stage arithmetic unit |
DE1237363B (en) * | 1964-04-06 | 1967-03-23 | Ibm | Arithmetic-logical unit |
-
1957
- 1957-11-13 DE DEE14935A patent/DE1084497B/en active Pending
Non-Patent Citations (1)
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None * |
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