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Die
Erfindung betrifft eine Steg-Feldeffekttransistor-Speicherzelle, eine
Steg-Feldeffekttransistor-Speicherzellen-Anordnung und ein Verfahren zum Herstellen
einer Steg-Feldeffekttransistor-Speicherzelle.
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Angesichts
der schnellen Entwicklung in der Computertechnologie besteht Bedarf
an hochdichten, leistungsarmen und nichtflüchtigen Speichern, insbesondere
für mobile
Anwendungen im Bereich der Datenspeicherung.
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Aus
dem Stand der Technik ist ein Floating-Gate-Speicher bekannt, bei
dem oberhalb einer Gate-isolierenden Schicht eines in einem Substrat
integrierten Feldeffekttransistors ein elektrisch leitfähiger Floating-Gate-Bereich
angeordnet ist, in welchen mittels Fowler-Nordheim-Tunnelns elektrische
Ladungsträger
dauerhaft eingebracht werden können. Aufgrund
des Feldeffekts ist der Wert der Schwellenspannung eines solchen
Transistors davon abhängig,
ob in dem Floating-Gate Ladungsträger gespeichert sind oder nicht.
Somit ist in dem Vorhandensein bzw. Nichtvorhandensein elektrischer
Ladungsträger in
der Floating-Gate-Schicht eine Speicherinformation kodierbar.
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Allerdings
ist zum Einbringen von elektrischen Ladungsträgern in ein Floating-Gate eine
hohe Spannung von typischerweise 15V bis 20V erforderlich. Dies
kann zu einer Schädigung
empfindlicher integrierter Bauelemente führen und ist zudem für energiesparende
(z.B. Low-Power-Anwendungen) oder mobile Anwendungen (z.B. Mobilfunktelefone,
Personal Digital Assistant, PDA) unattraktiv.
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Bei
einem NROM-Speicher ("nitrided
read only memory")
wird eine Siliziumnitrid-Trappingschicht als Gate-isolierende Schicht
eines Feldeffekttransistors verwendet, wobei mittels Channel Hot Electron
Injection (Tunneln heißer
Elektronen) Ladungsträger
dauerhaft in die Siliziumnitrid-Schicht als Ladungsspeicherschicht
eingebracht werden können.
Typische Programmierspannungen liegen in diesem Fall bei ungefähr 9V, und
es sind Schreibzeiten von 150ns an einer Einzelzelle erreicht.
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Aus
[1] ist eine NROM-Speicherzelle bekannt, bei der in einem Transistor
zwei Bit Speicherinformation gespeichert werden können.
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Eine
solche NROM-Speicherzelle weist jedoch den Nachteil einer hohen
Leistungsaufnahme auf. Ferner ist die Skalierbarkeit von NROM-Speicherzellen
aufgrund von Kurzkanaleffekten, wie dem "punch through" Effekt, die insbesondere bei einer Kanallänge von
typischerweise unter 200nm auftreten, schlecht. Darüber hinaus
ist bei einer geringen Weite von Transistoren von NROM-Speicherzellen der
Lesestrom sehr klein. Auch dies steht einer fortgesetzten Skalierung
entgegen.
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Es
besteht Bedarf an hochdichten Datenspeichern mit Speicherdichten
von vorzugsweise mindestens 1Gbit/cm2. Aus
dem Stand der Technik bekannte Speicherzellen-Anordnungen sind eine NAND-Anordnung
mit planaren Floating-Gate-Speicherzellen
bzw. sogenannte "virtual
ground arrays" mit
NROM-Speicherzellen zum Speichern von zwei Bit Information pro Speicherzelle.
Mit diesen Speicherzellen-Anordnungen sind Speicherkapazitäten von
ungefähr
1Gbit erreichbar. Allerdings ist technologisch bedingt eine fortgesetzte
Erhöhung
der Speicherdichte aufgrund der schlechten Skalierbarkeit dieser
Speicherzellen-Anordnungen schwierig.
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Der
Erfindung liegt das Problem zugrunde, eine Speicherzelle bereitzustellen,
die auch zu kleinen Dimensionen hin fortgesetzt skalierbar ist.
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Das
Problem wird durch eine Steg-Feldeffekttransistor-Speicherzelle, durch
eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung
und durch ein Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle
mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
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Die
erfindungsgemäße Steg-Feldeffekttransistor-Speicherzelle
enthält
einen ersten und einen zweiten Source-/Drain-Bereich und einen dazwischen
angeordneten Kanal-Bereich, welche Source-/Drain- und Kanal-Bereiche
in einem Halbleiter-Steg gebildet sind. Ferner ist eine Ladungsspeicherschicht
vorgesehen, die zumindest teilweise auf dem Halbleiter-Steg angeordnet
ist. Die Steg-Feldeffekttransistor-Speicherzelle enthält einen
Kohlenstoff-Material aufweisenden Gate-Bereich auf zumindest einem
Teil der Ladungsspeicherschicht, wobei die Ladungsspeicherschicht
derart eingerichtet, dass mittels Anlegens vorgebbarer elektrischer
Potentiale an die Steg-Feldeffekttransistor-Speicherzelle
in die Ladungsspeicherschicht elektrische Ladungsträger selektiv
einbringbar oder daraus entfernbar sind.
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Die
erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung
enthält
eine Mehrzahl von Steg-Feldeffekttransistor-Speicherzellen
mit den oben beschrieben Merkmalen.
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Bei
dem erfindungsgemäßen Verfahren
zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle werden
ein erster und ein zweiter Source-/Drain-Bereich und ein dazwischen angeordneter Kanal-Bereich
in einem Halbleiter-Steg gebildet. Ferner wird eine Ladungsspeicherschicht
zumindest teilweise auf dem Halbleiter-Steg gebildet. Ein Kohlenstoff-Material
aufweisender Gate-Bereich wird auf zumindest einem Teil der Ladungsspeicherschicht
gebildet. Die Ladungsspeicherschicht wird derart eingerichtet, dass
mittels Anlegens vorgebbarer elektrischer Potentiale an die Steg-Feldeffekttransistor-Speicherzelle in
die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus
entfernbar sind.
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Eine
Grundidee der Erfindung ist daran zu sehen, dass der Gate-Bereich
einer Steg-Feldeffekttransistor-Speicherzelle (bzw. der Wortleitungs-Bereich
einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung)
aus einem kohlenstoffhaltigen Material gebildet wird. Mit anderen
Worten wird kohlenstoffhaltiges Material zwischen benachbarte Halbleiter-Stege
oder Halbleiter-Finnen eingebracht. Der Erfindung liegt die Erkenntnis
zugrunde, dass bei Vorsehen des Gate-Bereich aus einem kohlenstoffhaltigen
Material selbst bei Finnen oder Stegen, die eine sehr geringe Dimension
bzw. einen sehr geringen Abstand voneinander aufweisen, Zwischenräume zwischen
benachbarten Finnen sicher und unter Vermeidung von die elektrische
Ansteuerbarkeit der Speicherzelle beeinträchtigenden Luftlöchern mit Material
des Gate-Bereichs formschlüssig
ausgefüllt werden.
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Bei
Fin-FET-Speicherzellen ist es bei sehr hohen Speicherdichten, beispielsweise
bei einem Abstand benachbarter Finnen von 20nm und weniger, schwierig,
Wortleitungs-Bereiche zwischen den Finnen oder Stegen ohne Airgaps
und mit guter elektrischer Leitfähigkeit
herzustellen.
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Bei
Verwendung herkömmlicher
metallischer Materialen oder dotiertem Poly-Silizium für Gate-Bereiche
bzw. Wortleitungs-Bereiche
einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann es vorkommen, dass solche
Metallelektroden in den engen Zwischenräumen zwischen benachbarten
Halbleiter-Finnen
nicht in ausreichend guter Qualität und ausreichender Konformität abgeschieden
werden. Indem erfindungsgemäß Fin-Feldeffekttransistor-Speicherzellen
mit Gate-Bereichen bzw. Wortleitungs-Bereichen gebildet werden,
die Kohlenstoff aufweisen oder aus Kohlenstoff bestehen, ist ein
Material für
die Wortleitungs-Bereiche geschaffen, das auch in engste Spalten
oder Hohlräume
mit Dimensionen von 10nm und weniger mit homogener Grenzflächenbedeckung
vordringen kann und auch bei geringen Dicken eine gute elektrische
Leitfähigkeit
aufweist. Die erfindungsgemäß erreichte
homogene Bedeckbarkeit der mit der Ladungsspeicherschicht versehenen Halbleiter-Stege
mit dem kohlenstoffhaltigen Gate-Bereich bewirkt, dass bei Anlegen
einer elektrischen Spannung an den Gate-Bereich mittels des Feldeffekts
die elektrischen Eigenschaften der Speicherzelle exakt steuerbar
bzw. einstellbar sind. Dadurch ist auch bei hohen Speicherdichten
eine einwandfreie Funktionsfähigkeit
der Speicherzelle ermöglicht.
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Somit
ist erfindungsgemäß eine neue
Möglichkeit
geschaffen, bei geringen Abständen
von zum Beispiel unter 30nm zwischen benachbarten Finnen eine niederohmige,
hochqualitative und miniaturisierte elektrische Ansteuerleitung
für eine
Transistor-Speicherzelle zu schaffen. Unter Verwendung von Kohlenstoff-Material
für die
Gate-Bereiche oder Wortleitungs-Bereiche
können
auch sehr enge Fugen mit Material benetzt werden. Das Kohlenstoff-Material
weist zudem selbst bei geringen Dicken eine gute elektrische Leitfähigkeit
auf.
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Daher
ist mit der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle
bei einer "virtual
ground array"-Architektur
eine hohe Speicherdichte von beispielsweise 8Gbit/cm2 und
mehr mit einer hohen Ausleserate kombiniert.
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Experimente
haben gezeigt, dass die Kohlenstoff-Schicht der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle
insbesondere auf einer Siliziumoxid-Schicht gute Haftungseigenschaften aufweist,
so dass ein unerwünschtes
Ablösen
solcher Schichten voneinander vermieden ist. Die Kohlenstoff-Schicht
kann beispielsweise unter Verwendung eines Sauerstoffplasma- bzw.
Stickstoffplasma-Ätzverfahrens
mit hoher Güte
und vertretbarem Aufwand strukturiert werden. Ferner ist das Abscheiden
von Siliziumnitrid-Material (z.B. als Deck- oder Passivierungsschicht)
auf der kohlenstoffhaltigen Schicht technologisch problemlos möglich.
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Bei
der erfindungsgemäßen Steg-Effekttransistor-Speicherzelle
ist eine hohe Ausleserate bei hohen Aspektverhältnissen der Halbleiter-Finnen
ermöglicht.
Diese Ausleseraten sind besser als bei konventionellen NAND-Speichern.
Unter einem Aspektverhältnis
wird das Verhältnis
von Höhe
zu Breite des Bereichs zwischen benachbarten Finnen einer Speicherzellen-Anordnung verstanden.
Ein solcher Abstand kann in der Größenordnung von 10nm liegen, die
Höhe einer
Finne kann beispielsweise 50nm betragen.
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Bevorzugte
Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
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Die
Ladungsspeicherschicht der Steg-Feldeffekttransistor-Speicherzelle kann
als elektrisch isolierende Ladungsspeicherschicht ausgeführt sein. Speicherzellen
mit einer elektrisch isolierenden Ladungsspeicherschicht ermöglichen
geringere Programmierspannungen als solche mit Floating Gate. Eine
elektronisch isolierende Ladungsspeicherschicht kann auch als Trapping
layer bezeichnet werden, da anschaulich elektrische Ladungsträger in der elektrisch
isolierenden Schicht eingefangen werden.
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Die
Ladungsspeicherschicht kann erfindungsgemäß zum Beispiel eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge,
Aluminiumoxid, Yttriumoxid, Lanthanoxid, Hafniumoxid, amorphes Silizium,
Tantaloxid, Titanoxid, Zirkoniumoxid, und/oder ein Aluminat aufweisen
oder daraus bestehen.
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Der
Gate-Bereich der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle
bzw. ein Wortleitungs-Bereich
der Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann aus Kohlenstoff-Material
bestehen.
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In
das Kohlenstoff-Material kann Dotiermaterial zum Erhöhen der
elektrischen Leitfähigkeit
des Gate-Bereichs eingebracht sein. Als Dotiermaterial kann zum
Beispiel Bor, Aluminium, Indium, Phosphor oder Arsen verwendet werden.
Derartiges Dotiermaterial kann beispielsweise während des Herstellens des kohlenstoffhaltigen
Gate-Bereichs in den Gate-Bereich eingebracht bzw. injiziert werden,
zum Beispiel indem während
eines CVD-Abscheideverfahrens ("chemical
vapour deposition")
ein zusätzlicher,
Dotiermaterial aufweisender Precursor in die Verfahrenskammer zugeführt wird.
Ein solcher zusätzlicher Precursor
zum Bereitstellen von Bor-Dotiermaterial ist beispielsweise Diboran
(B2H6).
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Der
Halbleiter-Steg kann aus einem Bulk-Silizium-Substrat oder aus einem
Silicon-on-Insulator-Substrat gebildet sein. Mit anderen Worten
kann die erfindungsgemäße Speicherzelle
in Bulk-Silizium-Technologie oder in SOI-Technologie realisiert werden.
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Im
Weiteren wird die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung,
die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen
aufweist, näher
beschrieben. Ausgestaltungen der Steg-Feldeffekttransistor-Speicherzelle gelten
auch für
die Steg-Feldeffekttransistor-Speicherzellen-Anordnung
und umgekehrt.
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Die
Steg-Feldeffekttransistor-Speicherzellen der Steg-Feldeffekttransistor-Speicherzellen-Anordnung
können
im Wesentlichen matrixförmig
angeordnet sein.
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Entlang
einer ersten Richtung angeordnete Steg-Feldeffekttransistor-Speicherzellen
können
gemeinsame Wortleitungs-Bereiche aufweisen, die mit den Gate-Bereichen
der zugeordneten Steg-Feldeffekttransistor-Speicherzellen gekoppelt
sind und aus demselben Material wie die Gate-Bereiche gebildet sind. Somit können anschaulich
die Gate-Bereiche und
die Wortleitungs-Bereiche einer Zeile oder Spalte von Steg-Feldeffekttransistor-Speicherzellen
der Speicherzellen-Anordnung aus einer einstückigen und einstoffigen Kohlenstoff-Struktur
bestehen.
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Die
Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann als NAND-Speicherzellen-Anordnung
eingerichtet sein. In diesem Fall können die Finnen im Wesentlichen
orthogonal zu den Wortleitungs-Bereichen verlaufend angeordnet sein.
Die Wortleitungs-Bereiche können
als Maske zum Bilden der Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen verwendet
werden. Es ist in NAND-Architektur möglich, eine Halbleiter-Finne
anschaulich als Teil der Bitleitung mitzuverwenden. Vorzugsweise
werden allerdings in einem Abstand einer vorgegebenen Anzahl (typischerweise
acht oder sechzehn) von Speicherzellen einer Halbleiter-Finne Vias
gebildet, mittels welcher eine Kopplung der Source-/Drain-Bereiche mit metallischen
Bitleitungen einer Verdrahtungsebene realisiert wird.
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Die
erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung
kann derart eingerichtet sein, dass mittels Anlegens vorgebbarer
elektrischer Potentiale an zumindest einen Gate-Bereich und an zumindest
einen Teil der Source-/Drain-Bereiche Ladungsträger in die Ladungsspeicherschicht
einer ausgewählten
Steg-Feldeffekttransistor-Speicherzelle
mittels Fowler-Nordheim-Tunnelns
selektiv einbringbar oder daraus entfernbar sind.
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Alternativ
zu der NAND-Speicherzellen-Anordnung kann die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung mindestens einen
ersten Bitleitungs-Bereich und mindestens einen zweiten Bitleitungs-Bereich
aufweisen, wobei der erste Source-/Drain-Bereich einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle
mit einem zugeordneten ersten Bitleitungs-Bereich und der zweite
Source-/Drain-Bereich
einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle mit einem zugeordneten
zweiten Bitleitungs-Bereich
gekoppelt ist. Zum Beispiel können
derartige Bitleitungs-Bereiche in einer Verdrahtungsebene oberhalb
der Gate-Bereiche bzw. der Wortleitungs-Bereiche vorgesehen sein,
wobei eine Speicherzelle in einem Kreuzungsbereich einer Wort- und
einer Bitleitung mittels einer zugeordneten Wortleitung angesteuert und
mittels zugeordneter Bitleitungen ausgelesen bzw. programmiert wird.
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Die
ersten und zweiten Bitleitungs-Bereiche können im Wesentlichen in einer
zweiten Richtung verlaufend angeordnet sein, welche zweite Richtung schräg zu der
ersten Richtung angeordnet ist. Vorzugsweise ist die Halbleiter-Finne
im Wesentlichen orthogonal zu der Wortleitung bzw. den miteinander gekoppelten
Gate-Bereichen verlaufend angeordnet. In diesem Fall ist es erforderlich,
die Bitleitungs-Bereiche in einer beispielsweise oberhalb der Wortleitungs-Ebene
angeordneten Verdrahtungsebene schräg verlaufend zu den Wortleitungen
vorzusehen, beispielsweise unter einem 45°-Winkel. Die ersten und zweiten Bitleitungs-Bereiche
können
geradlinig verlaufen oder eine zickzackartige bzw. sägezahnförmige Struktur
aufweisen. Wenn ein Bitleitungs-Bereich
als zickzack- oder sägezahnartige
Struktur vorgesehen ist, die im Wesentlichen entlang der zweiten Verlaufsrichtung
schräg
zu den Wortleitungs-Bereichen verläuft, ist es möglich, im
Wesentlichen gleich lange und somit einen im Wesentlichen gleichen ohmschen
Widerstand aufweisende Bitleitungs-Bereiche zu bilden, mit welchen
Source-/Drain-Bereiche von
Steg-Feldeffekttransistor-Speicherzellen angesteuert werden können.
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Die
Halbleiter-Finnen der Steg-Feldeffekttransistor-Speicherzellen und die Wortleitungs-Bereiche
können
entlang einer dritten Richtung verlaufend angeordnet sein, und erste
und zweite Bitleitungs-Bereiche können entlang einer vierten
Richtung verlaufend angeordnet sein, welche dritte Richtung senkrecht
zu der vierten Richtung angeordnet ist.
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Die
Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann derart eingerichtet
sein, dass mittels Anlegens vorgebbarer elektrischer Potentiale an
zumindest einen Wortleitungs-Bereich
und an zumindest einem Teil der Bitleitungs-Bereiche Ladungsträger in die
Ladungsspeicherschicht in einer ausgewählten Steg-Feldeffekttransistor-Speicherzelle
mittels Tunnelns heißer
Ladungsträger
selektiv einbringbar bzw. daraus entfernbar sind. Mittels Tunnelns
heißer
Elektronen oder Tunnelns heißer
Löcher können mit
kurzen Schreibzeiten elektrische Ladungsträger in die Ladungsspeicherschicht
dauerhaft eingebracht werden, wobei in diesen eingebrachten elektrischen
Ladungsträgern
die Speicherinformation kodiert ist.
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Die
beschriebene Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann zum
Speichern von zwei Bit Information in einer Steg-Feldeffekttransistor-Speicherzelle
mittels Einbringens von Ladungsträgern in die Ladungsspeicherschicht
in einen Grenzbereich zwischen dem ersten Source-/Drain-Bereich und dem Kanal-Bereich
sowie in einen Grenzbereich zwischen dem zweiten Source-/Drain-Bereich
und dem Kanal-Bereich
der jeweiligen Steg-Feldeffekttransistor-Speicherzelle eingerichtet sein. Somit
ist die Speicherzellen-Anordnung der Erfindung als Dualbit-Speicherzelle betreibbar, so
dass ein hochdichter Halbleiterspeicher geschaffen ist.
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Die
ersten und zweiten Bitleitungs-Bereiche können als Virtual-Ground-Verdrahtungen
ausgeführt
sein.
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Die
Halbleiter-Stege benachbarter Steg-Feldeffekttransistoren können in
einem Abstand von 10nm bis 100nm, vorzugsweise höchstens 30nm, weiter vorzugsweise
höchstens
20nm oder höchstens
10nm voneinander angeordnet sein. Es ist auch bei sehr kleinen Abständen zwischen
benachbarten Halbleiter-Finnen
möglich,
einen Gate-Bereich ausreichender Konformität und Güte aus einem kohlenstoffhaltiges
Material zu schaffen.
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Ferner
kann eine zumindest zum Teil die Wortleitungs-Bereiche bedeckende
elektrisch isolierende Deckschicht vorgesehen sein. Eine Siliziumnitrid-Deckschicht
weist besonders gute Materialeigenschaften in Kombination mit einem
kohlenstoffhaltigen Wortleitungs-Bereich auf, insbesondere ist ein Ablösen einer
solchen Deckschicht sicher vermieden.
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Die
Deckschicht kann in Hohlräume
zwischen mit dem Wortleitungs-Bereich bedeckte Halbleiter-Stege
hineinreichen. Somit kann die Deckschicht als Abstandshalter bzw.
Entkopplungselement zwischen benachbarten Finnen mitverwendet werden,
wodurch ein unerwünschtes Übersprechen zwischen
benachbarten Speicherzellen vermieden wird. Mittels der Bereiche
der Deckschicht zwischen benachbarten Halbleiter-Finnen ist eine mechanische Entkopplung
benachbarter Speicherzellen realisiert.
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Im
Weiteren wird das erfindungsgemäße Verfahren
zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle näher beschrieben.
Ausgestaltungen der Steg-Feldeffekttransistor-Speicherzelle bzw.
der Steg-Feldeffekttransistor-Speicherzellen-Anordnung
gelten auch für
das Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle und
umgekehrt.
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Das
Kohlenstoff-Material des Gate-Bereichs kann unter Verwendung eines
chemischen Gasphasenabscheide-Verfahren ("chemical vapour deposition", CVD) gebildet werden.
Zum Bilden des Kohlenstoff-Materials kann zum Beispiel Methan (CH4), Azetylen (C2H2) oder Ethen (C2H4) verwendet werden.
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Als
Kohlenstoffquelle zum Bilden des Kohlenstoff-Materials eignet sich
besonders gut Methangas als Precursor in einem CVD-Verfahren, da
dieses kleine Molekül
besonders gut in die engen Zwischenräume zwischen benachbarten Halbleiter-Finnen
eindringen kann. Unter Verwendung von Methangas als Precursor zum
Bilden des kohlenstoffhaltigen Gate-Bereichs sind Luftlöcher besonders
sicher vermieden.
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Während des
Bildens des Kohlenstoff-Materials kann ein Dotiermaterial enthaltender
Stoff zugeführt
werden, welches Dotiermaterial derart eingerichtet ist, dass es
die elektrische Leitfähigkeit
des Gate-Bereichs erhöht.
Zum Beispiel kann Diboran als Borquelle zum Dotieren des kohlenstoffhaltigen
Materials des Gate-Bereichs zugeführt werden, wodurch eine sehr
homogene Bordotierung in dem Kohlenstoff-Material erreicht wird.
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Nach
dem Bilden des Kohlenstoff-Materials kann dieses einem Temper-Verfahrensschritt
unterzogen werden. Beispielsweise kann das gebildete Kohlenstoff-Material
ungefähr
zwei Minuten bei Argon-Atmosphäre
und einer Temperatur von typischerweise 1000 bis 1100°C, vorzugsweise
1050°C, behandelt
werden. Mittels eines solchen Temper-Verfahrensschritts kann der
ohmsche Widerstand der Kohlenstoff-Schicht typischerweise um einen
Faktor zwei und mehr reduziert werden. Mittels des Temper-Verfahrensschrittes
kann daher die Materialeigenschaft des Gate-Bereichs zusätzlich verbessert werden.
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Beispielsweise
können
folgende Parameter für
ein Herstellungsverfahren der kohlenstoffhaltigen Schicht im Rahmen
eines CVD-Verfahrens verwendet werden. Als Gas zum Vorkonditionieren
kann zum Beispiel Wasserstoffgas mit einem Druck zwischen 10–4 bar
und 10–2 bar,
vorzugsweise 10–3 bar verwendet werden.
Ferner kann Methan als Kohlenstoffquelle zum Bilden der kohlenstoffhaltigen Schicht
mit einem Druck zwischen 0.2 bar und 0.7 bar, vorzugsweise 0.6 bar,
zugeführt
werden. Die Betriebstemperatur während
des Herstellungsverfahrens beträgt
typischerweise zwischen 950°C
und 1000°C.
Die Dicke der Kohlenstoff-Schicht ist mittels Vorgebens der Prozessierungsdauer
einstellbar.
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Zum
Herstellen der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle
kann Energie mittels einer elektromagnetischen Strahlungsquelle zugeführt werden.
Alternativ zum konventionellen Heizen einer CVD-Apparatur kann also
mit einer anschaulich photonischen Heizung, das heißt einer elektromagnetischen
Strahlungsquelle als Energiequelle, die Verfahrenskammer auf 800°C geheizt werden.
Bei einem Druck zwischen 10–3 bar und 10–2 bar,
vorzugsweise 3.3 10–3 bar, Wasserstoff und
zwischen 10–3 bar
und 10–1 bar,
vorzugsweise 10–2 bar Methan, wird dann
die Kohlenstoff-Schicht
hergestellt.
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Das
Kohlenstoff-Material kann abgeschieden werden und unter Verwendung
eines Plasmaätz-Verfahrens
zum Bilden des Gate-Bereichs
strukturiert werden. Vorzugsweise wird für das Plasmaätz-Verfahren
ein Wasserstoffplasma- oder Sauerstoffplasma-Ätzverfahren verwendet.
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Ausführungsbeispiele
der Erfindung sind in den Figuren dargestellt und werden im Weiteren
näher erläutert. Es
zeigen:
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1 eine
Querschnittansicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem
ersten Ausführungsbeispiel
der Erfindung,
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2 die
in 1 gezeigte Steg-Feldeffekttransistor-Speicherzellen-Anordnung
in einem Betriebszustand, in dem in die Ladungsspeicherschicht elektrische
Ladungsträger
eingebracht sind,
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3A bis 3D Schichtenfolgen
zu unterschiedlichen Zeitpunkten während eines Verfahrens zu Herstellen
der Steg-Feldeffekttransistor-Speicherzellen-Anordnung aus 1,
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4 eine
Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß dem ersten
Ausführungsbeispiel
der Erfindung,
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5 eine
Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem
zweiten Ausführungsbeispiel
der Erfindung,
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6 eine
Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem dritten Ausführungsbeispiel
der Erfindung, mit sägezahnförmigen Bitleitungen,
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7 eine
Querschnittansicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem
vierten Ausführungsbeispiel
der Erfindung,
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8 eine
Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß dem vierten
Ausführungsbeispiel
der Erfindung.
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Gleiche
oder ähnliche
Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern
versehen.
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Die
Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
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Im
Weiteren wird die Funktionalität
der in 1 gezeigten Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 gemäß einem
ersten Ausführungsbeispiel
der Erfindung beschrieben.
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In 1 sind
eine erste Steg-Feldeffekttransistor-Speicherzelle 110 und eine
zweite Steg-Feldeffekttransistor-Speicherzelle 111 gezeigt.
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Die
Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 ist
auf einem Silizium-Substrat 101 gebildet. Auf dem Silizium-Substrat 101 ist
eine vergrabene Siliziumoxid-Schicht 102 gebildet
ist. Mit anderen Worten ist die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 ausgehend
von einem SOI-Substrat gebildet, welches das Silizium-Substrat 101,
die vergrabene Siliziumoxid-Schicht 102 und eine auf der
vergrabenen Siliziumoxid-Schicht 102 angeordnete Silizium-Schicht aufweist,
von der in 1 aufgrund der Prozessierung
zum Herstellen der Speicherzellen-Anordnung 100 nur noch
die Bereiche 105 vorhanden sind.
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Jede
der Steg-Feldeffekttransistor-Speicherzellen 110, 111 weist
einen ersten und zweiten Source-/Drain-Bereich auf, die in 1 nicht
erkennbar sind. In der Querschnittsansicht von 1 ist
ein Kanal-Bereich 105 gezeigt. Die ersten und zweiten Source-/Drain-Bereiche
sind anschaulich in einer zu der Papierebene von 1 senkrechten
Richtung oberhalb der Papierebene bzw. unterhalb der Papierebene
als n-dotierte Bereiche der Silizium-Schicht des SOI-Substrats vorgesehen.
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Jeder
Kanal-Bereich 105 bildet gemeinsam mit den beiden zugeordneten
Source-/Drain-Bereichen eine Silizium-Finne bzw. einen Silizium-Steg, der
senkrecht zu der Papierebene von 1 verlaufend
angeordnet ist. Auf jedem Silizium-Steg ist eine ONO-Ladungsspeicherschichtenfolge 106 gebildet. Die
ONO-Ladungsspeicherschichtenfolge 106 besteht
aus zwei Siliziumoxid-Schichten und einer zwischen diesen angeordneten
Siliziumnitrid-Schicht als Trapping layer zum Einbringen von elektrischen
Ladungsträgern.
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Auf
der Ladungssperrschicht 106 ist eine Kohlenstoff-Wortleitung 107 aufgebracht.
Anschaulich bilden diejenigen Abschnitte der Kohlenstoff-Wortleitung 107,
welche den auf einem jeweiligen Kanal-Bereich 105 angeordneten
Bereich der Ladungsspeicherschicht 106 bedecken, den Gate-Bereich
der zugehörigen
Steg-Feldeffekttransistor-Speicherzelle 110 bzw. 111.
Der Abstand zwischen benachbarten Silizium-Finnen liegt im Bereich von
30nm oder weniger, wie in 2 gezeigt.
Trotz dieses sehr geringen Abstands zwischen benachbarten Halbleiter-Finnen
kann die Kohlenstoff-Schicht 107 sehr konform und unter
Vermeidung von Luftlöchern
auf der Ladungsspeicherschicht 106 abgeschieden werden.
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Die
Kohlenstoff-Wortleitung 107 ist mit einer Siliziumnitrid-Deckschicht 108 überzogen,
welche in Bereiche zwischen den Finnen hineinreicht. Siliziumnitrid
weist auf Kohlenstoff sehr gute Hafteigenschaften auf und bewirkt
aufgrund der pfostenartigen Abstandshalter in den mit Kohlenstoff-Material
bedeckten Gräben
zwischen benachbarten Finnen eine mechanische Entkopplung zwischen
benachbarten Steg- Feldeffekttransistor-Speicherzellen 110, 111. Bei
sehr engen Abständen
zwischen den Finnen dringt das Siliziumnitrid-Material nicht mehr in den Graben ein,
da das Kohlenstoff-Material
der Graben völlig
ausfüllt.
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In 2 ist
die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 in einem Betriebszustand
gezeigt, in dem elektrische Ladungsträger 200, nämlich Elektronen,
in die Siliziumoxid-Trappingschicht der ONO-Ladungsspeicherschichtenfolge 106 eingebracht
sind. In diesen eingebrachten Elektronen ist die in den Speicherzellen 110, 111 gespeicherte
Information kodiert.
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In
einer Ausgestaltung der Steg-Feldeffekttransistor-Speicherzellen-Anordnung
in NAND-Architektur werden die elektrischen Ladungsträger 200 in die
ONO-Ladungsspeicherschichtenfolge 106 mittels Fowler-Nordheim-Tunnelns eingebracht.
Bei einer Ausgestaltung der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 als
Dualbit-Speicherzellen-Anordnung werden die elektrischen Ladungsträger 200 in
die ONO-Ladungsspeicherschichtenfolge 106 mittels Tunnelns
heißer
Ladungsträger
eingebracht.
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Die
elektrischen Ladungsträger 200 in
der ONO-Ladungsspeicherschichtenfolge 106 haben
effektiv die Wirkung wie eine Gate-Spannung, wie sie an eine Kohlenstoff-Wortleitung 107 angelegt
werden kann. Denn die elektrischen Ladungsträger 200 beeinflussen ähnlich wie
eine an den Gate-Bereich 107 angelegte
elektrische Spannung die elektrische Leitfähigkeit des Kanal-Bereichs 105.
Somit ist bei einer festen Spannung zwischen den beiden Source-/Drain-Bereichen
einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle 110, 111 der
Wert des elektrischen Stromflusses zwischen den beiden Source-/Drain-Bereichen
abhängig
davon, ob in der ONO-Ladungsspeicherschichtenfolge 106 Ladungsträger eingebracht
sind oder nicht. Somit ist in den elektrischen Ladungsträgern 200 die
Speicherinformation der jeweiligen Steg-Feldeffekttransistor-Speicherzelle 110, 111 kodiert.
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Im
Weiteren wird bezugnehmend auf 3A bis 3D ein
Verfahren vom Herstellen der in 1 gezeigten
Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 beschrieben.
-
Die
Feldeffekttransistor-Speicherzellen-Anordnung 100 wird
ausgehend von einem SOI-Substrat 302 ("Silicon-on-Insulator") gebildet, welches aus Silizium-Substrat 101,
der darauf angeordneten vergrabenen Siliziumoxid-Schicht 102 und
einer darauf angeordneten Silizium-Schicht 301 besteht.
Alternativ zu einem SOI-Wafer 302 als Ausgangsmaterial kann
auch ein Bulk-Wafer mit einer geeigneten Wannendotierung verwendet
werden.
-
Um
die in 3B gezeigte Schichtenfolge 310 zu
erhalten, wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens die Silizium-Schicht 301 der
Schichtenfolge 300 derart strukturiert, dass in einem Abstand
von weniger als 30nm voneinander entfernt erste und zweite Silizium-Finnen 311, 312 gebildet
werden. Hierfür
wird zunächst eine
Photoresist-Schicht (nicht gezeigt) auf die Silizium-Schicht 301 aufgebracht
und unter Verwendung eines Ätz-Verfahrens
strukturiert. Nach dem Ätzen der
Bereiche zwischen benachbarten Finnen 311, 312 wird
die Photoresist-Schicht von der Oberfläche der Schichtenfolge entfernt
("strippen").
-
Um
die in 3C gezeigte Schichtenfolge 320 zu
erhalten, wird eine ONO-Ladungsspeicherschichtenfolge 106 auf
die Silizium-Finnen 311, 312 aufgebracht. Hierfür wird zunächst eine
erste Siliziumoxid-Teilschicht abgeschieden, auf der ersten Siliziumoxid-Teilschicht
wird eine Siliziumnitrid-Teilschicht
abgeschieden, und auf der Siliziumnitrid-Teilschicht wird eine zweite Siliziumoxid-Teilschicht
abgeschieden. Die beiden Siliziumoxid-Teilschichten und die dazwischen
angeordnete Siliziumnitrid-Teilschicht bilden gemeinsam die ONO-Ladungsspeicherschichtenfolge 106.
Auf der ONO-Ladungsspeicherschichtenfolge 106 wird unter
Verwendung eines CVD-Verfahrens ("chemical vapour deposition") eine Kohlenstoff-Schicht 321 zum
Bilden von Gate- bzw. Wortleitungs-Bereichen abgeschieden.
-
Um
die in 3D gezeigte Schichtenfolge 330 zu
erhalten, wird unter Verwendung eines Lithographie- und eines Plasmaätz-Verfahrens
(Sauerstoffplasma-Ätzung)
die Kohlenstoff-Schicht 321 derart strukturiert, dass dadurch
die Kohlenstoff-Wortleitung 107 gebildet wird. In einem
weiteren Verfahrensschritt werden die Kohlenstoff-Wortleitungen 107 als Implantationsmaske
beim Einbringen von Dotiermaterial des n-Leitungstyps in solche
Bereiche der Silizium-Finnen 311, 312 verwendet,
welche erste und zweite Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen
bilden.
-
Nachfolgend
wird die so erhaltene Schichtenfolge mit einer Siliziumnitrid-Deckschicht 108 bedeckt.
Alternativ kann eine TEOS-Schichtenfolge ("Tetraethylorthosilikat") als Deckschicht
gebildet werden.
-
Um
von der in 3D gezeigten Schichtenfolge 330 zu
der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 zu gelangen,
wird in Prozessierungsebenen oberhalb der Deckschicht 108 der Back-End-Bereich
prozessiert, insbesondere Metallisierungsebenen gebildet (nicht
gezeigt). Die Art und Weise des Bildens des Back-End-Bereichs hängt von der
Ausgestaltung der Steg-Feldeffekttransistor-Speicherzellen-Anordnung als NAND-Speicherzellen-Anordnung
bzw. als Dualbit-Speicherzellen-Anordnung ab.
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Im
Weiteren wird bezugnehmend auf 4 eine Layout-Draufsicht einer
Steg-Feldeffekttransistor-Speicherzellen-Anordnung 400 gemäß einem zweiten
Ausführungsbeispiel
der Erfindung beschrieben. Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 400 ist
in NAND-Architektur (Nicht-UND-Architektur)
ausgeführt.
Die in 1 gezeigte Querschnittsansicht ist entlang der
in 4 gezeigten Linie A-A' aufgenommen.
-
Wie
in 4 gezeigt, verlaufen die Halbleiter-Finnen 311, 312 senkrecht
zu den Kohlenstoff-Wortleitungen 107. In jedem Kreuzungsbereich einer
Silizium-Finne 311, 312 mit einer Kohlenstoff-Wortleitung 107 ist
eine Steg-Feldeffekttransistor-Speicherzelle
angeordnet. Wie in 4 gezeigt, ist die Ausdehnung
einer Steg-Feldeffekttransistor-Speicherzelle
in gemäß 4 horizontaler
bzw. vertikaler Richtung jeweils 2F, wobei F die in einer Technologiegeneration
minimal erreichbare Strukturdimension darstellt. Somit sind die
Steg-Feldeffekttransistor-Speicherzellen
der Erfindung als Speicherzellen mit einem Flächenbedarf von 4F2 gebildet.
Die Bereiche der Silizium-Finnen 311, 312,
die von einer Bedeckung mit einer Wortleitung 107 frei
sind, sind als n-dotierte Bereiche gebildet. Insbesondere sind ein
erster Source-/Drain-Bereich 401 und ein zweiter Source-/Drain-Bereich 402 der
in 1 gezeigten ersten Steg-Feldeffekttransistor-Speicherzelle 110 dargestellt.
-
Die
Steg-Verlaufsrichtung 403 ist orthogonal zu der Wortleitungs-Verlaufsrichtung 109.
-
In 4 nicht
gezeigt ist sind die Selekttransistoren und die Ebene der globalen
Bitleitungen, die typischerweise in einem Abstand von acht bis sechzehn
Speicherzellen unter Verwendung von Vias die jeweiligen Source-/Drain-Gebiete
kontaktieren. An solchen niederohmigen Bitleitungen sind externe Steuer-,
Programmier- oder Lesespannungen anlegbar. In jeder Feldeffekttransistor-Speicherzelle
der Speicherzellen-Anordnung 400 ist eine Information von
einem Bit speicherbar.
-
Im
Weiteren wird bezugnehmend auf 5 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 gemäß einem
dritten Ausführungsbeispiel der
Erfindung beschrieben. 5 zeigt eine Layout-Draufsicht
der Speicherzellen-Anordnung 500. Die in 1 gezeigte
Querschnittsansicht ist entlang der in 5 gezeigten
Linie B-B' aufgenommen.
Mit anderen Worten ist die Querschnittsansicht aus 1 bei
den in 4 und 5 gezeigten Speicherzellen-Anordnungen
identisch, wohingegen die Verschaltungsarchitektur bei den Speicherzellen-Anordnungen 400 und 500 unterschiedlich
ist, wie aus 4 und 5 hervorgeht.
-
Die
Speicherzellen-Anordnung 500 ist als Dualbit-Speicherzellen-Anordnung
ausgeführt,
bei der in jeder Speicherzelle eine Information von zwei Bit eingespeichert
werden kann. Aufgrund der Ausführung
der Speicherzellen-Anordnung 500 als
Dualbit-Speicherzellen-Anordnung ist es erforderlich, die Source-/Drain-Bereiche
der Steg-Feldeffekttransistor-Speicherzellen
der Speicherzellen-Anordnung 500 mit
Bitlines zu kontaktieren, über
welche gemäß einer "virtual ground array"-Architektur elektrische Steuer- und Auslesesignale
anlegbar sind. Hierfür wird
eine oberhalb der Papierebene von 5 angeordnete
Mehrzahl von Bitleitungen gebildet, welche mit jeweiligen Source-/Drain-Bereichen der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 gekoppelt
werden.
-
Zum
Bilden derartiger Bitleitungen wird ausgehend von 3D die
Siliziumnitrid-Deckschicht 108 einem Lithographie- und
einem Ätz-Verfahren unterzogen,
wodurch Bitline-Kontakte als Durchgangslöcher geätzt werden und mit Titannitrid-
und Wolfram-Material aufgefüllt
werden. In einer darüber angeordneten
Metallisierungsebene werden die Bitleitungen gebildet, indem zunächst eine
ganzflächige Metallisierungsschicht
abgeschieden und diese unter Verwendung eines zusätzlichen
Lithographie- und eines zusätzlichen Ätz-Verfahrens
strukturiert werden. Nachfolgend kann die Back-End-Kontaktierung
erfolgen.
-
Wie
in 5 schematisch gezeigt, sind in jedem der Steg-Feldeffekttransistor-Speicherzellen 110, 111 der
Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 jeweils
zwei Bit Information speicherbar, indem in einen ersten Ladungsspeicherbereich 501 und
in einen zweiten Ladungsspeicherbereich 502 einer jeweiligen
Speicherzelle voneinander unabhängig
elektrische Ladungsträger
eingebracht werden können
oder nicht. Der erste Ladungsspeicherbereich 501 ist in
einem Grenzbereich zwischen einem ersten Source-/Drain-Bereich 401 einer Speicherzelle 110 und
dem Kanal-Bereich 105 der Speicherzelle
angeordnet. Der zweite Ladungsspeicherbereich 502 ist in
einem Grenzbereich zwischen dem Kanal-Bereich 105 und dem
zweiten Source-/Drain-Bereich 402 angeordnet. Mittels Tunnelns
heißer
Elektronen oder Löcher
können
in jeden der Ladungsspeicherbereiche 501, 502 voneinander unabhängig elektrische
Ladungsträger
eingebracht werden. Da der Wert eines Stromflusses zwischen den
Source-/Drain-Bereichen einer jeweiligen Speicherzelle davon abhängt, ob
in der ersten Ladungsspeicherschicht und/oder der zweiten Ladungsspeicherschicht
elektrische Ladungsträger
eingebracht sind oder nicht, sind pro Speicherzelle zwei Bits Information
speicherbar.
-
Im
Weiteren wird bezugnehmend auf 6 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung 600 gemäß einem
dritten Ausführungsbeispiel der
Erfindung beschrieben.
-
Die
Speicherzellen-Anordnung 600 ist wie die Speicherzellen-Anordnung 500 als
Dualbit-Speicherzellen-Anordnung ausgeführt. Im Unterschied zu 5 ist
in der Layout-Draufsicht
von 6 gezeigt, wie die Bitleitungen zum Ansteuern
der Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen
angeordnet sind.
-
Zunächst ist
anzumerken, dass bei der erfindungsgemäßen Speicherzellen-Anordnung
die Verlaufsrichtung zwischen Wortleitungen 109 und Halbleiter-Stegen
oder Finnen 403 orthogonal zueinander verlaufen können. Andererseits
ist es zum Ansteuern einer jeweiligen Speicherzelle im Dualbit-Betrieb erforderlich,
dass mittels Bitleitungen die Source-/Drain-Bereiche der Speicherzelle angesteuert werden
können.
Da hierfür
Kreuzungsbereiche zwischen den Wortleitungen 107 und den
Bitleitungen 601 bzw. 602 erforderlich sind, werden
gemäß dem Ausführungsbeispiel
von 6 die Bitleitungen 601, 602 schräg zu den
Wortleitungen angeordnet. Dies kann (abweichend von der in 6 gezeigten
Darstellung) dadurch realisiert werden, dass die Bitleitungen in
Draufsicht zum Beispiel in einem 45°-Winkel zu den Wortleitungen
gebildet werden. Gemäß den in 6 gezeigten
Ausführungsbeispiel
sind die Bitleitungen 601, 602 jedoch sägezahnförmig oder zickzackförmig ausgebildet,
wobei in jedem Kreuzungsbereich der Bitleitungen 601, 602 mit
einem Source-/Drain-Bereich 401, 402, 404 Vias
von den Bitleitungen 601, 602 zu den jeweiligen
Source-/Drain-Bereichen 404 senkrecht zu der Papierebene
von 6 verlaufend heruntergeführt sind, wodurch eine elektrische
Kopplung realisiert wird. Die sägezahnartige
Struktur der Bitleitungen hat den Vorteil, dass alle Sägezahn-Bitleitungen
einer Speicherzellen-Anordnung
mit einer Vielzahl von Speicherzellen im Wesentlichen gleich lang
ausgebildet sind, so dass die ohmschen Widerstände der Bitleitungen 601, 602 für alle Bitleitungen
annähernd
gleich sind.
-
Die
Bitleitungen 601, 602 sind in einer einzigen Metallebene
(Bitleitungs-Ebene) gebildet. Die minimale Strukturbreite des Halbleiterspeichers hängt von
der Ausdehnung der Bitleitungen ab. Die Dimension einer Speicherzelle
in gemäß 6 horizontaler
Richtung entspricht 2F√2. Die Bitleitungen 601, 602 sind
in einem Winkel von 45° zu
den Wortleitungen 107 gebildet. Die Breite der Wortleitung 107 und
die Breite der Halbleiter-Finnen 311, 312 ist
jeweils F√2. Somit ist der Platzbedarf
einer einzelnen Speicherzelle gemäß der Ausgestaltung von 6 gleich
8F2. Das Verfahren zum Herstellen des in 6 dargestellten
Speicherzellenfeldes in "virtual ground
array"-Architektur
ist aufgrund der lediglich einen erforderlichen Bitleitungs-Ebene
wenig aufwendig.
-
Im
Weiteren wird bezugnehmend auf 7 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 gemäß einem
vierten Ausführungsbeispiel der
Erfindung beschrieben.
-
Die
Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 ist
in in Dual-Bit-Architektur ausgeführt.
-
In 8 ist
eine Layout-Draufsicht 800 der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 gezeigt.
Die in 7 gezeigte Querschnittsansicht ist entlang der
in 8 gezeigten Linie C-C' aufgenommen.
-
Die
Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 unterscheidet
sich von der in 5 gezeigten Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 im
Wesentlichen dadurch, dass die Wortleitungen 107 parallel
zu den Finnen 105 verlaufend und dass die Bitleitungen 703 senkrecht
zu den Finnen 105 verlaufend gebildet sind. Die Bitleitungen 703,
die in der Querschnittsansicht von 7 zu erkennen
sind, sind von 5 n Wortleitungen 107 mittels
einer TEOS-Schicht 701 ("Tetra-Ethyl-Ortho-Silikat") elektrisch entkoppelt.
Ferner ist zwischen Wortleitungen 107 eine Isolationsschicht 702 gebildet.
In 8 ist ferner ein Abstandhalter 801 gezeigt.
-
In
diesem Dokument ist folgende Veröffentlichung
zitiert:
- [1] Eitan, B, Pavan, P, Bloom, I, Aloni, E, Frommer,
A, Finzi, D (2000) „NROM:
A Novel Localized Trapping, 2-Bit
Nonvolatile Memory Cell" IEEE
Electron Device Letters 21(11): 543–545
-
- 100
- Steg-Feldeffekttransistor-Speicherzellen-Anordnung
- 101
- Silizium-Substrat
- 102
- vergrabene
Siliziumoxid-Schicht
- 103
- erster
Silizium-Steg
- 104
- zweiter
Silizium-Steg
- 105
- Kanal-Bereich
- 106
- ONO-Ladungsspeicherschichtenfolge
- 107
- Kohlenstoff-Wortleitung
- 108
- Siliziumnitrid-Deckschicht
- 109
- Wortleitungs-Verlaufsrichtung
- 110
- erste
Steg-Feldeffekttransistor-Speicherzelle
- 111
- zweite
Steg-Feldeffekttransistor-Speicherzelle
- 200
- elektrische
Ladungsträger
- 300
- Schichtenfolge
- 301
- Silizium-Schicht
- 302
- SOI-Substrat
- 310
- Schichtenfolge
- 311
- erste
Silizium-Finne
- 312
- zweite
Silizium-Finne
- 320
- Schichtenfolge
- 321
- Kohlenstoff-Schicht
- 330
- Schichtenfolge
- 400
- Steg-Feldeffekttransistor-Speicherzellen-Anordnung
- 401
- erster
Source-/Drain-Bereich
- 402
- zweiter
Source-/Drain-Bereich
- 403
- Steg-Verlaufsrichtung
- 404
- n-dotierte
Bereiche
- 500
- Steg-Feldeffekttransistor-Speicherzellen-Anordnung
- 501
- erster
Ladungsspeicherbereich
- 502
- zweiter
Ladungsspeicherbereich
- 600
- Steg-Feldeffekttransistor-Speicherzellen-Anordnung
- 601
- erste
Sägezahn-Bitleitung
- 602
- zweite
Sägezahn-Bitleitung
- 700
- Steg-Feldeffekttransistor-Speicherzellen-Anordnung
- 701
- TEOS-Schicht
- 702
- Isolationsschicht
- 703
- Bitleitung
- 800
- Layout-Draufsicht
- 801
- Abstandhalter