DE10352641A1 - Charge-trapping memory cell especially SONOS- and NROM- storage cells, has memory layer sequence for charge-trapping with memory zone between confinement layers - Google Patents

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Abstract

A charge-trapping memory cell has a semiconductor body (1) or substrate, in which are formed source-drain zones (2), one over a channel zone (3), and a gate electrode (5) electrically isolated from the channel zone by a gate dielectric (4) and having source-side and drain-side flanks (6). A memory layer sequence is provided for charge-trapping and has a memory zone (8) between the confinement layers (7,9). On the source side flanks (6) and/or the drain-side flanks (6) of the gate electrode (5) is arranged a memory zone (8) arranged between a source-/drain zone (2) and the channel zone (3) with reference to a boundary surface (10), so that programming of the memory cell follows by injection of charge carriers from the channel zone (3) into the memory zone (8). An independent claim is included for a method for fabricating a charge-trapping memory cell.

Description

Bei Charge-Trapping-Speicherzellen, insbesondere SONOS-Speicherzellen und NROM-Speicherzellen, bei denen zwei Bits pro Zelle nichtflüchtig gespeichert werden, tritt das Problem auf, die Ladungsträger in der Speicherschicht an den zwei Speicherplätzen zu lokalisieren. Beim Vorgang des Programmierens werden energiereiche Ladungsträger, heiße Elektronen aus dem Kanalbereich (CHE, Channel Hot Electrons), je nach Vorzeichen der angelegten Spannungen sourceseitig oder drainseitig in die Speicherschicht injiziert und bleiben dort lokalisiert. Es ist vorteilhaft, wenn der Speicherbereich auf einen engen Bereich beschränkt bleibt, da somit die Möglichkeit geschaffen wird, die Abmessungen der Speicherzelle weiter zu verringern. Außerdem soll die gespeicherte Information möglichst lange erhalten bleiben.at Charge trapping memory cells, in particular SONOS memory cells and NROM memory cells in which two bits per cell stored non-volatile If the problem arises, the charge carriers in the storage layer occur at the two memory locations to locate. The process of programming becomes high-energy Charge carriers, hot electrons from the channel area (CHE, Channel Hot Electrons), depending on the sign the applied voltages source side or drain side in the storage layer injected and remain localized. It is advantageous if the memory area remains limited to a narrow range, because thus the possibility is created to further reduce the dimensions of the memory cell. Furthermore the stored information should remain as long as possible.

Die Speicherschicht befindet sich zwischen Begrenzungsschichten aus einem Material einer höheren Energiebandlücke als die Energiebandlücke der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht eingefangen sind, dort lokalisiert bleiben. Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherschicht in dem Beispiel einer ONO-Schichtfolge Siliziumnitrid mit einer Energiebandlücke von etwa 5 eV; die umgebenden Begrenzungsschichten sind Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material sein, dessen Energiebandlücke kleiner als die Energiebandlücke der Begrenzungsschichten ist, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid als Begrenzungsschichten kann z. B. Tantaloxid, Hafniumsilicat, Titanoxid (im Fall stöchiometri scher Zusammensetzung TiO2), Zirkonoxid (im Fall stöchiometrischer Zusammensetzung ZrO2), Aluminiumoxid (im Fall stöchiometrischer Zusammensetzung Al2O3) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden.The storage layer is located between boundary layers of a material of a higher energy band gap than the energy band gap of the storage layer, so that the charge carriers that are trapped in the storage layer remain localized there. As the material for the storage layer is preferably a nitride in question; as the surrounding material, an oxide is primarily suitable. In a memory cell in the material system of silicon, the memory layer in the example of an ONO layer sequence is silicon nitride with an energy band gap of about 5 eV; the surrounding confinement layers are silicon oxide with an energy band gap of about 9 eV. The storage layer may be another material whose energy band gap is smaller than the energy band gap of the confinement layers, the difference of the energy band gaps for a good electrical confinement of the charge carriers should be as large as possible. In conjunction with silicon oxide as boundary layers can, for. As tantalum oxide, hafnium silicate, titanium oxide (in the case stoichiometric shear composition TiO 2 ), zirconium oxide (in the case of stoichiometric composition ZrO 2 ), alumina (in the case of stoichiometric composition Al 2 O 3 ) or intrinsically conductive (undoped) silicon as the material of the storage layer become.

In der US 5,408,115 ist eine EEPROM-Speicherzelle beschrieben, bei der eine Oxid-Nitrid-Oxid-Speicherschichtfolge an den Flanken einer Auswahl-Gate-Elektrode angeordnet ist. Seitlich und oberhalb der Speicherschichtfolge befindet sich eine Kontroll-Gate-Elektrode, die für das Programmieren durch Einfangen von Ladungsträgern in der Nitridschicht vorgesehen ist. Die Grenzfläche zwischen dem Kanalbereich und dem Source-Bereich befindet sich unterhalb des Randes der Auswahl-Gate-Elektrode, während die Grenzfläche zwischen dem Kanalbereich und dem Source-Bereich unterhalb des von der Auswahl-Gate-Elektrode abgewandten Randes der Kontroll-Gate-Elektrode angeordnet ist. Source und Drain können auch vertauscht sein.In the US 5,408,115 An EEPROM memory cell is described in which an oxide-nitride-oxide memory layer sequence is arranged on the edges of a selection gate electrode. On the side and above the storage layer sequence is a control gate electrode intended for programming by trapping charge carriers in the nitride layer. The interface between the channel region and the source region is located below the edge of the selection gate electrode, while the interface between the channel region and the source region is located below the edge of the control gate electrode facing away from the selection gate electrode is arranged. Source and drain can also be reversed.

In der WO 98/06139 ist eine nichtflüchtige Speicherzelle beschrieben, bei der auf einem Halbleiterkörper in vertikaler Richtung übereinanderfolgend Bereiche von Source, Kanal und Drain angeordnet sind. Eine ONO-Speicherschichtfolge befindet sich an der Flanke dieser Anordnung und ist auf der gegenüberliegenden Seite mit einer spacerartig ausgebildeten Gate-Elektrode versehen.In WO 98/06139 is a nonvolatile memory cell described in that on a semiconductor body in the vertical direction following one another Regions of source, channel and drain are arranged. An ONO storage layer sequence is located on the flank of this arrangement and is on the opposite side Side provided with a spacer-like formed gate electrode.

In der Veröffentlichung von T. Ogura et al.: "Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times", 2003 Symposium on VLSI Circuits Digest of Technical Papers, ist eine so genannte Twin-MONOS-Speicherzelle beschrieben, bei der eine ONO-Schichtfolge an der Oberseite eines Halbleiterkörpers in der Ebene dieser Oberseite unterhalb einer jeweiligen, als Seitenwandspacer einer Wortleitungs-Gate-Elektrode ausgebildeten Kontroll-Gate-Elektrode angeordnet ist. Die Programmierung erfolgt durch CHE-Injektion.In the publication by T. Ogura et al .: "Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times ", 2003 Symposium on VLSI's Circuits Digest of Technical Papers, is a so-called Twin-MONOS memory cell described in which an ONO layer sequence at the top of a semiconductor body in the plane of this top below a respective, as Seitenwandspacer a word line gate electrode trained control gate electrode is arranged. The programming done by CHE injection.

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Charge-Trapping-Speicherzelle für die Speicherung zweier Bits bei verkleinerten Abmessungen und ein zugehöriges Herstellungsverfahren anzugeben.task It is the object of the present invention to provide an improved charge trapping memory cell for the Storage of two bits with reduced dimensions and an associated manufacturing process specify.

Diese Aufgabe wird mit der Charge-Trapping-Speicherzelle mit den Merkmalen des Anspruchs 1 bzw. mit dem Herstellungsverfahren mit den Merkmalen des Anspruchs 9 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.These Task is with the charge trapping memory cell with the characteristics of claim 1 or with the manufacturing method with the features of claim 9 solved. Embodiments emerge from the dependent claims.

Die Grundidee der im Folgenden beschriebenen Charge-Trapping-Speicherzelle ist es, die grundlegende Transistorstruktur der Zelle mit Source und Drain im Halbleiterkörper beizubehalten, aber die Speicherschichtfolge an die sourceseitigen und drainseitigen Flanken der Gate-Elektrode zu verlagern. Zwischen dem Kanalbereich und der Gate-Elektrode kann sich daher ein herkömmliches Gate-Dielektrikum befinden. Die Speicherschichtfolge kann insbesondere nach Art eines modifizierten Seitenwandspacers aus Nitrid hergestellt werden. Für den Speicherbereich kommen aber im Prinzip alle für Charge-Trapping-Speicherzellen geeigneten Speichermedien in Frage. Vorzugsweise wird die Gate-Elektrode mit sourceseitigen und drainseitigen überhängenden Flanken ausgebildet, so dass die Speicherbereiche und die Grenzflächen von Source und Drain zum Kanal hin (Junctions) jeweils seitlich der Gate-Elektrode angeordnet sein können, aber trotzdem ein für das Programmieren ausreichend starkes elektrisches Feld durch die an der Gate-Elektrode anzulegende Spannung erzeugt werden kann.The basic idea of the charge trapping memory cell described below is to maintain the basic transistor structure of the cell with source and drain in the semiconductor body, but to shift the storage layer sequence to the source side and drain side edges of the gate electrode. Therefore, a conventional gate dielectric may be located between the channel region and the gate electrode. The memory layer sequence can be produced in particular in the manner of a modified sidewall spacer made of nitride. In principle, all storage media suitable for charge-trapping storage cells are suitable for the storage area. Preferably, the gate electrode is formed with source side and drain side overhanging edges, so that the memory areas and the interfaces of source and drain to the channel (junctions) each side The gate electrode can be arranged, but nevertheless a sufficiently strong electric field for programming can be generated by the voltage to be applied to the gate electrode.

Es folgt eine genauere Beschreibung von Beispielen der Speicherzelle und bevorzugter Herstellungsverfahren.It follows a more detailed description of examples of the memory cell and preferred manufacturing method.

Die 1 zeigt ein erstes Ausführungsbeispiel der Speicherzelle im Querschnitt.The 1 shows a first embodiment of the memory cell in cross section.

Die 2 zeigt ein zweites Ausführungsbeispiel der Speicherzelle im Querschnitt.The 2 shows a second embodiment of the memory cell in cross section.

Die 3 zeigt ein drittes Ausführungsbeispiel der Speicherzelle im Querschnitt.The 3 shows a third embodiment of the memory cell in cross section.

Die 4 zeigt im Querschnitt ein Zwischenprodukt eines Herstellungsverfahrens nach dem Aufbringen der Gate-Elektrode.The 4 shows in cross-section an intermediate product of a manufacturing process after the application of the gate electrode.

Die 5 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach einem ersten Oxidationsschritt.The 5 shows in cross section an intermediate of the manufacturing process after a first oxidation step.

Die 6 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach dem Entfernen der Oxidschicht.The 6 shows in cross-section an intermediate of the manufacturing process after removal of the oxide layer.

Die 7 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach dem Herstellen einer Seitenwandoxidation und dem Aufbringen einer Nitridschicht.The 7 shows in cross-section an intermediate of the manufacturing process after producing sidewall oxidation and the application of a nitride layer.

Die 8 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach dem Rückätzen der Nitridschicht auf die Speicherbereiche und dem Aufbringen einer oberen Begrenzungsschicht.The 8th shows in cross section an intermediate product of the manufacturing process after etching back the nitride layer on the storage areas and the application of an upper boundary layer.

Die 1 zeigt im Querschnitt ein erstes Ausführungsbeispiel einer Speicherzelle auf einem Halbleiterkörper 1 oder Substrat aus Halbleitermaterial, in dem Source-/Drain-Bereiche 2 durch Implantation von Dotierstoff ausgebildet sind. Die Source-/Drain-Bereiche 2 können z. B. selbstjustiert nach der Strukturierung der Gate-Elektrode oder auch erst nach einem weiteren Verfahrensschritt hergestellt werden. Zwischen den Source-/Drain-Bereichen 2 befindet sich an der Oberseite des Halbleiterkörpers 1 der Kanalbereich 3, auf dem das Gate-Dielektrikum 4 vorhanden ist. Darauf befindet sich die Gate-Elektrode 5 zur Steuerung des Kanals. Die sourceseitigen und drainseitigen Flanken 6 der Gate-Elektrode 5 sind mit einer Speicherschichtfolge bedeckt. Diese Speicherschichtfolge umfasst hier eine erste Begrenzungsschicht 7, einen Speicherbe reich 8, der in diesem Beispiel als vertikal angeordnete streifenförmige Schicht ausgebildet ist, und eine zweite Begrenzungsschicht 9 auf der Oberseite. Der Speicherbereich 8 ist z. B. Nitrid und stellt insbesondere eine modifizierte Ausführung eines Seitenwandspacers aus Nitrid dar. Auf der Oberseite der Gate-Elektrode 5 können, wie in den Figuren angedeutet ist, weitere Schichten, z. B. einer Wortleitung aus einem Metall oder Silizid, vorhanden sein.The 1 shows in cross section a first embodiment of a memory cell on a semiconductor body 1 or substrate of semiconductor material, in the source / drain regions 2 are formed by implantation of dopant. The source / drain regions 2 can z. B. self-aligned after the structuring of the gate electrode or even after a further process step are produced. Between the source / drain regions 2 is located at the top of the semiconductor body 1 the channel area 3 on which the gate dielectric 4 is available. On it is the gate electrode 5 for controlling the channel. The source side and drain side flanks 6 the gate electrode 5 are covered with a storage layer sequence. This storage layer sequence here comprises a first boundary layer 7 , a Speicherbe rich 8th , which is formed in this example as a vertically arranged strip-shaped layer, and a second boundary layer 9 on the top. The storage area 8th is z. As nitride and in particular represents a modified embodiment of a side wall spacer made of nitride. On top of the gate electrode 5 can, as indicated in the figures, other layers, for. As a word line of a metal or silicide, be present.

Bei diesem Ausführungsbeispiel befinden sich die Grenzflächen 10 (junctions) zwischen den Source-/Drain-Bereichen 2 und dem Kanalbereich 3 unterhalb der äußeren Anteile der Gate-Elektrode 5, d. h. noch unterhalb der Gate-Elektrode 5. Damit die zur Programmierung vorgesehenen Ladungsträger, d. h. vorzugsweise heiße Elektronen aus dem Kanalbereich 3, in den Speicherbereich 8 gelangen können, müssen die Ladungsträger bei dieser Ausführungsform der Speicherzelle eine ausreichend hohe kinetische Energie erhalten. Die Position der Grenzflächen 10 kann jedoch innerhalb gewisser Grenzen variiert werden.In this embodiment, the interfaces are located 10 (junctions) between the source / drain regions 2 and the channel area 3 below the outer portions of the gate electrode 5 ie still below the gate electrode 5 , Thus, the charge carriers intended for programming, ie preferably hot electrons from the channel region 3 , in the storage area 8th In this embodiment of the memory cell, the charge carriers must receive a sufficiently high kinetic energy. The position of the interfaces 10 but can be varied within certain limits.

Die 2 zeigt ein weiteres Ausführungsbeispiel, bei dem die Speicherbereiche 8 auf jeweils am Fuß der Flanken 6 der Gate-Elektrode 5 entlanglaufende Adern begrenzt sind. Diese Adern sind rings von dem Material der Begrenzungsschichten 7, 9 umgeben und verlaufen vorzugsweise geradlinig; sie können daher auch als pfeilartige (sagittale) Strukturen bezeichnet werden. Auf der oberen Begrenzungsschicht 9 kann sich weiteres Material befinden, das dem Material des Speicherbereiches 8 entspricht, insbesondere in Form eines in der 2 nicht eingezeichneten Nitrid-Spacers.The 2 shows a further embodiment in which the memory areas 8th on each at the foot of the flanks 6 the gate electrode 5 along running wires are limited. These wires are around the material of the boundary layers 7 . 9 surround and preferably run straight; they can therefore also be referred to as arrow-like (sagittal) structures. On the upper boundary layer 9 There may be other material that is the material of the storage area 8th corresponds, in particular in the form of a in the 2 Not shown nitride spacer.

Der Kanal der Charge-Trapping-Speicherzelle muss mittels der Gate-Spannung steuerbar sein, so dass zum Zweck der Programmierung Ladungsträger aus dem Kanal in den Speicherbereich 8 injiziert werden können. Daher ist die Position der Grenzfläche 10 zwischen den Source-/Drain-Bereichen 2 und im Kanalbe reich 3 geeignet anzuordnen. Diese Grenzfläche 10 sollte sich zumindest in der Nähe des Speicherbereichs 8 befinden.The channel of the charge trapping memory cell must be controllable by means of the gate voltage, so that for the purpose of programming carriers from the channel into the storage area 8th can be injected. Therefore, the position of the interface 10 between the source / drain regions 2 and in the channel area 3 suitable to arrange. This interface 10 should be at least near the storage area 8th are located.

In der 3 ist ein Querschnitt eines in dieser Hinsicht bevorzugten Ausführungsbeispiels dargestellt. Bei dieser Ausführungsform besitzt die Gate-Elektrode 5 überhängende Flanken 6, die in dem dargestellten einfachen Beispiel durch schräg ausgebildete seitliche Begrenzungen der Gate-Elektrode 5 gebildet sind. Durch diese überhängenden Flanken wird erreicht, dass das elektrische Feld im Bereich neben der unteren Gate-Kante, also am Fuß der Flanke 6, verstärkt wird, so dass die Ladungsträger in den seitlich der Flanke angeordneten Speicherbereich gelangen können. Die Grenzflächen 10 können daher etwas weiter außerhalb des von der unteren Grenzfläche der Gate-Elektrode 5 überdeckten Bereiches angeordnet sein. Je nach Herstellungsprozess können die überhängenden Flanken auch durch Stufen oder dergleichen ausgebildet sein. Insbesondere ist auch eine mehrlagig hergestellte Gate-Elektrode 5 verwendbar.In the 3 is a cross section of a preferred embodiment in this regard. In this embodiment, the gate electrode has 5 overhanging flanks 6 , which in the illustrated simple example by obliquely formed lateral boundaries of the gate electrode 5 are formed. These overhanging flanks ensure that the electric field is in the area next to the lower gate edge, ie at the foot of the flank 6 , is amplified, so that the charge carriers can reach into the storage area arranged laterally of the flank. The interfaces 10 can therefore be a little further outside of the lower interface of the gate electrode 5 Covered area may be arranged. Depending on the manufacturing process, the overhanging flanks can also be formed by steps or the like. In particular, a multi-layer gate electrode is also produced 5 usable.

Die Injektion von negativen Ladungsträgern in den Speicherbereich 8 erfolgt vorzugsweise durch Injektion heißer Elektronen aus dem Kanal. Die Dicke des Dielektrikums der Begrenzungsschicht 7 zwischen dem Speicherbereich 8 und dem Halbleitermaterial, insbesondere dem Kanalbereich 3, beträgt vorzugsweise mindestens 3 nm.The injection of negative charge carriers into the storage area 8th is preferably done by injection of hot electrons from the channel. The thickness of the dielectric of the boundary layer 7 between the memory area 8th and the semiconductor material, in particular the channel region 3 , is preferably at least 3 nm.

Ein bevorzugtes Herstellungsverfahren wird als Beispiel anhand der 4 bis 8 beschrieben. In der 4 ist im Querschnitt ein erstes Zwischenprodukt dargestellt, bei dem auf einem Halbleiterkörper 1 oder einer Halbleiterschicht ein Gate-Dielektrikum 4 und darauf eine strukturierte Gate-Elektrode 5 mit sourceseitigen und drainseitigen Flanken 6 angeordnet sind. Die Gate-Elektrode 5 ist vorzugsweise Polysilizium. Die Implantation der Source-/Drain-Bereiche 2 kann in verschiedenen Schritten des Prozessablaufs erfolgen, entweder nach der Strukturierung der Gate-Elektrode, nach der im Fol genden beschriebenen Seitenwandoxidation oder auch erst nach der Einkapselung des Speicherbereichs in die Begrenzungsschichten. In der 4 ist mit den seitlichen Pfeilen ein gegebenenfalls zusätzlich angewendeter Ätzschritt dargestellt, mit dem die überhängenden Flanken erzeugt werden. Bei dem Ausführungsbeispiel gemäß den 1 und 2 kann dieser Ätzschritt entfallen.A preferred manufacturing method will be exemplified by the 4 to 8th described. In the 4 is shown in cross-section a first intermediate product in which on a semiconductor body 1 or a semiconductor layer, a gate dielectric 4 and on top of that a structured gate electrode 5 with source-side and drain-side flanks 6 are arranged. The gate electrode 5 is preferably polysilicon. The implantation of the source / drain regions 2 can take place in various steps of the process flow, either after the structuring of the gate electrode, after the side wall oxidation described in the fol lowing or even after the encapsulation of the memory area in the boundary layers. In the 4 is shown with the side arrows an optionally additionally applied etching step, with which the overhanging flanks are generated. In the embodiment according to the 1 and 2 this etching step can be omitted.

In der 5 ist ein weiteres Zwischenprodukt in einem Querschnitt gemäß der 4 nach einer Herstellung eines Oxids auf den Flanken der Gate-Elektrode 5 dargestellt. Im Fall einer Gate-Elektrode 5 aus Polysilizium geschieht das vorzugsweise durch eine Seitenwandoxidation. Durch diese Oxidation wird das Halbleitermaterial der Gate-Elektrode an den Flanken 6 oxidiert und ebenso das Halbleitermaterial des Halbleiterkörpers 1 im Bereich der Source-/Drain-Bereiche 2, so dass die in der 5 erkennbare so genannte Bird's-Beak-Struktur der Oxidschicht 11 ausgebildet wird.In the 5 is another intermediate in a cross section according to the 4 after production of an oxide on the flanks of the gate electrode 5 shown. In the case of a gate electrode 5 made of polysilicon, this is preferably done by a sidewall oxidation. By this oxidation, the semiconductor material of the gate electrode on the flanks 6 oxidized and also the semiconductor material of the semiconductor body 1 in the region of the source / drain regions 2 so that in the 5 recognizable so-called bird's-beak structure of the oxide layer 11 is trained.

Anschließend wird die Oxidschicht 11 so weit entfernt, dass die in der 6 im Querschnitt dargestellte Struktur übrig bleibt, bei der nur noch ein Oxid als Gate-Dielektrikum 4 zwischen dem Kanalbereich 3 und der Gate-Elektrode 5 übrig bleibt. Beim Entfernen der Oxidschicht 11 wird das Oxid auch zwischen den unteren Kanten der Gate-Elektrode und dem Halbleiterkörper 1 entfernt, so dass an den unteren Rändern der Flanken 6 Aushöhlungen oder Aussparungen gebildet werden. Diese Aussparungen sind im weiteren Prozessverlauf vorteilhaft für die Anordnung der vorgesehenen Speicherbereiche. Die so erhaltene Struktur gemäß dem Querschnitt der 6 kann dann durch eine thermische Oxidation mit einer dünnen Oxidschicht auf dem Halbleitermaterial versehen werden, die typisch z. B. 3 nm bis 4 nm dick ist.Subsequently, the oxide layer 11 so far away that in the 6 in cross-section structure remains, in which only an oxide as a gate dielectric 4 between the channel area 3 and the gate electrode 5 remains. When removing the oxide layer 11 The oxide also becomes between the lower edges of the gate electrode and the semiconductor body 1 removed, leaving at the lower edges of the flanks 6 Excavations or recesses are formed. These recesses are advantageous in the further course of the process for the arrangement of the intended storage areas. The structure thus obtained according to the cross section of 6 can then be provided by a thermal oxidation with a thin oxide layer on the semiconductor material, typically z. B. 3 nm to 4 nm thick.

Die 7 zeigt die dünne Oxidschicht, die die erste Begrenzungsschicht 7 bildet und die in dem dargestellten Beispiel auf der Oberseite der Gate-Elektrode 5 gegebenenfalls entfernt worden ist, falls dort nicht zuvor schon eine weitere Schicht oder weitere Schichten, zum Beispiel einer Wortleitung, vorhanden waren. Auf die so erhaltene Struktur wird eine Schicht aus dem Material, das für die Speicherbereiche vorgesehen ist, abgeschieden. In dem dargestellten Beispiel handelt es sich um eine Nitridschicht 12, die z. B. durch ALD (Atomic Layer Deposition) oder LPCVD (Low Pressure Chemical Vapor Deposition) aufgebracht werden kann. Die zunächst kantenkonform aufgebrachte Nitridschicht 12 wird dann, wie bei der Herstellung von Spacern auch sonst üblich, anisotrop rückgeätzt. Im Unterschied zu herkömmlichen Spacerätzungen geschieht das hier so, dass im Vergleich zu herkömmlichen Spacern in der Form etwas modifizierte Seitenwandspacer aus dem Material der Schicht stehen bleiben.The 7 shows the thin oxide layer that the first boundary layer 7 forms and in the illustrated example on the top of the gate electrode 5 if necessary, it has been removed if a further layer or further layers, for example a word line, have not previously been present there. On the structure thus obtained, a layer of the material provided for the storage areas is deposited. In the example shown, it is a nitride layer 12 that z. B. by ALD (Atomic Layer Deposition) or LPCVD (Low Pressure Chemical Vapor Deposition) can be applied. The first edge-conform nitride layer 12 is then anisotropically etched back, as usual in the production of spacers. In contrast to conventional spacer etchings, this is done in such a way that somewhat modified side wall spacers from the material of the layer remain in the mold in comparison to conventional spacers.

Die 8 zeigt eine mögliche Ausgestaltung dieser Seitenwandspacer aus (in diesem Beispiel) Nitrid, die die Speicherbereiche 8 bilden. Die Speicherbereiche 8 besitzen innerhalb der Zeichenebene der 8 typische diametrale Abmessungen von bis zu 20 nm. Darauf wird das Material der oberen Begrenzungsschicht 9 abgeschieden, das z. B. Oxid ist. Daran können sich weitere, an sich bekannte Schritte des Herstellungsverfahrens für Speicherzellen anschließen.The 8th shows one possible embodiment of these sidewall spacers made of (in this example) nitride, which are the memory areas 8th form. The storage areas 8th own within the drawing plane the 8th typical diametrical dimensions of up to 20 nm. This will be the material of the upper confinement layer 9 deposited, the z. B. is oxide. This can be followed by further, known per se steps of the manufacturing process for memory cells.

11
HalbleiterkörperSemiconductor body
22
Source-/Drain-BereichSource / drain region
33
Kanalbereichchannel area
44
Gate-DielektrikumGate dielectric
55
Gate-ElektrodeGate electrode
66
Flankeflank
77
Begrenzungsschichtboundary layer
88th
Speicherbereichstorage area
99
Begrenzungsschichtboundary layer
1010
Grenzflächeinterface
1111
Oxidschichtoxide
1212
Nitridschichtnitride

Claims (10)

Charge-Trapping-Speicherzelle mit einem Halbleiterkörper (1) oder Substrat, in dem Source-/Drain-Bereiche (2) ausgebildet sind, einer über einem vorgesehenen Kanalbereich (3) und davon durch ein Gate-Dielektrikum (4) elektrisch isoliert angeordneten Gate-Elektrode (5), die sourceseitige und drainseitige Flanken (6) aufweist, und einer für Charge-Trapping vorgesehenen Speicherschichtfolge mit einem Speicherbereich (8) zwischen Begrenzungsschichten (7, 9), dadurch gekennzeichnet, dass an der sourceseitigen Flanke (6) und/oder der drainseitigen Flanke (6) der Gate-Elektrode (5) ein Speicherbereich (8) angeordnet ist, der von der Gate-Elektrode (5) durch eine Begrenzungsschicht (7) getrennt ist, und der Speicherbereich (8) derart in Bezug auf eine Grenzfläche (10) zwischen einem betreffenden Source-/Drain-Bereich (2) und dem Kanalbereich (3) angeordnet ist, dass eine Programmierung der Speicherzelle durch Injektion von Ladungsträgern aus dem Kanalbereich (3) in den Speicherbereich (8) erfolgt.Charge trapping memory cell with a semiconductor body ( 1 ) or substrate in which source / drain regions ( 2 ), one over a designated channel area ( 3 ) and through a gate dielectric ( 4 ) electrically isolated gate electrode ( 5 ), the source-side and drain-side flanks ( 6 ) and a storage layer sequence provided for batch trapping with a storage area ( 8th ) between boundary layers ( 7 . 9 ), characterized in that at the source side edge ( 6 ) and / or the drain-side edge ( 6 ) of the gate electrode ( 5 ) a memory area ( 8th ) arranged by the gate electrode ( 5 ) by a boundary layer ( 7 ) and the memory area ( 8th ) with respect to an interface ( 10 ) between a respective source / drain region ( 2 ) and the channel area ( 3 ) is arranged such that a programming of the memory cell by injection of charge carriers from the channel region ( 3 ) into the memory area ( 8th ) he follows. Charge-Trapping-Speicherzelle nach Anspruch 1, bei der der Speicherbereich (8) durch eine schichtartige Bedeckung einer mit einer Begrenzungsschicht (7) versehenen Flanke (6) der Gate-Elektrode (5) gebildet ist.A charge trapping memory cell according to claim 1, wherein the memory area ( 8th ) by a layered covering one with a boundary layer ( 7 ) provided flank ( 6 ) of the gate electrode ( 5 ) is formed. Charge-Trapping-Speicherzelle nach Anspruch 1, bei der der Speicherbereich (8) durch eine an einer unteren Kante der Gate-Elektrode (5) bzw. an einem Fuß der betreffenden Flanke (6) der Gate-Elektrode (5) längs der Flanke (6) verlaufende Ader aus einem für den Speicherbereich (8) vorgesehenen Material gebildet ist, die von einem für die Begrenzungsschichten (7, 9) vorgesehenen Material umgeben ist.A charge trapping memory cell according to claim 1, wherein the memory area ( 8th ) by a at a lower edge of the gate electrode ( 5 ) or at one foot of the relevant edge ( 6 ) of the gate electrode ( 5 ) along the flank ( 6 ) running wire from one for the memory area ( 8th ) is provided, which of a for the boundary layers ( 7 . 9 ) provided material is surrounded. Charge-Trapping-Speicherzelle nach Anspruch 3, bei der die Flanken (6) der Gate-Elektrode (5) den Speicherbereich (8) zumindest teilweise überragen.Batch trapping memory cell according to claim 3, in which the flanks ( 6 ) of the gate electrode ( 5 ) the memory area ( 8th ) at least partially surpass. Charge-Trapping-Speicherzelle nach Anspruch 4, bei der die Flanken (6) der Gate-Elektrode (5) schräg bezüglich einer mit der Gate-Elektrode (5) versehenen Oberseite des Halbleiterkörpers (1) oder Substrats ausgebildet sind.Charge trapping memory cell according to claim 4, in which the flanks ( 6 ) of the gate electrode ( 5 ) obliquely with respect to one with the gate electrode ( 5 ) provided top side of the semiconductor body ( 1 ) or substrate are formed. Charge-Trapping-Speicherzelle nach Anspruch 4 oder 5, bei der die Gate-Elektrode (5) so angeordnet ist, dass eine Grenzfläche (10) zwischen einem Source-/Drain-Bereich (2) und dem Kanalbereich (3) jeweils nur von einer Flanke (6) der Gate-Elektrode (5) überragt wird.A charge trapping memory cell according to claim 4 or 5, wherein the gate electrode ( 5 ) is arranged so that an interface ( 10 ) between a source / drain region ( 2 ) and the channel area ( 3 ) only from one flank ( 6 ) of the gate electrode ( 5 ) is surpassed. Charge-Trapping-Speicherzelle nach einem der Ansprüche 1 bis 6, bei der eine Injektion von heißen Elektronen aus dem Kanalbereich (3) in den Speicherbereich (8) vorgesehen ist.A charge trapping memory cell according to any one of claims 1 to 6, wherein injection of hot electrons from the channel region ( 3 ) into the memory area ( 8th ) is provided. Charge-Trapping-Speicherzelle nach einem der Ansprüche 1 bis 7, bei der die Begrenzungsschicht (7) zwischen dem Speicherbereich (8) und dem Kanalbereich (3) eine Dicke von mindestens 3 nm aufweist.A charge trapping memory cell according to any one of claims 1 to 7, wherein the boundary layer ( 7 ) between the memory area ( 8th ) and the channel area ( 3 ) has a thickness of at least 3 nm. Verfahren zur Herstellung einer Charge-Trapping-Speicherzelle, bei dem an einer Oberseite eines Halbleiterkörpers (1) oder eines Substrats ein Gate-Dielektrikum (4) und eine Gate-Elektrode (5) hergestellt und in Halbleitermaterial Source-/Drain-Bereiche (2) ausgebildet werden, dadurch gekennzeichnet, dass die Gate-Elektrode (5) aus einem oxidierbaren Halbleitermaterial hergestellt wird und sourceseitige und drainseitige Flanken (6) der Gate-Elektrode (5) oxidiert werden, wobei der Abstand zwischen der Gate-Elektrode (5) und dem Halbleiterkörper (1) an den Flanken (6) der Gate-Elektrode (5) vergrößert wird, das Oxid zumindest im Bereich der Flanken (6) entfernt wird, eine erste Begrenzungsschicht (7) an den Flanken (6) der Gate-Elektrode (5) im Bereich vorgesehener Speicherbereiche (8) hergestellt wird, ein für die Speicherbereiche (8) vorgesehenes Material abgeschieden und gegebenenfalls bis auf vorgesehene Abmessungen der Speicherbereiche (8) entfernt wird und ein Material für eine oberseitige Begrenzungsschicht (9) abgeschieden wird.Method for producing a charge-trapping memory cell, in which on an upper side of a semiconductor body ( 1 ) or a substrate, a gate dielectric ( 4 ) and a gate electrode ( 5 ) and in semiconductor material source / drain regions ( 2 ), characterized in that the gate electrode ( 5 ) is made of an oxidizable semiconductor material and source side and drain side flanks ( 6 ) of the gate electrode ( 5 ), wherein the distance between the gate electrode ( 5 ) and the semiconductor body ( 1 ) on the flanks ( 6 ) of the gate electrode ( 5 ) is increased, the oxide at least in the region of the flanks ( 6 ), a first boundary layer ( 7 ) on the flanks ( 6 ) of the gate electrode ( 5 ) in the area of intended memory areas ( 8th ), one for the memory areas ( 8th ) provided material and optionally up to the intended dimensions of the memory areas ( 8th ) and a material for a top boundary layer ( 9 ) is deposited. Verfahren nach Anspruch 9, bei dem die Gate-Elektrode (5) sourceseitig und drainseitig mit überhängenden Flanken (6) strukturiert wird.Method according to Claim 9, in which the gate electrode ( 5 ) on the source side and on the drain side with overhanging edges ( 6 ) is structured.
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