DE10344388A1 - Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern - Google Patents
Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern Download PDFInfo
- Publication number
- DE10344388A1 DE10344388A1 DE10344388A DE10344388A DE10344388A1 DE 10344388 A1 DE10344388 A1 DE 10344388A1 DE 10344388 A DE10344388 A DE 10344388A DE 10344388 A DE10344388 A DE 10344388A DE 10344388 A1 DE10344388 A1 DE 10344388A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- insulation layer
- cavities
- sacrificial layer
- silicon wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 60
- 235000012431 wafers Nutrition 0.000 title claims abstract description 36
- 230000007547 defect Effects 0.000 title claims abstract description 11
- 230000000694 effects Effects 0.000 title claims abstract description 10
- 238000009413 insulation Methods 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000009467 reduction Effects 0.000 abstract description 3
- 239000013078 crystal Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/515—Insulating materials associated therewith with cavities, e.g. containing a gas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Der Erfindung, die ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern betrifft, welche von an die Oberfläche des Siliziumwafers angrenzenden Hohlräumen verursacht werden, liegt die Aufgabe zugrunde, ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern zu schaffen, mit dem ein Schutz gegen Gateoxid-Durchbrüche an Dünnstellen und eine Kostenreduzierung bei der Herstellung erreicht wird. Gemäß der Erfindung wird die Aufgabe dadurch gelöst, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht auf der Oberfläche des Siliziumwafers und in den an die Oberfläche angrenzenden Hohlräumen aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht mit einer Opferschicht abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume durch die Opferschicht gefüllt bleiben, dass in einem vierten Verfahrensschritt eine zweite Isolationsschicht direkt auf die erste Isolationsschicht aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht auf der zweiten Isolationsschicht aufgebracht wird.
Description
- Die Erfindung betrifft ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern welche von, an die Oberfläche des Siliziumwafers angrenzenden, Hohlräumen verursacht werden.
- Bei der Herstellung von Siliziumeinkristallen kommt es beim Ziehen der Einkristalle aus der Schmelze und nachfolgendem Abkühlen zu einer Übersättigung von Gitterleerstellen. Hierbei sammeln sich diese Gitterleerstellen zu Hohlräumen, die in Abhängigkeit der Ziehprozesseigenschaften Geschwindigkeit und Abkühlrate eine durchschnittliche Größe von ca. 100nm und eine vom Radius abhängige Dichteverteilung aufweisen. Auch wenn nur ein relativ kleiner Anteil das Kristalls gestört ist, können diese Kristallbaufehler doch einen wesentlichen Einfluss auf verschiedene Eigenschaften des Kristalls haben.
- Derartige Abweichungen können beispielsweise im Kristall durch Leerstellenagglomerationen entstandene oktaedrische Hohlräume, sogenannte „Crystal Originated Pits" kurz COP's sein. Einige dieser Hohlräume liegen nach dem Säge- und Poliervorgang des Siliziumeinkristalls zufällig an der Waferoberfläche.
- In MOS-Strukturen wird SiO2 als elektrisch isolierendes Gateoxid verwendet. Für die Zuverlässigkeit von elektronischen Bauteilen ist somit die Zuverlässigkeit des Gateoxids entscheidend. Eingewachsene Hohlräume, die nach dem Zersägen des Einkristalls in einzelne Wafer zufällig von der Waferoberfläche angeschnitten sind, können die isolierenden Eigen schaften des auf der gesamten Waferoberfläche aufgebrachten Gateoxids lokal verringern. Das liegt daran, dass das Oxid an den im Inneren des Hohlraumes liegenden Ecken und/oder Kanten Dünnstellen aufweist. Bedingt durch diese Dünnstellen kommt es lokal zu einer Reduzierung der Durchbruchspannung. Im laufenden Betrieb des Chips kann es dann vorrangig an diesen Dünnstellen zu einem Gateoxid-Durchbruch kommen da die Feldstärke an diesen Stellen höher ist. Ein Bauelement, das sich an dieser Stelle befindet, kann dadurch seine Funktion verlieren.
- Derartige Defekte treten in der Siliziumstruktur mit einer mittleren Dichte von 10 cm–2 auf und führen zu einer Erhöhung der Ausfallrate. Üblich Halbleiterchips sind entsprechend ihrer aktiven Gateoxidfläche, welche bei durchschnittlich 1mm2 liegt, von diesem Fehlermechanismus in Größenordnungen von 10% betroffen. Daher muss ein Grundmaterial mit einer geringeren Defektdichte verwendet werden. Eine derartige Verbesserung der Oberflächeneigenschaften eines Siliziumwafers ist beispielsweise mit einem aufwendigen Kristallziehprozess (Perfect Silicon) und/oder einer Nachbehandlung (Hochtemperaturanneals) möglich. Durch ein epitaktisches Aufwachsen einer dünnen einkristallinen Siliziumschicht können derartige Hohlräume geschlossen und somit deren Wirkung beseitigt werden. Alle diese Maßnahmen führen aber zu ungewollten Kostensteigerungen und/oder zu einer Abhängigkeit von einem Grundmaterialhersteller.
- Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern zu schaffen, mit dem ein Schutz gegen Gateoxid-Durchbrüche an Dünnstellen und eine Kostenreduzierung bei der Herstellung erreicht wird.
- Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern der eingangs genannten Art dadurch gelöst, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht auf der Oberfläche des Siliziumwafers und in den, an die Oberfläche angrenzenden, Hohlräumen aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht mit einer Opferschicht abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume durch die Opferschicht gefüllt bleiben, dass in einem vierten Verfahrensschritt eine zweite Isolationsschicht direkt auf die erste Isolationsschicht aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht auf der zweiten Isolationsschicht aufgebracht wird.
- Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern der eingangs genannten Art auch dadurch gelöst, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht auf der Oberfläche des Siliziumwafers und in den, an die Oberfläche angrenzenden, Hohlräumen aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht mit einer Opferschicht abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume durch die Opferschicht gefüllt bleiben, dass in einem vierten Verfahrensschritt die erste Isolationsschicht in ihrer Höhe zumindest teilweise entfernt wird und nachfolgend auf die mit den vorhergehenden Verfahrenschritten veränderte Oberfläche eine zweite Isolationsschicht aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht auf der zweiten Isolationsschicht aufgebracht wird.
- Zur Vermeidung von Dünnstellen, welche beispielsweise durch oktaedrische Höhlräume (COP) an der Oberfläche eines Siliziumwafers entstehen können, wird vor dem Aufbringen der funktionsbestimmenden Isolationsschicht, welche auch als Gate oxidschicht bezeichnet wird, eine erste Isolationsschicht aufgebracht. Der Auftrag dieser Schicht erfolgt derart, dass sowohl die durch einen Poliervorgang begradigte Oberfläche des Siliziumwafers, als auch die Innenflächen aller, zur Oberfläche des Siliziumwafers hin geöffneten, Hohlräume durch die erste Isolationsschicht abgedeckt sind.
- In einem zweiten Verfahrensschritt erfolgt ein Abdecken der ersten Isolationsschicht mit einer Opferschicht. Bei diesem Verfahrensschritt werden auch die offenen/angeschnittenen Hohlräume mit dem Material der Opferschicht aufgefüllt. Für die Opferschicht werden beispielsweise Polysilizium, Siliziumnitrid oder andere halbleiterkompatible Materialien verwendet.
- In einem nachfolgenden selektiven Ätzschritt erfolgt eine Rückätzung der Opferschicht. Diese Rückätzung wird derart ausgeführt, dass das Material der Opferschicht in allen gefüllten Hohlräumen verbleibt aber von der restlichen ersten Isolationsschicht abgetragen wird.
- In dem nachfolgenden vierten Verfahrensschritt erfolgt ein Aufwachsen der zweiten Isolationsschicht direkt auf die derart vorbereitete Halbleiteroberfläche oder zuerst das teilweise oder vollständige Entfernen der ersten Isolationsschicht und nachfolgend das Aufwachsen der zweiten Isolationsschicht. In beiden Fällen ist mit diesem Verfahrenschritt die funktionsbestimmende Isolationsschicht erzeugt.
- In einem dem vierten Verfahrensschritt nachfolgenden Schritt erfolgt das Aufbringen einer Leitschicht direkt auf die zweiten Isolationsschicht.
- In einer Ausführungsform der Erfindung ist vorgesehen, dass das Entfernen der ersten Isolationsschicht vollständig erfolgt.
- Neben der Möglichkeit die zweite Isolationsschicht auf der ersten aufzubauen besteht auch die Möglichkeit die erste Isolationsschicht vollständig zu entfernen und dann die zweite Isolationsschicht als Funktionsbestimmende Isolationsschicht aufzubringen.
- In einer Ausgestaltung der Erfindung ist vorgesehen, dass die erste und/oder die zweite Isolationsschicht eine Oxidschicht ist.
- Zur Erzeugung der verfahrensgemäßen Isolationsschicht wird beispielsweise für eine oder beide Isolationsschichten eine Siliziumoxidschicht SiO2 verwendet.
- In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass die Opferschicht aus Polysilizium besteht.
- In einer besonderen Ausführung der Erfindung ist vorgesehen, dass die Opferschicht aus Siliziumnitrid besteht.
- Die verfahrensgemäße Opferschicht kann beispielsweise aus Polysilizium, Siliziumnitrid oder einem anderen halbleiterkompatiblem Material bestehen.
- In einer Ausgestaltungsform der Erfindung ist vorgesehen, dass die Leitschicht aus Polysilizium besteht.
- In einer Ausführung der Erfindung ist vorgesehen, dass die Leitschicht aus einem Metall besteht.
- Für die auf der zweiten Isolationsschicht aufzubringenden Leitschicht können Materialien wie Polysilizium oder ein Metall Verwendung finden.
- Die Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutert werden. In den zugehörigen Zeichnungen zeigt
-
1 einen Schnitt durch einen Siliziumwafer mit einer teilweise aufgetragenen erfindungsgemäßen Struktur, -
2 einen Schnitt durch einen Siliziumwafer mit einer teilweise aufgetragenen erfindungsgemäßen Struktur nach einem Rückätzvorgang und -
3 einen Schnitt durch einen Siliziumwafer mit einer vollständig aufgetragenen erfindungsgemäßen Struktur. - Die
1 zeigt einen Siliziumwafer1 nach einem Säge- und Poliervorgang des Siliziumeinkristalls. An der Oberfläche des Wafers liegen mehrere durch die vorhergehenden Verfahrensschritte freigelegte, zur Oberfläche des Wafers hin geöffnete, Hohlräume2 . - Zur Vermeidung von Dünnstellen in der Gateoxidschicht wird im ersten Verfahrensschritt eine erste, aus Siliziumoxid bestehende, Isolationsschicht
3 aufgebracht. Das Aufbringen dieser Schicht erfolgt derart, dass sowohl die durch den Poliervorgang begradigte Oberfläche des Siliziumwafers1 als auch die Innenflächen aller, zur Oberfläche des Siliziumwafers1 hin geöffneten, Hohlräume2 durch die erste Isolationsschicht3 abgedeckt sind. - Im nachfolgenden zweiten Verfahrensschritt wird eine beispielsweise aus Polysilizium oder Siliziumnitrid bestehende Opferschicht
4 aufgetragen. Der Auftrag dieser Opferschicht4 erfolgt derart, dass auch die Hohlräume2 mit dem Material der Opferschicht4 ausgefüllt werden, wie in1 dargestellt. Vorzugsweise wird für die Opferschicht4 undotiertes, amorphes oder polykristallines Silizium verwendet. Beim Ausfüllen der Hohlräume mit dem Material der Opferschicht kann es vorkommen, dass nur ein Verschluss der Hohlräume nicht aber eine vollständige Befüllung erfolgt. Diese verbleibenden Resthohlräume sind im erfindungsgemäßen Verfahren zulässig, da sie keinen Einfluss auf die nachfolgende dünstellenfreie Ausbildung der zweiten Isolationsschicht haben. - Im dritten Verfahrensschritt wird die Opferschicht
4 zurückgeätzt. Vorzugsweise erfolgt die Rückätzung durch einen schonenden und hochselektiven Nassätzschritt. Dieser Rückätzvorgang wird so eingestellt, dass das Material der Opferschicht4 nur noch als Füllung in den Hohlräumen2 nicht aber auf der restlichen Oberfläche verbleibt, wie in der2 dargestellt. - Im vierten Verfahrensschritt erfolgt der Auftrag einer zweiten Isolationsschicht
5 direkt auf die erste Isolationsschicht3 und die aufgefüllten Hohlräume2 , wie in der3 dargestellt. Eine andere Variante besteht in der nasschemischen Entfernung der ersten Isolationsschicht3 an der Oberfläche des Wafers mit Ausnahme der Hohlraumbereiche2 und dem nachfolgenden Auftrag einer zweiten Isolationsschicht5 . Auch die zweite Isolationsschicht5 kann aus Siliziumoxid bestehen. - Somit wird entweder die erste Isolationsschicht
3 , beispielsweise ein Gateoxid, auf eine Zieldicke aufoxidiert oder eine vollständig neue Gateoxidschicht erzeugt. Bei diesem Vorgang wird auch auf die, beispielsweise mit einer polykristallinen Siliziumfüllung aufgefüllten, Hohlräume2 aufoxidiert. Da die Oxidationsrate auf einer polykristallinen Siliziumfüllung aber höher ist als auf der ersten Isolationsschicht3 werden kleine Überätzungen im nasschemischen Ätzvorgang ausgeglichen. Durch diese zwei Alternativen im vierten Verfahrenschritt besteht eine bessere Anpassung an verschiedenen Herstellungstechnologien. - Diesem Verfahrensschritt nachfolgend wird auf der zweiten Isolationsschicht
5 eine Leitschicht6 aufgebracht. Diese kann beispielsweise aus Polysilizium oder einem Metall aufgebaut werden. - Mit der verfahrensgemäßen Ausbildung einer funktionsbestimmen den Gateoxidschicht, welche entweder aus der ersten
3 und der zweiten Isolationsschicht5 oder nur aus der zweiten Isolationsschicht5 besteht, wird die schädliche Auswirkung von Dünnstellen in den Bereichen der Hohlräume2 vermieden und die Wahrscheinlichkeit eines Gateoxiddurchbruchs vermindert. -
- 1
- Siliziumwafer
- 2
- Hohlraum
- 3
- erste Isolationsschicht
- 4
- Opferschicht
- 5
- zweite Isolationsschicht
- 6
- Leitschicht
Claims (8)
- Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern welche von, an die Oberfläche des Siliziumwafers angrenzenden, Hohlräumen verursacht werden, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht (
3 ) auf der Oberfläche des Siliziumwafers (1 ) und in den, an die Oberfläche angrenzenden, Hohlräumen (2 ) aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht (3 ) mit einer Opferschicht (4 ) abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht (4 ) derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume (2 ) durch die Opferschicht (4 ) gefüllt bleiben, dass in einem vierten Verfahrensschritt eine zweite Isolationsschicht (5 ) direkt auf die erste Isolationsschicht (3 ) aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht (6 ) auf der zweiten Isolationsschicht (5 ) aufgebracht wird. - Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern welche von, an die Oberfläche des Siliziumwafers angrenzenden, Hohlräumen verursacht werden, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht (
3 ) auf der Oberfläche des Siliziumwafers (1 ) und in den, an die Oberfläche angrenzenden, Hohlräumen (2 ) aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht (3 ) mit einer Opferschicht (4 ) abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht (4 ) derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume (2 ) durch die Opferschicht (4 ) gefüllt bleiben, dass in einem vierten Verfahrensschritt die erste Isolationsschicht (3 ) in ihrer Höhe zumindest teilweise entfernt wird und nachfolgend auf die mit den vorhergehenden Verfahrenschritten veränderte Oberfläche eine zweite Isolationsschicht (5 ) aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht (6 ) auf der zweiten Isolationsschicht (5 ) aufgebracht wird. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Entfernen der ersten Isolationsschicht (
3 ) vollständig erfolgt. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste und/oder die zweite Isolationsschicht (
3 und/oder 5) eine Oxidschicht ist. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Opferschicht (
4 ) aus Polysilizium besteht. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Opferschicht (
4 ) aus Siliziumnitrid besteht. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leitschicht (
6 ) aus Polysilizium besteht. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leitschicht (
6 ) aus einem Metall besteht.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10344388A DE10344388B4 (de) | 2003-09-25 | 2003-09-25 | Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern |
PCT/DE2004/002066 WO2005031840A1 (de) | 2003-09-25 | 2004-09-14 | Verfahren zur beseitigung der auswirkungen von defekten auf wafern |
CNB2004800276181A CN100442453C (zh) | 2003-09-25 | 2004-09-14 | 消除晶片上缺陷的影响的方法 |
US11/389,485 US7704853B2 (en) | 2003-09-25 | 2006-03-24 | Method for the elimination of the effects of defects on wafers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10344388A DE10344388B4 (de) | 2003-09-25 | 2003-09-25 | Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10344388A1 true DE10344388A1 (de) | 2005-05-19 |
DE10344388B4 DE10344388B4 (de) | 2006-06-08 |
Family
ID=34384266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10344388A Expired - Fee Related DE10344388B4 (de) | 2003-09-25 | 2003-09-25 | Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern |
Country Status (4)
Country | Link |
---|---|
US (1) | US7704853B2 (de) |
CN (1) | CN100442453C (de) |
DE (1) | DE10344388B4 (de) |
WO (1) | WO2005031840A1 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4659400A (en) * | 1985-06-27 | 1987-04-21 | General Instrument Corp. | Method for forming high yield epitaxial wafers |
WO2002052643A2 (en) * | 2000-12-27 | 2002-07-04 | Memc Electronic Materials, Inc. | Semiconductor wafer manufacturing process |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3998673A (en) * | 1974-08-16 | 1976-12-21 | Pel Chow | Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth |
US5693971A (en) * | 1994-07-14 | 1997-12-02 | Micron Technology, Inc. | Combined trench and field isolation structure for semiconductor devices |
DE69738020T2 (de) * | 1996-06-28 | 2008-07-31 | Sumco Corp. | Verfahren und anordnung zur thermischen behandlung eines einkristallinischen plättchens, einkristallinisches plättchen und verfahren zur herstellung eines einkristallinischen plättchens |
JPH10247630A (ja) * | 1997-03-03 | 1998-09-14 | Sumitomo Sitix Corp | 半導体シリコンウェーハとその製造方法 |
US6133123A (en) * | 1997-08-21 | 2000-10-17 | Micron Technology, Inc. | Fabrication of semiconductor gettering structures by ion implantation |
JP3899725B2 (ja) * | 1998-09-30 | 2007-03-28 | 株式会社Sumco | 単結晶体の欠陥除去方法 |
JP2000294549A (ja) * | 1999-02-02 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
US6352897B1 (en) * | 1999-06-09 | 2002-03-05 | United Microelectronics Corp. | Method of improving edge recess problem of shallow trench isolation |
US6500732B1 (en) * | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
JP2001068420A (ja) | 1999-08-30 | 2001-03-16 | Komatsu Electronic Metals Co Ltd | エピタキシャルシリコンウエハの製造方法 |
JP2002184779A (ja) * | 2000-12-13 | 2002-06-28 | Shin Etsu Handotai Co Ltd | アニールウェーハの製造方法及びアニールウェーハ |
-
2003
- 2003-09-25 DE DE10344388A patent/DE10344388B4/de not_active Expired - Fee Related
-
2004
- 2004-09-14 WO PCT/DE2004/002066 patent/WO2005031840A1/de active Application Filing
- 2004-09-14 CN CNB2004800276181A patent/CN100442453C/zh not_active Expired - Fee Related
-
2006
- 2006-03-24 US US11/389,485 patent/US7704853B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4659400A (en) * | 1985-06-27 | 1987-04-21 | General Instrument Corp. | Method for forming high yield epitaxial wafers |
WO2002052643A2 (en) * | 2000-12-27 | 2002-07-04 | Memc Electronic Materials, Inc. | Semiconductor wafer manufacturing process |
Also Published As
Publication number | Publication date |
---|---|
US20060240638A1 (en) | 2006-10-26 |
DE10344388B4 (de) | 2006-06-08 |
CN1856867A (zh) | 2006-11-01 |
WO2005031840A1 (de) | 2005-04-07 |
CN100442453C (zh) | 2008-12-10 |
US7704853B2 (en) | 2010-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69225082T2 (de) | Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung | |
DE3311635C2 (de) | ||
DE69031753T2 (de) | Verfahren zur Herstellung einer Kontaktstelle für die Schaltung eines Halbleiterbauelementes | |
DE102012216153B4 (de) | Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung | |
DE10125407B4 (de) | Verbesserte elektronische Sicherungen durch die lokale Verschlechterung der schmelzbaren Verbindung | |
DE69429978T2 (de) | Verfahren zur Herstellung von Halbleiteranordnungen mit Isolationszonen | |
DE4342047A1 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE69319963T2 (de) | Kontaktlöcherstruktur für eine Halbleiter-Schaltung und Herstellungsverfahren | |
DE10257902A1 (de) | Siliziumkarbid-Halbleiterbauteil und sein Herstellverfahren | |
DE112019002455T5 (de) | Dünnfilmwiderstand in einer integrierten schaltung und herstellungsverfahren | |
DE19501557A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE60034265T2 (de) | Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren | |
DE3540422C2 (de) | Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen | |
DE102019124340A1 (de) | Mehrfach-abstandhalter-unterstütztes physikalisches ätzverfahren von sub-60nm-mram-vorrichtungen | |
DE10394085T5 (de) | Hochohmiger geteilter Poly-P-Widerstand mit geringer Standardabweichung | |
DE10342028B4 (de) | Verfahren zum Bereitstellen einer Antifuse mit verringerter Programmierspannung und integrierte Schaltung damit | |
DE68928748T2 (de) | Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem in einer Schutzschicht integrierten Verbindungsleiter | |
DE3689971T2 (de) | Herstellung einer halbleiteranordnung. | |
DE19853432A1 (de) | Halbleiteranordnung und Verfahren zum Herstellen derselben | |
DE10344388B4 (de) | Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern | |
DE19805692C2 (de) | Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben | |
DE3650170T2 (de) | Halbleiteranordnung mit Verbindungselektroden. | |
DE10114956C2 (de) | Verfahren zum Herstellen einer dielektrischen Schicht als Isolatorschicht für einen Grabenkondensator | |
DE69327824T2 (de) | Programmierbare Kontaktstruktur | |
DE3942657A1 (de) | Halbleitereinrichtung mit einem dielektrischen schutzelement gegen durchschlag und verfahren zu deren herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |