DE10344388A1 - Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern - Google Patents

Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern Download PDF

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Abstract

Der Erfindung, die ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern betrifft, welche von an die Oberfläche des Siliziumwafers angrenzenden Hohlräumen verursacht werden, liegt die Aufgabe zugrunde, ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern zu schaffen, mit dem ein Schutz gegen Gateoxid-Durchbrüche an Dünnstellen und eine Kostenreduzierung bei der Herstellung erreicht wird. Gemäß der Erfindung wird die Aufgabe dadurch gelöst, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht auf der Oberfläche des Siliziumwafers und in den an die Oberfläche angrenzenden Hohlräumen aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht mit einer Opferschicht abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume durch die Opferschicht gefüllt bleiben, dass in einem vierten Verfahrensschritt eine zweite Isolationsschicht direkt auf die erste Isolationsschicht aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht auf der zweiten Isolationsschicht aufgebracht wird.

Description

  • Die Erfindung betrifft ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern welche von, an die Oberfläche des Siliziumwafers angrenzenden, Hohlräumen verursacht werden.
  • Bei der Herstellung von Siliziumeinkristallen kommt es beim Ziehen der Einkristalle aus der Schmelze und nachfolgendem Abkühlen zu einer Übersättigung von Gitterleerstellen. Hierbei sammeln sich diese Gitterleerstellen zu Hohlräumen, die in Abhängigkeit der Ziehprozesseigenschaften Geschwindigkeit und Abkühlrate eine durchschnittliche Größe von ca. 100nm und eine vom Radius abhängige Dichteverteilung aufweisen. Auch wenn nur ein relativ kleiner Anteil das Kristalls gestört ist, können diese Kristallbaufehler doch einen wesentlichen Einfluss auf verschiedene Eigenschaften des Kristalls haben.
  • Derartige Abweichungen können beispielsweise im Kristall durch Leerstellenagglomerationen entstandene oktaedrische Hohlräume, sogenannte „Crystal Originated Pits" kurz COP's sein. Einige dieser Hohlräume liegen nach dem Säge- und Poliervorgang des Siliziumeinkristalls zufällig an der Waferoberfläche.
  • In MOS-Strukturen wird SiO2 als elektrisch isolierendes Gateoxid verwendet. Für die Zuverlässigkeit von elektronischen Bauteilen ist somit die Zuverlässigkeit des Gateoxids entscheidend. Eingewachsene Hohlräume, die nach dem Zersägen des Einkristalls in einzelne Wafer zufällig von der Waferoberfläche angeschnitten sind, können die isolierenden Eigen schaften des auf der gesamten Waferoberfläche aufgebrachten Gateoxids lokal verringern. Das liegt daran, dass das Oxid an den im Inneren des Hohlraumes liegenden Ecken und/oder Kanten Dünnstellen aufweist. Bedingt durch diese Dünnstellen kommt es lokal zu einer Reduzierung der Durchbruchspannung. Im laufenden Betrieb des Chips kann es dann vorrangig an diesen Dünnstellen zu einem Gateoxid-Durchbruch kommen da die Feldstärke an diesen Stellen höher ist. Ein Bauelement, das sich an dieser Stelle befindet, kann dadurch seine Funktion verlieren.
  • Derartige Defekte treten in der Siliziumstruktur mit einer mittleren Dichte von 10 cm–2 auf und führen zu einer Erhöhung der Ausfallrate. Üblich Halbleiterchips sind entsprechend ihrer aktiven Gateoxidfläche, welche bei durchschnittlich 1mm2 liegt, von diesem Fehlermechanismus in Größenordnungen von 10% betroffen. Daher muss ein Grundmaterial mit einer geringeren Defektdichte verwendet werden. Eine derartige Verbesserung der Oberflächeneigenschaften eines Siliziumwafers ist beispielsweise mit einem aufwendigen Kristallziehprozess (Perfect Silicon) und/oder einer Nachbehandlung (Hochtemperaturanneals) möglich. Durch ein epitaktisches Aufwachsen einer dünnen einkristallinen Siliziumschicht können derartige Hohlräume geschlossen und somit deren Wirkung beseitigt werden. Alle diese Maßnahmen führen aber zu ungewollten Kostensteigerungen und/oder zu einer Abhängigkeit von einem Grundmaterialhersteller.
  • Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern zu schaffen, mit dem ein Schutz gegen Gateoxid-Durchbrüche an Dünnstellen und eine Kostenreduzierung bei der Herstellung erreicht wird.
  • Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern der eingangs genannten Art dadurch gelöst, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht auf der Oberfläche des Siliziumwafers und in den, an die Oberfläche angrenzenden, Hohlräumen aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht mit einer Opferschicht abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume durch die Opferschicht gefüllt bleiben, dass in einem vierten Verfahrensschritt eine zweite Isolationsschicht direkt auf die erste Isolationsschicht aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht auf der zweiten Isolationsschicht aufgebracht wird.
  • Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern der eingangs genannten Art auch dadurch gelöst, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht auf der Oberfläche des Siliziumwafers und in den, an die Oberfläche angrenzenden, Hohlräumen aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht mit einer Opferschicht abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume durch die Opferschicht gefüllt bleiben, dass in einem vierten Verfahrensschritt die erste Isolationsschicht in ihrer Höhe zumindest teilweise entfernt wird und nachfolgend auf die mit den vorhergehenden Verfahrenschritten veränderte Oberfläche eine zweite Isolationsschicht aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht auf der zweiten Isolationsschicht aufgebracht wird.
  • Zur Vermeidung von Dünnstellen, welche beispielsweise durch oktaedrische Höhlräume (COP) an der Oberfläche eines Siliziumwafers entstehen können, wird vor dem Aufbringen der funktionsbestimmenden Isolationsschicht, welche auch als Gate oxidschicht bezeichnet wird, eine erste Isolationsschicht aufgebracht. Der Auftrag dieser Schicht erfolgt derart, dass sowohl die durch einen Poliervorgang begradigte Oberfläche des Siliziumwafers, als auch die Innenflächen aller, zur Oberfläche des Siliziumwafers hin geöffneten, Hohlräume durch die erste Isolationsschicht abgedeckt sind.
  • In einem zweiten Verfahrensschritt erfolgt ein Abdecken der ersten Isolationsschicht mit einer Opferschicht. Bei diesem Verfahrensschritt werden auch die offenen/angeschnittenen Hohlräume mit dem Material der Opferschicht aufgefüllt. Für die Opferschicht werden beispielsweise Polysilizium, Siliziumnitrid oder andere halbleiterkompatible Materialien verwendet.
  • In einem nachfolgenden selektiven Ätzschritt erfolgt eine Rückätzung der Opferschicht. Diese Rückätzung wird derart ausgeführt, dass das Material der Opferschicht in allen gefüllten Hohlräumen verbleibt aber von der restlichen ersten Isolationsschicht abgetragen wird.
  • In dem nachfolgenden vierten Verfahrensschritt erfolgt ein Aufwachsen der zweiten Isolationsschicht direkt auf die derart vorbereitete Halbleiteroberfläche oder zuerst das teilweise oder vollständige Entfernen der ersten Isolationsschicht und nachfolgend das Aufwachsen der zweiten Isolationsschicht. In beiden Fällen ist mit diesem Verfahrenschritt die funktionsbestimmende Isolationsschicht erzeugt.
  • In einem dem vierten Verfahrensschritt nachfolgenden Schritt erfolgt das Aufbringen einer Leitschicht direkt auf die zweiten Isolationsschicht.
  • In einer Ausführungsform der Erfindung ist vorgesehen, dass das Entfernen der ersten Isolationsschicht vollständig erfolgt.
  • Neben der Möglichkeit die zweite Isolationsschicht auf der ersten aufzubauen besteht auch die Möglichkeit die erste Isolationsschicht vollständig zu entfernen und dann die zweite Isolationsschicht als Funktionsbestimmende Isolationsschicht aufzubringen.
  • In einer Ausgestaltung der Erfindung ist vorgesehen, dass die erste und/oder die zweite Isolationsschicht eine Oxidschicht ist.
  • Zur Erzeugung der verfahrensgemäßen Isolationsschicht wird beispielsweise für eine oder beide Isolationsschichten eine Siliziumoxidschicht SiO2 verwendet.
  • In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass die Opferschicht aus Polysilizium besteht.
  • In einer besonderen Ausführung der Erfindung ist vorgesehen, dass die Opferschicht aus Siliziumnitrid besteht.
  • Die verfahrensgemäße Opferschicht kann beispielsweise aus Polysilizium, Siliziumnitrid oder einem anderen halbleiterkompatiblem Material bestehen.
  • In einer Ausgestaltungsform der Erfindung ist vorgesehen, dass die Leitschicht aus Polysilizium besteht.
  • In einer Ausführung der Erfindung ist vorgesehen, dass die Leitschicht aus einem Metall besteht.
  • Für die auf der zweiten Isolationsschicht aufzubringenden Leitschicht können Materialien wie Polysilizium oder ein Metall Verwendung finden.
  • Die Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutert werden. In den zugehörigen Zeichnungen zeigt
  • 1 einen Schnitt durch einen Siliziumwafer mit einer teilweise aufgetragenen erfindungsgemäßen Struktur,
  • 2 einen Schnitt durch einen Siliziumwafer mit einer teilweise aufgetragenen erfindungsgemäßen Struktur nach einem Rückätzvorgang und
  • 3 einen Schnitt durch einen Siliziumwafer mit einer vollständig aufgetragenen erfindungsgemäßen Struktur.
  • Die 1 zeigt einen Siliziumwafer 1 nach einem Säge- und Poliervorgang des Siliziumeinkristalls. An der Oberfläche des Wafers liegen mehrere durch die vorhergehenden Verfahrensschritte freigelegte, zur Oberfläche des Wafers hin geöffnete, Hohlräume 2.
  • Zur Vermeidung von Dünnstellen in der Gateoxidschicht wird im ersten Verfahrensschritt eine erste, aus Siliziumoxid bestehende, Isolationsschicht 3 aufgebracht. Das Aufbringen dieser Schicht erfolgt derart, dass sowohl die durch den Poliervorgang begradigte Oberfläche des Siliziumwafers 1 als auch die Innenflächen aller, zur Oberfläche des Siliziumwafers 1 hin geöffneten, Hohlräume 2 durch die erste Isolationsschicht 3 abgedeckt sind.
  • Im nachfolgenden zweiten Verfahrensschritt wird eine beispielsweise aus Polysilizium oder Siliziumnitrid bestehende Opferschicht 4 aufgetragen. Der Auftrag dieser Opferschicht 4 erfolgt derart, dass auch die Hohlräume 2 mit dem Material der Opferschicht 4 ausgefüllt werden, wie in 1 dargestellt. Vorzugsweise wird für die Opferschicht 4 undotiertes, amorphes oder polykristallines Silizium verwendet. Beim Ausfüllen der Hohlräume mit dem Material der Opferschicht kann es vorkommen, dass nur ein Verschluss der Hohlräume nicht aber eine vollständige Befüllung erfolgt. Diese verbleibenden Resthohlräume sind im erfindungsgemäßen Verfahren zulässig, da sie keinen Einfluss auf die nachfolgende dünstellenfreie Ausbildung der zweiten Isolationsschicht haben.
  • Im dritten Verfahrensschritt wird die Opferschicht 4 zurückgeätzt. Vorzugsweise erfolgt die Rückätzung durch einen schonenden und hochselektiven Nassätzschritt. Dieser Rückätzvorgang wird so eingestellt, dass das Material der Opferschicht 4 nur noch als Füllung in den Hohlräumen 2 nicht aber auf der restlichen Oberfläche verbleibt, wie in der 2 dargestellt.
  • Im vierten Verfahrensschritt erfolgt der Auftrag einer zweiten Isolationsschicht 5 direkt auf die erste Isolationsschicht 3 und die aufgefüllten Hohlräume 2, wie in der 3 dargestellt. Eine andere Variante besteht in der nasschemischen Entfernung der ersten Isolationsschicht 3 an der Oberfläche des Wafers mit Ausnahme der Hohlraumbereiche 2 und dem nachfolgenden Auftrag einer zweiten Isolationsschicht 5. Auch die zweite Isolationsschicht 5 kann aus Siliziumoxid bestehen.
  • Somit wird entweder die erste Isolationsschicht 3, beispielsweise ein Gateoxid, auf eine Zieldicke aufoxidiert oder eine vollständig neue Gateoxidschicht erzeugt. Bei diesem Vorgang wird auch auf die, beispielsweise mit einer polykristallinen Siliziumfüllung aufgefüllten, Hohlräume 2 aufoxidiert. Da die Oxidationsrate auf einer polykristallinen Siliziumfüllung aber höher ist als auf der ersten Isolationsschicht 3 werden kleine Überätzungen im nasschemischen Ätzvorgang ausgeglichen. Durch diese zwei Alternativen im vierten Verfahrenschritt besteht eine bessere Anpassung an verschiedenen Herstellungstechnologien.
  • Diesem Verfahrensschritt nachfolgend wird auf der zweiten Isolationsschicht 5 eine Leitschicht 6 aufgebracht. Diese kann beispielsweise aus Polysilizium oder einem Metall aufgebaut werden.
  • Mit der verfahrensgemäßen Ausbildung einer funktionsbestimmen den Gateoxidschicht, welche entweder aus der ersten 3 und der zweiten Isolationsschicht 5 oder nur aus der zweiten Isolationsschicht 5 besteht, wird die schädliche Auswirkung von Dünnstellen in den Bereichen der Hohlräume 2 vermieden und die Wahrscheinlichkeit eines Gateoxiddurchbruchs vermindert.
  • 1
    Siliziumwafer
    2
    Hohlraum
    3
    erste Isolationsschicht
    4
    Opferschicht
    5
    zweite Isolationsschicht
    6
    Leitschicht

Claims (8)

  1. Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern welche von, an die Oberfläche des Siliziumwafers angrenzenden, Hohlräumen verursacht werden, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht (3) auf der Oberfläche des Siliziumwafers (1) und in den, an die Oberfläche angrenzenden, Hohlräumen (2) aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht (3) mit einer Opferschicht (4) abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht (4) derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume (2) durch die Opferschicht (4) gefüllt bleiben, dass in einem vierten Verfahrensschritt eine zweite Isolationsschicht (5) direkt auf die erste Isolationsschicht (3) aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht (6) auf der zweiten Isolationsschicht (5) aufgebracht wird.
  2. Verfahren zur Beseitigung der Auswirkungen von Defekten auf Wafern welche von, an die Oberfläche des Siliziumwafers angrenzenden, Hohlräumen verursacht werden, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt eine erste Isolationsschicht (3) auf der Oberfläche des Siliziumwafers (1) und in den, an die Oberfläche angrenzenden, Hohlräumen (2) aufgebracht wird, dass in einem zweiten Verfahrensschritt die aufgebrachte erste Isolationsschicht (3) mit einer Opferschicht (4) abgedeckt wird, dass in einem dritten Verfahrensschritt eine selektive Rückätzung der Opferschicht (4) derart erfolgt, dass die an die Oberfläche angrenzenden Hohlräume (2) durch die Opferschicht (4) gefüllt bleiben, dass in einem vierten Verfahrensschritt die erste Isolationsschicht (3) in ihrer Höhe zumindest teilweise entfernt wird und nachfolgend auf die mit den vorhergehenden Verfahrenschritten veränderte Oberfläche eine zweite Isolationsschicht (5) aufgebracht wird und dass in einem nachfolgenden Verfahrensschritt eine Leitschicht (6) auf der zweiten Isolationsschicht (5) aufgebracht wird.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Entfernen der ersten Isolationsschicht (3) vollständig erfolgt.
  4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste und/oder die zweite Isolationsschicht (3 und/oder 5) eine Oxidschicht ist.
  5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Opferschicht (4) aus Polysilizium besteht.
  6. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Opferschicht (4) aus Siliziumnitrid besteht.
  7. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leitschicht (6) aus Polysilizium besteht.
  8. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leitschicht (6) aus einem Metall besteht.
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DE (1) DE10344388B4 (de)
WO (1) WO2005031840A1 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4659400A (en) * 1985-06-27 1987-04-21 General Instrument Corp. Method for forming high yield epitaxial wafers
WO2002052643A2 (en) * 2000-12-27 2002-07-04 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3998673A (en) * 1974-08-16 1976-12-21 Pel Chow Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth
US5693971A (en) * 1994-07-14 1997-12-02 Micron Technology, Inc. Combined trench and field isolation structure for semiconductor devices
DE69738020T2 (de) * 1996-06-28 2008-07-31 Sumco Corp. Verfahren und anordnung zur thermischen behandlung eines einkristallinischen plättchens, einkristallinisches plättchen und verfahren zur herstellung eines einkristallinischen plättchens
JPH10247630A (ja) * 1997-03-03 1998-09-14 Sumitomo Sitix Corp 半導体シリコンウェーハとその製造方法
US6133123A (en) * 1997-08-21 2000-10-17 Micron Technology, Inc. Fabrication of semiconductor gettering structures by ion implantation
JP3899725B2 (ja) * 1998-09-30 2007-03-28 株式会社Sumco 単結晶体の欠陥除去方法
JP2000294549A (ja) * 1999-02-02 2000-10-20 Nec Corp 半導体装置及びその製造方法
US6352897B1 (en) * 1999-06-09 2002-03-05 United Microelectronics Corp. Method of improving edge recess problem of shallow trench isolation
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
JP2001068420A (ja) 1999-08-30 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハの製造方法
JP2002184779A (ja) * 2000-12-13 2002-06-28 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法及びアニールウェーハ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4659400A (en) * 1985-06-27 1987-04-21 General Instrument Corp. Method for forming high yield epitaxial wafers
WO2002052643A2 (en) * 2000-12-27 2002-07-04 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process

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