DE10342776B4 - Method for determining correction values for the adjustment of a semiconductor wafer in a projection apparatus for the photolithographic structuring of a metal layer - Google Patents

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Abstract

Verfahren zur Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers in einem Projektionsapparat zur photolithographischen Strukturierung einer Metallschicht, mit den folgenden Schritten:
– Bereitstellen eines Halbleiterwafers (10);
– Versehen der Oberseite des Halbleiterwafers (10) mit einer Mehrfachanordnung von Schaltkreisstrukturen (25), die jeweils im Randbereich eines Belichtungsfeldes (20) Justiermarken (27, 28) aufweisen;
– Anbringen wenigstens zweier Abdeckflächen (33) über der Oberseite des Halbleiterwafers (10), so daß wenigstens zwei Justiermarken (27) von den zwei Abdeckflächen (33) bedeckt werden;
– Bereitstellen einer Sputteranlage, die ein Metalltarget umfasst;
– Abscheiden einer Metallschicht (35) auf der Oberseite des Halbleiterwafers (10) in der Sputteranlage;
– Bereitstellen eines Modells, das geeignet ist, den im Falle der Metallabscheidung mittels der Sputteranlage hervorgerufenen Rotationsfehler der mit der Metallschicht (35) bedeckten Justiermarken (28) anzugeben;
– Bestimmen des Lageunterschieds von geschützten Justiermarken (27), die während des Abscheidens der Metallschicht (35) von einer der...Method for determining correction values for the adjustment of a semiconductor wafer in a projection apparatus for the photolithographic structuring of a metal layer, comprising the following steps:
- Providing a semiconductor wafer (10);
- Providing the top of the semiconductor wafer (10) with a multiple array of circuit structures (25), each in the edge region of an exposure field (20) alignment marks (27, 28);
- Attaching at least two cover surfaces (33) over the top of the semiconductor wafer (10), so that at least two alignment marks (27) of the two cover surfaces (33) are covered;
- providing a sputtering system comprising a metal target;
- depositing a metal layer (35) on top of the semiconductor wafer (10) in the sputtering system;
- Providing a model which is suitable for specifying in the case of metal deposition by means of the sputtering rotation error of the metal layer (35) covered alignment marks (28) indicate;
Determining the positional difference of protected alignment marks (27), which during the deposition of the metal layer (35) from one of the ...

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers in einem Projektionsapparat zur photolithographischen Strukturierung einer Metallschicht.The The present invention relates to a method for the determination of Correction values for the adjustment of a semiconductor wafer in a projection apparatus for photolithographic structuring of a metal layer.

Zur Herstellung integrierter Schaltungen werden üblicherweise auf Halbleiterwafern mit verschiedenen elektrischen Eigenschaften versehene Schichten aufgebracht und jeweils photolithographisch strukturiert. Die photolithographische Strukturierung kann beispielsweise darin bestehen, einen photoempfindlichen Resist aufzutragen, diesen mit einer gewünschten Struktur für die betreffende Ebene zu belichten und zu entwickeln, sowie anschließend die somit entstandene Resistmaske in die untenliegende Schicht in einem Ätzschritt zu übertragen.to Integrated circuit fabrication is commonly done on semiconductor wafers provided with different electrical properties layers applied and each photolithographically structured. The photolithographic For example, patterning can be a photosensitive Apply Resist, this with a desired structure for the relevant Level to illuminate and develop, and then the thus resulting resist mask in the underlying layer in an etching step transferred to.

Mit den stetig ansteigenden Integrationsdichten integrierter Schaltungen erhöhen sich auch die Anforderungen an die Lagegenauigkeit einer auf den Halbleiterwafer zu projizierenden Struktur. Insbesondere dann, wenn bereits Vorebenen in unterliegende Schichten, z. B. in einem photolithographischen Projektionsschritt übertragen wurden, müssen immer striktere Toleranzgrenzen bezüglich der gegenseitigen Ausrichtung der aktuell auf den Halbleiterwafer zu projizierenden Struktur relativ zu den Strukturen der genannten Vorebenen berücksichtigt werden, um die Funktionsfähigkeit der Schaltung zu gewährleisten.With the ever increasing integration densities of integrated circuits increase also the requirements for the positional accuracy of a on the semiconductor wafer to be projected structure. Especially if already pre-levels in underlying layers, z. B. in a photolithographic Transfer projection step have to ever stricter tolerance limits with respect to mutual alignment the currently on the semiconductor wafer to be projected structure relative to the structures of the aforementioned preliminary levels are taken into account to the functioning to ensure the circuit.

Für die photolithographische Projektion, welche zum Beispiel in einem Waferstepper oder Waferscanner ausgeführt werden kann, sind daher vor Beginn der jeweiligen Belichtungen Jus tagesequenzen vorgesehen. Die Justiermarken sind typischerweise in den Randbereichen der die betreffende Struktur bereitstellenden Masken angeordnet. Bei der Belichtung werden diese Justiermarken in dem die einzelnen Belichtungsfelder auf dem Wafer trennenden Sägerahmen übertragen. Die Justiermarken ermöglichen die Positionsbestimmung der auf dem Wafer gebildeten Strukturen bzw. durch die Bestimmung der Position der Justiermarken kann auf die genaue Positionierung und Ausrichtung der Struktur für die integrierte Schaltung zurückgeschlossen werden.For the photolithographic Projection, which for example in a wafer stapler or wafer scanner accomplished can be, are therefore provided before the beginning of the respective exposures Jus daily sequences. The alignment marks are typically in the peripheral areas of the arranged structure-providing masks. In the Exposure will be these alignment marks in which the individual exposure fields transmitted on the wafer separating saw frame. Enable the alignment marks the position determination of the structures formed on the wafer or by determining the position of the alignment marks can on the exact positioning and alignment of the structure for the integrated Circuit closed back become.

Die Ausrichtung bzw. Justage des Halbleiterwafers in dem Belichtungsgerät gegenüber der Projektionsoptik (d. h. die Projektionslinsen, die jeweils zu projizierende Maske, Blenden sowie die Beleuchtungsquelle, etc.) wird durchgeführt, indem die Justiermarken mit Referenzmarken verglichen werden. Solche Referenzmarken werden oftmals über das Linsensystem gegenüber einem Detektor eingeblendet.The Alignment of the semiconductor wafer in the exposure device relative to the Projection optics (i.e., the projection lenses, each to be projected Mask, aperture and the illumination source, etc.) is performed by the alignment marks are compared with reference marks. Such reference marks are often over the lens system opposite a detector.

Wie das Justageverfahren (Alignment) im einzelnen durchgeführt wird, hängt von den Geräteherstellern ab. Aufgrund des Markenvergleichs wird ein Offset bzw. Versatz der tatsächlichen Justiermarkenposition gegenüber der idealen Position der Referenzmarke festgestellt. Der im allgemeinen auf einen Substrathalter abgelegte Halbleiterwafer kann infolgedessen in seiner Lageposition korrigiert werden, so daß die anschließende Belichtung mit hoher Lagegenauigkeit ausgeführt werden kann.As the adjustment procedure (alignment) is carried out in detail, depends on the device manufacturers from. Due to the brand comparison, an offset of the actual Alignment mark position opposite the ideal position of the reference mark. The generally As a result, semiconductor wafers deposited on a substrate holder can be used be corrected in its position, so that the subsequent exposure executed with high positional accuracy can be.

Die Justiermarken werden bei den meisten Geräteherstellern als Anordnungen länglicher, paralleler Balken ausgeführt. Derartige Balken werden heute üblicherweise mit Strukturbreiten von mehr als 1 μm ausgeführt.The Alignment marks are used as arrangements by most device manufacturers elongated, executed parallel bar. Such beams are becoming common today designed with structure widths of more than 1 micron.

Bei der Herstellung integrierter Schaltungen werden einzelne Elemente der Halbleiterschaltung durch Leitungen elektrisch verbunden, die üblicherweise durch Metallbahnen gebildet wer den. So wird beispielsweise in einem Speicherzellenfeld eines Speicherbausteins mit wahlfreiem Zugriff (DRAN), das einen Speicherkondensator und einen Auswahltransistor umfaßt, der Auswahltransistor unter anderem mit Hilfe einer Bitleitung adressiert, die als Metallbahn ausgeführt werden kann und über ein Kontaktloch mit dem Auswahltransistor verbunden ist.at The production of integrated circuits become individual elements the semiconductor circuit is electrically connected by lines, usually formed by metal sheets who the. For example, in one Memory cell array of a random access memory device (DRAN), which has a storage capacitor and a selection transistor comprises the selection transistor addressed, inter alia, with the aid of a bit line, designed as a metal track can be and over a contact hole is connected to the selection transistor.

Dazu wird üblicherweise, nachdem das Kontaktloch ausgebildet ist, eine Metallschicht vollflächig auf der Oberseite des Halbleiterwafers abgeschieden und nachfolgend photolithographisch strukturiert. Die Metallschicht wird üblicherweise in einem Sputter-Verfahren von einem sogenannten Metalltarget auf die Oberseite des Halbleiterwafers abgeschieden.To will usually, After the contact hole is formed, a metal layer on the entire surface the top of the semiconductor wafer deposited and subsequently structured by photolithography. The metal layer usually becomes in a sputtering process from a so-called metal target the top of the semiconductor wafer deposited.

Um Justiermarken während des Sputter-Verfahrens von der Metallabscheidung zu schützen sind Abdeckmasken oder Abdeckringe bekannt, die am Seitenrand des Halbleiterwafers angeordnet werden.Around Alignment marks during To protect the sputtering process from metal deposition are masking masks or bezels known on the side edge of the semiconductor wafer to be ordered.

In der US 6 171 453 B1 wird ein Abschirmring gezeigt, der in einer Aufdampfanlage verwendet werden kann. Der Abdeckring ist geeignet, Justiermarken oder andere Marken, die auf der Oberseite des Wafers entlang eines Randbereiches bereitgestellt werden, zu bedecken.In the US Pat. No. 6,171,453 B1 a shielding ring is shown, which can be used in a vapor deposition system. The cover ring is adapted to cover fiducials or other marks provided on the top of the wafer along an edge region.

Die US 5 456 756 A zeigt einen Halterungsapparat mit einem Abdeckring („clamp ring"), der Justiermarken während der Metallabscheidung bedeckt.The US 5 456 756 A shows a fixture apparatus with a "clamp ring" that covers fiducials during metal deposition.

In der JP 07161600 A ist ein Verfahren zur Positionsbestimmung auf einem Halbleiterwafer mittels Justiermarken gezeigt, die während der Metallabscheidung bedeckt sind. Dadurch lassen sich Asymmetrien bei der Abscheidung vermeiden, die durch die Metallabscheidung hervorgerufen werden.In the JP 07161600 A For example, a method for determining position on a semiconductor wafer is shown by alignment marks that are covered during metal deposition. As a result, asymmetries in the deposition caused by the metal deposition can be avoided.

In der FR 2 739 975 A1 ist ein Abdeckring gezeigt, der Justiermarken während der Metallabscheidung bedeckt.In the FR 2 739 975 A1 a cover ring is shown that covers alignment marks during metal deposition.

Die US 6 492 269 B1 beschreibt ein Verfahren zum Schutz von Justiermarken während der Kupferabscheidung. Dazu wird eine Abschirmmaske („blockout mask") verwendet, die die Abscheidung von Kupfer auf den Justiermarken verhindert.The US Pat. No. 6,492,269 B1 describes a method of protecting alignment marks during copper deposition. For this purpose, a shielding mask ("blockout mask") is used, which prevents the deposition of copper on the alignment marks.

Wie oben erwähnt, muß bei der photolithographischen Strukturierung der Metallschicht sichergestellt werden, daß ein bestimmter Grad an Lagegenauigkeit zwischen den Metallbahnen und den Kontaktlöchern gewährleistet werden kann. Aufgrund unterschiedlicher Abstände und Einfallswinkel zum Metalltarget werden verschiedene Gebiete auf dem Substrat des Halbleiterwafers jedoch ungleichförmig von der Metallschicht bedeckt.As mentioned above, must at the photolithographic structuring of the metal layer ensured be that one certain degree of positional accuracy between the metal tracks and the contact holes guaranteed can be. Due to different distances and angles of incidence to the metal target become different areas on the substrate of the semiconductor wafer but uneven of the metal layer covered.

Dies führt dazu, daß die Lage der Justiermarken, die nun ebenfalls von einer Metallschicht bedeckt sind, einen Versatz zu ihrer tatsächlichen Position aufweisen. Dieser Versatz weist üblicherweise einen nicht linearen Anteil auf, der im wesentlichen durch den Aufbau der Sputteranlage gegeben ist. Darüber hinaus kann auch ein zeitabhängiger Anteil festgestellt werden, der von der Sputterzeit und dem Alter des Metalltargets abhängt.This leads to, that the Location of the alignment marks, which now also of a metal layer are covered, have an offset to their actual position. This offset usually has one non-linear fraction, essentially due to the structure the sputtering system is given. In addition, a time-dependent proportion can also be determined that of the sputtering time and the age of the metal target depends.

Dieser Fehler ist jedoch erst nach der Ätzung der Metallschicht in dem photolithographischen Strukturierungsschritt bekannt. Es ist jedoch durchaus möglich, daß zwischen dem Abscheiden der Metallschicht in der Sputteranlage und dem Ätzen der Metallschicht bei der photolithographischen Strukturierung mehrere Stunden Zeit vergeht. Bei weiteren Halbleiterwafern, die während dieser Zeitspanne produziert werden, können die auftretenden Lageungenauigkeiten bei der Justagesequenz während der photolithographischen Strukturierung der Metallschicht nicht berücksichtigt werden. Dies kann zu einem vermehrten Ausfall von Halbleiterschaltungen führen.This However, error is only after the etching of the Metal layer in the photolithographic patterning step known. However, it is quite possible that between the deposition of the Metal layer in the sputtering and the etching of the metal layer at the photolithographic structuring takes several hours time. For other semiconductor wafers that are producing during this period can, can the occurring position inaccuracies in the Justagesequenz during the photolithographic Structuring of the metal layer can not be considered. This can lead to an increased failure of semiconductor circuits.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem die Korrekturwerte für die Jus tage eines Halbleiterwafers in einem Projektionsapparat zur photolithographischen Strukturierung einer Metallschicht bereits vor der Ätzung der Metallschicht bestimmt werden können.It It is therefore an object of the present invention to provide a method with which the correction values for the Jus days of a semiconductor wafer in a projection apparatus for photolithographic patterning of a metal layer already before the etching the metal layer can be determined.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers in einem Projektionsapparat zur photolithographischen Strukturierung einer Metallschicht gelöst, umfassend die Schritte:

  • – Bereitstellen eines Halbleiterwafers;
  • – Versehen der Oberseite des Halbleiterwafers mit einer Mehrfachanordnung von Schaltkreisstrukturen, die jeweils im Randbereich eines Belichtungsfeldes Justiermarken aufweisen;
  • – Anbringen wenigstens zweier Abdeckflächen über der Oberseite des Halbleiterwafers, so dass wenigstens zwei Justiermarken von den zwei Abdeckflächen bedeckt werden;
  • – Bereitstellen einer Sputteranlage, die ein Metalltarget umfasst;
  • – Abscheiden einer Metallschicht auf der Oberseite des Halbleiterwafers in der Sputteranlage;
  • – Bereitstellen eines Modells, das geeignet ist, den im Falle der Metallabscheidung mittels der Sputteranlage hervorgerufenen Rotationsfehler der mit der Metallschicht bedeckten Justiermarken anzugeben;
  • – Bestimmen des Lageunterschieds von geschützten Justiermarken, die während des Abscheidens der Metallschicht von einer der Abdeckflächen abgedeckt werden, und von mit der Metallschicht bedeckten Justiermarken;
  • – Berechnen des Rotationsfehlers aus dem Lageunterschied der geschützten Justiermarken zu den mit der Metallschicht bedeckten Justiermarken mittels des Modells; und
  • – Berechnen von Korrekturwerten aus dem Rotationsfehler, die im Falle einer nachfolgenden photolithographischen Strukturierung in einem Projektionsapparat als Eingabewert für einen Justierschritt zum Ausrichten des Halbleiterwafers herangezogen werden.
This object is achieved according to the invention by a method for determining correction values for the adjustment of a semiconductor wafer in a projection apparatus for the photolithographic patterning of a metal layer, comprising the steps:
  • - Providing a semiconductor wafer;
  • Providing the upper surface of the semiconductor wafer with a multiple array of circuit patterns each having alignment marks in the periphery of an exposure field;
  • - Attaching at least two covering surfaces over the top of the semiconductor wafer, so that at least two alignment marks are covered by the two cover surfaces;
  • - providing a sputtering system comprising a metal target;
  • Depositing a metal layer on top of the semiconductor wafer in the sputtering system;
  • Providing a model suitable for indicating the rotation error of the alignment marks covered by the metal layer in the case of metal deposition by means of the sputtering apparatus;
  • Determining the positional difference of protected alignment marks which are covered by one of the masking surfaces during the deposition of the metal layer, and alignment marks covered by the metal layer;
  • - calculating the rotation error from the positional difference of the protected alignment marks to the alignment marks covered by the metal layer by means of the model; and
  • - Calculating correction values from the rotation error, which are used in the case of a subsequent photolithographic patterning in a projection apparatus as an input value for an adjustment step for aligning the semiconductor wafer.

Durch das erfindungsgemäße Verfahren ergibt sich eine sehr einfache Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers in einem Projektionsapparat zur photolithographischen Strukturierung einer Metallschicht. Diese Korrekturwerte können vor dem Ätzschritt der photolithographischen Strukturierung bestimmt werden, so daß die durch die Metallabscheidung induzierten Justagefehler schneller an den Projektionsapparat zurückgemeldet werden können.By the inventive method This results in a very simple determination of correction values for the adjustment a semiconductor wafer in a projection apparatus for photolithographic structuring a metal layer. These correction values may be before the etching step the photolithographic structuring are determined so that by the metal deposition induced adjustment errors faster at the Projection apparatus reported back can be.

Gemäß einer bevorzugten Ausführungsform werden die geschützten Justiermarken am Außenrand des Halbleiterwafers angeordnet.According to one preferred embodiment the protected ones Alignment marks on the outer edge of the semiconductor wafer.

Schaltkreise, die am Außenrand des Halbleiterwafers angeordnet sind, weisen üblicherweise eine geringere Ausbeute auf, als Schaltkreise, die sich im Zentrum des Halbleiterwafers befinden. Da diese Schaltkreise oftmals nicht funktionstüchtig sind, ist es auch nicht weiter störend bzw. relevant für die Ausbeute der Halbleiterproduktion, daß in diesem Bereich keine Metallschicht aufgebracht werden kann.circuits, the outside edge are arranged of the semiconductor wafer, usually have a smaller Yield up, as circuits, located in the center of the semiconductor wafer are located. Since these circuits are often not functional, it is not disturbing or relevant to the Yield of semiconductor production, that in this area no metal layer can be applied.

Gemäß einer weiteren bevorzugten Ausführungsform werden die abgedeckten Justiermarken in einem Bereich am Außenrand des Halbleiterwafers angeordnet, in dem keine Schaltkreisstrukturen liegen.According to a further preferred embodiment, the covered alignment marks in a region on the outer edge of the semiconductor wafer, in which no circuit structures are located.

Diese Vorgehensweise erlaubt eine optimierten Entwurf der Justiermarken, da beispielsweise auf keine Platzbeschränkungen in einem das Belichtungsfeld der Schaltkreisstrukturen umgebenden Sägerahmen Rücksicht genommen werden muß.These Approach allows optimized design of the alignment marks, because, for example, no space restrictions in one the exposure field The circuit structures surrounding sawing frame must be taken into account.

Gemäß einer weiteren bevorzugten Ausführungsform werden die Abdeckflächen an einem Abdeckring angebracht, der den Außenrand des Halbleiterwafers bedeckt.According to one another preferred embodiment become the cover surfaces attached to a cover ring, the outer edge of the semiconductor wafer covered.

Diese Vorgehensweise erlaubt eine einfache Anbringung der Abdeckflächen auf der Oberseite des Halbleiterwafers während der Metallabscheidung in einer Sputteranlage.These Approach allows easy attachment of the cover surfaces the top of the semiconductor wafer during metal deposition in a sputtering machine.

Gemäß einer weiteren bevorzugten Ausführungsform werden die Abdeckflächen so ausgeführt, daß sie in ihrer Länge und Breite verändert werden können.According to one another preferred embodiment become the cover surfaces so executed that they are in their length and width changed can be.

Gemäß dieser Vorgehensweise kann ein einzelner Abdeckring für verschiedene Halbleiterwafer mit verschiedenen Schaltkreisstrukturen verwendet werden.According to this Approach may include a single cover ring for various semiconductor wafers different circuit structures are used.

Gemäß einer weiteren bevorzugten Ausführungsform umfassen die Schaltkreisstrukturen des Halbleiterwafers Bestandteile einer DRAM-Schaltung.According to one another preferred embodiment For example, the circuit patterns of the semiconductor wafer include components a DRAM circuit.

Die vorliegende Erfindung kann besonders vorteilhaft bei der Herstellung von Speicherbausteinen mit wahlfreiem Zugriff (DRAMs) verwendet werden, da deren Metallbahnen, die zur Adressierung beispielsweise der Bitleitungen dienen, einen geringen Abstand aufweisen und sehr genau positioniert werden müssen. Damit läßt sich mit dem erfindungsgemäßen Verfahren die Ausbeute bei modernen DRAM-Herstellungsverfahren steigern.The The present invention can be particularly advantageous in the production of random access memory (DRAM) devices be because their metal tracks, for addressing, for example serve the bit lines, have a small distance and very must be accurately positioned. This can be with the method according to the invention increase the yield in modern DRAM manufacturing processes.

Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.preferred Further developments of the invention are specified in the subclaims.

Die Erfindung wird nun anhand der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:The The invention will now be described with reference to the accompanying drawings. In show the drawing:

1A bis 1D eine mögliche Ausführungsform eines erfindungsgemäßen Verfahrens zur Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers, wobei jeweils schematisch eine Draufsicht auf den Halbleiterwafer in verschiedenen Stufen des Verfahrens gezeigt sind; 1A to 1D a possible embodiment of a method according to the invention for determining correction values for the adjustment of a semiconductor wafer, wherein in each case schematically a plan view of the semiconductor wafer are shown in different stages of the method;

2 schematisch den Versatzfehler von Justiermarken, die mit einer Metallschicht versehen wurden, an verschiedenen Stellen eines Halbleiterwafers, 2 schematically the offset error of alignment marks, which have been provided with a metal layer, at different locations of a semiconductor wafer,

3 eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers, wobei jeweils schematisch eine Draufsicht auf den Halbleiterwafer in verschiedenen Stufen des Verfahrens gezeigt sind. 3 a further embodiment of the inventive method for determining correction values for the adjustment of a semiconductor wafer, wherein in each case schematically a plan view of the semiconductor wafer in different stages of the method are shown.

Die Erfindung wird beispielhaft an einem Verfahren zum Herstellen eines DRAM-Bausteins erläutert. Die Erfindung läßt sich jedoch zum Ausrichten eines Halbleiterwafers eines beliebigen Bauelements einsetzen, bei dem auf der Oberfläche des Halbleiterwafers eine Metallschicht photolithographisch strukturiert werden soll.The Invention is exemplified by a method for producing a DRAM block explained. The invention can be however, to align a semiconductor wafer of any device, on the surface of the semiconductor wafer photolithographically structured a metal layer shall be.

In der 1A ist schematisch in einer Draufsicht ein Halbleiterwafer 10 gezeigt. Der Halbleiterwafer 10 kann beispielsweise in Form einer Siliziumscheibe ausgebildet werden, die ein Substrat 15 umfaßt. Der Durchmesser des Halbleiterwafers kann beispielsweise 300 mm betragen. Um die auf der Oberseite des Substrats 15 des Halbleiterwafers 10 zur Verfügung stehende Fläche optimal ausnützen zu können, wird üblicherweise eine Mehrfachanordnung von Schaltkreisstrukturen auf der Oberfläche des Substrats 15 übertragen.In the 1A is a schematic top view of a semiconductor wafer 10 shown. The semiconductor wafer 10 can be formed, for example in the form of a silicon wafer, which is a substrate 15 includes. The diameter of the semiconductor wafer may be, for example, 300 mm. Around the top of the substrate 15 of the semiconductor wafer 10 To make optimum use of available area, usually a multiple arrangement of circuit structures on the surface of the substrate 15 transfer.

Während der Herstellung werden mit einem Waferstepper oder einem Waferscanner sukzessiv mehrere Belichtungsfelder 20 auf der Oberseite des Substrats 15 belichtet. Im Ausführungsbeispiel gemäß 1A sind innerhalb eines Belichtungsfeldes 20 Schaltkreisstrukturen 25 als eine 3×2 Matrix angeordnet. During production, multiple exposure fields are successively processed with a wafer stapler or a wafer scanner 20 on top of the substrate 15 exposed. In the embodiment according to 1A are within an exposure field 20 Circuit structures 25 arranged as a 3 × 2 matrix.

Das Belichtungsfeld 20 weist bei modernen Belichtungsgeräten eine Größe von ungefähr 20 mm × 35 mm auf. Innerhalb eines Belichtungsfeldes 20 wird eine Justiermarke 27, 28 angeordnet, die beispielsweise aus vertikalen bzw. horizontalen parallelen Strukturen bestehen können. Die horizontalen bzw. vertikalen Strukturen erlauben eine Ausrichtung des Halbleiterwafers 10 in horizontaler bzw. vertikaler Richtung.The exposure field 20 has a size of about 20 mm × 35 mm in modern exposure equipment. Within an exposure field 20 becomes an alignment mark 27 . 28 arranged, which may for example consist of vertical or horizontal parallel structures. The horizontal and vertical structures allow alignment of the semiconductor wafer 10 in horizontal or vertical direction.

Am Außenrand des Halbleiterwafers 10 ist ein Waferrandbereich 30 eingezeichnet, der beispielsweise dadurch hervorgerufen wird, daß der Waferrandbereich 30 während der photolithographischen Strukturierung nicht von einem Photoresist bedeckt werden kann. Wie in 1A zu erkennen ist, sind besonders in der Nähe des Waferrandbereichs 30 des Halbleiterwafers 10 viele Schaltkreisstrukturen 25 nicht funktionsfähig, da ihre Strukturen nur teilweise auf das Substrat 15 übertragen werden können.At the outer edge of the semiconductor wafer 10 is a wafer edge area 30 drawn, which is caused for example by the fact that the wafer edge area 30 during photolithographic patterning can not be covered by a photoresist. As in 1A is particularly noticeable near the wafer edge area 30 of the semiconductor wafer 10 many circuit structures 25 not functional because their structures are only partially on the substrate 15 can be transmitted.

Gemäß der Erfindung wird in einem nächsten Verfahrensschritt ein Abdeckring 32 bereitgestellt, wie er beispielsweise schematisch in der 1B gezeigt ist. Der Abdeckring 32 wird in seiner Größe dem Durchmesser des Halbleiterwafers 10 angepaßt. Der Abdeckring 32 weist am Innenrand vier nach innen gerichtete Abdeckflächen 33 auf, die beispielsweise aus radial nach innen gerichteten Fingern bestehen können. Es ist jedoch auch im Rahmen der Erfindung vorgesehen, daß die Abdeckflächen 33 verstellbar ausgeführt werden können, so daß ihre Lage am Abdeckring 32 und ihre Fläche verändert werden können. Für die korrekte Bestimmung der Korrekturwerte sind bereits zwei Abdeckflächen 33 ausreichend.According to the invention, in a next method step, a cover ring 32 provided, as shown schematically in the example 1B is shown. The cover ring 32 becomes in its size the diameter of the semiconductor wafer 10 customized. The cover ring 32 has on the inner edge four inwardly directed covering surfaces 33 on, which may for example consist of radially inwardly directed fingers. However, it is also provided in the context of the invention that the covering surfaces 33 can be made adjustable, so that their position on the cover 32 and their area can be changed. For the correct determination of the correction values are already two cover surfaces 33 sufficient.

In einem nächsten Prozeßschritt, der in 1C gezeigt ist, wird der Abdeckring 32 über dem Halbleiterwafer 10 angeordnet. Die Positionen der Abdeckflächen 33 sind dabei so gewählt, daß unter ihnen jeweils eine Justiermarke 27 abgedeckt werden. Die Oberseite des Halbleiterwafers 10 wird im folgen den mit einer Metallschicht 35 bedeckt. Dies kann beispielsweise dadurch ausgeführt werden, daß der Halbleiterwafer 10 zusammen mit dem Abdeckring 32, wie in 1C gezeigt, in eine Sputteranlage gebracht wird. Die Abdeckflächen 33 am Abdeckring 32 verhindern dabei, daß unter ihnen eine Metallschicht auf die somit geschützte Justiermarke 27 auf der Oberseite des Substrats 15 des Halbleiterwafers 10 abgeschieden werden kann.In a next process step, the in 1C is shown, the cover ring 32 over the semiconductor wafer 10 arranged. The positions of the cover surfaces 33 are chosen so that among them in each case an alignment mark 27 be covered. The top of the semiconductor wafer 10 will follow with a metal layer 35 covered. This can for example be carried out in that the semiconductor wafer 10 together with the cover ring 32 , as in 1C shown, placed in a sputtering system. The cover surfaces 33 on the cover ring 32 Prevent that under them a metal layer on the thus protected alignment mark 27 on top of the substrate 15 of the semiconductor wafer 10 can be deposited.

Nach dem Aufbringen der Metallschicht 35 kann der Abdeckring 32 mit den Abdeckflächen 33 wieder entfernt werden. Es ergibt sich eine Anordnung, wie sie in 1D gezeigt ist. Die Metallschicht 35, die beispielsweise aus Aluminium bestehen kann, ist nun mit Ausnahme der von den Abdeckflächen 33 geschützten Bereichen vollflächig über dem Substrat 15 des Halbleiterwafers 10 ausgebildet worden.After application of the metal layer 35 can the cover ring 32 with the covering surfaces 33 be removed again. It results in an arrangement as shown in 1D is shown. The metal layer 35 , which may be made of aluminum, for example, is now except for the covering surfaces 33 protected areas over the entire surface of the substrate 15 of the semiconductor wafer 10 been trained.

Die nicht von der Metallschicht 35 bedeckten geschützten Justiermarken 27 können nun in dem Projektionsapparat vermessen werden, so daß Korrekturwerte zu den von der Metallschicht bedeckten Justiermarken 28 berechnet werden können. Diese Korrekturwerte können bei der photolithographischen Strukturierung der Metallschicht 35 bei der Positionierung des Halbleiterwafers 10 in einem Belichtungsgerät verwendet werden. Dabei wird vorzugsweise jedem Belichtungsfeld 20 ein eigener Korrekturwert zugewiesen.Not from the metal layer 35 covered protected alignment marks 27 can now be measured in the projection apparatus, so that correction values to the covered by the metal layer alignment marks 28 can be calculated. These correction values can be used in the photolithographic structuring of the metal layer 35 in the positioning of the semiconductor wafer 10 be used in an exposure device. In this case, preferably each exposure field 20 assigned its own correction value.

In 2 sind die im Rahmen einer Messung gewonnenen Lageunterschiede 40 von mit der Metallschicht 35 bedeckten Justiermarken 28 vor und nach einer Ätzung an verschiedenen Positionen auf der Oberseite des Substrats 15 des Halbleiterwafers 10 schematisch gezeigt. In der 2 wird jeder Wert des Lageunterschieds 40 durch einen Pfeil repräsentiert, wobei die Richtung des Pfeiles die Versatzrichtung angibt und die Länge des Pfeiles proportional zur Größe der Abweichung ist. Wie man anhand der 2 erkennen kann, folgen die Werte des Lageunterschieds 40 im wesentlichen einem Verlauf, bei dem die Größe der Abweichungen radial von innen nach außen ansteigt.In 2 are the positional differences obtained during a measurement 40 from with the metal layer 35 covered registration marks 28 before and after etching at different positions on top of the substrate 15 of the semiconductor wafer 10 shown schematically. In the 2 every value of the difference in position 40 represented by an arrow, wherein the direction of the arrow indicates the offset direction and the length of the arrow is proportional to the size of the deviation. How to use the 2 can recognize, follow the values of the positional difference 40 essentially a course in which the size of the deviations increases radially from the inside to the outside.

Dieser lineare Beitrag wird auch Rotationsfehler genannt. Der Rotationsfehler ist in 2 übertrieben dargestellt. Üblicherweise beträgt der Rotationsfehler bei 300 mm Wafern etwa 60 nm und überwiegt normalerweise einen nichtlinearen Beitrag, der von der Geometrie der Sputteranlage abhängt. Der Rotationsfehler ist üblicherweise zeitabhängig, da er von dem verwendeten Metalltarget in der Sputteranlage abhängt, das sich durch die Metallabtragung im Laufe der Zeit in seiner Geometrie verändert.This linear contribution is also called rotation error. The rotation error is in 2 exaggerated. Typically, the 300 mm wafer rotation error is about 60 nm and usually outweighs a nonlinear contribution that depends on the geometry of the sputtering equipment. The rotation error is usually time-dependent, since it depends on the metal target used in the sputtering system, which changes its geometry over time as a result of the metal removal.

Es ist auch im Rahmen der Erfindung vorgesehen, für die Bestimmung der Korrekturwerte Justiermarken zu verwenden, die ausschließlich für diesen Zweck an einer freien Stelle des Halbleitersubstrats 15 aufgebracht werden. In 3 sind zwei weitere Justiermarken 45 gezeigt, die an einer Stelle auf dem Substrat 15 des Halbleiterwafers 10 angeordnet werden, die nicht mit einem Belichtungsfeld 20 einer Schaltkreisstruktur 25 versehen werden. Dies hat den Vorteil, daß man im Entwurf der weiteren Justiermarken 45 viele Freiheiten hat. So kann beispielsweise die weitere Justiermarke 45 so ausgeführt werden, daß sie sehr einfach in einem Projektionsapparat detektiert werden kann.It is also provided within the scope of the invention to use alignment marks for the determination of the correction values, which are used exclusively for this purpose at a free position of the semiconductor substrate 15 be applied. In 3 are two more alignment marks 45 shown at one point on the substrate 15 of the semiconductor wafer 10 be arranged, not with an exposure field 20 a circuit structure 25 be provided. This has the advantage that in the design of the other alignment marks 45 has many freedoms. For example, the additional alignment mark 45 be executed so that it can be detected very easily in a projection apparatus.

Gemäß dem erfindungsgemäßen Verfahren ist es möglich, die durch Metallabscheidung verursachten Plazierungsfehler von Justiermarken bereits während der photolithographischen Strukturierung zu bestimmen, ohne die von der Metallschicht 35 bedeckten Justiermarken 28 in einem Ätzschritt von der Metallschicht 35 befreien zu müssen. Das erfindungsgemäße Verfahren kann vorteilhaft bei der Steuerung eines Projektionsapparates eingesetzt werden. Dabei wird üblicherweise von einer Verteilung der Lageunterschiede 40, wie sie in 2 gezeigt sind, ausgegangen. Aus diesen Werten der Lageunterschiede 40 wird ein Modell zur Berechnung der Korrekturwerte aufgestellt. Dieses Modell der Korrekturwerte enthält nun neben den zeitabhängigen linearen Rotationsfehlern auch die nichtlinearen Beiträge der Sputteranlage. Aufgrund der Messung wenigstens zweier nicht von der Metallschicht 35 bedeckter geschützter Justiermarken 27 kann der lineare Anteil des Rotationsfehlers gemessen und in dem Modell berücksichtigt werden. Somit kann bereits während der Justage des Halbleiterwafers in dem Projektionsapparat dieser Fehler berücksichtigt und bei der Ausrichtung des Halbleiterwafers auf einem Substrathalter korrigiert werden.According to the method of the invention, it is possible to determine the registration errors of alignment marks caused by metal deposition already during the photolithographic patterning, without that of the metal layer 35 covered registration marks 28 in an etching step from the metal layer 35 to be free. The method according to the invention can advantageously be used in the control of a projection apparatus. This is usually a distribution of positional differences 40 as they are in 2 are shown, gone out. From these values of positional differences 40 A model for calculating the correction values is set up. This model of the correction values now contains not only the time-dependent linear rotation errors but also the nonlinear contributions of the sputtering system. Due to the measurement of at least two not from the metal layer 35 covered protected alignment marks 27 The linear component of the rotational error can be measured and taken into account in the model. Thus, even during the adjustment of the semiconductor wafer in the projection apparatus, this error can be taken into account and corrected in the orientation of the semiconductor wafer on a substrate holder.

Dies ist insbesondere bei der Herstellung von Bausteinen wichtig, die eine sehr feine Strukturierung aufweisen. Als Beispiel sei hier die Herstellung von Speicherbausteinen mit wahlfreiem Zugriff (DRAN) genannt, deren Ausbeute mittels des erfindungsgemäßen Verfahrens erhöht werden kann, da weniger Fehlfunktionen durch Kurzschlüsse zwischen Metallbahnen und durch Kontaktprobleme von Metallbahnen und Kontaktlöchern auftreten.This is particularly important in the manufacture of building blocks that have a very fine structuring. As an example, be here the manufacture of random access memory devices (DRAN) called their yield by means of the method according to the invention elevated can be less because of short circuits between short circuits Metal tracks and contact problems of metal tracks and contact holes occur.

1010
HalbleiterwaferSemiconductor wafer
1515
Substratsubstratum
2020
Belichtungsfeldexposure field
2525
SchaltkreisstrukturCircuit structure
2727
geschützte Justiermarkeprotected alignment mark
2828
bedeckte Justiermarkecovered alignment
3030
WaferrandbereichWafer edge area
3232
AbdeckringFlange
3333
Abdeckflächecoverage area
3535
Metallschichtmetal layer
4040
LageunterschiedPositional difference
4545
weitere JustiermarkeFurther alignment

Claims (7)

Verfahren zur Bestimmung von Korrekturwerten für die Justage eines Halbleiterwafers in einem Projektionsapparat zur photolithographischen Strukturierung einer Metallschicht, mit den folgenden Schritten: – Bereitstellen eines Halbleiterwafers (10); – Versehen der Oberseite des Halbleiterwafers (10) mit einer Mehrfachanordnung von Schaltkreisstrukturen (25), die jeweils im Randbereich eines Belichtungsfeldes (20) Justiermarken (27, 28) aufweisen; – Anbringen wenigstens zweier Abdeckflächen (33) über der Oberseite des Halbleiterwafers (10), so daß wenigstens zwei Justiermarken (27) von den zwei Abdeckflächen (33) bedeckt werden; – Bereitstellen einer Sputteranlage, die ein Metalltarget umfasst; – Abscheiden einer Metallschicht (35) auf der Oberseite des Halbleiterwafers (10) in der Sputteranlage; – Bereitstellen eines Modells, das geeignet ist, den im Falle der Metallabscheidung mittels der Sputteranlage hervorgerufenen Rotationsfehler der mit der Metallschicht (35) bedeckten Justiermarken (28) anzugeben; – Bestimmen des Lageunterschieds von geschützten Justiermarken (27), die während des Abscheidens der Metallschicht (35) von einer der Abdeckflächen (33) abgedeckt werden, und von mit der Metallschicht (35) bedeckten Justiermarken (28); – Berechnen des Rotationsfehlers aus dem Lageunterschied der geschützten Justiermarken (27) zu den mit der Metallschicht (35) bedeckten Justiermarken (28) mittels des Modells; und – Berechnen von Korrekturwerten aus dem Rotationsfehler, die im Falle einer nachfolgenden photolithographischen Strukturierung in einem Projektionsapparat als Eingabewert für einen Justierschritt zum Ausrichten des Halbleiterwafers (10) herangezogen werden.Method for determining correction values for the adjustment of a semiconductor wafer in a projection apparatus for the photolithographic structuring of a metal layer, comprising the following steps: - providing a semiconductor wafer ( 10 ); Providing the top side of the semiconductor wafer ( 10 ) with a multiple arrangement of circuit structures ( 25 ), each in the edge region of an exposure field ( 20 ) Alignment marks ( 27 . 28 ) exhibit; - Attaching at least two covering surfaces ( 33 ) over the top of the semiconductor wafer ( 10 ), so that at least two alignment marks ( 27 ) from the two covering surfaces ( 33 ) are covered; - providing a sputtering system comprising a metal target; - depositing a metal layer ( 35 ) on top of the semiconductor wafer ( 10 ) in the sputtering machine; Provision of a model which is suitable for the rotation defect of the metal layer (in the case of metal deposition by means of the sputtering system) 35 ) covered alignment marks ( 28 ) indicate; Determining the positional difference of protected alignment marks ( 27 ), which during the deposition of the metal layer ( 35 ) of one of the cover surfaces ( 33 ) and with the metal layer ( 35 ) covered alignment marks ( 28 ); Calculating the rotation error from the positional difference of the protected alignment marks ( 27 ) to those with the metal layer ( 35 ) covered alignment marks ( 28 ) by means of the model; and - calculating correction values from the rotation error which, in the case of a subsequent photolithographic patterning in a projection apparatus, is input to an adjustment step for aligning the semiconductor wafer ( 10 ) are used. Verfahren nach Anspruch 1, bei dem die geschützten Justiermarken (27) am Außenrand des Halbleiterwafers (10) angeordnet werden.Method according to Claim 1, in which the protected alignment marks ( 27 ) at the outer edge of the semiconductor wafer ( 10 ) to be ordered. Verfahren nach einem der Ansprüche 1 oder 2, bei dem darüber hinaus wenigstens zwei weitere Justiermarken (45) in einem Bereich am Außenrand des Halbleiterwafers (10) liegen, in dem keine Schaltkreisstrukturen (25) angeordnet werden, und bei dem beim Schritt des Anbringens der wenigstens zwei Abdeckflächen (33) die zwei Abdeckflächen (33) über der Oberseite des Halbleiterwafers (10) so angeordnet werden, daß die wenigstens zwei weiteren Justiermarken (45) von den zwei Abdeckflächen (33) bedeckt werden.Method according to one of claims 1 or 2, wherein in addition at least two further alignment marks ( 45 ) in a region on the outer edge of the semiconductor wafer ( 10 ) in which no circuit structures ( 25 ), and in which at the step of attaching the at least two covering surfaces ( 33 ) the two cover surfaces ( 33 ) over the top of the semiconductor wafer ( 10 ) are arranged so that the at least two further alignment marks ( 45 ) from the two covering surfaces ( 33 ). Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Abdeckflächen (33) an einem Abdeckring (32) angebracht werden, der den Außenrand des Halbleiterwafers bedeckt.Method according to one of claims 1 to 3, wherein the covering surfaces ( 33 ) on a cover ring ( 32 ), which covers the outer periphery of the semiconductor wafer. Verfahren nach Anspruch 4, bei dem die Abdeckflächen (33) am Innenrand des Abdeckrings (32) nach innen gerichtet angebracht werden.Method according to Claim 4, in which the covering surfaces ( 33 ) on the inner edge of the cover ring ( 32 ) are installed inboard. Verfahren nach Anspruch 5, bei dem die Abdeckflächen (33) in der Länge und der Breite und in der Lage am Abdeckring (32) verändert werden können.Method according to Claim 5, in which the covering surfaces ( 33 ) in the length and the width and in the position on the cover ring ( 32 ) can be changed. Verfahren nach einem Ansprüche 1 bis 6, bei dem die Schaltkreisstrukturen (25) des Halbleiterwafers (10) Bestandteile einer DRAM-Schaltung umfassen.Method according to one of Claims 1 to 6, in which the circuit structures ( 25 ) of the semiconductor wafer ( 10 ) Comprise components of a DRAM circuit.
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