DE10296935T5 - Barrier reinforcement process for copper vias (or interconnects) - Google Patents

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Abstract

Verfahren zum Anbringen eines Metalls an einem mikroelektronischen Werkstück mit einer Oberfläche, in der eine oder mehrere Strukturen mit Mikroausnahmen angeordnet sind, dadurch gekennzeichnet, dass man
(d) eine Barriereschicht auf der Oberfläche des mikroelektronischen Werkstücks einschließlich an den Wänden der Mikroausnahmestrukturen bildet,
(e) eine Verstärkungsschicht auf der Barriereschicht bildet, die eine Metalllegierung aufweist, und
(f) ein Metall auf der Verstärkungsschicht elektrolytisch niederschlägt, so dass die Mikroausnahmenstrukturen gefüllt werden.Method for applying a metal to a microelectronic workpiece having a surface in which one or more structures with micro-exceptions are arranged, characterized in that
(d) forming a barrier layer on the surface of the microelectronic workpiece, including on the walls of the micro-exception structures,
(e) forming a reinforcing layer on the barrier layer comprising a metal alloy, and
(F) electrolytically precipitates a metal on the reinforcing layer so that the micro-exception structures are filled.

Figure 00000001
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Description

Diese Erfindung bezieht sich auf einen elektrochemischen Niederschlagsprozess, wobei eine dünne Überzugverstärkungsschicht auf eine bestehende ultradünne Barriereschicht aufgebracht wird, um Fehler auszugleichen und die Barrierfähigkeit der Barrierschicht zu verstärken. Die aufgebrachte dünne Verstärkungsschicht dient als Barrierschicht und als Keimschicht für den nachfolgenden Kupferplatierungsprozess.This invention relates to an electrochemical deposition process, wherein a thin coating reinforcement layer on an existing ultrathin Barrier layer is applied to compensate for errors and the Barrier ability reinforce the barrier layer. The applied thin reinforcing layer serves as a barrier layer and as a seed layer for the subsequent copper plating process.

Querverweis auf verwandte AnwendungCross reference to related application

Diese Anwendung beansprucht die Priorität von U.S. Provisional Application Serien-Nr. 60/298, 138, angemeldet am 25. Juli 2001.This application claims the priority of U.S. Pat. Provisional Application Serial no. 60/298, 138, filed on 25. July 2001.

Hintergrundbackground

Metallisierungsmuster werden zum Durchkontaktieren zahlreicher integrierter Schaltkreise benötigt. Für Hochleistungs-ULSI-Chips werden gewöhnlich bis zu 6 oder mehr Metallisierungsschichten genutzt. Es wird erwartet, dass sich die Anzahl der Schichten erhöht, während die Bemühungen der Industrie dahin gehen, die Vorrichtungsgröße zu vermindern und mehr Vorrichtungen auf IC-Chips zu plazieren.Metallization patterns become the Through-contacting numerous integrated circuits needed. For high performance ULSI chips become ordinary used up to 6 or more metallization layers. It is expected, that the number of layers increases, while the efforts of the Industry go down to lessen device size and more devices to place on IC chips.

Die Leistung von IC-Chips ist begrenzt durch die Signallaufzeitverzögerung der Durchkontaktierungen, auch bekannt als RC-Verzögerung. Um die Schaltgeschwindigkeit zu erhöhen, ist es von Bedeutung, sowohl das R (Widerstand) wie auch das C (Kapazität) zu reduzieren, verbunden mit den Durchkontaktierungen. Vor kurzem hat man die Kupfermetallisierung anstelle der Aluminiummetallisierung in der IC-Herstellung eingeführt, da Kupfer sowohl einen geringeren Widerstand der Leiterbahn als auch eine höhere Stromleitfähigkeit aufweist als Aluminium.The performance of IC chips is limited by the signal propagation delay the vias, also known as RC delay. In order to increase the switching speed, it is important to reduce both the R (resistance) and the C (capacity) connected to the vias. Recently, one has the copper metallization introduced in place of the aluminum metallization in the IC production, since Copper has both a lower resistance of the trace as well a higher one electrical conductivity has as aluminum.

Im Gegensatz zur Aluminiummetallisierung erfordert Kupfermetallisierung ein unterschiedliches Verfahren. Anders als bei Aluminium-Durchkontaktierungen, wo nach dem Metallniederschlag die Strukturen geformt werden, entstehen Kupfer-Durchkontaktierungen mittels eines Damascene Prozesses. Dieses Damascene Verfahrenbeginnt mit dem Ätzen der Strukturen in den dielektrischen Werkstoff. Die herausgeätzten Ausnehmungen werden mit Kupfer ausgefüllt. Das überschüssige Kupfer wird dann durch CMP-Polieren (Chemical Mechanical Polishing) wieder von der Fläche entfernt. Über eine Bohrung werden die verschiedenen Metallisierungsschichten, die den IC-Chip bilden, miteinander verbunden. Wenn Leiterbahnstrukturen und Bohrungstrukturen getrennt voneinander zuerst aufgefüllt und dann poliert werden, wird dies als Single-Damascene-Verfahren bezeichnet. Geschieht es zur gleichen Zeit, bezeichnet man diesen Prozess als Dual-Damascene-Verfahren.Unlike aluminum metallization requires Copper metallization a different process. Different to at aluminum vias, where after metal precipitation the structures are formed, arise copper vias by means of a damascene process. This damascene procedure begins with the etching of the structures in the dielectric material. The etched out recesses are filled in with copper. The excess copper is then reproduced by CMP polishing (Chemical Mechanical Polishing) from the area away. over a hole become the different metallization layers, which form the IC chip, connected together. If trace structures and bore structures separately filled up first and then polished, this is referred to as a single damascene process. happens at the same time, this process is called a dual damascene process.

Bei dem bekannten Damascene-Verfahren wird zunächst eine Barrier-Schicht und danach eine Keimschicht über die strukturierte dielektrische Oberflächenschicht niedergeschlagen, bevor die Ausnehmungen mit Kupfer aufgefüllt werden. Diese Barrierschicht wird benötigt, um zu verhindern, dass sich das Kupfer in das dem Werkstück diffundiert. Sobald Kupfer mit Silizium in Berührung kommt, kommt es bei der Fertigung zu Verunreinigungen. Gewöhnlich werden dünne refraktive Metalle oder Metallnitride für die Barriereschicht verwendet. Charakteristische Barrierschichten beinhalten Tantal, Tantalnitrid, Wolfram, Wolframnitrid, Titan und Titannitrid. Die Keimschicht wird benötigt, um die Leitfähigkeit der elektrochemischen Niederschlagsreaktion herzustellen und um Keimbildungsareale für die nachfolgende Elektroplatierung des Kupfers herzustellen. Gewöhnlich wird eine dünne Kupferschicht als Keimschicht über der Barrierschicht niedergeschlagen.In the known damascene method is first a barrier layer and then a seed layer over the structured dielectric surface layer deposited, before the recesses are filled with copper. This barrier layer is required, to prevent the copper from diffusing into the workpiece. As soon as copper comes into contact with silicon, it comes with the Production to impurities. Usually become thin refractive ones Metals or metal nitrides for the Barrier layer used. Characteristic barrier layers include Tantalum, tantalum nitride, tungsten, tungsten nitride, titanium and titanium nitride. The germ layer is needed about the conductivity the electrochemical precipitation reaction and order Nucleation areas for to produce the subsequent electroplating of the copper. Usually one will thin copper layer as a germ layer over the barrier layer deposited.

Eine der wichtigsten Voraussetzungen für das Kupfer-Damascene-Verfahren besteht darin, dass das niedergeschlagene Kupfer die kleinen, in das Werkstück geätzten geometrischen Muster der Gräben und Bohrungen mit einem hohen Längen/Seitenverhältnis auffüllt (berechnet wird Tiefe dividiert durch Breite). Elektroplatierungsprozesse werden bei der Kupferniederschlagung eingesetzt, weil diese Verfahren höhere Fülleigenschaften der Ausnehmungen aufweisen als im Vergleich dazu PVD (Physical Vapour Deposition) oder CVD (Chemical Vapour Deposition). Da elektrochemische Kupferniederschlagsprozesse mehr Kupfer innerhalb der Ausnehmungen als außerhalb derselben plazieren, werden sie auch als „Super-Filling„ bezeichnet. Die PVD-Technologien beinhalten beispielsweise diverse Aufdamfpungs- und Sputtertechniken, wie DC und/oder RF (Reflow) Plasma Sputtern, Gittersputtern, Magnetronsputtern, Ionenplatierung oder ionisiertes Metallplasmasputtern. PVD-Prozesse erzeugen aufgrund ihrer anisotropischen und ordnenden Eigenschaften gewöhnlich ungleichförmige Niederschlagungen. Die CVD Technologien beinhalten z.B. themisches CVD, plasmaverstärkte CVD, Niederdruck-CVD, Hochdruck-CVD und metallorganische CVD. CVD-Verfahren erzeugen des öfteren gleichförmige Niederschlagungen nicht nur über die gesamte Fläche, sondern auch über Boden- und Seitenflächen der Öffnungen.One of the most important requirements for the Copper damascene process is that the dejected Copper is the small geometric pattern etched into the workpiece the trenches and fill holes with a high aspect ratio (calculated depth is divided by width). Electroplating processes are used in the copper deposition, because these methods higher filling properties the recesses than in comparison PVD (Physical Vapor Deposition) or CVD (Chemical Vapor Deposition). Because electrochemical Copper precipitation processes more copper within the recesses as outside the same, they are also called "super-filling". The PVD technologies include, for example, various and sputtering techniques, such as DC and / or RF (reflow) plasma sputtering, Grid sputtering, magnetron sputtering, ion plating or ionized Metal plasma sputtering. PVD processes generate because of their anisotropic and grading properties usually nonuniform Crackdowns. The CVD technologies include e.g. themisches CVD, plasma enhanced CVD, low pressure CVD, high pressure CVD and organometallic CVD. CVD generate more often uniform Not just overpowering the entire area, but also about Floor and side surfaces the openings.

Gegenwärtig finden die Barrier- und Keimschicht-Niederschlagungen primär mittels PVD Verfahren statt, wie beispielsweise Sputtern und ionisiertes Sputtern. Häufig werden Barrierschicht und Keimschicht nacheinander in zwei verschiedenen Vakuum-Kammern niedergeschlagen, wobei das Vakuum ununterbrochen bleibt, um Oberflächenverunreinigung zu vermeiden. Der kritische Faktor bei solchen Niederschlagungsverfahren besteht in der Dicke des Überzugs in den geätzten Strukturen, besonders an Innenwänden und Boden der Ausnehmungen. Die PVD-Verfahren erzeugen gewöhnlich dünnere Überzugsschichten in den Ausnehmungen auf der Oberfläche des dielektrischen Werkstoffes. Das schrittweise Verfahren dieser Schichten hat sich als problematisch erwiesen. Die Überzuge müssen ununterbrochen und fehlerfrei sein. Eine Lücke oder Fehler in der Barrier-Schicht wird die Integrität des Werkstückes beeinträchtigen. Eine Lücke oder Fehler in der Keimschicht wird zu einer Lücke oder einem Fehler im Kupferüberzug führen.At present, barrier and seed layer depositions are primarily by PVD processes, such as sputtering and ionized sputtering. Often, the barrier layer and seed layer are sequentially deposited in two different vacuum chambers, with the vacuum remaining uninterrupted to avoid surface contamination. The critical factor in such deposition processes is the thickness of the coating in the etched structures, particularly at the inside walls and bottom of the recesses. The PVD methods usually produce thinner over Tensile layers in the recesses on the surface of the dielectric material. The gradual process of these layers has proved problematic. The coatings must be uninterrupted and error-free. A gap or defect in the barrier layer will affect the integrity of the workpiece. A gap or defect in the seed layer will result in a gap or defect in the copper plating.

Um die schrittweise Umsetzung zu verbessern, wurden CVD Prozesse für die Niederschlagung der Barrier- und Keimschichten getestet. Dabei ergaben die CVD Verfahren keine besseren Resultate als die PVD Verfahren, wobei CVD höhere Kosten aufweist. Kupferkeimschichten, die mittels CVD niedergeschlagen werden, weisen gewöhnlich mangelhafte Adhäsion, stärkere Verunreinigungen und unzureichende Kristallorientierung auf. Dies führt zu Problemen, sobald zusätzliches Kupfer elektrochemisch über solchen Keimschichten niedergeschlagen wird. Gelegentlich wird das PVD Verfahren zusammen mit dem CVD-Verfahren in der Weise zur Anwendung gebracht, dass eine gesonderte Kupferkeimschicht per PVD-Verfahren über eine zuvor per CVD-Verfahren niedergeschlagene Keimschicht aufgebracht wird, was zusätzlich zur weiteren Verteuerung des CVD-Fertigungsprozesses beiträgt. Demgemäss wurde der PVD-Prozess zum Aufbringen von Barrier- und Keimschichten für Kupferdurchkontaktierungen das trotz der bekannten Schwierigkeiten bei den Prozessschritten bevorzugte Verfahren.To the gradual implementation too CVD processes have been adopted for the suppression of the barrier and germ layers tested. There were no CVD procedures better results than the PVD method, where CVD higher costs having. Copper seed layers deposited by CVD usually poor adhesion, more Impurities and insufficient crystal orientation. This leads to Problems as soon as additional Copper electrochemically over such germ layers is deposited. Occasionally that will PVD method used in conjunction with the CVD method, that a separate copper seed layer by PVD method over a previously deposited by CVD method seed layer is applied what else contributes to the further increase in the price of the CVD manufacturing process. Accordingly, the PVD process for applying barrier layers and seed layers for copper plated through holes despite the known difficulties in the process steps preferred Method.

Verbesserungen der PVD-Niederschlagungstechnologie reichen möglicherweise nicht aus, um die Problematik des Überzugsprozesses bei der PVD Niederschlagung für Barrier- und Keimschichten aufzulösen. Da die Vorrichtungsgrößen immer geringer werden, wird in der Zukunft die Barrier-Überzugsschicht an den Wänden der Ausnehmung weniger als 10 Nanometer betragen müssen. Das ergibt möglicherweise die Notwendigkeit, den härteren Ansprüchen mit kombinierten Verfahrenstechnologien zu begegnen.Improvements in PVD deposition technology may be enough not to the problem of the coating process in the PVD Suppression for Barrier and germ layers dissolve. As the device sizes get smaller and smaller will become the barrier coating layer in the future on the walls the recess must be less than 10 nanometers. The may result the need for the harder claims with combined process technologies.

US Patent Nr. 6,136,707 lehrt eine Methode, wobei die erste Kupferkeimschicht, aufgebracht mittels CVD, mit der zweiten Kupferkeimschicht, aufgebracht mittels PVD, miteinander kombiniert werden. US Patent Nr. 6,197,181 bezeichnet eine Methode, wobei die erste Kupferkeimschicht, elektrolytisch mittels einer alkalischen Überzugslösung niedergeschlagen, kombiniert wird mit einer zweiten Kupferkeimschicht, aufgebracht mittels PVD. Beide Patente erfordern daher zusätzlich Prozessschritte, um eine verbesserte Kupferkeimschicht-Adhäsion mittels PVD zu erreichen. Die in diesen Patenten bezeichneten Methoden lösen jedoch nicht die Problematik, die durch eine beschädigte Barrierschicht oder eine unzureichende Schnittstelle zwischen Barrierschicht und Kupferkeimschicht verursacht wird. Dementsprechend sucht die Industrie nach verbesserten Methoden zur elektrochemischen Abscheidung von Kupfer in Löchern oder Gräben mit einem hohen Längen/Seitenverhältnis.US Patent No. 6,136,707 teaches a Method, wherein the first copper seed layer, applied by means CVD, with the second copper seed layer applied by PVD, be combined with each other. Designated US Patent No. 6,197,181 a method whereby the first copper seed layer, electrolytic precipitated by means of an alkaline coating solution, combined with a second copper seed layer, applied by PVD. Both patents therefore require additional process steps to to achieve improved copper seed layer adhesion by PVD. However, the methods described in these patents do not solve the problem by a damaged one Barrier layer or an insufficient interface between barrier layer and Copper seed layer is caused. Accordingly, the industry is looking for for improved methods for the electrochemical deposition of Copper in holes or trenches with a high length / aspect ratio.

ZUSAMMENFASSUNGSUMMARY

Die Erfindung umfasst Prozesse und Vorrichtungen zum Anbringen eines Metalls an einem mikroelektrischen Werkstück, auf dessen Oberfläche eine oder mehrere Mikroausnahmestrukturen angeordnet sind. Gewöhnlich handelt es sich bei dem mikroelektronischen Werkstück um einen Halbleiter-Wafer in der Art eines Silizium oder Galliumarsenid-Halbleiterwafers. Vorzugsweise handelt es sich bei dem Metall um Kupfer, das Metallisierungsschichten in Gräben oder Bohrungen oder ähnlichen Strukturen im Halbleiterwafer bildet, unter Verwendung eines Damascene oder Dual-Damascene-Prozesses.The invention includes processes and Devices for attaching a metal to a microelectric Workpiece, on its surface one or more micro-exception structures are arranged. Usually it acts it is the microelectronic workpiece to a semiconductor wafer in the manner of a silicon or gallium arsenide semiconductor wafer. Preferably, the metal is copper, the metallization layers in trenches or Drilling or similar Structures in semiconductor wafer forms, using a damascene or dual damascene process.

Gemäß der Erfindung umfasst der Prozess folgende Schritte:

  • a) Bildung einer Barrierschicht auf der Oberfläche des mikroelektronischen Werkstücks einschließlich der Wände der Mikroausnahmestrukturen.
  • b) Bildung einer Verstärkungsschicht auf der Barrierschicht, die eine Metalllegierung aufweist.
  • c) Elektrolytische Niederschlagung eines Metalles auf der Verstärkungsschicht, so dass die Mikroausnahmestrukturen gefüllt werden.
According to the invention, the process comprises the following steps:
  • a) Formation of a barrier layer on the surface of the microelectronic workpiece including the walls of the micro-exception structures.
  • b) forming a reinforcing layer on the barrier layer comprising a metal alloy.
  • c) electrolytic deposition of a metal on the reinforcing layer so that the micro-exception structures are filled.

Vorzugsweise wird die Verstärkungsschicht mit einer Dicke von 100 Angström oder weniger gebildet, noch mehr bevorzugt wird eine Dicke von zwischen 10 und 100 Angström, wobei ein elektrochemischen Niederschlagungsprozess genutzt wird, wie dies insbesondere der stromlose oder Elektroplatierungsprozess darstellt. Alternativ kann die Verstärkungsschicht auch unter Anwendung eines CVD oder PVD Prozesses gebildet werden.Preferably, the reinforcing layer is with a thickness of 100 angstroms or less, more preferably, a thickness of between 10 and 100 angstroms, using an electrochemical precipitation process, such as in particular the electroless or electroplating process represents. Alternatively, the reinforcing layer may also be used a CVD or PVD process are formed.

In einer Ausführung besteht die Verstärkungsschicht aus einer Kupferlegierung, wie Cu-Al, Cu-Mg und/oder Cu-Zn. In einer anderen Ausführung besteht die Verstärkungsschicht aus einer binären Legierungsmischung, wie beispielsweise Co-P, oder einer tertiären Legierungsmischung wie Co-W-P.In one embodiment, the reinforcing layer made of a copper alloy such as Cu-Al, Cu-Mg and / or Cu-Zn. In a other design exists the reinforcing layer from a binary alloy mixture, such as Co-P, or a tertiary alloy mixture such as Co-W-P.

Die Verstärkungsschicht bedeckt gleichförmig die Barrierschicht, selbst wenn diese Ränder, Diskontinuitäten oder Gefügefehlstellen aufweist. Die Barrierschicht eines Siliziumhalbleiterwafers kann aus Titan, Titannitrid oder anderen bekannten Barrierschicht-Werkstoffen bestehen. Die Leitereigenschaften der Verstärkungsschicht reichen für die Niederschlagung von Metall, vorzugsweise Kupfer, darauf aus. Danach wird das überschüssige Metall vom Oberflächenbereich des Wafers durch CMP-Polieren entfernt. Das niedergeschlagene Metall verbleibt in den mikroelektronischen Strukturen und bildet dort die angestrebte Durchkontaktierung oder Metallisierungsschicht.The reinforcing layer uniformly covers the Barrier layer, even if these edges, discontinuities or Structural flaws having. The barrier layer of a silicon semiconductor wafer may be made Titanium, titanium nitride or other known barrier layer materials consist. The conductor properties of the reinforcement layer are sufficient for the deposition of metal, preferably copper, on it. After that, the excess metal from the surface area removed from the wafer by CMP polishing. The crushed metal remains in the microelectronic structures and forms the desired via or metallization layer.

In einer weiteren Ausführung umfassen die Prozessschritte.

  • a) Herstellung einer Barrierschicht auf der Oberfläche des mikroelektronischen Werkstückes, einschließlich an den Wänden der Mikroausnahmestrukturen.
  • b) Bildung einer Verstärkungsschicht auf der Barrierschicht, die aus einer Metalllegierung besteht.
  • c) Bildung einer Keimschicht über der Verstärkungsschicht.
  • d) Elektroplatierung eines Metalles auf der Verstärkungsschicht zur Auffüllung der Mikroausnahmestrukturen.
In a further embodiment, the process steps include.
  • a) Preparation of a barrier layer on the top surface of the microelectronic workpiece, including on the walls of the micro-exception structures.
  • b) forming a reinforcing layer on the barrier layer consisting of a metal alloy.
  • c) formation of a seed layer over the reinforcing layer.
  • d) Electroplating a metal on the reinforcing layer to fill the micro-exception structures.

In dieser alternativen Ausführung kann die Keimschicht eine weitere Metalllegierungsschicht aufweisen oder eine Schicht des Metalles aufweisen, das in den mikroelektronischen Strukturen niedergeschlagen werden soll. Darum kann die Keimschicht aus einer Kupferlegierung, einer binären Legierung wie Co-P, oder einer tertiären Legierung wie Co-W-P bestehen. Die Keimschicht besteht aus einer bevorzugten Dicke von zwischen 50 bis 500 Angström.In this alternative embodiment can the seed layer have a further metal alloy layer or have a layer of the metal that in the microelectronic Structures should be knocked down. That's why the germ layer can turn off a copper alloy, a binary one Alloy such as Co-P, or a tertiary alloy such as Co-W-P exist. The seed layer consists of a preferred thickness of between 50 to 500 angstroms.

Die Damascene-Technologie wird in Vorrichtungen, die zur Herstellung mikroelektronischer Schaltkreise oder Komponenten vorgesehen sind, angewandt, wobei eine oder mehr Vorrichtungen der Gesamtausrüstung genutzt werden, um metallische Durchkontaktierungen in einem Damascene-Prozess auf der Oberfläche eines mikroelektronischen Werkstückes zur Bildung mikroelektronischer Schaltkreise oder Komponenten zu bilden. Das mikroelektronische Werkstück ist vorzugsweise ein Silizium- oder Galliumarsenid-Halbleiterwafer, in dem Gräben oder Bohrungen angebracht wurden, die für die Metallisierung zur Bildung mikroelektronischer Schaltkreise oder Komponenten geeignet sind. In diesem Fall müssen eine oder mehrere Vorrichtungen umfassen:
Mittel zum Anbringen einer Barrierschicht auf der Oberfläche eines mikroelektronischen Werkstückes, indem zuerst ein Niederschlagungsprozess angewandt wird, wobei die Barrierschicht generell nicht geeignet ist, den größten Teil einer elektromechanischen Niederschlagung für die Metallisierung der Durchkontaktierung aufzunehmen.
Mittel zum Anbringen einer Verstärkungsschicht über der Barrierschicht in einem zweiten Niederschlagungsprozess, wobei die Verstärkungsschicht aus einer Legierungszusammensetzung gebildet wird, die sich gewöhnlich für das nachfolgende elektrochemische Anbringen eines Metalls auf eine vorbestimmte Dicke eignet und auch den größten Teil der Metallisierung der Durchkontaktierung darstellt und Mittel für die elektrochemische Anbringung eines Metalls über einer Verstärkungsschicht.Damascene technology is used in devices intended for the fabrication of microelectronic circuits or components, where one or more devices of the overall equipment are used to form metallic vias in a damascene process on the surface of a microelectronic workpiece to form microelectronic circuits or components to build. The microelectronic workpiece is preferably a silicon or gallium arsenide semiconductor wafer in which trenches or holes suitable for metallization to form microelectronic circuits or components have been mounted. In this case, one or more devices must include:
Means for applying a barrier layer to the surface of a microelectronic workpiece by first applying a deposition process, the barrier layer generally being incapable of receiving most of an electromechanical deposition for metallization of the via.
Means for applying a reinforcing layer over the barrier layer in a second deposition process, wherein the reinforcing layer is formed from an alloy composition which is usually suitable for subsequent electrochemical application of a metal to a predetermined thickness and also constitutes most of the metallization of the via and means for the electrochemical attachment of a metal over a reinforcing layer.

Vorzugsweise besteht das Mittel zur Anbringung der Verstärkungsschicht in einer Vorrichtung für elektrochemische Niederschlagung, wie beispielsweise Vorrichtungen für stromlose oder Elektroplatierungsprozesse. Alternativ können die Mittel zur Anbringung der Verstärkungsschicht auch Vorrichtungen für CVD oder PVD-Prozesse sein. Das Mittel zur Anbringung der Verstärkungsschicht ist in der Lage, die Anbringung der Verstärkungsschicht gleichförmig über der Barrierschicht in einer Dicke von 100 oder weniger Angström vorzunehmen, vorzugsweise von zwischen 10 bis 100 Angström. Die Verstärkungsschicht wird vorzugsweise aus einer Metalllegierung gebildet, beispielsweise aus einer Kupferlegierung wie Cu-al, Cu-Mg und/oder Cu-Zn, einer binären Legierung wie Co-P oder einer tertiären Legierung wie Co-W-P, oder möglicherweise sogar Mischungen aus diesen Legierungen.Preferably, the means for Attachment of the reinforcing layer in a device for electrochemical Precipitation, such as devices for electroless or electroplating processes. Alternatively, the means of attachment the reinforcing layer also devices for Be CVD or PVD processes. The means for attaching the reinforcing layer is capable of applying the reinforcing layer uniformly over the Make a barrier layer in a thickness of 100 angstroms or less, preferably from 10 to 100 angstroms. The reinforcing layer is preferably formed from a metal alloy, for example from a copper alloy such as Cu-al, Cu-Mg and / or Cu-Zn, one binary Alloy such as Co-P or a tertiary alloy such as Co-W-P, or possibly even mixtures of these alloys.

Die Mittel zur elektrochemischen Anbringung eines Metalls über der Verstärkungsschicht ist in der Lage, Kupfer für diese Anbringung in einem Damascene-Prozess einzusetzen. Sobald das Kupfer in die Metallisierungsschichten der mikroelektronischen Strukturen eingebracht ist, wird ein Teil des Kupfermetalls vom Oberflächenbereich des mikroelektronischen Werkstückes entfernt. Vorzugsweise besteht das Mittel für diesen Prozess aus einer CMP-Vorrichtung.The means of electrochemical Attaching a metal over the reinforcing layer is able to copper for to use this attachment in a damascene process. As soon as the copper into the metallization layers of the microelectronic structures is introduced, a part of the copper metal from the surface area of the microelectronic workpiece away. Preferably, the means for this process consists of a CMP apparatus.

Die Vorrichtung kann eine erste Kammer zur Anbringung der Barrierschicht und eine zweite Kammer zur Anbringung der Verstärkungsschicht aufweisen. Zusätzlich kann die optionale Keimschicht und die Kupfermetallisierungsschicht auf das Werkstück niedergeschlagen werden, während das Werkstück in der zweiten Kammer die Anbringung der Verstärkungsschicht erhält. Auf diese Weise kann die elektrochemische Niederschlagung der Verstärkungsschicht, der optionalen Keimschicht und des Kupfermetalls in einer einzigen Kammer der Vorrichtung angebracht werden.The device may be a first chamber for attaching the barrier layer and a second chamber for attachment the reinforcing layer respectively. additionally may be the optional seed layer and the copper metallization layer deposited on the workpiece be while the workpiece in the second chamber receives the attachment of the reinforcing layer. On this way, the electrochemical deposition of the reinforcing layer, the optional seed layer and the copper metal in a single Chamber of the device are attached.

Beschreibung der AbbildungenDescription of the pictures

Die Erfindung kann besser nachvollzogen werden, wenn Bezug genommen wird auf die detaillierte Beschreibung und die Ansprüche in Verbindung mit den folgenden Abbildungen. Es zeigen:The invention can be better understood When reference is made to the detailed description and the claims in conjunction with the following pictures. Show it:

1A eine Querschnittsansicht eines Silizium-Halbleiterwafers, in dessen Oberfläche dielektrische Ausnehmungen geätzt wurden. 1A a cross-sectional view of a silicon semiconductor wafer, in the surface of which dielectric recesses were etched.

1B eine Querschnittsansicht eines Silizium-Halbleiterwafers mit einem Graben, worin eine dünne Barrierschicht, z.B. aus Tantal oder Tantalnitrid, gezeigt wird, wie sie gleichförmig über die Oberfläche niedergeschlagen wird. 1B a cross-sectional view of a silicon semiconductor wafer with a trench, wherein a thin barrier layer, for example of tantalum or tantalum nitride, is shown as it is uniformly deposited over the surface.

2 eine Querschnittsansicht eines Silizium-Halbleiterwafers mit einem Graben, der mit einer dünnen Barrierschicht ausgekleidet ist und die Ansischt von üblichen Oberflächenschäden, wie sie in der dünnen Barrierschicht vorkommen. 2 a cross-sectional view of a silicon semiconductor wafer with a trench, which is lined with a thin barrier layer and the Ansischt of conventional surface damage, as they occur in the thin barrier layer.

2A eine vergrößerte Querschnittsansicht des ausgekleideten Silizium-Halbleiterwafergrabens aus Ansicht 2. 2A an enlarged cross-sectional view of the lined silicon semiconductor wafer trench from view 2 ,

3 eine Querschnittsansicht des Silizium-Halbleiterwafers mit einem Graben, der zuerst mit einer dünnen Barrierschicht und dann mit einer Verstärkungsschicht ausgekleidet wurde gemäß der Erfindung. 3 a cross-sectional view of the silicon semiconductor wafer with a trench, which was first lined with a thin barrier layer and then with a reinforcing layer according to the invention.

4 eine Querschnittsansicht des Siliziuzm-Halbleiterwafers aus 3, worin der Graben mit Kupfer mittels eines elektrochemischen Niederschlagungsprozesses gefüllt wurde. 4 a cross-sectional view of Siliziuzm semiconductor wafer 3 wherein the trench was filled with copper by means of an electrochemical deposition process.

5 eine Querschnittsansicht des Silizium-Halbleiterwafers aus 4, nachdem die Oberfläche für das Entfernen des überschüssigen Kupfers poliert wurde und eine vollständige Damascene-Leiterstruktur hinterlässt. 5 a cross-sectional view of the silicon semiconductor wafer 4 after polishing the excess copper removal surface leaving a complete damascene conductor pattern.

6 eine Queschnittsansicht einer alternativen Ausführung, wobei der Silizium-Halbleiterwafer mit einer vollständigen Damascene-Leiterstruktur versehen wurde und eine Kupferkeimschicht über der Barrierverstärkungsschicht vor dem Auffüllen des Grabens mit Kupfer aufgebracht wurde. 6 a cross-sectional view of an alternative embodiment, wherein the silicon semiconductor wafer was provided with a complete damascene conductor pattern and a copper seed layer was applied over the barrier reinforcement layer before filling the trench with copper.

7 ist eine Grafik der Niederschlagungsgeschwindigkeit der Co-W-P-Legierung des Barrierverstärkungsüberzugs über der Barrierschicht mit einer Temperatur von 75°C in Angström/Zeit (Minuten). 7 Figure 12 is a graph of the deposition rate of the Co-WP alloy of the barrier reinforcement over the barrier layer at a temperature of 75 ° C in angstroms / time (minutes).

Beschreibung der bevorzugten Ausführungsformendescription of the preferred embodiments

Zunächst wird Bezug genommen auf 1A, ein siliziumdielektrischer Werkstoff 10, wie z.B. SiO2, umfasst einen Halbleiterwafer in einen vergrößerten Teilquerschnitt. Der dielektrische Werkstoff 10 weist einen dort angebrachten Graben 12 auf.First, reference is made to 1A , a silicon dielectric material 10 , such as SiO 2, comprises a semiconductor wafer in an enlarged partial cross-section. The dielectric material 10 has a trench attached there 12 on.

Die Oberfläche des dielektrischen Werkstoffes 10 ist mit einer dünnen Barrierschicht 14 überzogen, unter bevorzugter Nutzung eines PVD-Prozesses, wobei auch ein CVD-Prozess möglich ist. Gewöhnlicherweise kann die Barrierschicht aus dünnem refraktorischen Metall oder Metrallnitrid bestehen. Typische Barrierschichtwerkstoffe beinhalten Tantal, Tantalnitrid, Tantalsiliziumnitrid, Wolfram, Wolframnitrid, Wolframsiliziumnitrid, Titan, Titannitrid und Titansiliziumnitrid und anderer tertiärer Nitride.The surface of the dielectric material 10 is with a thin barrier layer 14 coated, preferably using a PVD process, whereby a CVD process is possible. Usually, the barrier layer may consist of thin refractory metal or metronitride. Typical barrier layer materials include tantalum, tantalum nitride, tantalum silicon nitride, tungsten, tungsten nitride, tungsten silicon nitride, titanium, titanium nitride and titanium silicon nitride and other tertiary nitrides.

Wie 1A zeigt, wird die Barrierschicht 14 als nicht unterbrochene Schicht oder Überzug ohne Diskontinuitäten oder Oberflächenschäden gebildet. Dadurch bietet sie die ideale Oberflächenbedeckung für eine solche Barrierschicht. Die Dicke der Barrierschicht reicht gewöhnlich von zwischen 100 bis 500 Angström auf der Oberfläche und den flachen Bodenflächen im Graben, und je nach Längen/Seitenverhältnis und Öffnungstiefe des Grabens, sind es 100 Angström oder weniger an den Grabenwänden. An sehr kleinen Öffnungen mit starker Tiefe, können die Niederschlagungen an den Seitenwänden zu dünn ausfallen, was Diskontinuitäten und Oberflächenschäden zur Folge hat.How 1A shows, the barrier layer becomes 14 formed as an uninterrupted layer or coating without discontinuities or surface damage. This provides the ideal surface coverage for such a barrier layer. The thickness of the barrier layer usually ranges from between 100 to 500 angstroms on the surface and the flat bottom surfaces in the trench, and depending on the length / aspect ratio and trench opening depth, it is 100 angstroms or less at the trench walls. At very small orifices with high depth, the sidewall deposits can be too thin, resulting in discontinuities and surface damage.

2 und 2A zeigt die über dem dielektrischen Werkstoff 10 gebildete Barrierschicht 16 mit Oberflächenschäden innerhalb des Grabens 12. Wie in 2 deutlich wird, hat die Barrierschicht 16 die Seitenwände des Grabens und die Bodenfläche nicht vollständig bedeckt. Die Ecken zeigen dort Ränder 18 auf, wo die Barrierschicht den dielektrischen Werkstoff nicht vollständig bedeckt. Diskontinuitäten 20 zeigen sich als Brüche in der Bedeckung der Seitenwände. Gefügefehlstellen 22 repräsentieren Oberflächenschäden, die eine einwandfreie Adhäsion einer nachfolgenden Kupferkeimschicht , die über der Barrierschicht in dem bekannten Damascene-Verfahren gebildet wird, verhindert. 2 and 2A shows the over the dielectric material 10 formed barrier layer 16 with surface damage inside the trench 12 , As in 2 becomes clear, has the barrier layer 16 the side walls of the trench and the bottom surface are not completely covered. The corners show edges there 18 where the barrier layer does not completely cover the dielectric material. discontinuities 20 show up as breaks in the covering of the sidewalls. Structural flaws 22 represent surface damage that prevents proper adhesion of a subsequent copper seed layer formed over the barrier layer in the known damascene process.

Die meisten Defekte der Barrierschicht beziehen sich auf die Kupferdiffusion an den Korngrenzen, da Korngrenzendiffusion dort schneller ist als durch die Diffusion der Gesamtmasse. Ein Vorschlag beinhaltete das „Stofpfen„ der Korngrenzen, um die Eigenschaften der Barrierschicht bei Auftreten dieser Defekte zu verbessern. So werden beispielsweise TiN-Barrierschichten in einer Sauerstoff-Atmosphäre getempert, um den Sauerstoff in die Korngrenzen zu „stopfen„. Eine andere Methode zur Verminderung der Korngrenzendiffusion besteht darin, dem ursprünglichen Barriermetall andere Werkstoffe zuzufügen unter Bildung von Legierungen. Die zugefügten Stoffe sammeln sich in einem Abscheidungsprozess an den Korngrenzen (Segregation). Legierungszusmmensetzungen können den unterschiedlichen Anforderungen angepasst werden. So können Kupferlegierungen wie Cu-Sn, Cu-Zn, Cu-Mg oder Cu-Al als Diffusionsbarriere für Kupfer eingesetzt werden. Das zugefügte Metall konzentriert in der Legierung an den Korngrenzenoberflächen oder auch auf der freien Oberfläche und verhindert die Bewegung der Kupferatome. Cu-Sn und Cu-Zn sind bekannt für die Verzögerung von Cu-Korrosion in der Luft, indem sie die Sauerstoff-Diffusion verhindern. In letzter Zeit wurde Cu-Al Diffusionsbarriere für Kupfer untersucht, da Al an den Korngrenzen und an der Oberfläche segregiert oder ausfällt.Most defects of the barrier layer refer to the copper diffusion at the grain boundaries because grain boundary diffusion There is faster than by the diffusion of the total mass. On Proposal included the "stuffing" of grain boundaries, to the properties of the barrier layer when these defects occur to improve. For example, TiN barrier layers in annealed in an oxygen atmosphere, to "stuff" the oxygen into the grain boundaries. Another method for Reduction of grain boundary diffusion is the original Barrier metal add other materials to form alloys. The added Substances collect in a separation process at the grain boundaries (Segregation). Alloy compositions can meet different requirements be adjusted. So can Copper alloys such as Cu-Sn, Cu-Zn, Cu-Mg or Cu-Al as a diffusion barrier for copper be used. The added Metal concentrates in alloy at grain boundary surfaces or also on the free surface and prevents the movement of copper atoms. Cu-Sn and Cu-Zn are known for the delay of Cu corrosion in the air by preventing oxygen diffusion. Recently, copper-aluminum diffusion barrier for copper has been investigated since Al segregated or precipitated at the grain boundaries and at the surface.

Eines der größten Probleme bei der Keimschicht-Niederschlagung über die Barrierschicht besteht darin, eine gute Adhäsion zwischen der ursprünglichen Barrierschicht und der darauf niedergeschlagenen Keimschicht zu erreichen. Kupferplatierung haftet sehr schlecht auf der Oberfläche der Barrierschicht. Aus diesem Grunde wurde die Verstärkungsschicht, wie im US Patent Nr. 6,197,181 beschrieben, nicht unmittelbar auf die Barrierschicht niedergeschlagen, sondern auf eine mittels eines PVD-Prozesses niedergeschlagene Kupfer-Keimschicht. Auch eine CVD-Kupferkeimschicht, die unmittelbar auf die Barrierschicht niedergeschlagen wird, weist eine unzureichende Haftung auf, und eine PVD-Kupferkeimschicht wird des öfteren verwendet, um die Adhäsion der CVD-Kupferkeimschicht zu verbessern.One of the biggest problems with the germ layer precipitation over the Barrier layer is a good adhesion between the original Barrier layer and deposited thereon seed layer to reach. Copper plating adheres very badly to the surface of the Barrier layer. For this reason, the reinforcing layer, as described in US Patent No. 6,197,181, not immediately the barrier layer deposited, but on one by means of a PVD process deposited copper seed layer. Also a CVD copper seed layer, which is deposited directly on the barrier layer has Insufficient adhesion, and a PVD copper seed layer is often used to the adhesion the CVD copper seed layer to improve.

3 zeigt gemäß der Erfindung, wie eine Verstärkungsschicht 24 gleichförmig über die Barrierschicht 16 niedergeschlagen wird, entweder mittels Anwendung eines CVD-, eines PVD- oder eines elektrochemischen Prozesses. Bevorzugt wird ein elektrochemischer oder ein CVD-Prozess. Höchste Bevorzugung erfährt ein elektrochemischer Niederschlagungsprozess, wie beispielsweise ein stromloser oder Elektroplatierungsprozess. Die Verstärkungsschicht hat eine Dicke von zwischen 10 bis zu 100 Angström und deckt Defekte wie an den Nahtstellen 18, Diskontinuitäten 20 und den Korngrenzen 22 zu, wie sie in der Barrierschicht auftreten. Die Herstellung der Verstärkungsschicht kann gut in Schritten erfolgen. 3 shows according to the invention, as a reinforcing layer 24 uniform over the barrier layer 16 is deposited, either by using a CVD, a PVD or an electrochemical process. Preference is given to an electrochemical or a CVD process. Highest preference is given to an electrochemical precipitation process, such as an electroless or electroplating process. The reinforcing layer has a thickness of between 10 to 100 angstroms and covers defects as at the seams 18 , Discontinuities 20 and the grain boundaries 22 to how they occur in the barrier layer. The preparation of the reinforcing layer can be done well in steps.

Die Verstärkungsschicht 24 soll sowohl die Eigenschaften der Diffusionsbarrierschicht erhöhen, als auch als Keimschicht für den nachfolgenden Kupferplatierungsprozess dienen. Durch die Niederschlagung der Verstärkungsschicht wird eine separate Kupferkeimschicht überflüssig.The reinforcing layer 24 is intended to increase both the properties of the diffusion barrier layer and to serve as a seed layer for the subsequent copper plating process. The precipitation of the reinforcing layer eliminates the need for a separate copper seed layer.

Die Verstärkungsschicht wird mittels eines Leitermetalls gebildet, das gut an der Barrierschicht haftet und sich für den nachfolgenden Kupferplatierungsprozess eignet. Bevorzugt wird die Bildung der Verstärkungsschicht aus einer binären oder tertiären Metalllegierung wie nachfolgende aufgeführt: Kobaltphosphor (Co-P) oder Kobaltwolframphosphor (Co-W-P), oder aus einer Kupferlegierung wie Cu-A1, Cu-Mg, Co-Zn und/oder Cu-Sn, oder aus Mischungen dieser Legierungen.The reinforcing layer is by means of formed of a conductor metal, which adheres well to the barrier layer and up for the subsequent Kupferplatierungsprozess suitable. It is preferred the formation of the reinforcing layer from a binary or tertiary metal alloy as listed below: Cobalt phosphorus (Co-P) or cobalt tungsten phosphorus (Co-W-P), or a copper alloy such as Cu-Al, Cu-Mg, Co-Zn and / or Cu-Sn, or mixtures thereof Alloys.

Bevorzugt ist für die Niederschlagung auf der Verstärkungsschicht die Legierung Co-W-P. Elektrochemische Niederschlagungsprozesse sind ausführlich im US Patent Nr. 5,695,810 beschrieben und hier als Referenz aufgeführt. Charakteristische Niederschlagungstemperaturen reichen von Raumtemperatur bis zu 90°C. Im Bereich 90°C kann jedoch der Wasserelektrolytverlust durch Verdampfung extrem hoch sein, so dass eine niedrigere Temperatur von 75°C bevorzugt wird. Die Dicke der niedergeschlagenen Co-W-P-Schicht kann durch das Kontrollieren der Niederschlagungszeit und der Temperatur mit einer vorgezogenen Niederschlagunschemie gesteuert werden. Die Co-W-P-Legierung schlägt sich über eine TiN-Barrierschicht mit einer Rate von zwischen 100 und 200 Angström pro Minute mit einer Temperatur von 75°C in einem elektrochemischen Prozess nieder, wie es 6 zeigt.The alloy Co-WP is preferred for the deposition on the reinforcing layer. Electrochemical deposition processes are described in detail in US Pat. No. 5,695,810 and are hereby incorporated by reference. Characteristic precipitation temperatures range from room temperature up to 90 ° C. In the 90 ° C range, however, the loss of water electrolyte by evaporation can be extremely high, so that a lower temperature of 75 ° C is preferred. The thickness of the precipitated Co-WP layer can be controlled by controlling the deposition time and temperature with a preferential precipitation chemistry. The Co-WP alloy deposits over a TiN barrier layer at a rate of between 100 and 200 Angstroms per minute at a temperature of 75 ° C in an electrochemical process such as 6 shows.

Die elektrochemischen Niederschlagungsprozesse werden für die Verstärkungsschicht bevorzugt. Diese Prozesse sind kompatibel zu Standard-Kupferplatierungsprozessen und solchen Vorrichtungen, wie sie bereits bei der Herstellung von Kupferdurchkontaktierungen verwendet werden. Der neue elektrochemische Niederschlagungsprozess für die Verstärkungsschicht kann darum leicht in bestehende Platierungsvorrichtungen integriert werden, indem eine neue Prozesskammer in das bereits bestehende System installiert wird. Eine passende integrierte Vorrichtungskonfiguration zeigt 12 des US Patents Nr. 6,017,437. Die integrierte Vorrichtungskonfiguration reduziert die Vorrichtungskosten und gestattet eine einfache Waferprozess-Flowsequenz. Nach der Niederschlagung auf der Verstärkungsschicht kann der Wafer unmittelbar zum Platierungsmodul transferiert werden, um dort den Platierungsprozess zu vervollständigen, ohne die Platierungsvorrichtung verlassen zu müssen.The electrochemical deposition processes are preferred for the reinforcing layer. These processes are compatible with standard copper plating processes and devices already used in the manufacture of copper vias. The new electroplating process for the reinforcing layer can therefore be easily integrated into existing plating devices by installing a new process chamber in the existing system. A matching integrated device configuration shows 12 of US Pat. No. 6,017,437. The integrated device configuration reduces device cost and allows a simple wafer process flow sequence. After the deposition on the reinforcing layer, the wafer can be transferred directly to the plating module to complete the plating process without having to leave the plating device.

Nach dem Anbringen der Verstärkungsschicht 24 über der Barrierschicht 16, werden die geätzten Ausnehmungen mit elektroplatiertem Kupfer gefüllt (4). Danach wird der Oberflächenbereich poliert, vorzugsweise mittels eines CMP-Prozessschrittes, um überschüssiges Kupfer zu entfernen. 5 zeigt komplette Damascene-Leiterstrukturen nach einem abgeschlossenen CMP-Prozess.After attaching the reinforcing layer 24 above the barrier layer 16 , the etched recesses are filled with electroplated copper ( 4 ). Thereafter, the surface area is polished, preferably by means of a CMP process step, to remove excess copper. 5 shows complete damascene ladder structures after a completed CMP process.

In einer alternativen Ausführung können zwei separate Schichten auf eine Barrierschicht niedergeschlagen werden. 6 zeigt die vergrößerte Querschnittsansicht eines dielektrischen Waferwerkstoffes 10 mit einem darin gebildeten Graben 12. Eine Barrierschicht wird über dem flachen Boden und den Oberflächen der Seitenwände des Grabens niedergeschlagen und zeigt darin Korngrenzen, Nahtstellen und Diskontinuitäten wie in der zuvor dargestellten Ausführung. Die Verstärkungsschicht 24 wird noch einmal über der Barrierschicht 16 angebracht. Danach wird über der Verstärkungsschicht 24 eine Keimschicht 28 gebildet. Die Keimschicht 28 kann aus einer Legierung, wie bei der Bildung der Verstärkungsschicht 24, bestehen oder auch aus Kupfermetall. Obwohl die Keimschicht mittels CVD, PVD oder elektrochemischen Prozessen niedergeschlagen werden kann, wird der elektrochemische Niederschlagungsprozess bevorzugt. Darüber hinaus erweist es sich als kostengünstiger, für die Niederschlagung sowohl der Verstärkungsschicht als auch der Barrierschicht kompatible Niederschlagungsprozesse zu nutzen und dies bevorzugt in der gleichen Vorrichtung.In an alternative embodiment, two separate layers can be deposited on a barrier layer. 6 shows the enlarged cross-sectional view of a dielectric wafer material 10 with a trench formed therein 12 , A barrier layer is deposited over the flat bottom and the surfaces of the sidewalls of the trench, showing grain boundaries, seams and discontinuities therein as in the previously illustrated embodiment. The reinforcing layer 24 is again over the barrier layer 16 appropriate. After that, over the reinforcing layer 24 a germ layer 28 educated. The germ layer 28 can be made of an alloy, as in the formation of the reinforcing layer 24 , or consist of copper metal. Although the seed layer can be deposited by CVD, PVD or electrochemical processes, the electrochemical deposition process is preferred. In addition, it proves to be more cost effective to use precipitation processes compatible with the deposition of both the reinforcement layer and the barrier layer, and preferably in the same device.

BeispieleExamples

Beispiel 1example 1

Eine einzige Verstärkungsschicht wurde über eine TiN-Barrierschicht niedergeschlagen. Die TiN-Barrierschicht wurde über ein siliziumdioxyddielektrisches Werkstück gesputtert. Danach wurde die TiN-Barrierschicht gesäubert und gespült. Eine dünne stromlose Co-W-P-Schicht wurde dann über die TiN-Barrierschicht niedergeschlagen. Die für die Niederschlagung verwendeten Elektrolyte bestanden aus:
CoCl × 6 H2O 30 g/l
(NH4)2WO4 10 g/l
Na3C6H5O7 × H2O 80 g/l
NaH2PO2 × H2O 20 g/l
KOH an pH = 9,5A single reinforcing layer was deposited over a TiN barrier layer. The TiN barrier layer was sputtered over a silicon dioxide dielectric workpiece. Thereafter, the TiN barrier layer was cleaned and rinsed. A thin electroless Co-WP layer was then deposited over the TiN barrier layer. The electrolytes used for the precipitation consisted of:
CoCl × 6H 2 O 30 g / l
(NH4) 2WO4 10 g / l
Na3C6H5O7 × H2O 80 g / l
NaH 2 PO 2 .H 2 O 20 g / l
KOH at pH = 9.5

Die Niederschlagungstemperatur betrug 75°C und die Niederschlagungszeit etwa 1 Minute. Der niedergeschlagene Überzug (etwa 100 Angström) wies gute Diffusionseigenschaften auf und wurde erfolgreich als Keimschicht für den nachfolgenden Kupferplatierungsprozess eingesetzt.The precipitation temperature was 75 ° C and the Settling time about 1 minute. The deposited coating (approx 100 angstroms) exhibited good diffusion properties and was successful as Germ layer for used the subsequent Kupferplatierungsprozess.

Beispiel 2Example 2

Eine gesputterte Tantalbarrierschicht wurde auf das siliziumdioxiddielektrische Substrat angebracht. Da bekannt ist, dass die unmittelbare Niederschlagung von Co-W-P auf Tantal nur eine geringe Haftung aufweist, wurde eine dünne Kobaltschicht (etwa 100 Angström) auf die Tantaloberfläche gesputtert. Danach wurde eine Co-W-P-Schicht mittels eines stromlosen Niederschlagungsprozesses auf die gesputterte Co-Oberfläche mit einer Temperatur von 75°C etwa eine Minute lang niedergeschlagen. Der kombinierte Überzug (etwa 200 Angström) ergab eine zufriedenstellende Adhäsion. Kupfer wurde dann unmittelbar auf die Co-W-P-Schicht elektroplatiert. In diesem Beispiel war die Co-Schicht die Verstärkungsschicht und die Co-W-P-Schicht die Keimschicht für die Kupferplatierung.A sputtered tantalum barrier layer was mounted on the silicon dioxide dielectric substrate. Since it is known that the direct deposition of Co-WP on tantalum has only low adhesion, a thin cobalt layer (about 100 angstroms) was sputtered onto the tantalum surface. Thereafter, a Co-WP layer was deposited by means of an electroless deposition process on the sputtered Co surface at a temperature of 75 ° C for about one minute. The combined coating (about 200 angstroms) gave satisfactory adhesion. Copper was then electroplated directly onto the Co-WP layer. In this example, the Co layer was the reinforcing layer and the Co-WP layer was the seed layer for copper plating.

Dieses Beispiel zeigt auf, dass gemäss der zweiten Ausführung der Erfindung 1. zwei unterschiedliche Schichten verwendet werden können, nämlich eine Verstärkungsschicht und eine Keimschicht, und 2. unterschiedliche Niederschlagungstechnologien für die Niederschlagung der Verstärkungsschicht und der Keimschicht verwendet werden.This example shows that according to the second execution of the invention 1. two different layers are used can, namely one reinforcing layer and a germ layer, and 2. different precipitation technologies for the Precipitation of the reinforcing layer and the seed layer can be used.

Die Erfindung wurde detailliert beschrieben und zeigt Beispiele der bevorzugten Ausführungen. Veränderungen in Form und Detail liegen im Ermessen des Durchschnittsfachmannes. Aus diesem Grunde muss die Erfindung anhand der Ansprüche beurteilt werden und weniger durch die Beschreibung der Beispiele der bevorzugten Ausführungen.The invention has been described in detail and shows examples of the preferred embodiments. changes in form and detail are at the discretion of the average expert. For this reason, the invention must be assessed on the basis of the claims and less by the description of the examples of the preferred Versions.

Claims (61)

Verfahren zum Anbringen eines Metalls an einem mikroelektronischen Werkstück mit einer Oberfläche, in der eine oder mehrere Strukturen mit Mikroausnahmen angeordnet sind, dadurch gekennzeichnet, dass man (d) eine Barriereschicht auf der Oberfläche des mikroelektronischen Werkstücks einschließlich an den Wänden der Mikroausnahmestrukturen bildet, (e) eine Verstärkungsschicht auf der Barriereschicht bildet, die eine Metalllegierung aufweist, und (f) ein Metall auf der Verstärkungsschicht elektrolytisch niederschlägt, so dass die Mikroausnahmenstrukturen gefüllt werden.Method for applying a metal to a microelectronic workpiece having a surface in which one or more structures with micro-exceptions are arranged, characterized in that (d) a barrier layer is formed on the surface of the microelectronic workpiece, including on the walls of the micro-exception structures (e ) forms a reinforcing layer on the barrier layer comprising a metal alloy, and (f) electrolytically deposits a metal on the reinforcing layer so as to fill the micro-exception structures. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man die Verstärkungsschicht unter Verwendung eines elektrochemischen Abscheidungsverfahrens bildet.Method according to claim 1, characterized in that that one the reinforcing layer using an electrochemical deposition process forms. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das elektrochemische Abscheidungsverfahren ausgewählt ist aus der Gruppe, bestehend aus stromlosen Prozessen und Elektroplatierungsprozessen.Method according to claim 2, characterized in that that the electrochemical deposition process is selected from the group consisting of electroless processes and electroplating processes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man die Verstärkungsschicht unter Verwendung eines CVD-Verfahren herstellt.Method according to claim 1, characterized in that that one the reinforcing layer using a CVD method. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man die Verstärkungsschicht unter Verwendung eines PVD-Verfahren herstellt.Method according to claim 1, characterized in that that one the reinforcing layer using a PVD method. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man die Verstärkungsschicht mit einer Dicke von 100 Å oder weniger herstellt.Method according to claim 1, characterized in that that one the reinforcing layer with a thickness of 100 Å or produces less. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man die Verstärkungsschicht mit einer Dicke im Bereich von 10 Å bis 100 Å herstellt.Method according to claim 1, characterized in that that one the reinforcing layer with a thickness in the range of 10 Å to 100 Å. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Barriereschicht Ränder, Diskontinuitäten oder Gefügefehlstellen aufweist und die Verstärkungsschicht gleichförmig die Barriereschicht bedeckt.Method according to claim 1, characterized in that that the barrier layer edges, discontinuities or structural defects and the reinforcing layer uniform covered the barrier layer. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer Kupferlegierung besteht.Method according to claim 1, characterized in that that the reinforcing layer consists of a copper alloy. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Kupferlegierung ausgewählt ist aus der Gruppe, bestehend aus: Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn und Mischungen solcher Legierungen.Method according to claim 9, characterized in that that selected the copper alloy is selected from the group consisting of: Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn and Mixtures of such alloys. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer binären Legierungszusammensetzung besteht.Method according to claim 1, characterized in that that the reinforcing layer from a binary Alloy composition exists. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Legierung Co-P ist.Method according to claim 11, characterized in that that the alloy is Co-P. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer ternären Legierungszusammensetzung besteht.Method according to claim 1, characterized in that that the reinforcing layer from a ternary Alloy composition exists. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Legierung Co-W-P ist.Method according to claim 13, characterized in that that the alloy Co-W-P is. Verfahren nach einem der Anspruch 1, dadurch gekennzeichnet, dass das Metall, das auf die Verstärkungsschicht elektroplatiert wird, Kupfer ist.Method according to one of the claims 1, characterized in that that the metal that electroplates on the reinforcing layer is, copper is. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man: (d) einen Bereich des Metalls von der Oberfläche des mikroelektronischen Werkstücks entfernt.Method according to claim 1, characterized in that that: (d) a region of the metal from the surface of the microelectronic workpiece away. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Entfernen durch chemisch-mechanisches Polieren erfolgt.Method according to claim 16, characterized in that the removal takes place by chemical-mechanical polishing. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das mikroelektronische Werkstück ein Silizium- oder Galliumarsenid-Halbleiterwafer ist.Method according to claim 1, characterized in that the microelectronic workpiece is a silicon or gallium arsenide semiconductor wafer is. Metallisierungsschicht, die auf einem mikroelektronischen Werkstück nach dem Verfahren gemäß Anspruch 1 hergestellt ist.Metallization layer on a microelectronic workpiece according to the method according to claim 1 is made. Verfahren zum Anbringen eines Metalls an einem mikroelektronischen Werkstück mit einer Oberfläche, in der eine oder mehrere Strukturen mit Mikroausnahmen angeordnet sind, dadurch gekennzeichnet, dass man (a) eine Barriereschicht auf der Oberfläche des mikroelektronischen Werkstücks einschließlich an den Wänden der Mikroausnahmestrukturen bildet, (b) eine Verstärkungsschicht aus einer Metalllegierung auf der Barriereschicht bildet, (c) eine Keimschicht auf der Barriereschicht bildet, und (d) ein Metall auf der Verstärkungsschicht elektrolytisch niederschlägt, so dass die Mikroausnahmenstrukturen gefüllt werden.Method for attaching a metal to a microelectronic workpiece with a surface, arranged in the one or more structures with micro-exceptions are, characterized in that one (a) a barrier layer on the surface of the microelectronic workpiece including on the walls forms the micro exception structures, (b) a reinforcing layer formed from a metal alloy on the barrier layer, (C) forms a seed layer on the barrier layer, and (d) a Metal on the reinforcement layer electrolytically precipitates, so that the micro-exception structures are filled. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass man die Verstärkungsschicht unter Verwendung eines elektrochemischen Abscheidungsverfahrens bildet.Method according to claim 20, characterized in that that one the reinforcing layer using an electrochemical deposition process forms. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass das elektrochemische Abscheidungsverfahren ausgewählt ist aus der Gruppe, bestehend aus stromlosen Prozessen und Elektroplatierungsprozessen.Method according to claim 21, characterized that the electrochemical deposition process is selected from the group consisting of electroless processes and electroplating processes. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass man die Verstärkungsschicht unter Verwendung eines CVD-Verfahren herstellt.Method according to claim 20, characterized in that that one the reinforcing layer using a CVD method. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass man die Verstärkungsschicht unter Verwendung eines PVD-Verfahren herstellt.Method according to claim 20, characterized in that that one the reinforcing layer using a PVD method. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass man die Verstärkungsschicht mit einer Dicke von 100 Å oder weniger herstellt.Method according to claim 20, characterized in that that one the reinforcing layer with a thickness of 100 Å or produces less. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass man die Verstärkungsschicht mit einer Dicke im Bereich von 10 Å bis 100 Å herstellt.Method according to claim 20, characterized in that that one the reinforcing layer with a thickness in the range of 10 Å to 100 Å. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Barriereschicht Ränder, Diskontinuitäten oder Gefügefehlstellen aufweist und die Verstärkungsschicht gleichförmig die Barriereschicht bedeckt.Method according to claim 20, characterized in that that the barrier layer edges, discontinuities or structural defects and the reinforcing layer uniform covered the barrier layer. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer Kupferlegierung besteht.Method according to claim 20, characterized in that that the reinforcing layer consists of a copper alloy. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die Kupferlegierung ausgewählt ist aus der Gruppe, bestehend aus: Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn und Mischungen solcher Legierungen.Method according to Claim 28, characterized that the copper alloy is selected from the group consisting of: Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn and mixtures such alloys. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer binären Legierungszusammensetzung besteht.Method according to claim 20, characterized in that that the reinforcing layer from a binary Alloy composition exists. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass die Legierung Co-P ist.Method according to claim 30, characterized in that that the alloy is Co-P. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer ternären Legierungszusammensetzung besteht.Method according to claim 20, characterized in that that the reinforcing layer from a ternary Alloy composition exists. Verfahren nach Anspruch 32, dadurch gekennzeichnet, dass die Legierung Co-W-P ist.Method according to claim 32, characterized in that that the alloy Co-W-P is. Verfahren nach einem der Anspruch 20, dadurch gekennzeichnet, dass das Metall, das auf die Verstärkungsschicht elektroplatiert wird, Kupfer ist.Method according to one of the claims 20, characterized that the metal that electroplates on the reinforcing layer is, copper is. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass man: (e) einen Bereich des Metalls von der Oberfläche des mikroelektronischen Werkstücks entfernt.Method according to claim 20, characterized in that that: (e) a region of the metal from the surface of the microelectronic workpiece away. Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass das Entfernen durch chemisch-mechanisches Polieren erfolgt.Process according to claim 35, characterized in that the removal takes place by chemical-mechanical polishing. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das mikroelektronische Werkstück ein Silizium- oder Galliumarsenid-Halbleiterwafer ist.Method according to claim 20, characterized in that the microelectronic workpiece is a silicon or gallium arsenide semiconductor wafer is. Metallisierungsschicht, die auf einem mikroelektronischen Werkstück nach dem Verfahren gemäß Anspruch 20 hergestellt ist.Metallization layer on a microelectronic workpiece according to the method according to claim 20 is made. Produktionslinie einschließlich einer Vielzahl von Vorrichtungen zur Herstellung von mikroelektronischen Kreisen oder Komponenten, wobei eine oder mehrere Vorrichtungen dieser Vielzahl zum Anbringen von metallischen Zwischenverbindungen in einem Damaszener-Verfahren auf eine Oberfläche eines mikroelektronischen Werkstücks eingesetzt wird, das zur Bildung von mikroelektronischen Schaltkreisen oder Komponenten verwendet wird, und die eine oder mehrere Vorrichtungen Mittel zum Anbringen einer Barriereschicht auf eine Oberfläche des mikroelektronischen Werkstücks unter Verwendung eines ersten Abscheidungsverfahrens, wobei die Barriereschicht im allgemeinen für das vollständige elektrochemische Abscheiden der metallischen Zwischenverbindung ungeeignet ist, Mittel zum Anbringen einer Verstärkungsschicht auf der Barriereschicht unter Verwendung eines zweiten Abscheidungsverfahrens, wobei die Verstärkungsschicht aus einer Legierungszusammensetzung gebildet ist, die im allgemeinen für das folgende elektrochemische Niederschlagen eines Metalls in einer vorbestimmten Dicke geeignet ist, was den Gesamtanteil der metallischen Zwischenverbindung darstellt, und Mittel zum elektrochemischen Anbringen eines Metalls auf der Verstärkungsschicht aufweist.A production line including a plurality of microelectronic circuit or component fabrication apparatuses, wherein one or more devices of this plurality are used to mount metallic interconnects in a damascene process on a surface of a microelectronic workpiece used to form microelectronic circuits or components and the one or more apparatus comprises means for applying a barrier layer to a surface of the microelectronic workpiece using a first deposition method, wherein the barrier layer is generally unsuitable for complete electrochemical deposition of the metallic interconnect, means for applying a reinforcing layer to the barrier layer using a second deposition process, wherein the reinforcement layer is formed from an alloy composition generally known for the subsequent electrochemical deposition of a metal in one predetermined thickness, which represents the total proportion of the metallic interconnect, and means for electrochemically attaching a metal on the reinforcing layer. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht eine Einrichtung für die elektrochemische Abscheidung ist.Production line according to claim 39, characterized in that the means for applying the reinforcing layer is a device for the electrochemical deposition is. Produktionslinie nach Anspruch 40, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht ein elektrochemisches Ablagerungsverfahren, ausgewählt aus der Gruppe, bestehend aus stromlosen Prozessen und Elektroplatierungsprozessen, ausführt.Production line according to claim 40, characterized in that in that the means for attaching the reinforcing layer is an electrochemical Deposition method selected from the group consisting of electroless processes and electroplating processes, performs. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht eine Einrichtung für ein DVD-Verfahren ist.Production line according to claim 39, characterized in that the means for applying the reinforcing layer is a device for a DVD process is. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht eine Einrichtung für ein PVD-Verfahren ist.Production line according to claim 39, characterized in that the means for applying the reinforcing layer is a device for a PVD process is. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht diese Verstärkungsschicht gleichförmig auf der Barriereschicht bis zu einer Dicke 100 Å oder weniger anzubringen vermag.Production line according to claim 39, characterized in that the means for attaching the reinforcing layer uniformly comprises this reinforcing layer the barrier layer to a thickness of 100 Å or less to install can. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer Metalllegierung, ausgewählt aus der Gruppe, bestehend aus Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn, Co-P und Co-W-P oder deren Gemische, gebildet ist.Production line according to claim 39, characterized that the reinforcing layer of a metal alloy selected from the group consisting Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn, Co-P and Co-W-P or their mixtures, is formed. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass das Mittel zum elektrochemischen Anbringen eines Metalls auf der Verstärkungsschicht Kupfer als Metall anzubringen vermag.Production line according to claim 39, characterized that means for electrochemically attaching a metal the reinforcing layer Copper can be attached as metal. Produktionsmittel nach Anspruch 25, gekennzeichnet weiterhin durch Mittel zum Entfernen eines Bereichs des Metalls von der Oberfläche des mikroelektronischen Werkstücks.Production means according to claim 25 further by means for removing a portion of the metal from the surface of the microelectronic workpiece. Produktionslinie nach Anspruch 47, dadurch gekennzeichnet, dass das Mittel zum Entfernen eines Bereichs des Metalls eine Einrichtung zum chemisch-mechanischen Polieren aufweist.Production line according to claim 47, characterized that the means for removing a portion of the metal means for chemical-mechanical Polishing has. Produktionslinie nach Anspruch 39, dadurch gekennzeichnet, dass das mikroelektronische Werkstück ein Silizium- oder Galliumarsenid-Halbleiterwafer ist.Production line according to claim 39, characterized the microelectronic workpiece is a silicon or gallium arsenide semiconductor wafer is. Vorrichtung zum Anbringen von metallischen Zwischenverbindungen in einem Damaszener-Verfahren auf eine Oberfläche eines mikroelektronischen Werkstücks, das zur Bildung von mikroelektronischen Schaltkreisen oder Komponenten verwendet wird, mit Mitteln zum Anbringen einer Barriereschicht auf eine Oberfläche des mikroelektronischen Werkstücks unter Verwendung eines ersten Abscheidungsverfahrens, wobei die Barriereschicht im allgemeinen für das vollständige elektrochemische Abscheiden der metallischen Zwischenverbindung ungeeignet ist; Mitteln zum Anbringen an einer Verstärkungsschicht auf der Barriereschicht unter Verwendung eines zweiten Abscheidungsverfahrens, wobei die Verstärkungsschicht aus einer Legierungszusammensetzung gebildet ist, die im allgemeinen für das folgende elektrochemische Niederschlagen eines Metalls in einer vorbestimmten Dicke geeignet ist, was den Gesamtanteil der metallischen Zwischenverbindung darstellt; und Mitteln zum elektrochemischen Anbringen eines Metalls auf der Verstärkungsschicht.Device for attaching metal interconnects in a damascene process on a surface of a microelectronic Workpiece that for the formation of microelectronic circuits or components is used, with means for applying a barrier layer on a surface of the microelectronic workpiece using a first deposition method, wherein the Barrier layer in general for the whole electrochemical deposition of the metallic intermediate is inappropriate; Means for attachment to a reinforcing layer the barrier layer using a second deposition method, wherein the reinforcing layer is formed from an alloy composition, in general for the following electrochemical deposition of a metal in one predetermined thickness, which is the total proportion of metallic Represents intermediate compound; and Means for electrochemical Applying a metal on the reinforcing layer. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht eine Einrichtung für die elektrochemische Abscheidung ist.Device according to claim 50, characterized in that in that the means for applying the reinforcing layer is a device for the electrochemical deposition is. Vorrichtung nach Anspruch 51, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht ein elektrochemisches Ablagerungsverfahren, ausgewählt aus der Gruppe, bestehend aus stromlosen Prozessen und Elektroplatierungsprozessen, ausführt.Device according to claim 51, characterized in that in that the means for attaching the reinforcing layer is an electrochemical Deposition method selected from the group consisting of electroless processes and electroplating processes, performs. Vorrichtung nach Anspruch 51, dadurch gekennzeichnet, dass die Einrichtung für die elektrochemische Abscheidung eine Kammer, eine oder mehrere Elektroden, eine oder mehrere Kathoden und ein Prozessfluid aufweist, um eine oder mehrere Elektroden und eine oder mehrere Kathoden mit dem mikroelektronischen Werkstück zu koppeln.Device according to claim 51, characterized in that that the facility for the electrochemical deposition one chamber, one or more Having electrodes, one or more cathodes and a process fluid, around one or more electrodes and one or more cathodes with the microelectronic workpiece to pair. Vorrichtung nach Anspruch 53, dadurch gekennzeichnet, dass das Prozessfluid ein Elektrolyt zum Elektroplatieren von Kupfer oder einer Metalllegierung, ausgewählt aus der Gruppe, bestehend aus Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn, Co-P und Co-W-P oder deren Gemische ist.Device according to claim 53, characterized in that that the process fluid is an electrolyte for electroplating copper or a metal alloy selected from the group consisting of Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn, Co-P and Co-W-P or mixtures thereof is. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht diese gleichförmig auf der Barriereschicht bis zu einer Dicke 100 Å oder weniger anzubringen vermag.Device according to claim 50, characterized in that in that the means for applying the reinforcing layer uniformly the barrier layer to a thickness of 100 Å or less to install can. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass die Verstärkungsschicht aus einer Metalllegierung, ausgewählt aus der Gruppe, bestehend aus Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn, Co-P und Co-W-P gebildet ist.Apparatus according to claim 50, characterized in that the reinforcing layer of egg a metal alloy selected from the group consisting of Cu-Al, Cu-Mg, Cu-Zn, Cu-Sn, Co-P and Co-WP is formed. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das Mittel zum elektrochemischen Anbringen eines Metalls auf der Verstärkungsschicht Kupfer als Metall anzubringen vermag.Device according to claim 50, characterized in that that means for electrochemically attaching a metal the reinforcing layer Copper can be attached as metal. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Barriereschicht in einer ersten Kammer und das Mittel zum Anbringen der Verstärkungsschicht in einer zweiten Kammer der Vorrichtung angeordnet ist.Device according to claim 50, characterized in that in that the means for applying the barrier layer in a first Chamber and the means for attaching the reinforcing layer in a second Chamber of the device is arranged. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht in einer ersten Kammer und das Mittel zum Anbringen des Metalls auf die Verstärkungsschicht in einer zweiten Kammer der Vorrichtung angeordnet ist.Device according to claim 50, characterized in that in that the means for attaching the reinforcing layer in a first Chamber and the means for attaching the metal to the reinforcing layer is arranged in a second chamber of the device. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das Mittel zum Anbringen der Verstärkungsschicht in einer ersten Kammer und das Mittel zum Anbringen des Metalls auf die Verstärkungsschicht die selben Mittel in der ersten Kammer der Vorrichtung aufweisen.Device according to claim 50, characterized in that in that the means for attaching the reinforcing layer in a first Chamber and the means for attaching the metal to the reinforcing layer have the same means in the first chamber of the device. Vorrichtung nach Anspruch 50, dadurch gekennzeichnet, dass das mikroelektronische Werkstück ein Silizium- oder Galliumarsenid-Halbleiterwafer ist.Device according to claim 50, characterized in that the microelectronic workpiece is a silicon or gallium arsenide semiconductor wafer is.
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Families Citing this family (199)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905622B2 (en) * 2002-04-03 2005-06-14 Applied Materials, Inc. Electroless deposition method
US20030190426A1 (en) * 2002-04-03 2003-10-09 Deenesh Padhi Electroless deposition method
US6899816B2 (en) * 2002-04-03 2005-05-31 Applied Materials, Inc. Electroless deposition method
US20030207206A1 (en) * 2002-04-22 2003-11-06 General Electric Company Limited play data storage media and method for limiting access to data thereon
US6821909B2 (en) * 2002-10-30 2004-11-23 Applied Materials, Inc. Post rinse to improve selective deposition of electroless cobalt on copper for ULSI application
CN101279859B (en) 2003-03-26 2012-01-04 圣戈本陶瓷及塑料股份有限公司 Silicon carbide ceramic components having oxide layer
US20060283716A1 (en) * 2003-07-08 2006-12-21 Hooman Hafezi Method of direct plating of copper on a ruthenium alloy
US7654221B2 (en) * 2003-10-06 2010-02-02 Applied Materials, Inc. Apparatus for electroless deposition of metals onto semiconductor substrates
US7827930B2 (en) * 2004-01-26 2010-11-09 Applied Materials, Inc. Apparatus for electroless deposition of metals onto semiconductor substrates
US20070111519A1 (en) * 2003-10-15 2007-05-17 Applied Materials, Inc. Integrated electroless deposition system
US7465358B2 (en) * 2003-10-15 2008-12-16 Applied Materials, Inc. Measurement techniques for controlling aspects of a electroless deposition process
US7064065B2 (en) * 2003-10-15 2006-06-20 Applied Materials, Inc. Silver under-layers for electroless cobalt alloys
WO2005038084A2 (en) * 2003-10-17 2005-04-28 Applied Materials, Inc. Selective self-initiating electroless capping of copper with cobalt-containing alloys
US20050095830A1 (en) * 2003-10-17 2005-05-05 Applied Materials, Inc. Selective self-initiating electroless capping of copper with cobalt-containing alloys
US7205233B2 (en) * 2003-11-07 2007-04-17 Applied Materials, Inc. Method for forming CoWRe alloys by electroless deposition
US7193323B2 (en) * 2003-11-18 2007-03-20 International Business Machines Corporation Electroplated CoWP composite structures as copper barrier layers
US20060003570A1 (en) * 2003-12-02 2006-01-05 Arulkumar Shanmugasundram Method and apparatus for electroless capping with vapor drying
US7256111B2 (en) * 2004-01-26 2007-08-14 Applied Materials, Inc. Pretreatment for electroless deposition
US20050170650A1 (en) * 2004-01-26 2005-08-04 Hongbin Fang Electroless palladium nitrate activation prior to cobalt-alloy deposition
US20060033678A1 (en) * 2004-01-26 2006-02-16 Applied Materials, Inc. Integrated electroless deposition system
US20050181226A1 (en) * 2004-01-26 2005-08-18 Applied Materials, Inc. Method and apparatus for selectively changing thin film composition during electroless deposition in a single chamber
US20050161338A1 (en) * 2004-01-26 2005-07-28 Applied Materials, Inc. Electroless cobalt alloy deposition process
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US20050253268A1 (en) * 2004-04-22 2005-11-17 Shao-Ta Hsu Method and structure for improving adhesion between intermetal dielectric layer and cap layer
US20060240187A1 (en) * 2005-01-27 2006-10-26 Applied Materials, Inc. Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
US7651934B2 (en) 2005-03-18 2010-01-26 Applied Materials, Inc. Process for electroless copper deposition
WO2006102180A2 (en) * 2005-03-18 2006-09-28 Applied Materials, Inc. Contact metallization methods and processes
US7659203B2 (en) * 2005-03-18 2010-02-09 Applied Materials, Inc. Electroless deposition process on a silicon contact
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
WO2006137237A1 (en) * 2005-06-22 2006-12-28 Nec Corporation Semiconductor device and method for manufacturing same
US20070071888A1 (en) * 2005-09-21 2007-03-29 Arulkumar Shanmugasundram Method and apparatus for forming device features in an integrated electroless deposition system
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces
US20070099422A1 (en) * 2005-10-28 2007-05-03 Kapila Wijekoon Process for electroless copper deposition
US20070210448A1 (en) * 2006-03-10 2007-09-13 International Business Machines Corporation Electroless cobalt-containing liner for middle-of-the-line (mol) applications
JP4878518B2 (en) * 2006-07-28 2012-02-15 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
US7867900B2 (en) * 2007-09-28 2011-01-11 Applied Materials, Inc. Aluminum contact integration on cobalt silicide junction
US20090117731A1 (en) * 2007-11-01 2009-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnection structure and method for making the same
US20090127711A1 (en) * 2007-11-15 2009-05-21 International Business Machines Corporation Interconnect structure and method of making same
JP5388191B2 (en) * 2009-05-26 2014-01-15 Ｊｘ日鉱日石金属株式会社 Plating object having through silicon via and method for forming the same
US8237191B2 (en) * 2009-08-11 2012-08-07 International Business Machines Corporation Heterojunction bipolar transistors and methods of manufacture
KR101214413B1 (en) * 2009-10-27 2012-12-21 가부시키가이샤 알박 Wiring layer, semiconductor device, and liquid crystal display device using semiconductor device
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
CN102412191B (en) * 2011-05-13 2014-02-05 上海华力微电子有限公司 Transmission electron microscopy sample preparation method capable of detecting Damascus seed crystal layer and barrier layer
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
CN102496597A (en) * 2011-12-30 2012-06-13 中国科学院宁波材料技术与工程研究所 Forming method for Cu interconnect line diffusion barrier of integrated circuit
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
JP5725073B2 (en) 2012-10-30 2015-05-27 三菱電機株式会社 Semiconductor device manufacturing method, semiconductor device
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9324606B2 (en) * 2014-01-09 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned repairing process for barrier layer
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9355862B2 (en) 2014-09-24 2016-05-31 Applied Materials, Inc. Fluorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
CA3044874C (en) * 2016-12-16 2023-05-16 Haldor Topsoe A/S Deposition of a coating on an interconnect for solid oxide cell stacks
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
DE102017213631A1 (en) * 2017-08-07 2019-02-07 Robert Bosch Gmbh Micromechanical device and corresponding manufacturing method
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI766433B (en) 2018-02-28 2022-06-01 美商應用材料股份有限公司 Systems and methods to form airgaps
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN110528041A (en) * 2019-08-13 2019-12-03 广州兴森快捷电路科技有限公司 For the electroplating processing method of wafer, wafer and wiring board
CN113299598A (en) * 2020-02-24 2021-08-24 长鑫存储技术有限公司 Semiconductor structure manufacturing method
US20220165852A1 (en) * 2020-11-23 2022-05-26 Applied Materials, Inc. Methods and apparatus for metal fill in metal gate stack

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6017437A (en) * 1997-08-22 2000-01-25 Cutek Research, Inc. Process chamber and method for depositing and/or removing material on a substrate
US6010960A (en) * 1997-10-29 2000-01-04 Advanced Micro Devices, Inc. Method and system for providing an interconnect having reduced failure rates due to voids
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
DE69929607T2 (en) * 1998-06-30 2006-07-27 Semitool, Inc., Kalispell METALIZATION STRUCTURES FOR MICROELECTRONIC APPLICATIONS AND METHOD FOR PRODUCING THESE STRUCTURES
US6174799B1 (en) * 1999-01-05 2001-01-16 Advanced Micro Devices, Inc. Graded compound seed layers for semiconductors
US6596624B1 (en) * 1999-07-31 2003-07-22 International Business Machines Corporation Process for making low dielectric constant hollow chip structures by removing sacrificial dielectric material after the chip is joined to a chip carrier
JP4428832B2 (en) * 1999-08-27 2010-03-10 富士通株式会社 Metal wiring structure, semiconductor device, and manufacturing method of semiconductor device
US6740580B1 (en) * 1999-09-03 2004-05-25 Chartered Semiconductor Manufacturing Ltd. Method to form copper interconnects by adding an aluminum layer to the copper diffusion barrier
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
US6136707A (en) * 1999-10-02 2000-10-24 Cohen; Uri Seed layers for interconnects and methods for fabricating such seed layers
US6562715B1 (en) * 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure

Also Published As

Publication number Publication date
JP2004533123A (en) 2004-10-28
WO2002103782A2 (en) 2002-12-27
WO2002103782A3 (en) 2003-10-16
CN1516895A (en) 2004-07-28
US20060076244A1 (en) 2006-04-13
US20030010645A1 (en) 2003-01-16

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