DE10258762A1 - Analog to digital converter for audio and video data and all electronic uses has subtracter integrator comparator and digitizer components - Google Patents

Analog to digital converter for audio and video data and all electronic uses has subtracter integrator comparator and digitizer components Download PDF

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Abstract

An analog-to-digital converter comprises a subtracter (1) producing a difference signal from the analog input and an analog approximation signal, an integrator (30) for this signal, a comparator (40,50) to determine if this is in a given relation to a threshold and a device (70,80) to determine a dependent digital bit. Independent claims are also included for the following: (a) a converting process for the above;and (b) an operational process

Description

Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Wandler und insbesondere auf einen Analog-Digital-Wandler mit einem verbesserten Signal-Rausch-Abstand.The present invention relates to an analog-to-digital converter and in particular to an analog-to-digital converter with an improved signal-to-noise ratio.

Ein Analog-Digital-Wandler (ADC; ADC = Analog Digital Converter) wandelt ein analoges Eingangssignal insbesondere eine elektrische Spannung oder einen Strom, in ein digitales Ausgangssignal, das eine Zahl darstellt, die zur momentanen Größe bzw. Amplitude des analogen Eingangssignals proportional ist. ADCs werden in allen Bereichen der Elektronik verwendet, in denen analoge Eingangssignale digital gespeichert, verarbeitet oder übertragen werden sollen. In dem Maß, in dem Meßdaten, Audiodaten, Videodaten etc. in allen Bereichen der Technik zunehmend digital gespeichert, verarbeitet und übertragen werden, finden auch ADCs eine große und ständig wachsende Verbreitung. Für unterschiedlichste Anwendungen und Anforderungen stehen zahlreiche verschiedene ADCs zur Verfügung, die auf mehreren verschiedenen Prinzipien bzw. Wandlungsverfahren beruhen.An analog-to-digital converter (ADC; ADC = Analog Digital Converter) converts an analog input signal in particular an electrical voltage or a current, in a digital output signal representing a number related to the current Size or Amplitude of the analog input signal is proportional. Become ADCs used in all areas of electronics where analog input signals digitally stored, processed or transmitted. In the measure in the measurement data, Audio data, video data etc. in all areas of technology increasingly digitally stored, processed and transmitted, too ADCs a big one and constantly growing spread. For there are many different applications and requirements various ADCs are available that are based on several different principles or conversion processes.

Beim Parallelverfahren wird das analoge Eingangssignal durch eine Anzahl von Komparatoren gleichzeitig bzw, parallel mit einer entsprechenden Anzahl von Referenzspannungen verglichen, die beispielsweise durch einen äquidistanten Spannungsteiler erzeugt werden. Die Ausgangssignale der Komparatoren werden durch einen Prioritätsdecoder in eine Zahl bzw. ein diese darstellendes digitales Signal gewandelt, das angibt über der wievielten der Referenzspannungen das analoge Eingangssignal liegt.With the parallel method, the analog input signal by a number of comparators simultaneously or in parallel with a corresponding number of reference voltages compared for example by an equidistant Voltage dividers are generated. The output signals of the comparators are decoded by a priority decoder converted a number or a digital signal representing it, that indicates about how many of the reference voltages the analog input signal is.

Beim Wägeverfahren bzw. Verfahren der sukzessiven Approximation (SAR; SAR = Successive Approximation Register) wird die Zahl, die die Amplitude des Eingangssignals darstellt, durch Intervallschachtelung bestimmt. Ein Sukzessive-Approximation-Register setzt beginnend beim höchstwertigen Bit (MSB; MSB = most significant bit) der Reihe nach bis zum niedrigstwertigen Bit (LSB; LSB = least significant bit) probeweise jedes Bit einer Approximationszahl. Die Approximationszahl wird nach jedem Setzen eines Bits durch einen Digital-Analog-Wandler in ein entsprechendes bzw. zu der Approximationszahl proportionales analoges Approximationssignal gewandelt. Ein Komparator vergleicht das analoge Eingangssignal mit dem analogen Approximationssignal. Wenn das analoge Eingangssignal größer als das analoge Approximationssignal ist, bleibt das zuletzt gesetzte Bit gesetzt (1), andernfalls wird es rückgesetzt (auf 0 gesetzt). Wenn alle Bits der Approximationszahl einmal (probeweise) gesetzt waren und gegebenenfalls rückgesetzt wurden, wird die Approximationszahl bzw. ein diese darstellendes digitales Ausgangssignal ausgegeben.In the weighing process or process the successive approximation (SAR; SAR = Successive Approximation Register) becomes the number representing the amplitude of the input signal determined by interval nesting. A successive approximation register starts at the most significant bit (MSB; MSB = most significant bit) in order to the least significant Bit (LSB; LSB = least significant bit) test every bit one Approximationszahl. The approximation number is after each setting a bit by a digital-to-analog converter into a corresponding one analog approximation signal proportional to the approximation number changed. A comparator compares the analog input signal with the analog approximation signal. If the analog input signal bigger than that is analog approximation signal, the last bit set remains set (1), otherwise it is reset (set to 0). If all bits of the approximation number are set once (on a trial basis) were and reset if necessary the approximation number or a representative number digital output signal output.

Das Zählverfahren ist dem Wägeverfahren ähnlich, wobei die Approximationszahl nicht durch eine Intervallschachtelung sondern durch schrittweises Erhöhen um jeweils eins bestimmt wird. Nach jedem Erhöhen wird wiederum die Approximationszahl in ein analoges Approximationssignal gewandelt, das mit dem analogen Eingangssignal verglichen wird. Bei der (quasi-) kontinuierlichen Erfassung eines zeitabhängigen analogen Eingangssignals läuft die Approximationszahl bzw. das aus ihr erzeugte analoge Approximationssignal dem analogen Eingangssignal nach, wobei die Approximationszahl sowohl vorwärts als auch rückwärts gezählt wird.The counting process is similar to the weighing process, where the approximation number is not by interval nesting but by gradually increasing it is determined by one at a time. After each increment, the approximation number in converted an analog approximation signal that with the analog Input signal is compared. In the (quasi) continuous Acquisition of a time-dependent analog input signal is running the approximation number or the analog approximation signal generated from it the analog input signal, whereby the approximation number both forward as well as counting down.

Die drei genannten Verfahren, neben denen weitere existieren, weisen unterschiedliche Vor- und Nachteile auf. Insbesondere bedingen sie unterschiedlichen schaltungstechnischen Aufwand und sind mehr oder weniger für eine schnelle Erfassung schnell veränderlicher Eingangssignale oder für eine genaue Erfassung von Eingangssignalen geeignet. Bei allen drei Verfahren wird die analoge Eingangsspannung durch einen oder mehrere Komparatoren mit einem analogen Approximationssignal bzw. mit Referenzspannungen verglichen, wobei die Referenzspannungen funktional ebenfalls Approximationssignale darstellen. Wenn die Abweichung zwischen dem Approximationssignal und dem Eingangssignal groß ist, ist der Vergleich der beiden Signale sicher bzw. eindeutig. Wenn die Abweichung des analogen Approximationssignals von dem analogen Eingangssignal jedoch klein ist und damit auch der Komparator ein kleines Eingangssignal erhält, ist die Entscheidung des Komparators sensitiv gegen Rauschen, das sowohl vom analogen Eingangssignal, als auch vom analogen Approximationssignal als auch vom Komparator bzw. der ADC-Schaltung selbst stammen kann. Diese Rauschempfindlichkeit kann bewirken, daß die Approximationszahl bzw. das digitale Ausgangssignal im niedrigstwertigen Bit bzw. in den niedrigstwertigen Bits unsicher ist bzw. von dem theoretisch dem analogen Eingangssignal entsprechenden Soll-Signal abweicht. In gleicher Weise ist der Vergleich in diesem Zustand auch empfindlich gegen Störungen wie z.B. Einkopplung, Übersprechen und Betriebsspannungsschwankungen, die sich ähnlich auswirken wie das zuvor beschriebene Rauschen.The three methods mentioned, besides which others exist have different advantages and disadvantages on. In particular, they require different circuitry Effort and are more or less quick for a quick capture variable Input signals or for an accurate acquisition of input signals is suitable. All three The analog input voltage is traversed by one or more Comparators with an analog approximation signal or with reference voltages compared, the reference voltages also functionally approximation signals represent. If the deviation between the approximation signal and the input signal is large, the comparison of the two signals is certain or clear. If the deviation of the analog approximation signal from the analog However, the input signal is small and so is the comparator receives a small input signal, is the decision of the comparator sensitive to noise that both from the analog input signal and from the analog approximation signal and can also come from the comparator or the ADC circuit itself. This sensitivity to noise can cause the approximation number or the digital output signal in the least significant bit or in the least significant bits is uncertain or theoretically from that analog input signal deviates from the corresponding target signal. In in the same way, the comparison in this state is also sensitive to disorders such as. Coupling, crosstalk and operating voltage fluctuations that have a similar effect as the previous one described noise.

Dieses Problem wird bisher gelöst, indem die Analog-Digital-Wandlung mit einer erhöhten Wandlungsrate durchgeführt wird. Das digitale Ausgangssignal wird anschließend digital gefiltert, wodurch das Rauschen des gewandelten Signals bzw. des digitalen Ausgangssignals auf die eigentliche Nyquist-Wandlungsrate bandbegrenzt wird und somit gegenüber dem Eingangssignal an Leistung verliert. Dieses Vorgehen erfordert einen schnelleren Analog-Digital-Wandler und eine nachgeschaltete digitale Filterschaltung und erhöht somit Schaltungsaufwand, Herstellungskosten und Leistungsbedarf erheblich und entspannt die Anforderungen an den Komparator, der in gebräuchlichen AD-Wandlern hochgenau sein muß.So far, this problem has been solved by the analog-digital conversion with an increased Conversion rate carried out becomes. The digital output signal is then digitally filtered, whereby the noise of the converted signal or the digital output signal on the actual Nyquist conversion rate is band limited and thus compared to the input signal in terms of power loses. This procedure requires a faster analog-to-digital converter and a downstream digital filter circuit and thus increases Circuit effort, manufacturing costs and power requirements significantly and relaxes the demands on the comparator, which is in use AD converters must be highly accurate.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen Analog-Digital-Wandler bzw. ein Verfahren zum Analog-Digital-Wandeln und ein Verfahren zum Betreiben eines Analog-Digital- Wandlers zu schaffen, die auf einfachere Weise die Rauschempfindlichkeit verringern bzw. ein rauscharmes und sicheres Wandeln ermöglichen.The object of the present invention consists of an analog-to-digital converter or a method for Analog-digital conversion and to provide a method for operating an analog-digital converter, that reduce noise sensitivity in a simpler manner or enable low-noise and safe walking.

Diese Aufgabe wird durch einen Analog-Digital-Wandler nach Anspruch 1 und Verfahren nach Anspruch 11 und 12 gelöst.This task is accomplished through an analog-to-digital converter solved according to claim 1 and method according to claim 11 and 12.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, bei einer Analog-Digital-Wandlung die Differenz zwischen einem zu wandelnden analogen Eingangssignal und einem Approximationssignal nicht direkt zur Steuerung einer Entscheidung über ein Setzen oder Rücksetzen eines Bits einer Approximationszahl zu verwenden, sondern die Differenz zunächst zeitlich zu integrieren. Die integrierte Differenz steuert erst dann die Entscheidung über das Setzen oder Rücksetzen eines Bits einer Approximationszahl, wenn sie sich um einen durch zwei Komparatorschwellen vorbestimmten Betrag von 0 unterscheidet. So lange sich die integrierte Differenz noch nicht um den vorbestimmten Betrag von 0 unterscheidet, wird die zeitliche Integration fortgesetzt.The present invention lies based on the knowledge that the difference in an analog-digital conversion not between an analog input signal to be converted and an approximation signal directly to control a decision to set or reset of a bit of an approximation number, but first the difference in time to integrate. Only then does the integrated difference control the Decision about setting or resetting of a bit of an approximation number, if it is a by two comparator thresholds predetermined amount differs from 0. As long as the integrated difference is not around the predetermined one If the amount differs from 0, the temporal integration is continued.

Die vorliegende Erfindung ist auf verschiedene Digital-Analog-Wandlertypen bzw. auf Analog-Digital-Wandler, die verschiedene Wandlungsverfahren verwenden, anwendbar, beispielsweise auf das Wägeverfahren bzw. das Verfahren der sukzessiven Approximation, das Zählverfahren und das Parallelverfahren.The present invention is based on different types of digital-to-analog converters or to analog-digital converters that use different conversion methods, applicable, for example to the weighing process or the process the successive approximation, the counting method and the parallel method.

Die Erfindung ist sowohl als Vorrichtung als auch als Verfahren implementierbar. Entsprechend können die in dieser Anmeldung beschriebenen Vorrichtungsmerkmale durch entsprechende Verfahrensschritte ersetzt werden.The invention is both as a device can also be implemented as a method. Accordingly, the device features described in this application by appropriate Process steps are replaced.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß die Differenz zwischen dem zu wandelnden analogen Eingangssignal und einem analogen Approximationssignal durch die Integration immer dann gefiltert und verstärkt wird, wenn sie einen ge ringen Betrag aufweist und deshalb Fehlentscheidungen des Komparators bewirken könnte. Wenn die Differenz groß ist und deshalb eine sichere Entscheidung des Komparators möglich ist, wird die Differenz nur kurz oder gar nicht integriert.An advantage of the present invention is that the Difference between the analog input signal to be converted and an analog approximation signal through the integration then filtered and amplified if it has a small amount and therefore wrong decisions of the comparator. When the difference is big and therefore a safe decision of the comparator is possible the difference is integrated only briefly or not at all.

Anders ausgedrückt paßt sich die Filterbandbreite den Erfordernissen an, da so lange integriert wird, bis eine der Schwellen überschritten wird. Dies entspricht einer FIR-Filterung (FIR = finite impulse response = endliche Impulsantwort), bei der die Filterlänge mit jedem Integrationsschritt zunimmt.In other words, the filter bandwidth fits the requirements, since it is integrated until one of the Thresholds exceeded becomes. This corresponds to FIR filtering (FIR = finite impulse response) at which the filter length increases with every step of integration.

Insbesondere bei einer Wandlung nach dem Verfahren der sukzessiven Approximation bzw. dem Wägeverfahren oder nach dem Zählverfahren bewirkt die vorliegende Erfindung eine nur geringfügige Verlängerung der Wandlungszeit. Bei der sukzessiven Approximation nähert sich das analoge Approximationssignal dem analogen Eingangssignal maximal zweimal bis auf eine Differenz an, die einem LSB oder weniger entspricht, beim Zählverfahren ist dies genau einmal der Fall. Die Wandlungszeit steigt damit nur um einige 10% an. Im Gegensatz zu der oben beschriebenen herkömmlichen einer Analog-Digital-Wandlung nachgeschalteten digitalen Filterung muß die Abtastrate des Analog-Digital-Wandlers nicht auf ein Vielfaches der Nyquist-Rate erhöht werden, und der Wandler muß nur unwesentlich überdimensioniert werden.Especially when converting to the process of successive approximation or the weighing process or according to the counting method the present invention causes only a slight extension the time of change. The successive approximation approaches the analog approximation signal maximally the analog input signal twice except for a difference that corresponds to an LSB or less, in the counting process this is exactly the case once. The change time only increases by some 10%. In contrast to the conventional one described above an analog-to-digital conversion Downstream digital filtering does not have to be the sampling rate of the analog-digital converter can be increased to a multiple of the Nyquist rate, and the converter just have to slightly oversized become.

Die Anforderungen an den Integrator sind gering, es muß lediglich sichergestellt sein, daß die Komparatorschwellen der nachgeschalteten Komparatoren innerhalb des Aussteuerbereiches des Integrators liegen. Auch die Anforderungen an die Komparatoren sind gering, es sollte lediglich sichergestellt sein, daß der Abstand ihrer Schwellen einigen LSB des Analog-Digital-Wandlers entspricht. Die vorliegende Erfindung erfordert somit einen nur geringen zusätzlichen schaltungstechnischen Aufwand.The requirements for the integrator are small, it just has to be sure that the comparator thresholds the downstream comparators within the modulation range of the integrator. Also the requirements for the comparators are small, it should only be ensured that the distance their thresholds correspond to some LSB of the analog-digital converter. The present The invention thus requires only a small additional circuitry Expenditure.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß sie besonders zur Auswertung kapazitiver Sensoren geeignet ist.Another advantage of the present Invention is that it is particularly suitable for evaluating capacitive sensors.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung mit Bezug auf die beiliegenden Figuren näher erläutert. Es zeigen:Below are preferred embodiments of the present invention with reference to the accompanying figures explained in more detail. It demonstrate:

1 ein schematisches Schaltungsdiagramm eines Analog-Digital-Wandlers gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; 1 is a schematic circuit diagram of an analog-digital converter according to a first preferred embodiment of the present invention;

2 ein schematisches Signal-Zeit-Diagramm einer Analog-Digital-Wandlung gemäß der vorliegenden Erfindung; 2 a schematic signal-time diagram of an analog-to-digital conversion according to the present invention;

3 ein schematisches Signal-Zeit-Diagramm einer Analog-Digital-Wandlung gemäß der vorliegenden Erfindung; 3 a schematic signal-time diagram of an analog-to-digital conversion according to the present invention;

4 ein schematisches Signal-Zeit-Diagramm einer Analog-Digital-Wandlung gemäß der vorliegenden Erfindung; 4 a schematic signal-time diagram of an analog-to-digital conversion according to the present invention;

5 ein schematisches Schaltungsdiagramm eines Analog-Digital-Wandlers gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; 5 a schematic circuit diagram of an analog-digital converter according to a further preferred embodiment of the present invention;

6 ein schematisches Schaltungsdiagramm eines Analog-Digital-Wandlers gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; und 6 a schematic circuit diagram of an analog-digital converter according to a further embodiment of the present invention; and

7 ein schematisches Schaltungsdiagramm, das eine Verwendung eines erfindungsgemäßen Analog-Digital-Wandlers zusammen mit einem kapazitiven Sensor darstellt. 7 is a schematic circuit diagram illustrating the use of an analog-digital converter according to the invention together with a capacitive sensor.

1 ist ein schematisches Schaltungsdiagramm eines Analog-Digital-Wandlers gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Der Analog-Digital- Wandler (ADC) umfaßt einen Subtrahierer 10 mit einem ersten Eingang 12, einem zweiten Eingang 14 und einem Ausgang 16 zum Erzeugen eines Signals, das die Differenz zwischen am ersten Eingang 12 (Minuend) und am zweiten Eingang 14 (Subtrahend) empfangenen Signalen ist. Der erste Eingang 12 des Subtrahierers ist mit einem Analogsignaleingang 20 des Analog-Digital-Wandlers verbunden. Ein Integrator 30 umfaßt einen Eingang 32, einen Ausgang 34 und einen Rücksetzsignaleingang 36 und erzeugt an seinem Ausgang 34 ein Signal, das proportional zum Zeitintegral eines am Eingang 32 anliegenden Signals ist. Ein erster Komparator 40 weist einen ersten Eingang 42, einen zweiten Eingang 44 und einen Ausgang 46 auf und erzeugt an seinem Ausgang 46 ein Signal, das anzeigt, ob ein am ersten Eingang 42 empfangenes Signal größer als ein am zweiten Eingang 44 empfangenes Signal ist. Ein zweiter Komparator 50 weist einen ersten Eingang 52, einen zweiten Eingang 54 und einen Ausgang 56 auf und erzeugt an seinem Ausgang 56 ein Signal, das anzeigt, ob ein am ersten Eingang 52 empfangenes Signal größer als ein am zweiten Eingang 54 empfangenes Signal ist. Der zweite Eingang 44 des ersten Komparators 40 und der erste Eingang 52 des zweiten Komparators 50 sind parallel mit dem Ausgang 34 des Integrators 30 verbunden. Der erste Eingang 42 des ersten Komparators 40 und der zweite Eingang 54 des zweiten Komparators 50 sind mit einem ersten Komparatorschwelleneingang 60 bzw. einem zweiten Komparatorschwelleneingang 62 verbunden. 1 10 is a schematic circuit diagram of an analog-to-digital converter according to a first preferred embodiment of the present invention. The analog-to-digital converter (ADC) comprises a subtractor 10 with a first entrance 12 , a second entrance 14 and an exit 16 to generate a signal that is the difference between at the first input 12 (Minuend) and at the second entrance 14 (Subtrahend) received signals. The first entrance 12 of the subtractor is with an analog signal input 20 of the analog-to-digital converter. An integrator 30 includes an entrance 32 , an exit 34 and a reset signal input 36 and generated at its exit 34 a signal proportional to the time integral of one at the input 32 applied signal is. A first comparator 40 has a first entrance 42 , a second entrance 44 and an exit 46 on and generated at its exit 46 a signal that indicates whether a at the first input 42 received signal greater than one at the second input 44 received signal. A second comparator 50 has a first entrance 52 , a second entrance 54 and an exit 56 on and generated at its exit 56 a signal that indicates whether a at the first input 52 received signal greater than one at the second input 54 received signal. The second entrance 44 of the first comparator 40 and the first entrance 52 of the second comparator 50 are parallel to the output 34 of the integrator 30 connected. The first entrance 42 of the first comparator 40 and the second entrance 54 of the second comparator 50 are with a first comparator threshold input 60 or a second comparator threshold input 62 connected.

Eine ADC-Zustand-Vorrichtung bzw. ADC State Machine bzw. Steuerung 70 weist einen ersten Eingang 72, der mit dem Ausgang 46 des ersten Komparators 40 verbunden ist, einen zweiten Eingang 74, der mit dem Ausgang 56 des zweiten Komparators 50 verbunden ist, einen Rücksetzsignalausgang 76, der mit dem Rücksetzsignaleingang 36 des Integrators 30 verbunden ist, und einen Registersteuerausgang 78 auf. Die Funktionsweise der Steuerung 70 wird weiter unten näher erläutert.An ADC state device or controller 70 has a first entrance 72 that with the exit 46 of the first comparator 40 is connected to a second input 74 that with the exit 56 of the second comparator 50 is connected, a reset signal output 76 that with the reset signal input 36 of the integrator 30 is connected, and a register control output 78 on. How the control works 70 will be explained in more detail below.

Ein Sukzessive-Approximation-Register bzw. Register 80 zum digitalen Speichern einer Zahl umfaßt einen Steuereingang 82, der mit dem Registersteuerausgang 78 der Steuerung 70 verbunden ist, und einen Ausgang 84 zum Ausgeben der gespeicherten Zahl in Form eines digitalen Signals. Der Ausgang 84 des Registers 80 ist mit einem Digitalsignalausgang 86 des Analog-Digital-Wandlers verbunden. Ein Digital-Analog-Digital-Wandler (DAC; DAC = Digital Analog Converter) 90 umfaßt einen Eingang 92, der parallel zu dem Digitalsignalausgang 86 des Analog-Digital-Wandlers mit dem Ausgang 84 des Registers 80 verbunden ist, und einen Ausgang 94 und wandelt ein an seinem Eingang 92 anliegendes digitales Signal in ein entsprechendes Analogsignal, das er an seinem Ausgang 84 bereitstellt.A successive approximation register or register 80 for digitally storing a number comprises a control input 82 that with the register control output 78 the control 70 is connected, and an output 84 to output the stored number in the form of a digital signal. The exit 84 of the register 80 is with a digital signal output 86 of the analog-to-digital converter. A digital-to-analogue converter (DAC; DAC = Digital Analog Converter) 90 includes an entrance 92 which is parallel to the digital signal output 86 of the analog-digital converter with the output 84 of the register 80 is connected, and an output 94 and walk at his entrance 92 applied digital signal into a corresponding analog signal, which he at his output 84 provides.

Das in 1 gezeigte bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ist ein Analog-Digital-Wandler, der nach dem Wägeverfahren bzw. dem Verfahren der sukzessiven Approximation arbeitet. Der ADC empfängt am Analogsignaleingang 20 ein Analogsignal in Form einer Eingangsspannung Ue gegenüber Masse, wobei die Eingangsspannung Ue vorzugsweise während der im folgenden beschriebenen Wandlung durch ein vorgeschaltetes, nicht dargestelltes Abtast-Halte-Glied konstant gehalten wird. Das Register 80 speichert digital eine Approximationszahl Z und gibt an seinem Ausgang 84 ein Digitalsignal aus, das diese Approximationszahl Z darstellt. Dieses Digitalsignal wird von dem DAC 90 an seinem Eingang 92 empfangen und in ein entsprechendes analoges Approximationssignal gewandelt. Der DAC 90 gibt an seinem Ausgang 94 das analoge Approximationssignal in Form einer Spannung U(Z) aus.This in 1 The preferred exemplary embodiment of the present invention shown is an analog-to-digital converter which works according to the weighing method or the successive approximation method. The ADC receives at the analog signal input 20 an analog signal in the form of an input voltage U e with respect to ground, the input voltage U e preferably being kept constant during the conversion described below by an upstream sample-and-hold element, not shown. The registry 80 digitally stores an approximation number Z and outputs it at its output 84 a digital signal that represents this approximation number Z. This digital signal is from the DAC 90 at its entrance 92 received and converted into a corresponding analog approximation signal. The DAC 90 gives at its exit 94 the analog approximation signal in the form of a voltage U (Z).

Zu Beginn des Wandlungsverfahrens weisen alle Bits der Approximationszahl Z bzw. des die Approximationszahl Z darstellenden digitalen Approximationssignals den Wert 0 auf, lediglich das höchstwertige Bit (MSB) weist den Wert 1 auf. Der Subtrahierer 10 bildet die Differenz aus dem am Analogsignaleingang 20 anliegenden analogen Eingangssignal Ue und dem der gegenwärtigen Approximationszahl Z entsprechenden analogen Appro ximationszahl U(Z). Das von dem Subtrahierer 10 erzeugte Differenzsignal wird von dem Integrator 30 an seinem Eingang 32 empfangen und zeitlich integriert. Der Integrator 30 gibt an seinem Ausgang 34 das integrierte Differenzsignal aus, das durch die nachgeschalteten Komparatoren 40, 50 mit Komparatorschwellen verglichen wird.At the beginning of the conversion process, all bits of the approximation number Z or of the digital approximation signal representing the approximation number Z have the value 0, only the most significant bit (MSB) has the value 1. The subtractor 10 forms the difference from that at the analog signal input 20 applied analog input signal U e and the analog approximation number U (Z) corresponding to the current approximation number Z. That from the subtractor 10 generated difference signal is from the integrator 30 at its entrance 32 received and integrated in time. The integrator 30 gives at its exit 34 the integrated differential signal from the downstream comparators 40 . 50 is compared with comparator thresholds.

Der erste Komparator 40 empfängt an seinem ersten Eingang 42 von dem ersten Komparatorschwelleneingang 60 ein Signal bzw. eine Spannung, die eine erste Komparatorschwelle darstellt und vorzugsweise ein Vielfaches α des Wertes des niedrigstwertigen bzw. niedrigstsignifikanten Bits LSB beträgt, wobei α > 0 ist. Der zweite Komparator 50 empfängt an seinem zweiten Eingang 54 von dem zweiten Komparatorschwelleneingang 62 ein Signal bzw. eine Spannung, das bzw. die eine zweite Komparatorschwelle darstellt. Die zweite Komparatorschwelle hat vorzugsweise denselben Betrag wie die am ersten Eingang 42 des ersten Komparators 40 anliegende erste Komparatorschwelle, jedoch das entgegengesetzte (negative) Vorzeichen. Der erste Komparator 40 erzeugt an seinem Ausgang 46 ein Signal, das anzeigt, ob das integrierte Differenzsignal größer als die erste Komparatorschwelle ist. Der zweite Komparator 50 erzeugt an seinem Ausgang 56 ein Signal, das anzeigt, ob das integrierte Differenzsignal kleiner als die am zweiten Eingang 54 anliegende (negative) zweite Komparatorschwelle ist.The first comparator 40 receives at its first entrance 42 from the first comparator threshold input 60 a signal or a voltage which represents a first comparator threshold and is preferably a multiple α of the value of the least significant or least significant bit LSB, where α> 0. The second comparator 50 receives at its second entrance 54 from the second comparator threshold input 62 a signal or a voltage which represents a second comparator threshold. The second comparator threshold preferably has the same amount as that at the first input 42 of the first comparator 40 First comparator threshold applied, however the opposite (negative) sign. The first comparator 40 generated at its output 46 a signal that indicates whether the integrated difference signal is greater than the first comparator threshold. The second comparator 50 generated at its output 56 a signal that indicates whether the integrated difference signal is less than that at the second input 54 applied (negative) second comparator threshold.

Die Steuerung 70 empfängt an ihren Eingängen 72, 74 die Ausgangssignale der Komparatoren 40, 50 von deren Ausgängen 46, 56. Wenn das integrierte Differenzsignal kleiner als die erste Komparatorschwelle und größer als die zweite Komparatorschwelle ist, steuert die Steuerung 70 eine Fortsetzung der Integration des Differenzsignals durch den Integrator 30. Dazu erzeugt sie insbesondere kein Rücksetzsignal am Rücksignalausgang 76 und kein Registersteuersignal am Registersteuerausgang 78, das den Inhalt des Registers 80 ändern könnte. Die Integration des Differenzsignals wird so lange fortge setzt, bis entweder das integrierte Differenzsignal größer als die erste Komparatorschwelle oder kleiner als die zweite Komparatorschwelle ist oder bis eine vorbestimmte maximale Integrationszeit erreicht ist.The control 70 receives at their entrances 72 . 74 the output signals of the comparators 40 . 50 from their exits 46 . 56 , If the integrated difference signal is less than the first comparator threshold and greater than the second comparator threshold, the controller controls 70 a continuation of the integration of the difference signal by the integrator 30 , For this purpose, in particular it does not generate a reset signal at the return signal output 76 and no register control signal at the register control output 78 . that is the content of the register 80 could change. The integration of the difference signal is continued until either the integrated difference signal is greater than the first comparator threshold or less than the second comparator threshold or until a predetermined maximum integration time is reached.

Wenn die vorbestimmte maximale Integrationszeit erreicht ist bevor das integrierte Differenzsignal die erste Komparatorschwelle überschreitet oder die zweite Komparatorschwelle unterschreitet, bedeutet dies, daß die Differenz zwischen dem analogen Eingangssignal Ue und dem analogen Approximationssignal U(Z) klein ist. Bei einer entsprechenden Wahl der vorbestimmten maximalen Integrationszeit kann daraus, daß das integrierte Differenzsignal weder die erste, obere Komparatorschwelle überschreitet noch die zweite, untere Komparatorschwelle unterschreitet, geschlossen werden, daß der Wert der Abweichung zwischen analogem Approximationssignal U(Z) und analogem Eingangssignal Ue weniger als ein LSB beträgt. In diesem Fall ist die Wandlung abgeschlossen ohne daß weitere Approximationsschritte durchgeführt werden müssen. Die Approximationszahl Z als das Ergebnis der Wandlung wird in Form eines digitalen Ausgangssignals am Digitalsignalausgang 86 ausgegeben.If the predetermined maximum integration time is reached before the integrated difference signal exceeds the first comparator threshold or falls below the second comparator threshold, this means that the difference between the analog input signal U e and the analog approximation signal U (Z) is small. With a corresponding choice of the predetermined maximum integration time, it can be concluded from the fact that the integrated difference signal neither exceeds the first, upper comparator threshold nor falls below the second, lower comparator threshold that the value of the deviation between analog approximation signal U (Z) and analog input signal U e is less than an LSB. In this case, the conversion is complete without further approximation steps having to be carried out. The approximation number Z as the result of the conversion is in the form of a digital output signal at the digital signal output 86 output.

Wenn das integrierte Differenzsignal größer als die erste, obere Komparatorschwelle ist, bedeutet dies, daß das analoge Approximationssignal U(Z) deutlich (um mehr als ein LSB) kleiner als das analoge Eingangssignal Ue ist. Die Steuerung 70 erzeugt deshalb an ihrem Registersteuerausgang 78 ein Registersteuersignal, das von dem Register 80 an seinem Steuereingang 82 empfangen wird und bewirkt, daß dasjenige Bit der Approximationszahl Z mit dem nächstniedrigeren Wert gesetzt wird. Gleichzeitig erzeugt die Steuerung 70 an ihrem Rücksetzsignalausgang 76 ein Rücksetzsignal, das von dem Rücksetzsignaleingang 36 des Integrators 30 empfangen wird und bewirkt, daß der Integrator 30 rückgesetzt wird und insbesondere an seinem Ausgang 34 zunächst wieder die Spannung 0 erzeugt. Der DAC 90 erzeugt ein neues analoges Approximations signal U(Z), das der neuen Approximationszahl Z entspricht. Die Differenz zwischen dem analogen Eingangssignal Ue und dem neuen analogen Approximationssignal U(Z) wird wiederum, wie oben beschrieben durch den Integrator 30 integriert. Dabei erzeugt der Integrator 30 an seinem Ausgang 34 ein vom Wert 0 ansteigendes oder abfallendes Signal, das durch die Komparatoren 40, 50 erneut wie oben beschrieben mit der ersten, oberen Komparatorschwelle und der zweiten, unteren Komparatorschwelle verglichen wird.If the integrated difference signal is larger than the first, upper comparator threshold, this means that the analog approximation signal U (Z) is significantly smaller (by more than one LSB) than the analog input signal U e . The control 70 therefore generates at its register control output 78 a register control signal from the register 80 at its control entrance 82 is received and causes that bit of the approximation number Z with the next lower value to be set. The control generates at the same time 70 at their reset signal output 76 a reset signal from the reset signal input 36 of the integrator 30 is received and causes the integrator 30 is reset and especially at its output 34 first the voltage 0 is generated again. The DAC 90 generates a new analog approximation signal U (Z) which corresponds to the new approximation number Z. The difference between the analog input signal U e and the new analog approximation signal U (Z) is again as described above by the integrator 30 integrated. The integrator creates 30 at its exit 34 a signal rising or falling from the value 0, which is generated by the comparators 40 . 50 is compared again as described above with the first, upper comparator threshold and the second, lower comparator threshold.

Wenn das integrierte Differenzsignal kleiner als die zweite, untere Komparatorschwelle ist, bedeutet dies, daß das analoge Eingangssignal Ue kleiner als das analoge Approximationssignal U(Z) ist. Die Steuerung 70 erzeugt deshalb an ihrem Registersteuerausgang 78 ein Registersteuersignal, das von dem Register 80 an seinem Steuereingang 82 empfangen wird und bewirkt, daß das zuletzt gesetzte Bit der Approximationszahl Z rückgesetzt und das Bit mit dem nächstniedrigeren Wert gesetzt wird. Gleichzeitig erzeugt die Steuerung 70 an ihrem Rücksetzsignalausgang 76 ein Rücksetzsignal, das von dem Integrator 30 an seinem Rücksignaleingang 36 empfangen wird und bewirkt, daß der Integrator rückgesetzt wird und das von ihm am Ausgang 34 erzeugte integrierte Differenzsignal zunächst wieder den Wert 0 annimmt. Der DAC 90 wandelt die neue Approximationszahl Z bzw. das diese darstellende neue digitale Approximationssignal in ein neues analoges Approximationssignal U(Z). Die Differenz zwischen dem analogen Eingangssignal Ue und dem neuen analogen Approximationssignal U(Z) wird durch den Integrator 30 wieder integriert. Das am Ausgang 34 des Integrators 30 erzeugte integrierte Differenzsignal wird erneut wie oben beschrieben mit den Komparatorschwellen der Komparatoren 40, 50 verglichen.If the integrated difference signal is smaller than the second, lower comparator threshold, this means that the analog input signal U e is smaller than the analog approximation signal U (Z). The control 70 therefore generates at its register control output 78 a register control signal from the register 80 at its control entrance 82 is received and causes the last set bit of the approximation number Z to be reset and the bit with the next lower value to be set. The control generates at the same time 70 at their reset signal output 76 a reset signal from the integrator 30 at its return signal input 36 is received and causes the integrator to reset and that of it at the output 34 generated integrated difference signal initially assumes the value 0. The DAC 90 converts the new approximation number Z or the new digital approximation signal representing it into a new analog approximation signal U (Z). The difference between the analog input signal U e and the new analog approximation signal U (Z) is determined by the integrator 30 integrated again. The one at the exit 34 of the integrator 30 The integrated differential signal generated is again as described above with the comparator thresholds of the comparators 40 . 50 compared.

Die beschriebenen Schritte werden gesteuert durch die Steuerung 70 beginnend bei dem höchstwertigen Bit MSB der Reihe nach bis zum niedrigstwertigen Bit LSB für alle Bits der Approximationszahl Z wiederholt. Dabei wird, wie bereits be schrieben, jedes einzelne Bit probeweise gesetzt und durch den Subtrahierer 10, den Integrator 30, die Komparatoren 40, 50 und die Steuerung 70 überprüft, ob das der momentanen Approximationszahl Z entsprechende analoge Approximationssignal U(Z) größer oder kleiner als das analoge Eingangssignal Ue ist. Wenn das der momentan probeweise gültigen Approximationszahl Z entsprechende analoge Approximationssignal U(Z) kleiner als das analoge Eingangssignal Ue ist, bleibt das zuvor probeweise gesetzte Bit gesetzt. Wenn andernfalls das der momentanen Approximationszahl Z entsprechende analoge Approximationssignal U(Z) größer als das analoge Eingangssignal Ue ist, wird das zuletzt probeweise gesetzte Bit zurückgesetzt.The steps described are controlled by the controller 70 repeated in sequence from the most significant bit MSB to the least significant bit LSB for all bits of the approximation number Z. As already described, each individual bit is set on a trial basis and by the subtractor 10 , the integrator 30 , the comparators 40 . 50 and control 70 checks whether the analog approximation signal U (Z) corresponding to the current approximation number Z is greater or smaller than the analog input signal U e . If the analog approximation signal U (Z) corresponding to the currently valid approximation number Z is smaller than the analog input signal U e , the previously set bit remains set. Otherwise, if the analog approximation signal U (Z) corresponding to the current approximation number Z is greater than the analog input signal U e , the bit that was last set on a trial basis is reset.

In der Praxis weist das analoge Eingangssignal Ue einen mehr oder weniger großen Rauschanteil auf, dessen Größe von der mit dem Analogsignaleingang 20 verbundenen Schaltung und insbesondere von der Quelle des analogen Eingangssignals Ue abhängt. Auch das durch den DAC erzeugte analoge Approximationssignal U(Z) weist zwangsläufig einen Rauschanteil auf. Eine weitere Quelle des Rauschens ist der Subtrahierer 10.In practice, the analog input signal U e has a more or less large noise component, the size of which corresponds to that with the analog signal input 20 connected circuit and in particular depends on the source of the analog input signal U e . The analog approximation signal U (Z) generated by the DAC also necessarily has a noise component. Another source of noise is the subtractor 10 ,

Wenn die Differenz zwischen dem analogen Eingangssignal Ue und dem analogen Approximationssignal U(Z) bzw. das durch den Subtrahierer 10 erzeugte Differenzsignal groß ist, kann unbeeinflußt von Rauschen oder Störungen sicher und zuverlässig entschieden werden, ob das analoge Approximationssignal U(Z) größer oder kleiner als das analoge Eingangssignal Ue ist. In diesem Fall wird das integrierte Differenzsignal schnell die erste Komparatorschwelle überschreiten oder die zweite Komparatorschwelle unterschreiten, und die Steuerung 70 kann entscheiden ob das zuletzt gesetzte Bit der Approximationszahl Z gesetzt bleibt oder rückgesetzt werden muß. Es kann sofort mit der Bestimmung des nächsten Bit fortgefahren werden.If the difference between the analog input signal U e and the analog approximation signal U (Z) or that by the subtractor 10 generated difference signal is large, can be safely and reliably decided unaffected by noise or interference whether the analog approximation signal U (Z) is larger or smaller than the analog input signal U e . In this case, the integrated difference signal will quickly exceed the first comparator threshold or fall below the second comparator threshold, and the controller 70 can decide whether the last bit of the approxi Mation number Z remains set or must be reset. The next bit can be determined immediately.

Wenn die Differenz zwischen dem analogen Eingangssignal Ue und dem analogen Approximationssignal U(Z) klein ist, bestünde bei einem herkömmlichen Analog-Digital-Wandler die Gefahr, daß das Rauschen oder Störungen die Entscheidung des Komparators beeinflußt. Beim erfindungsgemäßen Analog-Digital-Wandler hingegen hat ein kleines Differenzsignal zur Folge, daß das integrierte Differenzsignal zunächst weder die erste Komparatorschwelle überschreitet noch die zweite Komparatorschwelle unterschreitet. Die Steuerung 70 verlängert in der Folge die Integrationszeit bis das integrierte Differenzsignal entweder die erste Komparatorschwelle überschreitet oder die zweite Komparatorschwelle unterschreitet. Durch den Integrationsschritt werden das integrierte Differenzsignal vergrößert und die Rauschbandbreite begrenzt, wodurch der Signal-Rausch-Abstand erhöht wird.If the difference between the analog input signal U e and the analog approximation signal U (Z) is small, there would be a risk in a conventional analog-digital converter that the noise or interference would influence the decision of the comparator. In the analog-digital converter according to the invention, however, a small difference signal has the consequence that the integrated difference signal initially neither exceeds the first comparator threshold nor falls below the second comparator threshold. The control 70 As a result, the integration time is extended until the integrated differential signal either exceeds the first comparator threshold or falls below the second comparator threshold. The integrated difference signal is enlarged and the noise bandwidth is limited by the integration step, as a result of which the signal-to-noise ratio is increased.

Die Komparatorschwellen sind vorzugsweise so gewählt, daß sie vom integrierten Differenzsignal erst dann überschritten bzw. unterschritten werden, wenn die Entscheidung ob das analoge Approximationssignal U(Z) größer oder kleiner als das analoge Eingangssignal Ue ist, vom Rauschen nicht mehr beeinflußt sein kann und somit sicher ist. Dazu werden die Komparatorschwellen vorzugsweise auf die Werte ±α·LSB gewählt, wobei α näherungsweise 1, 2, 3, 4 oder mehr beträgt.The comparator thresholds are preferably selected such that they are only exceeded or undershot by the integrated difference signal when the decision as to whether the analog approximation signal U (Z) is larger or smaller than the analog input signal U e can no longer be influenced by the noise and is therefore safe. For this purpose, the comparator thresholds are preferably selected to the values ± α · LSB, where α is approximately 1, 2, 3, 4 or more.

Die Integrationszeit, nach der das integrierte Differenzsignal die Komparatorschwellen überschreitet bzw. unterschreitet hängt von der Differenz des analogen Eingangssignals Ue und dem analogen Approximationssignal U(Z) ab. Eine lange Integrationszeit bis zum Überschreiten bzw. Unterschreiten der Komparatorschwellen bedeutet eine kleine Abweichung zwischen dem analogen Approximationssignal U(Z) und dem analogen Eingangssignal Ue und umgekehrt. Vorzugsweise wird dieser Zusammenhang durch die Steuerung 70 ausgenutzt, um kleine Signale automatisch stärker zu filtern und große Signale nahezu ungefiltert zu belassen, um abhängig von der Integrationszeit, die erforderlich ist, bis das integrierte Differenzsignal die erste Komparatorschwelle überschreitet oder die zweite Komparatorschwelle unterschreitet, zu einem der niederwertigen Bits der Approximationszahl Z zu springen. Dabei werden, wenn das integrierte Differenzsignal die erste, obere Komparatorschwelle überschreitet, alle übersprungenen Bits ungesetzt belassen, während, wenn das integrierte Differenzsignal die zweite, untere Komparatorschwelle unterschreitet, alle übersprungenen Bits gesetzt werden.The integration time after which the integrated difference signal exceeds or falls below the comparator thresholds depends on the difference between the analog input signal U e and the analog approximation signal U (Z). A long integration time until the comparator thresholds are exceeded or undershot means a small deviation between the analog approximation signal U (Z) and the analog input signal U e and vice versa. This relationship is preferably controlled by the controller 70 used to automatically filter small signals more strongly and to leave large signals almost unfiltered, depending on the integration time that is required until the integrated difference signal exceeds the first comparator threshold or falls below the second comparator threshold, to one of the low-order bits of the approximation number Z leap. In this case, if the integrated difference signal exceeds the first, upper comparator threshold, all skipped bits are left unset, while, if the integrated difference signal falls below the second, lower comparator threshold, all skipped bits are set.

Das beschriebene zwischenzeitliche Überspringen einiger Bits nach Auftreten einer sehr langen Integrationszeit ist eine zusätzliche Option, die eine Begrenzung bzw. Reduzierung des Zeitaufwands für die erfindungsgemäße Verbesserung des Signal-zu-Rausch-Abstandes durch den Integrator bewirkt.The skipping described above a few bits after a very long integration time has occurred an additional Option that limits or reduces the time required for the improvement according to the invention of the signal-to-noise ratio caused by the integrator.

Die vorbestimmte maximale Integrationszeit und die Komparatorschwellen werden so gewählt bzw. eingestellt, daß das integrierte Differenzsignal die Komparatoren nur dann innerhalb der vorbestimmten maximalen Integrationszeit nicht überschreitet bzw. unterschreitet, wenn die Differenz zwischen dem Eingangssignal Ue und dem analogen Approximationssignal U(Z) kleiner als der Wert des LSB ist. In diesem Fall kann bei Erreichen der vorbestimmten maximalen Integrationszeit die Analog-Digital-Wandlung abgebrochen werden, da das analoge Eingangssignal bereits mit der erforderlichen Genauigkeit in eine Zahl, nämlich. die Approximationszahl Z, gewandelt ist.The predetermined maximum integration time and the comparator thresholds are selected or set such that the integrated difference signal does not exceed or fall below the comparators within the predetermined maximum integration time only if the difference between the input signal U e and the analog approximation signal U (Z) is smaller than the value of the LSB. In this case, the analog-to-digital conversion can be terminated when the predetermined maximum integration time has been reached, since the analog input signal already has a number, namely with the required accuracy. the approximation number Z is converted.

Der Zusammenhang zwischen der zum Überschreiten bzw. Unterschreiten von einer der Komparatorschwellen erforderlichen Integrationszeit und der Größe der Abweichung zwischen dem analogen Approximationssignal U(Z) von dem analogen Eingangssignal Ue kann ferner genutzt werden, um nach Bestimmung des LSB des DAC weitere Bits zu bestimmen, deren Wert kleiner als das LSB des DAC ist. Dazu wird nach Abschluß des oben beschriebenen Verfahrens, d. h. nach Bestimmung des LSB erneut das Differenzsignal integriert. Aus der Integrationszeit bis zum Überschreiten der ersten, oberen Komparatorschwelle oder Unterschreiten der zweiten, unteren Komparatorschwelle kann ermittelt werden, um welchen Bruchteil des LSB des DAC das analoge Eingangssignal Ue vom analogen Approximationssignal U(Z) abweicht.The relationship between the integration time required to exceed or fall below one of the comparator thresholds and the size of the deviation between the analog approximation signal U (Z) and the analog input signal U e can also be used to determine further bits after determining the LSB of the DAC whose value is less than the LSB of the DAC. For this purpose, the difference signal is integrated again after completion of the method described above, ie after determining the LSB. From the integration time until the first, upper comparator threshold is exceeded or the second, lower comparator threshold is undershot, it can be determined by what fraction of the LSB of the DAC the analog input signal U e deviates from the analog approximation signal U (Z).

2 zeigt ein schematisches Diagramm, in dem das analoge Eingangssignal Ue, das analoge Approximationssignal U(Z), das integrierte Differenzsignal I, die erste, obere Komparatorschwelle K1, die zweite, untere Komparatorschwelle K2 und die Approximationszahl Z in binärer Darstellung dargestellt sind. Der Ordinate ist die Zeit t zugeordnet, der Abszisse sind die Amplituden bzw. Spannungen des analogen Eingangssignals Ue, des analogen Approximationssignals U(Z), des integrierten Differenzsignals I und der Komparatorschwellen K1, K2 zugeordnet. 2 shows a schematic diagram in which the analog input signal U e , the analog approximation signal U (Z), the integrated difference signal I, the first, upper comparator threshold K 1 , the second, lower comparator threshold K 2 and the approximation number Z are shown in binary representation , The ordinate is assigned the time t, the abscissa the amplitudes or voltages of the analog input signal U e , the analog approximation signal U (Z), the integrated difference signal I and the comparator thresholds K 1 , K 2 .

Anfangs sind alle Bits der Approximationszahl Z rückgesetzt bzw. auf 0 gesetzt. In einem ersten Zeitintervall 110 wird probeweise das höchstwertige Bit MSB gesetzt (Z = 100000bin). Der DAC 90 wandelt die Approximationszahl Z bzw. das die Approximationszahl Z darstellende digitale Approximationssignal, das er am Eingang 92 empfängt, in das analoge Approximationssignal U(Z). Wie in 2 erkennbar ist, ist das analoge Approximationssignal U(Z) für Z = 100000bin deutlich kleiner als das analoge Eingangssignal Ue. Das integrierte Differenzsignal I ist wesentlich größer als die erste Komparatorschwelle K1.Initially, all bits of the approximation number Z are reset or set to 0. In a first time interval 110 the most significant bit MSB is set as a test (Z = 100000 bin ). The DAC 90 converts the approximation number Z or the digital approximation signal representing the approximation number Z, which it receives at the input 92 receives, in the analog approximation signal U (Z). As in 2 is recognizable, the analog approximation signal U (Z) for Z = 100000 bin is significantly smaller than the analog input signal U e . The integrated difference signal I is significantly larger than the first comparator threshold K 1 .

Die Steuerung 70 steuert das Register 80 deshalb so, daß im nächsten Zeitintervall 112 das Bit mit dem zweithöchsten Wert gesetzt wird (Z = 110000bin). Das analoge Approximationssignal U(Z) ist nun deutlich größer als das analoge Eingangssignal Ue, und entsprechend ist das integrierte Differenzsignal I kleiner als die zweite Komparatorschwelle K2. Im Register 80 wird deshalb gesteuert durch die Steuerung 70 das zweite Bit rückgesetzt und gleichzeitig das dritte Bit gesetzt (Z = 101000bin). Das analoge Approximationssignal U(Z) ist nun wieder kleiner als das analoge Eingangssignal, und das integ rierte Differenzsignal I ist entsprechend größer als 0 und sogar noch etwas größer als die erste Komparatorschwelle K1.The control 70 controls the register 80 therefore in the next time interval 112 the bit with the second highest value is set (Z = 110000 bin ). The analog approximation signal U (Z) is now significantly larger than the analog input signal U e , and accordingly the integrated difference signal I is smaller than the second comparator threshold K 2 . In the register 80 is therefore controlled by the controller 70 reset the second bit and set the third bit at the same time (Z = 101000 bin ). The analog approximation signal U (Z) is again smaller than the analog input signal, and the integrated difference signal I is correspondingly larger than 0 and even slightly larger than the first comparator threshold K 1 .

Im vierten Zeitintervall 116 bleibt deshalb das dritte Bit gesetzt, und gleichzeitig wird das vierte Bit gesetzt (Z = 101100bin). Das analoge Approximationssignal U(Z) ist nun wieder etwas größer als das analoge Eingangssignal Ue, und entsprechend ist das integrierte Differenzsignal I kleiner als 0. Das integrierte Differenzsignal I liegt nun jedoch zwischen der ersten Komparatorschwelle K1 und der zweiten Komparatorschwelle K2. Die Steuerung 70 kann deshalb nicht entscheiden, ob das analoge Approximationssignal U(Z) größer oder kleiner als das analoge Eingangssignal Ue ist.In the fourth time interval 116 Therefore the third bit remains set and at the same time the fourth bit is set (Z = 101100 bin ). The analog approximation signal U (Z) is again somewhat larger than the analog input signal U e , and accordingly the integrated difference signal I is less than 0. However, the integrated difference signal I is now between the first comparator threshold K 1 and the second comparator threshold K 2 . The control 70 cannot therefore decide whether the analog approximation signal U (Z) is larger or smaller than the analog input signal U e .

Im Gegensatz zu den davor liegenden Zeitintervallen 110, 112, 114 erzeugt die Steuerung 70 deshalb am Ende des Zeitintervalls 116 zu den durch die vertikale gestrichelte Linie 130 dargestellten Zeitpunkt noch kein Registersteuersignal an seinem Registersteuerausgang 78 und entsprechend bleibt die Approximationszahl Z im Register 80 im fünften Zeitintervall 118 unverändert (Z = 101100bin). Im Gegensatz zu den vorangegangenen Zeitintervallen 110, 112, 114 erzeugt die Steuerung 70 am Ende des vierten Zeitintervalls 116 auch kein Rücksetzsignal an ihrem Rücksetzsignalausgang 76 für den Integrator 30. Der Integrator 30 integriert deshalb weiter und das integrierte Differenzsignal I unterschreitet im fünften Zeitintervall 118 die zweite Komparatorschwelle K2.In contrast to the previous time intervals 110 . 112 . 114 generates the control 70 therefore at the end of the time interval 116 to the vertical dashed line 130 shown time no register control signal at its register control output 78 and accordingly the approximation number Z in register 80 remains in the fifth time interval 118 unchanged (Z = 101100 bin ). In contrast to the previous time intervals 110 . 112 . 114 generates the control 70 at the end of the fourth time interval 116 also no reset signal at their reset signal output 76 for the integrator 30 , The integrator 30 therefore continues to integrate and the integrated differential signal I falls below in the fifth time interval 118 the second comparator threshold K 2 .

Das Unterschreiten der zweiten Komparatorschwelle K2 durch das integrierte Differenzsignal I zeigt der Steuerung 70 an, daß das analoge Approximationssignal U(Z) zuverlässig größer als das analoge Eingangssignal Ue ist. Das im vierten und fünften Zeitintervall 116, 118 probeweise gesetzte vierte Bit der Approximationszahl Z wird deshalb zurückgesetzt, und gleichzeitig wird das fünfte Bit gesetzt (Z = 101010bin). The control shows that the second comparator threshold K 2 falls below the integrated differential signal I. 70 indicates that the analog approximation signal U (Z) is reliably larger than the analog input signal U e . That in the fourth and fifth time interval 116 . 118 the fourth bit of the approximation number Z which has been set on a trial basis is therefore reset, and at the same time the fifth bit is set (Z = 101010 bin ).

Damit ist das analoge Approximationssignal U(Z) im folgenden sechsten Zeitintervall 120 kleiner als das analoge Eingangssignal Ue. Das integrierte Differenzsignal I ist entsprechend größer als 0, da die Differenz zwischen dem analogen Approximationssignal U(Z) und dem analogen Eingangssignal Ue jedoch sehr klein ist, überschreitet das integrierte Differenzsignal I die erste Komparatorschwelle K1 nicht. Der Integrator 30 wird deshalb zu einem Zeitpunkt 132 am Ende des sechsten Zeitintervalls 120 nicht zurückgesetzt, und die Approximationszahl Z bleibt in einem siebten Zeitintervall 122 unverändert.The analog approximation signal U (Z) is thus in the following sixth time interval 120 less than the analog input signal U e . The integrated difference signal I is correspondingly greater than 0, but since the difference between the analog approximation signal U (Z) and the analog input signal U e is very small, the integrated difference signal I does not exceed the first comparator threshold K 1 . The integrator 30 is therefore at a time 132 at the end of the sixth time interval 120 is not reset, and the approximation number Z remains in a seventh time interval 122 unchanged.

Auch nach Ablauf des siebten Zeitintervalls 122 ist das integrierte Differenzsignal I noch kleiner als die erste Komparatorschwelle K1. Die Integrationszeit wird deshalb zu einem Zeitpunkt 134 am Ende des siebten Zeitintervalls 122 ein weiteres Mal verlängert, indem der Integrator 30 nicht zurückgesetzt wird und die Approximationszahl Z unverändert bleibt.Even after the seventh time interval 122 the integrated difference signal I is still smaller than the first comparator threshold K 1 . The integration time is therefore one point in time 134 at the end of the seventh time interval 122 extended one more time by the integrator 30 is not reset and the approximation number Z remains unchanged.

In einem achten Zeitintervall 124 überschreitet das integrierte Differenzsignal die erste Komparatorschwelle K1. Die Steuerung 70 erkennt daran, daß das analoge Approximationssignal U(Z) kleiner als das analoge Eingangssignal Ue ist und läßt deshalb in einem neunten Zeitintervall 126 das fünfte Bit unverändert und setzt das sechste Bit (Z = 101011bin).In an eighth time interval 124 the integrated differential signal exceeds the first comparator threshold K 1 . The control 70 recognizes that the analog approximation signal U (Z) is smaller than the analog input signal U e and therefore leaves in a ninth time interval 126 the fifth bit unchanged and sets the sixth bit (Z = 101011 bin ).

Die letzten Schritte der Approximation sind in 2 nicht dargestellt. Im neunten Zeitintervall 126 (und in folgenden Zeitintervallen) stellt die Steuerung 70 fest, ob das zunächst probeweise gesetzte LSB rückgesetzt werden muß. Dies geschieht, indem wie bei den vorangegangenen Approximationsschritten so lange integriert wird, bis das integrierte Differenzsignal die erste Komparatorschwelle K1 überschreitet oder die zweite Komparatorschwelle K2 unterschreitet oder die vorbestimmte maximale Integrationszeit erreicht ist.The final steps of the approximation are in 2 not shown. In the ninth time interval 126 (and in the following time intervals) the controller 70 determines whether the LSB initially set as a test must be reset. This is done by integrating, as in the previous approximation steps, until the integrated difference signal exceeds the first comparator threshold K 1 or falls below the second comparator threshold K 2 or the predetermined maximum integration time is reached.

Alternativ ermittelt die Steuerung 70 aus der Integrationszeit des vorangegangenen Bits (sechstes, siebtes und achtes Zeitintervall 120, 122, 124) ob das LSB gesetzt oder rückgesetzt sein muß.Alternatively, the controller determines 70 from the integration time of the previous bit (sixth, seventh and eighth time interval 120 . 122 . 124 ) whether the LSB must be set or reset.

Die vertikalen gestrichelten Linien 130, 132, 134 markieren die Zeitpunkte, in denen die Steuerung 70 die Approximationszahl Z unverändert läßt und den Integrator 30 nicht zurücksetzt sondern die Integration fortsetzt, weil das integrierte Differenzsignal noch zwischen den Komparatorschwellen K1, K2 liegt.The vertical dashed lines 130 . 132 . 134 mark the times when the controller 70 leaves the approximation number Z unchanged and the integrator 30 does not reset but continues the integration because the integrated difference signal is still between the comparator thresholds K 1 , K 2 .

Sowohl in 2 als auch in der folgenden 3 arbeitet die Steuerung 70 mit einem festen Arbeitstakt, d. h. Zeitintervalle 110, 112, ..., 126, innerhalb derer das Differenzsignal integriert wird, und an deren Ende die Steuerung 70 jeweils über eine Fortsetzung der Integration oder ein Fortschreiten zum nächsten Rpproximationsschritt entscheidet, sind alle gleich lang.As well in 2 as well in the following 3 the control works 70 with a fixed work cycle, ie time intervals 110 . 112 , ..., 126 , within which the difference signal is integrated, and at the end of which the control 70 decides whether to continue the integration or to proceed to the next approximation step, they are all of equal length.

3 zeigt wie 2 ein schematisches Signal-Zeit-Diagramm, dessen Ordinate wiederum die Zeit t und dessen Abszisse die Pegel bzw. Amplituden bzw. Spannungen des analogen Eingangssignals Ue, des analogen Approximationssignals U(Z), des integrierten Differenzsignals I und der Komparatorschwellen K1, K2 zugeordnet sind. Ferner ist für jedes der dargestellten Zeitintervalle 110, 112, ..., 126 der Wert der Approximationszahl Z in binärer Darstellung wiedergegeben. Die Darstellung in 3 unterscheidet sich von der in 2 darin, daß ein anderes analoges Eingangssignal Ue an dem Analog-Digital-Wandler bzw. dessen Analogsignaleingang 20 anliegt. 3 shows how 2 a schematic signal-time diagram, the ordinate again the time t and the abscissa the levels or amplitudes or voltages of the analog input signal U e , the analog approximation signal U (Z), the integrated difference signal I and the comparator thresholds K 1 , K 2 are assigned. Furthermore, for each of the time intervals shown 110 . 112 , ..., 126 the value of the approximation number Z is reproduced in binary form. The representation in 3 differs from that in 2 in that another analog input signal U e at the analog-digital converter or its analog signal input 20 is applied.

Im ersten Zeitintervall 110 wird probeweise das erste Bit gesetzt (Z = 100000bin). Das entsprechende analoge Approximationssignal U(Z) ist etwas größer als das analoge Eingangssignal Ue. Das integrierte Differenzsignal I ist deshalb etwas kleiner als 0, jedoch im ersten Zeitintervall 110 noch nicht kleiner als die zweite Komparatorschwelle K2. Die Steuerung 70 entscheidet deshalb bei dem durch die gestrichelte vertikale Linie 130 gekennzeichneten Zeitpunkt am Ende des ersten Zeitintervalls 110, daß die Approximationszahl Z unverändert bleibt und der Integrator 30 nicht zurückgesetzt wird, um die Integrationszeit zu verlängern.In the first time interval 110 the first bit is set as a test (Z = 100000 bin ). That corresponds The analog approximation signal U (Z) is somewhat larger than the analog input signal U e . The integrated difference signal I is therefore somewhat less than 0, but in the first time interval 110 not yet less than the second comparator threshold K 2 . The control 70 therefore decides on the dashed vertical line 130 marked time at the end of the first time interval 110 that the approximation number Z remains unchanged and the integrator 30 is not reset to extend the integration time.

Auch im zweiten Zeitintervall 112 unterschreitet das integrierte Differenzsignal I die zweite Komparatorschwelle K2 noch nicht, weshalb die Steuerung 70 zu einem durch eine vertikale gestrichelte Linie 132 dargestellten Zeitpunkt am Ende des zweiten Zeitintervalls 112 entscheidet, die Approximationszahl Z weiterhin unverändert zu lassen und die Integration fortzusetzen.Even in the second time interval 112 The integrated differential signal I does not fall below the second comparator threshold K 2 , which is why the control 70 to a vertical dashed line 132 shown time at the end of the second time interval 112 decides to leave the approximation number Z unchanged and to continue the integration.

Im dritten Zeitintervall 114 unterschreitet das integrierte Differenzsignal I die zweite Komparatorschwelle K2. Daran erkennt die Steuerung 70, daß das analoge Approximationssignal U(Z) größer als das analoge Eingangssignal Ue ist. Für das folgende vierte Zeitintervall 116 werden deshalb das probeweise gesetzte erste Bit (MSB) rückgesetzt, das nächste Bit gesetzt und der Integrator 30 rückgesetzt. Das analoge Approximationssignal U(Z) ist nun deutlich kleiner als das analoge Eingangssignal Ue. Das integrierte Differenzsignal I ist entsprechend deutlich größer als 0 und insbesondere größer als die erste Komparatorschwelle K1. Das zweite Bit bleibt deshalb im folgenden gesetzt, und im folgenden fünften Zeitintervall 118 wird das dritte Bit probeweise gesetzt (Z = 011000bin)In the third time interval 114 the integrated differential signal I falls below the second comparator threshold K 2 . The controller recognizes this 70 that the analog approximation signal U (Z) is greater than the analog input signal U e . For the following fourth time interval 116 Therefore, the first bit (MSB) set on a trial basis is reset, the next bit is set and the integrator 30 reset. The analog approximation signal U (Z) is now significantly smaller than the analog input signal U e . The integrated difference signal I is accordingly significantly greater than 0 and in particular greater than the first comparator threshold K 1 . The second bit therefore remains set in the following, and in the following fifth time interval 118 the third bit is set on a trial basis (Z = 011000 bin )

Auch im fünften Zeitintervall 118 ist das analoge Approximationssignal U(Z) deutlich kleiner als das analoge Eingangssignal Ue. Das integrierte Differenzsignal I ist deshalb größer als 0 und größer als die erste Komparatorschwelle K1. Das dritte Bit bleibt deshalb im folgenden gesetzt, und für das sechste Zeitintervall 120 wird ferner probeweise das vierte Bit gesetzt (Z = 011100bin).Even in the fifth time interval 118 the analog approximation signal U (Z) is significantly smaller than the analog input signal U e . The integrated difference signal I is therefore greater than 0 and greater than the first comparator threshold K 1 . The third bit therefore remains set in the following, and for the sixth time interval 120 the fourth bit is also set on a trial basis (Z = 011100 bin ).

Auch im sechsten Zeitintervall sind das analoge Approximationssignal U(Z) kleiner als das analoge Eingangssignal Ue und das integrierte Differenzsignal I größer als 0 und größer als die erste Komparatorschwelle K1. Das vierte Bit bleibt deshalb gesetzt, und im siebten Zeitintervall 122 wird probeweise das fünfte Bit gesetzt (Z = 011110bin).Even in the sixth time interval, the analog approximation signal U (Z) is smaller than the analog input signal U e and the integrated difference signal I is greater than 0 and greater than the first comparator threshold K 1 . The fourth bit therefore remains set and in the seventh time interval 122 the fifth bit is set as a test (Z = 011110 bin ).

Im siebten Zeitintervall 122 ist das analoge Approximationssignal U(Z) noch immer kleiner als das analoge Eingangssignal Ue, jedoch ist die Abweichung so klein, daß das integrierte Differenzsignal I innerhalb des siebten Zeitintervalls 122 zwar größer als 0 aber kleiner als die erste Komparatorschwelle K1 ist. Bei einem durch die vertikale gestrichelte Linie 134 dargestellten Zeitpunkt am Ende des siebten Zeitintervalls 122 bleibt deshalb die Approximationszahl Z unverändert, und der Integrator 30 wird nicht zurückgesetzt.In the seventh time interval 122 the analog approximation signal U (Z) is still smaller than the analog input signal U e , but the deviation is so small that the integrated difference signal I within the seventh time interval 122 is greater than 0 but less than the first comparator threshold K 1 . With a vertical dashed line 134 shown time at the end of the seventh time interval 122 therefore the approximation number Z remains unchanged, and the integrator 30 is not reset.

Im folgenden achten Zeitintervall 124 überschreitet das integrierte Differenzsignal I die erste Komparatorschwelle K1. Die Steuerung 70 erkennt daran, daß das analoge Approximationssignal U(Z) zuverlässig kleiner als das analoge Eingangssignal Ue ist. Das fünfte Bit bleibt deshalb gesetzt.In the following eighth time interval 124 The integrated differential signal I exceeds the first comparator threshold K 1 . The control 70 recognizes that the analog approximation signal U (Z) is reliably smaller than the analog input signal U e . The fifth bit therefore remains set.

Im weiteren Verlauf wird wie anhand der 2 bereits beschrieben im neunten Zeitintervall 126 und gegebenenfalls in weiteren Zeitintervallen das letzte Bit (LSB) bestimmt.In the further course, as with the 2 already described in the ninth time interval 126 and optionally determines the last bit (LSB) in further time intervals.

Die Zeitverläufe der integrierten Differenzsignale I, wie sie in den 2 und 3 dargestellt sind, entsprechen einer zeitdiskreten Integration. Alternativ wird ein kontinuierlicher Integrator verwendet, der eine zeitkontinuierliche Integration ausführt. Die Funktionsweise einer solchen zeitkontinuierlichen Integration wird anhand der 4 dargestellt. Die 4 zeigt wie die 2 und 3 ein schematisches Signal- Zeit-Diagramm, dessen Ordinate wiederum die Zeit t und dessen Abszisse die Spannungen des analogen Eingangssignals Ue, des analogen Approximationssignals U(Z), des integrierten Differenzsignals I und der Komparatorschwellen K1, K2 zugeordnet sind. Ferner ist für jedes der dargestellten Zeitintervalle 110, 112, ..., 126 der Wert der Approximationszahl Z in binärer Darstellung wiedergegeben.The time profiles of the integrated differential signals I, as in the 2 and 3 are shown correspond to a discrete-time integration. Alternatively, a continuous integrator is used which carries out a continuous integration. The functionality of such a continuous integration is based on the 4 shown. The 4 shows like that 2 and 3 a schematic signal-time diagram, the ordinate of the time t and the abscissa the voltages of the analog input signal U e , the analog approximation signal U (Z), the integrated difference signal I and the comparator thresholds K 1 , K 2 are assigned. Furthermore, for each of the time intervals shown 110 . 112 , ..., 126 the value of the approximation number Z is reproduced in binary form.

Das an dem Analog-Digital-Wandler bzw. dessen Analogsignaleingang 20 anliegende Eingangssignal Ue ist das gleiche wie in 3. Im Gegensatz zu der Darstellung in 3 arbeitet der Integrator jedoch in 4 zeitkontinuierlich. Entsprechend weist das integrierte Differenzsignal I keinen stufenförmigen Verlauf sondern einen sägezahnähnlichen Verlauf mit unterschiedlichen Steigungen auf. In dieser Idealisierung sind Rauschen und äußere Störungen nicht dargestellt. Diese überlagern in einer realen Schaltung den geraden Verlauf des integrierten Differenzsignals. Der Verlauf und das Ergebnis der Wandlung sind identisch mit denen aus 3 und werden deshalb hier nicht erneut beschrieben.That at the analog-digital converter or its analog signal input 20 input signal U e is the same as in 3 , Contrary to the representation in 3 the integrator works in 4 continuously over time. Correspondingly, the integrated differential signal I does not have a step-like profile but a sawtooth-like profile with different gradients. Noises and external disturbances are not shown in this idealization. In a real circuit, these overlap the straight course of the integrated difference signal. The course and the result of the change are identical to those from 3 and are therefore not described again here.

In den 2, 3 und 4 arbeitet der erfindungsgemäße Analog-Digital-Wandler mittels eines Taktsignals mit fester Periode bzw. fester Frequenz. Alternativ wird die Steuerung 70 bei zeitkontinuierlicher Integration variabel getaktet. Dabei geht die Steuerung 70 jeweils zum nächsten Approximationsschritt über, sobald das integrierte Differenzsignal I die erste Komparatorschwelle K1 überschritten oder die zweite Komparatorschwelle K2 unterschritten hat. Dies bedeutet, daß die Approximationsschritte sehr schnell, vorzugsweise sogar schneller als in den 2, 3 und 4 dargestellt, aufeinander folgen, wenn der Abstand zwischen dem analogen Approximationssignal U(Z) und dem analogen Eingangssignal Ue groß ist.In the 2 . 3 and 4 the analog-digital converter according to the invention works by means of a clock signal with a fixed period or fixed frequency. Alternatively, the controller 70 variable clocking with continuous integration. The control goes 70 in each case to the next approximation step as soon as the integrated difference signal I has exceeded the first comparator threshold K 1 or has fallen below the second comparator threshold K 2 . This means that the approximation steps are very fast, preferably even faster than in the 2 . 3 and 4 shown, follow one another when the distance between the analog approximation signal U (Z) and the analog input signal U e is large.

In diesem Fall trifft die Steuerung 70 nicht wie in den 2, 3 und 4 dargestellt zu fest vorbestimmten äquidistanten Zeitpunkten Entscheidungen über die Fortsetzung der Integra tion oder einen Übergang zum nächsten Approximationsschritt, sondern der Zeitpunkt des Beginns des nächsten Approximationsschrittes wird durch den Zeitpunkt des Überschreitens oder Unterschreitens einer Komparatorschwelle bestimmt.In this case the control system hits 70 not like in the 2 . 3 and 4 represented decisions about the continuation of the integration or a transition to the next approximation step, but at predetermined predetermined equidistant times The point in time at which the next approximation step begins is determined by the point in time at which a comparator threshold is exceeded or undershot.

Je kleiner die Differenz zwischen dem analogen Approximationssignal U(Z) und dem analogen Eingangssignal Ue ist, desto länger dauert die Integration bis zum Überschreiten oder Unterschreiten einer Komparatorschwelle. Optional überspringt die Steuerung eines oder mehrere Bits, wenn die Integrationszeit einen oder einen von mehreren vorbestimmten Werten erreicht, wobei die übersprungenen Bits wie oben beschrieben gesetzt werden, wenn die zweite Komparatorschwelle unterschritten wurde. Vorzugsweise wird die Approximation abgebrochen, wenn die Integrationszeit eine vorbestimmte maximale Integrationszeit überschreitet.The smaller the difference between the analog approximation signal U (Z) and the analog input signal U e , the longer the integration takes until a comparator threshold is exceeded or undershot. Optionally, control skips one or more bits when the integration time reaches one or one of several predetermined values, the skipped bits being set as described above when the second comparator threshold is undershot. The approximation is preferably terminated when the integration time exceeds a predetermined maximum integration time.

5 ist ein schematisches Schaltungsdiagramm eines Analog-Digital-Wandlers gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel unterscheidet sich von dem in 1 dargestellten durch einen Bypass 150 und zwei Schalter 152, 154 mit Steuereingängen 156, 158, die mit einem Bypasssteuerausgang 160 der Steuerung 70 verbunden sind. Die beiden Umschalter 152, 154 werden durch die Steuerung 70 synchron betätigt und sind zwischen den Ausgang 16 des Subtrahierers 10 und den Eingang 32 des Integrators 30 bzw. zwischen den Ausgang 34 des Integrators 30 und den zweiten Eingang 44 des ersten Komparators 40 bzw. den ersten Eingang 52 des zweiten Komparators 50 geschaltet. In einer ersten Schaltstellung, die in 5 dargestellt ist, liegt die gleiche Schaltungstopologie vor wie in dem in 1 dargestellten Ausführungsbeispiel. In einer zweiten Schalterstellung der Schalter 152, 154 wird der Ausgang 16 des Subtrahierers 10 über den Bypass 150 direkt mit dem zweiten Eingang 44 des ersten Komparators 40 und dem ersten Eingang 52 des zweiten Komparators 50 verbunden. 5 10 is a schematic circuit diagram of an analog-to-digital converter according to another embodiment of the present invention. This embodiment differs from that in 1 represented by a bypass 150 and two switches 152 . 154 with control inputs 156 . 158 with a bypass control output 160 the control 70 are connected. The two switches 152 . 154 are through the controller 70 operated synchronously and are between the output 16 of the subtractor 10 and the entrance 32 of the integrator 30 or between the exit 34 of the integrator 30 and the second entrance 44 of the first comparator 40 or the first entrance 52 of the second comparator 50 connected. In a first switch position, which is in 5 is shown, the same circuit topology is present as in that in 1 illustrated embodiment. In a second switch position the switch 152 . 154 becomes the exit 16 of the subtractor 10 over the bypass 150 directly to the second entrance 44 of the first comparator 40 and the first entrance 52 of the second comparator 50 connected.

In diesem Ausführungsbeispiel steuert die Steuerung 70 die Schalter 152, 154 zunächst so, daß der Ausgang 16 des Subtrahierers 10 über den Bypass 150 direkt mit dem zweiten Eingang 44 des ersten Komparators 40 und dem ersten Eingang 52 des zweiten Komparators 50 verbunden ist. Es wird somit zunächst ohne eine Integration durch die Komparatoren 40, 50 direkt bestimmt, ob die Differenz zwischen dem analogen Eingangssignal Ue und dem analogen Approximationssignal U(Z) größer als die erste Komparatorschwelle oder kleiner als die zweite Komparatorschwelle ist. Erst wenn dies nicht der Fall ist, schaltet die Steuerung 70 über die Schalter 152, 154 den Integrator 30 zwischen den Ausgang 16 des Subtrahierers 10 und den zweiten Eingang 44 des ersten Komparators 40 bzw. den ersten Eingang 52 des zweiten Komparators 50 und stellt damit die Schaltungstopologie aus 1 her. Wenn die Differenz zwischen dem analogen Eingangssignal Ue und dem analogen Approximationssignal U(Z) groß ist, bewirkt die Schaltung nach 5 eine Zeitersparnis, da auf eine Integration verzichtet wird.In this embodiment, the controller controls 70 the switches 152 . 154 first so that the exit 16 of the subtractor 10 over the bypass 150 directly to the second entrance 44 of the first comparator 40 and the first entrance 52 of the second comparator 50 connected is. It is therefore initially without integration by the comparators 40 . 50 directly determines whether the difference between the analog input signal U e and the analog approximation signal U (Z) is greater than the first comparator threshold or less than the second comparator threshold. The control only switches if this is not the case 70 over the switches 152 . 154 the integrator 30 between the exit 16 of the subtractor 10 and the second entrance 44 of the first comparator 40 or the first entrance 52 of the second comparator 50 and thus issues the circuit topology 1 ago. If the difference between the analog input signal U e and the analog approximation signal U (Z) is large, the circuit effects after 5 a time saver because there is no integration.

Alternativ wird das nicht integrierte Differenzsignal abweichend von der Darstellung in 5 nicht mit den gleichen Komparatorschwellen verglichen wie das integrierte Differenzsignal. Durch zwei zusätzliche Komparatorschwellen wird ein Intervall definiert. Wenn das nicht integrierte Differenzsignal außerhalb dieses Intervalls liegt, wird – wie oben beschrieben – unmittelbar zum nächsten Approximationsschritt fortgeschritten, andernfalls wird das Differenzsignal zunächst integriert. Die zusätzlichen Komparatorschwellen werden anstelle der Komparatorschwellen K1 und K2 über die Komparatorschwelleneingänge 60, 62 an den zweiten Eingang 44 des ersten Komparators 40 bzw. an den ersten Eingang 52 des zweiten Komparators 50 angelegt. Alternativ wird anstelle des Bypasses nur ein einzelner Umschalter 152 verwendet, über den das Differenzsignal zwei weiteren Komparatoren zugeleitet wird, die es mit den zusätzlichen Komparatorschwellen vergleichen.Alternatively, the non-integrated difference signal is different from the representation in 5 not compared with the same comparator thresholds as the integrated difference signal. An interval is defined by two additional comparator thresholds. If the non-integrated difference signal lies outside of this interval, the next approximation step is immediately advanced, as described above, otherwise the difference signal is first integrated. The additional comparator thresholds are replaced by the comparator threshold inputs instead of the comparator thresholds K 1 and K 2 60 . 62 to the second entrance 44 of the first comparator 40 or to the first entrance 52 of the second comparator 50 created. Alternatively, only a single switch is used instead of the bypass 152 used, via which the difference signal is fed to two further comparators, which compare it with the additional comparator thresholds.

Bei den Ausführungsbeispielen der 1 und 5 sind jeweils zwei Komparatoren vorgesehen, wobei je ein Komparator das integrierte Differenzsignal mit der oberen bzw. unteren Komparatorschwelle vergleicht. Alternativ ist nur ein Komparator vorgesehen, der im Zeitmultiplex beide Vergleiche nacheinander ausführt.In the embodiments of the 1 and 5 two comparators are provided, one comparator each comparing the integrated difference signal with the upper or lower comparator threshold. Alternatively, only one comparator is provided, which carries out both comparisons one after the other in time multiplex.

Die oben anhand der 2, 3 und 4 beschriebene Funktionsweise des Ausführungsbeispieles aus 1 und entsprechend auch des Ausführungsbeispieles aus 5 entspricht dem Wägeverfahren bzw. dem Verfahren der sukzessiven Approximation. Dabei handelt es sich um eine Intervallschachtelung, bei der mit näherungsweise lb(n) Schritten eine Auflösung n erzielbar ist. Die in den 1 und 5 dargestellten Schaltungen können jedoch genauso gut nach einem Zählverfahren betrieben werden. Beim Zählverfahren wird die Approximationszahl Z beginnend bei Z = 000000bin bei jedem Approximationsschritt um 1 erhöht bis das analoge Approximationssignal U(Z) das analoge Eingangssignal Ue überschreitet. Für dieses Verfahren ist lediglich mindestens ein Komparator 40, 50 erforderlich. Bei einer Variante des Zählverfahrens wird nach einer Wandlung eines analogen Eingangssignals Ue(m) durch eine Zahl Z(m) beim nächsten analogen Eingangssignal Ue(m+1) mit der Approximation nicht bei Z = 0 sondern bei der zuletzt gewonnenen Zahl Z(m) begonnen. Diese Variante hat den Vorteil, daß bei einem langsam veränderlichen analogen Eingangssignal Ue bei jeder Wandlung nur wenige Approximationsschritte erforderlich sind.The above based on the 2 . 3 and 4 described operation of the embodiment 1 and also from the exemplary embodiment 5 corresponds to the weighing process or the process of successive approximation. This is an interval nesting in which a resolution n can be achieved with approximately 1b (n) steps. The in the 1 and 5 The circuits shown can, however, just as well be operated using a counting method. In the counting method, the approximation number Z is increased by 1 starting at Z = 000000 bin in each approximation step until the analog approximation signal U (Z) exceeds the analog input signal U e . There is only at least one comparator for this method 40 . 50 required. In a variant of the counting method, after converting an analog input signal U e (m) by a number Z (m) for the next analog input signal U e (m + 1), the approximation is not at Z = 0 but at the last number Z obtained (m) started. This variant has the advantage that, with a slowly changing analog input signal U e, only a few approximation steps are required for each conversion.

Auch bei der Anwendung der vorliegenden Erfindung auf das Zählverfahren arbeitet die Steuerung 70 entweder mit einem periodischen Arbeitstakt bzw. einer vorbestimmten Taktperiode oder aber die Dauer der einzelnen Approximationsschritte wird durch das Überschreiten bzw. Unterschreiten von einer der Komparatorschwellen gesteuert, wie es oben für das Wägeverfahren beschrieben wurde.The control also works when the present invention is applied to the counting method 70 either with a periodic work cycle or a predetermined cycle period or the duration of the individual approximation steps is controlled by exceeding or falling below one of the comparator thresholds, as described above has been described for the weighing process.

6 ist ein schematisches Schaltungsdiagramm eines Analog-Digital-Wandlers gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Dieser Analog-Digital-Wandler arbeitet nach dem Parallelverfahren. Mittels einer Referenzspannungsquelle 210 und einem äquidistanten Spannungsteiler aus sechs gleichen Widerständen R sowie jeweils einem Widerstand 1/2 R am Anfang und am Ende des Spannungsteilers wird eine äquidistante Reihe von Referenzspannungen erzeugt. Die Referenzspannungsquelle 210 erzeugt eine Spannung Uref = 7 ULSB, wobei ULSB die Spannung ist, die dem LSB entspricht. Die sieben erzeugten Referenzspannungen betragen entsprechend 1/2 ULSB, 3/2 ULSB, 5/2 ULSB, ...., 13/2 ULS B. 6 10 is a schematic circuit diagram of an analog-to-digital converter according to another embodiment of the present invention. This analog-digital converter works according to the parallel method. Using a reference voltage source 210 and an equidistant voltage divider consisting of six identical resistors R and a respective resistor 1/2 R at the beginning and at the end of the voltage divider, an equidistant series of reference voltages is generated. The reference voltage source 210 generates a voltage U ref = 7 U LSB , where U LSB is the voltage that corresponds to the LSB. The seven reference voltages generated correspond to 1/2 U LSB , 3/2 U LSB , 5/2 U LSB , ...., 13/2 U LS B.

Ein Analogsignaleingang 20 ist mit einem ersten Eingang 12 eines Subtrahierers 10 verbunden, dessen zweiter Eingang 14 mit der niedrigsten Referenzspannung ½ ULSB verbunden ist. Dem Subtrahierer 10 nachgeschaltet ist die gleiche Schaltung aus Integrator 30, Komparatoren 40, 50 und Steuerung 70, die auch in 1 dargestellt ist. Integrator 30, Komparatoren 40, 50 und Steuerung 70 sind deshalb nur teilweise mit Bezugszeichen versehen. Die Steuerung 70 weist einen Ausgang 78' auf, der im Gegensatz zu dem Ausführungsbeispiel aus 1 nicht zur Steuerung eines Registers ausgebildet ist, sondern der lediglich ein binäres Signal ausgibt, das anzeigt, ob das integrierte Differenzsignal über einer ersten Komparatorschwelle oder unter einer zweiten Komparatorschwelle liegt, wobei der Fall, daß das integrierte Differenzsignal auch nach einer vorbestimmten maximalen Integrationszeit weder die erste Komparatorschwelle überschreitet noch die zweite Komparatorschwelle unterschreitet, vorzugsweise einem der beiden vorgenannten Fälle zugeschlagen wird. Der Ausgang 78' der Steuerung 70 ist mit einem Eingang D eines flankengetriggerten D-Flipflops 220 verbunden, dessen Ausgang 222 mit einem ersten Eingang x1 eines Prioritätsdecoders 230 verbunden ist, und dessen Taktsignaleingang C mit einem Taktsignaleingang 240 des Analog-Digital-Wandlers verbunden ist.An analog signal input 20 is with a first entrance 12 of a subtractor 10 connected, its second input 14 is connected to the lowest reference voltage ½ U LSB . The subtractor 10 the same circuit from integrator is connected downstream 30 , Comparators 40 . 50 and control 70 who also in 1 is shown. integrator 30 , Comparators 40 . 50 and control 70 are therefore only partially provided with reference numerals. The control 70 has an exit 78 ' on, which in contrast to the embodiment 1 is not designed to control a register, but rather only outputs a binary signal which indicates whether the integrated difference signal is above a first comparator threshold or below a second comparator threshold, the case that the integrated difference signal neither after a predetermined maximum integration time the first comparator threshold still exceeds the second comparator threshold, preferably one of the two aforementioned cases is added. The exit 78 ' the control 70 is with an input D of an edge-triggered D flip-flop 220 connected whose output 222 with a first input x 1 of a priority decoder 230 is connected, and its clock signal input C with a clock signal input 240 of the analog-digital converter is connected.

Die Schaltung aus Subtrahierer 10, Integrator 30, Komparatoren 40, 50, Steuerung 70 und D-Flipflop 220 ist in dem Analog-Digital-Wandler insgesamt siebenmal vorhanden, wobei die ersten Eingängen 12 aller Subtrahierer 10 miteinander und mit dem Analogsignaleingang 20 verbunden sind und die Taktsignaleingängen C aller D-Flipflops 220 miteinander und mit dem Taktsignaleingang 240 des Analog-Digital-Wandlers verbunden sind. Der zweite Eingang 14 jedes Subtrahierers 10 ist mit einer der Referenzspannungen ½ ULSB, 3/2 ULSB, ..., 13/2 ULSB verbunden, wobei jede Referenzspannung mit dem zweiten Eingang 14 genau eines Subtrahierers 10 verbunden ist.The circuit of subtractors 10 , Integrator 30 , Comparators 40 . 50 , Control 70 and D flip-flop 220 is present in the analog-digital converter a total of seven times, with the first inputs 12 all subtractors 10 with each other and with the analog signal input 20 are connected and the clock signal inputs C of all D flip-flops 220 with each other and with the clock signal input 240 of the analog-digital converter are connected. The second entrance 14 every subtractor 10 is connected to one of the reference voltages ½ U LSB , 3/2 U LSB , ..., 13/2 U LSB , each reference voltage with the second input 14 exactly one subtractor 10 connected is.

Die Ausgänge 222 der D-Flipflops 220 sind mit je einem von sieben Eingängen x1, x2, x3, ..., x7 des Prioritätsdecoders 230 verbunden. Der Prioritätsdecoder 230 weist drei Ausgänge 250, 252, 254 zum parallelen Ausgeben von drei Bits z0, z1, z2 auf. Durch die Subtrahierer 10, die Integratoren 30, die Komparatoren 40, 50 und die Steuerung 70 wird das am Analogsignaleingang 20 anliegende analoge Eingangssignal Ue mit jeder der Spannungen 1/2 ULSB, 3/2 ULSB, 5/2 ULSB, ..., 13/2 ULSB verglichen.The exits 222 the D flip-flops 220 are each with one of seven inputs x 1 , x 2 , x 3 , ..., x 7 of the priority decoder 230 connected. The priority decoder 230 has three outputs 250 . 252 . 254 for parallel output of three bits z 0 , z 1 , z 2 . Through the subtractor 10 who have favourited Integrators 30 , the comparators 40 . 50 and control 70 it will be at the analog signal input 20 Analog input signal U e present is compared with each of the voltages 1/2 U LSB , 3/2 U LSB , 5/2 U LSB , ..., 13/2 U LSB .

Die Steuerungen 70 erzeugen an ihren Ausgängen 78' jeweils ein Signal, das angibt, ob das analoge Eingangssignal Ue größer oder kleiner als die jeweilige Referenzspannung ist. Diese Signale werden zu einem Zeitpunkt, der durch ein am Taktsignaleingang 240 des Analog-Digital-Wandler anliegendes Taktsignal bestimmt ist, in den flankengetriggerten D-Flipflops 220 gespeichert. Der Prioritätsdecoder wandelt diese sieben Signale in eine Zahl Z um, die angibt, wie viele der Referenzspannungen 1/2 ULSB, 3/2 ULSB, 5/2 ULSB, ..., 13/2 ULSB größer sind als das analoge Eingangssignal Ue. Diese Zahl Z wird durch drei Bits z0, z1, z2 dargestellt, die an den Ausgängen 250, 252, 254 des Prioritätsdecoders 230 parallel ausgegeben werden.The controls 70 generate at their outputs 78 ' in each case a signal that indicates whether the analog input signal U e is greater or less than the respective reference voltage. These signals are generated at a point in time by a clock signal input 240 of the analog-digital converter applied clock signal is determined in the edge-triggered D flip-flops 220 saved. The priority decoder converts these seven signals into a number Z, which indicates how many of the reference voltages 1/2 U LSB , 3/2 U LSB , 5/2 U LSB , ..., 13/2 U LSB are greater than that analog input signal U e . This number Z is represented by three bits z 0 , z 1 , z 2 , which are at the outputs 250 . 252 . 254 of the priority decoder 230 issued in parallel.

Es ist offensichtlich, daß sowohl das Ausführungsbeispiel aus 1, das anhand der 2 und 3 als 6-Bit-Wandler beschrieben wurde, als auch das Ausführungsbeispiel aus 6, das als 3-Bit-Wandler dargestellt ist, auf eine beliebige andere Anzahl von Bits, beispielsweise 8, 10, 12 oder 16 erweiterbar ist. Obwohl die Verwendung der vorliegenden Erfindung beim Wägeverfahren oder auch beim Zählverfahren besonders vorteilhaft ist, zeigen die Ausführungsbeispiele, daß sie mehr oder weniger vorteilhaft auf alle Verfahren der Analog-Digital-Wandlung anwendbar ist.It is obvious that both the embodiment is made of 1 based on the 2 and 3 was described as a 6-bit converter, as well as the embodiment 6 , which is shown as a 3-bit converter, can be expanded to any other number of bits, for example 8, 10, 12 or 16. Although the use of the present invention is particularly advantageous in the weighing method or also in the counting method, the exemplary embodiments show that it can be applied more or less advantageously to all methods of analog-digital conversion.

Ein Vorteil der Anwendung der vorliegenden Erfindung beim Parallelverfahren ist, daß in allen Zweigen, in denen die Differenz zwischen analogem Eingangssignal und der jeweiligen Referenzspannung groß ist, der Vergleich zwischen denselben schnell abgeschlossen ist. Vorzugsweise wird die Leistungsversorgung jedes Zweiges abgeschaltet, sobald das integrierte Differenzsignal eine der Komparatorschwellen überschritten bzw. unterschritten hat. Daraus folgt eine Leistungseinsparung, da nur in einem oder wenigen Zweigen länger integriert wird bis eine der Komparatorschwellen überschritten oder unterschritten wird.An advantage of using the present invention in the parallel procedure is that in all branches in which the difference between analog input signal and the respective reference voltage is large, the comparison between completed the same quickly. The power supply is preferred each branch switched off as soon as the integrated differential signal one of the comparator thresholds exceeded or has fallen below. This results in a performance saving because only one or a few branches will be integrated for longer until one of the comparator thresholds exceeded or falls below.

Die Komparatorschwellen K1, K2 weisen vorzugsweise die gleichen Beträge auf, wobei K1 = +α·LSB und K2 = -α·LSB. Der Faktor α beträgt vorzugsweise mindestens 1 und besonders bevorzugt 2, 3, 4 oder mehr. Die vorbestimmte maximale Anzahl der Integrationsschritte beträgt bei einer Steuerung des Analog-Digital-Wandlers durch einen festen Arbeitstakt mit vorbestimmter Taktperiode vorzugsweise mindestens α. Dabei ist der Integrator 30 so dimensioniert, daß er bei einer Differenz zwischen dem analogen Eingangssignal Ue und dem analogen Approximationssignal U(Z) von 1 LSB ein integriertes Differenzsignal erzeugt, das nach einem Integrationsschritt bzw. einem Arbeitstakt den Wert 1 LSB aufweist. Wenn die Komparatorschwellen K1 = +α LSB und KZ = -α LSB betragen und die vorbestimmte maximale Integrationszeit mindestens α Taktpe rioden lang ist, kann daraus, daß das integrierte Differenzsignal keine der beiden Komparatorschwellen K1, K2 überschreitet bzw. unterschreitet, geschlossen werden, daß die Differenz zwischen dem analogen Eingangssignal und dem analogen Approximationssignal höchstens 1 LSB beträgt.The comparator thresholds K 1 , K 2 preferably have the same amounts, where K 1 = + α · LSB and K 2 = -α · LSB. The factor α is preferably at least 1 and particularly preferably 2, 3, 4 or more. The predetermined maximum number of integration steps is preferably at least α when the analog-digital converter is controlled by a fixed work cycle with a predetermined cycle period. Here is the integrator 30 dimensioned such that it integrates at a difference between the analog input signal U e and the analog approximation signal U (Z) of 1 LSB Differential signal generated, which has the value 1 LSB after an integration step or a work cycle. If the comparator thresholds are K 1 = + α LSB and K Z = -α LSB and the predetermined maximum integration time is at least α clock periods long, this means that the integrated difference signal does not exceed or fall below either of the two comparator thresholds K 1 , K 2 , can be concluded that the difference between the analog input signal and the analog approximation signal is at most 1 LSB.

Der Integrator 30 eines Analog-Digital-Wandlers gemäß der vorliegenden Erfindung ist vorzugsweise in Schalter-Kondensator-Technik ausgeführt (SC-Integrator; SC = switched capacitor).The integrator 30 of an analog-digital converter according to the present invention is preferably implemented in switch-capacitor technology (SC integrator; SC = switched capacitor).

Ein Analog-Digital-Wandler gemäß der vorliegenden Erfindung eignet sich – besonders bei Implementierung des Integrators 30 in Schalter-Kondensator-Technik – besonders für eine Kombination oder Integration mit einem kapazitiven Sensor. Ein Beispiel für eine solche Integration eines erfindungsgemäßen Analog-Digital-Wandlers mit einem kapazitiven Sensor ist in 7 dargestellt.An analog-to-digital converter according to the present invention is suitable - particularly when implementing the integrator 30 in switch-capacitor technology - especially for a combination or integration with a capacitive sensor. An example of such an integration of an analog-digital converter according to the invention with a capacitive sensor is shown in 7 shown.

7 ist ein schematisches Schaltungsdiagramm eines erfindungsgemäßen Analog-Digital-Wandlers, der mit einem kapazitiven Sensor integriert ist. Dargestellt ist nicht der gesamte Analog-Digital-Wandler, sondern nur Teile, die sich von dem Ausführungsbeispiel aus 1 unterscheiden. Die dargestellten Schaltungselemente bilden zusammen einen Subtrahierer und einen Integrator ähnlich wie sie in 1 mit den Bezugszeichen 10 bzw. 30 dargestellt sind. Die anderen Komponenten unterscheiden sich, wie im folgenden beschrieben wird, von den entsprechenden Komponenten des ersten Ausführungsbeispieles nicht oder nicht wesentlich. 7 is a schematic circuit diagram of an analog-digital converter according to the invention, which is integrated with a capacitive sensor. The entire analog-digital converter is not shown, but only parts that differ from the exemplary embodiment 1 differ. The circuit elements shown together form a subtractor and an integrator similar to that in FIG 1 with the reference numerals 10 respectively. 30 are shown. As will be described in the following, the other components do not differ, or do not differ significantly, from the corresponding components of the first exemplary embodiment.

Zu den nicht dargestellten Komponenten, die sich von den entsprechenden Komponenten des ersten Ausführungsbeispieles nicht oder nicht wesentlich unterscheiden, zählen insbesondere die Komparatoren 40, 50, die Steuerung 70, das Register 80 und der Digitalsignalausgang 86. Der ebenfalls nicht dargestellte Digital-Analog-Wandler 90 unterscheidet sich von dem aus dem ersten Ausführungsbeispiel dadurch, daß er anstelle eines analogen Approximationssignals zwei Approximationsspannungen ±U(Z) mit entgegengesetzten Vorzeichen und gleichen, zur Approximationszahl Z proportionalen Beträgen erzeugt. Ebenfalls in 7 nicht dargestellt ist ein Rücksetzsignaleingang 36 des Integrators. Dieser Rücksetzsignaleingang und seine Funktionalität werden weiter unten kurz beschrieben.The comparators, in particular, belong to the components, not shown, which do not differ or do not differ significantly from the corresponding components of the first exemplary embodiment 40 . 50 , the control 70 , the registry 80 and the digital signal output 86 , The digital-to-analog converter, also not shown 90 differs from that of the first exemplary embodiment in that, instead of an analog approximation signal, it generates two approximation voltages ± U (Z) with opposite signs and the same amounts proportional to the approximation number Z. Also in 7 a reset signal input is not shown 36 of the integrator. This reset signal input and its functionality are briefly described below.

Kondensatoren werden im folgenden mit Bezugszeichen versehen, die gleichzeitig deren Kapazität benennen.Capacitors are as follows provided with reference numerals that also designate their capacity.

Im Unterschied zum ersten Ausführungsbeispiel weist das vorliegende Ausführungsbeispiel keinen Eingang 20 für ein analoges Eingangssignal Ue auf. Das zu wandelnde analoge Eingangssignal besteht beim vorliegenden Ausführungsbeispiel aus zwei variablen elektrischen Kapazitäten CS1, CS2 eines kapazitiven Sensors. Der Sensor ist beispielsweise ein mikromechanischer Sensor für Druck, Beschleunigung oder Kraft. Die beiden Kapazitäten CS1, CS2 sind vorzugsweise gleichsinnig von der Meßgröße abhängig, d. h. bei einer bestimmten Veränderung der Meßgröße werden entweder beide Kapazität CS1, CS2 größer oder beide kleiner. Vorzugsweise existieren monotone und besonders bevorzugte lineare Zusammenhänge zwischen den Kapazitäten CS1, CS2 und der Meßgröße.In contrast to the first exemplary embodiment, the present exemplary embodiment has no input 20 for an analog input signal U e . In the present exemplary embodiment, the analog input signal to be converted consists of two variable electrical capacitances C S1 , C S2 of a capacitive sensor. The sensor is, for example, a micromechanical sensor for pressure, acceleration or force. The two capacitances C S1 , C S2 are preferably dependent on the measured variable in the same direction, that is to say, in the case of a specific change in the measured variable, either both capacitance C S1 , C S2 become larger or both smaller. There are preferably monotonous and particularly preferred linear relationships between the capacitances C S1 , C S2 and the measured variable.

Die beiden variablen Kapazitäten CS1, CS2 des Sensors stellen gegenüberliegende parallele Arme einer Sensorbrücke 302 dar. Die anderen beiden gegenüberliegenden parallelen Arme der Sensorbrücke 302 enthalten unveränderliche Referenzkondensatoren mit den Kapazitäten CR1, CR 2. Vorzugsweise sind jeweils die beiden benachbarten Kapazitäten CS1 und CR 1 und die beiden benachbarten Kapazitäten CR2 und CS2 paarweise näherungsweise gleich groß. Besonders bevorzugt sind alle vier Kapazitäten CS1, CS2, CR1, CR2 näherungsweise gleich groß.The two variable capacitances C S1 , C S2 of the sensor represent opposite parallel arms of a sensor bridge 302 The other two opposite parallel arms of the sensor bridge 302 contain unchangeable reference capacitors with capacitances C R1 , C R 2 . The two adjacent capacitances C S1 and C R 1 and the two adjacent capacitances C R2 and C S2 are preferably approximately the same size in pairs. All four capacitances C S1 , C S2 , C R1 , C R2 are particularly preferably approximately the same size.

Das dargestellte Ausführungsbeispiel ist in SC-Integrator-Technik ausgeführt. Es weist an mehreren Stellen Umschalter 304a bis 304f auf, die durch ein gemeinsames Taktsignal oder durch zwei gemeinsame komplementäre Taktsignale synchron zwischen jeweils zwei verschiedenen Schaltzuständen (clock 1, clock 2) umgeschaltet werden. Während einer ersten Zeitdauer innerhalb jedes Zyklus des periodischen Taktsignals weisen alle Umschalter 304a–304f einen ersten Schaltzustand clock 1 auf, und innerhalb einer zweiten Zeitdauer innerhalb jedes Zyklus weisen alle Umschalter 304a–304f einen zweiten Schaltzustand clock 2 auf. Alle Umschalter 304a–304f sind im ersten Schaltzustand clock 1 dargestellt. Vorzugsweise steuert das Taktsignal oder steuern alternativ zwei komplementäre Taktsignale die Umschalter 304a–304f so, daß die beiden Schaltzustände clock 1, clock 2 innerhalb jeder Periode bzw. jedes Zyklus des Taktsignals bzw. der Taktsignale jeweils einmal vorliegen, wobei die Zeitdauern, während derer die Taktsignal clock 1, clock 2 vorliegen, untereinander gleich lang und jeweils im wesentlichen halb so lang wie die Periode des Taktsignals bzw. der Taktsignale sind.The exemplary embodiment shown is implemented using SC integrator technology. It has switches in several places 304a to 304f on, which are switched synchronously between two different switching states (clock 1, clock 2) by a common clock signal or by two common complementary clock signals. During a first period of time within each cycle of the periodic clock signal, all changeover switches are assigned 304a - 304f a first switching state clock 1, and within a second time period within each cycle, all changeover switches 304a - 304f a second switching state clock 2. All switchers 304a - 304f are shown in the first switching state clock 1. The clock signal preferably controls or, alternatively, two complementary clock signals control the changeover switches 304a - 304f so that the two switching states clock 1, clock 2 are present once within each period or cycle of the clock signal or clock signals, the periods of time during which the clock signal clock 1, clock 2 are present with one another of the same length and in each case essentially are half as long as the period of the clock signal or clock signals.

An einem ersten Punkt 310 der Sensorbrücke, der zwischen der ersten veränderlichen Kapazität CS1 und dem zweiten Referenzkondensator angeordnet bzw. mit diesen verbunden ist, ist über einen ersten Umschalter 304a abwechselnd mit zwei unveränderlichen Referenzspannungen +U0 und -U0 gleichen Betrages und entgegengesetzten Vorzeichens verbunden. Ein zweiter Punkt 312 innerhalb der Sensorbrücke 302, der dem ersten Punkt 310 gegenüberliegt und mit dem ersten Referenzkondensator CR1 und der zweiten veränderlichen Kapazität CS2 des kapazitiven Sensors verbunden ist, ist über einen zweiten Umschalter 304b abwechselnd mit den gleichen Referenzspannungen -U0, +U0 verbunden. Ein dritter Punkt 314 an der Sensorbrücke 302 ist zwischen der ersten veränderlichen Kapazität CS1 des kapazitiven Sensors und dem ersten Referenzkondensator mit der Kapazität CR1 angeordnet. Der dritte Punkt 314 ist über einen Kompensationskompensator CD AC 1 und einen dritten Umschalter 304c abwechselnd mit einer negativen analogen Approximationsspannung -U(Z) und einer positiven Approximations spannung +U(Z) gleichen Betrags und entgegengesetzten Vorzeichens verbunden. Ein vierter Punkt 316 an der Sensorbrücke 302 ist über einen zweiten Kompensationskondensator CD AC2 und einen vierten Umschalter 304d abwechselnd mit der positiven analogen Approximationsspannung +U(Z) und der negativen analogen Approximationsspannung -U(Z) verbunden.At a first point 310 the sensor bridge, which is arranged between the first variable capacitance C S1 and the second reference capacitor or is connected to the latter, is via a first changeover switch 304a alternately connected with two unchangeable reference voltages + U 0 and -U 0 of the same amount and opposite sign. A second point 312 inside the sensor bridge 302 which is the first point 310 lies opposite and is connected to the first reference capacitor C R1 and the second variable capacitance C S2 of the capacitive sensor is via a second switch 304b alternating with the same Chen reference voltages -U 0 , + U 0 connected. A third point 314 on the sensor bridge 302 is arranged between the first variable capacitance C S1 of the capacitive sensor and the first reference capacitor with the capacitance C R1 . The third point 314 is via a compensation compensator C D AC 1 and a third switch 304c alternately connected with a negative analog approximation voltage -U (Z) and a positive approximation voltage + U (Z) of the same amount and opposite sign. A fourth point 316 on the sensor bridge 302 is via a second compensation capacitor C D AC2 and a fourth switch 304d alternately connected to the positive analog approximation voltage + U (Z) and the negative analog approximation voltage -U (Z).

Das vorliegende Ausführungsbeispiel weist ferner einen differentiellen Operationsverstärker 320 mit Signaleingängen 322, 324 und Signalausgängen 326, 328 auf. Ein erster Signaleingang 322 des Operationsverstärkers 320 ist mit einem ersten Integrationskondensator Cint verbunden. Ein erster Ausgang 326 des Operationsverstärkers 320 ist mit einem fünften Umschalter 304e verbunden. Im ersten Schaltzustand clock 1 schließt der fünfte Umschalter 304e den ersten Ausgang 326 mit dem ersten Eingang 322 des Operationsverstärkers 320 kurz. Im zweiten Schaltzustand clock 2 verbindet der fünfte Umschalter 304e den ersten Ausgang 326 über den Integrationskondensator Cint mit dem ersten Eingang 322 des Operationsverstärkers 320. Ein zweiter Eingang 324 des Operationsverstärkers 320 ist mit einem zweiten Integrationskondensator C'int verbunden. Ein zweiter Ausgang 328 des Operationsverstärkers 320 ist mit einem sechsten Umschalter 304f verbunden. Im ersten Schaltzustand clock 1 schließt der sechste Umschalter 304f den zweiten Ausgang 328 mit dem zweiten Eingang 324 des Operationsverstärkers 320 kurz. Im zweiten Schaltzustand clock 2 verbindet der sechste Umschalter 304f den zweiten Ausgang 328 über den zweiten Integrationskondensator C'int mit dem zweiten Eingang 324 des Operationsverstärkers 320. Die Integrationskondensatoren Cint, C'int weisen vorzugsweise die gleiche Kapazität auf. Wenn die Integrationskondensatoren Cint, C'int gleich groß sind, ist die Beschaltung des zweiten Einganges 324 und des zweiten Ausganges 328 des Operationsverstärkers 320 mit dem sechsten Umschalter 304f und dem zweiten Integrationskondensator C'int symmetrisch zur Beschaltung des ersten Einganges 322 und des ersten Ausganges 326 des Operationsver stärkers 320 mit dem fünften Umschalter 304e und dem ersten Integrationskondensator Cint.The present embodiment also has a differential operational amplifier 320 with signal inputs 322 . 324 and signal outputs 326 . 328 on. A first signal input 322 of the operational amplifier 320 is connected to a first integration capacitor C int . A first exit 326 of the operational amplifier 320 is with a fifth switch 304e connected. In the first switching state clock 1, the fifth switch closes 304e the first exit 326 with the first entrance 322 of the operational amplifier 320 short. In the second switching state clock 2, the fifth switch connects 304e the first exit 326 via the integration capacitor C int with the first input 322 of the operational amplifier 320 , A second entrance 324 of the operational amplifier 320 is connected to a second integration capacitor C ' int . A second exit 328 of the operational amplifier 320 is with a sixth switch 304f connected. In the first switching state clock 1, the sixth switch closes 304f the second exit 328 with the second entrance 324 of the operational amplifier 320 short. In the second switching state clock 2, the sixth switch connects 304f the second exit 328 via the second integration capacitor C ' int with the second input 324 of the operational amplifier 320 , The integration capacitors C int , C ' int preferably have the same capacitance. If the integration capacitors C int , C ' int are of the same size, the second input is connected 324 and the second exit 328 of the operational amplifier 320 with the sixth switch 304f and the second integration capacitor C ' int symmetrical for wiring the first input 322 and the first exit 326 of the operational amplifier 320 with the fifth switch 304e and the first integration capacitor C int .

Der dritte Punkt 314 an der Sensorbrücke 302 ist über die bereits genannten Schaltverbindungen hinaus mit dem ersten Eingang 322 des Operationsverstärkers 320 sowie dem ersten Integrationskondensator Cint und dem fünften Umschalter 304e verbunden. Der vierte Punkt 316 an der Sensorbrücke 302 ist über die genannten Schaltverbindungen hinaus mit dem zweiten Eingang 324 des Operationsverstärkers 320 sowie mit dem zweiten Integrationskondensator C'int und dem sechsten Umschalter 304f verbunden.The third point 314 on the sensor bridge 302 is beyond the switching connections already mentioned with the first input 322 of the operational amplifier 320 and the first integration capacitor C int and the fifth switch 304e connected. The fourth point 316 on the sensor bridge 302 is beyond the switching connections mentioned with the second input 324 of the operational amplifier 320 and with the second integration capacitor C ' int and the sixth switch 304f connected.

Der erste Ausgang 326 und der zweite Ausgang 328 bilden zusammen einen differentiellen Ausgang des Operationsverstärkers 320, der parallel mit differentiellen Eingängen zweier differentieller Komparatoren verbunden ist. Diese Komparatoren entsprechen den Komparatoren 40, 50 des anhand der 1 dargestellten Ausführungsbeispiels, zumindest der zweite Eingang 44 des ersten Komparators 40 und der erste Eingang 52 des zweiten Komparators 50 sind jedoch differentielle Eingänge. Vorzugsweise sind auch der erste Eingang 42 des ersten Komparators 40 und der zweite Eingang 54 des zweiten Komparators 50 differentielle Eingänge. Anders ausgedrückt sind der erste Ausgang 326 des differentiellen Operationsverstärkers 320 und der fünfte Umschalter 304e parallel mit einer ersten Leitung des zweiten Eingangs 44 des ersten Komparators 40 und mit einer ersten Leitung des ersten Eingangs 52 des zweiten Komparators 50 verbunden, und der zweite Ausgang 328 des differentiellen Oparationsverstärkers 320 und der sechste Umschalter 304f sind parallel mit einer zweiten Leitung des zweiten Eingangs 44 des ersten Komparators 40 und mit einer zweiten Leitung des ersten Eingangs 52 des zweiten Komparators 50 verbunden.The first exit 326 and the second exit 328 together form a differential output of the operational amplifier 320 , which is connected in parallel with differential inputs of two differential comparators. These comparators correspond to the comparators 40 . 50 the based on the 1 illustrated embodiment, at least the second input 44 of the first comparator 40 and the first entrance 52 of the second comparator 50 however, are differential inputs. The first input is also preferred 42 of the first comparator 40 and the second entrance 54 of the second comparator 50 differential inputs. In other words, the first exit 326 of the differential operational amplifier 320 and the fifth switch 304e in parallel with a first line of the second input 44 of the first comparator 40 and with a first line of the first input 52 of the second comparator 50 connected, and the second output 328 of the differential operational amplifier 320 and the sixth switch 304f are in parallel with a second line of the second input 44 of the first comparator 40 and with a second line of the first input 52 of the second comparator 50 connected.

Im ersten Schaltzustand clock 1 liegen am ersten Punkt 310 der Sensorbrücke 302 die positive Referenzspannung +U0 und am zweiten Punkt 312 der Sensorbrücke 302 die negative Referenzspannung -U0 an, der dritte Punkt 314 der Sensorbrücke 302 ist über den ersten Kompensationskondensator CDAC1 mit der negativen analogen Approximationsspannung -U(Z) verbunden, der vierte Punkt 316 der Sensorbrücke 302 ist über den zweiten Kompensationskondensator CDAC2 mit der positiven analogen Approximationsspannung +U(Z) verbunden, und die Ausgänge 326, 328 des Operationsverstärkers 320 sind mit den Eingängen 322 bzw. 324 des Operationsverstärkers 320 kurzgeschlossen. Im zweiten Schaltzustand clock 2 liegen am ersten Punkt 310 der Sensorbrücke 302 die negative Referenzspannung -U0 und am zweiten Punkt 312 der Sensorbrücke 302 die positive Referenzspannung +U0 an, der dritte Punkt 314 der Sensorbrücke 302 ist über den ersten Kompensationskondensator CDAC1 mit der positiven analogen Approximationsspannung +U(Z) verbunden, der vierte Punkt 316 der Sensorbrücke 302 ist über den zweiten Kompensationskondensator CDAC2 mit der negativen analogen Approximationsspannung -U(Z) verbunden, und die Ausgänge 326, 328 des Operationsverstärkers 320 sind über die Integrationskondensatoren Cint bzw. C'int mit den Eingängen 322 bzw. 324 des Operationsverstärkers 320 verbunden.In the first switching state clock 1 are at the first point 310 the sensor bridge 302 the positive reference voltage + U 0 and at the second point 312 the sensor bridge 302 the negative reference voltage -U 0 , the third point 314 the sensor bridge 302 is connected to the negative analog approximation voltage -U (Z) via the first compensation capacitor C DAC1 , the fourth point 316 the sensor bridge 302 is connected to the positive analog approximation voltage + U (Z) via the second compensation capacitor C DAC2 , and the outputs 326 . 328 of the operational amplifier 320 are with the entrances 322 respectively. 324 of the operational amplifier 320 shorted. In the second switching state clock 2 are at the first point 310 the sensor bridge 302 the negative reference voltage -U 0 and at the second point 312 the sensor bridge 302 the positive reference voltage + U 0 , the third point 314 the sensor bridge 302 is connected to the positive analog approximation voltage + U (Z) via the first compensation capacitor C DAC1 , the fourth point 316 the sensor bridge 302 is connected to the negative analog approximation voltage -U (Z) via the second compensation capacitor C DAC2 , and the outputs 326 . 328 of the operational amplifier 320 are connected to the inputs via the integration capacitors C int and C ' int 322 respectively. 324 of the operational amplifier 320 connected.

Zunächst sei angenommen, daß die Kapazitäten CS1 und CR1 sowie die Kapazitäten CS2 und CR2 paarweise im wesentlichen gleich groß sind und die analogen Approximationsspannungen ±U(Z) 0 betragen. Unter diesen Umständen liegen sowohl am dritten Punkt 314 als auch am vierten Punkte 316 der Sensorbrücke 302 bei beiden Schaltzuständen clock 1, clock 2 die Spannung 0 vor. Folglich empfängt der Operationsverstärker 320 an beiden Eingängen 322, 324 die Spannung 0. Er erzeugt deshalb an seinen Ausgängen 326, 329 ebenfalls verschwindende Spannungen, und die Integrationskondensatoren Cint, C'int werden nicht geladen sondern bleiben in ihrem ursprünglichen, ungeladenen Zustand.First of all, it is assumed that the capacitances C S1 and C R1 and the capacitances C S2 and C R2 are essentially the same size in pairs and the analog approximation voltages are ± U (Z) 0. Under these circumstances, both are at the third point 314 as well on the fourth point 316 the sensor bridge 302 in both switching states clock 1, clock 2, the voltage 0. As a result, the operational amplifier receives 320 at both entrances 322 . 324 the voltage 0. It therefore generates at its outputs 326 . 329 voltages also vanish, and the integration capacitors C int , C ' int are not charged but remain in their original, uncharged state.

Als nächstes werde der Fall betrachtet, in dem die Kapazitäten CS1 und CR1 ungleich sind und die Kapazitäten CS2 und CR2 ungleich sind. Der Operationsverstärker 320 und seine Rückkopplung über die Umschalter 304e, 304f und die Integrationskondensatoren Cint, C'int bewirken, daß der dritte Punkt 314 und der vierte Punkt 316 das gleiche Potential aufweisen bzw. keine Spannung zwischen ihnen vorliegt. Im Folgenden wird der einfache Fall betrachtet, in dem CS1 = CS2 und CR1 = CR2 gilt. Die Bedingung, daß der dritte Punkt 314 und der vierte Punkt 316 der Sensorbrücke 302 das gleiche elektrostatische Potential aufweisen, ist dann gleichbedeutend mit der Bedingung, daß beide die Spannung 0 aufweisen. Im Folgenden wird nur noch der Teil der Schaltung betrachtet, der durch den ersten Punkt 310, den zweiten Punkt 312, den dritten Punkt 314, die erste veränderliche Kapazität CS1, den ersten Referenzkondensator CR1, den ersten Kompensationskondensator CDAC1, den ersten Integrationskondensator Cint, den fünften Umschalter 304e, den ersten Eingang 322 und den ersten Ausgang 326 des Operationsverstärkers 320 gebildet wird. Die Ladungen und Spannungen im dazu symmetrischen Teil der Schaltung, der durch den ersten Punkt 310, den zweiten Punkt 312, den vierten Punkt 316, die zweite veränderliche Kapazität CS2, den zweiten Referenzkondensator CR2, den zweiten Kompensationskondensator CDAC2, den zweiten Integrationskondensator C'int, den sechsten Umschalter 304f, den zweiten Eingang 324 und den zweiten Ausgang 328 des Operationsverstärkers 320 gebildet wird, verhalten sich entsprechend.Next, consider the case where capacitances C S1 and C R1 are unequal and capacitances C S2 and C R2 are unequal. The operational amplifier 320 and its feedback through the switch 304e . 304f and the integration capacitors C int , C ' int cause the third point 314 and the fourth point 316 have the same potential or there is no voltage between them. The simple case in which C S1 = C S2 and C R1 = C R2 applies is considered below. The condition that the third point 314 and the fourth point 316 the sensor bridge 302 then have the same electrostatic potential, is equivalent to the condition that both the voltage 0 exhibit. In the following only the part of the circuit that is considered by the first point is considered 310 , the second point 312 , the third point 314 , the first variable capacitance C S1 , the first reference capacitor C R1 , the first compensation capacitor C DAC1 , the first integration capacitor C int , the fifth switch 304e , the first entrance 322 and the first exit 326 of the operational amplifier 320 is formed. The charges and voltages in the symmetrical part of the circuit that passes through the first point 310 , the second point 312 , the fourth point 316 , the second variable capacitance C S2 , the second reference capacitor C R2 , the second compensation capacitor C DAC2 , the second integration capacitor C ' int , the sixth changeover switch 304f , the second entrance 324 and the second exit 328 of the operational amplifier 320 formed behave accordingly.

Wenn die Kapazität CS1 größer oder kleiner als die Kapazität CR1 ist, ist zur Erfüllung der Bedingung, daß die Spannung am dritten Punkt 314 0 beträgt, eine Kompensationsladung erforderlich, die über den Kompensationskondensator CDAC1 und/oder über den fünften Umschalter 304 vom ersten Ausgang 326 des Operationsverstärkers 320 geliefert werden muß. Das Vorzeichen dieser Kompensationsladung ist vom Schaltzustand clock 1, clock 2 und davon abhängig, ob CS1 größer oder kleiner als CR1 ist. Der Betrag der Kompensationsladung ist von dem Betrag der Differenz zwischen den Kapazitäten CS1, CR1 abhängig. Die Größe der Kompensationsladung ist ferner vom Betrag U0 der Referenzspannungen ±U0 abhängig. Da der Betrag Uo der Referenzspannungen ±U0 als fest vorgegeben und unveränderlich angesehen wird, wird diese Abhängigkeit im folgenden nicht mehr betrachtet.If the capacitance C S1 is larger or smaller than the capacitance C R1 , the condition is that the voltage at the third point 314 0, a compensation charge is required via the compensation capacitor C DAC1 and / or via the fifth switch 304 from the first exit 326 of the operational amplifier 320 must be delivered. The sign of this compensation charge depends on the switching status clock 1, clock 2 and whether C S1 is larger or smaller than C R1 . The amount of the compensation charge depends on the amount of the difference between the capacitances C S1 , C R1 . The size of the compensation charge is also dependent on the amount U 0 of the reference voltages ± U 0 . Since the amount Uo of the reference voltages ± U 0 is predefined as fixed and unchangeable, this dependency is no longer considered in the following.

Quantitativ gilt: ±U0·CS1 – ±U0·CR1 – ±U(Z)·CD AC1 + Q = 0, wobei jeweils das obere Vorzeichen im ersten Schaltzustand clock 1 und das untere Vorzeichen im zweiten Schaltzustand clock 2 gilt und Q die vom ersten Ausgang 326 des Operationsverstärkers 320 gelieferte Ladung ist. Im ersten Schaltzustand clock 1 fließt die Ladung Q vom ersten Ausgang 326 des Operationsverstärkers 320 über einen Kurzschluß zum dritten Punkt 314 der Sensorbrücke 302. Bei der gewählten Idealisierung bleibt somit die Spannung des ersten Ausgangs 326 des Operationsverstärkers 320 im ersten Schaltzustand clock 1 Null. Im zweiten Schaltzustand clock 2 fließt die Ladung -Q über den ersten Integrationskondensator Cint und erhöht so eine an diesem abfallende Spannung Uint um den Wert ΔUint = -Q/Cint.The following applies quantitatively: ± U 0 · C S1 - ± U 0 · C R1 - ± U (Z) · C D AC1 + Q = 0, whereby the upper sign in the first switching state clock 1 and the lower sign in the second switching state clock 2 applies and Q that from the first output 326 of the operational amplifier 320 delivered cargo is. In the first switching state clock 1, the charge Q flows from the first output 326 of the operational amplifier 320 about a short circuit to the third point 314 the sensor bridge 302 , With the chosen idealization, the voltage of the first output remains 326 of the operational amplifier 320 in the first switching state clock 1 zero. In the second switching state clock 2, the charge -Q flows through the first integration capacitor Ci n t and thus increases a voltage U int dropping across it by the value ΔU int = -Q / C int .

Wenn U(Z) = U0(CS1 – CR1)/CDAC1, dann ist Q = 0 und die Spannung Uint am ersten Ausgang 326 des Operationsverstärkers 320 beträgt unverändert 0. Wenn die analoge Approximationsspannung U(Z) von diesem Wert abweicht ist Q ≠ 0 und die am ersten Ausgang 326 des Operationsverstärkers 320 im zweiten Schaltzustand clock 2 anliegende Spannung Uint ändert sich in jedem Taktzyklus jeweils im zweiten Schaltzustand clock 2 um den Wert ΔUint = -Q/Cint = (U0·(CS1 – CR1) – U(Z)·CDAC1)/Cint. Das Vorzeichen der Änderung ΔUint enthält somit die Information, ob U(Z) zu groß oder zu klein ist. Der Betrag von ΔUint ist zudem ein Maß dafür, wie stark U(Z) von U0(CS1 – CR1)/CDAC1 abweicht.If U (Z) = U 0 (C S1 - C R1 ) / C DAC1 , then Q = 0 and the voltage U int at the first output 326 of the operational amplifier 320 remains unchanged at 0. If the analog approximation voltage U (Z) deviates from this value, Q ≠ 0 and that at the first output 326 of the operational amplifier 320 Voltage U int present in the second switching state clock 2 changes in every clock cycle in the second switching state clock 2 by the value ΔU int = -Q / C int = (U 0 · (C S1 - C R1 ) - U (Z) · C DAC1 ) / C int . The sign of the change ΔU int thus contains the information as to whether U (Z) is too large or too small. The amount of ΔU int is also a measure of how much U (Z) deviates from U 0 (C S1 - C R1 ) / C DAC1 .

Entsprechend verhält sich auch der zweite Teil der Sensorbrücke 302, nämlich die Kapazitäten CS2, CR2 mit zweiten Kompensationskondensator CDAC2 und dem zweiten Integrationskondensator C'int am zweiten Eingang 324 und am zweiten Ausgang 328 des Operationsverstärkers 320. Bei der obigen vereinfachten Darstellung wurde noch nicht berücksichtigt, daß es sich bei dem Operationsverstärkers 320 um einen differentiellen Operationsverstärkers handelt. Aus den differentiellen Eigenschaften des Operationsverstärkers 320 ergibt sich der Vorteil, daß im Gegensatz zur obigen Darstellung nicht die einzelnen Spannungen an dem dritten Punkt 314 und dem vierten Punkt 316 der Sensorbrücke 302 verschwinden müssen sondern lediglich ihre Differenz.The second part of the sensor bridge also behaves accordingly 302 , namely the capacitances C S2 , C R2 with the second compensation capacitor C DAC2 and the second integration capacitor C ' int at the second input 324 and at the second exit 328 of the operational amplifier 320 , In the simplified representation above, it was not yet taken into account that the operational amplifier 320 is a differential operational amplifier. From the differential properties of the operational amplifier 320 there is the advantage that, in contrast to the illustration above, it is not the individual voltages at the third point 314 and the fourth point 316 the sensor bridge 302 only have to disappear their difference.

In 7 nicht dargestellt ist ein Rücksetzsignaleingang, über den ein Rücksetzen bzw. Entladen der Integrationskondensatoren Cint, C'int gesteuert wird. Bei Empfang des Rücksetzsignals werden die Integrationskondensatoren Cint, C'int jeweils für eine kurze Zeit kurzgeschlossen und so entladen.In 7 a reset signal input is not shown, via which a reset or discharge of the integration capacitors C int , C ' int is controlled. When the reset signal is received, the integration capacitors C int , C ' int are each short-circuited for a short time and thus discharged.

Die Sensorbrücke 302 und die Kompensationskondensatoren CDAC1, CDAC2 bilden einen Subtrahierer, der dem Subtrahierer 10 aus dem anhand der 1 dargestellten Ausführungsbeispiel entspricht, und der differentielle Operationsverstärker 320 bildet zusammen mit den Integrationskondensatoren Cint, C'int den Integrator 30. Dabei ist das analoge Eingangssignal das Produkt ±U0·(CS1 – CR1) aus der Referenzspannung ±U0 und der Differenz CS1 – CR1 der ersten veränderlichen Kapazität CS1 des kapazitiven Sensors und der Kapazität CR1 des ersten Referenzkondensators bzw. das Produkt ±U0·(CS2 – CR2) aus der Referenzspannung ±U0 und der Differenz CS2 – CR 2 der zweiten veränderlichen Kapazität CS2 des kapazitiven Sensors und der Kapazität CR2 des zweiten Referenzkondensators. Das analoge Approximationssignal ist das Produkt ±U(Z)·CDAC1 aus der analogen Approximationsspannung ±U(Z) und der Kapazität CDAC1 des ersten Kompensationskondensators bzw. das Produkt ±U(Z)·CDAC2 aus der analogen Approximationsspannung ±U(Z) und der Kapazität CDAC2 des zweiten Kompensationskondensators.The sensor bridge 302 and the compensation capacitors C DAC1 , C DAC2 form a subtractor, which is the subtractor 10 from the based on the 1 illustrated embodiment corresponds, and the differential operational amplifier 320 forms together with the integration capacitors C int , C ' int the integrator 30 , The analog input signal is the product ± U 0 · (C S1 - C R1 ) of the reference voltage ± U 0 and the difference C S1 - C R1 of the first variable capacitance C S1 of the capacitive sensor and the capacitance C R1 of the first reference capacitor or the product ± U 0 · (C S2 - C R2 ) from the reference voltage ± U 0 and the difference C S2 - C R 2 of the second variable capacitance C S2 of the capacitive sensor and the capacitance C R2 of the second reference capacitor. The analog approximation signal is the product ± U (Z) · C DAC1 from the analog approximation voltage ± U (Z) and the capacitance C DAC1 of the first compensation capacitor or the product ± U (Z) · C DAC2 from the analog approximation voltage ± U ( Z) and the capacitance C DAC2 of the second compensation capacitor.

Die Integration eines kapazitiven Drucksensors oder eines anderen kapazitiven Sensors und eines Addiereingangs eines Analog-Digital-Wandlers ist ohne weiteres auch bei beliebigen anderen in der Literatur beschriebenen SC-Integratorschaltungen realisierbar.The integration of a capacitive Pressure sensor or another capacitive sensor and an adder input an analog-to-digital converter is also readily available with any other SC integrator circuits described in the literature can be implemented.

Um bei einer Variante des Ausführungsbeispieles aus 7 anstelle des Druckeinganges einen elektrischen Spannungseingang zu realisieren, kann anstelle der Sensorbrücke 302 eine Kopie des DAC-Addiereingangs eingefügt werden. Anstelle der DAC-Ausgangsspannung wird in diesem Fall die Eingangsspannung eingespeist.To look at a variant of the embodiment 7 Instead of the pressure input, an electrical voltage input can be implemented instead of the sensor bridge 302 a copy of the DAC add input is inserted. In this case, the input voltage is fed in instead of the DAC output voltage.

1010
Subtrahierersubtractor
1212
erster Eingang des Subtrahierers 10 first input of the subtractor 10
1414
zweiter Eingang des Subtrahierers 10 second input of the subtractor 10
1616
Ausgang des Subtrahierers 10 Output of the subtractor 10
2020
Analogsignaleingang des Analog-Digital-WandlersAnalog signal input of the analog-digital converter
3030
Integratorintegrator
3232
Eingang des Integrators 30 Input of the integrator 30
3434
Ausgang des Integrators 30 Output of the integrator 30
3636
Rücksetzsignaleingang des Integrators 30 Reset signal input of the integrator 30
4040
erster Komparatorfirst comparator
4242
erster Eingang des ersten Komparators 40 first input of the first comparator 40
4444
zweiter Eingang des ersten Komparators 40 second input of the first comparator 40
4646
Ausgang des ersten Komparators 40 Output of the first comparator 40
5050
zweiter Komparatorsecond comparator
5252
erster Eingang des zweiten Komparators 50 first input of the second comparator 50
5454
zweiter Eingang des zweiten Komparators 50 second input of the second comparator 50
5656
Ausgang des zweiten Komparators 50 Output of the second comparator 50
6060
erster Komparatorschwelleneingangfirst Komparatorschwelleneingang
6262
zweiter Komparatorschwelleneingangsecond Komparatorschwelleneingang
7070
Steuerungcontrol
7272
erster Eingang der Steuerung 70 first input of the control 70
7474
zweiter Eingang der Steuerung 70 second input of the control 70
7676
Rücksetzsignalausgang der Steuerung 70 Reset signal output of the control 70
7878
Registersteuerausgang der Steuerung 70 Register control output of the control 70
8080
Registerregister
8282
Steuereingang des Registers 80 Control input of the register 80
8484
Ausgang des Registers 80 Output of the register 80
8686
Digitalsignalausgang des Analog-Digital-WandlersDigital signal output of the analog-digital converter
9090
Digital-Analog-WandlerDigital to analog converter
9292
Eingang des Digital-Analog-Wandlers 90 Input of the digital-to-analog converter 90
9494
Ausgang des Digital-Analog-Wandlers 90 Output of the digital-to-analog converter 90
Ue U e
analoges Eingangssignalanalog input
ZZ
ApproximationszahlApproximationszahl
U(Z)U (Z)
analoges Approximationssignalanalog approximation signal
110110
erstes Zeitintervallfirst time interval
112112
zweites Zeitintervallsecond time interval
114114
drittes Zeitintervallthird time interval
116116
viertes Zeitintervallfourth time interval
118118
fünftes Zeitintervallfifth time interval
120120
sechstes Zeitintervallsixth time interval
122122
siebtes Zeitintervallseventh time interval
124124
achtes Zeitintervalleighth time interval
126126
neuntes Zeitintervallninth time interval
130, 132, 134130 132, 134
Zeitpunkttime
150150
Bypassbypass
152, 154152 154
Umschalterswitch
156, 158156 158
Steuereingang des Umschalters 152, 154 Control input of the switch 152 . 154
160160
Bypaßsteuerausgang der Steuerung 70 Bypass control output of the control 70
210210
ReferenzspannungsquelleReference voltage source
220220
D-FlipflopD flip-flop
222222
Ausgang des D-Flipflops 220 D flip-flop output 220
230230
Prioritätsdecoderpriority decoder
240240
Taktsignaleingang des Analog-Digital-WandlersClock signal input of the analog-digital converter
II
integriertes Differenzsignalintegrated difference signal
K1 K 1
erste Komparatorschwellefirst comparator threshold
K2 K 2
zweite Komparatorschwellesecond comparator threshold
Uref U ref
Referenzspannungreference voltage
RR
Widerstandresistance
DD
D-Eingang des D-Flipflops 220 D input of the D flip-flop 220
CC
Taktsignaleingang des D-Flipflops 220 Clock signal input of the D flip-flop 220
CS1 C S1
erste veränderliche Kapazität eines kapazitivenfirst variable capacity a capacitive
Sensorssensor
CS2 C S2
zweite veränderliche Kapazität des kapazitivensecond variable capacity of the capacitive
Sensorssensor
CR1 C R1
erster Referenzkondensatorfirst reference capacitor
CR2 C R2
zweiter Referenzkondensatorsecond reference capacitor
302302
Sensorbrückesensor bridge
304a, ..., 304f304a, ..., 304f
Umschalterswitch
clock 1clock 1
erster Schaltzustandfirst switching status
clock 2clock 2
zweiter Schaltzustandsecond switching status
310310
erster Punkt an der Sensorbrücke 302 first point on the sensor bridge 302
312312
zweiter Punkt an der Sensorbrücke 302 second point on the sensor bridge 302
314314
dritter Punkt an der Sensorbrücke 302 third point on the sensor bridge 302
CDAC1 C DAC1
erster Kompensationskompensatorfirst compensation capacitor
316316
vierter Punkt an der Sensorbrücke 302 fourth point on the sensor bridge 302
CDAC2 C DAC2
zweiter Kompensationskondensatorsecond compensation capacitor
320320
differentieller Operationsverstärkerdifferential operational amplifiers
322322
erster Eingangfirst entrance
324324
zweiter Eingangsecond entrance
326326
erster Ausgangfirst output
328328
zweiter Ausgangsecond output
Cint C int
erster Integrationskondensatorfirst integration capacitor
C'intC'int
zweiter Integrationskondensatorsecond integration capacitor

Claims (13)

Analog-Digital-Wandler mit folgenden Merkmalen: einem Subtrahierer (10) zum Erzeugen eines Differenzsignals aus einem analogen Eingangssignal (Ue; ±U0·(CS1 – CR 1), ±U0·(CS2 – CR2)) und einem analogen Approximationssignal (U(Z); ±U(Z)·CDAC1, ±U(Z)·CDAC2); einem Integrator (30; 320, Cint, C'int) zum Integrieren des Differenzsignals, um ein integriertes Differenzsignal zu erzeugen; einem Komparator (40, 50) zum Bestimmen, ob das integrierte Differenzsignal (I) in einer vorbestimmten Beziehung zu einer Komparatorschwelle (K1, K2) steht; und einer Einrichtung (70, 80) zum Bestimmen eines Bits eines digitalen Ausgangssignals abhängig davon, ob das integrierte Differenzsignal (I) in der vorbestimmten Beziehung zu der Komparatorschwelle (K1, K2) steht.Analog-digital converter with the following features: a subtractor ( 10 ) for generating a difference signal from an analog input signal (U e ; ± U 0 · (C S1 - C R 1 ), ± U 0 · (C S2 - C R2 )) and an analog approximation signal (U (Z); ± U (Z) * C DAC1 , ± U (Z) * C DAC2 ); an integrator ( 30 ; 320 , C int , C ' int ) for integrating the difference signal to generate an integrated difference signal; a comparator ( 40 . 50 ) to determine whether the integrated difference signal (I) has a predetermined relationship to a comparator threshold (K 1 , K 2 ); and a facility ( 70 . 80 ) for determining a bit of a digital output signal depending on whether the integrated difference signal (I) is in the predetermined relationship to the comparator threshold (K 1 , K 2 ). Analog-Digital-Wandler nach Anspruch 1, ferner mit: einem weiteren Komparator (50) zum Bestimmen, ob das integrierte Differenzsignal (I) kleiner als eine weitere Komparatorschwelle (K2) ist; einem Speicher (80) zum Speichern eines digitalen Approximationssignals (Z); und einem Digital-Analog-Wandler (90) zum Wandeln des digitalen Approximationssignals (Z) in das analoge Approximationssignal (U(Z)), wobei der Komparator (40) ausgebildet ist, um zu bestimmen, ob das integrierte Differenzsignal (I) größer als die Komparatorschwelle (K1) ist, und wobei die Einrichtung (70) ferner ausgebildet ist, um ein Rücksetzen eines gesetzten Bits des digitalen Approximationssignals (Z) zu steuern, wenn das integrierte Differenzsignal (I) kleiner als die weitere Komparatorschwelle (K1) ist, um ein Setzen eines weiteren Bits des digitalen Approximationssignals (Z) und ein Rücksetzen des Integrators (30) zu steuern, wenn das integrierte Differenzsignal kleiner als die weitere Komparatorschwelle (K2) oder größer als die Komparatorschwelle (K1) ist, und um ein Ausgeben des digitalen Approximationssignals (Z) als digitales Ausgangssignal zu steuern, wenn alle Bits des digitalen Approximationssignals (Z) bestimmt wurden.Analog-digital converter according to claim 1, further comprising: a further comparator ( 50 ) to determine whether the integrated difference signal (I) is smaller than a further comparator threshold (K 2 ); a memory ( 80 ) for storing a digital approximation signal (Z); and a digital-to-analog converter ( 90 ) for converting the digital approximation signal (Z) into the analog approximation signal (U (Z)), the comparator ( 40 ) is designed to determine whether the integrated difference signal (I) is greater than the comparator threshold (K 1 ), and wherein the device ( 70 ) is further configured to control a reset of a set bit of the digital approximation signal (Z) when the integrated difference signal (I) is smaller than the further comparator threshold (K 1 ), to set a further bit of the digital approximation signal (Z) and resetting the integrator ( 30 ) to control when the integrated difference signal is less than the further comparator threshold (K 2 ) or greater than the comparator threshold (K 1 ), and to control an output of the digital approximation signal (Z) as a digital output signal when all bits of the digital approximation signal (Z) were determined. Analog-Digital-Wandler nach Anspruch 1, ferner mit: einem Speicher (80) zum Speichern eines digitalen Approximationssignals (Z); und einem Digital-Analog-Wandler (90) zum Wandeln des digitalen Approximationssignals (Z) in das analoge Approximationssignal (U(Z)), wobei der Komparator (40) ausgebildet ist, um zu bestimmen, ob das integrierte Differenzsignal (I) größer als die Komparatorschwelle (K1) ist, und wobei die Einrichtung (70) ferner ausgebildet ist, um ein Erhöhen des digitalen Approximationssignals (Z) um 1 zu steuern, wenn das integrierte Differenzsignal (I) größer als die Komparatorschwelle (K1) ist, und um ein Rücksetzen des Integrators (30) und ein Ausgeben des digitalen Approximationssignals (Z) als digitales Ausgangssignal zu steuern, wenn das integrierte Differenzsignal (I) nach einer vorbestimmten Integrationszeit nicht größer als die Komparatorschwelle (K1) ist.Analog-to-digital converter according to claim 1, further comprising: a memory ( 80 ) for storing a digital approximation signal (Z); and a digital-to-analog converter ( 90 ) for converting the digital approximation signal (Z) into the analog approximation signal (U (Z)), the comparator ( 40 ) is designed to determine whether the integrated difference signal (I) is greater than the comparator threshold (K 1 ), and wherein the device ( 70 ) is further configured to control an increase in the digital approximation signal (Z) by 1 if the integrated difference signal (I) is greater than the comparator threshold (K 1 ), and to reset the integrator ( 30 ) and to control an output of the digital approximation signal (Z) as a digital output signal if the integrated difference signal (I) is not greater than the comparator threshold (K 1 ) after a predetermined integration time. Analog-Digital-Wandler nach Anspruch 1, ferner mit: einem weiteren Subtrahierer (10) zum Erzeugen eines weiteren Differenzsignals aus dem analogen Eingangssignal und einem weiteren analogen Approximationssignal; einem weiteren Integrator (30) zum Integrieren des weiteren Differenzsignals; und weiteren Komparatoren zum Bestimmen, ob das integrierte Differenzsignal (I) größer als eine erste weitere Komparatorschwelle ist, ob das integrierte weitere Differenzsignal kleiner als eine zweite weitere Komparatorschwelle ist, und ob das integrierte weitere Differenzsignal kleiner als eine dritte weitere Komparatorschwelle ist, wobei der Komparator (40) ausgebildet ist, um zu bestimmen, ob das integrierte Differenzsignal (I) größer als die Komparatorschwelle ist, wobei die Einrichtung (70) ferner ausgebildet ist, um ein Verlängern einer Integrationszeit des Integrators (30) zu steuern, wenn das integrierte Differenzsignal (I) weder größer als die Komparatorschwelle noch kleiner als die erste weitere Komparatorschwelle ist, um ein Verlängern einer Integrationszeit des weiteren Integrators zu steuern, wenn das integrierte weitere Differenzsignal weder größer als die zweite weitere Komparatorschwelle noch kleiner als die dritte weitere Komparatorschwelle ist, und um ein Ausgeben des digitalen Ausgangssignals zu steuern, wenn das integrierte Differenzsignal größer als die Komparatorschwelle oder kleiner als die erste weitere Komparatorschwelle ist, und das integrierte weitere Differenzsignal größer als die zweite weitere Komparatorschwelle oder kleiner als die dritte weitere Komparatorschwelle ist, wobei das digitale Ausgangssignal angibt, wie viele von dem integrierten Differenzsignal und dem weiteren integrierten Differenzsignal größer als die Komparatorschwelle bzw. größer als die zweite weitere Komparatorschwelle sind.Analog-digital converter according to claim 1, further comprising: a further subtractor ( 10 ) for generating a further difference signal from the analog input signal and a further analog approximation signal; another integrator ( 30 ) for integrating the further difference signal; and further comparators for determining whether the integrated difference signal (I) is greater than a first further comparator threshold, whether the integrated further difference signal is less than a second further comparator threshold, and whether the integrated further difference signal is less than a third further comparator threshold, the Comparator ( 40 ) is designed to determine whether the integrated difference signal (I) is greater than the comparator threshold, the device ( 70 ) is also designed to extend an integration time of the integrator ( 30 ) to control when the integrated differential si signal (I) is neither greater than the comparator threshold nor less than the first further comparator threshold in order to control an extension of an integration time of the further integrator if the integrated further difference signal is neither greater than the second further comparator threshold nor less than the third further comparator threshold, and to control an output of the digital output signal when the integrated difference signal is greater than the comparator threshold or less than the first further comparator threshold, and the integrated further difference signal is greater than the second further comparator threshold or less than the third further comparator threshold, the digital Output signal indicates how many of the integrated difference signal and the further integrated difference signal are larger than the comparator threshold or larger than the second further comparator threshold. Analog-Digital-Wandler nach Anspruch 2, bei dem die Einrichtung (70) ferner ausgebildet ist, um eine Integrationszeit des Integrators (30) zu verlängern bis das integrierte Differenzsignal (I) größer als die Komparatorschwelle (K1) oder kleiner als die weitere Komparatorschwelle (K2) ist oder eine vorbestimmte maximale Integrationszeit erreicht ist, um eine vorbestimmte Anzahl weiterer Bits des digitalen Approximationssignals (Z) zu setzen, wenn die Integrationszeit größer als eine vorbestimmte Integrationszeit und das integrierte Differenzsignal (I) kleiner als die weitere Komparatorschwelle (K2) ist, und um die vorbestimmte Anzahl weiterer Bits des digitalen Approximationssignals (Z) rückgesetzt zu belassen, wenn die Integrationszeit größer als die vorbestimmte Integrationszeit und das integrierte Differenzsignal (I) größer als die Komparatorschwelle (K1) sind.Analog-digital converter according to claim 2, wherein the device ( 70 ) is further configured to include an integration time of the integrator ( 30 ) to extend until the integrated difference signal (I) is greater than the comparator threshold (K 1 ) or smaller than the further comparator threshold (K 2 ) or a predetermined maximum integration time is reached by a predetermined number of further bits of the digital approximation signal (Z) set if the integration time is greater than a predetermined integration time and the integrated difference signal (I) is less than the further comparator threshold (K 2 ), and to leave the predetermined number of further bits of the digital approximation signal (Z) reset if the integration time is greater than the predetermined integration time and the integrated difference signal (I) are greater than the comparator threshold (K 1 ). Analog-Digital-Wandler nach Anspruch 5, bei dem die vorbestimmte Anzahl weiterer Bits alle Bits umfaßt, deren Wert niedriger als der Wert des zuletzt gesetzten Bits ist.Analog-to-digital converter according to claim 5, wherein the predetermined number of additional bits includes all bits whose value is less than is the value of the last bit set. Analog-Digital-Wandler nach Anspruch 2 oder 3, bei dem die Einrichtung (70) ferner ausgebildet ist, um eine Integrationszeit des Integrators zu verlängern, bis das integrierte Differenzsignal (I) größer als die Komparatorschwelle oder kleiner als die weitere Komparatorschwelle ist oder eine vorbestimmte maximale Integrationszeit erreicht ist.Analog-digital converter according to Claim 2 or 3, in which the device ( 70 ) is also designed to extend an integration time of the integrator until the integrated difference signal (I) is greater than the comparator threshold or smaller than the further comparator threshold or a predetermined maximum integration time is reached. Analog-Digital-Wandler nach einem der Ansprüche 2, 3, 5, 6 und 7, bei dem die Einrichtung (70) ferner ausgebildet ist, um ein Integrieren des Differenzsignals nur zu steuern, wenn das Differenzsignal innerhalb eines vorbestimmten Intervalls liegt, um ein Rücksetzen eines gesetzten Bits des digitalen Approximationssignals (Z) zu steuern, wenn das Differenzsignal unter dem vorbestimmten Intervall liegt, und um ein Setzen eines weiteren Bits des digitalen Approximationssignals (Z) und ein Rücksetzen des Integrators (30) zu steuern, wenn das Differenzsignal unter oder über dem vorbestimmten Intervall liegt.Analog-digital converter according to one of Claims 2, 3, 5, 6 and 7, in which the device ( 70 ) is further configured to control integrating the difference signal only when the difference signal is within a predetermined interval, to control a reset of a set bit of the digital approximation signal (Z) when the difference signal is below the predetermined interval, and by Setting another bit of the digital approximation signal (Z) and resetting the integrator ( 30 ) to control when the difference signal is below or above the predetermined interval. Analog-Digital-Wandler nach einem der Ansprüche 2, 3, und 5 bis 8, bei dem die Einrichtung (70) ferner ausgebildet ist, um aus der Integrationszeit beim niedrigstwertigen Bit des digitalen Approximationssignals (Z) weitere Bits zu bestimmen, deren Werte Bruchteilen des Werts des niedrigstwertigen Bits entsprechen.Analog-digital converter according to one of Claims 2, 3 and 5 to 8, in which the device ( 70 ) is also designed to determine from the integration time for the least significant bit of the digital approximation signal (Z) further bits whose values correspond to fractions of the value of the least significant bit. Analog-Digital-Wandler nach einem der Ansprüche 2, 3 und 5 bis 9, bei dem der Subtrahierer (10) einen veränderlichen geschalteten Kondensator (CS1, CS2) umfaßt, der Teil eines kapazitiven Sensors ist, und bei dem der Integrator (30) einen Operationsverstärker (320) und einen Integrationskondensator (Ci nt, C'i nt) zur Rückkopplung des Operationsverstärkers umfaßt.Analog-digital converter according to one of Claims 2, 3 and 5 to 9, in which the subtractor ( 10 ) comprises a variable switched capacitor (C S1 , C S2 ) which is part of a capacitive sensor and in which the integrator ( 30 ) an operational amplifier ( 320 ) and an integration capacitor (C i nt , C ' i nt ) for feedback of the operational amplifier. Analog-Digital-Wandler nach Anspruch 10, bei dem der Subtrahierer (10) eine Sensorbrücke (302) aufweist, die den veränderlichen geschalteten Kondensator (CS1), einen weiteren veränderlichen geschalteten Kondensator (CS2) des kapazitiven Sensors und zwei Referenzkondensatoren (CR1, CR 2) umfaßt, und bei dem der Operationsverstärker (320) ein differentieller Operationsverstärker (320) ist, in dessen Rückkopplungszweigen der Integrationskondensator (Cint) und ein weiterer Integrationskondensator (C'int) angeordnet sind.Analog-to-digital converter according to claim 10, wherein the subtractor ( 10 ) a sensor bridge ( 302 ) which comprises the variable switched capacitor (C S1 ), a further variable switched capacitor (C S2 ) of the capacitive sensor and two reference capacitors (C R1 , C R 2 ), and in which the operational amplifier ( 320 ) a differential operational amplifier ( 320 ), in the feedback branches of which the integration capacitor (Cint) and a further integration capacitor (C ' int ) are arranged. Verfahren zum Wandeln eines analogen Eingangssignals (Ue; ±U0·(CS1 – CR1), ±U0·(CS2 – CR 2)) in ein digitales Ausgangssignal (Z), mit folgenden Schritten: Erzeugen eines Differenzsignals aus dem analogen Eingangssignal (Ue; ±U0·(CS1 – CR1), ±U0·(CS2 – CR 2)) und einem analogen Approximationssignal (U(Z); ±U(Z)·CDAC1, ±U(Z)·CDAC2)); Integrieren des Differenzsignals, um ein integriertes Differenzsignal zu erzeugen; Bestimmen, ob das integrierte Differenzsignal (I) in einer vorbestimmten Beziehung zu einer Komparatorschwelle (K1, K2) steht; und Bestimmen eines Bits des digitalen Ausgangssignals (Z) abhängig davon, ob das integrierte Differenzsignal (I) in der vorbestimmten Beziehung zu der Komparatorschwelle (K1, K2) steht.Method for converting an analog input signal (U e ; ± U 0 · (C S1 - C R1 ), ± U 0 · (C S2 - C R 2 )) into a digital output signal (Z), with the following steps: generating a difference signal from the analog input signal (U e ; ± U 0 · (C S1 - C R1 ), ± U 0 · (C S2 - C R 2 )) and an analog approximation signal (U (Z); ± U (Z) · C DAC1 , ± U (Z) • C DAC2 )); Integrating the difference signal to produce an integrated difference signal; Determining whether the integrated difference signal (I) has a predetermined relationship to a comparator threshold (K 1 , K 2 ); and determining a bit of the digital output signal (Z) depending on whether the integrated difference signal (I) is in the predetermined relationship to the comparator threshold (K 1 , K 2 ). Verfahren zum Betreiben eines Analog-Digital-Wandlers mit einem Subtrahierer (10) zum Erzeugen eines Differenzsignals aus einem analogen Eingangssignal (Ue; ±U0·(CS1 – CR1), ±U0·(CS2 – CR2)) und einem analogen Approximationssignal (U(Z); ±U(Z)·CDAC1, ±U(Z)·CDAC 2)) , einem Integrator (30; 320, Cint, C'int) zum Integrieren des Differenzsignals, um ein integriertes Differenzsignal zu erzeugen, und einem Komparator (40), mit folgenden Schritten: Bestimmen, ob das Differenzsignal oder das integrierte Differenzsignal (I) in einer vorbestimmten Beziehung zu einer Komparatorschwelle des Komparators steht; wenn das Differenzsignal bzw. das integrierte Differenzsignal nicht in der vorbestimmten Beziehung zu der Komparatorschwelle steht, Starten bzw. Fortsetzen des Integrierens des Differenzsignals; Bestimmen eines Bits eines digitalen Ausgangssignals (Z) abhängig davon, ob das Differenzsignal bzw. das integrierte Differenzsignal (I) in der vorbestimmten Beziehung zu der Komparatorschwelle (K1, K2) steht.Method for operating an analog-digital converter with a subtractor ( 10 ) for generating a difference signal from an analog input signal (U e ; ± U 0 · (C S1 - C R1 ), ± U 0 · (C S2 - C R2 )) and an analog approximation signal (U (Z); ± U (Z) · C DAC1 , ± U (Z) · C DAC 2 )), an integrator ( 30 ; 320 , C int , C ' int ) for integrating the difference signal to produce an integrated difference signal and a comparator ( 40 ), with the following steps: determining whether the difference signal or the integrated difference signal (I) is in a predetermined relationship to a comparator threshold of the comparator; if the difference signal or the integrated difference signal is not in the predetermined relationship to the comparator threshold, starting or continuing to integrate the difference signal; Determining a bit of a digital output signal (Z) depending on whether the difference signal or the integrated difference signal (I) is in the predetermined relationship to the comparator threshold (K 1 , K 2 ).
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