DE10253719B4 - Phase Locked Loop with digitally controlled frequency fine tuning - Google Patents

Phase Locked Loop with digitally controlled frequency fine tuning Download PDF

Info

Publication number
DE10253719B4
DE10253719B4 DE2002153719 DE10253719A DE10253719B4 DE 10253719 B4 DE10253719 B4 DE 10253719B4 DE 2002153719 DE2002153719 DE 2002153719 DE 10253719 A DE10253719 A DE 10253719A DE 10253719 B4 DE10253719 B4 DE 10253719B4
Authority
DE
Germany
Prior art keywords
frequency
offset
signal
output
divider
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2002153719
Other languages
German (de)
Other versions
DE10253719A1 (en
Inventor
Peter Widerin
Günter Grasser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wipro Ltd
Original Assignee
NewLogic Technologies GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NewLogic Technologies GmbH filed Critical NewLogic Technologies GmbH
Priority to DE2002153719 priority Critical patent/DE10253719B4/en
Publication of DE10253719A1 publication Critical patent/DE10253719A1/en
Application granted granted Critical
Publication of DE10253719B4 publication Critical patent/DE10253719B4/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Eine PLL-Schaltung zur Erzeugung eines Oszillator-Signals mit einer gewünschten Ausgangsfrequenz fRF aus einem Referenzfrequenzsignal fref, welche umfasst:
einen Phasendetektor, eine Ladungspumpe, ein Schleifenfilter, einen spannungsgesteuerten Oszillator, VCO, mit Quadraturausgängen für die Ausgangsfrequenz fRF und einen Frequenzteiler im Rückkopplungspfad;
wobei der Phasendetektor die Frequenz des Referenzfrequenzsignals fref mit einer von dem Frequenzteiler gelieferten Frequenz fD vergleicht und, als eine Funktion davon, den spannungsgesteuerten Oszillator, VCO, ansteuert;
einen direkten digitalen Synthesizer DDS zur Erzeugung eines Offset-Signals mit einer Frequenz foffset die sich von der Ausgangsfrequenz fRF des spannungsgesteuerten Oszillators, VCO, unterscheidet; und
einen Einseitenband Mischer in Form eines Quadratur-I/Q-Mischers, der im Rückkopplungspfad vorgesehen ist, zum Mischen der Ausgangsfrequenz fRF mit der Offset-Frequenz foffset die vom DDS erzeugt wird, um so eine Mischfrequenz fm zu erzeugen die dem Frequenzteiler zugeführt wird, wobei die Leistungspegel des Ausgangssignals foffset des DDS und des Ausgangssignals fm des Mischer erheblich geringer sind als...A PLL circuit for generating an oscillator signal having a desired output frequency f RF from a reference frequency signal f ref , comprising:
a phase detector, a charge pump, a loop filter, a voltage controlled oscillator, VCO, with quadrature outputs for the output frequency f RF and a frequency divider in the feedback path;
the phase detector comparing the frequency of the reference frequency signal f ref with a frequency f D supplied by the frequency divider and, as a function thereof, driving the voltage controlled oscillator, VCO;
a direct digital synthesizer DDS for generating an offset signal having a frequency f offset different from the output frequency f RF of the voltage controlled oscillator, VCO; and
a single-sideband mixer in the form of a quadrature I / Q mixer provided in the feedback path for mixing the output frequency f RF with the offset frequency f offset generated by the DDS so as to produce a mixing frequency f m corresponding to the frequency divider is supplied, wherein the power levels of the output signal f offset of the DDS and the output signal f m of the mixer are considerably lower than ...

Figure 00000001
Figure 00000001

Description

Hintergrund der ErfindungBackground of the invention

Die vorliegende Erfindung betrifft generell einen Phasenregelkreis auch bekannt als Phase Locked Loop (PLL), und insbesondere eine PLL mit digital steuerbarer Frequenzfeinabstimmung zur Erzeugung von hohen Frequenzen (Radiofrequenzen RF), die zum Beispiel in RF-Empfangssystemen benötigt werden.The The present invention also generally relates to a phase locked loop known as a phase locked loop (PLL), and in particular a PLL with digitally controllable frequency fine tuning to generate high Frequencies (radio frequency RF), for example, in RF reception systems needed become.

Es ist bekannt, dass in digitalen Empfangssystemen PLLs in Form von Quadratur-Oszillatoren verwendet werden, um Oszillatorsignale mit 0°/90° Phase zu erzeugen. Die 0°/90° Oszillatorsignale werden einem Mischer der Empfangsstufe zugeführt, um dort mit den empfangenen Hochfrequenzsignalen des Empfängers gemischt zu werden, um so Signale mit I/Q-Komponenten zu erzeugen. In diesem Falle bezeichnet „I" die Signalkomponente, die in Phase mit der Phase des Trägersignals ist, während „Q" die Quadraturkomponente bezeichnet, welche senkrecht zur Phase des Trägers ist.It It is known that in digital reception systems PLLs in the form of Quadrature oscillators used be used to generate oscillator signals with 0 ° / 90 ° phase. The 0 ° / 90 ° oscillator signals are fed to a mixer of the receiving stage to there with the received High-frequency signals of the receiver to be mixed so as to generate signals with I / Q components. In this case, "I" denotes the signal component, which is in phase with the phase of the carrier signal, while "Q" is the quadrature component which is perpendicular to the phase of the carrier.

In herkömmlichen Empfangssystemen wird das 0°/90°-Oszillatorsignal mit Hilfe eines konventionellen Phase Locked Loop-Schaltkreises erzeugt, wobei die Schleife der Phase Locked Loop im wesentlichen einen Referenzoszillator, einen Phasendetektor, einen spannungsgesteuerten Oszillator und einen Frequenzteiler aufweist. Der Phasendetektor vergleicht die Frequenz des vom Referenzoszillator gelieferten Referenzsignals mit der Ausgangsfrequenz des Frequenzteilers im Rückkopplungspfad der Schleife und steuert den spannungsgesteuerten Oszillator als eine Funktion des Ergebnisses des Vergleichs an, um auf diese Weise das Oszillatorsignal mit der gewünschten Frequenz zu erzeugen.In usual Receiving systems becomes the 0 ° / 90 ° oscillator signal using a conventional phase locked loop circuit generated, with the loop of the phase locked loop substantially a reference oscillator, a phase detector, a voltage-controlled Oscillator and a frequency divider. The phase detector compares the frequency of the reference signal supplied by the reference oscillator with the output frequency of the frequency divider in the feedback path of the Loop and controls the voltage controlled oscillator as one Function of the result of the comparison, in this way the Oscillator signal with the desired To generate frequency.

In integrierten RF-Empfängern, insbesondere Architekturen mit direkter Abwärtskonvertierung, verringert ein kleiner Frequenzversatz (Offset) in dem empfangenen Signal oder in dem lokalen PLL-Oszillator die Leistung des Empfängers signifikant. Der Frequenzversatz nach der Abwärtskonvertierung, resultiert in einem Gleichstrom (DC) Versatz bei der Basisbandfrequenz, der das gewünschte Signal um mehrere Größenordnungen übertreffen kann. In den meisten Empfängern wird eine Offsetkompensation bei der Basisbandfrequenz durch digitale Mittel oder durch analoge DC-Sperrschaltungen durchgeführt.In integrated RF receivers, in particular architectures with direct down conversion, reduced a small frequency offset in the received signal or in the local PLL oscillator, the power of the receiver is significant. The frequency offset after the down-conversion, results in a DC offset at the baseband frequency, the desired one Exceed signal by several orders of magnitude can. In most receivers becomes offset compensation at the baseband frequency by digital Medium or performed by analog DC blocking circuits.

Aus dem Stand der Technik sind Offset-PLLs bekannt, die einen zusätzlichen Frequenzversatz am PLL-Ausgang erzeugen. Der Entwurf von solchen Offset-PLL-Oszillatoren ist zum Beispiel beschrieben in Waldow Peter, et al. „Advanced Phase-Locked-Loop Oscillators", microvave, June 2001, ISSN 1527-3342/01. Diese PLLs verwenden einen Mischer im Rückkopplungspfad, um die Rückkopplungsfrequenz auf einen bestimmten konstanten Versatz zu verschieben. Dies ist eine Möglichkeit um eine Zwischenfrequenz (IF) Architektur herzustellen, bei der der PLL-Oszillator nicht in dem Frequenzband der gesendeten und empfangenen Daten arbeitet. Bei den existierenden Lösungen ist es das Ziel der Offset-Mechanismen, das Frequenzmitziehen des PLL dadurch zu reduzieren, dass die PLL-Frequenz um weit mehr als die Bandbreite der Schleife von dem RF-Band wegbewegt wird. Bei diesen Lösungen kann als Offset-Generator jede herkömmliche PLL verwendet werden, da die Frequenzauflösung nicht wichtig ist.Out In the prior art offset PLLs are known, which provide an additional Generate frequency offset at the PLL output. The design of such offset PLL oscillators is for example described in Waldow Peter, et al. "Advanced Phase Locked Loop Oscillators ", microvave, June 2001, ISSN 1527-3342 / 01. These PLLs use a mixer in the Feedback path around the feedback frequency to move to a certain constant offset. This is a possibility to produce an intermediate frequency (IF) architecture in which the PLL oscillator not in the frequency band of the sent and received Data works. In existing solutions, it is the goal of Offset mechanisms to reduce the frequency mismatch of the PLL thereby that the PLL frequency is far more than the bandwidth of the loop is moved away from the RF band. These solutions can be used as an offset generator every conventional one PLL can be used because the frequency resolution is not important.

Es existieren außerdem Lösungen, den Offset eines PLL dadurch zu kompensieren, dass die Ausgangsfrequenz mit einer zum Beispiel digital erzeugten (DDS) präzise kontrollierten Offset-Frequenz gemischt wird.It exist as well Solutions, compensate for the offset of a PLL by changing the output frequency with a digitally generated (DDS) precisely controlled Offset frequency is mixed.

Die existierenden Offset-PLL-Oszillatoren sind so entwickelt, dass sie einen großen konstanten Offset aufweisen. Daher sind sie nicht geeignet für feine DC-Offset-Kompensationen mit hoher Auflösung.The Existing offset PLL oscillators are designed to be a big have constant offset. Therefore, they are not suitable for fine DC offset compensation with high resolution.

Das Verfahren zur Offset-Kompensation durch Verwendung einer Offset-Frequenz die mit dem PLL-Ausgang gemischt wird hat den Nachteil, dass der Mischer eine sehr gute LO-Unterdrückung aufweisen muss. Anderenfalls wird das offsetkompensierte Signal, das genug Leistung haben muss um die nachfolgenden Schaltkreise anzusteuern, durch den Original-PLL-Ausgang gestört, welcher im Vergleich zu dem offsetkompensierten Signal erheblich stark ist, und, noch schlimmer, führt das offsetkompensierte Signal, welches mit Sicherheit innerhalb der Bandbreite des Schleifenfilters liegt, zu einem Frequenzmitziehen der PLL. In integrierten Lösungen, bei denen alle RF-Blöcke auf einem Chip angeordnet sind, ist es sowieso wünschenswert nur die absolut notwendigen RF-Frequenzen auf dem Chip zu haben, da es hier immer ein Übersprechen und Interferenzstörungen zwischen den Blöcken auf dem Chip durch magnetische Kopplung, Substratrauschen, kapazitive Kopplung, etc, gibt. Daher ist es wünschenswert und vorzuziehen, nur eine RF-Frequenz mit großer Leistung zu haben, die direkt mit dem richtigen Offset generiert wird, als zwei starke RF-Frequenzen mit nur einem leichten Offset zu haben.The Method for offset compensation by using an offset frequency which is mixed with the PLL output has the disadvantage that the Mixer must have a very good LO suppression. Otherwise, becomes the offset compensated signal that needs to have enough power to drive the subsequent circuits through the original PLL output disturbed, which significantly compared to the offset-compensated signal is strong, and, worse, the offset compensates Signal, which is certainly within the bandwidth of the loop filter is due to a frequency hitting the PLL. In integrated solutions, where all RF blocks Arranged on a chip, it is desirable only the absolute anyway necessary RF frequencies on the chip, as it is always here a crosstalk and interference disorders between the blocks on the chip by magnetic coupling, substrate noise, capacitive Coupling, etc, there. Therefore, it is desirable and preferable just an RF frequency with big ones Having power that generates directly with the right offset is called, as two strong RF frequencies with only a slight offset to have.

US 5 831 481 A offenbart eine PLL-Schaltung mit einem Phasendetektor, einem Schleifenfilter, einem Spannungsgesteuerten Oszillator und einem Frequenzteiler in der Rückkopplungsschleife. Zur Erzeugung eines Offset-Signals ist ein direkter digitaler Synthesizer (DSS) vorgesehen. Ein in der Rückkopplungsschleife liegender Mischer mischt die Ausgangsfrequenz mit dem Offsetsignal und erzeugt an seinem Ausgang ein Mischfrequenzsignal das dem Frequenzteiler zugeführt wird. Bei dieser PLL Schaltung werden große Offset-Frequenzen (einige 10MHz) auf das VCO-Signal gemischt. Aufgrund fehlender I/Q Signale kann kein analoger Einseitenband-Mischer mit sehr guter Spiegel- und Trägerunterdrückung behutzen werden. Daher ist es nicht möglich, die Oszillatorfrequenz um kleine Frequenzen, d.h. Frequenzen innerhalb der Schleifen-Bandbreite, zu verschieben ohne dass sich die Qualität des VCO-Signals aufgrund der entstehenden Interferenzen wesentlich verschlechtert. US 5,831,481A discloses a PLL circuit including a phase detector, a loop filter, a voltage controlled oscillator, and a frequency divider in the feedback loop. To generate an offset signal, a direct digital synthesizer (DSS) is provided. A mixer in the feedback loop mixes the off output frequency with the offset signal and generates at its output a mixing frequency signal which is supplied to the frequency divider. In this PLL circuit, large offset frequencies (some 10MHz) are mixed to the VCO signal. Due to the lack of I / Q signals, no analog single-sideband mixer with very good mirror and carrier suppression can be used. Therefore, it is not possible to shift the oscillator frequency by small frequencies, ie, frequencies within the loop bandwidth, without significantly degrading the quality of the VCO signal due to the resulting interference.

JP 8-204554 A offenbart in 1 eine Offset-PLL mit einem DDS zur Offset-Generierung. Die I/Q-Phasen für den Mischer werden hier mittels eines 90 Grad-Hybrid erzeugt. Die verwendete Hybridschaltung zur Erzeugung der I/Q-Signale basiert auf einem RC-Netzwerk und ist damit sehr frequenzabhängig und ungenau für eine exakte I/Q-Beziehung. JP 8-204554 A revealed in 1 an offset PLL with a DDS for offset generation. The I / Q phases for the mixer are generated here by means of a 90 degree hybrid. The hybrid circuit used to generate the I / Q signals is based on an RC network and is thus very frequency dependent and inaccurate for an exact I / Q relationship.

US 5 451 910 A offenbart eine PLL-Schaltung für größere Offset-Frequenzen. Im Wesentlichen wird hier eine Methode vorgeschlagen, die einen Frequenzteiler überflüssig macht. Folglich liegt die Offset-Frequenz in derselben Größenordnung wie die VCO-Frequenz, was zu unerwünscht starken Interferenzen führt. US 5,451,910 A discloses a PLL circuit for larger offset frequencies. Essentially, a method is proposed here which makes a frequency divider superfluous. Consequently, the offset frequency is of the same order of magnitude as the VCO frequency, resulting in undesirably high levels of interference.

Zusammenfassung der ErfindungSummary of the invention

Es ist die Aufgabe der vorliegenden Erfindung, einen PLL-Oszillator anzugeben, der es erlaubt, einen digital steuerbaren und feinabstimmbaren Frequenz-Offset zu erzeugen. Insbesondere soll ein PLL-Oszillator angegeben werden, bei welchem – im Gegensatz zu den aus den Stand der Technik bekannten Lösungen – eine ungewünschte Interferenz zwischen dem gewünschten Ausgangssignal und dem angelegten Offset-Signal reduziert wird.It The object of the present invention is a PLL oscillator which allows a digitally controllable and fine tunable To generate frequency offset. In particular, a PLL oscillator be specified, in which - im Contrary to the solutions known from the prior art - an unwanted interference between the desired one Output signal and the applied offset signal is reduced.

Diese Aufgabe wird erfindungsgemäß gelöst durch einen PLL-Oszillator zur Erzeugung eines Oszillator-Signals einer gewünschten Ausgangsfrequenz aus einem Referenzfrequenzsignal, bei dem die Phase Locked Loop einen Phasendetektor aufweist, eine Ladungspumpe, ein Schleifenfilter, einen spannungsgesteuerten Oszillator VCO mit Quadraturausgängen für die Ausgangsfrequenz und einen Frequenzteiler im Rückkopplungspfad, wobei der Phasendetektor die Frequenz des Referenzfrequenzsignals mit einer Frequenz vergleicht, die von dem Frequenzteiler geliefert wird, und, als eine Funktion dessen, den spannungsgesteuerten Oszillator (VCO) ansteuert, wobei ferner ein direkter digitaler Synthesizer (DDS) vorgesehen ist zur Erzeugung eines Offset-Signals mit einer Frequenz, die sich von der Ausgangsfrequenz des VCO unterscheidet, und ein Einseitenband-Mischer, der im Rückkopplungspfad der Phase Locked Loop angeordnet ist, zum Mischen der Ausgangsfrequenz mit der durch den DSS erzeugten Offset-Frequenz, um so eine Mischfrequenz zu erzeugen, die dem Frequenzteiler zugeführt wird, wobei die Leistungspegel des Ausgangssignals des DSS und des Ausgangssignals des Mischers erheblich kleiner sind als der Leistungspegel des Ausgangssignals des VCO.These The object is achieved by a PLL oscillator for generating an oscillator signal of a desired Output frequency from a reference frequency signal in which the phase Locked loop has a phase detector, a charge pump, a Loop filter, a voltage controlled oscillator VCO with quadrature outputs for the output frequency and a frequency divider in the feedback path, wherein the phase detector is the frequency of the reference frequency signal compares with a frequency supplied by the frequency divider and, as a function of this, the Voltage Controlled Oscillator (VCO) with a direct digital synthesizer (DDS) is provided for generating an offset signal having a frequency, which differs from the output frequency of the VCO, and a Single sideband mixer operating in the feedback path The phase locked loop is arranged for mixing the output frequency with the offset frequency generated by the DSS, so a mixing frequency which is supplied to the frequency divider, the power levels the output signal of the DSS and the output signal of the mixer are considerably smaller than the power level of the output signal of the VCO.

Die vorliegende Erfindung stellt einen PLL-Oszillator mit einem digital steuerbaren Frequenzversatz bereit. Der vorgeschlagene PLL-Oszillator erlaubt eine digital regelbare Frequenzfeinabstimmung, bei der der minimale Frequenzschritt durch die Auflösung des direkten digitalen Synthesizers DDS zur Erzeugung des gewünschten (kleinen) Frequenz-Offsets bestimmt wird. Dies erlaubt es, einen PLL-Synthesizer mit einer nahezu stufenlos einstellbaren Frequenz mit digital steuerbarer Frequenzfeinabstimmung herzustellen. Somit kann jeder Frequenzversatz der in einem Empfangssystem auftritt durch digitales Verstimmen der PLL kompensiert werden. Da es die Erfindung erlaubt, einen Frequenzversatz direkt im Oszillator zu erzeugen, ist die einzige RF-Frequenz, die von dem PLL-Oszillator erzeugt wird, bereits die benötigte Ausgangsfrequenz, so dass keine unerwünschten Interferenzen mit einer angelegten Offset-Frequenz hervorgerufen wird.The The present invention provides a PLL oscillator with a digital controllable frequency offset ready. The proposed PLL oscillator allows a digitally adjustable frequency fine tuning, in which the minimal frequency step due to the resolution of the direct digital Synthesizers DDS to generate the desired (small) frequency offset is determined. This allows a PLL synthesizer with a almost infinitely adjustable frequency with digitally controllable Frequency fine-tuning produce. Thus, every frequency offset which occurs in a receiving system by digital detuning the PLL be compensated. Since the invention allows a frequency offset to generate directly in the oscillator is the only RF frequency that is already generated by the PLL oscillator, the required output frequency, so that no unwanted Interference with an applied offset frequency caused becomes.

Da ein Frequenzversatz ein generelles Problem in allen RF-Empfängern ist, kann die vorliegende Erfindung als allgemeine und effiziente Lösung zu dessen Kompensation verwendet werden.There a frequency offset is a general problem in all RF receivers, can the present invention as a general and efficient solution to its Compensation can be used.

Gemäss eines vorteilhaften Merkmals der Erfindung ist das Ausgangsleistungsniveau des DDS und des Mischersignals erheblich geringer als das Ausgangsleistungsniveau des VCO-Signals.According to one Advantageous feature of the invention is the output power level of the DDS and the mixer signal is significantly lower than the output power level of the VCO signal.

In einer bevorzugten Ausgestaltung der Erfindung ist der spannungsgesteuerte Oszillator ein VCO mit Quadraturausgängen. Der Mischer muss ein Quadratur-I/Q-Mischer sein, um das unerwünschte Seitenband zu unterdrücken.In A preferred embodiment of the invention is the voltage-controlled Oscillator a VCO with quadrature outputs. The mixer needs a Quadrature I / Q mixer be to the undesirable Suppress sideband.

Gemäß einem anderen Merkmal der Erfindung, umfasst der Frequenzteiler vorzugsweise einen festen Teiler und einen programmierbaren Teiler. Der programmierbare Teiler ist vorzugsweise als Zähler ausgebildet, welcher ein ganzzahliger N Zähler oder ein gebrochenzahliger N Zähler sein kann.According to one another feature of the invention, the frequency divider preferably comprises a fixed divider and a programmable divider. The programmable Divider is preferably as a counter formed, which is an integer N counter or a fractional N counter can be.

Bei Verwendung des DDS-gesteuerten Mischers im Rückkopplungspfad des PLLs zur Bereitstellung eines fortlaufenden N-programmierbaren Teilers ist es notwendig, dass die Abtastfrequenz des DDS höher ist als die Referenzfrequenz. Der DDS sollte fähig sein, ein sinusförmiges Ausgangssignal im Frequenzbereich von etwa plus/minus der halben Referenzfrequenz zu erzeugen.at Using the DDS-driven mixer in the feedback path of the PLL to Providing a contiguous N programmable divider it is necessary that the sampling frequency of the DDS is higher than the reference frequency. The DDS should be capable be a sinusoidal Output signal in the frequency range of about plus / minus half the reference frequency to create.

Kurze Beschreibung der ZeichnungShort description of the drawing

Der Aufbau und das Verfahren der Arbeitsweise der Erfindung zusammen mit zusätzlichen Merkmalen und Vorteilen wird am besten aus der nachfolgenden Beschreibung einer spezifischen Ausgestaltung verständlich, im Zusammenhang mit der beigefügten Zeichnung.Of the Structure and method of operation of the invention together with additional features and benefits is best understood from the description below a specific embodiment, in connection with the attached Drawing.

1 zeigt die allgemeinste Form eines PLL-Oszillators gemäß der Erfindung. 1 shows the most general form of a PLL oscillator according to the invention.

Detaillierte Beschreibung einer bevorzugten Ausgestaltung der ErfindungDetailed description a preferred embodiment of the invention

Mit Bezug nun auf 1 ist eine beispielhafte Ausgestaltung der Erfindung dargestellt, die im wesentlichen eine Standard-RF-PLL mit Quadraturausgängen und einem zählerbasierten Teiler in der Rückkopplungsschleife aufweist. Die Phase Locked Loop 1 umfasst einen Eingang für eine Referenzfrequenz fref, die von einem Referenzoszillator (nicht gezeigt) bereitgestellt wird, einen Phasendetektor 2, eine damit in Serie geschaltete Ladungspumpe 3, ein Schleifenfilter 4 und einen spannungsgesteuerten Quadratur-Oszillator (VCO) 5, der eine Ausgangsfrequenz fRF erzeugt, die aus einem differenziellen gleichphasigen Signal IRF und einem Quadraturausgangssignal QRF besteht. Ein abstimmbarer Frequenzteiler 6 ist im Rückkopplungspfad der Phase Locked Loop vorgesehen, und umfasst zum Beispiel einen festen Teiler in Form eines Voruntersetzers 7 und einen programmierbaren Teiler in Form eines ganzzahligen N oder gebrochenzahligen N Zählers 8. Der Phasendetektor 2 vergleicht die Referenzfrequenz fref und die Ausgangsfrequenz fD des Frequenzteilers die ihm zugeführt werden und erzeugt ein Betätigungssignal (aufwärts/abwärts) als Funktion des Ergebnisses des Vergleichs, um die Ausgangsfrequenz des spannungsgesteuerten Oszillators 5 über die Ladungspumpe 3 zu korrigieren.With reference now to 1 An exemplary embodiment of the invention is shown which essentially comprises a standard RF PLL with quadrature outputs and a counter-based divider in the feedback loop. The phase locked loop 1 includes an input for a reference frequency f ref provided by a reference oscillator (not shown), a phase detector 2 , a charge pump connected in series 3 , a loop filter 4 and a voltage controlled quadrature oscillator (VCO) 5 which generates an output frequency f RF consisting of a differential in-phase signal I RF and a quadrature output signal Q RF . A tunable frequency divider 6 is provided in the feedback path of the phase locked loop, and includes, for example, a fixed divider in the form of a prescaler 7 and a programmable divisor in the form of an integer N or fractional N counter 8th , The phase detector 2 compares the reference frequency f ref and the output frequency f D of the frequency divider supplied to it and generates an actuation signal (up / down) as a function of the result of the comparison to the output frequency of the voltage controlled oscillator 5 over the charge pump 3 to correct.

Gemäß der Erfindung ist ein I/Q-Mischer 9 im Rückkopplungspfad der PLL vorgesehen. Der I/Q-Mischer 9 mischt die PLL-Ausgänge IRF und QRF mit einem Offset-Frequenzsignal foffset, welches Ioffset und Qoffset-Signale umfasst, die von einem direkten digitalen Synthesizer DDS 10 erzeugt werden. Die Ausgänge des Mischers 9 werden aufsummiert, so dass sich ein zusammengesetztes Ausgangssignal fm = fRF – foffset ergibt, welches dem Frequenzteiler 6 zugeführt wird. Daher sieht der Frequenzteiler eine Frequenz fm = fRF – foffset, welche eine Offset-Frequenz kleiner/größer ist als die Ausgangsfrequenz fRF der PLL. Somit rastet die PLL bei einer Frequenz ein, die im Bereich der angelegten Offset-Frequenz foffset größer/kleiner ist.According to the invention, an I / Q mixer 9 provided in the feedback path of the PLL. The I / Q mixer 9 The PLL outputs I RF and Q RF mix with an offset frequency signal f offset which includes I offset and Q offset signals from a direct digital synthesizer DDS 10 be generated. The outputs of the mixer 9 are summed up, so that a composite output signal f m = f RF - f offset results, which is the frequency divider 6 is supplied. Therefore, the frequency divider sees a frequency f m = f RF -f offset , which is an offset frequency smaller / larger than the output frequency f RF of the PLL. Thus, the PLL locks at a frequency which is greater / less in the range of the applied offset frequency f offset .

Die Erfindung verwendet zwei RF-Frequenzen an einem Eingang und an dem Ausgang des Mischers 9, welche sich nur um eine Offset-Frequenz unterscheiden. Da der Ausgang des Mischers 9 nur den Frequenzteiler 6 ansteuern muss, kann der Ausgang des Mischers fm ein relativ schwaches Signal im Vergleich zum Ausgangssignal des VCO 5 sein, so dass es das starke VCO-Ausgangssignal fRF nicht wesentlich stört.The invention uses two RF frequencies at an input and at the output of the mixer 9 which differ only by one offset frequency. Because the output of the mixer 9 only the frequency divider 6 must control, the output of the mixer f m may be a relatively weak signal compared to the output signal of the VCO 5 so that it does not significantly disturb the strong VCO output f RF .

Daher ist das einzige starke RF-Signal das Ausgangssignal des PLL fRF, welches bereits auf der gewünschten Offset-Frequenz arbeitet.Therefore, the only strong RF signal is the output of the PLL f RF which is already operating at the desired offset frequency.

Das oben beschriebene Konzept eines DDS-gesteuerten Mischers in der Rückkopplungsschleife der PLL kann ferner dazu verwendet werden, um einen fortlaufenden N Zähler zu entwickeln, dass heißt eine PLL, bei welcher die Grobabstimmung der Frequenz durch einen ganzzahligen N Zähler und die Feinabstimmung der Frequenz durch einen DDS 10 in der Rückkopplungsschleife durchgeführt wird. Jedoch sollte in diesem Fall der DDS 10 bei einer Abtastfrequenz arbeiten, die im wesentlichen über der Referenzfrequenz fref des PLL liegt. Der Grund dafür ist, dass der DDS im Stande sein muss, glatte sinusförmige Frequenzen im Frequenzbereich von etwa der Hälfte der Referenzfrequenz fref zu erzeugen, um einen fortlaufenden N Bereich von Offset-Frequenzen foffset zu erreichen.The above-described concept of a DDS-controlled mixer in the feedback loop of the PLL can also be used to develop a continuous N counter, that is a PLL, in which the coarse tuning of the frequency by an integer N counter and the fine tuning of the frequency by a DDS 10 is performed in the feedback loop. However, in this case, the DDS 10 operate at a sampling frequency which is substantially above the reference frequency f ref of the PLL. The reason for this is that the DDS must be able to generate smooth sinusoidal frequencies in the frequency range of about half the reference frequency f ref to achieve a continuous N range of offset frequencies f offset .

Claims (6)

Eine PLL-Schaltung zur Erzeugung eines Oszillator-Signals mit einer gewünschten Ausgangsfrequenz fRF aus einem Referenzfrequenzsignal fref, welche umfasst: einen Phasendetektor, eine Ladungspumpe, ein Schleifenfilter, einen spannungsgesteuerten Oszillator, VCO, mit Quadraturausgängen für die Ausgangsfrequenz fRF und einen Frequenzteiler im Rückkopplungspfad; wobei der Phasendetektor die Frequenz des Referenzfrequenzsignals fref mit einer von dem Frequenzteiler gelieferten Frequenz fD vergleicht und, als eine Funktion davon, den spannungsgesteuerten Oszillator, VCO, ansteuert; einen direkten digitalen Synthesizer DDS zur Erzeugung eines Offset-Signals mit einer Frequenz foffset die sich von der Ausgangsfrequenz fRF des spannungsgesteuerten Oszillators, VCO, unterscheidet; und einen Einseitenband Mischer in Form eines Quadratur-I/Q-Mischers, der im Rückkopplungspfad vorgesehen ist, zum Mischen der Ausgangsfrequenz fRF mit der Offset-Frequenz foffset die vom DDS erzeugt wird, um so eine Mischfrequenz fm zu erzeugen die dem Frequenzteiler zugeführt wird, wobei die Leistungspegel des Ausgangssignals foffset des DDS und des Ausgangssignals fm des Mischer erheblich geringer sind als der Leistungspegel des Ausgangssignals fRF des VCO.A PLL circuit for generating an oscillator signal having a desired output frequency f RF from a reference frequency signal f ref , comprising: a phase detector, a charge pump, a loop filter, a voltage controlled oscillator, VCO with quadrature outputs for the output frequency f RF and a frequency divider in the feedback path; the phase detector comparing the frequency of the reference frequency signal f ref with a frequency f D supplied by the frequency divider and, as a function thereof, driving the voltage controlled oscillator, VCO; a direct digital synthesizer DDS for generating an offset signal having a frequency f offset different from the output frequency f RF of the voltage controlled oscillator, VCO; and a single-sideband mixer in the form of a quadrature I / Q mixer provided in the feedback path for mixing the output frequency f RF with the offset frequency f offset generated by the DDS so as to produce a mixing frequency f m corresponding to that Frequency divider is supplied, wherein the power levels of the output signal f offset of the DDS and the output signal f m of the mixer are considerably lower than the power level of the output signal f RF of the VCO. Eine PLL nach Anspruch 1, dadurch gekennzeichnet, dass der Frequenzteiler einen Festwertteiler und einen programmierbaren Teiler aufweist.A PLL according to claim 1, characterized that the frequency divider a fixed value divider and a programmable Divider has. Eine PLL nach Anspruch 2, dadurch gekennzeichnet, dass der programmierbare Teiler ein ganzzahliger N Zähler ist.A PLL according to claim 2, characterized the programmable divider is an integer N counter. Eine PLL nach Anspruch 2, dadurch gekennzeichnet, dass der programmierbare Teiler ein gebrochenzahliger N Zähler ist.A PLL according to claim 2, characterized that the programmable divider is a fractional N counter. Eine PLL nach Anspruch 1, dadurch gekennzeichnet, dass die Abtastfrequenz des DDS größer ist als die Referenzfrequenz fref.A PLL according to claim 1, characterized in that the sampling frequency of the DDS is greater than the reference frequency f ref . Eine PLL nach Anspruch 1, dadurch gekennzeichnet, dass der DDS ein sinusförmiges Ausgangssignal foffset im Frequenzbereich von etwa plus/minus der Hälfte der Referenzfrequenz fref erzeugt.A PLL according to claim 1, characterized in that the DDS generates a sinusoidal output signal f offset in the frequency range of about plus / minus half of the reference frequency f ref .
DE2002153719 2002-11-19 2002-11-19 Phase Locked Loop with digitally controlled frequency fine tuning Expired - Fee Related DE10253719B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2002153719 DE10253719B4 (en) 2002-11-19 2002-11-19 Phase Locked Loop with digitally controlled frequency fine tuning

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2002153719 DE10253719B4 (en) 2002-11-19 2002-11-19 Phase Locked Loop with digitally controlled frequency fine tuning

Publications (2)

Publication Number Publication Date
DE10253719A1 DE10253719A1 (en) 2004-06-17
DE10253719B4 true DE10253719B4 (en) 2008-04-24

Family

ID=32318520

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2002153719 Expired - Fee Related DE10253719B4 (en) 2002-11-19 2002-11-19 Phase Locked Loop with digitally controlled frequency fine tuning

Country Status (1)

Country Link
DE (1) DE10253719B4 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009011795A1 (en) * 2009-03-05 2010-09-09 Rohde & Schwarz Gmbh & Co. Kg Synthesizer with adjustable, stable and reproducible phase and frequency

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109120259A (en) * 2018-08-06 2019-01-01 西安众思创融电子科技有限公司 A kind of ultra-fine stepping low phase noise superelevation spurious reduction frequency source of small size

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343168A (en) * 1993-07-09 1994-08-30 Northrop Grumman Corporation Harmonic frequency synthesizer with adjustable frequency offset
US5451910A (en) * 1993-08-12 1995-09-19 Northrop Grumman Corporation Frequency synthesizer with comb spectrum mixer and fractional comb frequency offset
JPH08204554A (en) * 1995-01-30 1996-08-09 Nec Corp Phase synchronizing oscillation circuit for direct digital synthesizer
DE69128886T2 (en) * 1990-08-29 1998-09-10 Motorola Inc FREQUENCY MODULATED SYNTHESISER WITH LOW FREQUENCY OFFSET MIXED VCO
US5831481A (en) * 1996-02-29 1998-11-03 Nec Corporation Phase lock loop circuit having a broad loop band and small step frequency

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69128886T2 (en) * 1990-08-29 1998-09-10 Motorola Inc FREQUENCY MODULATED SYNTHESISER WITH LOW FREQUENCY OFFSET MIXED VCO
US5343168A (en) * 1993-07-09 1994-08-30 Northrop Grumman Corporation Harmonic frequency synthesizer with adjustable frequency offset
US5451910A (en) * 1993-08-12 1995-09-19 Northrop Grumman Corporation Frequency synthesizer with comb spectrum mixer and fractional comb frequency offset
JPH08204554A (en) * 1995-01-30 1996-08-09 Nec Corp Phase synchronizing oscillation circuit for direct digital synthesizer
US5831481A (en) * 1996-02-29 1998-11-03 Nec Corporation Phase lock loop circuit having a broad loop band and small step frequency

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
GILMORE,Robert,KORNFELD,Richard:Hybrid PLL/DDS Frequency Synthesizers.In:RF design awards, Juli 1990,Vol.13,No.7,S.41-45; *
Waldow, P. et. al. "Advanced Phase-Locked-Loop Oscillators". In: Microwave June 2001, ISSN 1527- 3342/01
Waldow, P. et. al. "Advanced Phase-Locked-Loop Oscillators". In: Microwave June 2001, ISSN 15273342/01 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009011795A1 (en) * 2009-03-05 2010-09-09 Rohde & Schwarz Gmbh & Co. Kg Synthesizer with adjustable, stable and reproducible phase and frequency
US9091724B2 (en) 2009-03-05 2015-07-28 Rohde & Schwarz Gmbh & Co. Kg Synthesizer having adjustable, stable and reproducible phase and frequency

Also Published As

Publication number Publication date
DE10253719A1 (en) 2004-06-17

Similar Documents

Publication Publication Date Title
DE69834875T2 (en) FREQUENCY CIRCUIT IMPLEMENTATION
EP0408983B1 (en) Frequency synthesizer
DE60305543T2 (en) Phase interpolation-based PLL frequency synthesizer
EP1163727B1 (en) Frequency synthesiser
DE102004021224B4 (en) Frequency multiplier pre-stage for N-phase locked loops
DE102005024624B3 (en) Circuit arrangement for generating reference signals, has phase controlled filter between oscillator generator and frequency multiplier, where filter has phase detector and phase controller to set up constant transmission phase of filter
DE102008045042B4 (en) Loop system
EP1188228B1 (en) Electronic circuit arrangement generating a transmit frequency
DE60006628T2 (en) Frequency synthesis circuit
EP1938167B1 (en) Signal generator with a directly recoverable dds signal source
DE4424364C2 (en) Reference oscillator with low phase noise
DE3311784C2 (en)
EP0017130B1 (en) Receiver for high-frequency, electromagnetic waves with frequency adjustment
DE10253719B4 (en) Phase Locked Loop with digitally controlled frequency fine tuning
EP2664068B1 (en) High-frequency generator with low phase noise
DE2437284A1 (en) MICROWAVE NORMAL FREQUENCY GENERATOR WITH FREQUENCY SYNTHESIS
DE102006011682B4 (en) Transceiver circuitry
DE10393732B4 (en) Phase-locked loop with pulse generator and method for operating the phase locked loop
DE10159878B4 (en) A high performance microwave synthesizer using a multiple modulator fractional n divider
DE102004015022B4 (en) Direct frequency synthesizer for an offset loop synthesizer
DE3229112C2 (en)
DE4214385C1 (en)
DE602004007010T2 (en) PROVISION OF LOCAL OSCILLATOR SIGNALS
DE102004054323A1 (en) Frequency offset correction in transmitters and receivers with not ideal synthesizer channel spacing
DE102006041892A1 (en) Fraction-determining method for determining a fractional divisor ratio uses a discrete sigma-delta modulator to provide the fractional divisor ratio for a phase-locked loop

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: NEWLOGIC TECHNOLOGIES GMBH, LUSTENAU, AT

8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: RIEBLING, PETER, DIPL.-ING. DR.-ING., DE

R081 Change of applicant/patentee

Owner name: WIPRO LIMITED, IN

Free format text: FORMER OWNER: NEWLOGIC TECHNOLOGIES GMBH, LUSTENAU, AT

Effective date: 20121211

R082 Change of representative

Representative=s name: RIEBLING, PETER, DIPL.-ING. DR.-ING., DE

Effective date: 20121211

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee