DE10245037A1

DE10245037A1 - Verfahren zum Entwurf und zur Herstellung von Halbleiter-Speicherbauelementen, insbesondere von DRAM-Bauelementen

Info

Publication number: DE10245037A1
Application number: DE10245037A
Authority: DE
Inventors: Stefan Scholl
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-09-26
Filing date: 2002-09-26
Publication date: 2004-04-08
Anticipated expiration: 2022-09-27
Also published as: CN1497704A; KR20040027415A; JP2004140349A; DE10245037B4; KR100644421B1; US7111263B2; SG113476A1; US20040128628A1

Abstract

Die Erfindung betrifft ein Verfahren zum Entwurf und ein Verfahren zum Herstellen von Halbleiter-Speicherbauelementen (1), insbesondere von DRAM-Bauelementen, wobei die Verfahren die Schritte aufweisen: DOLLAR A - Entwurf eines bei einer ersten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, ersten Layouts (2') für ein Modul (2) des Halbleiter-Speicherbauelements (1); DOLLAR A - Entwurf eines bei einer zweiten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, zweiten Layouts (2'') für das Halbleiter-Speicherbauelement-Modul (2); DOLLAR A - Verwenden des ersten Layouts (2') oder des zweiten Layouts (2'') für das Gesamt-Layout des Halbleiter-Speicherbauelements (1), abhängig von der jeweiligen Konfiguration des Halbleiter-Speicherbauelements (1).

Description

Verfahren zum Entwurf und zur Herstellung von Halbleiter-Speicherbauelementen, insbesondere von DRAM-Bauelementen
Die Erfindung betrifft ein Verfahren zum Entwurf, und ein Verfahren zum Herstellen von Halbleiter-Speicherbauelementen, insbesondere von DRAM-Bauelementen.
Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, die Speicherzellen so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einer einzigen, entsprechend angesteuerten Kapazität (z.B. der Gate-Source-Kapazität eines MOSFETS), mit der jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten, weshalb regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden muß.
Bei DRAM-Bauelementen kann zwischen sog. SDR-DRAMs, sowie sog. DDR-DRAMs bzw. DDR2-DRAMs unterschieden werden. Bei SDR-DRAMs (SDR-DRAM = Single Date Rate DRAM bzw. DRAM mit einfacher Datenrate) werden die Daten im Bauelement jeweils nur bei der ansteigenden Taktflanke eines entsprechenden Taktsignals weitergeschaltet (oder alternativ jeweils nur bei der abfallenden Taktsignal-Flanke).
Demgegenüber werden bei DDR-DRAM-Bauelementen (DDR-DRAM = Double Data Rate DRAM bzw. DRAM mit doppelter Datenrate) – oder bei dem entsprechenden Nachfolgestandard „DDR2" entsprechenden Bauelementen – die Daten sowohl bei der ansteigenden Flanke eines entsprechenden Taktsignals, als auch bei der abfallenden Flanke des jeweiligen Taktsignals weitergeschaltet.
Damit erfolgt in einem DDR-DRAM (bzw. einem DDR2-DRAM) die Weiterschaltung der Daten häufiger bzw. schneller (insbesondere doppelt so häufig, bzw. doppelt so schnell), wie bei einem SDR-DRAM.
Aufgrund weiter gestiegener Integrationsdichten und Funktionalitäten ist der Entwurf von RAM-, insbesondere DRAM-Bauelementen immer komplexer geworden.
Wegen der Komplexität der Bauelemente ist ein strukturierter – z.B. dem „Top-Down"-, „Bottom-Up"-, oder einem sonstigen, gängigen Ansatz folgender – Bauelement-Entwurf unerlässlich.
Beim Top-Down-Ansatz wird beispielsweise auf einer relativ hohen Abstraktions-Ebene mit dem Entwurf des entsprechenden Bauelements begonnen, und dann der entsprechende Entwurf – auf immer niedrigeren Abstraktions-Ebenen – immer weiter verfeinert (z.B. gemäß der von D. Gajski in: „Introduction to Silicon Compilation", Reading (MA), vorgeschlagenen – in 4 veranschaulichten – Vorgehensweise (funktional betrachtet) von einer „System-Ebene" ausgehend über eine Algorithmen-, Register-Transfer- bzw. Logik-Ebene hin zu einer „Schaltkreis-Ebene", etc., bzw. – strukturell betrachtet – von einer „CPU- bzw. Speicher-Ebene" ausgehend über eine Subsystem-, Modul-, Gatter-Ebene hin zu einer „Transistor-Ebene", etc.), bis schließlich die zur Fertigung des Bauelements notwendigen Maskendaten vorliegen.
Dabei finden (auf jeder Abstraktions-Ebene) nach jedem Entwurfs-Schritt entsprechende Tests bzw. Simulationen statt; im Fehlerfall muß das Entwurfs-Ergebnis modifiziert bzw. der entsprechende Entwurfs-Schritt wiederholt, oder der Entwurf – auf einer höheren Ebene – erneut begonnen werden.
Durch diese Vorgehensweise kann – trotz der durch gestiegene Integrationsdichten und Funktionalitäten erhöhten Bauelement-Komplexität – sichergestellt werden, dass das entworfene Bauelement fehlerfrei arbeitet.
Allerdings kann die Komplexität von DRAM-Bauelementen z.B. dann noch weiter erhöht sein, wenn ein entsprechendes Bauelement beim Entwurf „variabel konfigurierbar" ausgelegt wird (z.B. konfigurierbar als – wahlweise – SDR-DRAM, DDR-DRAM oder DDR2-DRAM, und/oder als Bauelement mit 8- oder 16-Bit-Datenausgabe, und/oder als Bauelement mit oder ohne spezielle, optionale Features, z.B. mit oder ohne Stromspar-Modus, etc.).
Die tatsächliche Konfiguration des DRAM-Bauelements (z.B. als SDR-, DDR- oder DDR2-DRAM, etc.) wird mittels sog. Fuses oder Bonds – entsprechen den Wünschen des Kunden – erst nach der Herstellung des DRAM-Bauelements eingestellt.
Hierdurch können entsprechende Kundenwünsche – bis kurz vor de r. Auslieferung des Bauelements – berücksichtigt, d.h. das Bauelement mittels der o.g. Fuses oder Bonds – kundenspezifisch – konfiguriert werden.
Allerdings führt die bei der schließlich eingestellten Konfiguration nicht benötigte (jedoch für die übrigen, nicht eingestellten Konfigurationen notwendige) Schaltungs-Logik zu einer weiter erhöhten Bauelement-Komplexität.
Die Erfindung hat zur Aufgabe, ein neuartiges Verfahren zum Entwurf, und ein neuartiges Verfahren zum Herstellen von Halbleiter-Speicherbauelementen, insbesondere von DRAM-Bauelementen zur Verfügung zu stellen.
Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 16.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Grundgedanken der Erfindung wird ein Verfahren zum Entwurf, und ein Verfahren zum Herstellen von Halbleiter-Speicherbauelementen, insbesondere von DRAM-Bauelementen zur Verfügung gestellt, wobei das Entwurfs- bzw. das Herstell-Verfahren jeweils die Schritte aufweist:

– Entwurf eines bei einer ersten Konfiguration des Halbleiter-Speicherbauelements zu verwendenden, ersten Layouts für ein Modul des Halbleiter-Speicherbauelements
– Entwurf eines bei einer zweiten Konfiguration des Halbleiter-Speicherbauelements zu verwendenden, zweiten Layouts für das Halbleiter-Speicherbauelement-Modul
– Verwenden des ersten Layouts oder des zweiten Layouts für das Gesamt-Layout des Halbleiter-Speicherbauelements, abhängig von der jeweiligen Konfiguration des Halbleiter-Speicherbauelements.

Besonders vorteilhaft weisen das erste und zweite, insbesondere das erste, zweite und ggf. weitere Layouts für das Halbleiter-Speicherbauelement-Modul alle im wesentlichen die gleiche, äußere Abmessung auf.
Bevorzugt ist eine Ausgestaltung der Erfindung, bei welcher das erste und zweite, insbesondere das erste, zweite und ggf. weitere Layouts für das Halbleiter-Speicherbauelement-Modul alle im wesentlichen am gleichen Ort des Gesamt-Layouts angeordnet sind.
Dadurch wird eine Art „DRAM-Bauelement-Architektur-Entwurfs-Kit" zur Verfügung gestellt, wobei das DRAM-Bauelement – auf spezielle Art und Weise – „variabel konfiguriert" werden kann: Dabei wird die entsprechende Konfiguration nicht – wie im Stand der Technik – mittels sog. Fuses oder Bonds erst nach der Herstellung des DRAM-Bauelements eingestellt, oder mittels Metalloptionen auf der Maske, sondern dadurch, dass auf Layout-Ebene (d.h. unmittelbar vor dem Schreiben der zur Herstellung des – entsprechend konfigurierten – DRAM-Bauelements benötigten Maske) – abhängig von der jeweils gewünschten Konfiguration – jeweils bestimmte, vorab entworfene Layouts bzw. Layout-Blöcke verwendet werden, und – anderen Konfigurationen zugeordnete – vorab entworfene Layouts bzw. Layout-Blöcke nicht verwendet werden (bzw. – abhängig von der jeweils gewünschten Konfiguration – jeweils bestimmte, vorab entworfene, anderen als der gewünschten Konfiguration zugeordnete Layouts bzw. Layout-Blöcke durch die der jeweils gewünschten Konfiguration zugeordneten, vorab entworfenen Layouts bzw. Layout-Blöcke ersetzt werden).
Hierdurch können entsprechende Kundenwünsche bzgl. der jeweils gewünschten Konfiguration des DRAM-Baulements – bis kurz vor der Herstellung des DRAM-Bauelements, insbesondere bis kurz vor dem Schreiben der entsprechenden Maske – berücksichtigt werden.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1 eine schematische Darstellung des prinzipiellen Aufbaus eines Halbleiter-Speicherbauelements, welches – gemäß einer ersten Variante – konfiguriert wurde
2 eine schematische Darstellung des prinzipiellen Aufbaus eines Halbleiter-Speicherbauelements, welches – gemäß einer zweiten Variante – konfiguriert wurde;
3 eine schematische Darstellung des Ablaufs der gemäß einem Ausführungsbeispiel der Erfindung beim Entwurf und bei der Herstellung des in 1 und 2 gezeigten Halbleiter-Speicherbauelements durchgeführten Verfahrenschritte; und
4 eine schematische Darstellung möglicher, beim Entwurf des in 1 und 2 gezeigten Halbleiter-Speicherbauelements durchlaufener Halbleiter-Bauelement-Entwurf-Abstraktions-Ebenen.
In 1 ist – beispielhaft – eine schematische Darstellung eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips gezeigt, welches bzw. welcher bei einem Verfahren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung entworfen wird bzw. entworfen worden ist.
Bei dem Halbleiter-Speicherbauelement 1 kann es sich z.B. um ein RAM-Bauelement handeln (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere um ein – auf CMOSTechnologie beruhendes – DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).
Beim DRAM-Speicherbauelement 1 können – nachdem an entsprechenden, mit einer Adreß-Eingabe-Schnittstellen-Einheit 9 verbunden Adreß-Anschlüssen bzw. Adreß-Eingabe-Pads 9a, 9b, 9c, 9d eine entsprechende Adresse angelegt wurde – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
Zur Ein- und Ausgabe der Daten ist eine Anzahl m von Daten-Anschlüssen 2a, 2b, 2c, 2d bzw. Daten-Ein-/Ausgabe-Pads vorgesehen, hier z.B. 16 Daten-Anschlüsse 2a, 2b, 2c, 2d, die an eine Daten-Ein-/Ausgabe-Schnittstellen-Einheit 2 angeschlossen sind.
Durch Anlegen eines entsprechenden Signals (z.B. eines Read/Write-Signals) an einen – hier nicht gezeigten – Schreib-/Lese-Auswahl-Anschluß bzw. -Pad kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
Jede Speicherzelle besteht nur aus einer einzigen, entsprechend angesteuerten Kapazität (z.B. der Gate-Source-Kapazität eines MOSFETS), mit der jeweils ein Bit als Ladung gespeichert werden kann.
Eine bestimmte Anzahl von Speicherzellen ist jeweils in einer rechteckförmigen bzw. quadratischen Matrix bzw. Array 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z.B. 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können.
Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 eine Zahl k (hier z.B. vier, jeweils entsprechend aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte) Speicherzellen-Arrays 3a, 3b, 3c, 3d auf, so daß sich entsprechend eine Gesamt-Speicherkapazität von z.B. 128 MBit, 256 Mbit, 512 MBit, 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
Die o.g., an den Adreß-Anschlüssen 9a, 9b, 9c, 9d angelegte Adresse enthält eine entsprechende Anzahl (z.B. zwei) Bits, die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Speicherzellen-Array 3a, 3b, 3c, 3d anzusprechen.
Die von den jeweiligen Arrays 3a, 3b, 3c, 3d ausgegebenen Daten werden jeweils von einer – hier nicht dargestellten, z.B. entsprechende Sense-Amplifier enthaltenden – Daten-Ein/Auslese-Logik ausgelesen, und über eine – ebenfalls hier nicht dargestellte, z.B. entsprechende Multiplexer bzw. De-Multiplexer, Timer, Register, etc. enthaltende – Steuerlogik an einen von sämtlichen Arrays 3a, 3b, 3c, 3d gemeinsam genutzten, Chip-internen Datenpfad 6 bzw. Datenbus weitergeleitet – beim Einlesen von Daten in die Arrays 3a, 3b, 3c, 3d findet der entsprechend umgekehrte Vorgang statt.
Die an den Adreß-Anschlüssen 9a, 9b, 9c, 9d angelegte Adresse wird – z.B. über die Adreß-Eingabe-Schnittstellen-Einheit 9, und den Datenpfad 6 (oder einen weiteren, separaten Datenpfad) – an die jeweilige, am entsprechenden Array 3a, 3b, 3c, 3d vorgesehene Adress-Logik, insbesondere an eine – z.B. einen Row- bzw. Zeilen-Decoder enthaltende – Row- bzw. Zeilen-Logik 5, bzw eine – z.B. einen Column- bzw. Spalten-Decoder enthaltende – Column- bzw. Spalten-Logik 7 weitergeleitet, die dafür sorgen, dass – entsprechend der angelegten Adresse – die jeweils gewünschte(n) Speicherzelle(n) adressiert wird (werden).
Wie in 1 weiter gezeigt ist, ist beim DRAM-Speicherbauelement 1 eine (oder mehrere) – z.B. eine entsprechende Spannungs-Regelungs-Schaltung enthaltende – Spannungsversorgungs-Einrichtung 4 vorgesehen, über welche die entsprechenden Bauteile mit einer – aus einer externen Spannung gewonnenen – geregelten Spannung versorgt werden.
Das DRAM-Speicherbauelement 1 ist somit – von der Struktur her – identisch, wie herkömmliche DRAM-Speicherbauelemente, insbesondere wie herkömmliche, mittels Fuses oder Bonds konfigurierbare DRAM-Speicherbauelemente.
3 zeigt eine schematische Darstellung des Ablaufs der – gemäß einem Ausführungsbeispiel der Erfindung – beim Entwurf und bei der Herstellung von Halbleiter-Speicherbauelementen, insbesondere des in 1 (bzw. des in 2) gezeigten DRAM-Speicherbauelements 1 durchgeführten Verfahrenschritte.
Das DRAM-Speicherbauelement 1 ist – wie im folgenden noch genauer erläutert wird – auf besondere Weise „variabel konfigurierbar" (z.B. konfigurierbar als – wahlweise – SDR-DRAM, DDR-DRAM oder DDR2-DRAM, und/oder als -Speicherbauelement mit 8- oder 16-Bit-Datenausgabe, und/oder als Speicherbauelement mit oder ohne spezielle, optionale Features, z.B. mit oder ohne Stromspar-Modus, etc.), wobei die jeweilige Konfiguration des DRAM-Speicherbauelements (z.B. als SDR-, DDR- oder DDR2-DRAM, etc.) nicht – wie im Stand der Technik – mittels sog. Fuses oder Bonds erst nach der Herstellung des DRAM-Speicherbauelements eingestellt wird, oder mittels Metalloptionen auf der Maske, sondern dadurch, dass – wie im folgenden noch genauer erläutert wird – auf Layout-Ebene (d.h. unmittelbar vor dem Schreiben der zur Herstellung des – entsprechend konfigurierten – DRAM-Speicherbauelements 1 benötigten Maske) – abhängig von der jeweils gewünschten Konfiguration – jeweils bestimmte, vorab entworfene Layout-Blöcke verwendet werden, und – anderen Konfigurationen zugeordnete – vorab entworfene Layout-Blöcke nicht verwendet werden (bzw. – abhängig von der jeweils gewünschten Konfiguration – jeweils bestimmte, vorab entworfene, anderen als der gewünschten Konfiguration zugeordnete Layout-Blöcke durch die der jeweils gewünschten Konfiguration zugeordneten, vorab entworfenen Layout-Blöcke ersetzt werden).
Hierdurch können entsprechende Kundenwünsche bzgl. der jeweils gewünschten Konfiguration des DRAM-Speicherbaulements 1 – bis kurz vor der Herstellung des DRAM-Speicherbauelements 1, insbesondere bis kurz vor dem Schreiben der entsprechenden Maske – berücksichtigt werden.
Wie in 3 gezeigt ist, wird beim Entwurf des DRAM-Speicherbaulements 1 zunächst – in einem ersten Schritt S1 – festgelegt, welche Eigenschaften des DRAM-Speicherbaulements 1 – auf die oben beschriebene Weise bis kurz vor der Herstellung des DRAM-Speicherbauelements 1, insbesondere bis kurz vor dem Schreiben der entsprechenden Maske – konfigurierbar sein sollen, und welche Eigenschaften feststehen, d.h. nicht auf die o.g. Weise konfigurierbar sein sollen (und zwar nicht abhängig von tatsächlich, momentan, sondern von zukünftig, wahrscheinlich vorliegenden Kundenwünschen).
Beispielsweise kann das DRAM-Speicherbauelement 1 konfigurierbar sein als:

– SDR-DRAM-, DDR-DRAM- oder DDR2-DRAM-Speicherbauelement (Option 1, Option 2, Option 3); und/oder
– Speicherbauelement mit 8- oder 16- oder 32-Bit-Datenausgabe (Option 1', Option 2', Option 3'); und/oder
– Speicherbauelement mit geringer, mittlerer oder hoher Daten- bzw. Takt-Rate (Option 1'' , 2'' , 3'' ); und/oder
– Speicherbauelement mit einer Spannungsversorgung gemäß Typ 1, Typ 2, oder Typ 3 (Option 1''', 2''', 3'''); und/oder

- Speicherbauelement mit oder ohne spezielle, optionale Features (Option 1'''', 2'''', 3'''') , z. B. mit oder ohne Stromspar-Modus, etc.
Daraufhin wird gemäß 3 in einem nächsten Schritt (Schritt S2) das zu entwerfende DRAM-Speicherbaulement 1 – z.B. auf einer relativ hohen bzw. mittel-hohen Abstraktions-Ebene der in 4 gezeigten Halbleiter-Bauelement-Entwurf-Abstraktions-Ebenen (z.B. – funktional betrachtet – der System-, Algorithmen-, Register-Transfer- bzw. Logik-Ebene, bzw. – strukturell betrachtet – z.B. der Subssysteme- bzw. Module-Ebene) – in jeweils einzeln, getrennt voneinander bzw. separat zu entwerfende Elemente untergliedert (z.B. die – in 1 gezeigten – Arrays 3a, 3b, 3c, 3d, die Daten-Ein/Ausgabe-Schnittstellen-Einheit 2, die Zeilen-Logik 5, die Spalten-Logik 7, den Datenpfad 6, die Adreß-Eingabe-Schnittstellen-Einheit 9, die Spannungsversorgungs-Einrichtung(en) 4, etc., sowie z.B. die o.g. Daten-Ein/Ausleselogik, usw.).
Beim darauffolgenden Schritt (Schritt S3) wird bestimmt, welche der o.g. Elemente konfigurationsabhängig sind (d.h., welche der o.g. Elemente für jeweils eine oder mehrere der insgesamt möglichen Konfigurationen (d.h. verschiedene, denkbare Kombinationen der o.g. Optionen, z.B. der Option 1 und der Option 1', der Option 1 und der Option 2', der Option 2 und der Option 1', etc.) jeweils unterschiedlich ausgestaltet entworfen werden müssen), und welche der o.g. Elemente nicht konfigurationsabhängig sind (d.h. für sämtliche, mögliche Konfigurationen, d.h. denkbare Options-Kombinationen identisch ausgestaltet entworfen werden können).
Dabei kann – beim o.g., vorhergehenden Schritt S2 – die Einteilung der Elemente (und ggf. deren Aufteilung in entsprechende – separat zu entwerfende – Sub-Elemente) so vorgenommen werden, dass jeweils möglichst wenige (bzw.
möglichst wenige, kompliziert zu entwerfende bzw. möglichst wenige, relativ „große") Elemente bzw. Sub-Elemente konfigurationsabhängig sind, und möglichst viele (bzw. möglichst viele, kompliziert zu entwerfende bzw. möglichst viele, relativ „große") Elemente bzw. Sub-Elemente nicht konfigurationsabhängig sind – dadurch kann der zum Entwurf des DRAM-Speicherbaulements 1 insgesamt erforderliche Aufwand klein gehalten werden.
Als nächstes wird – bei nicht konfigurationsabhängigen Elementen bzw. Sub-Elementen (hier z.B. bei den in 1 gezeigten Arrays 3a, 3b, 3c, 3d, oder z.B. bei der Zeilen- und/oder Spalten-Logik 5, 7, etc.) – das entsprechende Element bzw. Sub-Element dann im Detail – bis zur Layout-Ebene hin – entworfen (Schritt S4).
Mit anderen Worten wird also für das jeweilige Element bzw. Sub-Element ein – für alle möglichen Konfigurationen gemeinsam gültiger – Layout-Entwurf bereitgestellt – z.B. gemäß 1 für die Arrays 3a, 3b, 3c, 3d ein einziges, allgemein gültiges Array-Layout 3 (bzw. ein entsprechender Array-Layout-Block 3), oder z.B. für die Zeilen- und/oder Spalten-Logik 5, 7 jeweils allgemein gültige Zeilen- und/oder Spalten-Logik-Layouts (bzw. entsprechende Zeilen- und/oder Spalten-Logik-Layout-Blöcke), etc.
Dabei wird ein gängiges Entwurfs-Verfahren verwendet, z.B. gemäß dem „Top-Down"-, „Bottom-Up"-, oder einem sonstigen, gängigen Ansatz. Beispielsweise wird – auf an sich bekannte Weise – z.B. auf einer relativ hohen Abstraktions-Ebene mit dem Entwurf des entsprechenden Elements bzw. Sub-Elements begonnen, und dann der entsprechende Entwurf – auf immer niedrigeren Abstraktions-Ebenen – immer weiter verfeinert (z.B. entsprechend wie in 4 gezeigt – funktional betrachtet – von einer Sub-System- bzw. Algorithmen-Ebene ausgehend über eine Register-Transfer- bzw. Logik-Ebene hin zu einer „Schaltkreis-Ebene", etc., bzw. – strukturell betrachtet – von einer Subsystem- oder Modul-Ebene ausgehend über eine Gatter-Ebene hin zu einer „Transistor-Ebene", etc.), bis schließlich die zur Fertigung des entsprechenden Elements bzw. Sub-Elements notwendigen, exakten, physikalischen Layout-Daten, insbesondere die entsprechenden Masken-Daten vorliegen.
Dabei finden (auf jeder Abstraktions-Ebene) nach jedem Entwurfs-Schritt entsprechende Tests bzw. Simulationen statt; im Fehlerfall muß das Entwurfs-Ergebnis modifiziert bzw, der entsprechende Entwurfs-Schritt wiederholt, oder der Entwurf – auf einer höheren Ebene – erneut begonnen werden.
Zum Entwurf bzw. zum Testen und Simulieren kann standardmäßige CAD-Software eingesetzt werden, z.B. VHDL oder Verflog, SPICE, etc.
Demgegenüber wird – anders als bei den o.g., nicht konfigurationsabhängigen Elementen bzw. Sub-Elementen – bei Elementen bzw. Sub-Elementen, die – abhängig von der jeweiligen Konfiguration – unterschiedlich ausgestaltet sein müssen (hier z.B. die in 1 gezeigte Daten-Ein-/Ausgabe-Schnittstellen-Einheit 2, der Datenpfad 6, die Adreß-Eingabe-Schnittstellen-Einheit 9, die Spannungsversorgungs-Einrichtung(en) 4, etc.), das entsprechende Element bzw. Sub-Element – separat für jede mögliche Konfiguration, d.h. mehrfach – im Detail entworfen (d.h. es werden für das jeweilige Element bzw. Sub-Element (separat für die jeweiligen DRAM-Speicherbauelement-Konfigurationen) jeweils mehrere, zugeordnete Layout-Entwürfe bereitgestellt – z.B. gemäß 1 für die Daten-Ein-/Ausgabe-Schnittstellen-Einheit 2 drei verschiedene, entsprechend unterschiedlichen Konfigurationen zugeordnete Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layouts 2', 2'', 2''' (bzw. entsprechende Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layout-Blöcke 2', 2'', 2'''), für die Spannungsversorgungs-Einrichtung 4 drei verschiedene, entsprechend unterschiedlichen Konfigurationen zugeordnete Spannungsversorgungs-Einrichtung-Layouts 4', 4'', 4''' (bzw. entsprechende Spannungsversorgungs-Einrichtung-Layout-Blöcke 4', 4'', 4'''), für die Adreß-Eingabe-Schnittstellen-Einheit 9 drei verschiedene, entsprechend unterschiedlichen Konfigurationen zugeordnete Adreß-Eingabe-Schnittstellen-Einheit-Layouts 9', 9'', 9''' (bzw. entsprechende Adreß-Eingabe-Schnittstellen-Einheit-Layout-Blöcke 9', 9'', 9'''), etc. (Schritt S5)).
Dabei wird – entsprechend wie oben erläutert – ein gängiges Entwurfs-Verfahren verwendet, z.B. gemäß dem „Top-Down"-, „Bottom-Up"-, oder einem sonstigen, gängigen Ansatz. Beispielsweise wird – auf an sich bekannte Weise – z.B. auf einer relativ hohen Abstraktions-Ebene mit dem Entwurf des entsprechenden Elements bzw. Sub-Elements begonnen, und dann der entsprechende Entwurf – auf immer niedrigeren Abstraktions-Ebenen – immer weiter verfeinert (z.B. entsprechend wie in 4 gezeigt – funktional betrachtet – von einer Sub-System- bzw. Algorithmen-Ebene ausgehend über eine Register-Transfer- bzw. Logik-Ebene hin zu einer „Schaltkreis-Ebene", etc., bzw. – strukturell betrachtet – von einer Subsystem- oder Modul-Ebene ausgehend über eine Gatter-Ebene hin zu einer „Transistor-Ebene", etc.), bis schließlich die zur Fertigung des entsprechenden Elements bzw. Sub-Elements notwendigen, exakten, physikalischen Layout-Daten, insbesodere die entsprechenden Masken-Daten vorliegen.
Dabei finden (auf jeder Abstraktions-Ebene) – ebenfalls entsprechend wie oben erläutert – nach jedem Entwurfs-Schritt entsprechende Tests bzw. Simulationen statt; im Fehlerfall muß das Entwurfs-Ergebnis modifiziert bzw. der entsprechende Entwurfs-Schritt wiederholt, oder der Entwurf – auf einer höheren Ebene – erneut begonnen werden.
Wie in 1 und 2 veranschaulicht ist, wird – z.B. beim o.g Schritt S2 – jedem Element bzw. Sub-Element (unabhängig von der jeweiligen Konfiguration, für die das entsprechende Element bzw. Sub-Element entworfen wird) jeweils ein bestimmtes – bezüglich Lage und Größe – vorab feststehendes Gebiet auf dem DRAM-Speicherbauelement zugeordnet (wobei das Schnittstellen-Verhalten des entsprechenden Elements bzw. Sub-Elements bezüglich den übrigen Elementen bzw. Sub-Elementen – z.B. ebenfalls beim o.g Schritt S2 – genau definiert, und beim o.g. Entwurfs-Prozess eingehalten werden muss).
Abhängig von der vom jeweiligen Kunden – tatsächlich – gewünschten Konfiguration werden dann (gemäß Schritt S6, 3) die Gesamt-Layout-Entwurfs-Daten bereitgestellt.
Dabei werden – abhängig von der jeweils gewünschten Konfiguration – jeweils die der entsprechenden Konfiguration zugeordneten, konfigurationsabhängigen Layout-Blöcke verwendet (z.B. bei der in 1 gezeigten Konfiguration der erste Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layout-Block 2', der erste Spannungsversorgungs-Einrichtung-Layout-Block 4', der erste Adreß-Eingabe-Schnittstellen-Einheit-Layout-Block 9', etc., und bei der in 2 gezeigten Konfiguration der zweite Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layout-Block 2" , der dritte Spannungsversorgungs-Einrichtung-Layout-Block 4''', der zweite Adreß-Eingabe-Schnittstellen-Einheit-Layout-Block 9'' , etc.), sowie jeweils – bei sämtlichen Konfigurationen identisch – jeweils sämtliche – nicht-konfigurationsspezifischen – Layout-Blöcke 3.
Anhand des auf diese Weise zusammengesetzten Gesamt-Layouts (bzw. basierend auf den auf diese Weise zusammengestellten Gesamt-Layout- bzw. Masken-Daten) wird dann die entsprechende Maske geschrieben, und mit dieser ein – entsprechend konfiguriertes – DRAM-Speicherbauelement 1 hergestellt.
Hierdurch können entsprechende Kundenwünsche bzgl. der jeweils gewünschten Konfiguration des DRAM-Speicherbauelements 1 – bis kurz vor der Herstellung des DRAM-Speicherbauelements 1, insbesondere bis kurz vor dem Schreiben der entsprechenden Maske – berücksichtigt werden.
Da jeder einzelne der o.g. Layout-Blöcke nur jeweils bei einer einzigen Konfiguration verwendet wird, ist die Gesamt-Komplexität des DRAM-Speicherbauelements 1 geringer, als bei herkömmlichen, mittels Fuses oder Bonds konfigurierten DRAM-Speicherbauelementen.
Bei einem alternativen Ausführungsbeispiel können einer oder mehrere der o.g. – den o.g. Elementen bzw. Sub-Elementen zugeordneten – Layouts bzw. Layout-Blöcke 2', 2'', 2''', 4', 4'', 4'''; 9', 9'', 9''', 3 – später – zum Entwurf von zu den in 1 und 2 gezeigten DRAM-Speicherbauelementen 1, 2 unterschiedlichen (ähnlich oder unterschiedlich strukturierten), weiteren Halbleiter-Speicherbauelementen, insbesondere DRAM-Speicherbaulementen wiederverwendet werden (z.B. einer oder mehrere der o.g. konfigurationsunabhängigen Layout-Blöcke, und/oder einer oder mehrere der o.g. konfigurationsabhängigen Layout-Blöcke, z.B. nur einer, oder mehrere der – abhängig von der Konfiguration – einem bestimmten Element bzw. Sub-Element zugeordneten Layouts bzw. Layout-Blöcke, etc.).
Basierend z.B. ausschließlich auf wiederverwendeten, oder auf wiederverwendeten, und neu entworfenen Layout-Blöcken werden dann (ggf. abhängig von der vom jeweiligen Kunden gewünschten Konfiguration) – entsprechend wie oben beschrieben – die Gesamt-Layout-Entwurfs-Daten für das o.g. weitere Halbleiter-Speicherbauelement bzw. weitere DRAM-Speicherbaulement bereitgestellt.
Dadurch kann das o.g. weitere Halbleiter-Speicherbauelement bzw. weitere DRAM-Speicherbaulement schneller und mit weniger Aufwand entworfen werden, als herkömmliche Halbleiter-Speicherbauelemente bzw. DRAM-Speicherbaulemente.

1: Halbleiter-Speicherbauelement
2: Daten-Ein-/Ausgabe-Schnittstellen-Einheit
2': Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layout-Block
2'': Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layout-Block
2''': Daten-Ein-/Ausgabe-Schnittstellen-Einheit-Layout-Block
2a: Daten-Anschluss
2b: Daten-Anschluss
2c: Daten-Anschluss
2d: Daten-Anschluss
3a: Speicherzellen-Matrix
3b: Speicherzellen-Matrix
3c: Speicherzellen-Matrix
3d: Speicherzellen-Matrix
3: Speicherzellen-Matrix-Layout-Block
4: Spannungsversorgungs-Einrichtung
4': Spannungsversorgungs-Einrichtung-Layout-Block
4'': Spannungsversorgungs-Einrichtung-Layout-Block
4''': Spannungsversorgungs-Einrichtung-Layout-Block
5: Zeilen-Logik
6: Datenpfad
7: Spalten-Logik
9: Adreß-Eingabe-Schnittstellen-Einheit
9': Adreß-Eingabe-Schnittstellen-Einheit-Layout-Block
9'': Adreß-Eingabe-Schnittstellen-Einheit-Layout-Block
9''': Adreß-Eingabe-Schnittstellen-Einheit-Layout-Block
9a: Adress-Anschluss
9b: Adress-Anschluss
9c: Adress-Anschluss
9d: Adress-Anschluss

Claims

Verfahren zum Entwurf von Halbleiter-Speicherbauelementen (1), insbesondere von DRAM-Bauelementen, wobei das Verfahren die Schritte aufweist: – Entwurf eines bei einer ersten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, ersten Layouts (2') für ein Modul (2) des Halbleiter-Speicherbauelements (1); – Entwurf eines bei einer zweiten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, zweiten Layouts (2'') für das Halbleiter-Speicherbauelement-Modul (2) – Verwenden des ersten Layouts (2') oder des zweiten Layouts (2'') für das Gesamt-Layout des Halbleiter-Speicherbauelements (1), abhängig von der jeweiligen Konfiguration des Halbleiter-Speicherbauelements (1).
Verfahren nach Anspruch 1, wobei das Verfahren zusätzlich die Schritte aufweist: – Entwurf eines bei einer dritten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, dritten Layouts (2''') für das Halbleiter-Speicherbauelement-Modul (2); – Verwenden des ersten, zweiten oder dritten Layouts (2', 2'', 2''') für das Gesamt-Layout des Halbleiter-Speicherbauelements (1), abhängig von der jeweiligen Konfiguration des Halbleiter-Speicherbauelements (1).
Verfahren nach Anspruch 1 oder 2, wobei das erste und zweite, insbesondere das erste, zweite und dritte Layout (2', 2'', 2''') für das Halbleiter-Speicherbauelement-Modul (2) alle im wesentlichen die gleiche, äußere Abmessung aufweisen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste und zweite, insbesondere das erste, zweite und dritte Layout (2', 2'', 2''') für das Halbleiter- Speicherbauelement-Modul (2) alle im wesentlichen am gleichen Ort des Gesamt-Layouts angeordnet sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren zusätzlich die Schritte aufweist: – Entwurf eines weiteren Layouts (3) für ein weiteres Modul (3a) des Halbleiter-Speicherbauelements (1); – Verwenden des weiteren Layouts (3) für das Gesamt-Layout des Halbleiter-Speicherbauelements (1), unabhängig von der jeweiligen Konfiguration des Halbleiter-Speicherbauelements (1).
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Halbleiter-Speicherbauelement (1) ein RAM-Bauelement ist.
Verfahren nach Anspruch 6, wobei das Halbleiter-Speicherbauelement (1) ein DRAM-Bauelement ist.
Verfahren nach Anspruch 7, wobei die Struktur des DRAM-Bauelements (1) im wesentlichen identisch ist, wie bei mittels Fuses oder Bonds konfigurierbaren DRAM-Bauelementen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste und zweite, insbesondere erste, zweite und dritte Layout (2', 2'', 2''') , und/oder das weitere Layout (3) und/oder zusätzliche Layouts (9', 9'', 9'''; 4', 4'', 4''') – insbesondere bei gemeinsamen Einsatz – ausschließlich für die Verwendung bei Halbleiter-Speicherbauelementen (1), insbesondere RAM- oder DRAM-Bauelementen geeignet sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Modul (2) einer relativ hohen bzw. mittel-hohen Halbleiter-Bauelement-Entwurf-Abstraktions-Ebene zugeordnet ist, insbesondere einer Subssystem-, Algorithmen-, Register-Transfer-, Logik-, bzw. Module-Ebene.
Verfahren nach Anspruch 10, wobei das Modul (2) nicht der höchsten Halbleiter-Bauelement-Entwurf-Abstraktions-Ebene zugeordnet ist, insbesondere nicht einer System- bzw. CPU/Speicher-Ebene.
Verfahren nach einem der vorhergehenden Ansprüche, wobei sich entsprechend der jeweils gewählten Halbleiter-Speicherbauelement-Konfiguration ein Gesamt-Layout für ein SDR- oder DDR-DRAM-, bzw. ein DDR2-DRAM-Bauelement ergibt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei sich entsprechend der jeweils gewählten Halbleiter-Speicherbauelement-Konfiguration ein Gesamt-Layout für ein Halbleiter-Speicherbauelement (1) mit einer der jeweiligen Konfiguration entsprechenden Anzahl an Bits für die Datenausgabe ergibt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei sich entsprechend der jeweils gewählten Halbleiter-Speicherbauelement-Konfiguration ein Gesamt-Layout für ein Halbleiter-Speicherbauelement (1) mit einer der jeweiligen Konfiguration entsprechenden Daten- bzw. Takt-Rate ergibt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei sich entsprechend der jeweils gewählten Halbleiter-Speicherbauelement-Konfiguration ein Gesamt-Layout für ein Halbleiter-Speicherbauelement (1) mit einer der jeweiligen Konfiguration entsprechend ausgestalteten Spannungsversorgung ergibt.
Verfahren zum Herstellen von Halbleiter-Speicherbauelementen (1), insbesondere von DRAM-Bauelementen, wobei das Verfahren die Schritte aufweist: – Entwurf eines bei einer ersten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, ersten Layouts (2') für ein Modul (2) des Halbleiter-Speicherbauelements (1); – Entwurf eines bei einer zweiten Konfiguration des Halbleiter-Speicherbauelements (1) zu verwendenden, zweiten Layouts (2'') für das Halbleiter-Speicherbauelement-Modul (2) – Verwenden des ersten Layouts (2') oder des zweiten Layouts (2'') für das Gesamt-Layout des Halbleiter-Speicherbauelements (1), abhängig von der jeweiligen Konfiguration des Halbleiter-Speicherbauelements (1); – Herstellen einer auf dem Gesamt-Layout basierenden Maske, insbesondere Photomaske.
Verfahren zum Herstellen von Halbleiter-Speicherbauelementen (1) nach Anspruch 16, wobei das Verfahren zusätzlich den Schritt aufweist: Herstellen eines Halbleiter-Speicherbauelements (1) unter Verwendung der hergestellten Maske, insbesondere Photomaske.