Die
Erfindung betrifft eine Schaltungsanordnung, sowie ein Halbleiter-Bauelement
mit einer derartigen Schaltungsanordnung.The
The invention relates to a circuit arrangement, as well as a semiconductor device
with such a circuit arrangement.
Bei
Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie – z. B.
auf CMOS-Technologie beruhenden – DRAMs (DRAM = Dynamic Random
Access Memory bzw. dynamischer Schreib-Lese-Speicher) werden – zur zeitlichen
Koordination der Verarbeitung bzw. Weiterschaltung der Daten – sog. Taktsignale
verwendet.at
Semiconductor devices, in particular in memory devices such. B.
based on CMOS technology - DRAMs (DRAM = Dynamic Random
Access Memory or dynamic random access memory) are - for temporal
Coordination of the processing or forwarding of the data - so-called clock signals
used.
Bei
herkömmlichen
Halbleiter-Bauelementen wird dabei i. A. ein – auf einer Einzel-Leitung
anliegendes – Einzel-Taktsignal
eingesetzt (d. h. ein sog. „single
ended"-Taktsignal).at
usual
Semiconductor devices is i. I. A. on - on a single line
applied - single clock signal
used (i.e., a so-called "single
ended "clock signal).
Die
Daten können
dann z. B. jeweils bei der ansteigenden Taktflanke des Einzel-Taktsignals
weitergeschaltet werden (oder alternativ z. B. jeweils bei der abfallenden
Einzel-Taktsignal-Flanke).The
Data can
then z. B. each at the rising clock edge of the single clock signal
be indexed (or alternatively, for example, each at the falling
Single-clock edge).
Des
weiteren sind im Stand der Technik bereits sog. DDR-Bauelemente, insbesondere DDR-DRAMs
bekannt (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter
Datenrate).Of
others are in the prior art already so-called. DDR components, in particular DDR DRAMs
known (DDR DRAM = Double Data Rate - DRAM or DRAM with double
Data rate).
Bei
DDR-Bauelementen werden – statt
eines einzelnen, auf einer Einzel-Leitung anliegenden Taktsignals
(„single
ended"-Taktsignal) – zwei auf
zwei getrennten Leitungen anliegende, differentielle, gegengleich-inverse
Taktsignale verwendet.at
DDR components are - instead
a single, on a single line applied clock signal
("single
ended "clock signal) - two on
two separate lines applied, differential, gegengleich-inverse
Clock signals used.
Immer
dann, wenn z. B. das erste Taktsignal der beiden Taktsignale von
einem Zustand „logisch hoch" (z. B. einem hohen
Spannungspegel) auf einen Zustand „logisch niedrig" (z. B. einen niedrigen
Spannungspegel) wechselt, ändert
das zweite Taktsignal – im
wesentlichen gleichzeitig – seinen
Zustand von „logisch
niedrig" auf „logisch
hoch" (z. B. von
einem niedrigen auf einen hohen Spannungspegel).always
then if z. B. the first clock signal of the two clock signals of
a state "logical high" (eg a high
Voltage level) to a state of "logic low" (eg, a low
Voltage level) changes, changes
the second clock signal - im
essential at the same time - his
State of "logical
low "on" logical
high "(eg from
a low to a high voltage level).
Umgekehrt ändert immer
dann, wenn das erste Taktsignal von einem Zustand „logisch
niedrig" (z. B.
einem niedrigen Spannungspegel) auf einen Zustand „logisch
hoch" (z. B. einen
hohen Spannungspegel) wechselt, das zweite Taktsignal (wiederum
im wesentlichen gleichzeitig) seinen Zustand von „logisch
hoch" auf „logisch
niedrig" (z. B.
von einem hohen auf einen niedrigen Spannungspegel).Conversely, always changes
when the first clock signal changes from a logical state
low "(eg
a low voltage level) to a state "logical
high "(eg a
high voltage level), the second clock signal (again
essentially simultaneously) his state of "logical
high "on" logical
low "(eg
from a high to a low voltage level).
In
DDR-Bauelementen werden die Daten i. A. sowohl bei der ansteigenden
Flanke des ersten Taktsignals, als auch bei der ansteigenden Flanke des
zweiten Taktsignals (bzw. sowohl bei der abfallenden Flanke des
ersten Taktsignals, als auch bei der abfallenden Flanke des zweiten
Taktsignals) weitergeschaltet.In
DDR components, the data i. A. both at the rising
Edge of the first clock signal, as well as at the rising edge of the
second clock signal (or both at the falling edge of the
first clock signal, as well as the falling edge of the second
Clock signal) on.
Damit
erfolgt in einem DDR-Bauelement die Weiterschaltung der Daten häufiger bzw.
schneller (insbesondere doppelt so häufig, bzw. doppelt so schnell),
wie bei entsprechenden, herkömmlichen Bauelementen
mit Einzel- bzw. „single
ended"-Taktsignal – d. h.
die Datenrate ist höher,
insbesondere doppelt so hoch, wie bei entsprechenden, herkömmlichen
Bauelementen.In order to
In a DDR device, the data is forwarded more frequently or
faster (especially twice or twice as fast),
as with corresponding, conventional components
with single or "single
ended "clock signal - i.e.
the data rate is higher,
in particular, twice as high as with corresponding, conventional
Components.
DDR-Bauelemente
weisen z. B. zwei Taktanschlüsse
auf, wobei beim normalen Arbeits-Betriebs-Modus des Bauelements – z. B.
von einem externen Taktsignal-Geber – an den ersten Taktanschluß das o.
g. erste Taktsignal angelegt wird, und an den zweiten Taktanschluß – ebenfalls
z. B. durch den externen Taktsignal-Geber – das o. g. zweite, zum o.
g. ersten Taktsignal inverse Taktsignal.DDR devices
have z. B. two clock connections
on, wherein in the normal working operation mode of the device -. B.
from an external clock signal generator - to the first clock connection the o.
G. first clock signal is applied, and to the second clock terminal - also
z. B. by the external clock signal encoder - the o. G. second, the o.
G. first clock signal inverse clock signal.
Wird
das DDR-Bauelement – vor
der eigentlichen Inbetriebnahme – z. B. mit Hilfe eines speziellen,
externen Testgeräts getestet
(d. h. statt im o. g., normalen Arbeits-Betriebs-Modus in einem
Test-Modus betrieben), werden die entsprechenden Taktsignale – statt
vom o. g. externen Taktsignal-Geber – vom externen Testgerät bereitgestellt,
und an die entsprechenden Bauelement-Anschlüsse angelegt.Becomes
the DDR component - before
the actual commissioning - z. B. with the help of a special,
tested external test device
(i.e., instead of o. g., normal working operation mode in one
Test mode operated), the corresponding clock signals - instead
from o. g. external clock signal generator - provided by the external test device,
and applied to the corresponding component terminals.
Dabei
können
vom Testgerät
entweder – den o.
g. differentiellen Taktsignalen entsprechende – differentielle Test-Taktsignale
an den entsprechenden ersten und zweiten Taktanschluss des DDR-Bauelements
angelegt werden.there
can
from the test device
either - the o.
G. differential clock signals corresponding - differential test clock signals
to the corresponding first and second clock terminal of the DDR device
be created.
Alternativ
kann vom jeweiligen Testgerät
lediglich ein Einzel- bzw. „single
ended"-Test-Taktsignal
ausgegeben werden, welches einem bei einem herkömmlichen, nur ein Einzel-Taktsignal
verwendenden Bauelement eingesetzten Einzel-Test-Taktsignal entspricht.alternative
can from the respective test device
only a single or "single
ended "test clock signal
which is one of a conventional, only a single clock signal
used component corresponds to single-test clock signal used.
Dieses
Einzel-Test-Taktsignal wird z. B. lediglich an den (eigentlich zum
Empfang eines (dem o. g. ersten, differentiellen Taktsignal entsprechenden) differentiellen
Test-Taktsignals vorgesehen) ersten Taktanschluß des Bauelements angelegt
(– am
zweiten Bauelement-Taktanschluß liegt
dann also kein (Test-)Taktsignal an –).This
Single test clock signal is z. B. only to the (actually for
Receiving a differential (corresponding to the above-mentioned first differential clock signal)
Test clock signal provided) applied to the first clock terminal of the device
(- at the
second component clock connection is located
So then no (test) clock signal on -).
Durch
die Verwendung eines Einzel-Test-Taktsignals (statt der o. g. zwei
inversen, differentiellen Test-Taktsignale) können beim jeweils eingesetzten
Testgerät
Testkanäle
eingespart werden.By
the use of a single-test clock signal (instead of the above-mentioned two
Inverse, differential test clock signals) can be used in each case
tester
test channels
be saved.
Außerdem kann
erreicht werden, dass zum Test eines (eigentlich) zur Verwendung
differentieller Taktsignale vorgesehenen DDR-Bauelements ein (eigentlich)
zum Test eines herkömmlichen,
ein Einzel-Taktsignal verwendenden Bauelements vorgesehenes Testgerät verwendet
werden kann (oder ein einem solchen Testgerät entsprechendes bzw. ähnliches
Testgerät).In addition, it can be achieved that a (actually) test device (or) provided for testing a conventional device using a single clock signal can be used to test a DDR device (actually) provided for using differential clock signals nem test device corresponding or similar test device).
Aus
der US 2001 004
3099 A1 ist eine Bauelement-Schaltungsanordnung bekannt, die einen Takt-Anschluß (CLK-Anschluß) aufweist,
an den ein Einzel-Taktsignal angelegt werden kann. Mit der Schaltungsanordnung
soll die Bauelement-„lock-on"-Zeit verringert
werden. Hierzu wird ermittelt, ob am Takt-Anschluß (CLK-Anschluß) ein Takt-Signal
anliegt, oder nicht.From the US 2001 004 3099 A1 For example, a device circuit arrangement is known which has a clock terminal (CLK terminal) to which a single clock signal can be applied. The circuit arrangement is intended to reduce the device lock-on time by determining whether a clock signal is present at the clock terminal (CLK terminal) or not.
Die
Erfindung hat zur Aufgabe, eine neuartige Schaltungsanordnung zur
Verfügung
zu stellen, sowie ein neuartiges Halbleiter-Bauelement, insbesondere
ein neuartiges DDR-(Double Data Rate)Bauelement.The
Invention has for its object to provide a novel circuit arrangement for
disposal
to provide, as well as a novel semiconductor device, in particular
a novel DDR (Double Data Rate) device.
Sie
erreicht dieses und weitere Ziele durch die Gegenstände der
Ansprüche
1 und 10.she
achieves this and other goals through the objects of
claims
1 and 10.
Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous
Further developments of the invention are specified in the subclaims.
Vorzugsweise
kann abhängig
davon, ob ermittelt wird, dass ein Einzel-Taktsignal, oder differentielle
Taktsignale an den Anschlüssen
anliegt, z. B. eine – speziell – für Einzel-Taktsignale oder
eine – speziell – für differentielle
Taktsignale ausgelegte Takt-Weiterleitungs-Einrichtung verwendet
bzw. aktiviert werden, die die am Anschluss bzw. an den Anschlüssen anliegenden
Taktsignale empfängt,
und (z. B. entsprechend re-timed, und/oder re-shaped, und/oder re-amplyfied) an weitere
im jeweiligen Bauelement vorgesehene Schalt-Einrichtungen weiterleitet.Preferably
can be dependent
of whether it is determined that a single clock signal, or differential
Clock signals at the terminals
is present, for. B. one - especially - for single clock signals or
one - especially - for differential
Clock signals designed clock forwarding device used
or activated, which are the voltage applied to the connection or to the terminals
Receives clock signals,
and (eg, correspondingly re-timed, and / or re-shaped, and / or re-amplyfied) to others
in the respective component provided switching devices forwards.
Im
folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung
näher erläutert. In
der Zeichnung zeigt:in the
The following is the invention with reference to an embodiment and the accompanying drawings
explained in more detail. In
the drawing shows:
1 eine
schematische Darstellung einer eine Taktsignal-Ermittlungs-Einrichtung
aufweisenden Schaltungsanordnung gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung; 1 a schematic representation of a clock signal detecting means having circuit arrangement according to an embodiment of the present invention;
2 eine
schematische Darstellung des zeitlichen Verlaufs der bei der Taktsignal-Ermittlungs-Einrichtung
gemäß 1 verwendeten
Referenzspannung, und des zu ermittelnden Taktsignals. 2 a schematic representation of the time course of the clock signal detecting means according to 1 used reference voltage, and the clock signal to be determined.
In 1 ist
eine schematische Darstellung einer Schaltungsanordnung 1 mit
einer Taktsignal-Ermittlungs-Einrichtung 2 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung gezeigt.In 1 is a schematic representation of a circuit arrangement 1 with a clock detection means 2 according to an embodiment of the present invention.
Die
Schaltungsanordnung 1 kann z. B. in ein Halbleiter-Bauelement eingebaut
sein, z. B. in ein – auf
CMOS-Technologie beruhendes – DRAM-Speicherbauelement
(DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).The circuit arrangement 1 can z. B. be incorporated in a semiconductor device, for. B. in a - based on CMOS technology - DRAM memory device (DRAM = dynamic random access memory or dynamic random access memory).
Beim
DRAM-Speicherbauelement kann es sich z. B. um ein DDR-DRAM (DDR-DRAM =
Double Data Rate – DRAM
bzw. DRAM mit doppelter Datenrate) handeln.At the
DRAM memory device may be z. B. a DDR-DRAM (DDR-DRAM =
Double Data Rate - DRAM
or DRAM with double data rate) act.
Dieses
weist zwei Taktanschlüsse 3a, 3b auf, wobei – beim normalen
Arbeits-Betriebs-Modus des DRAMs – an den ersten Taktanschluß 3a ein – von einem
externen Taktsignal-Geber, d. h. von außen her stammendes – erstes
Taktsignal CLK angelegt wird, und an den zweiten Taktanschluß 3b – ebenfalls durch
den externen Taktsignal-Geber – ein
zweites Taktsignal /CLK.This has two clock connections 3a . 3b on, wherein - in the normal working operation mode of the DRAM - to the first clock terminal 3a a - from an external clock signal generator, ie originating from the outside - first clock signal CLK is applied, and to the second clock terminal 3b - Also by the external clock signal generator - a second clock signal / CLK.
Bei
den beiden Taktsignalen CLK und /CLK handelt es sich z. B. um sog.
differentielle, d. h. inverse Taktsignale: Immer dann, wenn z. B.
das erste Taktsignal CLK von einem Zustand „logisch hoch" auf einen Zustand „logisch
niedrig" wechselt,
wechselt das zweite Taktsignal /CLK – im wesentlichen gleichzeitig – seinen
Zustand von „logisch
niedrig" auf „logisch
hoch".at
the two clock signals CLK and / CLK are z. B. so-called.
differential, d. H. inverse clock signals: whenever z. B.
the first clock signal CLK from a state "logical high" to a state "logical
low "changes,
the second clock signal / CLK changes substantially at the same time
State of "logical
low "on" logical
high".
Umgekehrt
wechselt immer dann, wenn das erste Taktsignal CLK von einem Zustand „logisch niedrig" auf einen Zustand „logisch
hoch" wechselt, das
zweite Taktsignal /CLK – im
wesentlichen gleichzeitig – seinen
Zustand von „logisch
hoch" auf „logisch
niedrig".Vice versa
changes whenever the first clock signal CLK from a state "logical low" to a state "logical
high "changes that
second clock signal / CLK - im
essential at the same time - his
State of "logical
high "on" logical
low".
Die
o. g. doppelte Datenrate (– gegenüber herkömmlichen,
nur ein einzelnes Taktsignal CLK verwendenden Bauelementen –) wird
im DDR-DRAM dadurch erreicht, dass die jeweiligen Daten – innerhalb
des DDR-DRAMs – nicht
nur bei der ansteigenden Taktflanke eines Taktsignals (z. B. des
o. g. Einzel-Taktsignals
CLK) weitergeschaltet werden, sondern auch bei der abfallenden Flanke
des Taktsignals CLK – d.
h. doppelt so häufig,
wie bei herkömmlichen DRAMs
mit Einzel- bzw. „single
ended"-Taktsignal CLK.The
o. g. double data rate (compared to conventional,
only a single clock signal CLK using components -) is
achieved in the DDR DRAM by the fact that the respective data - within
of the DDR DRAM - not
only at the rising clock edge of a clock signal (eg the
o. g. Single clock signal
CLK), but also on the falling edge
of the clock signal CLK - d.
H. twice as common,
as with conventional DRAMs
with single or "single
ended "clock signal CLK.
Wird
das DDR-DRAM – statt
im o. g., normalen Arbeits-Betriebs-Modus – in einem Test-Modus betrieben
(bei welchem das DRAM – z.
B. von einem speziellen, externen Testgerät 4 – getestet
wird), werden die entsprechenden Taktsignale – statt vom o. g. externen
Taktsignal-Geber – vom
externen Testgerät 4 angelegt.If the DDR DRAM is operated in a test mode (in which the DRAM is operated, for example, by a special, external test device) instead of in the above-mentioned, normal working operating mode 4 - is tested), the corresponding clock signals - instead of the above-mentioned external clock signal generator - from the external test device 4 created.
Dabei
können
vom Testgerät 4 entweder – den o.
g. differentiellen Taktsignalen CLK, /CLK entsprechende – differentielle
Test-Taktsignale CLKT, /CLKT ausgegeben
werden (wobei z. B. über
eine erste Leitung 5a ein – dem o. g. ersten Taktsignal CLK
entsprechendes – erstes
Test-Taktsignal CLKT an den ersten Taktanschluss 3a angelegt
wird, und z. B. über eine
zweite Leitung 5b (in 1 gestrichelt dargestellt)
an den zweiten Taktanschluss 3b ein – dem o. g. zweiten Taktsignal
/CLK entsprechendes – (zum
ersten, vom Testgerät 4 angelegten
Test-Taktsignal CLKT inverses) zweites Test-Taktsignal /CLKT).It can from the test device 4 either - the differential differential clock signals CLK, / CLK corresponding - differential test clock signals CLK T , / CLK T are outputted (wherein, for example, via a first line 5a a - the above-mentioned first clock signal CLK corresponding - first test clock signal CLK T to the first clock connection 3a is created, and z. B. via a second line 5b (in 1 shown in dashed lines) to the second clock connection 3b a - the above-mentioned second clock signal / CLK corresponding - (first, from the test device 4 applied test clock signal CLK T inverse) second test clock signal / CLK T ).
Alternativ
kann vom Testgerät 4 lediglich
ein Einzel- bzw. „single
ended"-Test-Taktsignal
CLKT ausgegeben werden (entsprechend einem
bei einem herkömmlichen,
nur ein einzelnes Taktsignal CLK („single ended"-Taktsignal) verwendenden
Bauelement eingesetzten Einzel-Test-Taktsignal). Dieses Einzel-Test-Taktsignal
CLKT wird dann entsprechend wie in 1 dargestellt über die
o. g. erste Leitung 5a an den ersten Taktanschluss 3a des
Bauelements angelegt – am
zweiten Bauelement-Anschluß 3b liegt dann
kein (Test-)Taktsignal an.Alternatively, from the test device 4 only a single-ended test clock signal CLK T is output (corresponding to a single-test clock signal used in a conventional device using only a single clock signal CLK (single-ended clock signal)). This single-test clock signal CLK T is then correspondingly as in 1 represented by the above-mentioned first line 5a to the first clock connection 3a of the device applied - on the second component connection 3b then there is no (test) clock signal.
Durch
die Verwendung eines Einzel-Test-Taktsignals CLKT (statt
der o. g. zwei inversen, differentiellen Test-Taktsignale CLKT,
/CLKT) können
beim jeweils eingesetzten Testgerät 4 Testkanäle eingespart
werden, und/oder es kann zum Test eines (eigentlich) zur Verwendung
differentieller Taktsignale vorgesehenen DDR-DRAMs ein zum Test
eines herkömmlichen,
ein Einzel-Taktsignal verwendenden Bauelements vorgesehenes Testgerät 4 verwendet
werden (oder ein zu einem solchen Testgerät 4 entsprechend ähnliches – z. B.
nur leicht umgebautes – Testgerät).By using a single test clock signal CLK T (instead of the above-mentioned two inverse, differential test clock signals CLK T , / CLK T ) can be used in each test device used 4 Test channels can be saved, and / or it can for testing a (actually) provided for the use of differential clock signals DDR-DRAM provided for testing a conventional, a single clock signal using device test device 4 be used (or one to such a test device 4 according to similar -. B. only slightly rebuilt - test device).
Mit
der in 1 gezeigten Schaltungsanordnung 1 (insbesondere
mit deren Taktsignal-Ermittlungs-Einrichtung 2) wird ermittelt,
ob am Bauelement, insbesondere an dessem zweiten Taktanschluss 3b,
das o. g. Taktsignal /CLK bzw. Test-Taktsignal /CLKT anliegt,
oder nicht.With the in 1 shown circuit arrangement 1 (In particular, with their clock signal detection device 2 ) determines whether at the device, in particular at its second clock connection 3b , the above clock signal / CLK or test clock signal / CLK T is present or not.
Aus
der Tatsache, dass am zweiten Taktanschluss 3b das o. g.
Taktsignal /CLK bzw. Test-Taktsignal /CLKT anliegt,
kann geschlossen werden, dass am Bauelement insgesamt – insbesondere
an dessen Taktanschlüssen 3a, 3b – differentielle
Taktsignale anliegen (insbesondere das o. g. Takt- bzw. Test-Taktsignal
CLK bzw. CLKT am ersten Taktanschluss 3a,
und das o. g. – hierzu
inverse – Takt-
bzw. Test-Taktsignal /CLK bzw. /CLKT am
zweiten Taktanschluss 3b).From the fact that on the second clock connection 3b the above-mentioned clock signal / CLK or test clock signal / CLK T is present, it can be concluded that the component as a whole - in particular at its clock connections 3a . 3b - Apply differential clock signals (in particular the above clock or test clock signal CLK or CLK T at the first clock connection 3a , and the above - inverse - clock or test clock signal / CLK or / CLK T on the second clock connection 3b ).
Demgegenüber kann
aus der Tatsache, dass am zweiten Taktanschluss 3b kein
Taktsignal /CLK bzw. Test-Taktsignal /CLKT anliegt,
geschlossen werden, dass am Bauelement insgesamt ein Einzel-Taktsignal
anliegt (insbesondere – am
ersten Taktanschluss 3a – das o. g. Einzel-Takt- bzw.
Einzel-Test-Taktsignal
CLK bzw. CLKT).On the other hand, from the fact that on the second clock connection 3b no clock signal / CLK or test clock signal / CLK T is present, it can be concluded that a single clock signal is applied to the component as a whole (in particular - at the first clock connection 3a - The above-mentioned single-clock or single-test clock signal CLK or CLK T ).
Wird
das DDR-Bauelement in Betrieb genommen (d. h. wechselt das Bauelement
von einem Zustand „power
off" auf einen Zustand „power
an"), wird die Schaltungsanordnung 1 freigegeben.
Hierzu wird an einer Leitung 6 ein „logisch hohes" Schaltungsanordnungs-Freigabe-Signal
EN angelegt (bzw. das Schaltungsanordnungs-Freigabe-Signal EN wechselt
seinen Zustand von „logisch
niedrig" auf „logisch
hoch").If the DDR device is put into operation (ie, the device changes from a state "power off" to a state "power on"), the circuit arrangement 1 Approved. This is done on a line 6 a "logic high" circuit enable signal EN applied (or the circuit release signal EN changes its state from "logic low" to "logic high").
Des
weiteren wird – ebenfalls
bei Inbetriebnahme des DDR-Bauelements – der Zählstand
Z einer Zähl-Einrichtung 7 (hier:
ein Dual-Zähler)
auf einen Anfangswert (hier: einen Zählstands-Anfangs-Wert Z0 = 0) zurückgesetzt. Hierzu wird an einer
Leitung 8 – kurzzeitig – ein „logisch
hohes" Zähler-Rücksetz-Signal RESET angelegt
(bzw. das Zahler-Rücksetz-Signal wechselt seinen
Zustand von „logisch
niedrig" auf „logisch
hoch" (und dann
wieder von „logisch
hoch" auf „logisch
niedrig")).Furthermore, - also at startup of the DDR device - the count Z of a counting device 7 (here: a dual counter) to an initial value (here: a count start value Z 0 = 0) reset. This is done on a line 8th - briefly - a "logic high" reset counter signal RESET applied (or the payer reset signal changes its state from "logic low" to "logic high" (and then again from "logic high" to "logical low ")).
Die
Zahl-Einrichtung 7 ist so aufgebaut, dass diese bei einem
Zählstand
Z von „Null" (d. h. beim Zählstands-Anfangs-Wert
Z0 = 0) ein „logisch niedriges" Signal am Ausgang
der Zähl-Einrichtung 7 ausgibt.The number facility 7 is constructed so that it at a count Z of "zero" (ie at the count start value Z 0 = 0), a "logic low" signal at the output of the counting device 7 outputs.
Der
Ausgang der Zähl-Einrichtung 7 ist über eine
Leitung 9 mit dem Ausgang 10 der Schaltungsanordnung 1 verbunden
(an dem somit – ebenfalls – ein „logisch
niedriges" Signal
OUTPUT ausgegeben wird).The output of the counting device 7 is over a line 9 with the exit 10 the circuit arrangement 1 connected (at which thus - also - a "logic low" signal OUTPUT is output).
Außer an den
Ausgang 10 der Schaltungsanordnung 1 ist die Leitung 9 (und
damit der Ausgang der Zähl-Einrichtung 7)
noch über
eine Leitung 11 an den Eingang eines Inverters 12 angeschlossen.Except for the exit 10 the circuit arrangement 1 is the lead 9 (and thus the output of the counting device 7 ) still over a line 11 to the entrance of an inverter 12 connected.
Wird – wie oben
erläutert – nach Inbetriebnahme
des DDR-Bauelements,
und nach dem Zurücksetzen
der Zähl-Einrichtung 7 von
dieser ein „logisch
niedriges" Signal
ausgegeben – und über die Leitungen 9 und 11 an
den Eingang des Inverters 12 angelegt –, gibt dieser an seinem Ausgang
ein invertiertes, d. h. „logisch
hohes" Signal /OUTPUT
aus.Will - as explained above - after commissioning of the DDR device, and after resetting the counting device 7 from this a "logically low" signal output - and over the lines 9 and 11 to the entrance of the inverter 12 applied -, outputs this at its output an inverted, ie "logically high" signal / OUTPUT.
Das „logisch
hohe" Signal /OUTPUT
wird über
eine Leitung 13 an einen ersten Eingang eines UND-Schalt-Glieds 14 angelegt,
an dessen zweiten Eingang – über die
Leitung 6 – das
o. g. Schaltungsanordnungs-Freigabe-Signal EN angelegt wird.The "logically high" signal / OUTPUT is sent over one line 13 to a first input of an AND gate 14 created, at its second input - via the line 6 - The above circuit arrangement enable signal EN is applied.
Nur
dann, wenn (– wie
nach Inbetriebnahme des DDR-Bauelements,
und Zurücksetzen
der Zähl-Einrichtung 7 der
Fall –)
sowohl das – über die Leitung 13 zugeführte – Signal
/OUTPUT, als auch das – über die
Leitung 6 – zugeführte Schaltungsanordnungs-Freigabe-Signal
EN in einem Zustand „logisch
hoch" sind, wird
am Ausgang des UND-Schalt-Glieds 14 ein „logisch
hohes" Signal ausgegeben,
welches über
eine Leitung 15 dem Gate eines n-Kanal-Feldeffekttransistors 18 zugeführt wird (hier:
ein n-Kanal-MOSFET 18).Only if (as after powering up the DDR device and resetting the counting device 7 the case -) both that - over the line 13 supplied - signal / OUTPUT, as well as - over the line 6 Supplied circuit arrangement enable signal EN is in a state "logic high" is at the output of the AND gate 14 a "logically high" signal is output, which via a line 15 the gate of an n-channel field effect transistor 18 is fed (here: an n-channel MOSFET 18 ).
Wie
in 1 gezeigt ist, ist der Drain des n-Kanal-Feldeffekttransistors 18 über eine
Leitung 19 an die Versorgungsspannung angeschlossen, und die
Source über
eine Leitung 20 an den Drain eines (weiteren, mit dem n-Kanal-Feldeffekttransistor 18 in Reihe
geschalteten) n-Kanal-Feldefekttransistors 21 (hier:
ein n-Kanal-MOSFET 21).As in 1 is shown, is the drain of the n-channel field effect transistor 18 over a line 19 connected to the supply voltage, and the source via a line 20 to the drain of a (further, with the n-channel field effect transistor 18 in series) n-channel field effect transistor 21 (here: an n-channel MOSFET 21 ).
Wird,
wie oben erläutert,
am Ausgang des UND-Gatters 14 ein „logisch hohes" Signal ausgegeben,
wird der n-Kanal-Feldeffekttransistor 18 ein- bzw.
durchgeschaltet; die Spannung an der Source des n-Kanal-Feldeffekttransistors 18 ist
dann im wesentlichen gleich groß,
wie die Spannung an dessen Drain (hier: GROUND-Potential).Will, as explained above, at the output of the AND gate 14 output a "logic high" signal, the n-channel field effect transistor 18 switched on or switched on; the voltage at the source of the n-channel field effect transistor 18 is then essentially the same size as the voltage at its drain (here: GROUND potential).
Der
Drain des n-Kanal-Feldeffekttransistors 21 ist über eine
Leitung 22 an die – mit
den n-Kanal-Feldeffekttransistoren 18, 21 in Reihe
geschaltete – (eigentliche)
Taktsignal-Ermittlungs-Einrichtung 2 der
Schaltungsanordnung 1 angeschlossen, insbesondere an einen
Anschluß 27 eines
Differenzverstärkers 24.The drain of the n-channel field effect transistor 21 is over a line 22 to the - with the n-channel field effect transistors 18 . 21 series connected (real) clock signal detection means 2 the circuit arrangement 1 connected, in particular to a connection 27 a differential amplifier 24 ,
Das
Gate des n-Kanal-Feldeffekttransistors 21 ist mit einer
Leitung 23 verbunden. Wird das DDR-Bauelement in Betrieb
genommen (d. h. wechselt das Bauelement von einem Zustand „power
off" auf einen Zustand „power
an"), wird veranlasst,
dass über
die Leitung 23 ein „logisch
hohes" Differenzverstärker-Freigabe-Signal
ENdiff an das Gate des n-Kanal-Feldeffekttransistors 21 angelegt
wird.The gate of the n-channel field effect transistor 21 is with a lead 23 connected. When the DDR device is put into operation (ie, the device changes from a "power off" state to a "power on" state), it is caused to go across the line 23 a "logic high" differential amplifier enable signal ENdiff to the gate of the n-channel field effect transistor 21 is created.
Liegt
am Gate des n-Kanal-Feldeffekttransistors 21 ein „logisch
hohes" Differenzverstärker-Freigabe-Signal
ENdiff an, wird der n-Kanal-Feldeffekttransistor 21 ein-
bzw. durchgeschaltet; die Spannung am Drain des n-Kanal-Feldeffekttransistors 21 – und damit
die Spannung am Differenzverstärker-Anschluß 27 – ist dann
im wesentlichen gleich groß,
wie die Spannung an der Source des n-Kanal-Feldeffekttransistors 21, und
damit – bei
ebenfalls ein- bzw. durchgeschaltetem n-Kanal-Feldeffekttransistor 18 – im wesentlichen
gleich groß,
wie die Spannung an der Source des n-Kanal-Feldeffekttransistor 18 (hier: GROUND-Potential).Lies at the gate of the n-channel field effect transistor 21 a "logic high" differential amplifier enable signal ENdiff, becomes the n-channel field effect transistor 21 switched on or switched on; the voltage at the drain of the n-channel field effect transistor 21 - And thus the voltage at the differential amplifier connection 27 - Is then substantially the same size as the voltage at the source of the n-channel field effect transistor 21 , and thus - with also switched on or through n-channel field effect transistor 18 - substantially the same size as the voltage at the source of the n-channel field effect transistor 18 (here: GROUND potential).
In
diesem Zustand ist der Differenzverstärker 24 bzw. die Taktsignal-Ermittlungs-Einrichtung 2 „freigegeben", d. h. es wird durch
den Differenzverstärker 24 bzw.
die Taktsignal- Ermittlungs-Einrichtung 2 – auf die
unten im Detail beschriebene Weise – ein Vergleich zwischen der
Spannungshöhe
des Taktsignals /CLK bzw. Test-Taktsignals /CLKT,
und der Spannungshöhe
einer Referenzspannung VREF durchgeführt.In this state is the differential amplifier 24 or the clock signal determination device 2 "Released", ie it is through the differential amplifier 24 or the clock signal determination device 2 In the manner described in detail below, a comparison is made between the voltage level of the clock signal / CLK or test clock signal / CLK T , and the voltage level of a reference voltage VREF.
Liegt
demgegenüber
entweder am Gate des n-Kanal-Feldeffekttransistors 21 und/oder
am Gate des n-Kanal-Feldeffekttransistors 18 statt
einem „logisch
hohem" ein „logisch
niedriges" Signal
an, ist der n-Kanal-Feldeffekttransistor 21 und/oder
der n-Kanal-Feldeffekttransistor 18 ausgeschaltet
bzw. gesperrt.In contrast, lies either at the gate of the n-channel field effect transistor 21 and / or at the gate of the n-channel field effect transistor 18 instead of a "logic high", a "logic low" signal is the n-channel field effect transistor 21 and / or the n-channel field effect transistor 18 switched off or locked.
Aufgrund
des dann zwischen dem Drain und der Source des entsprechenden n-Kanal-Feldeffekttransistors 18 bzw. 21 auftretenden
Spannungsabfalls liegt dann die Spannung an der Source des n-Kanal-Feldeffekttransistors 21 – und damit
die Spannung am Differenzverstärker-Anschluß 27 – (zwangsweise)
nicht mehr auf GROUND-Potential.Because of the then between the drain and the source of the corresponding n-channel field effect transistor 18 respectively. 21 occurring voltage drop is then the voltage at the source of the n-channel field effect transistor 21 - And thus the voltage at the differential amplifier connection 27 - (forcibly) no longer at GROUND potential.
Wie
weiter unten genauer erläutert
wird, kann in diesem Zustand durch den Differenzverstärker 24 bzw.
die Taktsignal-Ermittlungs-Einrichtung 2 kein
der Darstellung unten entsprechender Vergleich der Spannungshöhe des Taktsignals
/CLK bzw. Test-Taktsignals /CLKT und der
Spannungshöhe
der Referenzspannung VREF mehr durchgeführt werden; der Differenzverstärker 24 bzw.
die Taktsignal-Ermittlungs-Einrichtung 2 sind
dann „gesperrt".As will be explained in more detail below, in this state, through the differential amplifier 24 or the clock signal determination device 2 no comparison of the voltage level of the clock signal / CLK or test clock signal / CLK T and the voltage level of the reference voltage VREF is carried out more appropriately below; the differential amplifier 24 or the clock signal determination device 2 are then "locked".
Wie
in 1 gezeigt ist, weist der Differenzverstärker 24 zwei
parallelgeschaltete, symmetrische – n-Kanal-Feldeffekttransistoren 25a, 25b (hier:
zwei n-Kanal-MOSFETs 25a, 25b) auf, sowie zwei – als aktive
Lasten für
den Differenzverstärker 24 bzw.
die n-Kanal-Feldeffekttransistoren 25a, 25b fungierende – p-Kanal-Feldeffekttransistoren 26a, 26b (hier:
zwei p-Kanal-MOSFETs 26a, 26b).As in 1 is shown, the differential amplifier 24 two parallel, symmetrical - n-channel field effect transistors 25a . 25b (here: two n-channel MOSFETs 25a . 25b ) as well as two - as active loads for the differential amplifier 24 or the n-channel field effect transistors 25a . 25b acting - p-channel field effect transistors 26a . 26b (here: two p-channel MOSFETs 26a . 26b ).
Die
Source des ersten n-Kanal-Feldeffekttransistors 25a des
Differenzverstärkers 24 ist über eine
Leitung 28a an den Differenzverstärker-Anschluß 27 angeschlossen
(und damit an die Source des n-Kanal-Feldeffekttransistors 21).The source of the first n-channel field effect transistor 25a of the differential amplifier 24 is over a line 28a to the differential amplifier connection 27 connected (and thus to the source of the n-channel field effect transistor 21 ).
Auf
entsprechende, symmetrische Weise ist auch die Source des zweiten
n-Kanal-Feldeffekttransistors 25b des Differenzverstärkers 24 mit
dem Differenzverstärker-Anschluß 27 verbunden
(und damit mit der Source des n-Kanal-Feldeffekttransistors 21), und
zwar über
eine Leitung 28b.In a corresponding, symmetrical manner is also the source of the second n-channel field effect transistor 25b of the differential amplifier 24 with the differential amplifier connection 27 connected (and thus with the source of the n-channel field effect transistor 21 ), via a pipe 28b ,
Das
Gate des ersten n-Kanal-Feldeffekttransistors 25a ist über eine
Leitung 29a mit einem ersten Eingang des Differenzverstärkers 24 verbunden,
und das Gate des zweiten n-Kanal-Feldeffekttransistors 25b über eine
Leitung 29b mit einem zweiten Differenzverstärker-Eingang.The gate of the first n-channel field effect transistor 25a is over a line 29a with a first input of the differential amplifier 24 connected, and the gate of the second n-channel field effect transistor 25b over a line 29b with a second differential amplifier input.
Der
zweite Differenzverstärker-Eingang
(Leitung 29b) ist über
eine Leitung 30 an den zweiten Taktanschluss 3b des
DDR-DRAMs angeschlossen (an dem, wie oben erläutert, – im normalen Arbeits-Betriebs-Modus – das o.
g. erste, differentielle Taktsignal /CLK anliegt, oder – im Test-Modus – entweder
(falls differentielle Test-Taktsignale verwendet werden) das o.
g. erste, differentielle Test-Taktsignal /CLKT,
oder (falls ein Einzel-Test-Taktsignal verwendet wird) kein (Test-Takt-)Signal).The second differential amplifier input (line 29b ) is via a line 30 to the second clock connection 3b connected to the DDR DRAM (at which, as explained above, - in the normal working operation mode - the above-mentioned first differential clock signal / CLK is applied, or - in test mode - either (if differential test clock signals are used) og first, differential test clock signal / CLK T , or (if a single test clock signal is used) no (test clock) signal).
An
den ersten Differenzverstärker-Eingang (Leitung 29a)
wird die o. g. Referenzspannung VREF angelegt. Diese wird z. B. – mittels
eines Spannungsteilers – aus
der Versorgungsspannung gewonnen. Die Spannungshöhe der Referenzspannung VREF ist – wie in 2 gezeigt
ist – konstant,
und kann z. B. ca. die Hälfte
der Spannungshöhe
der Versorgungsspannung betragen.To the first differential amplifier input (line 29a ), the above reference voltage VREF is applied. This is z. B. - obtained by means of a voltage divider - from the supply voltage. The voltage level of the reference voltage VREF is - as in 2 is shown - constant, and z. B. be about half of the voltage level of the supply voltage.
Demgegenüber wechselt – wie ebenfalls
in 2 gezeigt ist – die Spannung des gegebenenfalls am
zweiten Differenzverstärker-Eingang
(Leitung 29b) anliegenden (Test-) Taktsignals /CLK bzw.
/CLKT in regelmäßigen zeitlichen Abständen zwischen
einem Spannungswert von 0 V (Erd-Potential),
und der Höhe
der Versorgungsspannung (d. h. im wesentlichen dem doppelten Wert,
wie die Spannungshöhe der
Referenzspannung VREF) – bzw.
zwischen einem VMf von –ΔUCLK und +ΔUCLK.In contrast, changes - as well as in 2 is shown - the voltage of the optionally on the second differential amplifier input (line 29b ) applied (test) clock signal / CLK or / CLK T at regular time intervals between a voltage value of 0 V (ground potential), and the level of the supply voltage (ie, substantially twice the value as the voltage level of the reference voltage VREF) Or between a VMf of -ΔU CLK and + ΔU CLK .
Wieder
bezogen auf 1 ist beim Differenzverstärker 24 der
Drain des zweiten n-Kanal-Feldeffekttransistors 25b über eine
Leitung 31b mit dem Differenzverstärker-Ausgang verbunden, welcher
an eine Ausgangs-Leitung 36 angeschlossen ist.Relegated to 1 is at the differential amplifier 24 the drain of the second n-channel field effect transistor 25b over a line 31b connected to the differential amplifier output, which is connected to an output line 36 connected.
Die
beiden Differenzverstärker-Ausgänge (Leitung 31a,
und Leitungen 31b bzw. 36) sind – auf an
sich bekannte Weise – jeweils
mit den oben bereits erwähnten,
als aktive Lasten für
den Differenzverstärker 24 bzw.
die n-Kanal-Feldeffekttransistoren 25a, 25b fungierenden
p-Kanal-Feldeffekttransistoren 26a, 26b verbunden.The two differential amplifier outputs (line 31a , and wires 31b respectively. 36 ) are - in a manner known per se - each with the already mentioned above, as active loads for the differential amplifier 24 or the n-channel field effect transistors 25a . 25b acting p-channel field effect transistors 26a . 26b connected.
Dabei
ist der Drain des zweiten n-Kanal-Feldeffekttransistors 25b – über eine
Leitung 32b an den Drain des zweiten p-Kanal-Feldeffekttransistors 26b angeschlossen.In this case, the drain of the second n-channel field effect transistor 25b - via a line 32b to the drain of the second p-channel field effect transistor 26b connected.
Auf
entsprechende Weise ist der erste Differenzverstärker-Ausgang (Leitung 31a) – und damit der
Drain des ersten n-Kanal-Feldeffekttransistors 25a – über eine
Leitung 32a an den Drain des ersten p-Kanal-Feldeffekttransistors 26a angeschlossen.In a corresponding way, the first differential amplifier output (line 31a ) - and thus the drain of the first n-channel field effect transistor 25a - via a line 32a to the drain of the first p-channel field effect transistor 26a connected.
Die
Source des zweiten p-Kanal-Feldeffekttransistors 26b ist über eine
Leitung 33b und an eine Leitung 33c an die Versorgungsspannung
angeschlossen; auf entsprechende Weise ist auch die Source des ersten
p-Kanal-Feldeffekttransistors 26a mit der Versorgungsspannung
verbunden (und zwar über
eine Leitung 33a, welche – ebenfalls – mit der
an die Versorgungsspannung angeschlossenen Leitung 33a verbunden
ist).The source of the second p-channel field effect transistor 26b is over a line 33b and to a line 33c connected to the supply voltage; In a corresponding manner, the source of the first p-channel field effect transistor is also 26a connected to the supply voltage (via a line 33a , which - also - with the line connected to the supply voltage 33a connected is).
Wie
weiter aus 1 ersichtlich ist, sind die Gates
der beiden p-Kanal-Feldeffekttransistoren 26a, 26b über eine
Leitung 34 miteinander verbunden, und über eine Leitung 35 an
die Leitung 32a angeschlossen (und damit an den Drain des
ersten p-Kanal-Feldeffekttransistors 26a und den Drain
des ersten n-Kanal-Feldeffekttransistors 25a).How farther 1 can be seen, are the gates of the two p-channel field effect transistors 26a . 26b over a line 34 connected together, and over a line 35 to the line 32a connected (and thus to the drain of the first p-channel field effect transistor 26a and the drain of the first n-channel field effect transistor 25a ).
Durch
die – als
aktive, hochohmige Lasten fungierenden (auf die o. g. Weise geschalteten) – p-Kanal-Feldeffekttransistoren 26a, 26b wird
erreicht, dass die beiden – symmetrischen – n-Kanal-Feldeffekttransistoren 25a, 25b im
Sättigungsbereich
betrieben werden.By the - as active, high-impedance loads acting (in the above manner) - p-channel field effect transistors 26a . 26b is achieved that the two - symmetrical - n-channel field effect transistors 25a . 25b be operated in the saturation region.
Je
größer der
Unterschied zwischen der Höhe
der Spannung des an dem zweiten Differenzverstärker-Eingang (Leitung 29b)
anliegenden (Test-)Taktsignals /CLK bzw. /CLKT,
und der Höhe der
an dem ersten Differenzverstärker-Eingang
(Leitung 29a) anliegenden Referenzspannung VREF, desto
höher ist
der durch den zweiten n-Kanal-Feldeffekttransistor 25b fließende Drain-Strom ID,b,
und desto geringer ist die Spannung am zweiten Differenzverstärker-Ausgang
(Leitung 31b bzw. Ausgangs-Leitung 36).The greater the difference between the magnitude of the voltage at the second differential amplifier input (line 29b ) applied (test) clock signal / CLK or / CLK T , and the height of the at the first differential amplifier input (line 29a ) applied reference voltage VREF, the higher is that through the second n-channel field effect transistor 25b flowing drain current I D, B , and the lower the voltage at the second differential amplifier output (line 31b or output line 36 ).
Wie
weiter in 1 gezeigt ist, ist der (zweite)
Differenzverstärker-Ausgang
(Leitung 31b bzw. Ausgangs-Leitung 36) über eine
Leitung 37 an die Source eines weiteren p-Kanal-Feldeffekttransistors 38 angeschlossen,
dessen Source über
eine Leitung 33d mit der Leitung 33a verbunden
ist (und damit über
die Leitung 33c mit der Versorgungsspannung), und dessen
Gate mit einer Leitung 39 verbunden ist, an der – entsprechend
wie am Gate des n-Kanal-Feldeffekttransistor 21 – das o.
g. Differenzverstärker-Freigabe-Signal
ENdiff anliegt.As in further 1 is shown, the (second) differential amplifier output (line 31b or output line 36 ) via a line 37 to the source of another p-channel field effect transistor 38 connected, its source via a line 33d with the line 33a connected (and thus over the line 33c with the supply voltage), and its gate with a line 39 is connected to the - as at the gate of the n-channel field effect transistor 21 - The above differential amplifier enable signal ENdiff is applied.
Ist – wie z.
B. nach der Inbetriebnahme des DDR-Bauelements der Fall – das Differenzverstärker-Freigabe-Signal
ENdiff „logisch
hoch", ist der weitere
p-Kanal-Feldeffekttransistor 38 ausgeschaltet bzw. gesperrt,
d. h. hat keinen Einfluß auf
die am zweiten Differenzverstärker-Ausgang – Leitung 31b bzw.
Ausgangs-Leitung 36 – anliegende
Spannung (stattdessen hängt
diese dann, wie oben erläutert, vom
Unterschied zwischen der Höhe
der Spannung des an dem zweiten Differenzverstärker-Eingang (Leitung 29b) anliegenden
(Test-)Taktsignals /CLK bzw. /CLKT, und
der Höhe
der an dem ersten Differenzverstärker-Eingang
(Leitung 29a) anliegenden Referenzspannung VREF ab).Is - such. B. after the startup of the DDR device of the case - the differential amplifier enable signal ENdiff "logic high", is the other p-channel field effect transistor 38 switched off or disabled, ie has no influence on the second differential amplifier output - line 31b or output line 36 - applied voltage (instead, this depends then, as explained above, the difference between the height of the voltage at the second differential amplifier input (line 29b ) applied (test) clock signal / CLK or / CLK T , and the height of the at the first differential amplifier input (line 29a ) applied reference voltage VREF from).
Liegt
demgegenüber
am Gate des weiteren p-Kanal-Feldeffekttransistors 38 (und
dementsprechend auch am Gate des n-Kanal-Feldeffekttransistors 21)
statt einem „logisch
hohem" ein „logisch
niedriges" Signal
an, wird der p-Kanal-Feldeffekttransistor 38 ein-
bzw. durchgeschaltet (und dementsprechend der n-Kanal-Feldeffekttransistor 21 ausgeschaltet
bzw. gesperrt). Die Spannung am zweiten Differenzverstärker-Ausgang
(Leitung 31b bzw. Ausgangs-Leitung 36) wird dann (zwangsweise)
auf Versorgungsspannungs-Potential
gezogen. Die am zweiten Differenzverstärker-Ausgang anliegende Spannung
hängt dann
nicht mehr vom Unterschied zwischen der Höhe der Spannung des an dem
zweiten Differenzverstärker-Eingang
(Leitung 29b) anliegenden (Test-)Taktsignals /CLK bzw.
/CLKT, und der Höhe der an dem ersten Differenzverstärker-Eingang (Leitung 29a)
anliegenden Referenzspannung VREF ab; der Differenzverstärker 24 bzw.
die Taktsignal-Ermittlungs-Einrichtung 2 sind „gesperrt".By contrast, lies at the gate of the further p-channel field effect transistor 38 (and accordingly also at the gate of the n-channel field effect transistor 21 ) instead of a "logic high" a "logic low" signal, the p-channel field effect transistor 38 switched on or through (and accordingly the n-channel field effect transistor 21 out switched or locked). The voltage at the second differential amplifier output (line 31b or output line 36 ) is then (forcibly) pulled to supply voltage potential. The voltage applied to the second differential amplifier output then no longer depends on the difference between the magnitude of the voltage at the second differential amplifier input (line 29b ) applied (test) clock signal / CLK or / CLK T , and the height of the at the first differential amplifier input (line 29a ) applied reference voltage VREF from; the differential amplifier 24 or the clock signal determination device 2 are "locked".
Wie
in 1 weiter gezeigt ist, ist der zweite Differenzverstärker-Ausgang
(Leitung 31b bzw. Ausgangs-Leitung 36) über eine
Leitung 40 an den Eingang eines Inverter-Verstärkers 41 angeschlossen. Der
Ausgang des Inverter-Verstärkers 41 ist über eine
Leitung 42 an eine Leitung 43 angeschlossen, die
mit dem Eingang der Zähl-Einrichtung 7 verbunden
ist.As in 1 is further shown, the second differential amplifier output (line 31b or output line 36 ) via a line 40 to the input of an inverter amplifier 41 connected. The output of the inverter amplifier 41 is over a line 42 to a line 43 connected to the input of the counting device 7 connected is.
Des
weiteren ist die mit dem Inverter-Verstärker-Ausgang verbundene Leitung 42 – über eine
Leitung 44a – mit
einem weiteren Inverter-Verstärker 46 verbunden,
der – über eine
Leitung 44b – mit
der Leitung 40 verbunden ist (und damit mit dem Eingang des
Inverter-Verstärkers 41).
Der Ausgang des Inverter-Verstärkers 41 ist
also – unter
Zwischenschaltung des weiteren Inverter-Verstärkers 46 – an den
Inverter-Verstärker-Eingang
rückgekoppelt.Furthermore, the line connected to the inverter amplifier output is 42 - via a line 44a - with another inverter amplifier 46 connected, the - over a wire 44b - with the line 40 is connected (and thus to the input of the inverter amplifier 41 ). The output of the inverter amplifier 41 So it is - with the interposition of the other inverter amplifier 46 - fed back to the inverter amplifier input.
Jeder
der Inverter-Verstärker 41, 46 besteht aus
jeweils einem n- und einem p-Kanal-Feldeffekttransistor, wobei die
Source des jeweiligen n-Kanal-Feldeffekttransistors jeweils an die
Erde angeschlossen ist, und die Source des jeweiligen p-Kanal-Feldeffekttransistors
jeweils an die Versorgungsspannung.Each of the inverter amplifiers 41 . 46 consists of a respective n- and one p-channel field effect transistor, wherein the source of each n-channel field effect transistor is connected to the ground, and the source of each p-channel field effect transistor in each case to the supply voltage.
Die
in den Inverter-Verstärkern 41, 46 verwendeten
Feldeffekttransistoren arbeiten also jeweils in Source-Schaltung, und verstärken die
am jeweiligen Inverter-Eingang anliegende Eingangsspannung invertierend,
wobei jeweils der eine Feldeffekttransistor eines Inverter-Verstärkers 41, 46 den
Arbeitswiderstand für
den jeweils anderen Feldeffekttransistor darstellt.The in the inverter amplifiers 41 . 46 used field effect transistors thus each operate in source circuit, and amplify the voltage applied to the respective inverter input input voltage inverting, wherein in each case one field effect transistor of an inverter amplifier 41 . 46 represents the load resistance for the other field effect transistor.
Durch
die o. g. Rückkopplung – und eine
entsprechende Dimensionierung des weiteren Inverter-Verstärkers 46 – wird hier
(auf an sich bekannte Weise) erreicht, dass der Ein- und der Ausschalt-Spannungspegel
des Inverter-Verstärkers 41 bzw.
des Differenzverstärkers 24 in
Abhängigkeit
von /CLK nicht zusammenfallen, sondern um eine Inverter-Verstärker-Schalthysterese ΔUe verschieden sind:
Erst dann, wenn
die Höhe
der Spannung am zweiten Differenzverstärker-Eingang 29b (/CLK)
unter einen Wert Ue,aus absinkt, wird der
Inverter-Verstärker 41 „umgeschaltet"; am Ausgang des
Inverter-Verstärkers 41 liegt
dann z. B. ein „logisch
niedriges" Signal an
(hier: das Erde-Potential).Due to the above feedback - and a corresponding dimensioning of the other inverter amplifier 46 - Is here (in a known manner) achieved that the on and off voltage level of the inverter amplifier 41 or of the differential amplifier 24 do not coincide with / CLK, but are different by an inverter amplifier switching hysteresis ΔU e :
Only then, when the amount of voltage at the second differential amplifier input 29b (/ CLK) drops below a value U e , becomes the inverter amplifier 41 "Switched" at the output of the inverter amplifier 41 is then z. B. a "logic low" signal (here: the earth potential).
Demgegenüber wird
erst dann, wenn die Höhe
der /CLK-Spannung über
einen Wert Ue,ein ansteigt (und nicht bereits
bei dem Wert Ue,aus), der Inverter-Verstärker (wieder) „umgeschaltet"; am Ausgang des
Inverter-Verstärkers 41 liegt
dann z. B. ein „logisch
hohes" Signal an
(hier: das Versorgungsspannungs-Potential).
Dabei ist Ue,aus kleiner als Ue,ein,
d. h. es gilt Ue,aus – Ue,ein = ΔUe (Schalthysterese des Differenzverstärkers 24).On the other hand, only when the level of the / CLK voltage rises above a value U e, a (and not already at the value U e, off ), the inverter amplifier is (re) "switched", at the output of the inverter amplifier 41 is then z. In this case, U e, from less than U e, is on , ie, U e, from - U e, a = ΔU e (switching hysteresis of the differential amplifier 24 ).
Damit
ergeben sich insgesamt – wie
in 2 veranschaulicht ist – für die Taktsignal-Ermittlungs-Einrichtung 2 in
Bezug auf die Höhe
der Spannung des an dem zweiten Differenzverstärker-Eingang (Leitung 29b)
anliegenden (Test-)Taktsignals /CLK bzw. /CLKT,
und die Höhe
der an dem ersten Differenzverstärker-Eingang
(Leitung 29a) anliegenden Referenzspannung VREF, sowie
die – hieraus resultierende – Höhe der Spannung
am Ausgang des Inverter-Verstärkers 41 – unterschiedliche – obere und
untere Schalt-Punkte (Taktsignal-Ermittlungs-Einrichtungs-Schalthysterese ΔUtotal):
Erst dann, wenn die Höhe der Spannung
des an dem zweiten Differenzverstärker-Eingang (Leitung 29b) anliegenden
(Test-)Taktsignals /CLK bzw. /CLKT größer ist,
als die Höhe
der an dem ersten Differenzverstärker-Eingang
(Leitung 29a) anliegenden Referenzspannung VREF, zuzüglich einer
Hysterese ΔU1 (d. h. erst wenn gilt /CLK > (VREF + ΔU1)(bzw. /CLKT > (VREF + ΔU1)), wird der Inverter-Verstärker 41 „ausgeschaltet" (am Ausgang des
Inverter-Verstärkers 41 liegt
dann ein „logisch
hohes" Signal an).This results in a total - as in 2 is illustrated - for the clock signal detecting means 2 with respect to the magnitude of the voltage at the second differential amplifier input (line 29b ) applied (test) clock signal / CLK or / CLK T , and the height of the at the first differential amplifier input (line 29a ) applied reference voltage VREF, as well as the - resulting from - height of the voltage at the output of the inverter amplifier 41 - different - upper and lower switching points (clock signal determination device switching hysteresis ΔU total ):
Only then, when the height of the voltage at the second differential amplifier input (line 29b ) applied (test) clock signal / CLK or / CLK T is greater than the height of the at the first differential amplifier input (line 29a ) applied reference voltage VREF, plus a hysteresis ΔU 1 (ie only if valid / CLK> (VREF + ΔU 1 ) (or / CLK T > (VREF + ΔU 1 )) becomes the inverter amplifier 41 "Off" (at the output of the inverter amplifier 41 then there is a "logically high" signal).
Demgegenüber wird
erst dann, wenn die Höhe
der Spannung des an dem zweiten Differenzverstärker-Eingang (Leitung 29b)
anliegenden (Test-)Taktsignals /CLK bzw. /CLKT (wieder)
kleiner ist, als die Höhe
der an dem ersten Differenzverstärker-Eingang
(Leitung 29a) anliegenden Referenzspannung VREF, abzüglich einer
Hysterese ΔU2 (d. h. erst wenn gilt /CLK < (VREF – ΔU2)(bzw. /CLKT < (VREF – ΔU2)), der Inverter-Verstärker 41 (wieder) „eingeschaltet" (am Ausgang des
Inverter-Verstärkers 41 liegt
dann ein „logisch
niedriges" Signal
an).In contrast, only when the level of the voltage at the second differential amplifier input (line 29b ) Applied (test) clock signal / CLK or / CLK T (again) is less than the amount of (in the first differential amplifier input line 29a ) applied reference voltage VREF, minus a hysteresis ΔU 2 (ie only if valid / CLK <(VREF - ΔU 2 ) (or / CLK T <(VREF - ΔU 2 )), the inverter amplifier 41 (again) "switched on" (at the output of the inverter amplifier 41 is then a "logic low" signal).
Dabei
gilt für
die o. g. (Gesamt-)Schalthystere der Taktsignal-Ermittlungs-Einrichtung 2: ΔUtotal = (VREF + ΔU1) – (VREF – ΔU2) The same applies to the above-mentioned (total) switching hyste re the clock signal detection device 2 : .DELTA.U total = (VREF + ΔU1) - (VREF - ΔU 2 )
Wie
bereits oben erläutert,
wird das am Ausgang des Inverter-Verstärkers 41 anliegende
Signal über
die Leitungen 42, 43 an den Eingang der Zähl-Einrichtung 7 angelegt.As explained above, this will be at the output of the inverter amplifier 41 applied signal across the lines 42 . 43 to the input of the counting device 7 created.
Jedesmal
dann, wenn das auf den Leitungen 42, 43 anliegende
Signal seinen Zustand von zunächst „logisch
niedrig" auf „logisch
hoch", und dann wieder
zurück
auf „logisch
niedrig" ändert, erhöht sich
gemäß 2 der – wie oben
erwähnt
bei Inbetriebnahme des DDR-Bauelements zunächst auf einen Zählstand
Z von „Null" (d. h. einen Zählstands-Anfangs-Wert
Z0 = 0) zurückgesetzte – Zählstand Z der Zähl-Einrichtung 7 um „Eins" (d. h. bei der ersten
negativen Taktflanke des (Test-)Taktsignals /CLK bzw. /CLKT wechselt der Zählstand Z von „Null" auf „Eins", bei der nächsten negativen
Taktflanke des (Test-)Taktsignals /CLK bzw. /CLKT von „Eins" auf „Zwei", etc.)Every time that happens on the lines 42 . 43 The applied signal changes its state from initially "logic low" to "logical high", and then back again to "logical low" increases accordingly 2 the - as mentioned above when commissioning the DDR device initially to a count Z of "zero" (ie, a count-start value Z 0 = 0) reset - count Z of the counting device 7 at "one" (ie, at the first negative clock edge of the (test) clock signal / CLK or / CLK T , the count Z changes from "zero" to "one" at the next negative clock edge of the (test) clock signal / CLK or / CLK T from "one" to "two", etc.)
Durch
die oben erläuterte
Hysterese ΔUtotal der Taktsignal-Ermittlungs-Einrichtung 2 wird
verhindert, dass bereits bei lediglich auf Störungen beruhenden, relativ
kleinen Schwankungen zwischen der Höhe der Spannung des (Test-)Taktsignals
/CLK bzw. /CLKT und der Höhe der an
dem ersten Differenzverstärker-Eingang
(Leitung 29a) anliegenden Referenzspannung VREF der Inverter-Verstärker 41 – fälschlicherweise – umgeschaltet,
und – fälschlicherweise – der Zählstand
Z der Zähl-Einrichtung 7 erhöht wird.By the hysteresis ΔU total of the clock signal detecting means explained above 2 prevents even at only interference-based, relatively small fluctuations between the height of the voltage of the (test) clock signal / CLK or / CLK T and the height of the first differential amplifier input (line 29a ) applied reference voltage VREF of the inverter amplifier 41 - erroneously - switched over, and - erroneously - the count Z of the counting device 7 is increased.
Wie
bereits oben erläutert,
gibt die Zähl-Einrichtung 7 zunächst (z.
B. bei einem Zählstand
Z von „Null" (d. h. beim Zählstands-Anfangs-Wert
Z0 = 0)) ein „logisch niedriges" Signal am Ausgang
der Zähl-Einrichtung 7 aus.
Erst dann, wenn der Zählstand
Z einen vorbestimmten Zählstands-Wert
Zvor erreicht, gibt die Zähl-Einrichtung 7 – statt
einem „logisch
niedrigen" – ein „logisch
hohes" Signal aus,
so dass dann auch das Signal OUTPUT am Ausgang 10 der Schaltungsanordnung 1 seinen
Zustand von „logisch
niedrig" auf „logisch
hoch" wechselt.As already explained above, the counting device gives 7 first (eg, at a count Z of "zero" (ie at the count start value Z 0 = 0)) a "logic low" signal at the output of the counting means 7 out. Only then, when the count Z reaches a predetermined count value Z before , gives the counting means 7 - instead of a "logic low" - a "logically high" signal, so that then the signal OUTPUT at the output 10 the circuit arrangement 1 its state changes from "logic low" to "logical high".
Der
vorbestimmten Zählstands-Wert
Zvor, bei welchem das am Ausgang der Zähl-Einrichtung 7 ausgegebene
Signal seinen Zustand von „logisch niedrig" auf „logisch
hoch" wechselt,
kann z. B. zwischen „zwei" und „vierundsechzig" liegen (d. h. 2 < Zvor < 64), insbesondere
zwischen „acht" und „zweiunddreißig" (d. h. 8 < Zvor < 32), z. B. gleich „sechzehn" sein (d. h. Zvor = 16).The predetermined count value Z before , at which the at the output of the counting device 7 output signal changes its state from "logic low" to "logical high", z. Between "two" and "sixty-four" (ie 2 <Z before <64), in particular between "eight" and "thirty-two" (ie 8 <Z before <32), e.g. B. equal to "sixteen" (ie Z before = 16).
Jedesmal
dann, wenn der Zählstand
Z um „eins" erhöht wird,
wird davon ausgegangen, dass – wie
in 2 gezeigt ist – ein (weiterer) Einzel-Takt S1,
S2, S3, S4 eines am zweiten Taktanschluss 3b anliegenden
(Test-)Taktsignals /CLK bzw. /CLKT ermittelt
worden ist.Each time the count Z is increased by "one", it is assumed that - as in 2 is shown - a (further) single clock S1, S2, S3, S4 one at the second clock connection 3b applied (test) clock signal / CLK or / CLK T has been determined.
Erreicht
der Zählstand
Z den o. g. vorbestimmten Zählstands-Wert Zvor (ist
also – wahrscheinlich – eine relativ
hohe Zahl (hier z. B. Zvor = 16) an Einzel-Takten
S1, S2, S3, S4 ermittelt worden), wird davon ausgegangen, dass am
zweiten Taktanschluss 3b das (Test-)Taktsignal /CLK bzw.
/CLKT anliegt (und damit am Bauelement insgesamt – insbesondere
an dessen Taktanschlüssen 3a, 3b – differentielle
Taktsignale (insbesondere das o. g. Takt- bzw. Test-Taktsignal CLK
bzw. CLKT am ersten Taktanschluss 3a,
und das o. g. – hierzu
inverse – Takt- bzw.
Test-Taktsignal /CLK bzw. /CLKT am zweiten Taktanschluss 3b)).If the count Z reaches the above-mentioned predetermined count value Z (ie - a relatively high number (in this case eg Z before = 16) has been determined on individual clock cycles S1, S2, S3, S4), it will probably become assumed that on the second clock connection 3b the (test) clock signal / CLK or / CLK T is present (and thus on the component as a whole - in particular at its clock connections 3a . 3b Differential clock signals (in particular the above-mentioned clock or test clock signal CLK or CLK T at the first clock connection 3a , and the above - inverse - clock or test clock signal / CLK or / CLK T on the second clock connection 3b )).
Dies
wird – wie
erläutert – dadurch
angezeigt, dass das Signal OUTPUT am Ausgang 10 der Schaltungsanordnung 1 einen „logisch
hohen" Zustand einnimmt.This is indicated - as explained - by the signal OUTPUT at the output 10 the circuit arrangement 1 assumes a "logically high" state.
Bleibt
demgegenüber
der Zählstand
Z der Zähl-Einrichtung 7 beim
Zählstands-Anfangs-Wert
Z0 = 0, oder bleibt der Zählstand
Z unter dem vorbestimmten Zählstands-Wert
Zvor, wird davon ausgegangen, dass am zweiten
Taktanschluss 3b kein (Test-)Taktsignal /CLK bzw. /CLKT anliegt (und damit am Bauelement insgesamt
ein Einzel-Taktsignal (insbesondere – am ersten Taktanschluss 3a – das o.
g. Einzel-Takt- bzw. Einzel-Test-Taktsignal
CLK bzw. CLKT)).By contrast, the count Z of the counting device remains 7 at the count of start-of-value Z 0 = 0, or the count value Z is still below the predetermined count of value Z, it is assumed that the second clock terminal 3b no (test) clock signal / CLK or / CLK T is applied (and thus the device a total of a single clock signal (in particular - at the first clock connection 3a - The above-mentioned single-clock or single-test clock signal CLK or CLK T )).
Abhängig davon,
ob ermittelt wird, dass ein Einzel-Takt- bzw. Einzel-Test-Taktsignal,
oder differentielle Takt- bzw. Test-Taktsignale am Bauelement anliegen,
kann z. B. eine speziell für
Einzel-Taktsignale oder eine hiervon unterschiedliche speziell für differentielle
Taktsignale ausgelegte Takt-Weiterleitungs-Einrichtung
verwendet werden, die (über
entsprechende Leitungen 45a, 45b) die entsprechenden,
am ersten Taktanschluss 3a, oder am ersten und am zweiten
Taktanschluss 3a, 3b anliegenden Taktsignale empfängt, und
(– z.
B. entsprechend re-timed, re-shaped und re-amplyfied –) an weitere
im Bauelement vorgesehene Schalt-Einrichtungen weiterleitet.Depending on whether it is determined that a single-clock or single-test clock signal, or differential clock or test clock signals applied to the device, z. B. a specially designed for single-clock signals or a different thereof specially designed for differential clock signals clock forwarding device can be used (via corresponding lines 45a . 45b ) the corresponding, on the first clock connection 3a , or on the first and second clock connection 3a . 3b receives (and, for example, correspondingly re-timed, re-shaped and re-amplyfied) to further switching devices provided in the component.
Wird – wie oben
erläutert,
nachdem ermittelt wurde, dass am Bauelement differentielle Taktsignale anliegen – von der
Zähl-Einrichtung 7 ein „logisch
hohes" Signal ausgegeben,
wird dieses über
die Leitungen 9 und 11 an den Eingang des Inverters 12 weitergeleitet.Is - as explained above, after it has been determined that applied to the device differential clock signals - from the counting device 7 a "logically high" signal is output, this is over the lines 9 and 11 to the entrance of the inverter 12 forwarded.
Der
Inverter 12 gibt dann an seinem Ausgang ein invertiertes,
d. h. „logisch
niedriges" Signal /OUTPUT
aus.The inverter 12 then outputs an inverted, ie "logic low" signal / OUTPUT at its output.
Dieses „logisch
niedrige" Signal
/OUTPUT wird über
die Leitung 13 an den ersten Eingang des UND-Schalt-Glieds 14 angelegt,
an dessem Ausgang (d. h. an der Leitung 15) dann ein „logisch
niedriges" Signal
ausgegeben, und an das Gate des n-Kanal-Feldeffekttransistors 18 gelegt.
Hierdurch wird der n-Kanal-Feldeffekttransistor 18 aus-
bzw. abgeschaltet (d. h. nicht-leitend) – der Differenzverstärker 24 bzw.
die Taktsignal-Ermittlungs-Einrichtung 2 sind dann – entsprechend
wie oben erläutert – „gesperrt" bzw. abgeschaltet.This "logic low" signal / OUTPUT is sent over the line 13 to the first input of the AND gate 14 created at its output (ie on the line 15 ) then outputs a "logic low" signal, and to the gate of the n-channel field effect transistor 18 placed. As a result, the n-channel field effect transistor 18 switched off (ie non-conductive) - the differential amplifier 24 or the clock signal determination device 2 are then - as explained above - "locked" or switched off.
Dadurch
wird verhindert, dass im normalen Betriebs-Modus – d. h.
beim Anliegen differentieller Taktsignale – ein unnötig hoher Stromverbrauch auftritt.Thereby
prevents in normal operating mode - d. H.
when applying differential clock signals - an unnecessarily high power consumption occurs.
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11
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Schaltungsanordnungcircuitry
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22
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Taktsignal-Ermittlungs-EinrichtungClock investigative unit
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3a3a
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Taktanschlussclock terminal
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3b3b
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Taktanschlussclock terminal
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44
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Testgerättester
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5a5a
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Leitungmanagement
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5b5b
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Leitungmanagement
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66
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Leitungmanagement
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77
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Zähl-EinrichtungCounting device
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88th
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Leitungmanagement
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99
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Leitungmanagement
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1010
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Ausgangoutput
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1111
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Leitungmanagement
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1212
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Inverterinverter
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1313
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Leitungmanagement
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1414
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UND-Schalt-GliedAND switching element
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1515
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Leitungmanagement
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1616
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Inverterinverter
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1717
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Leitungmanagement
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1818
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n-Kanal-Feldeffekttransistorn-channel field effect transistor
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1919
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Leitungmanagement
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2020
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Leitungmanagement
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2121
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n-Kanal-Feldeffekttransistorn-channel field effect transistor
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2222
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Leitungmanagement
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2323
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Leitungmanagement
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2424
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Differenzverstärkerdifferential amplifier
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25a25a
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n-Kanal-Feldeffekttransistorn-channel field effect transistor
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25b25b
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n-Kanal-Feldeffekttransistorn-channel field effect transistor
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26a26a
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p-Kanal-Feldeffekttransistorp-channel field effect transistor
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26b26b
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p-Kanal-Feldeffekttransistorp-channel field effect transistor
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2727
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Differenzverstärker-AnschlußDifferential amplifier connection
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28a28a
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Leitungmanagement
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28b28b
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Leitungmanagement
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29a29a
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Leitungmanagement
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29b29b
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Leitungmanagement
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3030
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Leitungmanagement
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31a31a
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Leitungmanagement
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31b31b
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Leitungmanagement
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32a32a
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Leitungmanagement
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32b32b
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Leitungmanagement
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33a33a
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Leitungmanagement
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33b33b
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Leitungmanagement
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33c33c
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Leitungmanagement
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33d33d
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Leitungmanagement
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3434
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Leitungmanagement
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3535
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Leitungmanagement
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3636
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Ausgangs-LeitungOutput line
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3737
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Leitungmanagement
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3838
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p-Kanal-Feldeffekttransistorp-channel field effect transistor
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3939
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Leitungmanagement
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4040
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Leitungmanagement
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4141
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Verstärkeramplifier
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4242
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Leitungmanagement
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4343
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Leitungmanagement
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44a44a
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Leitungmanagement
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44b44b
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Leitungmanagement
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45a45a
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Leitungmanagement
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45b45b
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Leitungmanagement
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4646
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Verstärkeramplifier