DE10231954B4 - Circuit block with time control - Google Patents

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Abstract

Schaltungsbaustein (10) mit folgenden Merkmalen:
einem Eingang zum Empfangen eines externen Takts (12) mit einer Taktperiodendauer;
einer Einrichtung (22), um dem Schaltungsbaustein (10) Informationen, die die Taktperiodendauer des externen Takts darstellen, bereitzustellen und
einer Einrichtung (26) zum zeitlichen Steuern zumindest eines Signals in dem Schaltungsbaustein (10) basierend auf den die Taktperiodendauer darstellenden Informationen,
wobei die Einrichtung (26) zum zeitlichen Steuern des zumindest einen Signals aus den die Taktperiodendauer darstellenden Informationen und Sollzeitinformationen eine Anzahl von Taktzyklen oder Bruchteilen von Taktzyklen des externen Takts (12) ermittelt, um die ein Eingangssignal verzögert werden soll, um das zumindest eine Signal zeitlich zu steuern.Circuit block (10) with the following features:
an input for receiving an external clock (12) having a clock period;
means (22) for providing to the circuit chip (10) information representing the clock period of the external clock, and
means (26) for timing at least one signal in the circuit chip (10) based on the information representing the clock period duration,
wherein the means (26) for timing the at least one signal from the clock period duration information and setpoint time information determines a number of clock cycles or fractions of clock cycles of the external clock (12) by which to delay an input signal, the at least one signal to control in time.

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Figure 00000001

Description

Die vorliegende Erfindung bezieht sich auf einen Schaltungsbaustein mit Zeitsteuerung, und insbesondere einen solchen Schaltungsbaustein, der einen externen Takt mit einer Taktfrequenz und einer zugeordneten Taktperiodendauer empfängt. Insbesondere ist die vorliegende Erfindung vorteilhaft auf dem Gebiet von Speicherbausteinen, beispielsweise DRAM-Bausteinen (DRAM = Dynamic Random Access Memory), verwendbar.The The present invention relates to a circuit chip with time control, and in particular such a circuit component, the one external clock with a clock frequency and an associated Clock period duration. In particular, the present invention is advantageous in the art of memory modules, for example DRAM modules (DRAM = Dynamic Random Access Memory), usable.

Heutige DRAM-Speicherbausteine enthalten mehrere Chip-interne Zeitgeber (Timer), d.h. On-Chip-Zeitgeber, die unterschiedliche auf dem DRAM-Baustein ablaufende Prozesse steuern. Jeder dieser Zeitgeber ist mit Ungenauigkeiten, Chipflächenverbrauch und einer Standby-Leistung behaftet. Da heutige DRAM-Speicherbausteine spezifiziert sind, um in einem großen Frequenzbereich zu arbeiten, beispielsweise von 83 MHz bis 167 MHz, kann der dem Speicherbaustein von außen zugeführte Takt nicht als eine Zeitbasis für die Steuerung interner Abläufe verwendet werden. Insbesondere kann dabei der externe Takt nicht zur Ermittlung bestimmter Zeitperioden verwendet werden, die auf dem DRAM-Baustein selbst gesteuert werden müssen, beispielsweise der Zeit tRAS, die die Zeit darstellt, die zwischen dem Zeitpunkt einer Aktivierung einer Zeile (Wortleitung) und dem Zeitpunkt, zu dem diese Zeile vorgeladen (Precharged) (geschlossen) werden darf, darstellt. Ein anderes Beispiel ist die Zeit zwischen dem Zeitpunkt, zu dem Daten geschrieben werden, auf eine offene Zeile, und dem Zeitpunkt, zu dem diese Zeile geschlossen werden soll, wobei diese Zeit als tWR bezeichnet wird.today DRAM memory devices contain several chip-internal timers (Timer), i. On-chip timers that are different on the DRAM device control ongoing processes. Each of these timers is inaccurate, Chip area consumption and a standby power. As today's DRAM memory devices are specified to work in a wide frequency range, for example, from 83 MHz to 167 MHz, the memory module from the outside supplied clock not as a time base for the control of internal processes be used. In particular, the external clock can not be used for the determination of certain time periods, the the DRAM device itself, such as time tRAS, which represents the time between the moment of activation a line (word line) and the time at which that line preloaded (precharged) (closed) may represent. One Another example is the time between the point in time at which data written on an open line, and the time at which this line should be closed, this time being referred to as tWR becomes.

Herkömmliche DRAM-Bausteine enthalten in der Regel Chipinterne analoge Zeitgeberschaltungen, um die notwendigen Verzögerungen, beispielsweise tRAS oder tWR, zu erzeugen. Wie oben ausgeführt wurde, dürfen diese Zeitgeber den von extern bereitgestellten Takt nicht als Zeitbasis verwenden, da die DRAM-Bausteine bei unterschiedlichen Taktfrequenzen verwendbar sein sollen.conventional DRAM devices typically include on-chip analog timing circuits, to the necessary delays, for example, tRAS or tWR. As stated above, allowed to these timers do not use the externally provided clock as a time base use, since the DRAM devices at different clock frequencies should be usable.

Alternative Lösungsansätze haben sich als unzweckmäßig erwiesen. Solche umfassen beispielsweise die Hinzufügung einer Bitleitungs-Überwachungseinrichtung, um die Zurücksetzspannungen zu überwachen und benötigen zu viel Chipfläche. Das Hinzufügen einer Dummy-Bitleitung als Referenz wiederum liefert einen hohen Leistungsverbrauch. Ferner ist die Erzeugung einer Verzögerung, die exakt eine notwendige Spezifikation erfüllt, zu schwierig zu implementieren.alternative Have solutions proved to be inappropriate. Such include, for example, the addition of a bit line monitor, around the reset voltages to monitor and need too much chip area. The Add a dummy bit line as a reference in turn provides a high Power consumption. Furthermore, the generation of a delay, the exactly met a necessary specification, too difficult to implement.

Vorgeschlagen sind auch Register, die es der Speichersteuerung erlauben, exakt die Anzahl von Taktzyklen anzugeben, die bei der momentanen Betriebsfrequenz beispielsweise tRAS oder tWR genügen. Dieser Ansatz benötigt pro Timer ein Register und ist damit unbrauchbar, um alle Timer zu steuern. Auch müssen bei diesem Ansatz alle Timer extern spezifiziert werden, was nicht möglich ist, da nicht alle Speicherbausteine, die z.B. einem Standard genügen, notwendigerweise die gleiche Timerstruktur verwenden.proposed are also registers that allow the memory controller, exactly specify the number of clock cycles that occur at the current operating frequency for example tRAS or tWR suffice. This approach is needed one timer per timer, making it unusable for all timers to control. Also need In this approach, all timers are externally specified, which is not possible because not all memory devices, e.g. a standard, necessarily use the same timer structure.

Daher verwenden heutige DRAM-Speicherbausteine bzw. Speicherchips unabhängige analoge Verzögerungsglieder, um die obigen Verzögerungszeiten, beispielsweise tRAS und tWR, zu realisieren.Therefore use today's DRAM memory chips or memory chips independent analog delay elements, around the above delay times, for example, tRAS and tWR.

Aus der US 5,751,655 A ist ein Speicher bekannt, der einen Zähler aufweist, der ein Taktsignal zählt, sowie eine Schaltung zum Erzeugen eines internen Betriebszeitgebungs-Steuersignals gemäß dem Zählwert des Zählers. Eine Aktivierung/Inaktivierung des internen Betriebs-Steuersignals geschieht in Synchronisation mit dem Taktsignal.From the US 5,751,655 A There is known a memory having a counter which counts a clock signal and a circuit for generating an internal operation timing control signal according to the count value of the counter. Activation / inactivation of the internal operation control signal occurs in synchronization with the clock signal.

Aus der DE 43 07 564 A1 ist eine Speichersteuerung zum Steuern des Zugriffs auf einen Speicher bekannt, der eine Schal tung zum Erzeugen von Speichersignalen mit Adress- und Steuersignalen für den Zugriff auf den Speicher in Reaktion auf eine physikalische Adresse und eine Schaltung zum Programmieren des Zeitverhaltens der Speichersignale in Reaktion auf vorbestimmte Zeitgabesteuerinformationen, welche zeitliche Anforderungen des Speichers festlegen. Die Schaltung zum Programmieren des Zeitverhaltens des Speichers umfasst vorzugsweise ein Register zum Speichern von Zeitgabesteuerbits sowie Auswahlschaltungen, die auf die Zeitgabesteuerbits ansprechen, um Zeitgabesteuerparameter von einer Gruppe von vorbestimmten Zeitgabesteuerparametern auszuwählen.From the DE 43 07 564 A1 a memory controller is known for controlling access to a memory comprising a circuit for generating memory signals with address and control signals for accessing the memory in response to a physical address and a circuit for programming the timing of the memory signals in response to predetermined Timing control information defining temporal requirements of the memory. The memory timing programming circuit of the memory preferably comprises a register for storing timing control bits and selection circuits responsive to the timing control bits for selecting timing control parameters from a group of predetermined timing control parameters.

Die US 6,154,821 A befasst sich mit einem dynamischen Direktzugriffsspeicher, bei dem die Ansprechzeit jedes einer Mehrzahl von DRAM-Elementen, die mit einem Bus gekoppelt sind, bestimmt wird, wobei unter Verwendung der längsten Ansprechzeit eine Verzögerung für jedes der DRAM-Elemente, die mit dem Bus gekoppelt sind, berechnet wird, so dass die Ansprechzeit, in Taktzyklen, von jedem der DRAM-Elemente der längsten Ansprechzeit gleicht.The US 6,154,821 A is concerned with a dynamic random access memory in which the response time of each of a plurality of DRAM elements coupled to a bus is determined, using the longest response time, a delay for each of the DRAM elements coupled to the bus , is calculated such that the response time, in clock cycles, of each of the DRAM elements equals the longest response time.

Aus der DE 37 22 169 A1 ist ein Verfahren und eine Vorrichtung zur Anpassung eines Mehrbetriebsarten-Monitors an einen Personal-Computer bekannt. Dabei werden zur Erleichterung der Anpassung Betriebswerte für die Horizontal- und Vertikalfrequenz sowie für die Horizontal- und Vertikalamplitude Horizontal- und Vertikallage mehrerer häufig wiederkehrender Betriebsarten gespeichert. Aus den Signalen des Personal-Computers werden mittels einer Auswerteschaltung die Horizontal- und Vertikalsynchronsignale ausgewertet, daraus die Betriebsart ermittelt und die entsprechenden Speicherplätze adressiert. Die den Betriebswerten entsprechenden gespeicherten Werte werden dann an Horizontal- und Vertikalablenkstufen des Monitors übermittelt.From the DE 37 22 169 A1 For example, a method and apparatus for adapting a multi-mode monitor to a personal computer is known. Operating values for the horizontal and vertical frequency and for the horizontal and vertical amplitude horizontal and vertical position of several frequently recurring operating modes are stored to facilitate the adjustment. From the signals of the personal computer are using ei ner evaluation circuit evaluated the horizontal and vertical sync signals, determines the operating mode and addressed the corresponding memory locations. The stored values corresponding to the operating values are then transmitted to horizontal and vertical deflection stages of the monitor.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen Schaltungsbaustei mit einer Vorrichtung zur zeitlichen Steuerung zumindest eines Signals zu schaffen, die einen Kompromiß zwischen Leistungsverbrauch und Genauigkeit ermöglicht.The Object of the present invention is a circuit block with a device for timing at least one signal create a compromise between power consumption and accuracy allows.

Diese Aufgabe wird durch einen Schaltungsbaustein nach Anspruch 1 gelöst.These The object is achieved by a circuit module according to claim 1.

Die vorliegende Erfindung nutzt die Kenntnis der Taktperiode bzw. der Frequenz eines an einen Schaltungsbaustein von extern angelegten Taktsignals, um zumindest ein Signal in dem Schaltungsbaustein basierend darauf exakt zu steuern. Zu diesem Zweck werden die Taktperiodendauer eines externen Taktsignals anzeigende Daten vorzugsweise in einem Speicher auf dem Schaltungsbaustein, vorzugsweise einem Register, abgelegt. Ferner sind auf dem Schaltungsbaustein vorzugsweise Sollzeitinformationen gespeichert bzw. fest programmiert, die beispielsweise die Spezifikation einer vorbestimmten Verzögerung darstellen. Ein Zeitglied verwendet nun die gespeicherten Taktfrequenzinformationen und die Sollzeitinformationen, um zu ermitteln, um wie viele Taktzyklen bzw. Bruchteile von Taktzyklen des externen Taktsignals das zu steuernde Signal zu verzögern ist, um eine durch die Sollzeitinformationen vorgegebene Spezifikation einzuhalten, und um die Verzögerung eines Verzögerungsglieds entsprechend der ermittelten Taktzyklen bzw. Bruchteile von Taktzyklen einzustellen.The The present invention utilizes knowledge of the clock period Frequency of an externally applied to a circuit module Clock signal to at least one signal based in the circuit module to control it exactly. For this purpose, the clock period becomes an external clock signal indicating data preferably in one Memory on the circuit module, preferably a register, stored. Further, on the circuit module preferably set time information stored or permanently programmed, for example, the specification a predetermined delay represent. A timer now uses the stored clock frequency information and the target time information to determine how many clock cycles or fractions of clock cycles of the external clock signal to be controlled Delay signal is to a specified by the target time information specification to comply, and the delay a delay element in accordance with the ascertained clock cycles or fractions of clock cycles adjust.

Basierend auf den erfindungsgemäß dem Schaltungsbaustein zur Verfügung stehenden Taktfrequenzinformationen, dem extern zugeführten Taktsignal und optional auf dem Schaltungsbaustein zur Verfügung stehenden Sollzeitinformationen können in vorteilhafter Weise sämtliche auf dem Schaltungsbaustein verwendeten Signale zeitlich gesteuert werden. Diese Steuerung kann neben der oben genannten Spezifizierung von Verzögerungszeiten das Steuern jeweiliger Auftrittszeitpunkte von Steuersignalen allgemein, die Dauer derselben und dergleichen umfassen.Based on the invention the circuit block to disposal standing clock frequency information, the externally supplied clock signal and optionally on the circuit block available target time information can in advantageously all timed on the circuit module used signals become. This control can be in addition to the above specification of delay times the control of respective occurrence times of control signals in general, the duration of the same and the like include.

Bei bevorzugten Ausführungsbeispielen stellt der erfindungsgemäße Schaltungsbaustein einen Speicherbaustein, beispielsweise einen DRAM-Baustein, dar. Bei bevorzugten Ausführungsbeispielen enthält der DRAM-Baustein ein Register, in das ein Wert geschrieben wird, der die Taktfrequenz und somit die Taktperiode eines externen Taktsignals, das dem Speicherbaustein zugeführt wird, darstellt. Dieser Wert kann unter Verwendung einer Chip-externen oder einer Chip-internen Steuerung in das Register geschrieben werden. Nach dem Ablegen des Werts kann der Speicherbaustein die jeweils notwendige Anzahl von Taktzyklen, um Zeitpunkte, Zeitdauern oder Verzögerungszeiten, die für interne Operationen erforderlich sind und Spezifikationen erfüllen, zu erhalten, berechnen. Ferner kann die Kenntnis der Taktfrequenz und somit der Taktperiode verwendet werden, um eine Verzögerungskomponente des Speicherbausteins, beispielsweise des DRAM-Bausteins zu kalibrieren. Um durch ein Runden bedingte Ungenauigkeiten zu verringern, kann der Speicherbaustein eine Verzögerungsregelschleife oder eine Phasenregelschleife verwenden, um die Taktperiode in kleinere Zeitabschnitte zu unterteilen.at preferred embodiments provides the circuit block according to the invention a memory device, such as a DRAM device represents. In preferred embodiments contains the DRAM device a register into which a value is written the clock frequency and thus the clock period of an external clock signal, fed to the memory module is, represents. This value can be obtained using a chip external or an internal chip controller are written to the register. After the value has been stored, the memory module can make the necessary changes Number of clock cycles, times, durations or delay times, the for Internal operations are required and specifications are met, too receive, calculate. Furthermore, the knowledge of the clock frequency and thus the clock period can be used to provide a delay component of the memory device, for example, to calibrate the DRAM device. To reduce inaccuracies caused by rounding, the Memory chip a delay locked loop or use a phase locked loop to divide the clock period into smaller ones Divide periods.

Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Ansprüchen dargelegt.further developments The present invention is set forth in the dependent claims.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindungen werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:preferred embodiments The present inventions will be described below with reference to FIG the accompanying drawings explained in more detail. It demonstrate:

1 eine schematische Darstellung eines Ausführungsbeispieles eines erfindungsgemäßen Schaltungsbausteins; 1 a schematic representation of an embodiment of a circuit module according to the invention;

2 eine Tabelle zur Veranschaulichung der vorliegenden Erfindung; 2 a table for illustrating the present invention;

3 eine schematische Darstellung einer erfindungsgemäß verwendbaren Phasenregelschleife; und 3 a schematic representation of a usable according to the invention phase-locked loop; and

4 eine schematische Darstellung einer erfindungsgemäß verwendbaren Verzögerungsregelschleife. 4 a schematic representation of an inventively usable delay locked loop.

In 1 ist ein Speicherbaustein 10, beispielsweise ein DRAM-Baustein, gezeigt. Noch spezieller kann es sich bei dem Speicherbaustein 10 um einen DDR-SDRAM-Baustein (DDR SDRAM = Double Data Rate Synchronous Dynamic Random Access Memory) handeln.In 1 is a memory chip 10 , for example a DRAM device. More specifically, it may be the memory device 10 to act a DDR SDRAM (DDR SDRAM) block (Double Data Rate Synchronous Dynamic Random Access Memory).

Der Speicherbaustein 10 empfängt ein Taktsignal 12 von einem Taktgenerator 14. Das Taktsignal stellt ein externes Taktsignal dar und besitzt eine bestimmte Taktfrequenz. Typische Taktfrequenzen liegen in einem Bereich zwischen 83 MHz und 167 MHz. Der Taktgenerator 14 liefert das Taktsignal 12 ferner zu einer externen Steuerung 16. Die Steuerung 16 ist über einen Signalbus 18, der üblicherweise als CMD-Bus bezeichnet wird, mit dem Speicherbaustein 10 verbunden. Der Speicherbaustein 10 kann ein Speichermodul mit einer Mehrzahl von Speicherchips auf demselben oder ein einzelner Speicherchip sein.The memory chip 10 receives a clock signal 12 from a clock generator 14 , The clock signal represents an external clock signal and has a specific clock frequency. Typical clock frequencies are in a range between 83 MHz and 167 MHz. The clock generator 14 delivers the clock signal 12 also to an external controller 16 , The control 16 is via a signal bus 18 which is commonly referred to as a CMD bus, with the memory building block 10 connected. The memory chip 10 may be a memory module with a plurality of memory chips on the same or a single memory chip.

Die Steuerung 16 kommuniziert über den Signalbus 18 mit dem Speicherbaustein 10, um Steuersignale und Datensignale zu dem Speicherbaustein 10 zu übermitteln und von demselben zu empfangen.The control 16 communicates via the signal bus 18 with the memory module 10 to control signals and data signals to the memory device 10 to transmit and receive from the same.

Der bisher oben beschriebene Aufbau von Speicherbaustein 10, Taktgenerator 14 und Steuerung 16 entspricht insofern einem herkömmlichen Aufbau.The previously described structure of memory module 10 , Clock generator 14 and control 16 in this respect corresponds to a conventional structure.

Der erfindungsgemäße Speicherbaustein unterscheidet sich jedoch von herkömmlichen Speicherbausteinen hinsichtlich einer Zeitsteuerung 20 zum zeitlichen Steuern von in dem Speicherbaustein auftretenden Signalen, bei. dem gezeigten Beispiel zum Verzögern eines Aktivierungssignals ACT, um daraus das interne Vorladungssignal PRE zu erzeugen. Das Aktivierungssignal ACT wird dem Speicherbaustein 10 von extern, in der Regel von der Speichersteuerung 16 über den CMD-Bus 18 zugeführt.However, the memory module according to the invention differs from conventional memory modules in terms of timing 20 for time control of occurring in the memory module signals, at. the example shown for delaying an activation signal ACT to generate therefrom the internal precharge signal PRE. The activation signal ACT becomes the memory module 10 externally, usually from the memory controller 16 over the CMD bus 18 fed.

Die Zeitsteuerung 20 umfasst einen Speicherbereich bzw. ein Register 22, in dem die Periodendauer tCK des externen Takts 12 abgelegt ist. Ferner ist ein Speicherbereich 24 vorgesehen, in dem eine Sollverzögerungszeit tRAS abgelegt ist, um die das Aktivierungssignal ACT verzögert werden muß, bevor dasselbe als Vorladungssignal PRE ausgegeben bzw. durchgelassen werden darf, um der Spezifikation des Speicherbausteins 10 zu genügen.The timing 20 includes a memory area or register 22 in which the period tCK of the external clock 12 is stored. Further, a memory area 24 is provided, in which a target delay time tRAS is stored, by which the activation signal ACT must be delayed before it may be issued or passed as a precharge signal PRE to the specification of the memory module 10 to suffice.

Die Zeitsteuerung 20 umfasst ferner ein Zeitglied 26, das die abgelegte Periodendauer tCK und die Sollverzögerungszeit kombiniert, um zu ermitteln, um wie viele Taktzyklen bzw. Bruchteile von Taktzyklen des externen Taktsignals 12 das Aktivierungssignal ACT zu verzögern ist, um eine Verzögerungszeit zu erhalten, die zumindest tRAS entspricht. Zu diesem Zweck enthält das Zeitglied im einfachsten Fall eine entsprechende Kominationsschaltung, die die Periodendauer tCK und die Sollverzögerungszeit tRAS kombiniert, um zu ermitteln, wie viele Taktzyklen des externen Taktsignals erforderlich sind, um die Sollverzögerungszeit zu realisieren, und ein Verzögerungsglied bzw. einen digitalen Timer, der von der Kombinationsschaltung gesteuert wird, um das Aktivierungssignal um die entsprechende Anzahl von Taktzyklen des externen Taktsignals, das dem Verzögerungsglied zugeführt wird, zu verzögern und nach dieser Verzögerung als Vorladungssignal PRE auszugeben bzw. durchzulassen.The timing 20 also includes a timer 26 combining the stored period tCK and the target delay time to determine how many clock cycles or fractions of clock cycles of the external clock signal 12 the activation signal ACT is to be delayed in order to obtain a delay time which is at least tRAS. For this purpose, the timer in the simplest case contains a corresponding combination circuit, which combines the period tCK and the target delay time tRAS to determine how many clock cycles of the external clock signal are required to realize the target delay time, and a delay or a digital timer controlled by the combination circuit to delay the enable signal by the corresponding number of clock cycles of the external clock signal supplied to the delay element and to pass as precharge signal PRE after this delay.

Daten, die die Periodendauer des externen Taktsignals 12 darstellen, werden vor dem Durchführen eigentlicher Speicheroperationen dem Speicherbaustein 10 durch die Speichersteuerung mitgeteilt und in dem Taktperiodendauerregister 22 abgelegt. Ein Beispiel, wie diese Daten aufgebaut sein können, wird nachfolgend bezugnehmend auf 2 näher erläutert.Data representing the period of the external clock signal 12 represent the memory device before performing actual memory operations 10 notified by the memory controller and in the clock period duration register 22 stored. An example of how these data may be constructed will be described below with reference to FIG 2 explained in more detail.

Im Betrieb kennt somit der Speicherbaustein 10 die Taktperiode des extern angelegten Taktsignals 12 aus den im Register 22 gespeicherten Daten, so dass das Zeitglied 26 mit einfacher kombinatorischer Logik realisiert werden kann. Aus den im Periodendauerregister 22 abgelegten Daten und den Zeitinformationen aus der Speichereinrichtung 26 für tRAS bekannten Zeitinformationen wird die Anzahl von für tRAS notwendigen Taktperioden ermittelt, um ein Verzögerungsglied zu steuern, und um diese ermittelte Anzahl von Taktperioden zu warten, bevor das Aktivierungssignal ACT als das Vorladungssignal PRE durchgelassen wird. Somit steuert das Zeitglied 26 die Ausgabe des Signals PRE basierend auf den die Taktperiode darstellenden, im Periodendauerregister 22 gespeicherten Informationen.In operation, the memory module thus knows 10 the clock period of the externally applied clock signal 12 from the ones in the register 22 stored data, so that the timer 26 can be realized with simple combinatorial logic. From the period duration register 22 stored data and the time information from the storage device 26 For time information known for tRAS, the number of clock periods necessary for tRAS is determined to control a delay and to wait for this determined number of clock periods before the enable signal ACT is passed as the precharge signal PRE. Thus, the timer controls 26 the output of the signal PRE based on the clock period representing in the period duration register 22 stored information.

Hinsichtlich der Ermittlung der Ableitung der Anzahl von Taktperioden für tRAS sei auf die in 2 gezeigte Tabelle verwiesen. Die erste Spalte der Tabelle stellt die Taktfrequenz fCK des Taktsignals 12 dar, wobei fCK = 1/tCK, während die zweite Spalte der Tabelle einen Multiplikationsfaktor, durch den sich die in der jeweiligen Zeile angegebene Taktfrequenz fCK aus der Taktfrequenz von 118,00 MHz ergibt, darstellt.As regards the determination of the derivation of the number of clock periods for tRAS, reference is made to the 2 referenced table. The first column of the table represents the clock frequency fCK of the clock signal 12 where fCK = 1 / tCK, while the second column of the table represents a multiplication factor by which the clock frequency fCK given in the respective row results from the clock frequency of 118.00 MHz.

In der dritten Spalte der Tabelle sind die in dem Taktperiodendauerregister 22 abgelegten Daten MRS aufgeführt, wobei im vorliegenden Falle ein Fünf-Bit-Register verwendet ist, so daß MRS zweiunddreißig unterschiedliche Werte anzeigen kann. Ein Wert von 0 (in der Tabelle nicht gezeigt) steht beispielsweise dafür, daß keine gültige Taktfrequenzangabe bzw. Taktperiodendauerangabe von der Steuerung erhalten wurde. Ein Wert von 1 steht für eine externe Taktfrequenz fCK zwischen 118 MHz und 123,90 MHz, während ein Wert von 20 für eine externe Taktfrequenz fCK zwischen 298,18 MHz und 313,09 MHz steht. Somit ist der Frequenzbereich von 118 MHz bis 509,99 MHz in einunddreißig Bereiche quantisiert, wobei die Größe der Bereiche mit zunehmender Frequenz zunimmt.In the third column of the table are those in the clock period duration register 22 stored MRS data, in which case a five-bit register is used so that MRS can display thirty-two different values. For example, a value of 0 (not shown in the table) indicates that no valid clock frequency indication has been received from the controller. A value of 1 stands for an external clock frequency fCK between 118 MHz and 123.90 MHz, while a value of 20 for an external clock frequency fCK stands between 298.18 MHz and 313.09 MHz. Thus, the frequency range from 118 MHz to 509.99 MHz is quantized into thirty-one ranges, with the size of the ranges increasing with increasing frequency.

In der vierten Spalte der in 2 gezeigten Tabelle ist jeweils die zugeordnete Periodendauer tCK in ns dargestellt. In der darauffolgenden fünften Spalte ist aufgeführt, wie viele Taktperioden notwendig sind, um eine Verzögerungsdauer tRAS von 34 ns zu realisieren. Die darauffolgenden beiden Spalten geben in dem betrachteten Bereich die minimale bzw. maximale tatsächliche Zeit für tRAS aufgrund der verwendeten Anzahl von Periodendauern an. Beispielsweise ergibt sich in dem Bereich von 118,00 MHz bis 123,90 MHz eine minimale tatsächliche Zeit für tRAS von 40,4 ns und eine maximale tatsächliche Zeit von 42,4 ns. In der darauffolgenden achten Spalte ist jeweils der maximale Fehler in ns angegeben, der sich aus der Differenz von tatsächlicher maximaler Zeit tRAS zum minimalen idealen Wert, im vorliegenden Fall 34 ns, ergibt.In the fourth column of in 2 The table shown in each case shows the associated period tCK in ns. In the following fifth column is listed how many clock periods are necessary to realize a delay time tRAS of 34 ns. The subsequent two columns indicate in the considered range the minimum or maximum actual time for tRAS based on the number of period durations used. at For example, in the range of 118.00 MHz to 123.90 MHz, there is a minimum actual time for tRAS of 40.4 ns and a maximum actual time of 42.4 ns. In the next eighth column, the maximum error in ns is given, which results from the difference between the actual maximum time tRAS and the minimum ideal value, in the present case 34 ns.

In der Spalte FBsp sind Beispiele von bei tatsächlichen Speicherimplementierungen verwendeten Frequenzen aufgeführt, wobei die nachfolgende Spalte mit der Überschrift Bezeichn. die hierfür verwendeten geläufigen Bezeichnungen angibt. Ferner sind in den letzten beiden Spalten der Tabelle zum einen die Periodendauern TBsp und die erfindungsgemäß erhaltene nominelle Zeit tRAS für die sechs Beispiele angegeben.In the column FBsp are examples of actual memory implementations used frequencies listed, the following column headed Descript. the ones used for this common Indicates names. Further, in the last two columns the table on the one hand the periods TBsp and inventively obtained nominal time tRAS for the six examples given.

Die Genauigkeit des erfindungsgemäß abgeleiteten tatsächlichen Werts von tRAS hängt zum einen von der Anzahl von Bits des Taktperiodendauerregisters und zum anderen von der Größe der Taktperiode selbst ab. Je größer die Anzahl von Bits des Taktperiodendauerregisters ist, desto kleiner können die jeweiligen Frequenzbereiche sein, denen jeweils ein Eintrag in dem Register zugeordnet ist, so daß entsprechend der Fehler des tatsächlichen Werts von tRAS gegenüber dem minimalen optimalen Wert desselben abnimmt. Mit zunehmender Größe der Taktperiode steigt die Genauigkeit des erfindungsgemäß verwendeten Verfahrens, da dadurch der Rundungsfehler abnimmt, wie deutlich den in der achten Spalte der Tabelle in 2 aufgeführten Fehlerwerten zu entnehmen ist.The accuracy of the present invention derived actual value of tRAS depends on the one hand on the number of bits of the clock period duration register and on the other hand on the size of the clock period itself. The larger the number of bits of the clock period duration register, the smaller the respective frequency ranges may be, each associated with an entry in the register, so that, accordingly, the error of the actual value of tRAS decreases from the minimum optimal value thereof. With increasing size of the clock period, the accuracy of the method used in the invention increases, since thereby the rounding error decreases, as clearly in the eighth column of the table in 2 can be found in the error values listed.

Der jeweilige tatsächliche Wert von tRAS hängt von der Charakteristik des Speicherbausteins ab. Die in 2 dargestellten tatsächlich realisierten Werte von tRAS werden für den Fall erhalten, daß nur ganze Taktperioden verwendet sind.The actual value of tRAS depends on the characteristics of the memory device. In the 2 actual realized values of tRAS are obtained in case only full clock periods are used.

Die Genauigkeit kann erhöht werden, indem dem Taktperiodendauerregister 22 zusätzliche Bits hinzugefügt werden.The accuracy can be increased by changing the clock period duration register 22 additional bits are added.

Alternativ kann die Genauigkeit erhöht werden, indem das Zeitglied 26, das erfindungsgemäß vorzugsweise digital implementiert ist, mit einer Zeitunterteilungseinrichtung ausgestattet wird.Alternatively, the accuracy can be increased by the timer 26 , which according to the invention is preferably implemented digitally, is equipped with a time division device.

Beispielsweise kann eine Zeitunterteilung durch eine Phasenregelschleife (PLL) erreicht werden, durch die der externe Takt 12 vervielfacht wird, um so eine feinere Zeitbasis zu generieren. Beispielsweise kann eine PLL 30 aus dem externen Takt 12 einen schnelleren Takt 32 erzeugen, wie in 3 gezeigt ist, um einen Takt mit einer geteilten Taktperiode zu erzeugen. Das Zeitglied 26 verzögert dann nicht um ganze Vielfache der externen Taktperiode, sondern um ganze Vielfache der geteilten externen Taktperiode. Die Taktfrequenz des schnellen Takts 32 kann beispielsweise der achtfachen Taktfrequenz des externen Taktsignals 12 entsprechen, so dass durch diese interne Erzeugung eines mehrfachen der externen Taktfrequenz die Genauigkeit der Zeitsteuerung 20 deutlich erhöht werden kann, so daß der auftretende Fehler entsprechend verringert wird.For example, a time division can be achieved by a phase locked loop (PLL), by which the external clock 12 is multiplied to generate a finer time base. For example, a PLL 30 from the external clock 12 a faster tact 32 generate, as in 3 is shown to generate a clock with a divided clock period. The timer 26 then does not delay by whole multiples of the external clock period, but by whole multiples of the shared external clock period. The clock frequency of the fast clock 32 may, for example, the eightfold clock frequency of the external clock signal 12 so that by this internal generation of a multiple of the external clock frequency, the accuracy of the timing 20 can be significantly increased, so that the occurring error is reduced accordingly.

Ähnliches kann erreicht werden, wenn eine Verzögerungsregelschleife (DLL) bestehend aus vielen Einheitsverzögerungselementen bzw. Referenzverzögerungselementen vorgesehen wird. Mit Hilfe der DLL kann die Produktions- und Betriebsparameter-bedingt streuende Verzögerung eines Einheitsverzögerungselements 40 (4) mit der Taktperiode des externen Taktsignals verglichen werden. Wird nun das Verzögerungsglied des Zeitglieds 26 aus Kopien dieser Einheitsverzögerungselemente aufgebaut, kann das Zeitglied die Anzahl der Einheitselemente 40 ermitteln, die aktiviert werden muß, um die gewünschte Verzögerung einzustellen, um den Sollzeitspezifikationen zu genügen.The same can be achieved if a delay locked loop (DLL) consisting of many unit delay elements or reference delay elements is provided. With the help of the DLL, the production and operating parameter conditionally scattering delay of a unit delay element 40 ( 4 ) are compared with the clock period of the external clock signal. Will now be the delay element of the timer 26 constructed from copies of these unit delay elements, the timer may be the number of unit elements 40 which must be activated to set the desired delay to meet the setpoint specifications.

Der bei einer solchen PLL durchgeführte Vergleich einer Reihe von Referenzverzögerungen mit der Taktperiode hat unter Kenntnis der Taktperiode eine sehr genaue Schrittgröße für die Zeitsteuerung 20 zur Folge. Wenn die tatsächliche Zeitsteuerung die gleichen Verzögerungselemente aufweist, kann die Anzahl von erforderlichen Elementen für eine gegebene Operation, d.h. beispielsweise eine gegebene Verzögerungszeit tRAS, einfach berechnet werden. Somit können die Rundungsfehler auf einen Bruchteil von ns reduziert werden.The comparison made in such a PLL of a series of reference delays with the clock period has a very accurate step size for the timing, knowing the clock period 20 result. If the actual timing has the same delay elements, the number of elements required for a given operation, ie, for example, a given delay time tRAS, can be easily calculated. Thus, the rounding errors can be reduced to a fraction of ns.

Im Rahmen der obigen Beschreibung wurde die Anwendung der vorliegenden Erfindung zur Ermittlung der Zeit tRAS beschrieben, wobei tRAS die Zeit vom Zeitpunkt der Aktivierung einer Zeile zu dem Zeitpunkt, zu dem diese Zeile vorgeladen werden kann, ist. Wenn ein schnelles Autovorladungs-Merkmal („Fast Autoprecharge" oder „RAS lockout feature") aktiviert ist, kann ein Read_AP-Befehl an den Speicherbaustein erteilt werden, bevor die Zeit tRAS abgelaufen ist. In diesem Fall ist es Aufgabe des Speicherbausteins, die richtige Zeit zu finden, um die Zeile automatisch vorzuladen, wobei diese Zeit innerhalb der Spezifikation sein muß und ferner ermöglichen muß, daß die Zelleninformationen vollständig wiederhergestellt werden. Diese richtige Zeit kann erfindungsgemäß durch das Zeitglied 26 entsprechend der Spezifikation des Speicher bausteins (gespeichert in dem Sollwertspeicher 24) und dem Wissen der externen Taktfrequenz (abgelegt im Taktperiodendauerregister 20) ermittelt werden.In the above description, the application of the present invention for determining the time tRAS has been described, wherein tRAS is the time from the time of activation of a line to the time this line can be precharged. If a Fast Autoprecharge ("RAS lockout feature") feature is enabled, a Read_AP command may be issued to the memory device before time tRAS has expired. In this case, it is up to the memory device to find the right time to automatically pre-load the line, which time must be within the specification and must further allow the cell information to be fully recovered. This right time can according to the invention by the timer 26 according to the specification of the memory block (stored in the setpoint memory 24 ) and knowledge of the external clock frequency (stored in clock period duration register 20).

Zusammenfassend bestimmt bei der oben beschriebenen Implementierung die Steuerung 16 die Zahl (1 bis 31 bei der Tabelle von 2), die die Taktperiode (und damit auch Taktfrequenz) des verwendeten Taktsignals 12, mit dem der Speicherbaustein tatsächlich getrieben wird, darstellt. Diese Zahl wird über den Befehls-Bus zu dem DRAM-Speicherbaustein 10 übermittelt, wo sie, wie oben ausgeführt, in dem Periodendauerregister, das ein Feld eines Modus-Registers sein kann, gespeichert wird. Nachfolgend ermittelt der Speicherbaustein aus der in dem Modus-Register abgelegten Zahl und jeweiligen internen Zeiten, beispielsweise tRAS, eine Anzahl von Taktperioden bzw. aus den Taktperioden ermittelten Teiltaktperioden bei Verwendung einer DLL oder PLL, um basierend darauf ein vorzugsweise digitales Verzögerungsglied zu steuern.In summary, in the implementation described above, the controller determines 16 the number (1 to 31 at the table of 2 ), which the Clock period (and thus clock frequency) of the clock signal used 12 , with which the memory module is actually driven, represents. This number becomes the DRAM memory via the command bus 10 where, as stated above, it is stored in the period register, which may be a field of a mode register. Subsequently, the memory device determines, from the number stored in the mode register and respective internal times, for example tRAS, a number of clock periods or partial clock periods determined from the clock periods using a DLL or PLL to control a preferably digital delay element based thereon.

Das oben bezüglich der Zeit tRAS beschriebene Prinzip kann für die Steuerung beliebiger Signale in dem Schaltungsbaustein bzw. Speicherbaustein verwendet werden.The above The principle described by the time tRAS can be used for the control of any Signals used in the circuit block or memory block become.

Beispielsweise kann das Prinzip verwendet werden, um tWR, d.h. die Zeit, die verstreichen muß, bevor nach einem Schreiben eine Zeile geschlossen werden darf, zu ermitteln. Üblicherweise wird ein Lese- oder Schreib-Befehl mit „Autovorladen" von einem DRAM-Baustein empfangen, wobei der Baustein ein internes Vorladen um die Zeit tWR nach dem Lese/Schreib-Befehl ausführt. Diese Zeit tWR kann wiederum entsprechend den obigen Ausführungen durch die Ermittlung einer zugeordneten Anzahl von Taktperioden unter Kenntnis der im Taktfrequenzregister 20 abgelegten Periodendauer ermittelt werden.For example For example, the principle can be used to calculate tWR, i. the time that elapse must, before after writing a line may be closed to determine. Usually becomes a read or write command with "auto precharge" from a DRAM device receive, with the block an internal pre-charge around the time tWR after the read / write command performs. This time tWR can turn according to the above by determining an associated number of clock periods with knowledge of the stored in the clock frequency register 20 period be determined.

Weiterhin kann die vorliegende Erfindung vorteilhaft beim Selbstauffrischen („selfrefresh") verwendet werden. Beispielsweise muß ein DRAM jeweils innerhalb vorbestimmter In tervalle einen Autorefresh-Befehl ausführen, um eine Auffrischung durchzuführen. Im normalen Betrieb muss die Speichersteuerung bzw. der Speichercontroller diesen Autorefresh-Befehl extern dem Speicher bereitstellen. Ein typisches Intervall zum Durchführen eines solchen Auffrischens ist 7,8 μs. Im Selbstauffrischungsmodus muß der DRAM-Speicher intern alle 7,8 μs einen internen Autorefresh-Befehl erzeugen. Der Selbstauffrischungsmodus wird nach dem Empfang eines SRF-Befehls von der Steuerung aktiviert, wobei anschließend der externe Takt abgeschaltet werden kann. Bisher wurde ein entsprechender Autorefresh-Befehl unter Verwendung eines analogen Zeitgebers alle 7,8 μs erzeugt. Erfindungsgemäß kalibriert der Speicherbaustein einen analogen Zeitgeber mit dem Wissen der Taktperiode, die in dem Taktperiodendauerregister abgelegt ist. Somit kann die jeweilige Zeit für den Autorefresh-Befehl, d.h. tREFRESH genauer ermittelt werden. Die Erfindung kann ferner verwendet werden, um die Zeitpunkte für ein gestaffeltes Auffrischen mehrerer unabhängiger Speicherbänke mit einem Autorefresh-Kommando zu steuern. So können Auffrisch-Stromspitzen reduziert werden und das interne Spannungsgeneratorsystem kann kleiner dimensioniert werden, was Ruhestrom und Chipfläche einspart.Farther The present invention can be advantageous in self-refreshing ("Selfrefresh"). For example, a must DRAM each within a predetermined In tervalle a Autorefresh command To run, to do a refresher. In normal operation, the memory controller or the memory controller this autorefresh command provide externally to the memory. A typical interval for performing such Refresh is 7.8 μs. In the self-refresh mode, the DRAM memory internally every 7.8 μs generate an internal autorefresh command. The self-refresh mode becomes after receiving a SRF command activated by the controller, wherein then the external clock are turned off can. So far, a corresponding Autorefresh command has been used an analog timer generates every 7.8 μs. Calibrated according to the invention the memory chip has an analog timer with the knowledge of Clock period stored in the clock period duration register. Thus, the respective time for the autorefresh command, i. tREFRESH be determined more accurately. The invention may also be used to indicate the times for a staggered Refresh multiple independent memory banks with to control a Autorefresh command. So can refresh-current peaks can be reduced and the internal voltage generator system can be smaller be dimensioned, which saves quiescent current and chip area.

Neben den oben beschriebenen Beispielen tRAS, tWR, tREFRESH und tRFC kann die vorliegende Erfindung verwendet werden, um beliebige interne Signale in einem Schaltungsbaustein und insbesondere in einem Speicherbaustein, zu steuern.Next the examples tRAS, tWR, tREFRESH and tRFC described above The present invention can be used to any internal Signals in a circuit module and in particular in a memory module, to control.

Neben dem oben beschriebenen Register zum Ablegen der Taktfrequenzinformationen bzw. Taktperiodeninformationen können die entsprechenden Informationen auch auf andere Weise auf dem Schaltungsbaustein zur Verfügung gestellt werden. Beispielsweise ist es möglich, die gewünschte Zeit (z.B. tRAS) im Herstellungsprozess mit Laserfuses oder eine andere nichtflüchtige Speichermethode zu programmieren. Dabei können bei der Herstellung in einem letzten Prozeßschritt bis dahin i dentisch hergestellte Speicherbausteine für verschiedene Geschwindigkeitsklassen eingestellt werden.Next the above-described register for storing the clock frequency information or clock period information the corresponding information in another way on the circuit block to disposal be put. For example, it is possible to set the desired time (e.g. tRAS) in the manufacturing process with laser fuses or another non-volatile storage method to program. It can in the production in a last process step until then i dentically manufactured memory modules for different speed classes are set.

Weiterhin ist es möglich, ein weiteres Register bereitzustellen, in welches die Speichersteuerung die Geschwindigkeitsklasseninformationen schreibt. So können mit wenigen Registern mehrere bzw. alle Timer, d.h. Zeitglieder, eines Speicherbausteins verlangsamt oder beschleunigt werden, indem Verzögerungsglieder derselben basierend auf der gewählten Geschwindigkeitsklasseninformationen und dem tatsächlich verwendeten externen Takt gesteuert werden.Farther Is it possible, to provide another register into which the memory controller the Speed class information writes. So can with few registers have several or all timers, i. Timers, one Memory blocks slowed or accelerated by delaying elements same based on the selected speed class information and that actually used external clock can be controlled.

Auf bereits existierenden Speichermodulen (DIMMs) befindet sich ein EEPROM, in welchen verschiedene Zeitkonstanten, die für ein DRAM charakteristisch sind und die vom Hersteller garantiert werden, abgelegt sind. Dieser EEPROM wird vom Hersteller nach dem Endtest beschrieben. In heutigen Systemen hat jedoch der Speicherchip bzw. Speicherbaustein keine Kenntnis vom Inhalt dieses EEPROMs. Das oben genannte Register würde der Speichersteuerung die Möglichkeit bieten, die aus dem EEPROM gelesenen Werte, beispielsweise die Geschwindigkeitsklasse, dem Speicherchip mitzuteilen, indem sie in dieses Register geschrieben werden. Der Speicherchip kann dann mit diesen Informationen die internen Zeitglieder bzw. Timer adäquat einstellen.On Existing memory modules (DIMMs) are on EEPROM, in which different time constants, for a DRAM are characteristic and are guaranteed by the manufacturer, are stored. This EEPROM is supplied by the manufacturer after the final test described. In today's systems, however, the memory chip or memory chip not aware of the content of this EEPROM. The above register would the memory controller the possibility provide the values read from the EEPROM, such as the speed class, to notify the memory chip by writing to this register become. The memory chip can then use this information Set internal timers or timers adequately.

1010
Speicherbausteinmemory chip
1212
Taktsignalclock signal
1414
Taktgeneratorclock generator
1616
Speichersteuerungmemory controller
1818
Signalbussignal bus
2020
Zeitsteuerungtiming
2222
TaktperiodendauerspeicherPeriod duration memory
2424
SollverzögerungszeitspeicherShould delay memory
2626
Zeitgliedtimer
3030
PLLPLL
3232
schnelleres Taktsignalfaster clock signal
4040
ReferenzverzögerungselementeReference delay elements

Claims (7)

Schaltungsbaustein (10) mit folgenden Merkmalen: einem Eingang zum Empfangen eines externen Takts (12) mit einer Taktperiodendauer; einer Einrichtung (22), um dem Schaltungsbaustein (10) Informationen, die die Taktperiodendauer des externen Takts darstellen, bereitzustellen und einer Einrichtung (26) zum zeitlichen Steuern zumindest eines Signals in dem Schaltungsbaustein (10) basierend auf den die Taktperiodendauer darstellenden Informationen, wobei die Einrichtung (26) zum zeitlichen Steuern des zumindest einen Signals aus den die Taktperiodendauer darstellenden Informationen und Sollzeitinformationen eine Anzahl von Taktzyklen oder Bruchteilen von Taktzyklen des externen Takts (12) ermittelt, um die ein Eingangssignal verzögert werden soll, um das zumindest eine Signal zeitlich zu steuern.Circuit block ( 10 ) having the following features: an input for receiving an external clock ( 12 ) with a clock period; a facility ( 22 ) to the circuit module ( 10 ) Provide information representing the clock period of the external clock and a device ( 26 ) for temporally controlling at least one signal in the circuit module ( 10 ) based on the clock period duration information, the device ( 26 ) for timing the at least one signal from the information representing the clock period duration and setpoint time information a number of clock cycles or fractions of clock cycles of the external clock ( 12 ), by which an input signal is to be delayed in order to time the at least one signal. Schaltungsbaustein nach Anspruch 1, bei dem die Einrichtung (22) zum Bereitstellen der die Taktperiodendauer des externen Takts (12) darstellenden Informationen einen Speicher zum Speichern von Daten umfaßt, die eine einer Taktfrequenz zugeordnete Taktperiode darstellen.Circuit component according to Claim 1, in which the device ( 22 ) for providing the clock period of the external clock ( 12 ) comprises a memory for storing data representing a clock period associated with a clock frequency. Schaltungsbaustein nach Anspruch 2, bei dem der Speicher ein Register mit einer gegebenen Anzahl von Datenbits umfaßt.Circuit component according to Claim 2, in which the memory includes a register with a given number of data bits. Schaltungsbaustein nach einem der Ansprüche 1 bis 3, bei dem die Einrichtung (26) zum zeitlichen Steuern des zumindest einen Signals eine Phasenregelschleife (30) aufweist, zum Erzeugen eines mehrfachen der externen Taktfrequenz in dem Schaltungsbaustein (10).Circuit component according to one of Claims 1 to 3, in which the device ( 26 ) for temporally controlling the at least one signal a phase locked loop ( 30 ) for generating a multiple of the external clock frequency in the circuit chip ( 10 ). Schaltungsbaustein nach einem der Ansprüche 1 bis 3, bei dem die Einrichtung (26) zum zeitlichen Steuern des zumindest einen Signals eine Verzögerungsregelschleife (DLL) aufweist, zum Einstellen einer Verzögerung basierend auf den bereitgestellten Taktfrequenzinformationen.Circuit component according to one of Claims 1 to 3, in which the device ( 26 ) for timing the at least one signal comprises a delay locked loop (DLL) for adjusting a delay based on the provided clock frequency information. Schaltungsbaustein nach einem der Ansprüche 1 bis 5, wobei der Schaltungsbaustein (10) ein Speicherbaustein ist.Circuit component according to one of claims 1 to 5, wherein the circuit component ( 10 ) is a memory chip. Schaltungsbaustein nach Anspruch 6, bei dem das Signal (32) ein Vorladungssignal und/oder ein Auffrischungssignal ist.Circuit component according to Claim 6, in which the signal ( 32 ) is a precharge signal and / or a refresh signal.
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