Die vorliegende Erfindung bezieht
sich auf Treiber für
Leitungen und insbesondere auf Ausgangstreiber und eine Ansteuerung
für Drain-gekoppelte
komplementäre
Ausgangstransistoren eines Ausgangstreibers.The present invention relates
on drivers for
Lines and in particular on output drivers and a control
for drain-coupled
complementary
Output transistors of an output driver.
Eine Anforderung an Ausgangstreiber,
wie z. B. an Totem-Pole-Ausgangstreiber,
beim Schalten einer induktiven Last, besteht darin, dass der Strom
durch die induktive Last nicht unterbrochen werden darf. Diese Anforderung
ist dadurch bedingt, dass die Spannung an einer induktiven Last
differentiell von dem durch dieselbe fließenden Strom abhängt. Ein
Totem-Pole-Ausgangstreiber
ist eine Anordnung von zwei Transistoren, wobei der „obere" Transistor den Ausgang
des Totem-Poles mit der Versorgungsspannung verbindet, während der „untere" Transistor den Ausgang
des Totem-Poles mit Masse verbindet. Soll das Ausgangssignal auf
ein hohes Potential geschaltet werden, so leitet der obere Transistor,
während
der untere sperrt. Soll das Ausgangssignal auf ein niedriges Potential
geschaltet werden, so sperrt der obere Transistor, während der
untere leitet.A requirement for output drivers,
such as B. on totem pole output drivers,
when switching an inductive load, is that the current
must not be interrupted by the inductive load. This requirement
is due to the fact that the voltage on an inductive load
differentially depends on the current flowing through it. On
Push-pull output drivers
is an arrangement of two transistors, the "upper" transistor the output
of the totem pole connects to the supply voltage, while the "lower" transistor connects the output
of the totem pole connects to ground. Should the output signal on
a high potential is switched, the upper transistor conducts,
while
the lower one locks. Should the output signal be at a low potential
are switched, the upper transistor blocks, while the
lower conducts.
Eine weitere Anforderung an Ausgangstreiber
besteht darin, dass die Steilheit der Umschaltflanken in einem wohl
definierten Bereich liegen sollte. Sind die Umschaltflanken zu flach,
so tritt eine zu hohe Verlustleistung der Ausgangstreiber auf. Sind
die Umschaltflanken zu steil, so sind die Ströme von parasitären Kapazitäten in dem
Ausgangstreiber zu hoch und die Störabstrahlung nimmt zu.Another requirement for output drivers
is that the steepness of the switching edges is at one
defined area. If the switching edges are too flat,
the power loss of the output drivers is too high. are
the switching edges are too steep, so are the currents of parasitic capacitances in the
Output driver too high and interference radiation increases.
3 zeigt
eine digitale Ansteuerung für
Drain-gekoppelte komplementäre
Ausgangstransistoren, die in einem Leitungstreiber für xDSL-Systeme
enthalten ist, der in dem Artikel „SOPA: A High-Efficiency Line
Driver in 0,35 μm
CMOS using a Self-Oscillating Power Amplifier", IEEE International Solid-State Cicuits Conference
(ISSCC), 2001, Session 19, 19.5, beschrieben ist. Der Leitungstreiber
umfasst einen Eingang 302 und einen Ausgang 304,
zwischen denen die Ansteuerung und die Ausgangstransistoren 306 und 308 angeordnet sind.
Die Ansteuerung umfasst ein erstes NOR-Gatter, das mit einem ersten
Eingang 310 desselben mit dem Eingang 302 des
Leitungstreibers verbunden ist, und eine erste Inverterkette aus
drei Invertern, die mit einem Eingang derselben mit einem Ausgang 312 des
ersten NOR-Gatters verbunden ist und dem ersten NOR-Gatter folgt, und
die mit einem Ausgang 314 derselben mit dem ersten Ausgangstransistor 306,
der der ersten Inverterkette folgt, verbunden ist. Der erste Ausgangstransistor 306 ist
schließlich
mit der Drain desselben mit dem Ausgang 304 des Leitungstreibers
verbunden. Die Ansteuerung umfasst ferner einen Eingangsinverter aus
zwei komplementären,
Draingekoppelten Transistoren 316 und 318, deren
Gates mit dem Eingang 302 des Leitungstreibers verbunden
sind, ein zweites NOR-Gatter, das mit einem ersten Eingang 320 desselben mit
den Drains der Transistoren 316, 318 des Eingangsinverters
verbunden ist, und eine zweite Inverterkette aus vier Invertern,
die mit einem Eingang 322 derselben mit einem Ausgang des
zweiten NOR-Gatters verbunden ist und dem zweiten NOR-Gatter folgt. Ein
Ausgang 324 der zweiten Inverterkette ist mit dem Gate
des zweiten Ausgangstransistors 308, der der zweiten Inverterkette
folgt, verbunden. Die Drain des zweiten Ausgangstransistors 308 ist
schließlich
mit dem Ausgang 304 des Leitungstreibers verbunden. 3 shows a digital control for drain-coupled complementary output transistors, which is contained in a line driver for xDSL systems, which is described in the article “SOPA: A High-Efficiency Line Driver in 0.35 μm CMOS using a Self-Oscillating Power Amplifier”, IEEE International Solid-State Cicuits Conference (ISSCC), 2001, Session 19, May 19. The line driver includes an input 302 and an exit 304 , between which the control and the output transistors 306 and 308 are arranged. The control comprises a first NOR gate, which has a first input 310 the same with the entrance 302 of the line driver, and a first inverter chain of three inverters connected to an input thereof with an output 312 of the first NOR gate is connected and follows the first NOR gate, and that with an output 314 the same with the first output transistor 306 , which follows the first inverter chain, is connected. The first output transistor 306 is finally with the drain of the same with the output 304 connected to the line driver. The control also includes an input inverter made of two complementary, drain-coupled transistors 316 and 318 whose gates with the entrance 302 of the line driver, a second NOR gate connected to a first input 320 the same with the drains of the transistors 316 . 318 of the input inverter is connected, and a second inverter chain of four inverters connected to one input 322 the latter is connected to an output of the second NOR gate and follows the second NOR gate. An exit 324 the second inverter chain is connected to the gate of the second output transistor 308 , which follows the second inverter chain. The drain of the second output transistor 308 is finally with the exit 304 connected to the line driver.
Das erste NOR-Gatter umfasst Transistoren 326, 328, 330 und 332,
und das zweite NOR-Gatter umfasst Transistoren 334, 336, 338 und 340.
Die erste Inverterkette umfasst drei Inverter mit jeweils zwei komplementären, Drain-gekoppelten
Transistoren 342, 344; 346, 348 und 350, 352.
Die zweite Inverterkette umfasst vier Inverter mit jeweils zwei
komplementären,
Draingekoppelten Transistoren 354, 356; 358, 360; 362, 364 und
366, 368.
Der Ausgang 370 des zweiten Inverters der ersten Inverterkette,
der aus den Transistoren 346, 348 besteht, bzw.
der Eingang 370 des dritten Inverters der ersten Inverterkette,
der aus den Transistoren 350, 352 besteht, ist
mit einem zweiten Eingang 372 des zweiten NOR-Gatters gekoppelt,
während
der Ausgang 374 des zweiten Inverters der zweiten Inverterkette,
der aus den Transistoren 358, 360 besteht, bzw.
der Eingang 374 des dritten Inverters der zweiten Inverterkette,
der aus den Transistoren 362, 364 besteht, mit einem
zweiten Eingang 376 des ersten NOR-Gatters verbunden ist.
Diese Kopplung bzw. Kreuzkopplung des Ausgangs des jeweils zweiten
Inverters einer Inverterkette mit den zweiten Eingängen der
NOR-Gatter bewirkt, dass der eine Transistor der komplementären Ausgangstransistoren 306 und 308 erst
dann eingeschaltet wird, nachdem der andere leitende Transistor
abgeschaltet wurde.The first NOR gate comprises transistors 326 . 328 . 330 and 332 , and the second NOR gate comprises transistors 334 . 336 . 338 and 340 , The first inverter chain comprises three inverters, each with two complementary, drain-coupled transistors 342 . 344 ; 346 . 348 and 350 . 352 , The second inverter chain comprises four inverters, each with two complementary, drain-coupled transistors 354 . 356 ; 358 . 360 ; 362 . 364 and 366 . 368 , The exit 370 of the second inverter of the first inverter chain, which consists of the transistors 346 . 348 exists, or the entrance 370 of the third inverter of the first inverter chain, which consists of the transistors 350 . 352 is with a second entrance 372 of the second NOR gate coupled while the output 374 of the second inverter of the second inverter chain, which consists of the transistors 358 . 360 exists, or the entrance 374 of the third inverter of the second inverter chain, which consists of the transistors 362 . 364 with a second entrance 376 of the first NOR gate is connected. This coupling or cross-coupling of the output of the respective second inverter of an inverter chain with the second inputs of the NOR gates causes the one transistor of the complementary output transistors 306 and 308 is only switched on after the other conductive transistor has been switched off.
4 zeigt
in 4B ein Beispiel des
zeitlichen Verhaltens des Stroms I1' durch den ersten
Ausgangstransistor 306 und des Stroms I2' durch den zweiten
Ausgangstransistor 308, wenn der Ausgangstreiber eine induktive
Last 378 mit kapazitivem Anteil 380 und ohmschen
Anteil 382 schaltet und mit einer Gleichspannungsversorgung
VDC, einem Rechteckgenerator 384 und einer weiteren Gleichspannungsversorgung 386 beschaltet
ist. In 4C ist dazu
das zeitliche Verhalten der Ausgangsspannung UA' des Ausgangstreibers
am Ausgang 304 gezeigt. 4 shows in 4B an example of the temporal behavior of the current I 1 'through the first output transistor 306 and the current I 2 'through the second output transistor 308 when the output driver is an inductive load 378 with capacitive part 380 and ohmic share 382 switches and with a DC voltage supply VDC, a rectangular generator 384 and another DC voltage supply 386 is connected. In 4C is the time behavior of the output voltage U A 'of the output driver at the output 304 shown.
Tabelle 1 zeigt die Werte der Komponenten
in 3 für das Beispiel
von 4B und C, wobei jede Komponente mit ihrem Bezugszeichen,
der Bezeichnung der für
das Beispiel tatsächlich
verwendeten Komponente, der gewählten
physikalischen Größe und dem
Wert der physikalischen Größe angegeben
ist.Table 1 shows the values of the components in 3 for the example of 4B and C , where each component is indicated with its reference number, the name of the component actually used for the example, the physical size chosen and the value of the physical size.
Tabelle
1 Table 1
In Tabelle 1 geben Wp/Lp und Wn/Ln das Verhältnis der Kanalbreite W zu
der Kanallänge
L des jeweiligen p- oder n-Transistors
an. Die angegebene Kanalbreite bezieht sich hier auf die Streifensumme
auf einem betreffenden Chip und ist keine Einzelangabe für einen
Transistor.In Table 1, W p / L p and W n / L n indicate the ratio of the channel width W to the channel length L of the respective p or n transistor. The channel width given here refers to the total stripe on a relevant chip and is not an individual specification for a transistor.
In 4C ist
zu erkennen, dass der Verlauf der Ausgangsspannung UA' ungleichmäßig ist
und insbesondere vor dem eigentlichen Anstieg eine Stufe bei t1 aufweist, die dadurch bedingt ist, dass
zunächst
die beiden Ausgangstransistoren 306 und 308 offen
sind und dann ausgeschaltet werden, was dazu führt, dass die Bulk-Drain-Diode
innerhalb der CMOS-Transistoren
oder alternativ eine externe Diode, wie z. B. eine Schottky-Diode, öffnet, was
zunächst
zu einem Absinken der Spannung führt.
Der obere Ausgangstransistor 306 schaltet schließlich zu
einem Zeitpunkt t2 ein und die Spannung
UA' steigt
steil an. Die Stufe der Spannung bei t1 führt zu einer
Unstetigkeit in dem Verlauf der Transistorströme I1' und I2' bei t1.
Der Zeitraum der Übergabe des
Stroms an die induktive Last 378 bzw. der Übernahme
des Stroms durch die Bulk-Drain-Diode
zwischen dem Zeitpunkt t1 und dem Zeitpunkt
t2 führt
daher zu unerwünschten
Nebeneffekten, wie z. B. nicht kontrollierbaren Umschaltflanken
von UA',
parasitären
Strömen
oder einer ungünstigen
Schaltcharakteristik.In 4C it can be seen that the course of the output voltage U A 'is uneven and, in particular, has a step at t 1 before the actual rise, which is due to the fact that the two output transistors first 306 and 308 are open and then turned off, causing the bulk drain diode within the CMOS transistors or alternatively an external diode, such as. B. a Schottky diode opens, which initially leads to a drop in voltage. The top output transistor 306 finally turns on at a time t 2 and the voltage U A 'rises steeply. The step of the voltage at t 1 leads to a discontinuity in the course of the transistor currents I 1 'and I 2 ' at t 1 . The period of time that the current is transferred to the inductive load 378 or the takeover of the current through the bulk drain diode between the time t 1 and the time t2 therefore leads to undesirable side effects, such as. B. uncontrollable switching edges of U A ', parasitic currents or an unfavorable switching characteristic.
Ein Nachteil der Ansteuerung nach 3 besteht daher darin, dass
dieselbe kein gut definiertes Schaltverhalten bezüglich des
Spannungspegels der Ausgangsspannung und der Anstiegsgeschwindigkeit der
Ausgangsspannung besitzt.A disadvantage of the control after 3 is therefore that it does not have a well-defined switching behavior with regard to the voltage level of the output voltage and the slew rate of the output voltage.
Ein weiterer Nachteil der Ansteuerung
nach 3 besteht darin,
dass dieselbe keinen gleichmäßigen Ausgangsstrom
liefert.Another disadvantage of the control after 3 is that it does not provide a uniform output current.
Die Aufgabe der vorliegenden Erfindung
besteht darin, eine Ansteuerung für Drain-gekoppelte komplementäre Ausgangstran sistoren
eines Ausgangstreibers und einen Ausgangstreiber zu schaffen, die
ein gut definiertes und günstiges
Schaltverhalten von Ausgangstreibern ermöglichen.The object of the present invention
consists of a control for drain-coupled complementary output transistors
an output driver and an output driver to create the
a well-defined and affordable
Enable switching behavior of output drivers.
Diese Aufgabe wird durch eine Ansteuerung
nach Anspruch 1 und einen Ausgangstreiber nach Anspruch 7 gelöst.This task is controlled
solved according to claim 1 and an output driver according to claim 7.
Die der Erfindung zugrundeliegende
Idee besteht darin, eine kapazitive Rückkopplung der Ausgangstransistoren
vorzusehen, so dass der Laststrom bzw. Ausgangsstrom gleitend von
einem Ausgangstransistor zu dem anderen Ausgangstransistor übergeben
wird und die Ansteuerung der Ausgangstransistoren derart erfolgt,
dass sich abhängig
vom Laststrom die erforderliche Stromaufteilung einstellt. So kann
das Schaltverhalten und insbesondere die Flankensteilheit der Ausgangsspannung
gut gesteuert werden.The basis of the invention
Idea is a capacitive feedback of the output transistors
To be provided so that the load current or output current sliding from
passed one output transistor to the other output transistor
and the triggering of the output transistors takes place in such a way
that depend
sets the required current distribution from the load current. So can
the switching behavior and in particular the slope of the output voltage
be well controlled.
Die Erfindung schafft eine Ansteuerung
für Drain-gekoppelte,
komplementäre
Ausgangstransistoren eines Ausgangstreibers, die eine Ansteuerstufe
mit einem ersten CMOS-Inverter, der einen Eingang, der mit einem
Eingang der Ansteuerung verbunden ist, und einen Ausgang, der mit
dem Gate eines ersten Ausgangstransistors verbunden ist, aufweist,
und einem zweiten CMOS-Inverter, der einen Eingang, der mit dem
Eingang der Ansteuerung verbunden ist, und ein Ausgang, der mit
dem Gate eines zweiten Ausgangstransistors verbunden ist, aufweist,
und eine kapazitive Gegenkopplung, die das Gate des ersten Ausgangstransistors
mit der Drain des ersten Ausgangstransistors kapazitiv koppelt und
die das Gate des zweiten Ausgangstransistors mit der Drain des zweiten
Ausgangstransistors kapazitiv koppelt, umfasst.The invention creates a control
for drain-coupled,
complementary
Output transistors of an output driver that have a control stage
with a first CMOS inverter that has an input that with a
Input of the control is connected, and an output that with
is connected to the gate of a first output transistor,
and a second CMOS inverter that has an input that is connected to the
Input of the control is connected, and an output that with
is connected to the gate of a second output transistor,
and a capacitive negative feedback, which is the gate of the first output transistor
capacitively couples to the drain of the first output transistor and
the gate of the second output transistor with the drain of the second
Output transistor capacitively couples, includes.
Die Erfindung schafft ferner einen
Ausgangstreiber mit einem ersten Ausgangstransistor und einem zweiten
Ausgangstransistor, der mit dem ersten Ausgangstransistor-Drain
gekoppelt ist und komplementär
zu dem ersten Ausgangstransistor ist, wobei die Drains des ersten
und des zweiten Ausgangstransis tors mit einem Ausgang des Ausgangstreibers
verbunden sind, und einer erfindungsgemäßen Ansteuerung, die mit dem Eingang
derselben mit einem Eingang des Ausgangstreibers verbunden ist.The invention also provides one
Output drivers with a first output transistor and a second
Output transistor that is connected to the first output transistor drain
is coupled and complementary
to the first output transistor, the drains of the first
and the second output transistor with an output of the output driver
are connected, and a control according to the invention, with the input
the same is connected to an input of the output driver.
In den Unteransprüchen finden sich vorteilhafte
Weiterbildungen und Verbesserungen der in Anspruch 1 angegebenen
Ansteuerung und des in Anspruch 7 angegebenen Ausgangstreibers.There are advantageous ones in the subclaims
Developments and improvements to that specified in claim 1
Control and the output driver specified in claim 7.
Gemäß einer bevorzugten Weiterbildung
der Ansteuerung umfasst die kapazitive Gegenkopplung einen ersten
Kondensator, der das Gate des ersten Ausgangstransistors mit der
Drain des ersten Ausgangstransistors verbindet, und einen zweiten
Kondensator, der das Gate des zweiten Ausgangstransistors mit der
Drain des zweiten Ausgangstransistors verbindet.According to a preferred development
of the control, the capacitive negative feedback comprises a first one
Capacitor that connects the gate of the first output transistor to the
Drain of the first output transistor connects, and a second
Capacitor that connects the gate of the second output transistor to the
Drain of the second output transistor connects.
Ein Vorteil dieser Weiterbildung
besteht darin, dass durch Kondensatoren eine einfache und schnelle kapazitive
Gegenkopplung realisiert werden kann.An advantage of this training
is that capacitors make capacitive easy and quick
Negative feedback can be realized.
Gemäß einer weiteren bevorzugten
Weiterbildung der Ansteuerung weisen der erste und zweit CMOS-Inverter
jeweils einen ersten Transistor und einen dazu komplementären zweiten
Transistor mit unterschiedlichen Verstärkungsfaktoren auf.According to another preferred
The first and second CMOS inverters have further development of the control
each have a first transistor and a complementary second
Transistor with different amplification factors.
Ein Vorteil dieser bevorzugten Weiterbildung
besteht darin, dass durch das Auslegen der Transistoren der CMOS-Inverter
mit unterschiedlichen Verstärkungsfaktoren
die Ausgangsspannung und die Umschaltflanken derselben, d. h. insbesondere
die Anstiegs- und Abfallzeiten der Signalflanken, gesteuert werden
können.An advantage of this preferred training
is that by laying out the transistors the CMOS inverter
with different gain factors
the output voltage and the switching edges thereof, i.e. H. in particular
the rise and fall times of the signal edges are controlled
can.
Gemäß einer weiteren bevorzugten
Weiterbildung der Ansteuerung ist der erste Transistor ein p-MOS-Feldeffekttransistor
und der zweite Transistor ist ein n-MOS-Feldeffekttransistor, wobei
bei dem ersten CMOS-Inverter der Verstärkungsfaktor des ersten Transistors
größer als
der Verstärkungsfaktor
des zweiten Transistors ist, und bei dem zweiten CMOS-Inverter der
Verstärkungsfaktor
des zweiten Transistors größer als der
Verstärkungsfaktor
des ersten Transistors ist.According to another preferred
The first transistor is a p-MOS field-effect transistor
and the second transistor is an n-MOS field effect transistor, wherein
in the first CMOS inverter, the gain factor of the first transistor
larger than
the gain factor
of the second transistor, and in the second CMOS inverter
gain
of the second transistor larger than that
gain
of the first transistor.
Ein Vorteil dieser bevorzugten Weiterbildung
besteht darin, dass die Auslegung der Transistoren mit unterschiedlichen
Verstärkungsfaktoren
bzw. Treiberstärken
in Verbindung mit der kapazitiven Gegenkopplung zu unterschiedlichen
Schaltflanken beim Einschalten und beim Ausschalten des jeweiligen
Ausgangstransistors führt.
Daher eignet sich die Ansteuerung insbesondere zum Schalten von
induktiven Lasten bei hohen Schaltfrequenzen. Außerdem können zu steile Schaltflanken
sowie der Stromfluss durch parasitäre Dioden mit Hilfe einer solchen
Ansteuerung vermieden werden.An advantage of this preferred training
is that the design of the transistors with different
gains
or driver strengths
in connection with the capacitive negative feedback to different
Switching edges when switching on and when switching off the respective
Output transistor leads.
The control is therefore particularly suitable for switching
inductive loads at high switching frequencies. Switching edges that are too steep can also occur
and the current flow through parasitic diodes with the help of such
Control can be avoided.
Gemäß einer weiteren bevorzugten
Weiterbildung werden die Verstärkungsfaktoren
der ersten Transistoren und der zweiten Transistoren durch das Verhältnis der
Kanalbreite zu der Kanallänge
der Transistoren eingestellt.According to another preferred
Continuing education becomes the reinforcing factors
of the first transistors and the second transistors by the ratio of
Channel width to the channel length
of the transistors set.
Gemäß einer weiteren bevorzugten
Weiterbildung der Ansteuerung ist der Kapazitätswert des ersten Kondensators
derart gewählt,
dass derselbe wesentlich größer als
eine Eingangskapazität
des ersten Ausgangstransistors ist, und der Kapazitätswert des
zweiten Kondensators ist derart gewählt, dass derselbe wesentlicher
größer als
eine Eingangskapazität
des zweiten Ausgangstransistors ist.According to another preferred
A further development of the control is the capacitance value of the first capacitor
chosen so
that the same is much larger than
an input capacity
of the first output transistor, and the capacitance value of the
second capacitor is chosen such that it is more essential
larger than
an input capacity
of the second output transistor.
Gemäß einer bevorzugten Weiterbildung
des Ausgangstreibers weist derselbe einen CMOS-Vor-Inverter auf,
der mit einem Eingang desselben mit dem Eingang des Ausgangstreibers
und mit einem Ausgang desselben mit dem Eingang der Ansteuerung
verbunden ist.According to a preferred development
the output driver has a CMOS pre-inverter,
the one with an input of the same with the input of the output driver
and with an output of the same with the input of the control
connected is.
Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen
näher erläutert. Es
zeigen:Preferred embodiments of the present
Invention are hereinafter with reference to the accompanying drawings
explained in more detail. It
demonstrate:
1 ein
Ausführungsbeispiel
eines Ausgangstreibers und einer Ansteuerung gemäß der Erfindung; 1 an embodiment of an output driver and a control according to the invention;
2 das
Verhalten des Ausgangstreibers von 1 bei
unterschiedlichen Lastströmen; 2 the behavior of the output driver from 1 with different load currents;
3 einen
bekannten Ausgangstreiber; und 3 a known output driver; and
4 ein
Vergleichsbeispiel der Transistorströme und der Ausgangsspannung
des bekannten und des erfindungsgemäßen Ausgangstreibers. 4 a comparative example of the transistor currents and the output voltage of the known and the inventive output driver.
1 zeigt
ein Ausführungsbeispiel
eines Ausgangstreibers gemäß der Erfindung.
Der Ausgangstreiber weist einen ersten Ausgangstransistor 102 und
einen zu dem ersten Ausgangstransistor 102 komplementären zweiten
Ausgangstransistor 104 auf, wobei die Drain des ersten
Ausgangstransistors 102 mit der Drain des zweiten Ausgangstransistors 104 verbunden
ist bzw. die Ausgangstransistoren 102, 104 Drain-gekoppelt sind.
Die Drains des ersten und des zweiten Ausgangstransistors 102, 104 sind
ferner mit einem Ausgang 106 des Ausgangstreibers verbunden.
Der Ausgangstreiber weist ferner vorzugsweise einen CMOS-Vor-Inverter auf,
der mit einem Eingangsknoten 108 desselben mit einem Eingang 109 des
Ausgangstreibers verbunden ist. Der CMOS-Vor-Inverter umfasst einen
ersten Transistor 110, der mit dem Gate desselben mit dem
Eingangsknoten 108 des CMOS-Vor-Inverters verbunden ist,
und einen komplementären
zweiten Transistor 112, der ebenfalls mit dem Gate desselben
mit dem Eingangsknoten 108 des CMOS-Vor-Inverters verbunden
ist. Die Drains des ersten und des zweiten Transistors 110, 112 sind
mit einem Ausgangsknoten 114 des CMOS-Vor-Inverters verbunden.
Der CMOS-Vor-Inverter dient dazu, um eine Stufe kleiner Transistoren,
die üblicherweise
dem Eingang 109 des Ausgangstreibers vorgelagert ist, an
eine Stufe größerer Transistoren
innerhalb des Ausgangstreibers anzupassen. 1 shows an embodiment of an output driver according to the invention. The output driver has a first output transistor 102 and one to the first output transistor 102 complementary second output transistor 104 on, the drain of the first output transistor 102 with the drain of the second output transistor 104 is connected or the output transistors 102 . 104 Are drain-coupled. The drains of the first and second output transistors 102 . 104 are also with an output 106 of the output driver connected. The output driver also preferably has a CMOS pre-inverter connected to an input node 108 the same with an entrance 109 the output driver is connected. The CMOS pre-inverter comprises a first transistor 110 that with the gate of the same with the input node 108 of the CMOS pre-inverter is connected, and a complementary second transistor 112 , which also has its gate connected to the input node 108 of the CMOS pre-inverter is connected. The drains of the first and second transistors 110 . 112 are with an output node 114 of the CMOS pre-inverter. The CMOS pre-inverter is used to pass a stage of small transistors, usually the input 109 the output driver is upstream to adapt to a stage of larger transistors within the output driver.
Der CMOS-Vor-Inverter besitzt u.
a. die Funktion eines Stromverstärkers.The CMOS pre-inverter has u.
a. the function of a current amplifier.
Zwischen dem CMOS-Vor-Inverter und
den Ausgangstransistoren 102, 104 ist die erfindungsgemäße Ansteuerung
angeordnet. Die Ansteuerung weist eine Ansteuerstufe und eine kapazitive
Gegenkopplung auf. Die Ansteuerstufe umfasst einen ersten CMOS-Inverter, der einen
Eingangsknoten 116, der mit einem Eingang 118 der
Ansteuerung und bei dem in 1 gezeigten
Ausführungsbeispiel
mit dem Ausgangsknoten 114 des CMOS-Vor-Inverters verbunden ist, und einen Ausgangsknoten 120,
der mit dem Gate des ersten Ausgangstransistors 102 verbunden
ist, aufweist. Die Ansteuerstufe umfasst ferner einen zweiten CMOS-Inverter,
der einen Eingangsknoten 122, der mit dem Eingang 118 der
Ansteuerung verbunden ist, und einen Ausgangsknoten 124,
der mit dem Gate des zweiten Ausgangstransistors 104 verbunden
ist, aufweist. Der erste und der zweite CMOS-Inverter der Ansteuerstufe weisen vorzugsweise
jeweils einen ersten Transistor 126, 128 und einen
dazu ladungsmäßig komplementären zweiten
Transistor 130, 132 auf. Der erste Transistor 126 und
der zweite Transistor 130 des ersten CMOS-Inverters sind Drain-gekoppelt
und mit den Drains derselben mit dem Ausgangsknoten 120 verbunden.
Die Gates des ersten Transistors 126 und des zweiten Transistors 130 des ersten
CMOS-Inverters sind hingegen mit dem Eingangsknoten 116 des
ersten CMOS-Inverters verbunden. Der erste Transistor 128 und
der zweite Transistor 132 des zweiten CMOS-Inverters sind
Drain-gekoppelt und mit den Drains derselben mit dem Ausgangsknoten 124 des
zweiten CMOS-Inverters verbunden. Die Gates des ersten Transistors 123 und
des zweiten Transistors 132 des zweiten CMOS-Inverters
sind hingegen mit dem Eingangsknoten 122 des zweiten CMOS-Inverters
verbunden. Der erste Transistor 126, 128 und der zweite
Transistor 130, 132 des ersten und des zweiten
CMOS-Inverters der Ansteuerstufe weisen vorzugsweise unterschiedliche
Verstärkungsfaktoren
auf. Der Verstärkungsfaktor β eines
CMOS-Transistors ist insbesondere durch die Beweglichkeit der dominierenden
Ladungs träger
und durch den Quotienten der Kanalbreite W und der Kanallänge L bestimmt,
wie es aus der folgenden Gleichung 1 hervorgeht: i gibt den dominierenden
Ladungsträgertyp
an, wobei i = p für
Löcher
als dominierende Ladungsträger
steht, und i = n für
Elektronen als dominierende Ladungsträger steht. μi ist
die Beweglichkeit der dominierenden Ladungsträger, ε0 ist
die Dielektrizitätskonstante
des Vakuums, ε0x ist die relative
Dielektrizitätskonstante
des Oxids der CMOS-Transistoren, d0x die
Dicke des Oxids, Wi die Kanalbreite und
Li die Kanallänge.Between the CMOS pre-inverter and the output transistors 102 . 104 the control according to the invention is arranged. The control has a control stage and a capacitive negative feedback. The control stage comprises a first CMOS inverter, which is an input node 116 that with an entrance 118 the control and in the 1 shown embodiment with the output node 114 of the CMOS pre-inverter is connected, and an output node 120 that with the gate of the first output transistor 102 is connected. The control stage further comprises a second CMOS inverter, which is an input node 122 that with the entrance 118 the control is connected, and an output node 124 that with the gate of the second output transistor 104 is connected. The first and the second CMOS inverter of the control stage preferably each have a first transistor 126 . 128 and a second transistor that is complementary in charge 130 . 132 on. The first transistor 126 and the second transistor 130 of the first CMOS inverter are drain-coupled and with the drains thereof to the output node 120 connected. The gates of the first transistor 126 and the second transistor 130 the first CMOS inverter, on the other hand, are connected to the input node 116 of the first CMOS inverter. The first transistor 128 and the second transistor 132 of the second CMOS inverter are drain-coupled and with the drains thereof to the output node 124 of the second CMOS inverter. The gates of the first transistor 123 and the second transistor 132 of the second CMOS inverter, however, are connected to the input node 122 of the second CMOS inverter. The first transistor 126 . 128 and the second transistor 130 . 132 of the first and the second CMOS inverter of the control stage preferably have different amplification factors. The gain factor β of a CMOS transistor is determined in particular by the mobility of the dominant charge carriers and by the quotient of the channel width W and the channel length L, as can be seen from the following equation 1: i indicates the dominant charge carrier type, where i = p stands for holes as the dominant charge carrier, and i = n stands for electrons as the dominant charge carrier. μ i is the mobility of the dominant charge carriers, ε 0 is the dielectric constant of the vacuum, ε 0x is the relative dielectric constant of the oxide of the CMOS transistors, d 0x the thickness of the oxide, W i the channel width and L i the channel length.
Bei CMOS-Invertern, die einen p-MOS-Feldeffekttransistor
als ersten oder „oberen" Transistor und einen
n-MOS-Feldeffekttransistor
als zweiten oder „unteren" Transistor aufweisen,
ist die Anstiegszeit tr des Ausgangssignals
des CMOS-Inverters umgekehrt proportional zu der Verstärkung βp des p-MOS-Feldeffekttransistors, während die
Abfallzeit tf des Ausgangssignals umgekehrt
proportional zu dem Verstärkungsfaktor βn des n-MOS-Feldeffekttransistors ist. Durch
eine geeignete Abstimmung der Verstärkungsfaktoren βp, βn der CMOS-Inverter
kann daher das zeitliche Verhalten derselben und damit die zeitliche
Ansteuerung der Ausgangstransistoren 102, 104 festgelegt
werden. Die Anstiegszeit tr und die Abfallzeit
tf des Ausgangssignals eines CMOS-Inverters sind durch die folgenden
Gleichungen 2 und 3 gegeben: CL ist
die Lastkapazität
am Ausgang eines CMOS-Inverters, und VDC ist die Versorgungsspannung
des CMOS-Inverters.In the case of CMOS inverters which have a p-MOS field-effect transistor as the first or “upper” transistor and an n-MOS field-effect transistor as the second or “lower” transistor, the rise time t r of the output signal of the CMOS inverter is inversely proportional to that Gain β p of the p-MOS field effect transistor, while the fall time t f of the output signal is inversely proportional to the gain factor β n of the n-MOS field effect transistor. The timing behavior of the CMOS inverters and thus the timing of the output transistors can therefore be adjusted by a suitable tuning of the gain factors β p , β n of the CMOS inverters 102 . 104 be determined. The rise time t r and the fall time tf of the output signal of a CMOS inverter are given by the following equations 2 and 3: C L is the load capacitance at the output of a CMOS inverter, and VDC is the supply voltage of the CMOS inverter.
Bei einem bevorzugten Ausführungsbeispiel
ist der erste Transistor 126 des ersten CMOS-Inverters ein
p-MOS-Feldeffekttransistor
und der zweite Transistor 130 ist ein n-MOS-Transistor, wobei der Verstärkungsfaktor
des ersten Transistors 126 größer als der Verstärkungsfaktor
des zweiten Transistors ist. Der erste Transistor 128 des
zweiten CMOS-Inverters
ist ebenfalls ein p-MOS-Feldeffekttransistor und der zweite Transistor 132 ist
ein n-MOS-Feldeffekttransistor, wobei der Verstärkungsfaktor des zweiten Transistors 132 größer als
der Verstärkungsfaktor
des ersten Transistors 128 ist. Da bei dem ersten CMOS-Inverter
der erste Transistor 126 stärker als der zweite Transistor 130 ist,
ist die Anstiegszeit des Ausgangssignals des ersten CMOS-Inverters
am Ausgangsknoten 120 bei einem Eingangssignal an dem Eingangsknoten 116,
das einen niedrigen Pegel aufweist, sehr kurz bzw. sehr schnell.
Gleichzeitig ist aufgrund der niedrigen Verstärkung des zweiten Transistors 130 des
ersten CMOS-Inverters
die Abfallzeit des Ausgangssignals am Ausgangsknoten 120 bei einem
hohen Pegel am Eingangsknoten 116 sehr lange bzw. langsam.
Dieses Verhalten des ersten CMOS-Inverters bewirkt seinerseits,
dass der erste Ausgangstransistor 102 langsam einschaltet
und schnell ausschaltet. Bei dem zweiten CMOS-Inverter, bei dem
der zweite Transistor 132 stärker als der erste Transistor 128 ist, ist
hingegen die Abfallzeit des Signals am Ausgangsknoten 124 des
zweiten CMOS-Inverters bei einem hohen Pegel am Eingangsknoten 122 kurz
bzw. schnell, während
die Anstiegszeit des Ausgangssignals am Ausgangsknoten 124 bei
einem niedrigen Pegel am Eingangsknoten 122 lang bzw. langsam
ist. Dies führt
dazu, dass der zweite Ausgangstransistor 104 schnell ausschaltet
und langsam einschaltet. Das unterschiedliche Ein- und Aus-Schaltverhalten
der Ausgangstransistoren 102 und 104 führt schließlich dazu,
dass das Ausgangssignal UA beim Einschalten
langsam ansteigt und beim Ausschalten schnell abfällt.In a preferred embodiment, the first transistor 126 a p-MOS field-effect transistor and the second transistor of the first CMOS inverter 130 is an n-MOS transistor, the gain of the first transistor 126 is greater than the gain factor of the second transistor. The first transistor 128 of the second CMOS inverter is also a p-MOS field effect transistor and the second transistor 132 is an n-MOS field effect transistor, the gain of the second transistor 132 greater than the gain factor of the first transistor 128 is. Since the first transistor in the first CMOS inverter 126 stronger than the second transistor 130 is the rise time of the output signal of the first CMOS inverter at the output node 120 with an input signal at the input node 116 , which has a low level, very short or very fast. At the same time, due to the low gain of the second transistor 130 of the first CMOS inverter the fall time of the output signal at the output node 120 at a high level at the input node 116 very long or slow. This behavior of the first CMOS inverter in turn causes the first output transistor 102 turns on slowly and turns off quickly. In the second CMOS inverter, in which the second transistor 132 stronger than the first transistor 128 on the other hand is the fall time of the signal at the output node 124 of the second CMOS inverter at a high level at the input node 122 short or fast, during the rise time of the output signal at the output node 124 at a low level at the input node 122 is long or slow. This causes the second output transistor 104 turns off quickly and turns on slowly. The different on and off switching behavior of the output transistors 102 and 104 finally leads to the fact that the output signal U A rises slowly when switched on and falls rapidly when switched off.
Die Auslegung der Transistoren der
CMOS-Inverter mit unterschiedlichen Verstärkungsfaktoren bzw. unterschiedlicher
Treiberstärke
führt daher
in Verbindung mit der kapazitiven Gegenkopplung, die im folgenden beschrieben
ist, zu einem unterschiedlichen Schaltverhalten bzw. unterschiedlichen
Schaltflanken beim Einschalten und beim Ausschalten des jeweiligen
Ausgangstransistors. Die Transistoren der CMOS-Inverter können sowohl symmetrisch, d.
h. mit gleichem Verstärkungsfaktor,
als auch asymmetrisch, je nach Bedarf, ausgelegt werden. Wie bereits
oben erwähnt,
können
die Verstärkungsfaktoren
der ersten Transistoren 126, 128 und der zweiten
Transistoren 130, 132 und von allen weiteren Transistoren
innerhalb der Ansteuerung und des Ausgangstreibers durch das Verhältnis der
Kanalbreite zu der Kanallänge
des jeweiligen Transistors eingestellt werden, wobei der jeweilige
dominante Ladungsträgertyp
des auszulegenden Transistors berücksichtigt werden muss.The design of the transistors of the CMOS inverters with different amplification factors or different driver strengths, in connection with the capacitive negative feedback, which is described below, leads to different switching behavior or different switching edges when switching on and when switching off the respective output transistor. The transistors of the CMOS inverters can be designed symmetrically, ie with the same amplification factor, as well as asymmetrically, as required. As already mentioned above, the amplification factors of the first transistors can 126 . 128 and the second transistors 130 . 132 and of all further transistors within the control and the output driver are set by the ratio of the channel width to the channel length of the respective transistor, the respective dominant charge carrier type of the transistor to be designed having to be taken into account.
Bezugnehmend auf 1 koppelt die kapazitive Gegenkopplung
das Gate des ersten Ausgangstransistors 102 mit der Drain
des ersten Ausgangstransistors 102 und das Gate des zweiten
Ausgangstransistors 104 mit der Drain des zweiten Ausgangstransistors 104.
Die kapazitive Gegenkopplung kann jede beliebige Art einer kapazitiven
Verbindung aufweisen, besteht jedoch vorzugsweise aus einem ersten
Kondensator 134, der das Gate des ersten Transistors 102 mit
der Drain des ersten Ausgangstransistors 102 verbindet,
und einem zweiten Kondensator 136, der das Gate des zweiten
Ausgangstransistors 104 mit der Drain des zweiten Ausgangstransistors 104 verbindet.
Um eine Rückwirkung
der Eingangskapazitäten
der Ausgangstransistoren 102 und 104 auf die kapazitive
Gegenkopplung zu vermeiden, ist beispielsweise der Kapazitätswert des
ersten Kondensators 134 derart gewählt, dass derselbe wesentlich
größer als
die Eingangskapazität
des ersten Ausgangstransistors ist, und der Kapazitätswert des
zweiten Kondensators 136 ist derart gewählt, dass derselbe wesentlich
größer als
die Eingangskapa zität
des zweiten Ausgangstransistors ist. Somit sind der erste Kondensator 134 und
der zweite Kondensator 136 gegenüber den Eingangskapazitäten der
Ausgangstransistoren 102 und 104 dominant. Die
Größe der Kapazitätswerte
der Kondensatoren 134 und 136 zueinander hängt ferner
von dem in dem jeweiligen Ausgangstransistor verwendeten Ladungsträgertyp und
dessen Beweglichkeit ab. Bei üblichen
CMOS-Transistoren beträgt
das Verhältnis
der Beweglichkeit von n-Ladungsträgern bzw. Elektronen zu p-Ladungsträgern bzw.
Löchern 2,5.
Die Kondensatoren 134 und 136 müssen daher
nicht nur ausreichend groß sein,
sondern der erste Kondensator 134 muss für ein symmetrisches
Verhalten der kapazitiven Gegenkopplung den 2,5-fachen Wert des
zweiten Kondensators 136 aufweisen, wenn der erste Kondensator
ein p-MOS-Feldeffekttransistor und der zweite Transistor 104 ein
N-MOS-Feldeffekttransistor ist.Referring to 1 the capacitive negative feedback couples the gate of the first output transistor 102 with the drain of the first output transistor 102 and the gate of the second output transistor 104 with the drain of the second output transistor 104 , The capacitive negative feedback can have any type of capacitive connection, but preferably consists of a first capacitor 134 which is the gate of the first transistor 102 with the drain of the first output transistor 102 connects, and a second capacitor 136 which is the gate of the second output transistor 104 with the drain of the second output transistor 104 combines. To have a retroactive effect on the input capacitance of the output transistors 102 and 104 Avoiding the capacitive negative feedback is, for example, the capacitance value of the first capacitor 134 chosen such that it is substantially larger than the input capacitance of the first output transistor, and the capacitance value of the second capacitor 136 is selected such that the same is substantially larger than the input capacitance of the second output transistor. So are the first capacitor 134 and the second capacitor 136 compared to the input capacitance of the output transistors 102 and 104 dominant. The size of the capacitance values of the capacitors 134 and 136 depends on each other ner on the type of charge carrier used in the respective output transistor and its mobility. In conventional CMOS transistors, the ratio of the mobility of n charge carriers or electrons to p charge carriers or holes is 2 . 5 , The capacitors 134 and 136 must therefore not only be large enough, but the first capacitor 134 must have 2.5 times the value of the second capacitor for a symmetrical behavior of the capacitive negative feedback 136 if the first capacitor is a p-MOS field effect transistor and the second transistor 104 is an N-MOS field effect transistor.
2 zeigt
das zeitliche Verhalten des Stroms I1 durch
den ersten Ausgangstransistor 102, des Stroms I2 durch den zweiten Ausgangstransistor 104 und
der Ausgangsspannung UA für drei Fälle des
Stroms IA durch die Last, wenn eine induktive
Last 138 mit einem kapazitiven Anteil 140 und
einem ohmschen Anteil 142 am Ausgang 106 des Ausgangstreibers
angeschlossen ist und der Ausgangstreiber an dem Eingang 109 desselben
mit einer Gleichspannungsversorgung VDC, einem Rechteckgenerator 144 und
einer weiteren Gleichspannungsversorgung 146 beschaltet
ist. In 1 ist zusätzlich eine
parasitäre
Kapazität 148 eingezeichnet,
die lediglich zu Darstellungszwecken bei dem Umladevorgängen innerhalb
der Ansteuerung dient und beispielsweise durch Kapazitäten der
Ausgangstransistoren 102 und 104 gegen Masse verursacht
wird. Die parasitäre
Kapazität 148 ist
wie die Kondensatoren 134 und 136 mit einer Seite
mit den Drains der Ausgangstransistoren 102 und 104 bzw.
mit dem Ausgang 106 des Ausgangstreibers und mit der anderen
Seite mit Masse verbunden. 2 shows the temporal behavior of the current I 1 through the first output transistor 102 , the current I 2 through the second output transistor 104 and the output voltage U A for three cases of the current I A through the load when an inductive load 138 with a capacitive portion 140 and an ohmic part 142 at the exit 106 the output driver is connected and the output driver is connected to the input 109 the same with a DC voltage supply VDC, a rectangular generator 144 and another DC voltage supply 146 is connected. In 1 is also a parasitic capacitance 148 drawn in, which is used only for the purpose of illustration in the reloading processes within the control and for example by capacitances of the output transistors 102 and 104 against mass is caused. The parasitic capacitance 148 is like the capacitors 134 and 136 one side with the drains of the output transistors 102 and 104 or with the exit 106 of the output driver and connected to ground on the other side.
2A zeigt
die Ausgangsspannung UA für einen
Strom IA durch die induktive Last 138,
der gleich null (IA = 0) oder sehr klein
ist. 2A zeigt ferner
die Ströme
I1 und I2 durch
die Ausgangstransistoren 102 und 104 und den Strom
I3 in den Zweig der Kondensatoren 134, 136 und
der parasitären
Kapazität 148.
Bei einer ersten Phase (1) bis zu einem Zeitpunkt t0 herrscht innerhalb des Ausgangstreibers
ein stabiler Zustand, bei dem der erste Ausgangstransistor 102 ausgeschaltet
ist, der zweite Ausgangstransistor 104 eingeschaltet ist, und
die Ausgangsspannung UA und alle Ströme I1, I2, I3 gleich
null sind. Während
einer zweiten Phase (2) von dem Zeitpunkt t0 bis
zu einem Zeitpunkt t1 schaltet der zweite
Ausgangstransistor 104 zu Beginn dieser Phase (2)
ab, und der erste Ausgangstransistor 102 liefert einen
Strom I1, der gleich I3 ist
(I1 = I3) und der
die parasitäre Kapazität 148 umlädt. Bei
einer dritte Phase (3) zwischen dem Zeitpunkt t1 und einem Zeitpunkt t2 herrscht
wiederum ein stabiler Zustand, bei dem der erste Ausgangstransistor 102 eingeschaltet
und der zweite Ausgangstransistor 104 ausgeschaltet sind,
die Ausgangsspannung UA einen hohen Zustand
aufweist bzw. gleich eins ist und alle Ströme I1,
I2 und I3 gleich
null sind. Bei einer vierten Phase (4) zwischen dem Zeitpunkt
t2 und einem Zeitpunkt t3 schaltet
der erste Ausgangstransistor 102 zu Beginn dieser Phase
(4) ab, und der zweite Ausgangstransistor 104 liefert
einen Strom I2, der gleich –I3 ist (I2 = –I3) und der die parasitäre Kapazität 148 umlädt. 2A shows the output voltage U A for a current I A through the inductive load 138 which is zero (I A = 0) or very small. 2A also shows the currents I 1 and I 2 through the output transistors 102 and 104 and the current I 3 in the branch of the capacitors 134 . 136 and the parasitic capacitance 148 , In a first phase ( 1 ) up to a point in time t 0 there is a stable state within the output driver in which the first output transistor 102 is turned off, the second output transistor 104 is switched on, and the output voltage U A and all currents I 1 , I 2 , I 3 are zero. During a second phase ( 2 ) from time t 0 to time t 1 , the second output transistor switches 104 at the beginning of this phase ( 2 ) and the first output transistor 102 delivers a current I 1 , which is equal to I 3 (I 1 = I 3 ) and which is the parasitic capacitance 148 reloads. In a third phase ( 3 ) between time t 1 and time t 2 there is again a stable state in which the first output transistor 102 turned on and the second output transistor 104 are switched off, the output voltage U A has a high state or is equal to one and all currents I 1 , I 2 and I 3 are equal to zero. In a fourth phase ( 4 ) between the time t 2 and a time t 3 , the first output transistor switches 102 at the beginning of this phase ( 4 ) and the second output transistor 104 delivers a current I 2 which is equal to -I 3 (I 2 = -I 3 ) and which is the parasitic capacitance 148 reloads.
2B zeigt
die Ausgangsspannung UA und die Ströme I1, I2 und I3 für
einen Fall, bei dem der Strom IA durch die
induktive Last 138 wesentlich größer als null ist (IA » 0).
Bei einer ersten Phase (1) bis zu dem Zeitpunkt t0 besitzt der Ausgangstreiber einen stabilen
Zustand, bei dem der erste Ausgangstransistor 102 ausgeschaltet
und der zweite Ausgangstransistor 104 eingeschaltet sind,
die Ausgangsspannung gleich null (UA = O)
ist, und der Strom durch die Last IA über den
zweiten Ausgangstransistor 104 fließt (I2 = –IA). Der Strom I3 und
der Strom I1 sind gleich null. Während einer
zweiten Phase (2) von dem Zeitpunkt t0 zu
dem Zeitpunkt t1 wird zu Beginn dieser Phase
(2) der Strom IA durch die induk tive
Last 138 durch den ersten Ausgangstransistor 102 übernommen
und der erste Ausgangstransistor 102 liefert zusätzlich den
Strom I3 in den Zweig der Kapazitäten, der
die parasitäre
Kapazität 148 umlädt (I1 = IA + I3). Während
einer dritten Phase (3) von dem Zeitpunkt t1 bis
zu dem Zeitpunkt t2 herrscht wiederum ein stabiler Zustand, bei
dem der erste Ausgangstransistor 102 eingeschaltet und
der zweite Ausgangstransistor 104 ausgeschaltet sind, die
Ausgangsspannung UA in einem hohen Zustand
ist bzw. gleich eins ist, und der Strom IA durch
die induktive Last 138 über
den ersten Ausgangstransistor 102 fliesst (I1 =
IA). Die Ströme I3 und
I2 sind null. Während einer vierten Phase (4)
von dem Zeitpunkt t2 zu dem Zeitpunkt t3 liefert der erste Ausgangstransistor 102 den
Strom IA durch die induktive Last 138,
der um den Strom I3 reduziert ist, der die
parasitäre
Kapazität 148 umlädt (I1 = IA + I3). Zu dem Zeitpunkt t3 am
Ende der Phase (4) übernimmt
der zweite Ausgangstransistor 104 den Strom IA durch
die induktive Last 138. 2 B shows the output voltage U A and the currents I 1 , I 2 and I 3 for a case in which the current I A through the inductive load 138 is significantly greater than zero (I A »0). In a first phase ( 1 ) up to time t 0 , the output driver has a stable state in which the first output transistor 102 turned off and the second output transistor 104 are switched on, the output voltage is equal to zero (U A = O), and the current through the load I A via the second output transistor 104 flows (I 2 = –I A ). The current I 3 and the current I 1 are zero. During a second phase ( 2 ) from time t 0 to time t 1 at the beginning of this phase ( 2 ) the current I A through the inductive load 138 through the first output transistor 102 taken over and the first output transistor 102 additionally delivers the current I 3 in the branch of capacitance, which is the parasitic capacitance 148 reloads (I 1 = I A + I 3 ). During a third phase ( 3 ) from time t 1 to time t2 there is again a stable state in which the first output transistor 102 turned on and the second output transistor 104 are switched off, the output voltage U A is in a high state or is equal to one, and the current I A through the inductive load 138 via the first output transistor 102 flows (I 1 = I A ). The currents I 3 and I 2 are zero. During a fourth phase ( 4 ) from time t 2 to time t 3 , the first output transistor delivers 102 the current I A through the inductive load 138 which is reduced by the current I 3 , which is the parasitic capacitance 148 reloads (I 1 = I A + I 3 ). At time t 3 at the end of the phase ( 4 ) takes over the second output transistor 104 the current I A through the inductive load 138 ,
2C zeigt
die Ausgangsspannung UA des Ausgangstreibers
und die Ströme
I1, I2 und I3 für
einen Strom IA durch die induktive Last 138,
der wesentlich kleiner als null ist (IA « 0). Während einer
ersten Phase (1) bis zu dem Zeitpunkt t0 herrscht
ein stabiler Zustand des Ausgangstreibers, bei dem der erste Ausgangstransistor 102 eingeschaltet
und der zweite Ausgangstransistor 104 ausgeschaltet sind,
die Ausgangsspannung UA gleich null ist
bzw. einen niedrigen Zustand aufweist, und der Strom IA durch
die induktive Last 138 über
den zweiten Ausgangstransistor 104 fließt (I2 = –IA). Die Ströme I3 und
I1 sind null. Während einer zweiten Phase (2)
von dem Zeitpunkt t0 bis zu dem Zeitpunkt
t1 liefert der zweite Ausgangstransistor 104 den
Strom IA durch die induktive Last 138,
der durch den Strom I3 reduziert ist, der
die parasitäre
Kapazität 148 umlädt (I2 = -(IA + I3) ). Zu dem Zeitpunkt t1 am
Ende der Phase (2) übernimmt
der erste Ausgangstransistor 102 den Strom IA von
dem zweiten Ausgangstransistor 104. Während einer dritten Phase (3)
von dem Zeitpunkt t1 bis zu dem Zeit punkt
t2 herrscht wieder ein stabiler Zustand
vor, bei dem der erste Ausgangstransistor 102 eingeschaltet und
der zweite Ausgangstransistor 104 ausgeschaltet sind, UA in einem hohen Zustand ist bzw. UA gleich eins ist (UA =
1), und der Strom IA durch die induktive
Last 138 über
den ersten Ausgangstransistor 102 fließt (I1 = IA). Die Ströme I3 und
I2 sind null. Während einer vierten Phase (4)
von dem Zeitpunkt t2 bis zu dem Zeitpunkt t3 übernimmt
der zweite Ausgangstransistor 104 zu Beginn dieser Phase
(4) den Strom IA von dem ersten
Ausgangstransistor 102. Der zweite Ausgangstransistor 104 liefert
zusätzlich
den Strom I3, der die parasitäre Kapazität 148 umlädt (I2 = –(IA + I3)). In 2 ist deutlich zu erkennen, dass für unterschiedliche
Ströme
IA durch die induktive Last 138.
das Anstiegsverhalten der Ausgangsspannung UA unterschiedlich,
einmal flach und einmal steil ist. Die kontrollierte Flankensteilheit
der Ausgangsspannung UA wird durch eine
einfache und daher auch sehr schnelle kapazitive Gegenkopplung erreicht,
die einen kurzen Pfad für
schnelle Umschaltvorgänge bietet.
Die nominellen Flanken für
das Einschalten des jeweiligen Ausgangstransistors sind flacher
als dieselben für
das Ausschalten. Damit wird erreicht, dass während des Umschaltvorganges
kein großer
Querstrom durch die Ausgangstransistoren 102 und 104 fließt, der
senkrecht zu dem Strom IA verläuft, der
durch die induktive Last 138 fließt. Der Querstrom stellt einen
Verluststrom dar, der lediglich zu einer Wärmung des Ausgangstreibers
und zu einer Reduzierung des Stroms IA führt. Der
Verlauf der Ausgangsspannung UA während des
Umschaltvorganges des Ausgangstreibers kann durch eine kapazitive
Gegenkopplung von 1 gut
kontrolliert werden. Der Ausgangstreiber eignet sich daher besonders
zum Schalten induktiver Lasten bei hohen Schaltfrequenzen und vermeidet
zu steile Schaltflanken sowie einen Stromfluss durch parasitäre Dioden
innerhalb der Ausgangstransistoren. 2C shows the output voltage U A of the output driver and the currents I 1 , I 2 and I 3 for a current I A through the inductive load 138 which is significantly less than zero (I A «0). During a first phase (1) up to time t 0 , the output driver is in a stable state, in which the first output transistor 102 turned on and the second output transistor 104 are switched off, the output voltage U A is zero or has a low state, and the current I A through the inductive load 138 via the second output transistor 104 flows (I 2 = –I A ). The currents I 3 and I 1 are zero. During a second phase ( 2 ) from time t 0 to time t 1 , the second output transistor delivers 104 the current I A through the inductive load 138 , which is reduced by the current I 3 , the parasitic capacitance 148 reloads (I 2 = - (I A + I 3 )). At the time t 1 at the end of the phase ( 2 ) takes over the first output transistor 102 the current I A from the second output transistor 104 , During a third phase ( 3 ) from time t 1 to time t 2 there is again a stable state in which the first output transistor 102 turned on and the second output transistor 104 are switched off, U A is in a high state or U A is equal to one (U A = 1), and the current I A through the inductive load 138 via the first output transistor 102 flows (I 1 = I A ). The currents I 3 and I 2 are zero. During a fourth phase ( 4 ) from time t 2 to time t 3 , the second output transistor takes over 104 at the beginning of this phase ( 4 ) the current I A from the first output transistor 102 , The second output transistor 104 additionally supplies the current I 3 , which is the parasitic capacitance 148 reloads (I 2 = - (I A + I 3 )). In 2 it can be clearly seen that for different currents I A through the inductive load 138 , the rise behavior of the output voltage U A is different, once flat and once steep. The controlled edge steepness of the output voltage U A is achieved by a simple and therefore also very fast capacitive negative feedback, which offers a short path for fast switching processes. The nominal edges for switching on the respective output transistor are flatter than those for switching off. This ensures that no large cross-current through the output transistors during the switching process 102 and 104 flows perpendicular to the current I A that flows through the inductive load 138 flows. The cross current represents a leakage current which only leads to a heating of the output driver and to a reduction of the current I A. The course of the output voltage U A during the switching process of the output driver can by a capacitive negative feedback from 1 be well controlled. The output driver is therefore particularly suitable for switching inductive loads at high switching frequencies and avoids switching slopes that are too steep and current flow through parasitic diodes within the output transistors.
Wiederum bezugnehmend auf 4 sind im Vergleich zu den Strömen I1',
I2' durch
die Ausgangstransistoren 306, 308 des bekannten
Ausgangstreibers von 3 und
der Ausgangsspan nung UA' des bekannten Ausgangstreibers die
Transistorströme
I1 und I2 durch
die Ausgangstransistoren 102, 104 des erfindungsgemäßen Ausgangstreibers
und die Ausgangsspannung UA des erfindungsgemäßen Ausgangstreibers
dargestellt. 4A zeigt,
dass der Übergang
der Ströme
I1 und I2 durch
die Ausgangstransistoren 102 und 104 früher erfolgt
als bei dem bekannten Ausgangstreiber von 3, da bei dem erfindungsgemäßen Ausgangstreiber die
Anzahl der Inverter und insgesamt die Anzahl der verwendeten Bauelemente
geringer ist. Durch die bei der Erfindung verwendete kapazitive
Gegenkopplung wird eine gleichmäßige Übergabe
der Ströme
I1 und I2 zu dem
Zeitpunkt t0, wie in 4A zu sehen, und eine definierte flache
Flanke der Ausgangsspannung UA des Ausgangstreibers
zwischen den Zeitpunkten t0 und t1, wie in 4C zu
sehen, erreicht.Again referring to 4 are compared to the currents I 1 ', I 2 ' through the output transistors 306 . 308 of the known output driver from 3 and the output voltage U A 'of the known output driver, the transistor currents I 1 and I 2 through the output transistors 102 . 104 of the output driver according to the invention and the output voltage U A of the output driver according to the invention. 4A shows that the transition of currents I 1 and I 2 through the output transistors 102 and 104 earlier than with the known output driver of 3 , since the number of inverters and overall the number of components used is lower in the output driver according to the invention. Due to the capacitive negative feedback used in the invention, a uniform transfer of the currents I 1 and I 2 at the time t 0 , as in 4A to see, and a defined flat edge of the output voltage U A of the output driver between the times t 0 and t 1 , as in 4C to see achieved.
Tabelle 2 zeigt die Werte der Komponenten
in 1 für das Berechnungsbeispiel
von 4A und C, wobei jede Komponente mit ihrem Bezugszeichen,
der Bezeichnung der für
das Beispiel tatsächlich
verwendeten Komponente, der gewählten
physikalischen Größe und dem
Wert der physikalischen Größe angegeben ist.Table 2 shows the values of the components in 1 for the calculation example of 4A and C , where each component is indicated with its reference number, the name of the component actually used for the example, the physical size chosen and the value of the physical size.
Tabelle
2 Table 2
Wp/Lp und Wn/Ln geben das Verhältnis der Kanalbreite W zu
der Kanallänge
L des jeweiligen p- oder n-Transistors an. Die angegebene Kanalbreite
bezieht sich hier auf die Streifensumme auf einem betreffenden Chip
und ist keine Einzelangabe für
einen Transistor. Die in Tabelle 2 angegebenen Werte sind lediglich
Werte, die für
einen Vergleich des bekannten Ausgangstreibers von 3 mit dem erfindungsgemäßen Ausgangstreiber
von 1 herangezogen werden,
es können
jedoch beliebige geeignete Werte, insbesondere für die Kanalbreiten und Kanallängen eingesetzt
werden, um das zeitliche Steuerverhalten des erfindungsgemäßen Ausgangstreibers
zu optimieren.W p / L p and W n / L n indicate the ratio of the channel width W to the channel length L of the respective p or n transistor. The channel width given here refers to the total stripe on a relevant chip and is not an individual specification for a transistor. The values given in Table 2 are only values that are used for a comparison of the known output driver from 3 with the output driver of 1 can be used, however any suitable values, in particular for the channel widths and channel lengths, can be used in order to optimize the timing behavior of the output driver according to the invention.
11
-
102102
-
erster
Ausgangstransistorfirst
output transistor
-
104104
-
zweiter
Ausgangstransistorsecond
output transistor
-
106106
-
Ausgang
des Ausgangstreibersoutput
of the output driver
-
108108
-
Eingangsknoten
des CMOS-Vor-Invertersinput node
of the CMOS pre-inverter
-
110110
-
erster
Transistor des CMOS-Vor-Invertersfirst
Transistor of the CMOS pre-inverter
-
112112
-
zweiter
Transistor des CMOS-Vor-Inverterssecond
Transistor of the CMOS pre-inverter
-
114114
-
Ausgangsknoten
des CMOS-Vor-Invertersoutput node
of the CMOS pre-inverter
-
116116
-
Eingangsknoten
des ersten CMOS-Invertersinput node
of the first CMOS inverter
-
118118
-
Eingang
der Ansteuerungentrance
the control
-
120120
-
Ausgangsknoten
des ersten CMOS-Invertersoutput node
of the first CMOS inverter
-
122122
-
Eingangsknoten
des zweiten CMOS-Invertersinput node
of the second CMOS inverter
-
124124
-
Ausgangsknoten
des zweiten CMOS-Invertersoutput node
of the second CMOS inverter
-
126126
-
erster
Transistor des ersten CMOS-Invertersfirst
Transistor of the first CMOS inverter
-
128128
-
erster
Transistor des zweiten CMOS-Invertersfirst
Transistor of the second CMOS inverter
-
130130
-
zweiter
Transistor des ersten CMOS-Inverterssecond
Transistor of the first CMOS inverter
-
132132
-
zweiter
Transistor des zweiten CMOS-Inverterssecond
Transistor of the second CMOS inverter
-
134134
-
erster
Kondensatorfirst
capacitor
-
136136
-
zweiter
Kondensatorsecond
capacitor
-
138138
-
induktive
Lastinductive
load
-
140140
-
kapazitiver
Anteilcapacitive
proportion of
-
142142
-
ohmscher
Anteilohmic
proportion of
-
144144
-
Rechteckgeneratorsquare wave generator
-
146146
-
GleichspannungsversorgungDC power supply
-
148148
-
parasitäre Kapazitätparasitic capacitance
-
VDCVDC
-
GleichspannungsversorgungDC power supply
33
-
302302
-
Eingang
des Leitungstreibersentrance
the line driver
-
304304
-
Ausgang
des Leitungstreibersoutput
the line driver
-
306306
-
erster
Ausgangstransistorfirst
output transistor
-
308308
-
zweiter
Ausgangstransistorsecond
output transistor
-
310310
-
erster
Eingang des ersten NOR-Gattersfirst
Input of the first NOR gate
-
312312
-
Ausgang
des ersten NOR-Gattersoutput
of the first NOR gate
-
314314
-
Ausgang
der ersten Inverterketteoutput
the first inverter chain
-
316316
-
Transistor
des Eingangsinverterstransistor
of the input inverter
-
318318
-
Transistor
des Eingangsinverterstransistor
of the input inverter
-
320320
-
erster
Eingang des zweiten NOR-Gattersfirst
Input of the second NOR gate
-
322322
-
Eingang
der zweiten Inverterketteentrance
the second inverter chain
-
324324
-
Ausgang
der zweiten Inverterketteoutput
the second inverter chain
-
326326
-
Transistor
des ersten NOR-Gatterstransistor
of the first NOR gate
-
328328
-
Transistor
des ersten NOR-Gatterstransistor
of the first NOR gate
-
330330
-
Transistor
des ersten NOR-Gatterstransistor
of the first NOR gate
-
332332
-
Transistor
des ersten NOR-Gatterstransistor
of the first NOR gate
-
334334
-
Transistor
des zweiten NOR-Gatterstransistor
of the second NOR gate
-
336336
-
Transistor
des zweiten NOR-Gatterstransistor
of the second NOR gate
-
338338
-
Transistor
des zweiten NOR-Gatterstransistor
of the second NOR gate
-
340340
-
Transistor
des zweiten NOR-Gatterstransistor
of the second NOR gate
-
342342
-
Transistor
der ersten Inverterkettetransistor
the first inverter chain
-
344344
-
Transistor
der ersten Inverterkettetransistor
the first inverter chain
-
346346
-
Transistor
der ersten Inverterkettetransistor
the first inverter chain
-
348348
-
Transistor
der ersten Inverterkettetransistor
the first inverter chain
-
350350
-
Transistor
der ersten Inverterkettetransistor
the first inverter chain
-
352352
-
Transistor
der ersten Inverterkettetransistor
the first inverter chain
-
354354
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
356356
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
358358
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
360360
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
362362
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
364364
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
366366
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
368368
-
Transistor
der zweiten Inverterkettetransistor
the second inverter chain
-
370370
-
Ausgang
des zweiten Inverters der ersten Inverterketteoutput
of the second inverter of the first inverter chain
-
372372
-
zweiter
Eingang des zweiten NOR-Gatterssecond
Input of the second NOR gate
-
374374
-
Ausgang
des zweiten Inverters der zweiten Inverterketteoutput
of the second inverter of the second inverter chain
-
376376
-
zweiter
Eingang des ersten NOR-Gatterssecond
Input of the first NOR gate
-
378378
-
induktive
Lastinductive
load
-
380380
-
kapazitiver
Anteilcapacitive
proportion of
-
382382
-
ohmscher
Anteilohmic
proportion of
-
384384
-
Rechteckgeneratorsquare wave generator
-
386386
-
GleichspannungsversorgungDC power supply
-
VDCVDC
-
GleichspannungsversorgungDC power supply
