DE10223719C1 - Layer arrangement comprises first substrate having first main surface containing first thermally dissolvable delamination layer, and second substrate having second main surface containing second thermally dissolvable delamination layer - Google Patents

Layer arrangement comprises first substrate having first main surface containing first thermally dissolvable delamination layer, and second substrate having second main surface containing second thermally dissolvable delamination layer

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Abstract

Layer arrangement comprises a first substrate (101) having a first main surface (102) containing a first thermally dissolvable delamination layer (103) produced by implanting hydrogen, and a second substrate (104) having a second main surface (105) containing a second thermally dissolvable delamination layer (106) made from porous silicon. The first main surface of the first substrate is fixed to the second main surface of the second substrate. The second thermally dissolvable delamination layer is more stable than the first layer. An Independent claim is also included for a process for the production of a layer arrangement.

Description

Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Herstellen einer Schicht-Anordnung.The invention relates to a layer arrangement and a Method for producing a layer arrangement.

Bei der Technik des Waferbondens werden zwei Wafer miteinander in Kontakt gebracht. Die miteinander in Kontakt gebrachten Wafer werden derart behandelt, dass eine Haftung zwischen den Wafern erfolgt (vgl. [1]). Häufig werden zwei thermisch oxidierte Siliziumscheiben unter Druck gegeneinander gepresst. Dabei gehen die beiden Scheiben eine schwache Haftung ein. Die Befestigung der Scheiben aneinander kann Feld-unterstützt mittels Anlegens einer elektrischen Spannung an die Wafer oder mittels anodischen Bondens durchgeführt werden, indem eine thermische Oxidation in Sauerstoff-Atmosphäre bei ungefähr 1000°C durchgeführt wird. Das Waferbonden wird vor allem für die Herstellung von Silicon-on-Insulator (SOI)-Wafern verwendet. Um eine dünne Silizium-Schicht auf einer Siliziumoxid-Schicht auszubilden, wird ein Wafer, der an der Oberfläche eine Siliziumoxid- Schicht aufweist, auf einem anderen Silizium-Wafer gebondet. Mittels hinreichenden Dünnens eines Wafers, d. h. mittels chemischen oder mechanischen Entfernens von Oberflächen- Material des Wafers, lässt sich dann ein SOI-Wafer generieren. Es ist jedoch schwierig, technisch aufwändig und kostenintensiv, die Dicke der oberen Silizium-Schicht ausreichend genau einzustellen. Ferner würde das Material von annähernd einem gesamten Wafer entfernt und daher verloren werden. Dies stellt eine Verschwendung von teurem Material dar und erfordert eine lange, technisch aufwändige Behandlung zum Entfernen des Materials des Wafers. The wafer bonding technique uses two wafers brought into contact with each other. The one in contact brought wafers are treated in such a way that liability between the wafers (cf. [1]). Often two thermally oxidized silicon wafers under pressure pressed against each other. The two discs go into one weak liability. The attachment of the discs to each other can be field-assisted by applying an electrical Voltage to the wafers or by means of anodic bonding be carried out by thermal oxidation in Oxygen atmosphere is carried out at approximately 1000 ° C. Wafer bonding is mainly used for the production of Silicon-on-insulator (SOI) wafers used. To a thin one To form a silicon layer on a silicon oxide layer, becomes a wafer that has a silicon oxide Has layer, bonded to another silicon wafer. By adequately thinning a wafer, i. H. by means of chemical or mechanical removal of surface Material of the wafer can then be an SOI wafer to generate. However, it is difficult and technically complex costly, the thickness of the top silicon layer set sufficiently precisely. Furthermore, the material of removed almost an entire wafer and therefore lost become. This represents a waste of expensive material and requires a long, technically complex treatment to remove the material of the wafer.  

Um diesem Problem zu begegnen, wird bei kommerziell eingesetzten Waferbonding-Techniken häufig eine Schichttransfer-Technik verwendet, wobei ein Wafer an einer entsprechend strukturierten Schichtlage nach dem Bonden abgebrochen wird.To counter this problem, go to commercial often used a wafer bonding techniques Layer transfer technology is used, with a wafer on one correspondingly structured layer position after bonding is canceled.

Bei dem in [2] beschriebenen, von der Firma Soitec entwickelten Smart-Cut®-Verfahren wird eine vergrabene, destabilisierte Delaminations-Schicht mittels Implantierens von Wasserstoffionen in einem Silizium-Substrat generiert. Mittels Temperns ist an dieser Schicht ein Delaminieren, d. h. Ablösen eines darüber angeordneten dünnen Films von dem darunter gelegenen Silizium-Substrat ermöglicht.In the case described in [2] by Soitec developed Smart-Cut® process, a buried, destabilized delamination layer by implantation generated by hydrogen ions in a silicon substrate. This layer is delaminated by means of tempering, i. H. Peeling a thin film over it from the underlying silicon substrate allows.

Bei dem von der Firma Canon entwickelten ELTRAN®-Verfahren, das in [3] beschrieben ist, wird ein Silizium-Wafer mit einer porösen Oberfläche versehen, welche anschließend derart geglättet wird, dass ein epitaktisches Abscheiden von Silizium-Material darauf möglich ist. Nach dieser Epitaxie wird (das später als Siliziumoxid-Schicht der SOI- Schichtenfolge verwendbare) Siliziumoxid-Material auf der epitaktischen Silizium-Schicht gewachsen. Im Weiteren wird diese Siliziumoxid-Oberfläche mit einem anderen Silizium- Wafer gebondet. Das Abtrennen des unteren, ersten Wafers erfolgt anschließend mittels mechanischer Behandlung unter Verwendung eines Wasserstrahls, der die Struktur entlang der Delaminations-Schicht porösen Siliziums auftrennt.In the ELTRAN® process developed by Canon, described in [3] is a silicon wafer with a provided porous surface, which then such is smoothed that an epitaxial deposition of Silicon material on it is possible. After this epitaxy (which later becomes the silicon oxide layer of the SOI Layer sequence usable) silicon oxide material on the epitaxial silicon layer. Further on this silicon oxide surface with another silicon Wafer bonded. The removal of the lower, first wafer is then carried out by means of mechanical treatment Use a jet of water that sweeps the structure along the Delamination layer separates porous silicon.

Sowohl mit dem aus [2] bekannten Smart-Cut®-Verfahren als auch mit dem in [3] beschriebenen ELTRAN®-Verfahren hergestellte SOI-Wafer sind kommerziell erhältlich.Both with the Smart-Cut® process known from [2] as also with the ELTRAN® process described in [3] SOI wafers produced are commercially available.

Abgesehen von der Herstellung von SOI-Wafern ist es möglich, die Technik des Waferbondens innerhalb des Herstellungsverfahrens integrierter Schaltungen zu verwenden. Grundlagen hierfür sind beispielsweise in [4] beschrieben. Apart from the production of SOI wafers, it is possible to the technique of wafer bonding within the Manufacturing process to use integrated circuits. The basics for this are described, for example, in [4].  

Insbesondere kann unter Verwendung des Waferbondens ein planarer Doppel-Gate-Transistor hergestellt werden. Bei Strukturdimensionen im Bereich von 20 nm bis 30 nm wird damit gerechnet, dass eine weitere Skalierung des Bulk-Transistors insgesamt keinen weiteren Fortschritt darstellt, da Kurzkanaleffekte die Leistungsfähigkeit des einzelnen Bauelements bei einer weiter fortschreitenden Skalierung verschlechtern. Eine aussichtsreiche Alternative zum Umgehen dieser Limitierung ist die Technologie der Doppel-Gate- Transistoren. Bei einem hinreichend dünnem aktiven Gebiet (Kanal-Bereich) können Kurzkanaleffekte mittels der Steuerwirkung von zwei Gate-Anschlüssen (bzw. eines den Kanal-Bereich weitgehend umfassenden Gates, sogenanntes Surrounded Gate) vermindert werden. Es wird angenommen, dass Doppel-Gate-Transistoren wesentliche Bauelemente für eine Terabit Integration sind. Das Herstellen von Doppel-Gate- Transistoren ist allerdings prozesstechnisch aufwändig. Für die Herstellung von Doppel-Gate-Transistoren werden unterschiedliche Möglichkeiten diskutiert und erprobt, beispielsweise das Verwenden vertikaler Transistoren, das Verwenden von Steg-Transistoren oder das Ausbilden von planaren Strukturen mit Replacement-Gate. Allen diesen Konzepten ist jedoch gemeinsam, dass aufwändige, und bisher in der Silizium-Mikroelektronik produktionstechnisch noch nicht oder nur wenig erprobte Prozesse verwendet werden müssen.In particular, using wafer bonding can planar double gate transistor can be produced. at Structural dimensions in the range from 20 nm to 30 nm are thus expected further scaling of the bulk transistor overall does not represent further progress because Short channel effects the performance of the individual Component with a progressive scaling deteriorate. A promising alternative to bypass this limitation is the technology of double gate Transistors. With a sufficiently thin active area (Channel area) can short channel effects by means of Control effect of two gate connections (or one of the Channel area largely comprehensive gates, so-called Surrounded Gate) can be reduced. It is believed that Double gate transistors are essential components for a Terabit integration are. Making Double Gate However, transistors are complex in terms of process technology. For the manufacture of double gate transistors discussed and tested different possibilities, for example using vertical transistors Using bridge transistors or forming planar structures with replacement gate. All of these Concepts, however, have in common that elaborate, and so far in silicon microelectronics production technology still processes that have not been tried or are used only a little have to.

Bei der Verwendung des Waferbondens lassen sich allerdings Doppel-Gate-Transistoren herstellen, ohne dass dafür neuartige Prozesse entwickelt werden müssen.When using wafer bonding, however, Manufacture double gate transistors without this novel processes have to be developed.

Ferner kann das Waferbonden dazu verwendet werden, integrierte Schaltungen zunächst vorderseitig und nachfolgend rückseitig zu verdrahten, wodurch bei komplexen Architekturen eine höhere Integrationsdichte erreichbar ist. Furthermore, wafer bonding can be used to Integrated circuits first on the front and subsequently to be wired on the back, which enables complex architectures a higher integration density can be achieved.  

Allerdings wird gemäß dem Stand der Technik beim Prozessieren eines Wafers zunächst von der Vorderseite und nachfolgend von der Rückseite her die Rückseite dadurch freigelegt, dass ein zweiter Wafer auf einen ersten Wafer gebondet wird und fast das gesamte Material des ersten Wafers entweder mechanisch heruntergeschliffen wird oder chemisch entfernt wird (vgl. [1]).However, according to the state of the art in processing of a wafer first from the front and then from the back the back is exposed by a second wafer is bonded to a first wafer and almost all of the material of the first wafer is either mechanical is ground down or removed chemically (cf. [1]).

Allerdings ist diese Möglichkeit des Freilegens einer Rückseite eines Wafers mit erheblichen Nachteilen behaftet. Mit dem mechanischen Abschleifen bzw. dem chemischen Entfernen des Materials geht annähernd ein gesamter Silizium- Wafer nutzlos verloren, was angesichts der hohen Preise von Silizium-Wafern eine hohe Kostenbelastung darstellt. Ferner ist das Entfernen eines großen Teils eines Wafers zeitaufwändig und kostenintensiv.However, this way of exposing is one Back of a wafer has considerable disadvantages. With mechanical grinding or chemical Removing the material is almost an entire silicon Wafers lost useless, given the high prices of Silicon wafers represent a high cost burden. Further is removing a large part of a wafer time consuming and costly.

[5] offenbart ein Verfahren zum Herstellen von Dünnschicht- Substraten aus Halbleiter-Material sowie auf solchen Substraten gebildete Epitaxie-Strukturen aus Halbleiter- Material, die mit dem Smart-Cut®-Verfahren abgetrennt werden.[5] discloses a method for manufacturing thin film Substrates made of semiconductor material and on such Epitaxial structures formed from substrates from semiconductor Material separated using the Smart-Cut® process become.

[6] offenbart ein Verfahren zum Herstellen von passiven und aktiven Komponenten auf demselben SOI-Substrat, von dem sie mittels Smart-Cut®-Verfahren getrennt und auf weitere Substrate übertragen werden.[6] discloses a method for manufacturing passive and active components on the same SOI substrate from which they are used Smart-Cut® process separately and on other substrates be transmitted.

[7] offenbart ein Dünnfilm-Bauteil aus einer ersten und einer zweiten Bauteileinheit und ein Verfahren zu dessen Herstellung, wobei die Bauteileinheiten von deren Substrat durch Trennen einer porösen Schicht oder durch Lösen eines Klebers getrennt werden.[7] discloses a thin film component made up of a first and a first second component unit and a method for the same Manufacture, whereby the component units by their substrate Separate a porous layer or by loosening an adhesive be separated.

[8] offenbart das Bilden von Arrays von mikroelektronischen Elementen mit dual-gate FETs mit magnetischen Speichern, wobei die magnetischen Speicherschichten durch Waferbonden auf das Halbleitersubstrat übertragen und durch Lösen an einer Wasserstoffimplantierten Schicht von deren Ursprungssubstrat gelöst werden.[8] discloses forming arrays of microelectronic ones Elements with dual-gate FETs with magnetic memories, the magnetic storage layers by wafer bonding transferred to the semiconductor substrate and through Detach from a hydrogen-implanted layer of whose original substrate are solved.

Der Erfindung liegt das Problem zugrunde, eine Möglichkeit zu schaffen, ein Substrat mit geringem Zeit- und Kostenaufwand sowohl vorder- als auch rückseitig zu prozessieren. The invention is based on the problem of a possibility create a substrate with little time and cost to process both on the front and on the back.  

Das Problem wird durch eine Schicht-Anordnung und durch ein Verfahren zum Herstellen einer Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.The problem is solved by a layer arrangement and by a Method for producing a layer arrangement with the Features solved according to the independent claims.

Die erfindungsgemäße Schicht-Anordnung hat ein erstes Substrat mit einer ersten Hauptoberfläche, in dem eine mittels thermischer Behandlung ablösbare Delaminations- Schicht enthalten ist. Ferner hat die Schicht-Anordnung ein zweites Substrat mit einer zweiten Hauptoberfläche, in dem eine temperaturstabile zweite ablösbare Delaminations-Schicht enthalten ist, wobei die erste Hauptoberfläche des ersten Substrats an der zweiten Hauptoberfläche des zweiten Substrats befestigt ist. The layer arrangement according to the invention has a first one Substrate with a first main surface, in which a delamination detachable by thermal treatment Layer is included. Furthermore, the layer arrangement has one second substrate with a second main surface in which a temperature-stable second removable delamination layer is included, with the first major surface of the first Substrate on the second major surface of the second Substrate is attached.  

Ferner ist erfindungsgemäß ein Verfahren zum Herstellen einer Schicht-Anordnung geschaffen, bei dem in einem ersten Substrat in einer ersten Hauptoberfläche eine mittels thermischer Behandlung ablösbare erste Delaminations-Schicht ausgebildet wird. Ferner wird in einem zweiten Substrat mit einer zweiten Hauptoberfläche eine temperaturstabile zweite ablösbare Delaminations-Schicht ausgebildet. Die erste Hauptoberfläche des ersten Substrats wird an der zweiten Hauptoberfläche des zweiten Substrats befestigt.Furthermore, a method for producing a Layer arrangement created in which in a first A substrate in a first main surface Thermal treatment removable first delamination layer is trained. Furthermore, in a second substrate a second main surface a temperature stable second removable delamination layer is formed. The first The main surface of the first substrate is on the second Main surface of the second substrate attached.

Die erfindungsgemäße Silicon-on-Insulator-Wafer-Anordnung hat ein Silizium-Substrat mit einer ersten Hauptoberfläche, sowie ein zweites Substrat mit einer zweiten Hauptoberfläche, in dem eine temperaturstabile, ablösbare Delaminations-Schicht enthalten ist. Der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen Delaminations-Schicht ist eine mit der temperaturstabilen Delaminations-Schicht gekoppelte Silizium-Schicht und eine zwischen der Silizium-Schicht und der zweiten Hauptoberfläche angeordnete Siliziumoxid-Schicht. Die erste Hauptoberfläche des Silizium-Substrats ist an der zweiten Hauptoberfläche des zweiten Substrats befestigt.The silicon-on-insulator wafer arrangement according to the invention has a silicon substrate with a first main surface, and a second substrate with a second main surface, in which is a temperature-stable, removable delamination layer is included. The area of the second substrate between the second main surface and the temperature stable Delamination layer is one with the temperature stable Delamination layer coupled silicon layer and one between the silicon layer and the second main surface arranged silicon oxide layer. The first main surface of the silicon substrate is on the second main surface of the attached second substrate.

Unter temperaturstabil bzw. temperaturrobust wird im Rahmen dieser Anmeldung insbesondere verstanden, dass die temperaturstabile Delaminations-Schicht vor einem Delaminieren bzw. Ablösen geschützt ist, wenn sie einer thermischen Behandlung ausgesetzt wird, bei der die thermisch ablösbare Delaminations-Schicht bereits abgelöst werden kann. Vorzugsweise sollte die temperaturstabile Delaminations- Schicht auch bei Einwirkung einer typischen Temperatur, wie sie bei üblichen halbleitertechnologischen Prozessierungen auftritt, vor einem Ablösen geschützt sein.Under temperature stable or temperature robust is in the frame this application in particular understood that the temperature stable delamination layer in front of you Delamination or peeling is protected if one is subjected to thermal treatment in which the thermal removable delamination layer can already be removed. Preferably, the temperature stable delamination Layer even when exposed to a typical temperature, such as they with usual semiconductor technology processing occurs, be protected from detachment.

Somit hat die Erfindung den Vorteil, dass bei einem thermischen Ablösen der ersten Delaminations-Schicht die temperaturstabile zweite Delaminations-Schicht vor einem unerwünschten Ablösen sicher geschützt ist.Thus, the invention has the advantage that in one thermal peeling of the first delamination layer  temperature-stable second delamination layer in front of one unwanted detachment is safely protected.

Eine Grundidee der Erfindung besteht darin, eine Möglichkeit zu schaffen, nach einer halbleitertechnologischen Frontend- Prozessierung an der Vorderseite eines Substrats die Rückseite prozesstechnisch zugänglich zu machen. Hierfür kann nach der Frontend-Prozessierung und anschließendem Waferbonden die Rückseite des Bauelements auf einfachem Wege für eine weitere Prozessierung zugänglich gemacht wird, indem eine Delaminations-Schicht abgelöst wird und dadurch ein zuvor vergrabener Abschnitt des Substrats freigelegt wird.A basic idea of the invention is one way to create a semiconductor technology front end Processing on the front of a substrate To make the back accessible in terms of process technology. For this can after the frontend processing and afterwards Wafer bonding the back of the component in a simple way is made accessible for further processing by a delamination layer is peeled off and thereby previously buried portion of the substrate is exposed.

Mit der erfindungsgemäßen Schicht-Anordnung ist anschaulich ein Substrat geschaffen, bei dem ein prozessierbarer Oberflächenbereich von der einen Seite her freilegbar ist, indem mittels Temperns eine thermisch ablösbare Delaminations-Schicht abgelöst wird. Ist der an die erste Delaminations-Schicht angrenzende Oberflächenbereich dann prozessiert, kann mittels mechanischen Behandelns (beispielsweise unter Verwendung eines Wasserstrahls, vgl. ELTRAN®-Verfahren) die zweite Delaminations-Schicht abgelöst werden, um die Rückseite eines Prozessierungsbereichs des Wafers freizulegen. Dadurch können nacheinander beide Seiten des Prozessierungsbereichs prozessiert werden.The layer arrangement according to the invention is clear created a substrate in which a processable Surface area can be exposed from one side, by a thermally removable by means of tempering Delamination layer is detached. Is the first Then delamination layer adjacent surface area processed, can be by means of mechanical treatment (for example using a water jet, cf. ELTRAN® process) detached the second delamination layer to the back of a processing area of the To expose wafers. This allows both sides in succession of the processing area can be processed.

Ferner ist mit der erfindungsgemäßen Silicon-on-Insulator- Wafer-Anordnung ein SOI-Wafer bereitgestellt, welcher unterhalb eines prozessierbaren Silizium-Substrats eine vergrabene Siliziumoxid-Schicht aufweist, unterhalb derer eine andere Silizium-Schicht enthalten ist, die an eine temperaturstabile ablösbare Delaminations-Schicht angrenzt. Die temperaturstabile Delaminations-Schicht ist vor einem Ablösen aufgrund des Durchführens von temperaturintensiven Frontend-Prozessen (beispielsweise Ausbilden einer ONO- Schichtenfolge, Ausbilden einer Gate-isolierenden Siliziumoxid-Schicht etc.) geschützt. Nach Durchführung der temperaturintensiven Frontend-Prozesse kann daher die Silicon-on-Insulator-Wafer-Anordnung der Erfindung an der temperaturstabilen Schicht (beispielsweise mittels eines Wasserstrahls) abgelöst werden, wodurch die andere Silizium- Schicht an der Oberfläche freiliegt und einer Prozessierung zugänglich ist.Furthermore, the silicone-on-insulator Wafer arrangement provided an SOI wafer, which below a processable silicon substrate has buried silicon oxide layer, below which Another silicon layer is included that is attached to one temperature-stable removable delamination layer adjoins. The temperature stable delamination layer is in front of you Detachment due to the performance of temperature-intensive Front-end processes (for example, creating an ONO Layer sequence, forming a gate insulating Silicon oxide layer etc.) protected. After performing the  temperature-intensive front-end processes can therefore Silicon-on-insulator wafer arrangement of the invention on the temperature-stable layer (for example by means of a Water jet) are detached, whereby the other silicon Layer exposed on the surface and processing is accessible.

Insbesondere kann die Technik des Waferbondens daher bei der Herstellung eines integrierten Schaltkreises auf Basis der erfindungsgemäßen Silicon-on-Insulator-Wafer-Anordnung verwendet werden, ohne dass annähernd ein kompletter Silizium-Wafer mechanisch heruntergeschliffen oder chemisch entfernt werden muss. Der abgelöste Wafer kann ferner wiederverwendet werden. Dies ist ein wesentlicher Vorteil für einen Einsatz in großtechnischer Produktion, da mechanisches Herunterschleifen oder chemisches Entfernen des Materials von annähernd einem gesamten Wafer vermieden ist. Dadurch ist Zeit und Material eingespart.In particular, the technology of wafer bonding can therefore be used at Manufacture of an integrated circuit based on the Silicon-on-insulator wafer arrangement according to the invention can be used without being nearly a complete Silicon wafers ground mechanically or chemically must be removed. The detached wafer can also be reused. This is a major benefit for use in large-scale production, since mechanical Grinding or chemical removal of the material from approximately an entire wafer is avoided. This is Time and material saved.

Insbesondere kann bei der erfindungsgemäßen Schicht-Anordnung ein Smart-Cut®-Wafer, wie er in [2] beschrieben ist, mit einem ELTRAN®-Wafer, wie er in [3] beschrieben ist, kombiniert werden. Mit jedem dieser Verfahren wird eine Delaminations- oder Bruchschicht erzeugt. Eine der Bruchschichten kann zum Generieren einer dünnen Silizium- Topschicht eines SOI-Wafers verwendet werden, die andere Schicht kann zum Delaminieren nach einer Prozessierung der Silizium-Topschicht verwendet werden. Die komplementären, unterschiedlichen Eigenschaften der mit den beiden Verfahren ausgebildeten Delaminations-Schichten werden ausgenützt, um eine ausgewählte der Delaminations-Schichten abzulösen, wohingegen die andere Delaminations-Schicht dabei vor einem Ablösen geschützt ist. Beim Smart-Cut®-Verfahren erfolgt das Ablösen der wasserstoffhaltigen Delaminations-Schicht mittels Temperns bei 400°C bis 600°C. Diese Temperatur wird bei typischen Frontend-Prozessen (beispielsweise Ausbilden einer Gate-isolierenden Schicht) übertroffen, so dass dabei ein Smart-Cut®-Prozess unkontrolliert ausgelöst würde. Beim ELTRAN®-Verfahren dagegen erfolgt das Ablösen mechanisch unterstützt unter Verwendung eines Wasserstrahls, die dabei abgelöste poröse Silizium-Schicht wird von temperaturintensiven Frontend-Prozessen allerdings nicht beeinflusst. Daher wird vorzugsweise für diejenige Schicht, die nach der Herstellung eines integrierten Schaltkreises als Delaminations-Schicht verwendet wird, das ELTRAN®-Verfahren verwendet, für das Schaffen der Silizium-Schicht auf dem vergrabenen Siliziumoxid wird das Smart-Cut®-Verfahren.In particular, in the layer arrangement according to the invention a Smart-Cut® wafer as described in [2] with an ELTRAN® wafer, as described in [3], be combined. With each of these procedures, one Delamination or fracture layer created. One of the Fracture layers can be used to generate a thin silicon Top layer of one SOI wafer are used, the other Layer can be used for delamination after processing Silicon top layer can be used. The complementary, different properties of the two methods trained delamination layers are exploited to to remove a selected one of the delamination layers, whereas the other delamination layer in front of you Peeling is protected. This is done with the Smart-Cut® process Detach the hydrogen-containing delamination layer using Annealing at 400 ° C to 600 ° C. This temperature is at typical front-end processes (for example, building a Gate insulating layer) surpassed, so that a  Smart-Cut® process would be triggered in an uncontrolled manner. At the In contrast, the ELTRAN® process takes place mechanically supports using a jet of water to do this detached porous silicon layer is from However, temperature-intensive front-end processes are not affected. Therefore, preferably for that layer, the after the manufacture of an integrated circuit as Delamination layer is used, the ELTRAN® process used for creating the silicon layer on the buried silicon oxide becomes the Smart-Cut® process.

Alternativ sind auch andere Schichtsysteme unterhalb einer vergrabenen Siliziumoxid-Schicht denkbar, welche frontendkompatibel sind und eine spätere Delamination oder Ablösung ermöglichen. Denkbar ist beispielsweise eine Siliziumnitrid-Schicht unterhalb einer vergrabenen Siliziumoxid-Schicht, wobei die Siliziumnitrid-Schicht mittels selektiven nasschemischen Ätzens entfernt werden kann, wodurch die beiden Wafer separiert werden könnten.Alternatively, other layer systems are below one buried silicon oxide layer conceivable which are front end compatible and a later delamination or Allow detachment. For example, one is conceivable Silicon nitride layer buried below one Silicon oxide layer, the silicon nitride layer are removed by selective wet chemical etching can, whereby the two wafers could be separated.

Anschaulich wird die Technik des Waferbondens zur Erzeugung einer SOI-Struktur verwendet, mit der es ermöglicht ist, nach der Herstellung eines integrierten Schaltkreises einen Wafer zerstörungsfrei abzulösen, und somit die Rückseite für eine weitere Prozessierung zugänglich zu machen.The technology of wafer bonding for production becomes clear an SOI structure that enables it to be used the manufacture of an integrated circuit a wafer detach non-destructively, and thus the back for one to make further processing accessible.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.Preferred developments of the invention result from the dependent claims.

Bei der Schicht-Anordnung kann der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen zweiten Delaminations-Schicht mindestens ein integriertes Bauelement enthalten.In the case of the layer arrangement, the area of the second Substrate between the second main surface and the temperature-stable second delamination layer at least contain an integrated component.

Ferner kann der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen zweiten ablösbaren Schicht eine an die temperaturstabile zweite ablösbare Schicht angrenzende Silizium-Schicht und eine zwischen der Silizium-Schicht und der zweiten Hauptoberfläche angeordnete Siliziumoxid-Schicht aufweisen. Ein erstes Substrat kann an der ersten Hauptoberfläche eine Silizium- Schicht aufweisen.Furthermore, the region of the second substrate between the second main surface and the temperature-stable second removable layer one to the temperature stable second  removable layer adjacent silicon layer and a between the silicon layer and the second main surface have arranged silicon oxide layer. A first one Substrate can be a silicon on the first main surface Have layer.

Dadurch bildet anschaulich der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen zweiten ablösbaren Schicht gemeinsam mit dem Bereich des ersten Substrats an der ersten Hauptoberfläche einen Silicon-on-Insulator-Wafer (SOI-Wafer).As a result, the region of the second substrate clearly forms between the second main surface and the temperature-stable second removable layer together with the area of the first substrate on the first Main surface of a silicon-on-insulator wafer (SOI wafer).

Die temperaturstabile zweite Delaminations-Schicht kann derart eingerichtet sein, dass sie eine mittels eines Wasserstrahls ablösbare poröse Schicht oder eine mittels selektiven nasschemischen Ätzens ablösbare Siliziumnitrid- Schicht oder eine mechanisch destabilisierte Silizium- Germanium-Schicht enthält.The temperature-stable second delamination layer can be set up in such a way that a Water-jet removable porous layer or an agent selective wet chemical etching removable silicon nitride Layer or a mechanically destabilized silicon Contains germanium layer.

Die temperaturstabile zweite ablösbare Delaminations-Schicht kann derart eingerichtet sein, dass sie vor einer mechanischen Destabilisierung aufgrund einer Einwirkung einer halbleitertechnologischen Frontend-Prozessierung mit den dabei häufig vorkommenden hohen Temperaturen geschützt ist.The temperature-stable second removable delamination layer can be set up so that it is in front of a mechanical destabilization due to the action of a semiconductor technology front-end processing with the frequent high temperatures are protected.

Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Schicht-Anordnung beschrieben. Ausgestaltungen der Schicht-Anordnung gelten auch für das Verfahren zum Herstellen einer Schicht-Anordnung.Furthermore, the method according to the invention is used Manufacture of a layer arrangement described. Refinements of the layer arrangement also apply to that Method for producing a layer arrangement.

Die erste Delaminations-Schicht kann mittels thermischen Behandelns abgelöst werden.The first delamination layer can be thermal Treatments are replaced.

Die Oberfläche und/oder das Innere des verbleibenden Materials des ersten Substrats kann einer halbleitertechnologischen Prozessierung unterworfen werden. The surface and / or the interior of the remaining Material of the first substrate can be one semiconductor technology processing.  

Ein drittes Substrat kann an der freiliegenden Oberfläche des prozessierten verbleibenden Materials des ersten Substrats befestigt werden.A third substrate can be on the exposed surface of the processed remaining material of the first substrate be attached.

Vorzugsweise wird die temperaturstabile zweite Delaminations- Schicht abgelöst.The temperature-stable second delamination is preferably Layer detached.

Die Oberfläche und/oder das Innere des verbleibenden Materials des zweiten Substrats wird vorzugsweise einer Prozessierung unterworfen.The surface and / or the interior of the remaining The material of the second substrate is preferably one Processing subjected.

Das verbleibende Material des ersten Substrats und/oder des zweiten Substrats wird derart prozessiert, das dadurch mindestens ein Doppel-Gate-Transistor ausgebildet wird und/oder mindestens ein integriertes Bauelement sowohl vorder- als auch rückseitig verdrahtet wird.The remaining material of the first substrate and / or the second substrate is processed in such a way that at least one double gate transistor is formed and / or at least one integrated component is wired on the front and back.

Die erste Hauptoberfläche des ersten Substrats kann an der zweiten Hauptoberfläche des zweiten Substrats mittels Waferbondens befestigt werden. Das dritte Substrat kann an einer freiliegenden Oberfläche des prozessierten verbleibenden Materials des ersten Substrats mittels Waferbondens befestigt werden.The first main surface of the first substrate can be on the second main surface of the second substrate by means of Wafer bonds are attached. The third substrate can be on an exposed surface of the processed remaining material of the first substrate by means of Wafer bonds are attached.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.Embodiments of the invention are in the figures are shown and explained in more detail below.

Es zeigen:Show it:

Fig. 1 eine Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung, Fig. 1 shows a layer arrangement according to a first embodiment of the invention,

Fig. 2A bis 2G Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung, Figs. 2A to 2G layer sequences at different times during a process for fabricating a layer arrangement according to a first embodiment of the invention,

Fig. 3A bis 3F Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung. Figs. 3A to 3F layer sequences at different times during a process for fabricating a layer arrangement according to a second embodiment of the invention.

In Fig. 1 ist eine Schicht-Anordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung gezeigt.In Fig. 1 is a layer assembly 100 is shown according to a first embodiment of the invention.

Die Schicht-Anordnung 100 weist ein erstes Silizium-Substrat 101 mit einer ersten Hauptoberfläche 102 auf, in welchem ersten Silizium-Substrat 101 eine mittels Temperns ablösbare thermisch ablösbare Delaminations-Schicht 103 enthalten ist. Ferner weist die Schicht-Anordnung 100 ein zweites Silizium- Substrat 104 auf, das eine zweite Hauptoberfläche 105 aufweist, in welchem zweiten Silizium-Substrat 104 eine temperaturbeständige ablösbare Delaminations-Schicht 106 enthalten ist. Die erste Hauptoberfläche 102 des ersten Silizium-Substrats 101 ist an der zweiten Hauptoberfläche 102 des zweiten Silizium-Substrats 104 mittels Waferbondens befestigt. Die thermisch ablösbare Delaminations-Schicht 103 ist in dem ersten Substrat 101 mittels Implantierens von Wasserstoff unter Verwendung des Smart-Cut®-Verfahrens hergestellt. Wird die Schicht-Anordnung 100 einer ausreichend hohen Temperatur von ungefähr 400°C bis 600°C ausgesetzt, so wird das erste Silizium-Substrat 101 an der thermisch ablösbaren Delaminations-Schicht 103 in zwei Teilbereiche aufgetrennt. Die temperaturbeständige ablösbare Delaminations-Schicht 106 ist gemäß dem ELTRAN®-Verfahren hergestellt, so dass die temperaturbeständige ablösbare Schicht 106 aus porösem Silizium-Material selbst bei einer Erwärmung auf 400°C bis 600°C vor einem Ablösen geschützt ist. Wird allerdings seitlich ein Wasserstrahl angelegt, so wird das zweite Silizium-Substrat 104 an der temperaturbeständigen ablösbaren Schicht 106 in zwei Teilschichten aufgespaltet. The layer arrangement 100 has a first silicon substrate 101 with a first main surface 102 , in which the first silicon substrate 101 contains a thermally removable delamination layer 103 that can be removed by means of tempering. Furthermore, the layer arrangement 100 has a second silicon substrate 104 , which has a second main surface 105 , in which the second silicon substrate 104 contains a temperature-resistant, removable delamination layer 106 . The first main surface 102 of the first silicon substrate 101 is attached to the second main surface 102 of the second silicon substrate 104 by means of wafer bonding. The thermally removable delamination layer 103 is produced in the first substrate 101 by means of implanting hydrogen using the Smart-Cut® method. If the layer arrangement 100 is exposed to a sufficiently high temperature of approximately 400.degree. C. to 600.degree. C., the first silicon substrate 101 on the thermally detachable delamination layer 103 is separated into two partial regions. The temperature-resistant, removable delamination layer 106 is produced in accordance with the ELTRAN® method, so that the temperature-resistant, removable layer 106 made of porous silicon material is protected against detachment even when heated to 400 ° C. to 600 ° C. If, however, a water jet is applied laterally, then the second silicon substrate 104 is split into two partial layers on the temperature-resistant, removable layer 106 .

Ein Prozessierungs-Abschnitt 107 der Schicht-Anordnung 100, der anschaulich der Bereich zwischen den ablösbaren Schichten 103, 106 darstellt, ist vorgesehen, um halbleitertechnologisch prozessiert zu werden. Hierfür kann beispielsweise zunächst eine ausreichend hohe Temperatur angelegt werden, um ein Ablösen der thermisch ablösbaren Delaminations-Schicht 103 zu bewirken, wobei dieses Tempern die temperaturbeständige ablösbare Delaminations-Schicht 106 nicht beeinflusst. Dadurch wird ein erster Ablösebereich 108 des ersten Silizium-Substrats 101 entfernt, so dass der dünne Bereich zwischen der thermisch ablösbaren Delaminations- Schicht 103 und der ersten Hauptoberfläche 102 freigelegt ist. Dieser freigelegte Bereich kann im Weiteren vorderseitig prozessiert werden. Um ein anschließendes Prozessieren des Bereichs des Prozessierungs-Abschnitts 107 zwischen der zweiten Hauptoberfläche 105 und der temperaturbeständigen ablösbaren Delaminations-Schicht 106 zu ermöglichen, kann die Schicht-Anordnung 100 mechanisch destabilisiert werden, indem nach Prozessieren des Bereichs zwischen erster Hauptoberfläche 102 und thermisch ablösbarer Delaminations- Schicht 103 ein weiterer Wafer gemäß Fig. 1 von unten mit der freigelegten thermisch ablösbaren Delaminations-Schicht 103 gebondet wird. Dann kann die so erhaltene Schicht-Anordnung einem Wasserstrahl ausgesetzt werden, wodurch ein zweiter Ablösebereich 109 oberhalb der temperaturbeständigen ablösbaren Delaminations-Schicht 106 abgelöst wird. Dadurch wird der dünne Bereich des Prozessierungs-Abschnitts 107 zwischen der zweiten Hauptoberfläche 105 und der temperaturbeständigen ablösbaren Delaminations-Schicht 106 für eine nachfolgende rückseitige Prozessierung freigelegt.A processing section 107 of the layer arrangement 100 , which clearly represents the area between the removable layers 103 , 106 , is provided in order to be processed using semiconductor technology. For this purpose, for example, a sufficiently high temperature can first be applied to cause the thermally removable delamination layer 103 to be detached, this annealing not influencing the temperature-resistant removable delamination layer 106 . This removes a first release area 108 of the first silicon substrate 101 , so that the thin area between the thermally removable delamination layer 103 and the first main surface 102 is exposed. This exposed area can also be processed from the front. In order to enable subsequent processing of the region of the processing section 107 between the second main surface 105 and the temperature-resistant removable delamination layer 106 , the layer arrangement 100 can be mechanically destabilized by processing the region between the first main surface 102 and thermally removable delamination - Layer 103 a further wafer according to FIG. 1 is bonded from below with the exposed, thermally removable delamination layer 103 . The layer arrangement thus obtained can then be exposed to a water jet, as a result of which a second release region 109 above the temperature-resistant, removable delamination layer 106 is removed. As a result, the thin area of the processing section 107 between the second main surface 105 and the temperature-resistant, removable delamination layer 106 is exposed for subsequent processing on the rear side.

Mittels Verwendens einer Schicht-Anordnung 100 mit einer vergrabenen thermisch ablösbaren Delaminations-Schicht 103 und einer vergrabenen temperaturbeständigen ablösbaren Delaminations-Schicht 106 kann daher ein integrierter Schaltkreis vorder- wie rückseitig prozessiert werden, ohne dass ein aufwändiges mechanisches oder chemisches Abtragen von Material erforderlich ist.By using a layer arrangement 100 with a buried, thermally removable delamination layer 103 and a buried, temperature-resistant, removable delamination layer 106 , an integrated circuit can therefore be processed on the front and on the back without the need for complex mechanical or chemical removal of material.

Im Weiteren wird bezugnehmend auf Fig. 2A bis Fig. 2G ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.Furthermore 2A to Fig. 2G, referring to Fig. Described a method for producing a layer arrangement according to a first embodiment of the invention.

In Fig. 2A ist ein erstes Silizium-Substrat 200 gezeigt, in das unter Verwendung eines Ionenimplantations-Verfahrens H+- Ionen 201 implantiert werden.In Fig. 2A, a first silicon substrate 200 is shown in which by using an ion implantation method H + - ions are implanted two hundred and first

Dadurch wird, wie in der Schichtenfolge 210 aus Fig. 2B gezeigt, eine thermisch ablösbare Schicht 211 im Inneren des ersten Silizium-Substrats 200 generiert. Mittels der thermisch ablösbaren Delaminations-Schicht 211 ist ein Silizium-Body 212 von einer ersten Silizium-Schicht 213 getrennt. Die erste Silizium-Schicht 213 ist der Bereich zwischen der thermisch ablösbaren Delaminations-Schicht 211 und einer ersten Hauptoberfläche 214 der Schichtenfolge 210. Die Dicke "d" ist mittels Einstellens der Ionenimplantations- Parameter einstellbar.As a result, as shown in the layer sequence 210 from FIG. 2B, a thermally detachable layer 211 is generated in the interior of the first silicon substrate 200 . A silicon body 212 is separated from a first silicon layer 213 by means of the thermally detachable delamination layer 211 . The first silicon layer 213 is the region between the thermally removable delamination layer 211 and a first main surface 214 of the layer sequence 210 . The thickness "d" can be adjusted by setting the ion implantation parameters.

In Fig. 2C ist eine Schichtenfolge 220 gezeigt, bei der eine poröse Silizium-Delaminations-Schicht 221 als mechanisch destabilisierte, jedoch temperaturrobuste Schicht auf einem zweiten Silizium-Substrat 222 ausgebildet ist. Das poröse Silizium-Material der Silizium-Delaminations-Schicht 221 wird ausgebildet, wie in [3] beschrieben. Hierfür wird die Oberfläche des Silizium-Substrats 222 chemisch mit Flusssäure und Ethanol behandelt und ein elektrischer Stromfluss generiert, wobei die mit porösem Silizium zu versehende Oberfläche des Silizium-Substrats 222 als Anode dient. Insbesondere wird das poröse Silizium in einer Wasserstoff- Atmosphäre ausgeheilt ("Annealing"), um die Oberfläche der zweiten Schichtenfolge 220 derart zu modifizieren, dass darauf in einem späteren Verfahrensschritt Silizium epitaktisch aufgewachsen werden kann. FIG. 2C shows a layer sequence 220 in which a porous silicon delamination layer 221 is formed as a mechanically destabilized but temperature-robust layer on a second silicon substrate 222 . The porous silicon material of the silicon delamination layer 221 is formed as described in [3]. For this purpose, the surface of the silicon substrate 222 is treated chemically with hydrofluoric acid and ethanol and an electrical current flow is generated, the surface of the silicon substrate 222 to be provided with porous silicon serving as an anode. In particular, the porous silicon is annealed in a hydrogen atmosphere in order to modify the surface of the second layer sequence 220 such that silicon can be epitaxially grown thereon in a later method step.

Um die in Fig. 2D gezeigte Schichtenfolge 230 zu erhalten, wird auf der porösen Silizium-Delaminations-Schicht 221 eine zweite Silizium-Schicht 231 epitaktisch aufgewachsen.In order to obtain the layer sequence 230 shown in FIG. 2D, a second silicon layer 231 is epitaxially grown on the porous silicon delamination layer 221 .

Um die in Fig. 2E gezeigte Schichtenfolge 240 zu erhalten, wird auf der zweiten Silizium-Schicht 231 eine Siliziumoxid- Schicht 241 ausgebildet. Die freiliegende Oberfläche der Schichtenfolge 240 wird als zweite Hauptoberfläche 242 bezeichnet.In order to obtain the layer sequence 240 shown in FIG. 2E, a silicon oxide layer 241 is formed on the second silicon layer 231 . The exposed surface of the layer sequence 240 is referred to as the second main surface 242 .

Die Verfahrensschritte, mit der die in Fig. 2C bis 2E gezeigten Schichtenfolgen 220 bis 240 erhalten werden, werden gemäß dem ELTRAN®-Verfahren durchgeführt.The method steps with which the layer sequences 220 to 240 shown in FIGS. 2C to 2E are obtained are carried out in accordance with the ELTRAN® method.

Um die in Fig. 2F gezeigte Schicht-Anordnung 250 zu erhalten, wird die Schichtenfolge 210 aus Fig. 2B an ihrer ersten Hauptoberfläche 214 mit der zweiten Schichtenfolge 240 aus Fig. 2E an ihrer zweiten Hauptoberfläche 242 unter Verwendung eines Waferbond-Verfahrens befestigt. Dadurch wird die erfindungsgemäße Schicht-Anordnung 250 erhalten.In order to obtain the layer arrangement 250 shown in FIG. 2F, the layer sequence 210 from FIG. 2B is attached to its first main surface 214 with the second layer sequence 240 from FIG. 2E to its second main surface 242 using a wafer bond method. The layer arrangement 250 according to the invention is thereby obtained.

Um die in Fig. 2G gezeigte SOI-Wafer-Anordnung 260 zu erhalten, wird unter Verwendung eines thermischen Annealing- Verfahrens der Silizium-Body 212 von der Oberfläche der Schicht-Anordnung 250 entfernt. Mittels des thermischen Annealings wird die temperaturempfindliche thermisch ablösbare Delaminations-Schicht 211 abgelöst, d. h. der gemäß Fig. 2F oberhalb der Wasserstoffhaltigen Schicht 211 angeordnete Silizium-Body 212 entfernt.In order to obtain the SOI wafer arrangement 260 shown in FIG. 2G, the silicon body 212 is removed from the surface of the layer arrangement 250 using a thermal annealing method. By the thermal annealing, the temperature-sensitive thermal-releasable delamination layer is peeled 211, 211 arranged silicon body that is to say in accordance with Fig. 2F above the hydrogen-containing layer 212 removed.

Dadurch ist eine SOI-Wafer-Anordnung 260 mit einer SOI- Schicht 261 auf der porösen ablösbaren Silizium- Delaminations-Schicht 221 geschaffen, welche wiederum auf dem zweiten Silizium-Substrat 222 angeordnet ist. This creates an SOI wafer arrangement 260 with an SOI layer 261 on the porous, detachable silicon delamination layer 221 , which in turn is arranged on the second silicon substrate 222 .

Die in Fig. 2G gezeigte SOI-Wafer-Anordnung 260 kann als Ausgangsbasis für das Prozessieren eines integrierten Schaltkreises verwendet werden, bei dem sowohl die Vorderseite als auch die Rückseite eines SOI-Substrats prozessiert werden soll.The SOI wafer arrangement 260 shown in FIG. 2G can be used as a starting basis for processing an integrated circuit in which both the front side and the rear side of an SOI substrate are to be processed.

Im Weiteren wird bezugnehmend auf Fig. 3A bis Fig. 3F beschrieben, wie ausgehend von der SOI-Wafer-Anordnung 260 eine Doppel-Gate-Transistor-Anordnung als Schicht-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung prozessiert wird.Furthermore, 3A, referring to Fig. Described to Fig. 3F, as starting a double-gate transistor arrangement is processed as a layer arrangement according to a preferred embodiment of the invention of the SOI wafer assembly 260.

Bei dem ausgehend von der SOI-Wafer-Anordnung 260 prozessierten Doppel-Gate-Transistor sind die Komponenten des Doppel-Gate-Transistors vereinfacht dargestellt (beispielsweise sind die Source-/Drain-Anschlüsse und Source-/Drain-Bereiche nicht dargestellt, welche mittels einer geeigneten Dotierung gebildet werden).In the double-gate transistor processed starting from the SOI wafer arrangement 260 , the components of the double-gate transistor are shown in simplified form (for example, the source / drain connections and source / drain regions are not shown, which are by means of a suitable doping).

In Fig. 3A ist nochmals die SOI-Wafer-Anordnung 260 als Ausgangsbasis für die weitere Prozessierung dargestellt. FIG. 3A shows the SOI wafer arrangement 260 again as the starting point for further processing.

Um die in Fig. 3B gezeigte Schichtenfolge 300 zu erhalten, wird auf der ersten Silizium-Schicht 213 mittels thermischen Oxidierens eine erste Gate-isolierende Schicht 301 aus Siliziumoxid ausgebildet. Ferner wird eine Polysilizium- Schicht auf der Gate-isolierenden Schicht 301 ausgebildet und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens zu einem lateral begrenzten ersten Gate-Bereich 302 aus Polysilizium strukturiert. An den Seitenwänden des lateral begrenzten ersten Gate-Bereichs 302 werden erste und zweite Seitenwandbedeckungen 303, 304 aus Siliziumoxid ausgebildet. Ferner wird eine Siliziumnitridschicht 305 auf der Oberfläche der so erhaltenen Schichtenfolge ausgebildet und unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert, wodurch eine dritte Hauptoberfläche 306 der Schichtenfolge 300 ausgebildet wird. In order to obtain the layer sequence 300 shown in FIG. 3B, a first gate-insulating layer 301 made of silicon oxide is formed on the first silicon layer 213 by means of thermal oxidation. Furthermore, a polysilicon layer is formed on the gate insulating layer 301 and structured using a lithography and an etching method to form a laterally delimited first gate region 302 made of polysilicon. First and second side wall coverings 303 , 304 made of silicon oxide are formed on the side walls of the laterally delimited first gate region 302 . Furthermore, a silicon nitride layer 305 is formed on the surface of the layer sequence thus obtained and planarized using a CMP ("chemical mechanical polishing") method, as a result of which a third main surface 306 of the layer sequence 300 is formed.

Um die in Fig. 3C gezeigte Schichtenfolge 310 zu erhalten, wird ein drittes Silizium-Substrat 311 an der dritten Hauptoberfläche 306 der Schichtenfolge 300 mittels Waferbondens befestigt.In order to obtain the layer sequence 310 shown in FIG. 3C, a third silicon substrate 311 is attached to the third main surface 306 of the layer sequence 300 by means of wafer bonding.

Die in Fig. 3D gezeigte Schichtenfolge 310 ist mit der in Fig. 3C gezeigten Schichtenfolge 310 identisch, wobei bei der Darstellung in Fig. 3D die Schichtenfolge verglichen mit der Darstellung in Fig. 3C, um 180° in der Papierebene gedreht ist.The layer sequence 310 shown in FIG. 3D is identical to that shown in Fig. 3C layer sequence 310, which in the representation in Fig. 3D the sequence of layers compared with the representation in Fig. 3C, is rotated 180 degrees in the paper plane.

Um die in Fig. 3E gezeigte Schichtenfolge 320 zu erhalten, wird an der porösen Silizium-Delaminations-Schicht 221 unter Verwendung eines Wasserstrahls das zweite Silizium-Substrat 222 entfernt, wodurch an der Oberfläche die zweite Silizium- Schicht 231 freigelegt wird. Nachfolgend wird die zweite Silizium-Schicht 231 unter Verwendung eines Ätz-Verfahrens entfernt, wodurch die Siliziumoxid-Schicht 241 an der Oberfläche der Schichtenfolge 320 freigelegt wird.In order to obtain the layer sequence 320 shown in FIG. 3E, the second silicon substrate 222 is removed from the porous silicon delamination layer 221 using a water jet, as a result of which the second silicon layer 231 is exposed on the surface. The second silicon layer 231 is subsequently removed using an etching method, as a result of which the silicon oxide layer 241 is exposed on the surface of the layer sequence 320 .

Um die in Fig. 3F gezeigte Doppel-Gate-Transistor-Anordnung 330 zu erhalten, wird zunächst die Siliziumoxid-Schicht 241 unter Verwendung eines geeigneten Ätz-Verfahrens entfernt. Ferner wird die dadurch freigelegte erste Silizium-Schicht 213 mittels thermischen Oxidierens an der Oberfläche oxidiert, wodurch eine zweite Gate-isolierende Schicht 331 ausgebildet wird. Auf dieser Schichtenfolge wird eine weitere Polysilizium-Schicht abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert, wodurch der zweite Gate-Bereich 332 aus Polysilizium ausgebildet wird. Nachfolgend wird eine dritte und vierte Seitenwandbedeckung 333, 334 des zweiten Gate-Bereichs 332 ausgebildet. Ferner wird eine andere Siliziumnitrid-Schicht 335 abgeschieden und unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert. In order to obtain the double gate transistor arrangement 330 shown in FIG. 3F, the silicon oxide layer 241 is first removed using a suitable etching method. Furthermore, the first silicon layer 213 exposed thereby is oxidized on the surface by means of thermal oxidation, as a result of which a second gate-insulating layer 331 is formed. A further polysilicon layer is deposited on this layer sequence and structured using a lithography and an etching method, as a result of which the second gate region 332 is formed from polysilicon. A third and fourth sidewall covering 333 , 334 of the second gate region 332 is subsequently formed. Another silicon nitride layer 335 is also deposited and planarized using a CMP (chemical mechanical polishing) method.

Dadurch wird die Doppel-Gate-Transistor-Anordnung 330 erhalten, wobei die erste Silizium-Schicht 213 einen Kanalbereich aufweist, der mit den Gate-Bereichen 302, 332 jeweils lateral überlappt. Ferner sind in Fig. 3F nicht gezeigte Source-/Drain-Anschlüsse mittels Implantierens von Dotieratomen des n-Leitungstyps (z. B. Arsen) in einem Bereich der ersten Silizium-Schicht 213 ausgebildet, die lateral an die Seitenwand-Bedeckungen 303, 304, 333, 334 angrenzen. Die Leitfähigkeit des Kanal-Bereichs kann daher sowohl mittels Anlegens einer geeigneten Spannung an den ersten Gate-Bereich 302, als auch mittels Anlegens einer geeigneten Spannung an den Gate-Bereich 332 gesteuert werden, wodurch sich die Bezeichnung Doppel-Gate-Transistor-Anordnung erklärt. This results in the double-gate transistor arrangement 330 , the first silicon layer 213 having a channel region which laterally overlaps with the gate regions 302 , 332 . Further, 3F are in Fig. No / drain terminals by means of implantation of doping atoms of the n-conductivity type (for. Example, arsenic) in a region of the first silicon layer 213 formed source shown that laterally to the side wall-coverings 303, 304 , 333 , 334 adjoin. The conductivity of the channel region can therefore be controlled both by applying a suitable voltage to the first gate region 302 and by applying a suitable voltage to the gate region 332 , which explains the term double-gate transistor arrangement ,

In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Tong, QY, Gösele, U "Science and Technology of Semiconductor Wafer Bonding" (1998), John Wiley and Sons, USA, ISBN 0-471-57481-3;
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[8] US 6,391,658 B1.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

100100

Schicht-Anordnung
Layer assembly

101101

erstes Silizium-Substrat
first silicon substrate

102102

erste Hauptoberfläche
first main surface

103103

thermisch ablösbare Delaminations-Schicht
thermally removable delamination layer

104104

zweites Silizium-Substrat
second silicon substrate

105105

zweite Hauptoberfläche
second main surface

106106

temperaturbeständige ablösbare Delaminations-Schicht
temperature-resistant removable delamination layer

107107

Prozessierungs-Abschnitt
Prozessierungs section

108108

erster Ablösebereich
first peeling area

109109

zweiter Ablösebereich
second peeling area

200200

erstes Silizium-Substrat
first silicon substrate

201201

Wasserstoff-Ionen
Hydrogen ion

210210

Schichtenfolge
layer sequence

211211

thermisch ablösbare Delaminations-Schicht
thermally removable delamination layer

212212

Silizium-Body
Silicon Body

213213

erste Silizium-Schicht
first silicon layer

214214

erste Hauptoberfläche
first main surface

220220

zweite Schichtenfolge
second layer sequence

221221

poröse Silizium-Delaminations-Schicht
porous silicon delamination layer

222222

zweites Silizium-Substrat
second silicon substrate

230230

Schichtenfolge
layer sequence

231231

zweite Silizium-Schicht
second silicon layer

240240

Schichtenfolge
layer sequence

241241

Siliziumoxid-Schicht
Silicon oxide layer

242242

zweite Hauptoberfläche
second main surface

250250

Schicht-Anordnung
Layer assembly

260260

SOI-Wafer-Anordnung
SOI wafer assembly

261261

SOI-Schicht
SOI layer

300300

Schichtenfolge
layer sequence

301301

erste Gate-isolierende Schicht
first gate insulating layer

302302

erster Gate-Bereich
first gate area

303303

erste Seitenwandbedeckung
first side wall covering

304304

zweite Seitenwandbedeckung
second side wall covering

305305

Siliziumnitrid-Schicht
Silicon nitride layer

306306

dritte Hauptoberfläche
third main surface

310310

Schichtenfolge
layer sequence

311311

drittes Silizium-Substrat
third silicon substrate

320320

Schichtenfolge
layer sequence

330330

Doppel-Gate-Transistor-Anordnung
Double-gate transistor arrangement

331331

zweite Gate-isolierende Schicht
second gate insulating layer

332332

zweiter Gate-Bereich
second gate area

333333

dritte Seitenwandbedeckung
third side wall covering

334334

vierte Seitenwandbedeckung
fourth sidewall covering

335335

andere Siliziumnitrid-Schicht
other silicon nitride layer

Claims (13)

1. Schichtanordnung mit einem ersten Substrat (101, 200) mit einer ersten Hauptoberfläche (102, 214) in dem eine erste thermisch ablösbare Delaminationsschicht (103, 211) enthalten ist, die mittels Implantation von Wasserstoff hergestellt wurde, und mit einem zweiten Substrat (104, 222) mit einer zweiten Hauptoberfläche (105, 242) in dem eine zweite thermisch ablösbare Delaminationsschicht (106, 221) enthalten ist, wobei die erste Hauptoberfläche des ersten Substrates an der zweiten Hauptoberfläche des zweiten Substrates befestigt ist, dadurch gekennzeichnet, dass die thermisch stabilere zweite thermisch ablösbare Delaminationsschicht (106, 221) poröses Silizium enthält.1. Layer arrangement with a first substrate ( 101 , 200 ) with a first main surface ( 102 , 214 ) in which a first thermally detachable delamination layer ( 103 , 211 ) is contained, which was produced by means of hydrogen implantation, and with a second substrate ( 104 , 222 ) with a second main surface ( 105 , 242 ) in which a second thermally removable delamination layer ( 106 , 221 ) is contained, the first main surface of the first substrate being fastened to the second main surface of the second substrate, characterized in that the contains thermally more stable second thermally removable delamination layer ( 106 , 221 ) porous silicon. 2. Schichtanordnung nach Anspruch 1, wobei das erste Substrat (101, 200) an der ersten Hauptoberfläche (102, 214) eine erste Siliziumschicht (213) aufweist.2. Layer arrangement according to claim 1, wherein the first substrate ( 101 , 200 ) has a first silicon layer ( 213 ) on the first main surface ( 102 , 214 ). 3. Schichtanordnung nach Anspruch 2, wobei das zweite Substrat (104, 222) zwischen der zweiten Hauptoberfläche (105, 242) und der zweiten Delaminationsschicht (106, 221) eine an die Delaminationsschicht angrenzende zweite Siliziumschicht (231) und eine an die zweite Hauptoberfläche angrenzende Siliziumoxidschicht (241) aufweist.3. Layer arrangement according to claim 2, wherein the second substrate ( 104 , 222 ) between the second main surface ( 105 , 242 ) and the second delamination layer ( 106 , 221 ) has a second silicon layer ( 231 ) adjoining the delamination layer and one on the second main surface has an adjacent silicon oxide layer ( 241 ). 4. Schichtanordnung nach Anspruch 1, wobei die zweite Delaminationsschicht (106, 221) Germanium enthält.4. Layer arrangement according to claim 1, wherein the second delamination layer ( 106 , 221 ) contains germanium. 5. Verfahren zum Herstellen einer Schichtanordnung (100, 250) mit den Schritten:
  • a) in einem ersten Substrat (101, 200) mit einer ersten Hauptoberfläche (102, 214) wird mittels Implantation von Wasserstoff eine erste thermisch ablösbare Delaminationsschicht (103, 211) ausgebildet;
  • b) in einem zweiten Substrat (104, 222) mit einer zweiten Hauptoberfläche (105, 242) wird eine zweite thermisch ablösbare Delaminationsschicht (106, 221), die poröses Silizium enthält, ausgebildet;
  • c) die erste Hauptoberfläche (102, 214) des ersten Substrates wird an der zweiten Hauptoberfläche (105, 242) des zweiten Substrates befestigt.
5. A method for producing a layer arrangement ( 100 , 250 ) with the steps:
  • a) a first thermally detachable delamination layer ( 103 , 211 ) is formed in a first substrate ( 101 , 200 ) with a first main surface ( 102 , 214 ) by implantation of hydrogen;
  • b) in a second substrate ( 104 , 222 ) with a second main surface ( 105 , 242 ), a second thermally removable delamination layer ( 106 , 221 ) is formed, which contains porous silicon;
  • c) the first main surface ( 102 , 214 ) of the first substrate is attached to the second main surface ( 105 , 242 ) of the second substrate.
6. Verfahren nach Anspruch 5, mit dem weiteren Schritt:
  • a) Ablösen der ersten Delaminationsschicht (103, 211) mittels thermischer Behandlung.
6. The method according to claim 5, with the further step:
  • a) peeling off the first delamination layer ( 103 , 211 ) by means of thermal treatment.
7. Verfahren nach Anspruch 6, mit dem weiteren Schritt:
  • a) Befestigen eines dritten Substrates (311) an der freiliegenden Oberfläche des prozessierten verbleibenden Materials (213) des ersten Substrates (101, 200).
7. The method according to claim 6, with the further step:
  • a) attaching a third substrate ( 311 ) to the exposed surface of the processed remaining material ( 213 ) of the first substrate ( 101 , 200 ).
8. Verfahren nach Anspruch 7, mit dem weiteren Schritt:
  • a) Lösen der thermisch stabileren zweiten thermisch ablösbaren Delaminationsschicht (106, 221).
8. The method according to claim 7, with the further step:
  • a) loosening the thermally more stable second thermally removable delamination layer ( 106 , 221 ).
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das verbleibende Material (213) des ersten Substrats (101, 200) prozessiert wird.9. The method according to any one of the preceding claims, wherein the remaining material ( 213 ) of the first substrate ( 101 , 200 ) is processed. 10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das verbleibende Material (241, 231) des zweiten Substrats (104, 222) prozessiert wird.10. The method according to any one of the preceding claims, wherein the remaining material ( 241 , 231 ) of the second substrate ( 104 , 222 ) is processed. 11. Verfahren nach Anspruch 9 oder 10, wobei das verbleibende Material (213; 241, 231) des ersten oder zweiten Substrats (101, 200; 104, 222) derart prozessiert wird, dass ein Doppel- Gate-Transistor ausgebildet wird oder dass ein integriertes Bauelement vorder- und rückseitig verdrahtet wird.11. The method according to claim 9 or 10, wherein the remaining material ( 213 ; 241 , 231 ) of the first or second substrate ( 101 , 200 ; 104 , 222 ) is processed such that a double-gate transistor is formed or that a integrated component is wired on the front and rear. 12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Befestigen der ersten Hauptoberfläche des ersten Substrats an der zweiten Hauptoberfläche des zweiten Substrates mittels Waferbonden erfolgt.12. The method according to any one of the preceding claims, attaching the first major surface of the first Substrate on the second main surface of the second substrate by means of wafer bonds. 13. Verfahren nach einem der Ansprüche 7 bis 12, wobei das Befestigen des dritten Substrates (311) an der Oberfläche des prozessierten verbleibenden Materials (213) des ersten Substrates (101, 200) mittels Waferbonden erfolgt.13. The method according to any one of claims 7 to 12, wherein the attachment of the third substrate ( 311 ) on the surface of the processed remaining material ( 213 ) of the first substrate ( 101 , 200 ) is carried out by means of wafer bonding.
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