DE10223175A1

DE10223175A1 - Verfahren zur Verschlüsselung von Daten und eine Vorrichtung zur Duchführung des Verfahrens

Info

Publication number: DE10223175A1
Application number: DE2002123175
Authority: DE
Inventors: Josef Riegebauer; Andrea Beit-Grogger; Holger Bock
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-05-24
Filing date: 2002-05-24
Publication date: 2003-12-11

Abstract

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Verschlüsselung von Daten in einer integrierten Schaltungsanordnung, mit vor einer unberechtigten Analyse zu schützenden Teilverfahrensschritten. Dabei wird zumindest teilweie parallel zu einem vor einer Analyse zu schützendem Teilverfahrensschritt ein weiterer, zumindest ähnlich ablaufender Tarnverfahrensschritt mit einem zufällig ausgewählten Schlüssel ausgeführt. Es wird ferner eine Vorrichtung zur Druchführung des Verfahrens vorgeschlagen, wobei eine Verschlüsselungseinrichtung mit mindestens zwei Verschlüsselungseinheiten zur parallelen Verschlüsselung von Daten mit Mitteln zur Bereitstellung eines zufällig ausgewählten Teilschlüssels ausgestattet ist.

Description

Verfahren zur Verschlüsselung von Daten und eine Vorrichtung zur Durchführung des Verfahrens.
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Verschlüsselung von Daten in einer integrierten Schaltungsanordnung mit vor einer unberechtigten Analyse zu schützenden Teilverfahrensschritten.

Mit der Zunahme des elektronischen Datenaustausches nimmt auch der Angriff unberechtigter Personen auf die ausgetauschten Daten zu. Aus diesem Grund gewinnt der Schutz der ausgetauschten Daten immer mehr an Bedeutung.

Um die Daten zu schützen werden sie elektronisch verschlüsselt. Dazu sind verschiedene Verfahren bekannt. Zum Beispiel: DES, AES, IDEA, LOKI 91, FEAL, Blow Fish, Triple DES mit zwei oder drei Schlüsseln. Desweiteren werden grundsätzlich zwei Gruppen von Verschlüsselungsverfahren unterschieden. Zum einen Blockverschlüsselungsverfahren und zum anderen Stromverschlüsselungsverfahren. Allen genannten Verfahren ist gemein, daß sie zur Verschlüsselung sich elektronischer Schlüssel bedienen. Demzufolge gilt es also, nicht nur die übertragenen Daten zu schützen, sondern in gleichem Maße zumindest auch die dazu verwendeten Schlüssel und Schaltungsanordnungen.

Elektronische Schaltungsanordnungen zur Realisierung der Verschlüsselungsalgorithmen sind aufgebaut aus kleinen und kleinsten elektronischen Komponenten, die wiederum in einem elektronischen Chip zu komplexen Schaltungen auf kleinstem Raum zusammengeführt werden. Abhängig von den in den Schaltungen verarbeiteten Daten und den verwendeten Schlüsseln, können durch die in den Schaltungen sich bewegenden Elektronen physikalische Seiteneffekte beobachtet, gemessen und aufgezeichnet werden. Eine Analyse dieser sogenannten Seiteneffekte erlaubt Rückschlüsse auf die zu schützenden Daten.

Bekannte Seiteneffekte sind z. B.:

- der benötigte Energiebedarf der verwendeten Schaltung,
- die Stromaufnahme der verwendeten Schaltung,
- oder die elektromagnetische Abstrahlung der Schaltung.

Abhängig von den verwendeten Schlüsseln und übertragenen Daten ergeben die oben genannten Seiteneffekte, über die Zeit betrachtet, ein charakteristisches Profil. Diese Profile erlauben, mit mathematischen und/oder statistischen Mitteln Rückschlüsse auf die verwendeten Schlüssel und die verschlüsselten Daten.

Ein dazu geeignetes, bekanntes Verfahren wird DPA (Differential Power Analysis) genannt und wurde von Kocher, P., Jaffe, J. und Jun, B., Differential Power Analysis, in Crypto 1999, vorgestellt.

Abwehrmaßnahmen gegen DPA haben das Ziel, Angriffe auf die zu schützende Information zu erschweren, in dem der erforderliche Aufwand für die Ermittlung der Information so hoch wie möglich gesetzt wird. Es bieten sich dazu verschiedene Vorgehensweisen an. So können die charakteristischen Profile durch ein Rauschen überlagert werden. Es ist jedoch bereits möglich, dieses Rauschen wiederum mit statistischen und/oder mathematischen Mitteln herauszufiltern bzw. aus dem Profil zu entfernen, da die Quantität und die Qualität des charakteristischen Profils zu verschieden von dem Rauschprofil ist.

Desweiteren ist in der Druckschrift US 6,327,661 B1 vorgeschlagen, die Startpunkte der einzelnen Verschlüsselungsoperationen zu verschieben und dies mit einer Durchmischung der Einzeloperationen zu kombinieren.

Auch ist es möglich, mit einer sogenannten "Differential Precharge Logic" schaltungstechnisch die Entstehung solcher charakteristischen Profile durch die Verminderung des sogenannten Signal-Rauschverhältnisses zu vermeiden. Dies erfordert jedoch einen erhöhten Platzbedarf und Entwicklungsaufwand, bei der Realisierung der logischen Schaltungen und eine höhere Strom und Leitungsaufnahme im Betrieb der logischen Schaltungen.

Es ist die Aufgabe der Erfindung, ein Verfahren anzubieten, das den Aufwand zur Ermittlung geschützter Informationen durch die Nutzung von Seiteneffekten logischer Schaltungen deutlich erhöht und dabei den Platzbedarf für die Schaltungen gegenüber gegenüber den oben genannten Maßnahmen verringert.

Diese Aufgabe wird durch ein Verfahren zur Verschlüsselung von Daten in einer integrierten Schaltungsanordnung mit vor einer unberechtigten Analyse zu schützenden Teilverfahrensschritten gelöst, indem zumindest teilweise parallel zu einem vor einer Analyse zu schützendem Teilverfahrensschritt ein weiterer zumindest ähnlich ablaufender Tarnverfahrensschritt mit einem zufällig ausgewählten Schlüssel ausgeführt wird. Dazu wird eine Vorrichtung zur Durchführung des Verfahrens vorgeschlagen, wobei eine Verschlüsselungseinrichtung mit mindestens zwei Verschlüsselungseinheiten zur parallelen Verschlüsselung von Daten mit Mittel zur Bereitstellung eines zufällig ausgewählten Teilschlüssels ausgestattet ist.

In einer Weiterbildung des Verfahrens werden die parallel ablaufenden Tarnverfahrensschritte mit zufällig ausgewählten Teilschlüsseln ausgeführt, die mit Mitteln zur Bereitstellung dieser Teilschlüssel, geführt durch eine Steuereinheit, den Verschlüsselungseinheiten zugeführt werden.

Diese parallelen Tarnverfahrensschritte ergeben ein anderes, dabei jedoch ähnlich geartetes Profil, so daß es deutlich schwieriger mit bekannten mathematischen oder statistischen Mitteln von dem Profil des zu schützenden Verfahrensschrittes unterscheidbar ist, da die Quantität und die Qualität sowie das zeitliche Auftreten der beiden Profile sich nicht wesentlich voneinander unterscheiden.

Das erfindungsgemäße Verfahren eignet sich vorteilhaft für alle Block- und Stromalgorithmen, die zur Verschlüsselung herangezogen werden können. Dazu gehören z. B. die im Folgenden nur mit ihren Kurzbezeichnungen benannten Algorithmen wie: DES, AES, IDEA, LOKI 91, FEAL, Blow Fish, Triple DES mit zwei oder drei Schlüsseln.

Insbesondere bei Blockalgorithmen bietet es sich an, das gesamte Verschlüsselungsverfahren in Zeittakte aufzuteilen, wobei während eines Zeittaktes eine vorbestimmte Anzahl von Teilverfahrensschritten parallel abgearbeitet wird. Dabei kann statt eines Teilverfahrensschrittes auch ein Tarnverfahrensschritt ausgeführt werden. Vorteilhaft an dieser Ausgestaltung ist die Verwendung der selben Hardware-Logik für die nacheinander folgenden Verfahrensschritte und der damit einsparbare Hardwarebedarf.

Diese Ausgestaltung bietet zudem die Möglichkeit, in jedem einzelnen Zeittakt einen parallelen Tarn- bzw. Teilverfahrensschritt mit zufälligem Schlüssel auszuführen. Dabei erhöht sich nur die benötigte Zeit für das gesamte Verschlüsselungsverfahren, da zur Abarbeitung sämtlicher Teilverfahrensschritte ein oder mehrere zusätzliche Zeittakte benötigt werden. Der Aufwand für die zusätzlich benötigte Hardware erhöht sich dabei nur gering. Es wird für die Tarnverfahrensschritte die selbe Hardware benutzt, die in anderen Zeittakten reguläre Teilverschlüsselungsschritte durchführt. Die Steuerung der Zuführung von regulären Schlüsseln und Tarnschlüsseln übernimmt eine geeignete Steuereinheit. Es wird dabei in jedem Zeittakt, ein gegebenenfalls zu schützender Verfahrensschritt getarnt und dabei zeitgleich ein Höchstmaß an Performance bei einem Minimum an Hardwarebedarf sichergestellt.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Vorrichtung zur Verschlüsselung von Daten in einer integrierten Schaltungsanordnung mit vor einer unberechtigten Analyse zu schützenden Teilverfahrensschritten sieht vor, nicht in allen Zeittakten Tarnverschlüsselungsschritte durchzuführen, sondern nur diejenigen Zeittakte mit Tarnverschlüsselungsschritten zu versehen, die im besonderen Maße schützenswert oder durch bekannte Analysemethoden angreifbar sind. Damit wird bei gleicher Schutzwirkung die Performance des gesamten Verschlüsselungsverfahrens noch erhöht. Dies ist auch ohne Erweiterung der logischen Schaltung für die Verschlüsselung möglich, indem erfindungsgemäß diejenigen Takte mit den besonders schützenswerten oder besonders angreifbaren Verfahrensschritten oder Teilverfahrensschritten um mindestens einem parallelen Tarnverfahrensschritt erweitert werden. Um das Verfahren zu realisieren werden die logischen Schaltungen zusätzlich um ein Mittel zur Auswahl der regulär verschlüsselten Daten erweitert.

Im Falle einer DES-Verschlüsselung sind die beiden ersten und die beiden letzten Teilverschlüsselungsschritte von insgesamt 16 Teilverschlüsselungsschritten besonders durch die "Differential Power Analysis" angreifbar, bzw. analysierbar. Damit ist es vorteilhaft in einem solchem Fall diese Teilverschlüsselungsschritte durch parallele Tarnverschlüsselungsschritte zu schützen.

In einer weiteren vorteilhaften Ausgestaltung der Erfindung ist die Verschleierung des Startzeitpunktes einzelner Teilverfahrensschritte vorgesehen. Dies wird erreicht durch zufällig erzeugte Verschiebungen des Startzeitpunktes der einzelnen Tarn- und/oder Teilverfahrensschritte innerhalb eines Zeittaktes unter der Zuhilfenahme von Zeitverzögerungsgliedern, die den Verschlüsselungseinheiten in zufälliger Auswahl vorgeschaltet sind.

Bei gleichzeitiger, zumindest teilweise parallelen Abarbeitung von Tarnverfahrensschritten und zu schützenden Teilverfahrensschritten kann somit nicht nur der Verfahrensschritt an sich, sondern auch vorteilhaft dessen Startzeit, Endzeit und Ablaufdauer verschleiert werden. Desweiteren ergeben sich durch das erfindungsgemäße Verfahren die folgenden Vorteile:

- die Verwendung einer sogenannten Differential-Precharge- Logic kann entfallen, da es durch die Tarnung der Teilverfahrensschritte nicht mehr erforderlich ist, ein möglichst geringes Signalrauschverhältnis zu erhalten bzw. ein charakteristisches Profil der Schaltungen durch schaltungstechnische Maßnahmen zu verhindern. Im Weiteren wird dadurch der Raum- und Flächenbedarf der logischen Schaltungen verringert.
- Der zusätzliche Aufwand für das Design und die Entwicklung der logischen Schaltung ist gering, da außer einer Auswahleinrichtung zur Differenzierung der Ergebnisse aus regulären Verschlüsselungsschritten und Tarnverschlüsselungsschritten und der Zeitverzögerungsglieder eine zusätzliche logische Schaltung für das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung nicht erforderlich ist.
- Der durch das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung mögliche Verzicht auf die sogenannte "Differential-Precharge-Logic" ermöglicht im Rahmen des Schaltungsdesigns die Verwendung von VHDL oder ähnlichen Hardwarebeschreibungssprachen. Dabei steht VHDL für Very highspeed integrated circuit Hardware Description Language.
- Das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung ist unabhängig von dem eingesetzten Verschlüsselungsverfahren und eignet sich demzufolge für alle bekannten und zukünftigen Verschlüsselungsverfahren.

Im folgenden ist das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung durch zwei Figuren und ein Ausführungsbeispiel näher erläutert. Es zeigen:
Fig. 1, ein in fünf Zeittakte aufgeteiltes Verschlüsselungsverfahren nach DES mit den Tarnverfahrensschritten in tabellarischer Form und
Fig. 2, eine schematische Darstellung einer erfindungsgemäßen Vorrichtung mit vier S-Boxen am Beispiel eines DES Verfahrens.
Das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung zeichnen sich dadurch aus, daß die Anwendung unabhängig von dem verwendeten Verschlüsselungsverfahren ist. Beispielhaft für alle bekannten Verschlüsselungsverfahren ist das erfindungsgemäße Verfahren am DES (Data Encryption Standart) beschrieben.
Jeder Verfahrensschritt kann durch einen parallel abzuarbeitenden gleichgearteten Verfahrensschritt mit zufällig gewählten Eingangsdaten, zum Beispiel zufällig gewählter Teilschlüssel, gegenüber einem Analyseverfahren wie zum Beispiel der DPA (Differential Power Analysis) getarnt werden.
Bei einer DES-Verschlüsselung, die in insgesamt 16 Teilverschlüsselungsschritten abläuft, sind in besonderem Maße die ersten und letzten beiden Verschlüsselungsschritte schützenswert, da hier die Möglichkeit, geschützte Information durch DPA zu ermitteln, besonders stark gegeben ist.
Üblicherweise genügt es, die 16 Teilverschlüsselungsschritte R1 bis R16 mit vier S-Boxen S1 bis S4 in vier Zeittakten T1 bis T4 abzuarbeiten, wobei jeder Zeittakt eine vorbestimmte Zeit umfaßt. Um zusätzliche Tarnverschlüsselungsschritte RX abzuarbeiten besteht das erfindungsgemäße Verfahren aus fünf Zeittakten. Die damit gegenüber dem "ungeschützten" Verfahren gewonnene Verarbeitungskapazität ist mit Tarnverschlüsselungsschritten RX im ersten Zeittakt T1 und im letzten Zeittakt T5 aufgefüllt.
Es werden dabei in den Tarnverschlüsselungsschritten RX zufällig gewählte Teilschlüssel angewandt. Diese werden durch eine Steuereinheit 15 über die Teilschlüsseleingänge 10, 11, 12 und 13 den Verschüsselungseinheiten zugeführt. Die Tarnverschlüsselungsschritte erzeugen ein Profil, das den zu schützenden Verschlüsselungsschritten sehr ähnlich ist. Ein Angriff mit DPA bleibt somit wirkungslos, da derzeit keine mathematischen oder statistischen Verfahren bekannt sind, die es ermöglichen, die beiden, aus den parallel ablaufenden Teilverschlüsselungsschritten resultierenden Profile, zu trennen.
Durch den zusätzlichen Einsatz einer zufälligen Verschiebung des Startzeitpunktes der einzelnen Verschlüsselungsschritte wird die Analyse durch DPA (Differential Power Analysis) zusätzlich erschwert. Fig. 2 beschreibt dazu eine erfindungsgemäße Vorrichtung in einer schematischen Darstellungsform. Es ist das Prinzip einer DES-Verschlüsselung (Data Encryption Standart) mit vier S-Boxen (S1 bis S4) dargestellt. Zur Abarbeitung aller 16 Teilverschlüsselungsschritten muß das dargestellte Schema vier mal durchlaufen werden, was vier Zeittakten entspricht. Die zufällige Verschiebung der Startzeitpunkte der Teilverschüsselungsschritte erfolgt dabei mit Schlüsseln aus dem Mittel 16 zur Bereitstellung zufällig ausgewählter Schlüssel, durch die Zeitverzögerungglieder 7, 8 und 9, die den Verschlüsselungseinheiten 2, 3 und 4 vorgeschaltet sind.
Erfindungsgemäß besteht das Verfahren gegenüber dem "ungeschütztem" Verfahren aus fünf Zeittakten T1-T5. Jeweils zwei Tarnverschlüsselungsschritten RX werden im ersten Zeittakt T1 und letzten Zeittakt T5 ausgeführt. Die Tarnverschlüsselungsschritte werden dabei mit zufällig ausgewählten Teilschlüsseln, die durch eine Steuereinheit 15 über die Teilschlüsseleingänge 10 und 11 zugeführt werden, abgearbeitet.
Die Abarbeitung der Tarnverschlüsselungsschritte erfolgt in den Verschlüsselungseinheiten, den sogenannten S-Boxen S1 und S2. Da die erzeugten Daten der Tarnverschlüsselungsschritte nicht für die weitere Verarbeitung bestimmt sind, ist ein Auswahlglied 14 vorgesehen, das nur die regulär verschlüsselten Daten auswählt und zur weiteren Verarbeitung zur Verfügung stellt.
Zur zusätzlichen Verschleierung des Startzeitpunktes einzelner Teilverschlüsselungsschritte und Tarnverschlüsselungsschritte dienen die Zeitverzögerungsglieder 7, 8 und 9 an den Eingängen für die Teilschlüssel 11, 12 und 13. Dabei werden zufällig ausgewählte Teilschlüssel aus dem Mittel 16 zur Bereitstellung zufällig ausgewählter Teilschlüssel verwendet. Bezugszeichenliste 1 S-Box 1 bzw. Verschlüsselungseinrichtung
2 S-Box 2 bzw. Verschlüsselungseinrichtung
3 S-Box 3 bzw. Verschlüsselungseinrichtung
4 S-Box 4 bzw. Verschlüsselungseinrichtung
5 Dateneingang
6 Datenausgang
7 erstes Zeitverzögerungsglied
8 zweites Zeitverzögerungsglied
9 drittes Zeitverzögerungsglied
10 erster Teilschlüsseleingang
11 zweiter Teilschlüsseleingang
12 dritter Teilschlüsseleingang
13 vierter Teilschlüsseleingang
14 Auswahlglied
15 Steuereinheit
16 Mittel zur Bereitstellung zufällig ausgewählter Teilschlüssel

Claims

1. Verfahren zur Verschlüsselung von Daten in einer integrierten Schaltungsanordnung mit vor einer unberechtigten Analyse zu schützenden Teilverfahrensschritten, dadurch gekennzeichnet, daß zumindest teilweise parallel zu einem vor einer Analyse zu schützenden Teilverfahrensschritt ein weiterer zumindest ähnlich ablaufender Tarnverfahrensschritt mit einem zufällig ausgewählten Schlüssel ausgeführt wird.

2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß ein zufällig ausgewählter Schlüssel ein Teilschlüssel ist.

3. Verfahren nach Patentanspruch 1 bis 2, dadurch gekennzeichnet, daß zumindest zwei Teilverfahrensschritte parallel abgearbeitet werden.

4. Verfahren nach Patentanspruch 1 bis 3, dadurch gekennzeichnet, daß mehrere Teilverfahrensschritte verteilt auf mehrere Zeittakte abgearbeitet werden und in dem ersten und letzten Zeittakt parallele Tarnverfahrensschritte ausgeführt werden.

5. Verfahren nach Patentanspruch 1 bis 4, dadurch gekennzeichnet, daß die Tarnverfahrensschritte und die zu schützenden Teilverfahrensschritte innerhalb eines Zeittaktes jeweils mit einem zufälligen Zeitverzug abgearbeitet werden.

6. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren einen Block- oder Stromalgorithmus beinhaltet.

7. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren ein symetrisches Verschlüsselungverfahren ist.

8. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren ein asymetrisches Verfahren ist.

9. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren dem "DES" (Data Encryption Standart) entspricht.

10. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren dem "AES" (Advanced Encryption Standart) entspricht.

11. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren dem "LOKI91" genannten Verfahren entspricht.

12. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren dem "FEAL" genannten Verfahren entspricht.

13. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß das Verschlüsselungsverfahren dem "BlowFish" genanntem Verfahren entspricht.

14. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß es bei sogenannten SmartCards oder Chipkarten angewandt wird.

15. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß es bei sogenannten Security-Chips in Computern angewandt wird.

16. Vorrichtung zur Durchführung des Verfahrens nach Patentanspruch 1 bis Patentanspruch 15, dadurch gekennzeichnet, daß eine Verschlüsselungseinrichtung mit mindestens zwei Verschlüsselungseinheiten zur parallelen Verschlüsselung von Daten vorgesehen ist, wobei die Verschlüsselungseinrichtung mit Mitteln zur Bereitstellung eines zufällig ausgewählten Teilschlüssels ausgestattet ist.

17. Vorrichtung nach Patentanspruch 16, dadurch gekennzeichnet, daß eine Steuereinheit zur Steuerung der Zuführung eines regulären Schlüssels und eines Tarnschlüssels zu den Verschlüsselungseinheiten vorgesehen ist.

18. Vorrichtung nach Patentanspruch 16 bis Patentanspruch 17, dadurch gekennzeichnet, daß zur Auswahl regulär verarbeiteter Daten den Verschlüsselungseinheiten ein Mittel nachgeschaltet ist.

19. Vorrichtung nach Patentanspruch 16 bis Patentanspruch 18, dadurch gekennzeichnet, daß Zeitverzögerungsglieder den Verschlüsselungseinheiten vorgeschaltet sind.