DE102023121160A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

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Yudai Higa
Atsushi Sakai
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Abstract

Eine Halbleitervorrichtung umfasst einen Zellenbereich, in dem MISFETs ausgebildet sind, und einen Umfangsbereich, der den Zellenbereich in der Draufsicht umgibt. In dem Zellenbereich und in dem Umfangsbereich ist ein n-Typ-Störstellenbereich in einem Halbleitersubstrat ausgebildet. In dem Halbleitersubstrat sind in dem Umfangsbereich ein Elementisolationsabschnitt, ein p-Typ-Störstellenbereich und ein n-Typ-Störstellenbereich so ausgebildet, dass sie den Zellenbereich in der Draufsicht umgeben. Ein p-Typ-Störstellenbereich und ein n-Typ-Störstellenbereich sind in dem Halbleitersubstrat in dem Zellenbereich so ausgebildet, dass sie den Störstellenbereich kontaktieren. Der Elementisolationsabschnitt befindet sich in dem Störstellenbereich und ist von einer Übergangsgrenzfläche zwischen dem Störstellenbereich und dem Störstellenbereich beabstandet.

Description

  • Querverweis auf verwandte Anmeldung
  • Die Offenbarung der am 10. August 22 eingereichten Japanischen Patentanmeldung Nr. 2022-127995 einschließlich des Anmeldungstextes, der Zeichnungen und der Zusammenfassung ist hier durch Bezugnahme vollständig mit aufgenommen.
  • Hintergrund
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung und insbesondere auf eine Halbleitervorrichtung, die einen Störstellenbereich aufweist, der einen Zellenbereich umgibt, sowie auf ein Verfahren zu ihrer Herstellung.
  • Halbleiterelemente wie etwa ein MISFET (Metall-Isolator-Feldeffekttransistor) sind auf einem Halbleitersubstrat ausgebildet, das in einer Halbleitervorrichtung bereitgestellt ist. Die Rauschfestigkeit wird verbessert, indem an einer tiefen Stelle des Halbleitersubstrats ein n-Typ-Störstellenbereich ausgebildet wird und indem die Halbleiterelemente und das Halbleitersubstrat durch den n-Typ-Störstellenbereich elektrisch isoliert werden.
  • Nachfolgend ist eine offenbarte Technik aufgeführt.
  • [Patentdokument 1] Japanisches Patent Nr. 5487304 Z
  • Zum Beispiel ist, Wie in 32 von Patentdokument 1 gezeigt, ein Zellenbereich, der MISFETs aufweist, in der Draufsicht von einem Umfangsbereich umgeben. In dem Umfangsbereich sind ein p-Typ-Störstellenbereich zum Zuführen einer Spannung zu einem Wannenbereich, der als Kanalbereich des MISFET dient, und ein n-Typ-Störstellenbereich zum Zuführen einer Spannung zu einem Störstellenbereich zur Isolierung ausgebildet. Der Zellenbereich ist durch den Umfangsbereich elektrisch von den anderen Halbleiterelementen isoliert.
  • Zusammenfassung
  • Wie im Patentdokument 1 gezeigt, passt bei einer Struktur, bei der eine Spannung an den Kanalbereich angelegt wird und die Elementisolierung durch die Störstellenbereiche erfolgt, die bestehende Struktur des Umfangsbereichs möglicherweise in manchen Fällen nicht mehr, wenn die Struktur des Zellenbereichs geändert wird. Das heißt, wenn die Struktur des Zellenbereichs geändert wird, kann es schwierig sein, den p-Typ-Störstellenbereich mit dem Kanalbereich zu verbinden, und die Durchbruchspannung kann in der Nähe des Umfangsbereichs gesenkt sein. Daher kann sich die Zuverlässigkeit der Halbleitervorrichtung verringern.
  • Weitere Aufgaben und neue Merkmale werden aus der Beschreibung dieser Offenbarung und den beigefügten Zeichnungen ersichtlich.
  • Die typischen Ausführungsformen, die in der vorliegenden Anmeldung offenbart werden, werden im Folgenden kurz beschrieben.
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform umfasst einen Zellenbereich, in dem MISFETs ausgebildet sind, und einen Umfangsbereich, der den Zellenbereich in der Draufsicht umgibt. Die Halbleitervorrichtung umfasst einen ersten Störstellenbereich eines ersten Leitfähigkeitstyps, der in einem Halbleitersubstrat in dem Zellenbereich und in dem Umfangsbereich ausgebildet ist, einen Elementisolationsabschnitt, der in dem Halbleitersubstrat von einer oberen Oberfläche des Halbleitersubstrats bis zu einer vorgegebenen Tiefe in dem Umfangsbereich so ausgebildet ist, dass er den Zellenbereich in der Draufsicht umgibt, einen zweiten Störstellenbereich eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, ist in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu einer Position tiefer als der Elementisolationsabschnitt in dem Umfangsbereich so ausgebildet, dass er den Zellenbereich in der Draufsicht umgibt, einen dritten Störstellenbereich des ersten Leitfähigkeitstyps, der in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem ersten Störstellenbereich in dem Umfangsbereich so ausgebildet ist, dass er den zweiten Störstellenbereich in der Draufsicht umgibt, einen vierten Störstellenbereich des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat in dem Zellenbereich so ausgebildet ist, dass er den zweiten Störstellenbereich kontaktiert und sich auf dem ersten Störstellenbereich befindet, und einen fünften Störstellenbereich des ersten Leitfähigkeitstyp, der in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem vierten Störstellenbereich in dem Zellenbereich so ausgebildet ist, dass er den zweiten Störstellenbereich kontaktiert. Hier weist der Elementisolationsabschnitt einen in dem Halbleitersubstrat ausgebildeten Graben und einen in dem Graben vergrabenen dielektrischen Film auf und der Elementisolationsabschnitt befindet sich in dem zweiten Störstellenbereich und ist von einer Übergangsgrenzfläche zwischen dem zweiten Störstellenbereich und dem fünften Störstellenbereich beabstandet.
  • Bei einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform umfasst die Halbleitervorrichtung einen Zellenbereich, in dem MISFETs ausgebildet sind, und einen Umfangsbereich, der den Zellenbereich in der Draufsicht umgibt. Das Verfahren umfasst: (a) Ausbilden eines ersten Störstellenbereichs eines ersten Leitfähigkeitstyps in einem Halbleitersubstrat in dem Zellenbereich und in dem Umfangsbereich; (b) Ausbilden eines Elementisolationsbereichs in dem Halbleitersubstrat von einer oberen Oberfläche des Halbleitersubstrats bis zu einer vorgegebenen Tiefe in dem Umfangsbereich derart, dass er den Zellenbereich in der Draufsicht umgibt; (c) Ausbilden eines zweiten Störstellenbereichs eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu einer Position tiefer als der Elementisolationsabschnitt in dem Umfangsbereich derart, dass er den Zellenbereich in der Draufsicht umgibt; (d) Ausbilden eines dritten Störstellenbereichs des ersten Leitfähigkeitstyps in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem ersten Störstellenbereich in dem Umfangsbereich derart, dass er in der Draufsicht den zweiten Störstellenbereich umgibt; (e) Ausbilden eines vierten Störstellenbereichs des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat in dem Zellenbereich derart, dass er den zweiten Störstellenbereich kontaktiert und sich auf dem ersten Störstellenbereich befindet; (f) Ausbilden eines fünften Störstellenbereichs des ersten Leitfähigkeitstyps in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem vierten Störstellenbereich in dem Zellenbereich derart, dass er den zweiten Störstellenbereich kontaktiert. Hier weist der Elementisolationsabschnitt einen in dem Halbleitersubstrat ausgebildeten Graben und einen in dem Graben vergrabenen dielektrischen Film auf und der Elementisolationsabschnitt befindet sich in dem zweiten Störstellenbereich und ist von einer Übergangsgrenzfläche zwischen dem zweiten Störstellenbereich und dem fünften Störstellenbereich beabstandet.
  • Gemäß einer Ausführungsform kann die Zuverlässigkeit von Halbleitervorrichtungen verbessert werden.
  • Kurzbeschreibung der Zeichnungen
    • 1 ist eine Draufsicht, die einen Abschnitt einer Halbleitervorrichtung in einer ersten Ausführungsform zeigt.
    • 2 ist eine vergrößerte Draufsicht auf den Abschnitt der Halbleitervorrichtung in der ersten Ausführungsform.
    • 3 ist eine Querschnittsansicht, die die Halbleitervorrichtung in der ersten Ausführungsform zeigt.
    • 4 ist eine Querschnittsansicht, die die Halbleitervorrichtung in der ersten Ausführungsform zeigt.
    • 5 ist eine Querschnittsansicht, die einen Herstellungsschritt der Halbleitervorrichtung in der ersten Ausführungsform zeigt.
    • 6 ist eine Querschnittsansicht, die einen Herstellungsschritt im Anschluss an 5 zeigt.
    • 7 ist eine Querschnittsansicht, die einen auf 6 folgenden Herstellungsschritt zeigt.
    • 8 ist eine Querschnittsansicht, die einen auf 7 folgenden Herstellungsschritt zeigt.
    • 9 ist eine Querschnittsansicht, die einen auf 8 folgenden Herstellungsschritt zeigt.
    • 10 ist eine Querschnittsansicht, die einen auf 9 folgenden Herstellungsschritt zeigt.
    • 11 ist eine Querschnittsansicht, die einen auf 10 folgenden Herstellungsschritt zeigt.
    • 12 ist ein Diagramm, das Daten von Experimenten zeigt, die von den Erfindern der vorliegenden Erfindung durchgeführt wurden.
    • 13 ist ein Diagramm, das Daten von Experimenten zeigt, die von den Erfindern der vorliegenden Erfindung durchgeführt wurden.
    • 14 ist eine vergrößerte Draufsicht auf einen Abschnitt einer Halbleitervorrichtung in einer zweiten Ausführungsform.
    • 15 ist eine vergrößerte Draufsicht auf einen Abschnitt einer Halbleitervorrichtung in einer dritten Ausführungsform.
    • 16 ist eine Querschnittsansicht, die die Halbleitervorrichtung in der dritten Ausführungsform zeigt.
    • 17 ist ein Diagramm, das Daten von Experimenten zeigt, die von den Erfindern der vorliegenden Erfindung durchgeführt wurden.
    • 18 ist eine Querschnittsansicht, die einen Herstellungsschritt einer Halbleitervorrichtung in einer vierten Ausführungsform zeigt.
    • 19 ist eine Querschnittsansicht, die einen Herstellungsschritt im Anschluss an 18 zeigt.
    • 20 ist eine Querschnittsansicht, die einen Herstellungsschritt im Anschluss an 19 zeigt.
    • 21 ist eine Querschnittsansicht, die einen Herstellungsschritt einer Halbleitervorrichtung in einem ersten untersuchten Beispiel zeigt.
    • 22 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in einem zweiten untersuchten Beispiel zeigt.
  • Genaue Beschreibung
  • Nachfolgend werden Ausführungsformen anhand der Zeichnungen im Einzelnen beschrieben. In allen Zeichnungen zur Erläuterung der Ausführungsformen werden Elemente mit den gleichen Funktionen mit den gleichen Bezugszeichen bezeichnet und auf eine wiederholte Beschreibung davon wird verzichtet. In den folgenden Ausführungsformen werden Beschreibungen gleicher oder ähnlicher Teile grundsätzlich nicht wiederholt, außer wenn dies besonders erforderlich ist.
  • Darüber hinaus schneiden die in der vorliegenden Anmeldung beschriebene X-Richtung, Y-Richtung und Z-Richtung einander und sind orthogonal zueinander. In der vorliegenden Anmeldung ist die Z-Richtung als vertikale Richtung, Höhenrichtung oder Dickenrichtung einer bestimmten Struktur beschrieben. Darüber hinaus bedeutet der in der vorliegenden Anmeldung verwendete Ausdruck „Draufsicht“, dass die durch die X-Richtung und die Y-Richtung gebildete Ebene eine „Ebene“ ist und die „Ebene“ aus der Z-Richtung betrachtet wird.
  • Erste Ausführungsform
  • Struktur der Hälbleitervorrichtung
  • Die Struktur der Halbleitervorrichtung in der ersten Ausführungsform wird nachstehend unter Bezugnahme auf die 1 bis 4 beschrieben. 1 ist eine Draufsicht, die einen Abschnitt der Halbleitervorrichtung (Halbleiterchip) in der ersten Ausführungsform zeigt. 2 ist eine Draufsicht, die einen vergrößerten Bereich 1A zeigt, der in 1 gezeigt ist. 3 ist eine Querschnittsansicht entlang der in 2 gezeigten Linie A-A. 4 ist eine Querschnittsansicht entlang der Linie B-B in 2.
  • Wie in 1 gezeigt, umfasst die Halbleitervorrichtung verschiedene Halbleiterelemente wie MISFETs, Zenerdioden ZD, Widerstandselemente und kapazitive Elemente. Hier ist ein Bereich, in dem MISFETs ausgebildet sind, als Zellenbereich CR dargestellt. Die Halbleiterelemente sind in der Draufsicht von einem n-Typ-Störstellenbereich HNW umgeben. Darüber hinaus sind die Halbleiterelemente durch den Störstellenbereich HNW und einen n-Typ-Störstellenbereich DNW elektrisch voneinander isoliert, was später in einer Querschnittsansicht beschrieben wird.
  • Wie in 2 gezeigt, umfasst die Halbleitervorrichtung einen Zellenbereich CR und einen Umfangsbereich OR, der den Zellenbereich CR in der Draufsicht umgibt. Die MISFETs in dem Zellenbereich CR bilden beispielsweise einen Teil eines Gleichspannungsumsetzers oder einer Leistungsversorgungs-ICs. Jeder der MISFETs weist eine Gate-Elektrode GE auf, die sich in Y-Richtung erstreckt.
  • In dem Umfangsbereich OR ist ein p-Typ-Störstellenbereich HPW ausgebildet, der den Zellenbereich CR in der Draufsicht umgibt und sich in X-Richtung und Y-Richtung erstreckt. In dem Umfangsbereich OR ist der n-Typ-Störstellenbereich HNW ausgebildet, der den Störstellenbereich HPW in der Draufsicht umgibt und sich in der X-Richtung und der Y-Richtung erstreckt.
  • Wie in 3 und 4 gezeigt, ist ein Halbleitersubstrat SUB aus einem laminierten Körper eines Trägersubstrats SS aus p-Typ-Siliciumsubstrat und einer p-Typ-Halbleiterschicht (Epitaxieschicht) EP, die auf dem Trägersubstrat SS durch ein epitaktisches Wachstumsverfahren ausgebildet ist, ausgebildet. In der Halbleiterschicht EP sind verschiedene Störstellenbereiche ausgebildet, der Einfachheit halber wird jedoch erläutert, dass in dem Halbleitersubstrat SUB verschiedene Störstellenbereiche ausgebildet sind.
  • in dem Zellenbereich CR und in dem Umfangsbereich OR ist der n-Typ-Störstellenbereich DNW in dem Halbleitersubstrat SUB ausgebildet. Dieser Störstellenbereich DNW isoliert die MISFETs in dem Zellenbereich CR von dem Trägersubstrat SS, um die Rauschfestigkeit zu erhöhen.
  • Zunächst wird die Struktur in dem Umfangsbereich OR beschrieben.
  • In dem Umfangsbereich OR ist ein Elementisolationsabschnitt STI in dem Halbleitersubstrat SUB von einer oberen Oberfläche des Halbleitersubstrats SUB bis zu einer vorgegebenen Tiefe ausgebildet. Der Elementisolationsabschnitt STI umfasst einen in dem Halbleitersubstrat SUB ausgebildeten Graben und einen dielektrischen Film wie z. B. einen in dem Graben vergrabenen Siliciumoxidfilm.
  • In dem Umfangsbereich OR sind der p-Typ-Störstellenbereich HPW und der n-Typ-Störstellenbereich HNW in dem Halbleitersubstrat SUB von der oberen Oberfläche des Halbleitersubstrats SUB bis zu einer Position ausgebildet, die tiefer als der Elementisolationsabschnitt STI liegt. Der Störstellenbereich HNW ist in dem Halbleitersubstrat SUB von der oberen Oberfläche des Halbleitersubstrats SUB bis zu dem Störstellenbereich DNW ausgebildet. In dem Störstellenbereich HPW, der von dem Elementisolationsabschnitt STI umgeben ist, ist ein Hochkonzentrations-Diffusionsbereich PR ausgebildet, und in dem Störstellenbereich HNW, der von dem Elementisolationsabschnitt STI umgeben ist, ist ein Hochkonzentrations-Diffusionsbereich NR ausgebildet.
  • Als Nächstes wird die Struktur in dem Zellenbereich CR beschrieben.
  • Ein p-Typ-Störstellenbereich PLD ist in dem Halbleitersubstrat SUB in dem Zellenbereich CR so ausgebildet, dass er sich auf dem Störstellenbereich DNW befindet und den Störstellenbereich HPW kontaktiert. Ferner sind in dem Zellenbereich CR ein n-Typ-Störstellenbereich NLD und ein p-Typ-Störstellenbereich PW in dem Halbleitersubstrat SUB von der oberen Oberfläche des Halbleitersubstrats SUB bis zu dem Störstellenbereich PLD so ausgebildet, dass sie den Störstellenbereich HPW kontaktieren.
  • Wie in 3 und 4 gezeigt, sind in dem Störstellenbereich PW ein n-Typ-Source-Bereich NS und der p-Typ-Hochkonzentrations-Diffusionsbereich PR ausgebildet. Wie in 2 gezeigt, ist ein Öffnungsabschnitt nahe der Mitte der Gate-Elektrode GE bereitgestellt und der Source-Bereich NS und der Hochkonzentrations-Diffusionsbereich PR sind in dem Öffnungsabschnitt ausgebildet.
  • Ein n-Typ-Drain-Bereich ND ist in dem Störstellenbereich NLD ausgebildet. Der Störstellenbereich PW ist in der Draufsicht vom Störstellenbereich NLD umgeben. Die Gate-Elektrode GE ist über einen Gate-Dielektrikumsfilm Gl auf dem Störstellenbereich PW und dem Störstellenbereich NLD ausgebildet. Der Gate-Dielektrikumsfilm Gl ist beispielsweise ein Siliciumoxidfilm. Die Gate-Elektrode GE ist beispielsweise ein polykristalliner Siliciumfilm, in den n-Typ-Störstellen implantiert sind.
  • Der Source-Bereich NS bildet einen Source-Bereich des MISFET. Der Drain-Bereich ND bildet zusammen mit dem Störstellenbereich NLD einen Teil des Drain-Bereichs des MISFET. Der Störstellenbereich PW, der sich direkt unter der Gate-Elektrode GE befindet, dient als Kanalbereich des MISFET.
  • Auf beiden Seitenflächen der Gate-Elektrode GE sind Seitenwandabstandshalter SW ausgebildet. Die Seitenwandabstandshalter SW sind beispielsweise laminierte Filme aus einem Siliciumoxidfilm und einem auf dem Siliciumoxidfilm ausgebildeten Siliciumnitridfilm. Ein dielektrischer Film IF1 mit einem Muster, das einen Teil der oberen Oberfläche des Halbleitersubstrats SUB und einen Teil der Gate-Elektrode GE öffnet, ist auf der oberen Oberfläche des Halbleitersubstrats SUB so ausgebildet, dass er einen Teil der Gate-Elektrode GE und der Seitenwandabstandshalter SW bedeckt. Der dielektrische Film IF1 ist beispielsweise ein Siliciumoxidfilm.
  • Silizidfilme SI sind in Bereichen ausgebildet, die aus dem dielektrischen Film IF1 freiliegen. Das heißt, die Silizidfilme SI sind auf einer oberen Oberfläche jeweils eines Teils der Gate-Elektrode GE, des Source-Bereichs NS, des Drain-Bereichs ND, des Hochkonzentrations-Diffusionsbereichs PR und des Hochkonzentrations-Diffusionsbereichs NR ausgebildet. Der Source-Bereich NS und der Hochkonzentrations-Diffusionsbereich PR in dem Zellenbereich CR sind durch denselben Silizidfilm SI elektrisch verbunden. Der Silizidfilm SI ist beispielsweise ein Kobaltsilizidfilm (CoSi2), ein Nickelsilizidfilm (NiSi) oder ein Nickelplatinsilizidfilm (NiPtSi).
  • In dem Zellenbereich CR und in dem Umfangsbereich OR ist ein dielektrischer Zwischenschichtfilm IL auf der oberen Oberfläche des Halbleitersubstrats SUB ausgebildet. Der dielektrische Zwischenschichtfilm IL ist beispielsweise ein Siliciumoxidfilm. Der dielektrische Zwischenschichtfilm IL kann ein laminierter Film aus einem Siliciumnitridfilm und einem auf dem Siliciumnitridfilm ausgebildeten Siliciumoxidfilm sein.
  • In dem dielektrischen Zwischenschichtfilm IL sind Kontaktlöcher CH1 ausgebildet. In den Kontaktlöchern CH1 sind Stecker PG ausgebildet. Die Stecker PG bestehen beispielsweise aus laminierten Filmen aus einem Barrieremetallfilm und einem auf dem Barrieremetallfilm ausgebildeten leitenden Film. Der Barrieremetallfilm ist beispielsweise ein laminierter Film aus einem Titanfilm und einem Titannitridfilm, und der leitende Film ist beispielsweise ein Wolframfilm.
  • Die Kontaktlöcher CH1 befinden sich auf den oberen Oberflächen des Source-Bereichs NS, des Drain-Bereichs ND, des Hochkonzentrations-Diffusionsbereichs PR und des Hochkonzentrations-Diffusionsbereichs NR. Obwohl dies hier nicht dargestellt ist, sind die mit den Steckern PG verbundenen Verdrahtungen auf dem dielektrischen Zwischenschichtfilm IL ausgebildet. Von den Verdrahtungen werden dem Source-Bereich NS, dem Drain-Bereich ND, dem Hochkonzentrations-Diffusionsbereich PR und dem Hochkonzentrations-Diffusionsbereich NR vorgegebene Spannungen zugeführt.
  • Da der Hochkonzentrations-Diffusionsbereich NR, der Störstellenbereich HNW und der Störstellenbereich DNW als n-Typ-Störstellenbereiche leitfähig sind, sind sie auf dem gleichen Potenzial fixiert. Da der Hochkonzentrations-Diffusionsbereich PR, der Störstellenbereich HPW, der Störstellenbereich PLD und der Störstellenbereich PW als p-Typ-Störstellenbereiche leitend sind, sind sie auf dem gleichen Potenzial fixiert. Da der Drain-Bereich ND und der Störstellenbereich NLD als n-Typ-Störstellenbereiche leitend sind, sind sie auf dem gleichen Potenzial fixiert.
  • Obwohl hier nicht gezeigt, sind das Kontaktloch CH1 und der Stecker PG auch auf der oberen Oberfläche der Gate-Elektrode GE ausgebildet, auf der der Silizidfilm SI ausgebildet ist. Der Gate-Elektrode GE wird über den Stecker PG eine Gate-Spannung zugeführt.
  • Ferner ist ein schlitzförmiges Kontaktloch CH2 in dem dielektrischen Zwischenschichtfilm IL ausgebildet. In dem Kontaktloch CH2 ist ein Blindstecker DPG ausgebildet. Der Blindstecker DPG besteht aus einem Barrieremetallfilm und einem leitenden Film ähnlich denen des Steckers PG. Das Kontaktloch CH2 und der Blindstecker DPG sind auf den oberen Oberflächen des Störstellenbereichs HPW und des Störstellenbereichs NLD und über der Verbindungsschnittstelle zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD hinweg ausgebildet.
  • Eine Rekombinationsförderungsschicht RCL ist auf der oberen Oberfläche des Halbleitersubstrats SUB, die sich in dem im unteren Abschnitt des Kontaktlochs CH2 befindet, ausgebildet. Die Rekombinationsförderungsschicht RCL in der ersten Ausführungsform ist eine Kristalldefektschicht, die durch einen Plasmaätzprozess. ausgebildet wird, der durchgeführt wird, wenn das Kontaktloch CH2. ausgebildet wird. Wie in 2 gezeigt, erstrecken sich das Kontaktloch CH2 und die Rekombinationsförderungsschicht RCL zumindest in der Y-Richtung und auch in der X-Richtung entlang der Übergangsgrenzfläche.
  • Die Störstellenkonzentration des n-Typ-Störstellenbereichs DNW beträgt beispielsweise 1 × 1016 cm-3 bis 1 × 1017 cm-3. Die Störstellenkonzentration des p-Typ-Störstellenbereichs HPW beträgt beispielsweise 5 × 1016 cm-3 bis 5 × 1017 cm-3. Die Störstellenkonzentration des n-Typ-Störstellenbereichs HNW beträgt beispielsweise 1 × 1016 cm-3 bis 1 × 1017 cm-3. Die Störstellenkonzentration des p-Typ-Störstellenbereichs PLD beträgt beispielsweise 1 × 1016 cm-3 bis 8 × 1016 cm-3. Die Störstellenkonzentration des n-Typ-Störstellenbereichs NLD beträgt beispielsweise 1 × 1016 cm-3 bis 5 × 1016 cm-3. Die Störstellenkonzentration des p-Typ-Störstellenbereichs PW beträgt beispielsweise 5 × 1017 cm-3 bis 5 × 1018 cm-3. Die Störstellenkonzentration jeweils der n-Typ-Hochkonzentrations-Diffusionsbereiche NR, des n-Typ-Source-Bereichs NS und des n-Typ-Drain-Bereichs ND beträgt beispielsweise 1 × 1019 cm-3 bis 1 × 1021 cm-3. Die Störstellenkonzentration des p-Typ-Hochkonzentrations-Diffusionsbereichs PR beträgt beispielsweise 1 × 1019 cm-3 bis 1 × 1021 cm-3.
  • Die Durchmesser der Kontaktlöcher CH1 (die Breiten in X-Richtung und die Breiten in Y-Richtung) betragen beispielsweise 0,16 µm oder mehr und 0,20 µm oder weniger. Darüber hinaus weist das Kontaktloch CH2 in einer Richtung orthogonal zu der Ausdehnungsrichtung des Kontaktlochs CH2 eine Breite von beispielsweise 0,16 µm oder mehr und 0,20 µm oder weniger auf.
  • Die Hauptmerkmale der ersten Ausführungsform bestehen darin, dass sich der Elementisolationsabschnitt STI in dem Störstellenbereich HPW befindet und von der Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD beabstandet ist und dass die Rekombinationsförderungsschicht RCL über die Übergangsgrenzfläche hinweg ausgebildet ist. Solche Merkmale werden jedoch unter Bezugnahme auf ein untersuchtes Beispiel beschrieben, nachdem das Herstellungsverfahren für die Halbleitervorrichtung beschrieben wurde.
  • Herstellungsverfahren für die Halbleitervorrichtung
  • Das Herstellungsverfahren für die Halbleitervorrichtung in der ersten Ausführungsform wird im Folgenden unter Verwendung der jeweiligen in 5 bis 11 gezeigten Herstellungsschritte beschrieben. Im Folgenden erfolgt eine Erläuterung auf der Grundlage des Querschnitts A-A von 3.
  • Wie in 5 gezeigt, wird zunächst das p-Typ-Trägersubstrat SS vorbereitet. Das Trägersubstrat SS besteht aus Silicium. Als Nächstes wird die p-Typ-Halbleiterschicht EP auf dem Trägersubstrat SS durch ein epitaktisches Wachstumsverfahren ausgebildet. Im Ergebnis wird das Halbleitersubstrat SUB ausgebildet, das ein laminierter Körper aus dem Trägersubstrat SS und der Halbleiterschicht EP ist.
  • Wie in 6 gezeigt, wird in dem Zellenbereich CR und in dem Umfangsbereich OR der n-Typ-Störstellenbereich DNW in dem Halbleitersubstrat SUB (in der Halbleiterschicht EP) durch eine Photolithographietechnik und ein lonenimplantationsverfahren ausgebildet.
  • In dem Umfangsbereichs OR wird ferner der Elementisolationsabschnitt STI in dem Halbleitersubstrat SUB von der oberen Oberfläche des Halbleitersubstrats SUB bis zu einer vorgegebenen Tiefe so ausgebildet, dass er in der Draufsicht den Zellenbereich CR umgibt. Zunächst wird durch die Photolithographietechnik und einen Ätzprozess ein Graben in dem Halbleitersubstrat SUB ausgebildet. Als Nächstes wird ein dielektrischer Film, beispielsweise ein Siliciumoxidfilm, auf dem Halbleitersubstrat SUB ausgebildet, um den Graben zu füllen. Als Nächstes wird der dielektrische Film auf dem Halbleitersubstrat SUB durch einen Polierprozess unter Verwendung eines CMP-Verfahrens entfernt und der dielektrische Film verbleibt in dem Graben. Auf diese Weise wird der von dem Graben und dem dielektrischen Film gebildete Elementisolationsabschnitt STI ausgebildet.
  • Wie in 7 gezeigt, wird in dem Umfangsbereich OR der p-Typ-Störstellenbereich HPW in dem Halbleitersubstrat SUB durch die Photolithographietechnik und das lonenimplantationsverfahren von der oberen Oberfläche des Halbleitersubstrats SUB bis zu einer Position tiefer als der Elementisolationsabschnitt STI ausgebildet. Als Nächstes wird in dem Umfangsbereich OR der n-Typ-Störstellenbereich HNW in dem Halbleitersubstrat SUB durch die Photolithographietechnik und das lonenimplantationsverfahren von der oberen Oberfläche des Halbleitersubstrats SUB bis zu dem Störstellenbereich DNW ausgebildet.
  • Als Nächstes wird der p-Typ-Störstellenbereich PLD in dem Halbleitersubstrat SUB in dem Zellenbereich CR durch die Photolithographietechnik und das lonenimplantationsverfahren so ausgebildet, dass er auf dem Störstellenbereich DNW angeordnet ist und den Störstellenbereich HPW kontaktiert. Als Nächstes wird in dem Zellenbereich CR der n-Typ-Störstellenbereich NLD in dem Halbleitersubstrat SUB durch die Photolithographietechnik und das lonenimplantationsverfahren von der oberen Oberfläche des Halbleitersubstrats SUB bis zu dem Störstellenbereich PLD so ausgebildet, dass er den Störstellenbereich HPW kontaktiert. Als Nächstes wird in dem Zellenbereich CR ein p-Typ-Störstellenbereich PW in dem Halbleitersubstrat SUB durch die Photolithographietechnik und das lönenimplantationsverfahren von der oberen Oberfläche des Halbleitersubstrats SUB bis zu dem Störstellenbereich PLD ausgebildet.
  • Es ist zu beachten, dass die Reihenfolge des Ausbildens des Störstellenbereichs HPW, des Störstellenbereichs HNW, des Störstellenbereichs PLD, des Störstellenbereichs NLD und des Störstellenbereichs PW nicht auf die oben beschriebene Reihenfolge beschränkt ist.
  • Wie in 8 gezeigt, wird der Gate-Dielektrikumfilm Gl, der beispielsweise aus Siliciumoxid besteht, auf dem Störstellenbereich PW und dem Störstellenbereich NLD beispielsweise durch ein thermisches Oxidationsverfahren oder ein CVD-Verfahren ausgebildet. Als Nächstes wird ein polykristalliner Siliciumfilm, in den beispielsweise n-Typ-Störstellen implantiert sind, beispielsweise durch das CVD-Verfahren über den Gate-Dielektrikumsfilm GI auf dem Störstellenbereich PW und dem Störstellenbereich NLD ausgebildet. Danach wird der polykristalline Siliciumfilm strukturiert, um die Gate-Elektrode GE auf dem Gate-Dielektrikumsfilm Gl auszubilden,
  • Als Nächstes wird ein dielektrischer Film, beispielsweise ein Siliciumnitridfilm, auf dem Halbleitersubstrat SUB beispielsweise durch das CVD-Verfahren so ausgebildet, dass er die Gate-Elektrode GE bedeckt. Als Nächstes wird ein anisotroper Ätzprozess an der dielektrischen Schicht durchgeführt, um die Seitenwandabstandshalter SW auf den Seitenflächen der Gate-Elektrode GE auszubilden.
  • Wie in 9 gezeigt, wird in dem Zellenbereich CR der Source-Bereich NS in dem Störstellenbereich PW und der Drain-Bereich ND in dem Störstellenbereich NLD durch die Photblithographietechnik und das lonenimplantationsverfahren ausgebildet. Zu diesem Zeitpunkt wird in dem Umfangsbereich OR der Hochkonzentrations-Diffusionsbereich NR in dem Störstellenbereich HNW ausgebildet. Als Nächstes wird der Hochkonzentrations-Diffusionsbereich PR in dem Störstellenbereich HPW in dem Umfangsbereich OR durch die Photolithographietechnik und das lonenimplantationsverfahren ausgebildet. Zu diesem Zeitpunkt ist der in 4 gezeigte Hochkonzentrations-Diffusionsbereich PR auch in dem Störstellenbereich PW in dem Zellenbereich CR ausgebildet. Der Hochkonzentrations-Diffusionsbereich PR kann vor dem Source-Bereich NS, dem Drain-Bereich ND und dem Hochkonzentrations-Diffusionsbereich NR ausgebildet werden.
  • Wie in 10 gezeigt, wird der dielektrische Film IF1, beispielsweise ein Siliciumoxidfilm, auf dem Halbleitersubstrat SUB beispielsweise durch das CVD-Verfahren so ausgebildet, dass er die Gate-Elektrode GE bedeckt. Als Nächstes wird der dielektrische Film IF1 durch die Photolithographietechnik und den Ätzprozess strukturiert. Im Ergebnis wird ein Muster ausgebildet, das einen Teil der oberen Oberfläche des Halbleitersubstrats SUB und einen Teil der oberen Oberfläche der Gate-Elektrode GE öffnet.
  • Als Nächstes wird der Silizidfilm S) auf einem Teil der oberen Oberfläche des Halbleitersubstrats SUB und einem Teil der oberen Oberfläche der Gate-Elektrode GE, die aus dem dielektrischen Film IF1 freigelegt sind, durch Salizidtechnik ausgebildet. Zuerst wird ein Metallfilm auf dem dielektrischen Film IF1, der oberen Oberfläche des Halbleitersubstrats SUB und der oberen Oberfläche der Gate-Elektrode GE beispielsweise durch ein Sputterverfahren ausgebildet. Der Metallfilm besteht beispielsweise aus Kobalt, Nickel oder einer Nickel-Platin-Legierung. Als Nächstes wird das Halbleitersubstrat SUB einer ersten Wärmebehandlung bei etwa 300 °C bis 400 °C und dann einer zweiten Wärmebehandlung bei etwa 600 °C bis 700 °C unterzogen, um das Halbleitersubstrat SUB und die Gate-Elektrode GE zur Reaktion mit dem Metallfilm zu bringen. Im Ergebnis werden die Silizidfilme SI auf der oberen Oberfläche des Halbleitersubstrats SUB und der obere Oberfläche der Gate-Elektrode GE, die von dem dielektrischen Film IF1 freigelegt sind, ausgebildet. Danach wird der ohne Reaktion verbliebene Metallfilm entfernt.
  • Wie in 11 gezeigt, wird im Zellenbereich CR und in dem Umfangsbereich OR der dielektrische Zwischenschichtfilm IL auf dem Halbleitersubstrat SUB beispielsweise durch das CVD-Verfahren ausgebildet. Der dielektrische Zwischenschichtfilm IL kann ein einschichtiger Film aus einem Siliciumoxidfilm oder ein laminierter Film aus einem Siliciumnitridfilm und einem Siliciumoxidfilm auf dem Siliciumnitridfilm sein.
  • Als Nächstes werden die Kontaktlöcher CH1, CH2 in dem dielektrischen Zwischenschichtfilm IL durch einen Plasmaätzprozess ausgebildet. Die Kontaktlöcher CH1 befinden sich auf den jeweiligen oberen Oberflächen des Source-Bereichs NS, des Drain-Bereichs ND, des Hochkonzentrations-Diffusionsbereichs PR und des Hochkonzentrations-Diffusionsbereichs NR und reichen zu den jeweiligen Silizidfilmen SI. Das Kontaktloch CH2 wird auf der oberen Oberfläche jeweils des Störstellenbereichs HPW und des Störstellenbereichs NLD und über die Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD hinweg ausgebildet.
  • Als Ergebnis des Plasmaätzprozesses wird die Kristalldefektschicht auf der oberen Oberfläche des Halbleitersubstrats SUB, die sich an dem unteren Abschnitt des Kontaktlochs CH2 befindet, ausgebildet. Diese Kristalldefektschicht dient als Rekombinationsförderungsschicht RCL.
  • Als Nächstes werden die Stecker PG in den Kontaktlöchern CH1 und der Blindstecker DPG in dem Kontaktloch CH2 ausgebildet, wodurch die in 3 gezeigte Halbleitervorrichtung hergestellt wird.
  • Um die Stecker PG und den Blindstecker DPG auszubilden, wird zunächst ein Barrieremetallfilm auf dem dielektrischen Zwischenschichtfilm IL einschließlich der Innenseite der Kontaktlöcher CH1 und der Innenseite der Kontaktlöcher CH2 ausgebildet, z. B. durch das Sputterverfahren. Der Barrieremetallfilm ist beispielsweise ein laminierter Film aus einem Titanfilm und einem Titannitridfilm.
  • Als Nächstes wird ein leitender Film, beispielsweise ein Wolframfilm, auf dem Barrieremetallfilm beispielsweise durch das CVD-Verfahren ausgebildet. Als Nächstes werden der leitende Film und der Barrieremetallfilm, die außerhalb der Kontaktlöcher CH1 und außerhalb des Kontaktlochs CH2 ausgebildet sind, durch einen Plasmaätzprozess oder einen Polierprozess unter Verwendung eines CMP-Prozesses entfernt.
  • Erstes untersuchtes Beispiel und Hauptmerkmale der ersten Ausführungsform
  • Das erste von den Erfindern untersuchte Beispiel wird nachstehend unter Bezugnahme auf 21 beschrieben. In der Halbleitervorrichtung in dem ersten untersuchten Beispiel ist der Elementisolationsabschnitt STI über die Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD hinweg ausgebildet.
  • 21 zeigt einen Herstellungsschritt, der 7 entspricht. Wenn der p-Typ-Störstellenbereich PLD ausgebildet wird, wird die lonenimplantation durchgeführt, aber es ist für Ionen tendenziell schwer, direkt unterhalb des Elementisolationsabschnitts STI zu gelangen. Daher besteht die Möglichkeit, dass der Störstellenbereich PLD nicht ausgebildet wird oder die Störstellenkonzentration des Störstellenbereichs PLD in der Nähe des Kontaktpunkts mit dem Störstellenbereich HPW bemerkenswert niedrig wird. Das heißt, der Störstellenbereich PLD wird möglicherweise nicht elektrisch leitend zu dem Störstellenbereich HPW. Im Ergebnis wird das dem Hochkonzentrations-Diffusionsbereich PR und dem Störstellenbereich HPW zugeführte Potential nicht an den Störstellenbereich PLD und den Störstellenbereich PW übertragen.
  • Wie in 3 gezeigt, ist der Elementisolationsabschnitt STI in der ersten Ausführungsform in dem Störstellenbereich HPW so angeordnet, dass er von der Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich STI beabstandet ist. Daher kann der Störstellenbereich PLD zuverlässig mit dem Störstellenbereich HPW in Kontakt gebracht werden und ein Leistungsversorgungspfad von dem Hochkonzentrations-Diffusionsbereich PR zu dem Störstellenbereich PW wird sichergestellt, so dass die Zuverlässigkeit der Halbleitervorrichtung verbessert werden kann.
  • Zweites untersuchtes Beispiel und Hauptmerkmale der ersten Ausführungsform
  • Die Halbleitervorrichtung in dem zweiten untersuchten Beispiel, das von den Erfindern untersucht wurde, wird nachstehend unter Bezugnahme auf 22 beschrieben. Die Halbleitervorrichtung in dem zweiten untersuchten Beispiel ist ungefähr die gleiche wie die Halbleitervorrichtung in der ersten Ausführungsform, außer dass die Rekombinationsförderungsschicht RCL nicht ausgebildet ist.
  • Es gibt einen Test zum Messen der parasitären Durchbruchspannung BVceo als einen Test für die Zuverlässigkeit der Halbleitervorrichtung. Wenn die parasitäre Durchbruchspannung BVceo zu sinken beginnt, kann dies zu einem Vorrichtungsdurchbruch während des Übergangsbetriebs der Halbleitervorrichtung, des Schutzschaltungsbetriebs, des Latch-up-Phänomens und dergleichen führen. Daher ist es erforderlich, eine Technik zu schaffen, die einen Abfall der parasitären Durchbruchspannung BVceo unterdrücken kann.
  • Wie in 22 gezeigt, werden bei diesem Messtest der Source-Bereich NS und der Hochkonzentrations-Diffusionsbereich PR nicht mit Spannung versorgt (OPEN). Daher werden die p-Typ-Störstellenbereiche PW, PLD, HPW nicht mit einer Spannung versorgt. Ferner wird dem Störstehenbereich NLD über den Drain-Bereich ND eine Referenzspannung (GND) zugeführt. Außerdem wird dem n-Typ-Störstellenbereich DNW über den Hochkonzentrations-Diffusionsbereich NR und den Störstellenbereich HNW eine positive Spannung (V+) zugeführt.
  • Die Erfinder der vorliegenden Anmeldung haben herausgefunden, dass die parasitäre Durchbruchspannung BVceo zu sinken beginnt, wenn der Gesamtwert der Gate-Breiten der in dem Vorrichtung CR ausgebildeten MISFETs einen bestimmten Wert erreicht.
  • Die folgende Diskussion ist ein Mechanismus, den die Erfinder der vorliegenden Anmeldung durch eine Suche unter Verwendung von TCAD gefunden haben. Wenn eine positive Spannung an den Störstellenbereich DNW angelegt wird, werden an der Grenzfläche zwischen dem Störstellenbereich DNW und dem Störstellenbereich PLD Elektron-Loch-Paare erzeugt. Da sich der Source-Bereich NS und der Hochkonzentrations-Diffusionsbereich PR im „OPEN“-Zustand befinden, werden Löcher nacheinander in dem Störstellenbereich PLD angesammelt. Die angesammelten Löcher erhöhen das Potenzial in dem Störstellenbereich PLD. Schließlich werden der Störstellenbereich PLD und der mit „GND“ verbundene Drain-Bereich ND quasi vorgespannt und die parasitäre Bipolarität wird aktiviert. Die parasitäre Bipolarität führt zu einer Verringerung der parasitären Durchbruchspannung BVceo.
  • Die Beziehung zwischen dem Gesamtwert [µm] der Gate-Breiten W der Gate-Elektroden GE und der Verringerung der parasitären Durchbruchspannung BVceo wird im Folgenden unter Bezugnahme auf 12 beschrieben. Die Erfinder haben nun durch Experimente herausgefunden, dass Rekombinationszentren in dem Umfangsbereich OR aktiv sind.
  • Wie in 12 gezeigt, werden dann, wenn der Gesamtwert der Gate-Breiten W klein ist, beispielsweise wenn der Gesamtwert der Gate-Breiten W kleiner als 1000 µm ist, die meisten der in dem Störstellenbereich PLD angesammelten Löcher durch Rekombination in dem Umfangsbereich OR verbraucht. Da der Störstellenbereich PLD und der Drain-Bereich ND durch die Übergangsdurchbruchspannung früher kurzgeschlossen werden, als sie quasi vorgespannt werden, ist die parasitäre Durchbruchspannung BVceo auf etwa 18 V festgelegt.
  • Wenn hingegen der Gesamtwert groß ist, also beispielsweise der Gesamtwert der Gate-Breiten W 1000 µm oder mehr beträgt, ist die Menge an Elektron-Loch-Paaren, die an der Grenzfläche zwischen dem Störstellenbereich DNW und dem Störstellenbereich PLD erzeugt werden, größer als die Menge der Löcher, die in dem Umfangsbereich OR rekombiniert werden. Daher nimmt in dem zweiten untersuchten Beispiel die parasitäre Durchbruchspannung BVceo ab, wenn der Gesamtwert der Gate-Breiten W zunimmt.
  • Basierend auf der obigen Diskussion haben die Erfinder eine Konfiguration entwickelt, mit der eine Verringerung der parasitären Durchbruchspannung BVceo unterdrückt werden kann, indem die Rekombination in der Nähe der Grenze zwischen dem Zellenbereich CR und dem Umfangsbereich OR gefördert wird.
  • Der Begriff „Rekombination“ bedeutet hier, dass Löcher und Elektronen kombiniert werden und verschwinden. Die Rekombination findet hauptsächlich in einer Verarmungsschicht IVL statt, die an der Grenzfläche zwischen dem lochreichen p-Typ-Bereich und dem elektronenreichen n-Typ-Bereich ausgebildet wird. Um die Rekombination zu fördern, ist es daher wirksam, die Rekombinationsförderungsschicht RCL auf der oberen Oberfläche des Halbleitersubstrats SUB, in dem die Verarmungsschicht IVL ausgebildet ist, auszubilden. Je größer der Bereich ist, in dem die Rekombinationsförderungsschicht RCL mit der Verarmungsschicht IVL überlappt, desto wirksamer wird ferner die Reduzierung der parasitären Durchbruchspannung BVceo unterdrückt.
  • Wie in 3 gezeigt, ist daher die Rekombinationsförderungsschicht RCL zum Rekombinieren von Elektronen und Löchern jeweils auf der oberen Oberfläche des Störstellenbereichs HPW und des Störstellenbereichs NLD so ausgebildet, dass sie sich über die Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD hinweg reicht. Wie es oben beschrieben ist, ist die Rekombinationsförderungsschicht RCL in der ersten Ausführungsform eine Kristalldefektschicht durch einen Plasmaätzprozess. Diese Kristalldefektschicht fungiert als Zwischenlücken-Niveau und fördert die Lochrekombination.
  • Wie in 12 gezeigt, beginnt in dem untersuchten Beispiel die parasitäre Durchbruchspannung BVceo dann zu sinken, wenn der Gesamtwert der Gate-Breiten W etwa 1000 µm beträgt, und wenn der Gesamtwert der Gate-Breiten W 5000 µm oder mehr beträgt, nimmt die parasitäre Durchbruchspannung BVceo auf etwa 12 V ab, aber in der ersten Ausführungsform wird die Abnahme der parasitären Durchbruchspannung BVceo selbst dann unterdrückt, wenn der Gesamtwert der Gate-Breiten W 5000 µm oder mehr beträgt. Daher kann gemäß der ersten Ausführungsform die Zuverlässigkeit der Halbleitervorrichtung verbessert werden.
  • Durch Bereitstellen der Rekombinationsförderungsschicht RCL kann der Rekombinationsstrom als Sperr-Leckstrom zwischen dem Drain-Bereich ND und dem Source-Bereich NS fließen, da eine Abnahme der parasitären Durchbruchspannung BVceo unterdrückt wird. 13 ist ein experimentelles Ergebnis des Sperr-Leckstroms der Erfinder der vorliegenden Erfindung. Wie in 13 gezeigt, gab es zwischen dem zweiten untersuchten Beispiel und der ersten Ausführungsform nahezu keinen Anstieg des Leckstroms und dieser lag lediglich im Bereich eines Messfehlers.
  • Im Übrigen werden das Kontaktloch CH2 und die Rekombinationsförderungsschicht RCL am meisten bevorzugt über die Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD hinweg ausgebildet, aber selbst dann, wenn das Kontaktloch CH2 und die Rekombinationsförderungsschicht RCL nur in einem Bereich ausgebildet werden, der etwas von der Übergangsgrenzfläche entfernt ist, ist es möglich, die Reduktion der parasitären Durchbruchspannung BVceo in einem gewissen Maß zu unterdrücken.
  • Das heißt, das Kontaktloch CH2 und die Rekombinationsförderungsschicht RCL können auf der oberen Oberfläche des Störstellenbereichs HPW an einer Position ausgebildet sein, die näher an der Übergangsgrenzfläche liegt als der Störstellenbereich HNW. Zum gleichen Zweck können das Kontaktloch CH2 und die Rekombinationsförderungsschicht RCL auf der oberen Oberfläche des Störstellenbereichs NLD an einer Position ausgebildet sein, die näher an der Übergangsgrenzfläche liegt als der Drain-Bereich ND. In diesen Fällen ist es vorzuziehen, dass ein Abstand zwischen dem Kontaktloch CH2 und der Übergangsgrenzfläche und ein Abstand zwischen der Rekombinationsförderungsschicht RCL und der Übergangsgrenzfläche 40 nm oder weniger beträgt.
  • Zweite Ausführungsform
  • Die Halbleitervorrichtung in der zweiten Ausführungsform wird nachstehend unter Bezugnahme auf 14 beschrieben. Es ist zu beachten, dass in der folgenden Beschreibung hauptsächlich Unterschiede zu der ersten Ausführungsform beschrieben werden und die Beschreibung von Punkten, die mit der ersten Ausführungsform überlappen, weggelassen wird.
  • In der ersten Ausführungsform ist das Kontaktloch CH2 in schlitzartiger Form ausgebildet, ist jedoch in der zweiten Ausführungsform in punktförmige Kontaktlöcher CH2 unterteilt. Dementsprechend besteht die Rekombinationsförderungsschicht RCL in der zweiten Ausführungsform aus Kristalldefektschichten, die jeweils an den unteren Abschnitten der Kontaktlöcher CH2 ausgebildet sind. Das heißt, die Kontaktlöcher CH2 und die Kristalldefektschichten sind entlang der Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD angeordnet, gleichzeitig zumindest in der Y-Richtung voneinander beabstandet und in der X-Richtung beabstandet voneinander angeordnet.
  • Die Kontaktlöcher CH2 in der zweiten Ausführungsform haben die gleiche Form wie die Kontaktlöcher CH1 und der Durchmesser (Breite in der X-Richtung und Breit in der Y-Richtung) des Kontaktlochs CH2 beträgt beispielsweise 0,16 µm oder mehr und 0,20 µm oder weniger. Die Kontaktlöcher CH2 werden durch den gleichen Herstellungsschritt wie die Kontaktlöcher CH1 ausgebildet.
  • Bei der zweiten Ausführungsform ist die Kontaktfläche zwischen dem Halbleitersubstrat SUB und den gesamten Kontaktlöchern CH2 kleiner als bei der ersten Ausführungsform. Das heißt, die Fläche zum Ausbilden der Rekombinationsförderungsschichten RCL ist reduziert. Daher ist, Wie in 12 gezeigt, die erste Ausführungsform der zweiten Ausführungsform hinsichtlich der Unterdrückung der Reduktion der parasitären Durchbruchspannung BVceo überlegen. Allerdings ist es auch in der zweiten Ausführungsform möglich, die Reduktion der parasitären Durchbruchspannung BVceo im Vergleich zu dem zweiten untersuchten Beispiel ausreichend zu unterdrücken.
  • Da allerdings in der zweiten Ausführungsform die Kontaktlöcher CH2 die gleichen Formen wie die Kontaktlöcher CH1, ist es in der zweiten Ausführungsform weniger wahrscheinlich als in der ersten Ausführungsform, dass ein Defekt wie etwa ein Formdefekt der Kontaktlöcher CH2 auftritt, und somit kann die Halbleitervorrichtung stabil hergestellt werden.
  • Dritte Ausführungsform
  • Die Halbleitervorrichtung in der dritten Ausführungsform wird nachstehend beschrieben unter Bezugnahme auf 15 und 16 beschrieben. Es ist zu beachten, dass in der folgenden Beschreibung hauptsächlich Unterschiede zu der ersten Ausführungsform beschrieben werden und die Beschreibung von Punkten, die mit der ersten Ausführungsform überlappen, weggelassen wird.
  • In der ersten Ausführungsform wird die Rekombinationsförderungsschicht RCL in dem Prozess zum Ausbilden des Kontaktlochs CH2 ausgebildet und der Blindstecker DPG wird in dem Kontaktloch CH2 ausgebildet. Allerdings werden in der dritten Ausführungsform das Kontaktloch CH2 und der Blindstecker DPG nicht ausgebildet.
  • Wie in 15 und 16 gezeigt, ist in der dritten Ausführungsform ein Blind-Silizidfilm DSI auf der oberen Oberfläche sowohl des Störstellenbereichs HPW als auch des Störstellenbereichs NLD so ausgebildet, dass er über die Übergangsgrenzfläche zwischen dem Störstellenbereich HPW und dem Störstellenbereich NLD reicht. Der Blind-Silizidfilm DSI fungiert als Zwischenlücken-Niveau und fungiert als Rekombinationsförderungsschicht RCL. Die Rekombinationsförderungsschicht RCL (der Silizidfilm Si) erstreckt sich ähnlich wie bei der ersten Ausführungsform zumindest in Y-Richtung und zudem in X-Richtung entlang der Übergangsgrenzfläche.
  • Um den Blind-Silizidfilm DSI auszubilden, wird in dem Herstellungsschritt von 10 in dem dielektrischen Film IF1 ein Muster bereitgestellt, das den Umfang der Übergangsgrenzfläche öffnet. Danach wird der Blind-Silizidfilm DSI als Rekombinationsförderungsschicht RCL durch den gleichen Schritt wie den Schritt des Ausbildens des anderen Silizidfilms SI ausgebildet. Daher besteht die Rekombinationsförderungsschicht RCL in der dritten Ausführungsform aus dem gleichen Material wie der andere Silizidfilm Sl.
  • Darüber hinaus lässt sich in der dritten Ausführungsform die Breite der Rekombinationsförderungsschicht RCL einfacher gestalten als in der ersten Ausführungsform. In der ersten Ausführungsform hängt die Breite der Rekombinationsförderungsschicht RCL von der Breite des Kontaktlochs CH2 ab und ist im Wesentlichen gleich der Breite des Kontaktlochs CH1 und beträgt beispielsweise 0,16 µm oder mehr und 0,20 µm oder weniger. In der dritten Ausführungsform ist es einfach, die Breite der Rekombinationsförderungsschicht RCL (die Breite des Blind-Silizidfilms DSI) größer zu machen als die Breite des Kontaktlochs CH1. Daher ist es einfach, die Abnahme der parasitären Durchbruchspannung BVceo weiter zu unterdrücken. Die Breite der Rekombinationsförderungsschicht PCL ist eine Breite in einer Richtung orthogonal zu der Ausdehnungsrichtung der Rekombinationsförderungsschicht RCL (des Blind-Silizidfilms DSI).
  • 17 zeigt, wie die parasitäre Durchbruchspannung BVceo je nach Größe der Breite L1 der Rekombinationsförderungsschicht RCL variiert. Es ist zu beachten, dass die Breite L1 die Breite der Rekombinationsförderungsschicht RCL angibt, die von dem Endabschnitt des Elementisolationsabschnitts STI in Richtung des Störstellenbereichs NLD ausgebildet ist.
  • Wie in 17 gezeigt, ist ersichtlich, dass die Reduktion der parasitären Durchbruchspannung BVceo in der Umgebung der Breite L1 von 2,3 µm unterdrückt wird. Das heißt, wenn sich die Rekombinationsförderungsschicht RCL der Übergangsgrenzfläche nähert und der Bereich, in dem die Rekombinationsförderungsschicht RCL und die Verarmungsschicht IVL einander überlappen, zunimmt, ist ersichtlich, dass die Reduktion der parasitären Durchbruchspannung BVceo unterdrückt wird. In dem Experiment von 17 wird die Breite des Blind-Silizidfilms STl ausgehend von dem Endabschnitt des Elementisolationsabschnitts STI allmählich vergrößert, der Blind-Silizidfilm DSI muss jedoch den Endabschnitt des Elementisolationsabschnitts STI nicht kontaktieren und kann um die Übergangsgrenzfläche (um die Verarmungsschicht IVL) herum ausgebildet sein.
  • Es ist zu beachten, dass auch in der dritten Ausführungsform die Rekombinationsförderungsschicht RCL bereitgestellt ist, so dass der Rekombinationsstrom leicht als Sperr-Leckstrom fließt. Wie es oben beschrieben ist, ist es in der dritten Ausführungsform einfach, die Breite der Rekombinationsförderungsschicht RCL größer zu machen als die Breite des Kontaktlochs CH2 in der ersten Ausführungsform. Die Breite der Rekombinationsförderungsschicht PCL wird jedoch vorzugsweise geeignet eingestellt, da der Sperr-Leckstrom entsprechend erhöht wird.
  • In der dritten Ausführungsform kann die Rekombinationsförderungsschicht RCL wie in der zweiten Ausführungsform aus den Blind-Silizidfilmen DSI ausgebildet sein. Wenn in einem solchen Fall Öffnungsmuster in dem dielektrischen Film IF1 entlang der Übergangsgrenzfläche bereitgestellt sind, können die Blind-Silizidfilme DSI in den Öffnungsmustern ausgebildet sein. Das heißt, die Blind-Silizidfilme DSI können entlang der Übergangsgrenzfläche angeordnet sein, zugleich zumindest in der Y-Richtung voneinander beabstandet sein und so angeordnet sein, dass sie auch in der X-Richtung voneinander beabstandet sind.
  • Vierte Ausführungsform
  • Die Halbleitervorrichtung in der vierten Ausführungsform wird nachfolgend anhand der Figuren beschrieben. Es ist zu beachten, dass in der folgenden Beschreibung hauptsächlich Unterschiede zu der ersten Ausführungsform beschrieben werden und die Beschreibung von Punkten, die mit der ersten Ausführungsform überlappen, weggelassen wird. 18 bis 20 zeigen jeweilige Herstellungsschritte, die 5 bis 7 entsprechen.
  • In der ersten Ausführungsform wird der n-Typ-Störstellenbereich DNW als Struktur zum elektrischen Isolieren der Halbleiterelemente verwendet. In der vierten Ausführungsform wird ein n-Typ-Störstellenbereich NBL als Struktur, der dem n-Typ-Störstellenbereich DNW entspricht, verwendet.
  • Wie in 18 gezeigt, wird zunächst das p-Typ-Trägersubstrat SS vorbereitet. Als Nächstes wird in dem Zellenbereich CR und in dem Umfangsbereich OR der n-Typ-Störstellenbereich NBL in dem Trägersubstrat SS durch die Photolithographietechnik und ein lonenimplantationsverfahren ausgebildet. Als Nächstes wird die p-Typ-Halbleiterschicht EP auf dem Trägersubstrat SS durch das epitaktische Wachstumsverfahren ausgebildet. Im Ergebnis wird das Halbleitersubstrat SUB ausgebildet, das ein laminierter Körper aus dem Trägersubstrat SS und der Halbleiterschicht EP ist.
  • In der ersten Ausführungsform wird zuerst die Halbleiterschicht EP ausgebildet und dann wird der Störstellenbereich DNW in der Halbleiterschicht EP durch das lonenimplantationsverfahren ausgebildet. Da der Störstellenbereich DNW innerhalb des Bereichs ausgebildet werden muss, in den die lonenimplantation reicht, ist es schwierig, die Dicke der Halbleiterschicht EP zu erhöhen. Wie es in der vierten Ausführungsform gezeigt, kann die Dicke der Halbleiterschicht EP erhöht werden, indem zuerst der Störstellenbereich NBL auf dem Trägersubstrat SS durch das lonenimplantationsverfahren ausgebildet wird und dann die Halbleiterschicht EP ausgebildet wird. Daher sind bei der vierten Ausführungsform die Herstellungskosten im Vergleich zu der ersten Ausführungsform erhöht, es ergeben sich jedoch Vorteile wie eine Verbesserung der Durchbruchspannung und eine Verbesserung der Rauschfestigkeit.
  • Der Störstellenbereich DNW befindet sich in der ersten Ausführungsform in einer Tiefe von etwa 2,0 µm bis 3,0 µm von der oberen Oberfläche des Halbleitersubstrats SUB, während sich der Störstellenbereich NBL in der vierten Ausführungsform in einer Tiefe von etwa 6,0 µm bis 12,0 µm von der oberen Oberfläche des Halbleitersubstrats SUB befindet. Die Störstellenkonzentration des Störstellenbereichs DNW in der ersten Ausführungsform beträgt beispielsweise 1 × 1016 cm-3 bis 1 × 1017 cm-3, während die Störstellenkonzentration des Störstellenbereichs NBL in der vierten Ausführungsform beispielsweise 1 × 1017 cm-3 bis 1 × 1018 cm-3 beträgt.
  • Als Nächstes wird, Wie in 19 gezeigt, der Elementisolationsabschnitt STI in dem Umfangsbereich OR ausgebildet und ein n-Typ-Störstellenbereich DHNW wird in dem Halbleitersubstrat SUB durch die Photolithographietechnik und das lonenimplantationsverfahren ausgebildet. Der Störstellenbereich DHNW wird als Teil des später beschriebenen Störstellenbereichs HNW ausgebildet und dient dazu, den Störstellenbereich NBL und den Störstellenbereich HNW elektrisch leiten zu lassen. Die Störstellenkonzentration des Störstellenbereichs DHNW beträgt beispielsweise 1 × 1016 cm-3 bis 1 × 1017 cm-3.
  • Wie in 20 gezeigt, werden danach der Störstellenbereich HPW, der Störstellenbereich HNW, der Störstellenbereich PLD, der Störstellenbereich NLD und der Störstellenbereich PW durch ein Verfahren ausgebildet, das dem der ersten Ausführungsform ähnelt. Der anschließende Herstellungsschritt ist der gleiche wie der Herstellungsschritt von 8 und anschließende Schritte.
  • Es ist zu beachten, dass die in der vierten Ausführungsform beschriebene Technik auch auf die zweite Ausführungsform und die dritte Ausführungsform anwendbar ist.
  • Obwohl die vorliegende Erfindung anhand der Ausführungsformen ausführlich beschrieben wurde, ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt und kann auf vielfältige Weise abgewandelt werden, ohne von ihrem Kern abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2022127995 [0001]
    • JP 5487304 [0005]

Claims (18)

  1. Halbleitervorrichtung, die einen Zellenbereich, in dem MISFETs ausgebildet sind, und einen Umfangsbereich, der den Zellenbereich in der Draufsicht umgibt, aufweist und Folgendes umfasst: einen ersten Störstellenbereich eines ersten Leitfähigkeitstyps, der in einem Halbleitersubstrat in dem Zellenbereich und in dem Umfangsbereich ausgebildet ist; einen Elementisolationsabschnitt, der in dem Halbleitersubstrat von einer oberen Oberfläche des Halbleitersubstrats bis zu einer vorgegebenen Tiefe in dem Umfangsbereich so ausgebildet ist, dass er den Zellenbereich in der Draufsicht umgibt; einen zweiten Störstellenbereich eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, der in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu einer Position tiefer als der Elementisolationsabschnitt in dem Umfangsbereich so ausgebildet ist, dass er den Zellenbereich in der Draufsicht umgibt; einen dritten Störstellenbereich des ersten Leitfähigkeitstyps, der in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem ersten Störstellenbereich in dem Umfangsbereich so ausgebildet ist, dass er den zweiten Störstellenbereich in der Draufsicht umgibt; einen vierten Störstellenbereich des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat in dem Zellenbereich so ausgebildet ist, dass er den zweiten Störstellenbereich kontaktiert und sich auf dem ersten Störstellenbereich befindet; und einen fünften Störstellenbereich des ersten Leitfähigkeitstyps, der in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem vierten Störstellenbereich in dem Zellenbereich so ausgebildet ist, dass er den zweiten Störstellenbereich kontaktiert; wobei der Elementisolationsabschnitt einen in dem Halbleitersubstrat ausgebildeten Graben und einen in dem Graben vergrabenen dielektrischen Film aufweist und wobei der Elementisölationsabschnitt sich in dem zweiten Störstellenbereich befindet und von einer Übergangsgrenzfläche zwischen dem zweiten Störstellenbereich und dem fünften Störstellenbereich beabstandet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Rekombinationsförderungsschicht zur Rekombination von Elektronen und Löchern in einer oberen Oberfläche sowohl des zweiten Störstellenbereichs als auch des fünften Störstellenbereichs und über die Übergangsgrenzfläche hinweg ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei jeder der MISFETs umfasst: einen sechsten Störstellenbereich des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem vierten Störstellenbereich in dem Zellenbereich ausgebildet ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der in dem sechsten Störstellenbereich ausgebildet ist; einen Drain-Bereich des ersten Leitfähigkeitstyps, der in dem fünften Störstellenbereich ausgebildet ist; und eine Gate-Elektrode, die über einen Gate-Dielektrikumsfilm auf dem sechsten Störstellenbereich und dem fünften Störstellenbereich ausgebildet ist, wobei in einer ersten Richtung in der Draufsicht ein Gesamtwert einer Gate-Breite der Gate-Elektrode jedes der MISFETs 1000 µm oder mehr beträgt.
  4. Halbleitervorrichtung nach Anspruch 3, die umfasst: einen dielektrischen Zwischenschichtfilm, der auf der oberen Oberfläche des Halbleitersubstrats in dem Zellenbereich und in dem Umfangsbereich ausgebildet ist; ein Kontaktloch, das in dem dielektrischen Zwischenschichtfilm ausgebildet ist und das Halbleitersubstrat erreicht; und einen Stecker, der in dem Kontaktloch ausgebildet ist, wobei die Rekombinationsförderungsschicht eine Kristalldefektschicht ist, die auf der oberen Oberfläche des Halbleitersubstrats ausgebildet ist, die sich an einem unteren Abschnitt des Kontaktlochs befindet, und wobei sich das Kontaktloch und die Kristalldefektschicht mindestens in der ersten Richtung entlang der Übergangsgrenzfläche erstrecken.
  5. Halbleitervorrichtung nach Anspruch 3, die umfasst: einen dielektrischen Zwischenschichtfilm, der auf der oberen Oberfläche des Halbleitersubstrats in dem Zellenbereich und in dem Umfangsbereich ausgebildet ist; Kontaktlöcher, die in dem dielektrischen Zwischenschichtfilm ausgebildet sind und das Halbleitersubstrat erreichen; und Stecker, die in den Kontaktlöchern ausgebildet sind, wobei die Rekombinationsförderungsschicht aus Kristalldefektschichten ausgebildet ist, die an unteren Abschnitten der Kontaktlöcher ausgebildet sind, und wobei die Kontaktlöcher und die Kristalldefektschichten zumindest in der ersten Richtung entlang der Übergangsgrenzfläche angeordnet sind und voneinander beabstandet sind.
  6. Halbleitervorrichtung nach Anspruch 3, wobei die Rekombinationsförderungsschicht aus einem Silizidfilm ausgebildet ist und wobei sich der Silizidfilm zumindest in der ersten Richtung entlang der Übergangsgrenzfläche erstreckt.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der Silizidfilm ein Kobaltsilizidfilm, ein Nickelsilizidfilm oder ein Nickelplatinsilizidfilm ist.
  8. Halbleitervorrichtung nach Anspruch 6, die umfasst: einen dielektrischen Zwischenschichtfilm, der auf der oberen Oberfläche des Halbleitersubstrats in dem Zellenbereich und in dem Umfangsbereich ausgebildet ist; ein erstes Kontaktloch, das in dem dielektrischen Zwischenschichtfilm ausgebildet ist und sich auf dem Source-Bereich oder auf dem Drain-Bereich befindet; und einen ersten Stecker, der in dem ersten Kontaktloch gebildet und mit dem Source-Bereich oder dem Drain-Bereich elektrisch verbunden ist, wobei eine Breite des Silizidfilms in einer zweiten Richtung, die die erste Richtung in der Draufsicht schneidet, größer ist als eine Breite des ersten Kontaktlochs.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Zellenbereich, in dem MISFETs ausgebildet sind, und einen Umfangsbereich, der den Zellenbereich in der Draufsicht umgibt, aufweist, wobei das Verfahren umfasst: (a) Ausbilden eines ersten Störstellenbereichs eines ersten Leitfähigkeitstyps in einem Halbleitersubstrat in dem Zellenbereich und in dem Umfangsbereich; (b) Ausbilden eines Elementisolationsbereichs in dem Halbleitersubstrat von einer oberen Oberfläche des Halbleitersubstrats bis zu einer vorgegebenen Tiefe in dem Umfangsbereich derart, dass er den Zellenbereich in der Draufsicht umgibt; (c) Ausbilden eines zweiten Störstellenbereichs eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu einer Position tiefer als der Elementisolationsabschnitt in dem Umfangsbereich derart, dass er den Zellenbereich in der Draufsicht umgibt; (d) Ausbilden eines dritten Störstellenbereichs des ersten Leitfähigkeitstyps in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem ersten Störstellenbereich in dem Umfangsbereich derart, dass er in der Draufsicht den zweiten Störstellenbereich umgibt; (e) Ausbilden eines vierten Störstellenbereichs des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat in dem Zellenbereich derart, dass er den zweiten Störstellenbereich kontaktiert und sich auf dem ersten Störstellenbereich befindet; und (f) Ausbilden eines fünften Störstellenbereichs des ersten Leitfähigkeitstyps in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem vierten Störstellenbereich in dem Zellenbereich derart, dass er den zweiten Störstellenbereich kontaktiert; wobei der Elementisolationsabschnitt einen in dem Halbleitersubstrat ausgebildeten Graben und einen in dem Graben vergrabenen dielektrischen Film aufweist und der Elementisolationsabschnitt sich in dem zweiten Störstellenbereich befindet und von einer Übergangsgrenzfläche zwischen dem zweiten Störstellenbereich und dem fünften Störstellenbereich beabstandet ist.
  10. Verfahren nach Anspruch 9, wobei eine Rekombinationsförderungsschicht zur Rekombination von Elektronen und Löchern in einer oberen Oberfläche sowohl des zweiten Störstellenbereichs als auch des fünften Störstellenbereichs und über die Übergangsgrenzfläche hinweg ausgebildet wird.
  11. Verfahren nach Anspruch 10, das umfasst: (g) Ausbilden eines sechsten Störstellenbereichs des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat von der oberen Oberfläche des Halbleitersubstrats bis zu dem vierten Störstellenbereich in dem Zellenbereich; (h) Ausbilden eines Gate-Dielektrikumfilms auf dem sechsten Störstellenbereich und dem fünften Störstellenbereich; (i) Ausbilden einer Gate-Elektrode über den Gate-Dielektrikumsfilm auf dem sechsten Störstellenbereich und dem fünften Störstellenbereich; (j) Ausbilden eines Source-Bereichs des ersten Leitfähigkeitstyps in dem sechsten Störstellenbereich; und (k) Ausbilden eines Drain-Bereichs des ersten Leitfähigkeitstyps in dem fünften Störstellenbereich, wobei in einer ersten Richtung in der Draufsicht ein Gesamtwert einer Gate-Breite der Gate-Elektrode jedes der MISFETs 1000 µm oder mehr beträgt.
  12. Verfahren nach Anspruch 11, das umfasst: (m) Ausbilden eines dielektrischen Zwischenschichtfilms auf der oberen Oberfläche des Halbleitersubstrats in dem Zellenbereich und in dem Umfangsbereich; (n) Ausbilden eines Kontaktlochs, das das Halbleitersubstrat erreicht, in dem dielektrischen Zwischenschichtfilm durch einen Plasmaätzprozess; und (o) Ausbilden eines Steckers in dem Kontaktloch, wobei die Rekombinationsförderungsschicht eine Kristalldefektschicht ist, die auf der oberen Oberfläche des Halbleitersubstrats, die sich an einem unteren Abschnitt des Kontaktlochs befindet, durch den Plasmaätzprozess ausgebildet wird, und wobei sich das Kontaktloch und die Kristalldefektschicht zumindest in der ersten Richtung entlang der Übergangsgrenzfläche erstrecken.
  13. Verfahren nach Anspruch 11, das umfasst: (m) Ausbilden eines dielektrischen Zwischenschichtfilms auf der oberen Oberfläche des Halbleitersubstrats in dem Zellenbereich und in dem Umfangsbereich; (n) Ausbilden von Kontaktlöchern, die das Halbleitersubstrat erreichen, in dem dielektrischen Zwischenschichtfilm durch einen Plasmaätzprozess; und (o) Ausbilden von Steckern in den Kontaktlöchern, wobei die Rekombinationsförderungsschicht aus Kristalldefektschichten ausgebildet wird, die auf der oberen Oberfläche des Halbleitersubstrats, die sich an unteren Abschnitten der Kontaktlöcher befindet, durch den Plasmaätzprozess ausgebildet werden, und wobei die Kontaktlöcher und die Kristalldefektschichten zumindest in der ersten Richtung entlang der Übergangsgrenzfläche angeordnet und voneinander beabstandet sind.
  14. Verfahren nach Anspruch 11, das umfasst: (p) Ausbilden eines ersten dielektrischen Films mit einem Muster, das einen Teil der oberen Oberfläche des Halbleitersubstrats öffnet, auf der oberen Oberfläche des Halbleitersubstrats; und (q) Ausbilden eines Silizidfilms auf der oberen Oberfläche des Halbleitersubstrats, die aus dem ersten dielektrischen Film freiliegt, wobei die Rekombinationsförderungsschicht aus einem Silizidfilm ausgebildet wird und wobei sich der Silizidfilm zumindest in der ersten Richtung entlang der Übergangsgrenzfläche erstreckt.
  15. Verfahren nach Anspruch 14, wobei der Silizidfilm ein Kobaltsilizidfilm, ein Nickelsilizidfilm oder ein Nickelplatinsilizidfilm ist.
  16. Verfahren nach Anspruch 14, das umfasst: (m) Ausbilden eines dielektrischen Zwischenschichtfilms auf der oberen Oberfläche des Halbleitersubstrats in dem Zellenbereich und in dem Umfangsbereich; (n) Ausbilden eines ersten Kontaktlochs in dem dielektrischen Zwischenschichtfilm durch einen Plasmaätzprozess derart, dass es sich auf dem Source-Bereich oder dem Drain-Bereich befindet; und (o) Ausbilden eines ersten Steckers in dem ersten Kontaktloch derart, dass er mit dem Source-Bereich oder dem Drain-Bereich elektrisch verbunden ist, wobei in einer zweiten Richtung, die in der Draufsicht die erste Richtung schneidet, eine Breite des Silizidfilms größer ist als eine Breite des ersten Kontaktlochs.
  17. Verfahren nach Anspruch 9, wobei (a) Folgendes umfasst: (a1) Vorbereiten eines Trägersubstrats; (a2) Ausbilden einer Halbleiterschicht auf dem Trägersubstrat durch ein epitaktisches Wachstumsverfahren, wodurch das Halbleitersubstrat ausgebildet wird, das ein laminierter Körper aus dem Trägersubstrat und der Halbleiterschicht ist; und (a3) Ausbilden des ersten Störstellenbereichs in der Halbleiterschicht.
  18. Verfahren nach Anspruch 9, wobei (a) Folgendes umfasst: (a4) Vorbereiten eines Trägersubstrats; (a5) Ausbilden des ersten Störstellenbereichs in dem Trägersubstrat; und (a6) Ausbilden einer Halbleiterschicht auf dem Trägersubstrat durch ein epitaktisches Wachstumsverfahren, wodurch das Halbleitersubstrat ausgebildet wird, das ein laminierter Körper aus dem Trägersubstrat und der Halbleiterschicht ist.
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