DE102022130947A1 - Integrated circuit with single-wire JTAG test interface with test enable signaling using a fourth voltage range - Google Patents

Abstract

Die Erfindung betrifft eine integrierte Schaltung, die eine Eindraht-Testschnittstelle mit Test-Enable-Signalisierung zum Test dieser integrierten Schaltung (IC) umfasst und die ein Datenprotokoll mit vier Spannungsbereichen nutzt.Erfindung bezieht sich allgemein auf den Test, die Programmierung und die Emulation von integrierten Schaltungen, und insbesondere, auf den Test, die Programmierung und Emulation von integrierten Schaltungen unter Verwendung des JTAG-Protokolls, wobei alle Date und auch das Test-Enable-Signal über einen Eindrahtdatenbus übertragen werden.The invention relates to an integrated circuit which comprises a single-wire test interface with test enable signaling for testing this integrated circuit (IC) and which uses a data protocol with four voltage ranges. The invention relates generally to the testing, programming and emulation of integrated circuits, and in particular to the testing, programming and emulation of integrated circuits using the JTAG protocol, wherein all data and also the test enable signal are transmitted via a single-wire data bus.

Description

Feld der ErfindungField of invention

Die Erfindung betrifft eine integrierte Schaltung, die eine Eindraht-Testschnittstelle mit Test-Enable-Signalisierung zum Test dieser integrierten Schaltung (IC) umfasst und die ein Datenprotokoll mit vier Spannungsbereichen nutzt.The invention relates to an integrated circuit which comprises a single-wire test interface with test enable signaling for testing this integrated circuit (IC) and which uses a data protocol with four voltage ranges.

Diese Erfindung bezieht sich allgemein auf den Test, die Programmierung und die Emulation von integrierten Schaltungen, und insbesondere, auf den Test, die Programmierung und Emulation von integrierten Schaltungen unter Verwendung des JTAG-Protokolls, wobei alle Date und auch das Test-Enable-Signal über einen Eindrahtdatenbus übertragen werden.This invention relates generally to the testing, programming and emulation of integrated circuits, and more particularly, to the testing, programming and emulation of integrated circuits using the JTAG protocol, wherein all data and also the test enable signal are transmitted over a single-wire data bus.

Allgemeine EinleitungGeneral introduction

Das JTAG-Protokoll hat sich zu einer der führenden Hilfsmittel bei der Programmierung, dem Test, dem Debugging und der Emulation von integrierten Schaltkreisen entwickelt. In einem Verfahren, das als Boundary-Scan-Verfahren bezeichnet wird, kann ein Host-Prozessor, den Zustand einer integrierten Schaltung kontrollieren. Insbesondere ist der Host-Prozessor als Master über eine spezielle Schnittstelle, die JTAG-Schnittstelle nach IEEE 1149 Standard, in der Lage, die integrierte Schaltung als Slave geeignet zu programmieren und ggf. zu initialisieren. Des Weiteren ist der Host-Prozessor in der Lage, den Zustand der integrierten Schaltung nach einer vorbestimmten Anzahl von Testsystemtaktperioden der JTAG-Schnittstelle nach IEEE 1149 Standard oder bei Erkennung eines vorbestimmten Ereignisses auszulesen oder während des Betriebs der integrierten Schaltung, also des Slaves, abzuändern. Dies umfasst auch das Anhalten der integrierten Schaltung oder den zwangsweisen Wechsel in andere Zustände oder das Ändern von Speicherinhalten.The JTAG protocol has developed into one of the leading tools for programming, testing, debugging and emulating integrated circuits. In a process known as the boundary scan process, a host processor can control the state of an integrated circuit. In particular, the host processor as master is able to program the integrated circuit as a slave via a special interface, the JTAG interface according to the IEEE 1149 standard, and to initialize it if necessary. Furthermore, the host processor is able to read the state of the integrated circuit after a predetermined number of test system clock periods of the JTAG interface according to the IEEE 1149 standard or when a predetermined event is detected, or to change it during operation of the integrated circuit, i.e. the slave. This also includes stopping the integrated circuit or forcing it to change to other states or changing memory contents.

Die Erfindung betrifft somit ein Verfahren und eine Vorrichtung zum Test und/oder zur Steuerung und/oder zur Programmierung integrierter Schaltungen und von Mikrosystemen incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systemen (MEOS), wobei diese die Rolle des Slaves einnehmen. Bei solchen Systemen ist es üblich, diese über einen JTAG-Test-Bus nach IEEE 1149 Standard anzusteuern. Dieser verfügt über einen Testdaten-Port mit typischerweise fünf Testanschlüssen:

1. 1. mindestens einen seriellen Testdateneingang TDI,
2. 2. mindestens einen seriellen Testausgang TDO,
3. 3. mindestens einen Test-Modus-Eingang TMS,
4. 4. mindestens einen Testtakteingang TCK,
5. 5. einen optionalen Testrücksetzeingang TRST,
6. 6. einem Test-Aktivierungs-Eingang (Test-Enable-Eingang) TEN.

The invention thus relates to a method and a device for testing and/or controlling and/or programming integrated circuits and microsystems including microelectromechanical systems (MEMS) and integrated microelectrooptical systems (MEOS), whereby these take on the role of the slave. With such systems, it is usual to control them via a JTAG test bus according to the IEEE 1149 standard. This has a test data port with typically five test connections:

1. 1. at least one serial test data input TDI,
2. 2. at least one serial test output TDO,
3. 3. at least one test mode input TMS,
4. 4. at least one test clock input TCK,
5. 5. an optional test reset input TRST,
6. 6. a test activation input (test enable input) TEN.

Über den separaten Test-Enable-Eingang TEN signalisiert im Bandendetest des Halbleiterherstellers ein Testsystem der zu testenden integrierten Schaltung bzw. dem Mikrosystem bzw. dem mikroelektromechanischen System (MEMS) bzw. dem integrierten mikroelektrooptischen System (MEOS), dass die betreffende zu testende integrierte Schaltung bzw. das zu testende Mikrosystem bzw. das zu testende mikroelektromechanische System (MEMS) bzw. das zu testende integrierte mikroelektrooptische System (MEOS) einen Testzustand oder einen normalen Betriebszustand einnehmen soll.In the semiconductor manufacturer's end-of-band test, a test system uses the separate test enable input TEN to signal to the integrated circuit or microsystem or microelectromechanical system (MEMS) or integrated microelectrooptical system (MEOS) under test that the integrated circuit or microsystem or microelectromechanical system (MEMS) or integrated microelectrooptical system (MEOS) under test should assume a test state or a normal operating state.

Das Problem, das das hier vorgelegte Dokument adressiert ist, dass dieser Test-Enable-Eingang TEN einen zusätzlichen Gehäuseanschluss erfordert, der zusätzliche Kosten verursacht.The problem that the document presented here addresses is that this test enable input TEN requires an additional chassis connector, which incurs additional costs.

Da das Verfahren mit mehreren Anschlüssen seit mehreren Jahrzehnten bekannt ist wird an dieser Stelle auf die entsprechende Fachliteratur verwiesen (IEEE 1149.14 wire JTAG protocol). Auch verweist das hier vorgelegte Dokument auf den Standard IEEE 1149.7Since the method with multiple connections has been known for several decades, reference is made here to the relevant technical literature (IEEE 1149.14 wire JTAG protocol). The document presented here also refers to the standard IEEE 1149.7

Diese IEEE 1149 Spezifikation beschreibt Schaltkreise, die zu einem integrierten Schaltkreis hinzugefügt werden können, um den Zugang zu den von IEEE Std 1149.1TM-2001 spezifizierten On-Chip Test Access Ports (TAPs) zu ermöglichen. Die im Standard vorgeschlagene Schaltung nutzt den Standard IEEE 1149.1-2001 als Grundlage und bietet eine Abwärtskompatibilität, während sie gleichzeitig neue Funktionen zur Unterstützung von Tests und Anwendungsdebugging bietet. Es werden sechs Klassen von 1149.7 Test Access Ports (TAP.7s), T0-T5, im Standard definiert, wobei jede Klasse schrittweise Fähigkeiten bietet, die auf denen der unteren Klassen aufbauen. Die Klasse T0 bietet das in 1149.1 spezifizierte Verhalten beim Start, wenn mehrere TAPs auf dem Chip vorhanden sind. Klasse T1 fügt allgemeine Debug-Funktionen und Merkmale zur Minimierung des Stromverbrauchs hinzu. Klasse T2 fügt Betriebsmodi hinzu, die die Scanleistung maximieren. Außerdem bietet sie eine optionale Hot-Connection-Funktion, die eine Systembeschädigung verhindert, wenn eine Verbindung zu einem eingeschalteten System hergestellt wird. Klasse T3 unterstützt den Betrieb in einer Vier-Draht-Serien- oder Stern-Scan-Topologie. Die Klasse T4 ermöglicht die Kommunikation mit einer zweipoligen oder vierpoligen Schnittstelle. Der zweipolige Betrieb serialisiert 1149.1-Transaktionen und ermöglicht höhere Testtaktraten. Klasse T5 bietet die Möglichkeit, Datenübertragungen gleichzeitig mit dem Scan durchzuführen, unterstützt die Nutzung anderer Funktionen als Scan und ermöglicht die Steuerung von TAP.7-Pins für benutzerdefinierte Debug-Technologien in einer Weise, die aktuelle und zukünftige Interoperabilität gewährleistet.This IEEE 1149 specification describes circuits that can be added to an integrated circuit to provide access to the on-chip test access ports (TAPs) specified by IEEE Std 1149.1TM-2001. The circuit proposed in the standard uses the IEEE 1149.1-2001 as a foundation and provides backward compatibility while adding new features to support testing and application debugging. Six classes of 1149.7 Test Access Ports (TAP.7s), T0-T5, are defined in the standard, with each class providing incremental capabilities that build on those of the lower classes. Class T0 provides the startup behavior specified in 1149.1 when multiple TAPs are present on the chip. Class T1 adds general debug functions and features to minimize power consumption. Class T2 adds operating modes that maximize scan performance. It also provides an optional hot-connection feature that prevents system corruption when connecting to a powered-on system. Class T3 supports operation in a four-wire series or star scan topology. Class T4 enables communication with a two-pin or four-pin interface. Two-pin operation serializes 1149.1 transactions and enables higher test clock rates. Class T5 provides the ability to perform data transfers concurrently with scanning, supports the use of functions other than scanning, and allows control of TAP.7 pins for custom debug technologies in a manner that ensures current and future interoperability.

Keine der im IEEE 1149 Standard beschriebenen Schnittstellen kommt mit einem einzelnen Datenübertragungsanschluss aus.None of the interfaces described in the IEEE 1149 standard requires a single data transfer port.

Hier sei nur so viel kurz beschrieben: Das JTAG-Protokoll nach IEEE 1149 Standard umfasst im Basisstandard fünf Signalgruppen, die zwischen der Emulationseinheit, die den Host-Prozessor enthält, und der integrierten Schaltung als Slave ausgetauscht werden. Das TCK-Signal stellt den Testsystemtakt dar und synchronisiert die interne Zustandsmaschine der JTAG-Testschnittstelle nach IEEE 1149 Standard der integrierten Schaltung. Das TMS-Signal steuert den Zustand des Test-Controllers der JTAG-Schnittstelle der integrierten Schaltung, die den Slave darstellt. Je nach Zustand des Test-Controllers führt die JTAG-Testschnittstelle der integrierten Schaltung unterschiedliche Operationen durch. Der TDI-Eingang stellt einen seriellen Eingang für Testdaten dar. Der TDO-Ausgang stellt einen seriellen Ausgang für Testdaten dar. Die beiden Eingänge TMS und TDI werden typischerweise aber nicht notwendigerweise mit der steigenden TCK Flanke abgetastet. Der TDO-Ausgang wechselt sein Datum typischerweise ebenfalls mit der fallenden Flanke des TCK-Signals. Die TCK-, TMS- und TDI-Einzelsignale bilden die Testdateneingangssignale. Das TDO-Signal stellt das Testdatenausgangssignal dar. Mit der steigenden TCK-Flanke und bei geeigneter Einstellung eines Test-Controller internen Testregisters werden die Testdaten seriell über den seriellen Testdateneingang TDI in verschiedene Schieberegisterketten, sogenannte Scan-Pfade, in die integrierte Schaltung als Slave hinein verschoben. Gleichzeitig wird der ursprüngliche Inhalt der betreffenden Scan-Kette am seriellen Testdatenausgang TDO ausgegeben. Hierbei können Zustandsvektoren endlicher Automaten innerhalb der integrierten Schaltung Teil der Scan-Kette sein. Somit ist eine Änderung der Inhalte und Zustände bzw. die Kontrolle dieser Inhalte und Zustände der Speicherzellen der Scan-Ketten über diese Schnittstelle im Stand der Technik leicht möglich. Hier sei nochmals auf die Fachliteratur verwiesen.Here is just a brief description: The JTAG protocol according to the IEEE 1149 standard comprises five signal groups in the basic standard that are exchanged between the emulation unit, which contains the host processor, and the integrated circuit as a slave. The TCK signal represents the test system clock and synchronizes the internal state machine of the JTAG test interface according to the IEEE 1149 standard of the integrated circuit. The TMS signal controls the state of the test controller of the JTAG interface of the integrated circuit, which represents the slave. Depending on the state of the test controller, the JTAG test interface of the integrated circuit carries out different operations. The TDI input represents a serial input for test data. The TDO output represents a serial output for test data. The two inputs TMS and TDI are typically but not necessarily sampled with the rising TCK edge. The TDO output also typically changes its data with the falling edge of the TCK signal. The TCK, TMS and TDI individual signals form the test data input signals. The TDO signal represents the test data output signal. With the rising TCK edge and with a suitable setting of a test controller's internal test register, the test data is shifted serially via the serial test data input TDI into various shift register chains, so-called scan paths, into the integrated circuit as a slave. At the same time, the original content of the relevant scan chain is output at the serial test data output TDO. State vectors of finite automata within the integrated circuit can be part of the scan chain. This means that changing the contents and states or checking these contents and states of the memory cells of the scan chains via this interface is easily possible in the state of the art. Reference is again made to the specialist literature here.

Weiterer Stand der TechnikFurther state of the art

Die Halbleiterindustrie hat in den vergangenen Jahren mehrfach versucht, die Anzahl der zu verwendenden Anschlüsse zu reduzierten, um die Größe der benötigten Gehäuse und damit die Herstellkosten zu beschränken. Hierbei sind verschiedene relevante Dokumente offengelegt worden. Ein beispielhaftes Dokument ist das US-Schutzrecht US 2007 / 0 033 465 A1 . Die dort offengelegte Technik erlaubt keine konsistente Wandlung der Daten des IEEE 1149.14-Wire-JTAG-Protokolls in die Daten des dort beschriebenen Verfahrens und umgekehrt. Die dort beschriebene Vorrichtungsanordnung und das dort beschriebene Verfahren erfordern synchronisierte Zeitschlitze zwischen dem Test-Bus-Master, also dem Host-Prozessor und dem Test-Bus-Slave, also der integrierten Schaltung, die getestet, programmiert oder debuged (Entfernung der Programmierfehler) werden soll. Im Falle einer fehlenden zeitlichen Synchronisation des Zugriffs von Testbus-Master und Testbus-Slave auf den Testdatenbus kann der TDO-Ausgangstreiber des Slaves und der Master-Ausgangstreiber (typischerweise eine Push-Pull-Stufe) bei gleichzeitigem sendenden Zugriff auf die Testdatenleitung einen Kurzschluss erzeugen.In recent years, the semiconductor industry has tried several times to reduce the number of connections to be used in order to limit the size of the required housing and thus the manufacturing costs. Various relevant documents have been disclosed in this regard. An example document is the US patent US 2007 / 0 033 465 A1 The technology disclosed there does not allow consistent conversion of the data of the IEEE 1149.14-Wire-JTAG protocol into the data of the method described there and vice versa. The device arrangement and the method described there require synchronized time slots between the test bus master, i.e. the host processor, and the test bus slave, i.e. the integrated circuit that is to be tested, programmed or debugged (removal of programming errors). If the access of the test bus master and test bus slave to the test data bus is not synchronized in time, the TDO output driver of the slave and the master output driver (typically a push-pull stage) can create a short circuit when they simultaneously transmit access to the test data line.

Die DE 10 2015 004 436 B3 beschreibt eine Vorrichtung und ein Verfahren, um die oben benannten Testanschlüsse 1 bis 5 im Zeitmultiplex und durch Verwendung eines Protokolls mit drei Spannungspegeln als Datenleitungspegel so zu kombinieren, dass die Vorrichtung über einen einzigen Testanschluss der Band-Ende-Test und/oder das Debugging der zu testenden Schaltung ausführen kann.The EN 10 2015 004 436 B3 describes an apparatus and method for combining the above-mentioned test ports 1 to 5 in time division multiplexing and by using a protocol with three voltage levels as data line levels so that the apparatus can perform end-of-band testing and/or debugging of the circuit under test via a single test port.

Die technische Lehre der DE 10 2015 004 436 B3 löst nicht das Problem, wie der Test-Enable-Anschluss TEN ebenfalls in die Testdatenschnittstelle integriert werden kann. Besonders kritisch ist dabei, dass eine versehentliche Aktivierung des Testzustands der zu testenden integrierten Schaltung bzw. des zu testenden Mikrosystems bzw. des zu testenden mikroelektromechanischen Systems (MEMS) bzw. des zu testenden integrierten mikroelektrooptischen Systems (MEOS) im Rahmen der funktionalen Sicherheit der ISO 26262 unbedingt vermieden werden muss.The technical teaching of EN 10 2015 004 436 B3 does not solve the problem of how the test enable connection TEN can also be integrated into the test data interface. Particularly critical is that accidental activation of the test state of the integrated circuit under test or the microsystem under test or the microelectromechanical system (MEMS) under test or the integrated microelectrooptical system (MEOS) under test must be avoided at all costs within the framework of the functional safety of ISO 26262.

AufgabeTask

Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen die die obigen Nachteile des Stands der Technik nicht aufweist und die keinen separaten Test-Enable-Anschluss TEN aufweist. Bevorzugt soll die technische Lösung weitere Vorteile aufweisen. Es ist somit die Aufgabe der Erfindung eine Anordnung mit einem Eindraht-Testdatenbus mit Testaktivierung über den Eindraht-Testdatenbus vorzuschlagen und ein geeignetes Protokoll und Verfahren für die bidirektionale Übertragung auf diesem Testdaten-BusThe proposal is therefore based on the task of creating a solution that does not have the above disadvantages of the prior art and that does not have a separate test enable connection TEN. Preferably, the technical solution should have further advantages. It is therefore the task of the invention to propose an arrangement with a single-wire test data bus with test activation via the single-wire test data bus and a suitable protocol and method for the bidirectional transmission on this test data bus.

Die Vorrichtung und das Verfahren gemäß den beiden nebengeordneten Ansprüchen lösen das Problem. Diese Aufgabe wird somit durch die technische Lehre der unabhängigen Ansprüche gelöst. Weitere Ausgestaltungen sind ggf. Gegenstand von Unteransprüchen.The device and the method according to the two independent claims solve the problem. This task is thus solved by the technical teaching of the independent claims. Further embodiments are possibly the subject of subclaims.

Lösung der AufgabeSolution to the task

Das hier vorgeschlagene Verfahren zur Aktivierung einer Eindraht-Testschnittstelle einer mikrointegrierten Schaltung IC und zum Test dieser mikrointegrierten Schaltung IC löst die Aufgabe vorschlagsgemäß dadurch, dass das vorgeschlagene Verfahren und die zugehörige Vorrichtung statt eines Datenübertragungsprotokolls mit drei Spannungspegeln ein Datenübertragungsprotokoll mit vier Spannungspegeln als Datenleitungspegel verwenden.The method proposed here for activating a single-wire test interface of a micro-integrated circuit IC and for testing this micro-integrated circuit IC solves the problem according to the proposal in that the proposed method and the associated device use a data transmission protocol with four voltage levels as data line levels instead of a data transmission protocol with three voltage levels.

Der vorliegende Vorschlag löst die vorstehenden und anderen Aufgaben gemäß des vorliegenden Vorschlags durch die Bereitstellung einer Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC mit einer JTAG-Einheit, die eine zeitliche Abfolge zeitlich gemultiplexter Signale mittels einer Schnittstellenvorrichtung mit der Schnittstellevorrichtung SVIC der integrierten Schaltung IC austauschen kann. Das Verfahren und die Vorrichtung entsprechend dem vorliegenden Vorschlag formatieren die Signale in der Art, dass alle Informationen, die durch die JTAG-TAP-Einheit für die Durchführung eines Tests benötigt werden, über diese Schnittstellenvorrichtung seriell übertragen werden. Dies umfasst im Gegensatz zur technischen Lehre der DE 10 2015 004 436 B3 auch die Übertragung des Test-Enable-Signals TEN des Test-Enable-Anschluss der JATG-Testschnittstelle aus dem Stand der Technik. Dies hat den Vorteil, dass der Test-Enable-Anschluss wegfallen kann.The present proposal solves the above and other objects according to the present proposal by providing an interface device SVIC of the micro-integrated circuit IC with a JTAG unit that can exchange a time sequence of time-multiplexed signals by means of an interface device with the interface device SVIC of the integrated circuit IC. The method and the device according to the present proposal format the signals in such a way that all information required by the JTAG TAP unit for carrying out a test is transmitted serially via this interface device. In contrast to the technical teaching of the EN 10 2015 004 436 B3 also the transmission of the test enable signal TEN of the test enable connection of the JATG test interface from the state of the art. This has the advantage that the test enable connection can be omitted.

Hierzu überträgt die Schnittstellenvorrichtung des Bus-Masters die Testsignale und das Test-Enable-Signal TEN über die Datenleitung TOW an die integrierte Schaltung IC mittels eines Testsignals, das einen Testsignalspannungswert gegen über einem Bezugspotenzial V_DIS aufweist, das im Wesentlichen vier Datenleitungspegel in vier verschiedenen Spanungsbereichen (V_B1, V_B2, V_B3, V_B4) aufweisen kann.For this purpose, the interface device of the bus master transmits the test signals and the test enable signal TEN via the data line TOW to the integrated circuit IC by means of a test signal which has a test signal voltage value relative to a reference potential V _DIS , which can essentially have four data line levels in four different voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ).

Bevorzugte Anordnung der SpannungsbereichePreferred arrangement of voltage ranges

Um die Notation zum Dokument DE 10 2015 004 436 B3 synchron zu halten, entspricht der erste Spannungsbereich V_B1 dem ersten Spannungsbereich V_B1 der DE 10 2015 004 436 B3 und der zweite Spannungsbereich V_B2 dem zweiten Spannungsbereich V_B2 der DE 10 2015 004 436 B3 und der dritte Spannungsbereich V_B3 dem dritten Spannungsbereich V_B3 der DE 10 2015 004 436 B3 .To add the notation to the document EN 10 2015 004 436 B3 synchronized, the first voltage range V _B1 corresponds to the first voltage range V _B1 of the EN 10 2015 004 436 B3 and the second voltage range V _B2 corresponds to the second voltage range V _B2 of the EN 10 2015 004 436 B3 and the third voltage range V _B3 the third voltage range V _B3 of the EN 10 2015 004 436 B3 .

In dem hier vorgestellten Beispiel der 1 liegen nun abweichend von der technischen Lehre der DE 10 2015 004 436 B3 die Beträge der Spannungswerte der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3 unter dem Betrag des Spannungswerts der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2 und unter dem Betrag des Spannungswerts der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1.In the example presented here, the 1 are now deviating from the technical teaching of the EN 10 2015 004 436 B3 the magnitudes of the voltage values of the data line TOW for third logical values in the third voltage range V _B3 are less than the magnitude of the voltage value of the data line TOW for second logical values in the second voltage range V _B2 and less than the magnitude of the voltage value of the data line TOW for first logical values in the first voltage range V _B1 .

In dem hier vorgestellten Beispiel der 1 liegen nun abweichend von der technischen Lehre der DE 10 2015 004 436 B3 die Beträge der Spannungswerte der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2 über dem Betrag des Spannungswerts der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3 und unter dem Betrag des Spannungswerts der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1.In the example presented here, the 1 are now deviating from the technical teaching of the EN 10 2015 004 436 B3 the magnitudes of the voltage values of the data line TOW for second logical values in the second voltage range V _B2 are above the magnitude of the voltage value of the data line TOW for third logical values in the third voltage range V _B3 and below the magnitude of the voltage value of the data line TOW for first logical values in the first voltage range V _B1 .

In dem hier vorgestellten Beispiel der 1 liegen nun abweichend von der technischen Lehre der DE 10 2015 004 436 B3 die Beträge der Spannungswerte der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1 über dem Betrag des Spannungswerts der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3 und über dem Betrag des Spannungswerts der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2.In the example presented here, the 1 are now deviating from the technical teaching of the EN 10 2015 004 436 B3 the magnitudes of the voltage values of the data line TOW for first logical values in the first voltage range V _B1 are greater than the magnitude of the voltage value of the data line TOW for third logical values in the third voltage range V _B3 and greater than the magnitude of the voltage value of the data line TOW for second logical values in the second voltage range V _B2 .

Entsprechend dem Vorschlag der hier vorgestellten technischen Lehre dieses Dokuments der 1 liegen die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 wie folgt:

• Die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 liegen zum Ersten unter dem Betrag des Spannungswerts der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3. Die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 liegen zum Zweiten unter dem Betrag des Spannungswerts der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2. Die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 liegen zum Dritten unter dem Betrag des Spannungswerts der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1. Dies unter scheidet die hier vorgestellte technische Lehre vom Stand der Technik.

According to the proposal of the technical teaching presented here in this document of the 1 the magnitudes of the voltage values of the data line TOW for fourth logical values in the fourth voltage range V _B4 are as follows:

• The amounts of the voltage values of the data line TOW for fourth logical values in the fourth voltage range V _B4 are, firstly, below the amount of the voltage value of the data line TOW for third logical values in the third voltage range V _B3 . The amounts of the voltage values of the data line TOW for fourth logical values in the fourth voltage range V _B4 are, secondly, below the amount of the voltage value of the data line TOW for second logical values in the second voltage range V _B2 . The amounts of the voltage values of the data line TOW for fourth logical values in the fourth voltage range V _B4 are, thirdly, below the amount of the voltage value of the data line TOW for first logical values in the first voltage range V _B1 . This distinguishes the technical teaching presented here from the prior art.

Dies ist jedoch nur eine Möglichkeit für die spannungsmäßige Anordnung der Spannungsbereiche V_B1, V_B2, V_B3 und V_B4.However, this is only one possibility for the voltage arrangement of the voltage ranges V _B1 , V _B2 , V _B3 and V _B4 .

Bevorzugt überlappen der erste Spannungsbereich V_B1 und der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 und der vierte Spannungsbereich V_B4 sich untereinander nicht.Preferably, the first voltage range V _B1 and the second voltage range V _B2 and the third voltage range V _B3 and the fourth voltage range V _B4 do not overlap with each other.

Im Folgenden beschreibt das hier vorgelegte Dokument die anderen Anordnungen der vier Spannungsbereiche V_B1, V_B2, V_B3 und V_B4 anhand der 1 bis 4.In the following, the document presented here describes the other arrangements of the four voltage ranges V _B1 , V _B2 , V _B3 and V _B4 based on the 1 to 4 .

Offensichtlich kann die mikrointegrierte Schaltung IC die hier als Testschnittstelle vorgestellte Schnittstellenvorrichtung SVIC mit positiven oder negativen Spannungspegeln (Datenleitungspegel) der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS realisieren. Neben den verschiedenen Anordnungen der vier Spannungsbereiche entsprechend den 1 bis 4 kommt der Fachmann durch Multiplikation der Spannungen zwischen der Datenleitung TOW und dem Bezugspotenzial V_DIS mit -1 zu vier weiteren möglichen funktionsäquivalenten Anordnungen der Spannungsbereiche relativ zum Bezugspotenzial V_DIS. Diese Spannungsbereichsanordnungen beanspruchet das hier vorgelegte Dokument somit ebenfalls als beschrieben.Obviously, the micro-integrated circuit IC can implement the interface device SVIC presented here as a test interface with positive or negative voltage levels (data line levels) of the voltage of the data line TOW compared to the reference potential V _DIS . In addition to the different arrangements of the four voltage ranges according to the 1 to 4 By multiplying the voltages between the data line TOW and the reference potential V _DIS by -1, the expert arrives at four further possible functionally equivalent arrangements of the voltage ranges relative to the reference potential V _DIS . The document presented here therefore also claims to describe these voltage range arrangements.

Die hier vorgelegte Schrift beschreibt im Beschreibungstext, den Ansprüchen und den Zeichnungen, um den Text knapp und übersichtlich zu halten, nur positive Werte der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugsspannungsleitung GND. Die technische Lehre des hier vorgestellten Dokuments umfasst aber ausdrücklich auch negative Werte der der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugsspannungsleitung GND. Bevorzugt verwendet eine mikrointegrierte Schaltung IC mit einer vorschlagsgemäßen Schnittstellenvorrichtung SVIC als Testschnittstelle entweder nur positive Werte der Spannung der Datenleitung TOW gegenüber der Bezugsspannungsleitung GND oder alternativ dazu nur negative Werte der Spannung der Datenleitung TOW gegenüber der Bezugsspannungsleitung GND. Aus diesem Grund ist die beispielhafte Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 im vorausgehenden Text mittels der Beträge der Spannungswerte der Werte der Spannung der Datenleitung TOW gegenüber der Bezugsspannungsleitung GND beschrieben.In order to keep the text concise and clear, the document presented here describes only positive values of the voltage of the data line TOW compared to the reference potential V _DIS of the reference voltage line GND in the descriptive text, the claims and the drawings. The technical teaching of the document presented here, however, also expressly includes negative values of the voltage of the data line TOW compared to the reference potential V _DIS of the reference voltage line GND. Preferably, a microintegrated circuit IC with a proposed interface device SVIC as a test interface uses either only positive values of the voltage of the data line TOW compared to the reference voltage line GND or, alternatively, only negative values of the voltage of the data line TOW compared to the reference voltage line GND. For this reason, the exemplary arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 in the preceding text is described by means of the magnitudes of the voltage values of the values of the voltage of the data line TOW compared to the reference voltage line GND.

In den Beispielen der 1 und 2 ist vorschlaggemäß und besonders bevorzugt das Test-Enable-Signal TEN aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber einem Bezugspotenzial GND über einem TOW-Schwellwert V₀ in dem ersten Spannungsbereich V_B1 oder in dem zweiten Spannungsbereich V_B2 oder in dem dritten Spannungsbereich V_B3 liegt. Vorschlagsgemäß und besonders bevorzugt ist das Test-Enable-Signal TEN in den Beispielen der 1 und 2 nicht aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial GND unter dem TOW-Schwellwert V₀ in einem vierten Spannungsbereich V_B4 liegt. In den Beispielen der 3 und 4 ist vorschlaggemäß und besonders bevorzugt das Test-Enable-Signal TEN aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber einer Versorgungsspannung V_IO unter einem TOW-Schwellwert V₀ in dem ersten Spannungsbereich V_B1 oder in dem zweiten Spannungsbereich V_B2 oder in dem dritten Spannungsbereich V_B3 liegt. Vorschlagsgemäß und besonders bevorzugt ist das Test-Enable-Signal TEN in den Beispielen der 3 und 4 nicht aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber der Versorgungsspannung V_IO über dem TOW-Schwellwert V₀ in einem vierten Spannungsbereich V_B4 liegt. Ist das Test-Enable Signal TEN aktiv, so arbeitet bevorzugt der Testeingang der Schnittstellevorrichtung SVIC der mikrointegrierten Schaltung IC im Wesentlichen wie ein Testeingang entsprechend der technischen Lehre der DE 10 2015 004 436 B3 . Ist das Test-Enable Signal TEN nicht aktiv, so empfängt die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC keine Daten von dem Produktionstestsystem, dass die mikrointegrierte Schaltung IC über die Datenleitung TOW ansteuert. Ist Das Test-Enable Signal TEN nicht aktiv, so verhindert bevorzugt eine Verriegelungsschaltung BC innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang TEST der Schnittstellevorrichtung SVIC der mikrointegrierten Schaltung IC den normalen Betrieb der mikrointegrierten Schaltung IC beeinflusst.In the examples of 1 and 2 According to the proposal and particularly preferably, the test enable signal TEN is active when the magnitude of the voltage value of the electrical voltage of the data line TOW relative to a reference potential GND is above a TOW threshold value V ₀ in the first voltage range V _B1 or in the second voltage range V _B2 or in the third voltage range V _B3 . According to the proposal and particularly preferably, the test enable signal TEN is active in the examples of 1 and 2 not active if the magnitude of the voltage value of the electrical voltage of the data line TOW compared to the reference potential GND is below the TOW threshold value V ₀ in a fourth voltage range V _B4 . In the examples of the 3 and 4 According to the proposal and particularly preferably, the test enable signal TEN is active when the magnitude of the voltage value of the electrical voltage of the data line TOW compared to a supply voltage V _IO is below a TOW threshold value V ₀ in the first voltage range V _B1 or in the second voltage range V _B2 or in the third voltage range V _B3 . Proposed Preferably, the test enable signal TEN is used in the examples of 3 and 4 not active if the magnitude of the voltage value of the electrical voltage of the data line TOW compared to the supply voltage V _IO is above the TOW threshold value V ₀ in a fourth voltage range V _B4 . If the test enable signal TEN is active, the test input of the interface device SVIC of the micro-integrated circuit IC preferably operates essentially like a test input according to the technical teaching of EN 10 2015 004 436 B3 If the test enable signal TEN is not active, the interface device SVIC of the micro-integrated circuit IC does not receive any data from the production test system that the micro-integrated circuit IC controls via the data line TOW. If the test enable signal TEN is not active, a locking circuit BC within the micro-integrated circuit IC preferably prevents the test input TEST of the interface device SVIC of the micro-integrated circuit IC from influencing the normal operation of the micro-integrated circuit IC.

Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann eine direkte elektrische Verbindung zwischen einer Leitung auf dem Bezugspotenzial V_DIS und der Datenleitung TOW des mikrointegrierten Schaltkreises IC die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC vorzugsweise ausschalten. Dies erfordert, dass sie mit dem mikrointegrierten Schaltkreis IC in einer Anwendungsschaltung in dieser Weise eingefügt ist. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann dann eine sehr kurze Kurzschlussleitung VL eine solche direkte Verbindung realisieren. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann ist die Kurzschlussleitung bevorzugt eine Leitung VL zwischen der Bezugspotenzialleitung GND oder einer funktionsäquivalenten Leitung einerseits und der Datenleitung TOW des mikrointegrierten Schaltkreises IC. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann dann eine solche Kurzschlussleitung VL ungewollte Testzustände des mikrointegrierten Schaltkreises IC auf einem Schaltungsträger der Anwendungsschaltung verhindern. Dies ist auch bei starker Einstrahlung elektromagnetischer Störstrahlung im späteren Betrieb im Fahrzeug möglich.In case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 1 or 2 a direct electrical connection between a line at the reference potential V _DIS and the data line TOW of the micro-integrated circuit IC can preferably switch off the test interface of the interface device SVIC of the micro-integrated circuit IC. This requires that it is inserted with the micro-integrated circuit IC in an application circuit in this way. In case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 1 or 2 a very short short-circuit line VL can then realize such a direct connection. In case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 1 or 2 The short-circuit line is preferably a line VL between the reference potential line GND or a functionally equivalent line on the one hand and the data line TOW of the micro-integrated circuit IC on the other. In the case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 1 or 2 Such a short-circuit line VL can then prevent unwanted test states of the micro-integrated circuit IC on a circuit carrier of the application circuit. This is also possible in the event of strong electromagnetic interference during later operation in the vehicle.

Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 kann eine direkte elektrische Verbindung zwischen einer Leitung auf dem Versorgungsspannung V_IO und der Datenleitung TOW des mikrointegrierten Schaltkreises IC die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC vorzugsweise ausschalten. Dies erfordert, dass sie mit dem mikrointegrierten Schaltkreis IC in einer Anwendungsschaltung in dieser Weise eingefügt ist. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 kann dann eine sehr kurze Kurzschlussleitung VL eine solche direkte Verbindung realisieren. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 ist die Kurzschlussleitung bevorzugte eine Leitung VL zwischen der Versorgungsspannungsleitung VDD oder einer funktionsäquivalenten Leitung einerseits und der Datenleitung TOW des mikrointegrierten Schaltkreises IC andererseits. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 kann dann eine solche Kurzschlussleitung VL ungewollte Testzustände des mikrointegrierten Schaltkreises IC auf einem Schaltungsträger der Anwendungsschaltung verhindern. Dies ist auch bei starker Einstrahlung elektromagnetischer Störstrahlung im späteren Betrieb im Fahrzeug möglich.In case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 3 or 4 a direct electrical connection between a line on the supply voltage V _IO and the data line TOW of the micro-integrated circuit IC can preferably switch off the test interface of the interface device SVIC of the micro-integrated circuit IC. This requires that it is inserted with the micro-integrated circuit IC in an application circuit in this way. In case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 3 or 4 a very short short-circuit line VL can then realize such a direct connection. In case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 3 or 4 The short-circuit line is preferably a line VL between the supply voltage line VDD or a functionally equivalent line on the one hand and the data line TOW of the micro-integrated circuit IC on the other hand. In the case of an arrangement of the voltage ranges V _B1 , V _B2 , V _B3 , V _B4 according to the 3 or 4 Such a short-circuit line VL can then prevent unwanted test states of the micro-integrated circuit IC on a circuit carrier of the application circuit. This is also possible in the event of strong electromagnetic interference during later operation in the vehicle.

Es ist daher typischerweise sicherheitsrelevant, dass der vierte Spannungsbereich V_B4 für den Datenleitungspegel der Datenleitung TOW, der die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC durch ein aktives Test-Enable-Signal TEN deaktiviert, vorzugsweise am oberen oder unteren Rand der drei Spannungsbereiche V_B1, V_B2, V_B3 liegt. Im Folgenden bezeichnet das hier vorgelegte Dokument die drei Spannungsbereiche V_B1, V_B2, V_B3 zusammen als Gesamtspannungsbereich. Bevorzugt grenzt also der vierte Spannungsbereich V_B4 oberhalb oder unterhalb des Gesamtspannungsbereichs an den Gesamtspannungsbereich an.It is therefore typically safety-relevant that the fourth voltage range V _B4 for the data line level of the data line TOW, which deactivates the test interface of the interface device SVIC of the micro-integrated circuit IC by an active test enable signal TEN, is preferably located at the upper or lower edge of the three voltage ranges V _B1 , V _B2 , V _B3 . In the following, the document presented here refers to the three voltage ranges V _B1 , V _B2 , V _B3 together as the total voltage range. Preferably, the fourth voltage range V _B4 borders on the total voltage range above or below the total voltage range.

Die Reihenfolge der drei Spannungsbereiche V_B1, V_B2, V_B3 innerhalb des Gesamtspannungsbereichs kann variieren.The order of the three voltage ranges V _B1 , V _B2 , V _B3 within the total voltage range can vary.

Beispielsweise können Spannungen im ersten Spannungsbereich V_B1 unter den Spannungen im zweiten Spannungsbereich V_B2 und dritten Spannungsbereich V_B3 liegen. Diese Situation zeigen die 2 und 3.For example, voltages in the first voltage range V _B1 can be lower than the voltages in the second voltage range V _B2 and the third voltage range V _B3 . This situation is shown by the 2 and 3 .

Beispielsweise können Spannungen im ersten Spannungsbereich V_B1 über den Spannungen im zweiten Spannungsbereich V_B2 und dritten Spannungsbereich V_B3 liegen. Diese Situation zeigen die 1 und 4.For example, voltages in the first voltage range V _B1 can be higher than the voltages in the second voltage range V _B2 and the third voltage range V _B3 . This situation is shown by the 1 and 4 .

Beispielsweise können Spannungen im dritten Spannungsbereich V_B3 unter den Spannungen im zweiten Spannungsbereich V_B2 und ersten Spannungsbereich V_B1 liegen. Diese Situation zeigen die 1 und 4.For example, voltages in the third voltage range V _B3 can be lower than the voltages in the second voltage range V _B2 and the first voltage range V _B1 . This situation is shown by the 1 and 4 .

Beispielsweise können Spannungen im dritten Spannungsbereich V_B3 über den Spannungen im zweiten Spannungsbereich V_B2 und ersten Spannungsbereich V_B1 liegen. Diese Situation zeigen die 2 und 3.For example, voltages in the third voltage range V _B3 can be higher than the voltages in the second voltage range V _B2 and the first voltage range V _B1 . This situation is shown by the 2 and 3 .

Bevorzugt liegt nach der technischen Lehre des hier vorgestellten Dokuments der zweite Spannungsbereich V_B2 immer zwischen dem ersten Spannungsbereich V_B1 und dem dritten Spannungsbereich V_B3.Preferably, according to the technical teaching of the document presented here, the second voltage range V _B2 is always located between the first voltage range V _B1 and the third voltage range V _B3 .

Zusammenfassung zur Anordnung der SpannungsbereicheSummary of the arrangement of the voltage ranges

Die Spannungspegel im vierten Spannungsbereich V_B4 der Spannungen der Datenleitung TOW als Datenleitungspegel deaktivieren die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC. Es ist, wie oben ausgeführt, daher typischerweise sicherheitsrelevant, dass der vierte Spannungsbereich V_B4 am oberen oder unteren Rand der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) in der Reihenfolge der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) angeordnet ist. Daher sind folgende Reihenfolgen denkbar: (V_B1, V_B2, V_B3, V_B4) (1); (V_B4, V_B1, V_B2, V_B3) (4); (V_B3, V_B2, V_B1, V_B4) (2); (V_B4, V_B3, V_B2, V_B1) (3)The voltage levels in the fourth voltage range V _B4 of the voltages of the data line TOW as data line levels deactivate the test interface of the interface device SVIC of the micro-integrated circuit IC. As explained above, it is therefore typically safety-relevant that the fourth voltage range V _B4 is arranged at the upper or lower edge of the voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ) in the order of the voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ). The following orders are therefore conceivable: (V _B1 , V _B2 , V _B3 , V _B4 ) ( 1 ); (V _B4 , V _B1 , V _B2 , V _B3 ) ( 4 ); (V _B3 , V _B2 , V _B1 , V _B4 ) ( 2 ); (V _B4 , V _B3 , V _B2 , V _B1 ) ( 3 )

Betrieb der TestschnittstelleOperation of the test interface

Das hier vorgelegte Dokument erläutert den Betrieb der Testschnittstelle, also der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC, anhand der beispielhaften 5. Der 5 entsprechen die Spannungspegel in Form der Datenleitungspegel der 2. Dem Fachmann ist es ein leichtes, die Werte der Schwellwertsignale und die Konstruktion der 5 so anzupassen, dass die Spannungspegel, also die Datenleitungspegel, einer der anderen 1, 3, oder 4 entsprechen.The document presented here explains the operation of the test interface, i.e. the interface device SVIC of the micro-integrated circuit IC, using the example 5 . The 5 The voltage levels correspond to the data line levels of the 2 . It is easy for the expert to determine the values of the threshold signals and the construction of the 5 so that the voltage levels, i.e. the data line levels, of one of the other 1 , 3 , or 4.

Das Test-Enable Signal TEN ist entsprechend der technischen Lehre des hier vorgelegten Dokuments nicht aktiv, wenn der Spannungswert der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND sich bevorzugt im vierten Spannungsbereich V_B4 befindet.According to the technical teaching of the document presented here, the test enable signal TEN is not active if the voltage value of the data line TOW relative to the reference potential V _DIS of the reference potential line GND is preferably in the fourth voltage range V _B4 .

Das Test-Enable Signal TEN ist aktiv, wenn der Spannungswert der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND sich bevorzugt im vierten Spannungsbereich V_B4 befindet. Das Test-Enable-Signal TEN kann ein reales Signal in Form einer realen Leitung der mikrointegrierten Schaltung IC sein. Das Test-Enable-Signal TEN kann aber auch die Klasse von Zuständen der mikrointegrierten Schaltung IC sein, bei der die mikrointegrierte Schaltung IC sich in einem der für sie vorgesehenen Testzustände befindet. Ein Programmierzustand der mikrointegrierten Schaltung IC, der über die Testschnittstelle TEST der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC eingestellt und/oder betrieben wird, gilt dabei im Sinne des hier vorgelegten Dokuments als Testzustand. Spannungswerten der Spannung zwischen Datenleitung TOW und Bezugspotenzial V_DIS der Bezugspotenzialleitung GND sind Datenleitungspegel im Sinne des hier vorgelegten Dokuments. Datenleitungspegel in einem Spannungsbereich, der nicht der vierte Spannungsbereich V_B4 ist, liegen typischerweise in einem Gesamtspannungsbereich. Alle Zustände der mikrointegrierten Schaltung IC, die einen Betrieb der Testschnittstelle der mikrointegrierten Schaltung IC mit Datenleitungspegeln im Gesamtspannungsbereich erfordern, sind Testzustände im Sinne des hier vorgelegten Dokuments.The test enable signal TEN is active when the voltage value of the voltage of the data line TOW compared to the reference potential V _DIS of the reference potential line GND is preferably in the fourth voltage range V _B4 . The test enable signal TEN can be a real signal in the form of a real line of the micro-integrated circuit IC. The test enable signal TEN can also be the class of states of the micro-integrated circuit IC in which the micro-integrated circuit IC is in one of the test states provided for it. A programming state of the micro-integrated circuit IC that is set and/or operated via the test interface TEST of the interface device SVIC of the micro-integrated circuit IC is considered a test state within the meaning of the document presented here. Voltage values of the voltage between the data line TOW and the reference potential V _DIS of the reference potential line GND are data line levels within the meaning of the document presented here. Data line levels in a voltage range that is not the fourth voltage range V _B4 are typically in an overall voltage range. All states of the micro-integrated circuit IC that require operation of the test interface of the micro-integrated circuit IC with data line levels in the total voltage range are test states within the meaning of the document presented here.

Wie beschrieben umfasst die die mikrointegrierte Schaltung IC die besagte Verriegelungsschaltung BC. Ist das Test-Enable Signal TEN nicht aktiv, so verhindert die besagte Verriegelungsschaltung BC innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang TEST der mikrointegrierten Schaltung IC sich wie ein Testeingang entsprechend der technischen Lehre der DE 10 2015 004 436 B3 verhält. Die besagte Verriegelungsschaltung BC verhindert dann auch bei einer alternativen Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4), dass der Testeingang TEST der mikrointegrierten Schaltung IC sich wie ein Testeingang entsprechend der technischen Lehre der DE 10 2015 004 436 B3 verhält. Ist das Test-Enable Signal TEN nicht aktiv, so verhindert bevorzugt bei einer alternativen Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) die Verriegelungsschaltung BC innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC den normalen Betrieb der mikrointegrierten Schaltung IC beeinflusst.As described, the micro-integrated circuit IC comprises the said locking circuit BC. If the test enable signal TEN is not active, the said locking circuit BC within the micro-integrated circuit IC prevents the test input TEST of the micro-integrated circuit IC from acting like a test input in accordance with the technical teaching of the EN 10 2015 004 436 B3 The locking circuit BC _prevents the test input TEST of the micro-integrated circuit IC _{from behaving} like a test _input according to the technical theory of the EN 10 2015 004 436 B3 behaves. If the test enable signal TEN is not active, then preferably in an alternative arrangement of the voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ) the locking circuit BC within the micro-integrated circuit IC prevents the test input of the interface device SVIC of the micro-integrated circuit IC from influencing the normal operation of the micro-integrated circuit IC.

Zunächst geht das hier vorgelegte Dokument in der nun folgenden Beschreibung davon aus, dass das Test-Enable-Signal TEN aktiv ist.First of all, the document presented here assumes in the following description that the test enable signal TEN is active.

Das Verfahren und die Vorrichtung entsprechend dem vorliegenden Vorschlag übertragen in einem Testzustand bei aktivem Test-Enable-Signal TEN alle Datenwerte des JTAG-Boundary-Scan-Protokolls in dafür vorgesehenen Zeitschlitzen (TIN0, TIN1, TDO). Neben dem zeitlichen Multiplexen der JTAG-Steuersignale, verwendet, wie oben erwähnt, die vorschlagsgemäße Schnittstellenvorrichtung vier verschiedene Spannungsbereiche (V_B1, V_B2, V_B3, V₄) um

1. 1. mindestens die Daten des seriellen Testdateneingangs TDI und
2. 2. mindestens die Daten des einen seriellen Testausgangs TDO und
3. 3. mindestens die Steuerdaten des Testmode-Eingangs TMS zur Steuerung des JTAG-Test-Controllers der integrierten Schaltung IC und
4. 4. mindestens den Testtakt zur Versorgung des JTAG-Test-Controllers der mikrointegrierten Schaltung IC mit seinem Test-System-Takt TCK und
5. 5. mindestens ein Test-Enable-Signal TEN und
6. 6. ein optionalen Testrücksetzsignal TRST

zu übertragen. Bevorzugt umfasst der JTAG-Test-Controller der mikrointegrierten Schaltung IC die besagte Verriegelungsvorrichtung BC, die einen Testzustand der mikrointegrierten Schaltung IC verhindert, wenn der Spannungswert der Spannung zwischen Datenleitung TOW und Bezugspotenzial V_DIS im vierten Spannungsbereich V_B4 liegt. In diesem Fall, dass der Spannungswert der Spannung zwischen Datenleitung TOW und Bezugspotenzial V_DIS im vierten Spannungsbereich V_B4 liegt, verhindert somit der JTAG-Test-Controller mittels seiner Verriegelungsvorrichtung BC, dass die mikrointegrierte Schaltung IC einen Testzustand einnimmt.The method and the device according to the present proposal transmit in a test state with active test enable signal TEN all data values of the JTAG boundary scan protocol in time slots provided for this purpose (TIN0, TIN1, TDO). In addition to the time multiplexing of the JTAG control signals, as mentioned above, the proposed interface device uses four different voltage ranges (V _B1 , V _B2 , V _B3 , V ₄ ) to

1. 1. at least the data of the serial test data input TDI and
2. 2. at least the data of one serial test output TDO and
3. 3. at least the control data of the test mode input TMS for controlling the JTAG test controller of the integrated circuit IC and
4. 4. at least the test clock to supply the JTAG test controller of the micro-integrated circuit IC with its test system clock TCK and
5. 5. at least one test enable signal TEN and
6. 6. an optional test reset signal TRST

to transmit. Preferably, the JTAG test controller of the micro-integrated circuit IC comprises said locking device BC, which prevents a test state of the micro-integrated circuit IC when the voltage value of the voltage between data line TOW and reference potential V _DIS is in the fourth voltage range V _B4 . In this case, that the voltage value of the voltage between data line TOW and reference potential V _DIS is in the fourth voltage range V _B4 , the JTAG test controller thus prevents the micro-integrated circuit IC from assuming a test state by means of its locking device BC.

Der in dem hier vorliegenden Dokument vorgestellte Vorschlag betrifft somit in erster Linie einen Datenbus mit einer Datenleitung TOW zwischen einer ersten Teilvorrichtung, dem Bus-Master, und einer zweiten Teilvorrichtung, dem Bus-Slave. Dabei ist der Bus-Slave identisch mit der zuvor erwähnten mikrointegrierten Schaltung IC, deren Zustände der Bus-Master über die Datenleitung TOW mittel des hier vorgestellten Datenprotokolls kontrollieren bzw. ändern soll. Die Zustände der mikrointegrierten Schaltung IC umfassen dabei Testzustände und Zustände des Normalbetriebs. Zustände des Normalbetriebs sind im Sinne des hier vorgelegten Dokuments keine Testzustände. Testzustände sind im Sinne des hier vorgelegten Dokuments keine Zustände des Normalbetriebs. Dieser Datenbus weist vorzugsweise nur eine Bezugspotenzialleitung GND auf einem Bezugspotenzial und bevorzugt eine einzelne Datenleitung TOW auf. Die Bezugspotenzialleitung GND kann beispielsweise die metallische und elektrisch leitende Fahrzeugkarosserie sein. Im Gegensatz zum Stand der Technik ( DE 10 2015 004 436 B3 ) überträgt das vorgeschlagene Verfahren auch das Test-Enable-Signal TEN über diese einzelne Datenleitung TOW. Hierdurch benötigt die hier in diesem Dokument vorgeschlagene Vorrichtung nur einen einzelnen zusätzlichen elektrischen Anschluss des mikroelektronischen Schaltkreises IC und spart somit den Test-Enable-Anschluss TEN im Gegensatz zum Stand der Technik ( DE 10 2015 004 436 B3 ) ein. Um nun sowohl Daten in die mikrointegrierte Schaltung IC, den Slave, hineinsenden zu können, als auch Daten aus der mikrointegrierten Schaltung IC auslesen zu können, kann die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC Daten über die Datenleitung TOW bevorzugt bidirektional senden und empfangen. Das vorgeschlagene Verfahren, dass die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC ausführt, muss dabei neben dem Senden und dem Empfangen der Daten auch ein Synchronisationssignal empfangen. Hierfür überträgt der Bus-Master vorzugsweise über die Datenleitung TOW mittels des vorgeschlagenen Verfahrens den Testsystemtakt TCK durch ein Taktsignal, das TCK-Signal, insbesondere vom Bus-Master zur Schnittstellenvorrichtung SVIC des Bus-Slaves, also zur mikrointegrierten Schaltung IC.The proposal presented in this document therefore primarily concerns a data bus with a data line TOW between a first sub-device, the bus master, and a second sub-device, the bus slave. The bus slave is identical to the previously mentioned micro-integrated circuit IC, the states of which the bus master is to control or change via the data line TOW using the data protocol presented here. The states of the micro-integrated circuit IC include test states and states of normal operation. States of normal operation are not test states in the sense of the document presented here. Test states are not states of normal operation in the sense of the document presented here. This data bus preferably has only one reference potential line GND at a reference potential and preferably a single data line TOW. The reference potential line GND can be, for example, the metallic and electrically conductive vehicle body. In contrast to the prior art ( EN 10 2015 004 436 B3 ), the proposed method also transmits the test enable signal TEN over this single data line TOW. As a result, the device proposed in this document only requires a single additional electrical connection of the microelectronic circuit IC and thus saves the test enable connection TEN in contrast to the state of the art ( EN 10 2015 004 436 B3 ). In order to be able to send data into the micro-integrated circuit IC, the slave, as well as to read data out of the micro-integrated circuit IC, the interface device SVIC of the micro-integrated circuit IC can send and receive data via the data line TOW, preferably bidirectionally. The proposed method that the interface device SVIC of the micro-integrated circuit IC carries out must also receive a synchronization signal in addition to sending and receiving the data. To do this, the bus master transmits the test system clock TCK by means of a clock signal, the TCK signal, in particular from the bus master to the interface device SVIC of the bus slave, i.e. to the micro-integrated circuit IC, preferably via the data line TOW using the proposed method.

Extraktion der Daten (SDA)Extraction of data (SDA)

Um diese Kommunikation zu ermöglichen, verfügt der Bus-Slave, also die mikrointegrierte Schaltung IC, bevorzugt über eine erste Einrichtung. Die erste Einrichtung vergleicht den Spannungswert der Spannung zwischen der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS einer Bezugspotenzialleitung GND mit einem ersten Schwellwert. Zur Vereinfachung der Beschreibung bezeichnet das hier vorgelegte Dokument im Folgenden den Ausdruck „Spannungswert der Spannung zwischen der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS einer Bezugspotenzialleitung GND“ als „Datenleitungspegel“. Bevorzugt umfasst die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC diese erste Einrichtung. Bevorzugt umfasst die erste Einrichtung einen ersten Komparator C2H oder eine funktionsäquivalente Vorrichtung, die den Datenleitungspegel oder einen aus dem Datenleitungspegel abgeleiteten Wert mit dem Wert eines ersten Schwellwertsignals V_2H, vergleichen. Das erste Schwellwertsignal V_2H kann auch ein Registerwert oder eine andere programmierbare, einstellbare oder konstruktiv eingestellte Größe sein. In dem Beispiel der 5 erzeugt ein Spannungsteiler das erste Schellwertsignal V_2H aus der Spannungsdifferenz zwischen dem Potenzial der Versorgungsspannungsleitung auf der Versorgungsspannung V_IO und dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND.To enable this communication, the bus slave, i.e. the micro-integrated circuit IC, preferably has a first device. The first device compares the voltage value of the voltage between the data line TOW and the reference potential V _DIS of a reference potential line GND with a first threshold value. To simplify the description, the document presented here refers to the expression "voltage value of the voltage between the data line TOW and the reference potential V _DIS of a reference potential line GND" as the "data line level". Preferably the interface device SVIC of the micro-integrated circuit IC comprises this first device. Preferably, the first device comprises a first comparator C2H or a functionally equivalent device which compares the data line level or a value derived from the data line level with the value of a first threshold signal V _2H . The first threshold signal V _2H can also be a register value or another programmable, adjustable or structurally set value. In the example of 5 A voltage divider generates the first threshold signal V _2H from the voltage difference between the potential of the supply voltage line on the supply voltage V _IO and the reference potential V _DIS of the reference potential line GND.

Extraktion des Taktes SCLKExtraction of the SCLK clock

Des Weiteren verfügt bevorzugt der Bus-Slave, also die Schnittstellenvorrichtung SVIC des integrierten Schaltkreises IC, über eine zweite Einrichtung. Die zweite Einrichtung vergleicht Datenleitungspegel mit einem zweiten Schwellwert. Bevorzugt umfasst die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC diese zweite Einrichtung. Bevorzugt umfasst die zweite Einrichtung einen zweiten Komparator C2L oder eine funktionsäquivalente Vorrichtung, die den Datenleitungspegel oder einen aus dem Datenleitungspegel abgeleiteten Wert mit dem Wert eines zweiten Schwellwertsignals V_2L, vergleichen. Das zweite Schwellwertsignal V_2L kann auch ein Registerwert oder eine andere programmierbare, einstellbare oder konstruktiv eingestellte Größe sein.Furthermore, the bus slave, i.e. the interface device SVIC of the integrated circuit IC, preferably has a second device. The second device compares data line levels with a second threshold value. The interface device SVIC of the micro-integrated circuit IC preferably comprises this second device. The second device preferably comprises a second comparator C2L or a functionally equivalent device which compares the data line level or a value derived from the data line level with the value of a second threshold signal V _2L . The second threshold signal V _2L can also be a register value or another programmable, adjustable or structurally set value.

Ist der erste Schwellwert V_2H vom zweiten Schwellwert V_2L verschieden und liegen die Schwellwerte innerhalb des Versorgungsspannungsbereiches zwischen dem Bezugspotenzial V_DIS und der Versorgungsspannung V_IO so werden durch diese zwei Schwellwerte V_2H, V_2L die besagten drei Spannungsbereiche V_B1, V_B2, V_B3 des Gesamtspannungsbereiches vorzugsweise definiert und festgelegt. Dabei ist der vierten Spannungsbereichs V_B4 hierbei ausgenommen.If the first threshold value V _2H is different from the second threshold value V _2L and the threshold values are within the supply voltage range between the reference potential V _DIS and the supply voltage V _IO , the three voltage ranges V _B1 , V _B2 , V _B3 of the total voltage range are preferably defined and fixed by these two threshold values V _2H , V _2L . The fourth voltage range V _B4 is excluded here.

Der erste Schwellwert V_2H grenzt dabei bevorzugt den dritten Spannungsbereich V_B3 gegen den zweiten Spannungsbereich V_B2 ab.The first threshold value V _2H preferably delimits the third voltage range V _B3 from the second voltage range V _B2 .

Der zweite Schwellwert V_2L grenzt dabei bevorzugt den zweiten Spannungsbereich V_B2 gegen den ersten Spannungsbereich V_B1 ab.The second threshold value V _2L preferably delimits the second voltage range V _B2 from the first voltage range V _B1 .

Der TOW-Schwellwert V₀ grenzt dabei in dem Beispiel der 1 und der 3 den dritten Spannungsbereich V_B3 gegen den vierten Spannungsbereich V_B4 ab.The TOW threshold V ₀ limits the 1 and the 3 the third voltage range V _B3 against the fourth voltage range V _B4 .

Der TOW-Schwellwert V₀ grenzt dabei in dem Beispiel der 2 und der 4 den ersten Spannungsbereich V_B1 gegen den vierten Spannungsbereich V_B4 ab.The TOW threshold V ₀ limits the 2 and the 4 the first voltage range V _B1 against the fourth voltage range V _B4 .

Dabei erfassen der erste Komparator C2H und zweite Komparator C2L auf Slave-Seite - als der Seite der mikrointegrierten Schaltung IC -, in welchem Spannungsbereich der drei Spannungsbereiche V_B1, V_B2, V_B3 des Gesamtspannungsbereiches sich der Datenleitungspegel der Datenleitung TOW gerade befindet, wenn das Test-Enable-Signal TEN aktiv ist.The first comparator C2H and the second comparator C2L on the slave side - the side of the micro-integrated circuit IC - detect in which voltage range of the three voltage ranges V _B1 , V _B2 , V _B3 of the total voltage range the data line level of the data line TOW is currently located when the test enable signal TEN is active.

In der 1 und in der 2 definieren also der erste Schwellwert V_2L und der zweite Schwellwert V_2H die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände. In der 1 und in der 2 liegen die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände zwischen der Betriebsspannung V_IO der Schnittstellenvorrichtung SVIC einerseits und dem TOW-Schwellwert V₀ andererseits.In the 1 and in the 2 Thus, the first threshold value V _2L and the second threshold value V _2H define the three signal voltage ranges V _B1 , V _B2 , V _B3 of the three voltage ranges of the test operation and the test states. In the 1 and in the 2 the three said signal voltage ranges V _B1 , V _B2 , V _B3 of the three voltage ranges of the test operation and the test states lie between the operating voltage V _IO of the interface device SVIC on the one hand and the TOW threshold value V ₀ on the other hand.

In der 3 und der 4 definieren also der erste Schwellwert V_2L und der zweite Schwellwert V_2H die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände. In der 3 und der 4 liegen die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände dabei zwischen dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND einerseits und dem TOW-Schwellwert V₀ andererseits.In the 3 and the 4 Thus, the first threshold value V _2L and the second threshold value V _2H define the three signal voltage ranges V _B1 , V _B2 , V _B3 of the three voltage ranges of the test operation and the test states. In the 3 and the 4 The three said signal voltage ranges V _B1 , V _B2 , V _B3 of the three voltage ranges of the test operation and the test states lie between the reference potential V _DIS of the reference potential line GND on the one hand and the TOW threshold value V ₀ on the other.

Zur besseren Klarheit benennen wir den mittleren Spannungsbereich der drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 als zweiten Spannungsbereich V_B2. Dieser wird in der 1 und der 4 von dem ersten Spannungsbereich V_B1 nach oben hin begrenzt. Dieser wird in der 2 und der 3 von dem ersten Spannungsbereich V_B1 nach unten hin begrenzt. Wir lassen hierbei bewusst offen, ob es sich beim ersten Spannungsbereich V_B1 um einen Spannungsbereich mit positiveren oder negativeren Spannungen als die Spannungen des mittleren, zweiten Spannungsbereichs V_B2 handelt, da das System, wie oben beschrieben, auch mit umgekehrten Spannungspolaritäten funktioniert. Gleichzeitig wird korrespondierend der zweite Spannungsbereich V_B2 zur anderen Spannungsseite hin, also nach unten oder oben hin, aber jeweils andersherum als beim ersten Spannungsbereich V_B1 durch einen dritten Spannungsbereich V_B3 begrenzt. Im Gegensatz zum Stand der Technik arbeitet das hier vorgestellte Verfahren mit einem vierten Spannungsbereich VB4.For better clarity, we call the middle voltage range of the three signal voltage ranges V _B1 , V _B2 , V _B3 the second voltage range V _B2 . This is shown in the 1 and the 4 limited by the first voltage range V _B1 . This is indicated in the 2 and the 3 from the first voltage range V _B1 downwards. We deliberately leave open whether the first voltage range V _B1 is a voltage range with more positive or more negative voltages than the voltages of the middle, second voltage range V _B2 , since the system, as described above, also works with reversed voltage polarities. At the same time, the second voltage range V _B2 is correspondingly limited to the other voltage side, i.e. downwards or upwards, but in each case the other way round than the first voltage range V _B1 , by a third voltage range V _B3 . In contrast to the state of the art, the method presented here works with a fourth voltage range VB4.

Im Unterschied zur technischen Lehre der DE 10 2015 004 436 B3 liegt im Beispiel der 1 und der 2 der TOW-Schwellwert V₀ nun nicht auf dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. Im Gegensatz dazu hebt die technische Lehre des hier vorgelegten Dokument s den TOW-Schwellwert V₀ um den Schwellwert V₀ der Verriegelungsvorrichtung BC der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC an. Damit weist das Spannungsbereichsschema des hier vorgeschlagenen Verfahren den besagten vierten Spannungsbereich V_B4 auf.In contrast to the technical teaching of EN 10 2015 004 436 B3 lies in the example of 1 and the 2 the TOW threshold value V ₀ is now not based on the reference potential V _DIS of the reference potential line GND. In contrast, the technical teaching of the document presented here raises the TOW threshold value V ₀ by the threshold value V ₀ of the locking device BC of the interface device SVIC of the micro-integrated circuit IC. The voltage range scheme of the method proposed here therefore has the said fourth voltage range V _B4 .

Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 1 den dritten Spannungsbereich V_B3 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach unten hin.The fourth voltage range V _B4 therefore limits, for example, the 1 the third voltage range V _B3 in the technical teaching of the document presented here preferably downwards.

Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 2 den ersten Spannungsbereich V_B1 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach unten hin.The fourth voltage range V _B4 therefore limits, for example, the 2 the first voltage range V _B1 in the technical teaching of the document presented here preferably downwards.

Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 3 den dritten Spannungsbereich V_B3 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach oben hin.The fourth voltage range V _B4 therefore limits, for example, the 3 the third voltage range V _B3 in the technical teaching of the document presented here preferably upwards.

Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 4 den ersten Spannungsbereich V_B1 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach oben hin.The fourth voltage range V _B4 therefore limits, for example, the 4 the first voltage range V _B1 in the technical teaching of the document presented here preferably upwards.

Ausdrücklich ist es, wie in den 3 und 4 denkbar, den vierten Spannungsbereich V_B4 oberhalb der anderen Spannungsbereiche V_B1, V_B2 und V_B3 des Gesamtspannungsbereiches anzuordnen. Eine solche Anordnung ist ausdrücklich von der Offenbarung des hier vorgelegten Dokuments umfasst.It is expressly stated in the 3 and 4 It is conceivable to arrange the fourth voltage range V _B4 above the other voltage ranges V _B1 , V _B2 and V _B3 of the total voltage range. Such an arrangement is expressly covered by the disclosure of the document presented here.

Natürlich ist die Verwendung weiterer Spannungsbereiche für weitere Zwecke außerdem auch noch denkbar.Of course, the use of other voltage ranges for other purposes is also conceivable.

Gemäß der technischen Lehre der 1 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach unten und die Versorgungsspannung V_IO nach oben den ersten Spannungsbereich V_B1.According to the technical teaching of 1 of the document presented here, the second threshold value V _2L limits the lower limit and the supply voltage V _IO limits the upper limit of the first voltage range V _B1 .

Gemäß der technischen Lehre der 2 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach oben und der TOW-Schwellwert V₀ nach unten den ersten Spannungsbereich V_B1.According to the technical teaching of 2 of the document presented here, the second threshold value V _2L limits the upper limit and the TOW threshold value V ₀ limits the lower limit of the first voltage range V _B1 .

Gemäß der technischen Lehre der 3 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach oben und das Bezugspotenzial V_DIS nach unten den ersten Spannungsbereich V_B1.According to the technical teaching of 3 of the document presented here, the second threshold value V _2L limits the first voltage range V B1 upwards and the reference potential V _DIS limits the first voltage range V _B1 downwards.

Gemäß der technischen Lehre der 4 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach unten und der TOW-Schwellwert V₀ nach oben den ersten Spannungsbereich V_B1.According to the technical teaching of 4 of the document presented here, the second threshold value V _2L limits the lower limit and the TOW threshold value V ₀ limits the upper limit of the first voltage range V _B1 .

Gemäß der technischen Lehre der 1 und 2 des hier vorgestellten Dokuments begrenzt der TOW-Schwellwert V₀ nach oben den vierten Spannungsbereich V_B4.According to the technical teaching of 1 and 2 of the document presented here, the TOW threshold V ₀ sets an upper limit for the fourth voltage range V _B4 .

Gemäß der technischen Lehre der 3 und 4 des hier vorgestellten Dokuments begrenzt der TOW-Schwellwert V₀ nach unten den vierten Spannungsbereich V_B4.According to the technical teaching of 3 and 4 of the document presented here, the TOW threshold V ₀ limits the fourth voltage range V _B4 .

Soll sich die zu testende mikrointegrierte Schaltung IC im normalen Betriebszustand und damit in einem Normalzustand und nicht in einem Testzustand befinden, so hält das vorgeschlagene Verfahren das Potenzial der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS auf einem Potenzial im vierten Spannungsbereich V_B4. Hierdurch erkennt die Schnittstellenvorrichtung SVIC des Bus-Slave - also der mikrointegrierten Schaltung IC -, dass der Bus-Slave keinen Testzustand einnehmen soll. Stattdessen erkennt die Schnittstellenvorrichtung SVIC des Bus-Slave, dass der Bus-Slave, also die mikrointegrierte Schaltung IC, in einem anderen Betriebszustand als dem Testzustand arbeiten soll. Bevorzugt signalisiert daher die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC anderen Vorrichtungsteilen der integrierten Schaltung IC, dass sie andere Zustände als einen und/oder den Testzustand einnehmen dürfen.If the micro-integrated circuit IC to be tested is to be in the normal operating state and thus in a normal state and not in a test state, the proposed method keeps the potential of the data line TOW with respect to the reference potential V _DIS at a potential in the fourth voltage range V _B4 . As a result, the interface device SVIC of the bus slave - i.e. the micro-integrated circuit IC - recognizes that the bus slave should not assume a test state. Instead, the interface device SVIC of the bus slave recognizes that the bus slave, i.e. the micro-integrated circuit IC, should operate in an operating state other than the test state. Preferably, therefore, the interface device SVIC of the microintegrated circuit IC other device parts of the integrated circuit IC that they may assume states other than one and/or the test state.

Das in diesem hier vorgelegten Dokument vorgeschlagene Verfahren ändert als Erstes zu Beginn eines Tests den Betriebszustand der zu testenden mikrointegrierten Schaltung IC in den ausgewählten Testzustand. Hierzu ändert bevorzugt als erstes zu Beginn eines Tests der Bus-Master den Betriebszustand der als Bus-Slave zu testenden mikrointegrierten Schaltung IC in den vorgesehenen Testzustand mittels einer Signalisierung über die Datenleitung TOW. Des Weiteren signalisiert hierzu der Bus-Master mittels des hier vorgeschlagenen Verfahrens über die Datenleitung TOW der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC eine Änderung des Test-Enable-Zustands TEN. Hierzu signalisiert beispielsweise der Bus-Master über die Datenleitung TOW der Schnittstellenvorrichtung SVIC der als Bus-Slave arbeitenden mikrointegrierten Schaltung IC eine Änderung des Test-Enable-Zustands TEN der mikrointegrierten Schaltung IC. Hierzu ändert der Bus-Master mittels des hier vorgestellten Verfahrens in einem Verfahrensschritt das Potenzial der Datenleitung TOW bezogen auf das Bezugspotenzial der Bezugspotenzialleitung GND, also den Datenleitungspegel, in der Art, dass der Datenleitungspegel nicht mehr in dem vierten Spannungsberiech V_B4 liegt. Hierdurch wechselt der Test-Enable-Zustand TEN typischerweise in den aktiven Zustand. Der aktive Zustand des Test-Enable-Zustands TEN erlaubt der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC und anderen Vorrichtungsteilen des mikrointegrierten Schaltkreises IC die Einnahme von Testzuständen. In dem besagten Beispiel ändert der Bus-Master daher den Datenleitungspegel in der Art, dass der Datenleitungspegel nicht mehr in dem vierten Spannungsberiech V_B4 liegt. Für die Signalisierung der Testdaten veranlasst der Bus-Master mittels des hier vorgestellten Verfahrens, dass der Datenleitungspegel stattdessen ein Potenzial in einem Spannungsbereich der anderen der drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3, also im Gesamtspannungsbereich, annimmt. Hierdurch erkennt die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC, dass ein Test durchgeführt werden soll.The method proposed in this document first changes the operating state of the microintegrated circuit IC to be tested to the selected test state at the start of a test. To do this, the bus master preferably first changes the operating state of the microintegrated circuit IC to be tested as a bus slave to the intended test state by signaling via the data line TOW. Furthermore, the bus master uses the method proposed here to signal a change in the test enable state TEN to the interface device SVIC of the microintegrated circuit IC via the data line TOW. To do this, for example, the bus master signals a change in the test enable state TEN of the microintegrated circuit IC via the data line TOW to the interface device SVIC of the microintegrated circuit IC operating as a bus slave. To do this, the bus master uses the method presented here to change the potential of the data line TOW in relation to the reference potential of the reference potential line GND, i.e. the data line level, in one method step, such that the data line level is no longer in the fourth voltage range V _B4 . As a result, the test enable state TEN typically changes to the active state. The active state of the test enable state TEN allows the interface device SVIC of the micro-integrated circuit IC and other device parts of the micro-integrated circuit IC to assume test states. In the example mentioned, the bus master therefore changes the data line level such that the data line level is no longer in the fourth voltage range V _B4 . To signal the test data, the bus master uses the method presented here to cause the data line level to instead assume a potential in a voltage range of the other of the three said signal voltage ranges V _B1 , V _B2 , V _B3 , i.e. in the overall voltage range. This allows the interface device SVIC of the microintegrated circuit IC to recognize that a test is to be performed.

Um nun die Daten vom Bus-Master, also dem Host-Prozessor, zum Slave, also der integrierten Schaltung IC, bidirektional zu übertragen, übertragen der Bus-Master und der Slave mittels des vorgeschlagenen Verfahrens in mindestens drei aufeinander folgenden Zeitschlitzen TIN0, TIN1, TDO Daten über die Datenleitung TOW. In dem Beispiel übertragen der Bus-Master Daten zum Bus-Slave, also der integrierten Schaltung IC Daten hin und zurück in beispielsweise mindestens drei aufeinander folgenden Zeitschlitzen TIN0, TIN1, TDO Daten über die Datenleitung TOW.In order to transfer the data bidirectionally from the bus master, i.e. the host processor, to the slave, i.e. the integrated circuit IC, the bus master and the slave transfer data via the data line TOW using the proposed method in at least three consecutive time slots TIN0, TIN1, TDO. In the example, the bus master transfers data to the bus slave, i.e. the integrated circuit IC, and back in, for example, at least three consecutive time slots TIN0, TIN1, TDO via the data line TOW.

Gemäß dem hier vorgestellten Verfahren legt die zeitliche Position des jeweiligen Zeitschlitzes TIN0, TIN1, TDO fest, wer dabei jeweils in dem betreffenden Zeitschlitz eine Sendeberechtigung hat. Typischerweise weist das vorgeschlagene Verfahren dem Bus-Master typischerweise zwei Zeitschlitze TIN0, TIN1 und dem Bus-Slave typischerweise einen Zeitschlitz TDO in dem Paket der drei aufeinanderfolgenden Zeitschlitze TIN0, TIN1, TDO zum Senden durch den Bus-Master bzw. den Bus-Slave zu. Die relative Zeitschlitzposition gemäß dem hier vorgestellten Verfahren innerhalb des Paketes aus mindestens drei Zeitschlitzen TIN0, TIN1, TDO ist dabei vorzugsweise, aber nicht notwendigerweise immer gleich. Besonders bevorzugt enthalten der erste Zeitschlitz TIN0 und der zweite Zeitschlitz TIN1 ein Kontrolldatum und/oder ein erstes Datum, das der Bus-Master mittels des vorgeschlagenen Verfahren vom Bus-Master zum Bus-Slave, also zur mikrointegrierten Schaltung IC, überträgt. Dabei können das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE1149.14 Draht Testdatenbusses kompatibel sein. Der Bus-Slave, der typischerweise die zu testende integrierte Schaltung IC ist, empfängt mittels der besagten Schnittstellenvorrichtung SVIC typischerweise gemäß der hier vorgestellten technischen Lehre das Kontrolldatum und das erste Datum.According to the method presented here, the temporal position of the respective time slot TIN0, TIN1, TDO determines who has authorization to send in the respective time slot. Typically, the proposed method assigns the bus master two time slots TIN0, TIN1 and the bus slave one time slot TDO in the packet of three consecutive time slots TIN0, TIN1, TDO for sending by the bus master or the bus slave. The relative time slot position according to the method presented here within the packet of at least three time slots TIN0, TIN1, TDO is preferably, but not necessarily, always the same. The first time slot TIN0 and the second time slot TIN1 particularly preferably contain a control date and/or a first date that the bus master transmits from the bus master to the bus slave, i.e. to the micro-integrated circuit IC, using the proposed method. The control date and the first date can be compatible with the data of the IEEE1149.14 wire test data bus. The bus slave, which is typically the integrated circuit IC to be tested, typically receives the control date and the first date by means of the said interface device SVIC in accordance with the technical teaching presented here.

Die mikrointegrierte Schaltung IC überträgt als Bus-Slave mittels des vorgeschlagenen Verfahrens im dritten Zeitschlitz TDO das zu sendende Datum von der mikrointegrierten Schaltung IC zum Bus-Master vorzugsweise nur im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Die mikrointegrierte Schaltung IC überträgt als Bus-Slave mittels des vorgeschlagenen Verfahrens im dritten Zeitschlitz TDO das zu sendende Datum von der mikrointegrierten Schaltung IC zum Bus-Master vorzugsweise eben nicht im ersten Spannungsbereich V_B1 oder vierten Spannungsbereich V_B4. The micro-integrated circuit IC, as a bus slave, transmits the data to be sent from the micro-integrated circuit IC to the bus master in the third time slot TDO using the proposed method, preferably only in the second voltage range V _B2 and in the third voltage range V _B3 . The micro-integrated circuit IC, as a bus slave, transmits the data to be sent from the micro-integrated circuit IC to the bus master in the third time slot TDO using the proposed method, preferably not in the first voltage range V _B1 or fourth voltage range V _B4 .

Somit enthält der dritte Zeitschlitz TDO erfindungsgemäß ein zweites Datum, das der Bus-Slave, also die mikrointegrierte Schaltung IC, mittels des vorgeschlagenen Verfahrens vom Bus-Slave, also der mikrointegrierten Schaltung IC, zum Bus-Master überträgt. Dabei empfängt der Bus-Master dieses zweite Datum des dritten Zeitschlitzes TDO, das vom Bus-Slave, also von der mikrointegrierten Schaltung IC, stammt. Der Bus-Slave, also die mikrointegrierte Schaltung IC, überträgt mittels des hier vorgeschlagenen Verfahrens vorzugsweise das zweite Datum nur im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3 und nicht im vierten Spannungsbereich V_B4 und nicht im ersten Spannungsbereich V_B1. Gleichzeitig überträgt der Bus-Master mittels des vorgeschlagenen Verfahrens den Takt TCK jedoch in jedem der drei Zeitschlitze TIN0, TIN1, TDO. Der Takt TCK weist dabei eine Testsystemtaktperiode T auf. Jede Testsystemtaktperiode T weist bevorzugt dabei eine erste Halbtaktperioden T_1H und eine zweite Halbtaktperiode T_2H auf. Bevorzugt ergeben die erste Halbtaktperiode T_1H und die zweite Halbtaktperiode T_2H zusammen die Testsystemtaktperiode T. Bevorzugt überlappen die erste Halbtaktperiode T_1H und die zweite Halbtaktperiode T_2H sich nicht. Das Taktsignal TCK schwankt zwischen dem ersten Spannungsbereich V_B1 in der ersten Halbtaktperiode T_1H, T_2H einer Testsystemtaktperiode T auf der einen Seite und dem zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 in der zweiten Halbtaktperiode T_2H einer Testsystemtaktperiode T auf der anderen Seite hin und her. Das Taktsignal TCK signalisiert dabei das Taktsignal TCK. Die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC kann das Taktsignal TCK daher dadurch detektieren, dass die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC einen Wechsel des Datenleitungspegels aus dem zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 einerseits in den ersten Spannungsbereich V_B1 oder einen umgekehrten Wechsel erfasst. Da dabei dieser Datenleitungspegel größer als die TOW-Schwelle V₀ ist, erkennt die Schnittstellenvorrichtung SVIC des Bus-Slave, also der mikrointegrierten Schaltung IC, gleichzeitig, dass der Bus-Slave, also die mikrointegrierte Schaltung IC, sich weiterhin im Testzustand befinden soll und das das Test-Enable-Signal TEN 1 ist. Daher behandelt die Schnittstellenvorrichtung SVIC des Bus-Slaves, also der mikrointegrierten Schaltung IC, das aus dem Signal auf der Datenleitung TOW extrahierte Taktsignal TCK auch als Taktsignal SCKL der Schnittstellenvorrichtung SVIC der mikroelektronischen Schaltung IC. Die mikrointegrierte Schaltung IC verwendet diesen Takt SCLK der Schnittstellenvorrichtung bevorzugt als Takt TCK_I einer Testdatenschnittstelle. Bevorzugt umfasst die mikrointegrierte Schaltung IC diese Testdatenschnittstelle. Bevorzugt handelt es sich bei der Testdatenschnittstelle um eine JTAG-Testdatenschnittstelle. Bevorzugt dient die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC also der Umwandlung eines Datenprotokolls im Zeitmultiplex in ein Datenprotokoll im Raummultiplex. Die Schnittstellenvorrichtung SVIC adaptiert also bevorzugt eine JTAG Datenbusschnittstelle der mikrointegrierten Schaltung IC an einen Datenbus TOW mit einem Datenübertragungsprotokoll im Zeitmultiplex. Der zugehörige zweite Komparator C_2L oder die entsprechende zweite Einrichtung der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC können das Kreuzen des entsprechenden zweiten Schwellwerts V_2L durch Datenleitungspegel erkennen. Dies ermöglicht es der Schnittstellenvorrichtung SVIC des Bus-Slaves den Testsystemtakt TCK auf der Slave-Seite, also der Seite der integrierten Schaltung IC, sicher aus dem zeitlichen Potenzialverlauf des Datenleitungspegels unabhängig von den übertragenen TDI und TDO-Daten zu extrahieren. Hierbei ist die Konstruktion der Takteinprägung im Vergleich zur Konstruktion der Einprägung der anderen Signale vorschlagsgemäß bevorzugt so gewählt, dass der Takt-Sender auf Seiten des Bus-Masters alle anderen Datenleitungspegelquellen für Datenleitungspegel bevorzugt überschreiben kann. Datenleitungspegelquellen meinen Quellen, die an der Datenleitung TOW parallel aktiv sein können und Datenleitungspegel in die Datenleitung TOW einprägen können.Thus, according to the invention, the third time slot TDO contains a second data item that the bus slave, i.e. the micro-integrated circuit IC, transmits from the bus slave, i.e. the micro-integrated circuit IC, to the bus master using the proposed method. The bus master receives this second data item of the third time slot TDO, which comes from the bus slave, i.e. the micro-integrated circuit IC. The bus slave, i.e. the micro-integrated circuit IC, preferably transmits the second data item only in the second voltage range V _B2 and in the third voltage range V _B3 using the method proposed here. and not in the fourth voltage range V _B4 and not in the first voltage range V _B1 . At the same time, however, the bus master transmits the clock TCK in each of the three time slots TIN0, TIN1, TDO using the proposed method. The clock TCK has a test system clock period T. Each test system clock period T preferably has a first half-clock period T _1H and a second half-clock period T _2H . Preferably, the first half-clock period T _1H and the second half-clock period T _2H together make up the test system clock period T. Preferably, the first half-clock period T _1H and the second half-clock period T _2H do not overlap. The clock signal TCK fluctuates back and forth between the first voltage range V _B1 in the first half-clock period T _1H , T _2H of a test system clock period T on the one hand and the second voltage range V _B2 or third voltage range V _B3 in the second half-clock period T _2H of a test system clock period T on the other hand. The clock signal TCK signals the clock signal TCK. The interface device SVIC of the micro-integrated circuit IC can therefore detect the clock signal TCK in that the interface device SVIC of the micro-integrated circuit IC detects a change in the data line level from the second voltage range V _B2 or third voltage range V _B3 on the one hand to the first voltage range V _B1 or a change in the opposite direction. Since this data line level is greater than the TOW threshold V ₀ , the interface device SVIC of the bus slave, i.e. the microintegrated circuit IC, simultaneously recognizes that the bus slave, i.e. the microintegrated circuit IC, should continue to be in the test state and that the test enable signal TEN is 1. Therefore, the interface device SVIC of the bus slave, i.e. the microintegrated circuit IC, also treats the clock signal TCK extracted from the signal on the data line TOW as the clock signal SCKL of the interface device SVIC of the microelectronic circuit IC. The microintegrated circuit IC preferably uses this clock SCLK of the interface device as the clock TCK_I of a test data interface. The microintegrated circuit IC preferably includes this test data interface. The test data interface is preferably a JTAG test data interface. The interface device SVIC of the microintegrated circuit IC is therefore preferably used to convert a data protocol in time division multiplex into a data protocol in space division multiplex. The interface device SVIC therefore preferably adapts a JTAG data bus interface of the micro-integrated circuit IC to a data bus TOW with a data transmission protocol in time division multiplex. The associated second comparator C _2L or the corresponding second device of the interface device SVIC of the micro-integrated circuit IC can detect the crossing of the corresponding second threshold value V _2L by data line levels. This enables the interface device SVIC of the bus slave to reliably extract the test system clock TCK on the slave side, i.e. the side of the integrated circuit IC, from the temporal potential curve of the data line level independently of the transmitted TDI and TDO data. In this case, the design of the clock impression is preferably selected in comparison to the design of the impression of the other signals, as proposed, so that the clock transmitter on the bus master side can preferentially overwrite all other data line level sources for data line levels. Data line level sources mean sources that can be active in parallel on the data line TOW and can impress data line levels into the data line TOW.

In einer besonderen Ausprägung des Vorschlags zeichnet sich dieser Takt-Sender auf Bus-Master-Seite daher dadurch aus, dass im aktiven Testzustand des Bus-Slaves der Bus-Master und der Bus-Slave vier logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung TOW verwenden. Diese vier logischen Zustände weisen eine Hierarchie auf. Ein Normalzustand des Bus-Slaves, bei dem das Datenleitungspotenzial sich im vierten Spannungsbereich V_B4 befindet, hat vorzugsweise die höchste Priorität, um sicherzustellen, dass nicht versehentlich ein Testzustand der mikroelektronischen Schaltung IC aktiviert werden kann. Bevorzugt prägt der Bus-Master diesen Normalzustand sehr niederohmig ein. Hierdurch kann der Bus-Master den Normalzustand des Bus-Slaves, also der mikrointegrierten Schaltung IC, im Datenbussystem erzwingen. Sofern

• • das Gehäuse GH der integrierten Schaltung IC mit dieser integrierten Schaltung IC auf einem Schaltungsträger PCB der späteren Anwendungsschaltung fest verbaut ist und
• • die Nutzung der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC nicht gewünscht ist und
• • die mikrointegrierte Schaltung IC ein Spanungsbereich-Schemata der 1 und 2 für die Ansteuerung erwartet bzw.
• • alternativ die mikrointegrierte Schaltung IC ein Spanungsbereich-Schemata der 3 und 4 für die Ansteuerung erwartet,

kann eine möglichst kurze Kurzschlussleitung und der Datenleitung TOW sicherstellen, dass das Datenleitungspotenzial am Eingang der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC sich im vierten Spannungsbereich V_B4 befindet. Im Fall eines Spanungsbereich-Schemas der 1 und 2 verbindet der Kurzschlussleitung VL vorzugsweise die Bezugspotenzialleitung GND und die Datenleitung TOW. Im Fall eines Spanungsbereich-Schemas der 3 und 4 verbindet der Kurzschlussleitung VL vorzugsweise die Versorgungsspannung V_IO und die Datenleitung TOW. Dadurch erzwingt die betreffende Kurzschlussleitung jeweils, dass die mikrointegrierte Schaltung IC sich im Normalbetrieb in einem Normalzustand und nicht in einem Testzustand befindet. Statt der Kurzschlussleitung kann auch ein Widerstand R_short vorgesehen sein. Dieser Widerstand R_short kann dann das Datenleitungspotenzial am Eingang der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises in den vierten Spannungsbereich V_B4 bringen. Der Vorteil ist, dass dann aber die Datenschnittstelle eines über einen Stecker angeschlossenen Bus-Masters beispielsweise dieses Potenzial überschreiben kann. Der Bus-Master kann dann die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC des Schaltungsträgers PCB in einen Testzustand versetzen. Der Bus-Master kann dann, wie hier beschrieben, mittels Testsignalen den mikrointegrierten Schaltkreis IC ansprechen.In a special version of the proposal, this clock transmitter on the bus master side is characterized by the fact that in the active test state of the bus slave, the bus master and the bus slave use four logical states when bidirectionally sending data on the data line TOW. These four logical states have a hierarchy. A normal state of the bus slave, in which the data line potential is in the fourth voltage range V _B4 , preferably has the highest priority in order to ensure that a test state of the microelectronic circuit IC cannot be activated accidentally. The bus master preferably imprints this normal state with a very low resistance. This allows the bus master to force the normal state of the bus slave, i.e. the microintegrated circuit IC, in the data bus system. If

• • the housing GH of the integrated circuit IC with this integrated circuit IC is permanently installed on a circuit carrier PCB of the later application circuit and
• • the use of the interface device SVIC of the micro-integrated circuit IC is not desired and
• • the micro-integrated circuit IC a voltage range schemes of the 1 and 2 expected for the control or
• • alternatively, the micro-integrated circuit IC a voltage range schemes of the 3 and 4 expected for control,

a short-circuit line and the data line TOW can ensure that the data line potential at the input of the interface device SVIC of the micro-integrated circuit IC is in the fourth voltage range V _B4 . In the case of a voltage range scheme of the 1 and 2 connects the short-circuit line VL preferably the reference potential line GND and the data line TOW. In the case of a voltage range scheme of the 3 and 4 the short-circuit line VL preferably connects the supply voltage V _IO and the data line TOW. The short-circuit line in question therefore forces the micro-integrated circuit IC to be in a normal state during normal operation and not in a test state. Instead of the short-circuit line, a resistor R _short can also be provided. This resistor R _short can then bring the data line potential at the input of the interface device SVIC of the micro-integrated circuit into the fourth voltage range V _B4 . The advantage is that the data interface of a bus master connected via a connector can then overwrite this potential, for example. The bus master can then put the interface device SVIC of the micro-integrated circuit IC of the circuit carrier PCB into a test state. The bus master can then address the micro-integrated circuit IC using test signals, as described here.

Ein Taktzustand, bei dem der Bus-Slave und damit die mikrointegrierte Schaltung IC sich im Testzustand befindet und bei dem das Datenleitungspotenzial sich im ersten Spannungsbereich V_B1 befindet, weist vorzugsweise die zweit höchste Priorität auf. Während des Tests können andere Sendeeinrichtungen einen Taktzustand, bei dem der Bus-Slave und damit die mikrointegrierte Schaltung IC sich im Testzustand befindet und bei dem das Datenleitungspotenzial sich im ersten Spannungsbereich V_B1 befindet, mit einem Potenzial im vierten Spannungsbereich V_B4 überschrieben. Hierbei sind dann dieses anderen Sendeeinrichtungen an die Datenbusleitung TOW angeschlossen. Vorschlaggemäß kann hier beispielhaft nur der Bus-Master einen Datenleitungspegel der Datenleitung TOW, der im ersten Spannungsbereich V_B1 liegt oder der im zweiten Spannungsbereich V_B2 liegt oder der im dritten Spannungsbereich V_B3 liegt, mit einem Potenzial (Datenleitungspegel) im vierten Spannungsbereich V_B4 überschreiben.A clock state in which the bus slave and thus the microintegrated circuit IC is in the test state and in which the data line potential is in the first voltage range V _B1 preferably has the second highest priority. During the test, other transmitting devices can overwrite a clock state in which the bus slave and thus the microintegrated circuit IC is in the test state and in which the data line potential is in the first voltage range V _B1 , with a potential in the fourth voltage range V _B4 . These other transmitting devices are then connected to the data bus line TOW. As suggested, here, for example, only the bus master can overwrite a data line level of the data line TOW that is in the first voltage range V _B1 or that is in the second voltage range V _B2 or that is in the third voltage range V _B3 with a potential (data line level) in the fourth voltage range V _B4 .

Vorzugsweise umfasst ein Produktionstestsystem zur Prüfung der mikrointegrierten Schaltung IC den Bus-Master oder emuliert dessen Verhalten. Mittels des Bus-Masters des Produktionstestsystems kann das Produktionstestsystem zumindest Teile der mikrointegrierten Schaltung IC über die Datenleitung TOW und mittels der Bezugspotenzialleitung GND testen. Im Sinne des hier vorgelegten Dokuments kann das Produktionstestsystem auch ein Programmiersystem sein. Das Programmiersystem kann beispielsweise mittels des Bus-Masters des Programmiersystems über die Datenleitung TOW die Dateninhalte von Speicherzellen von einem oder mehreren programmierbaren Speichern der mikrointegrierten Schaltung IC programmieren. Das Programmiersystem kann beispielsweise mittels des Bus-Masters des Programmiersystems über die Datenleitung TOW zumindest Teile die Dateninhalte von Speicherzellen von einem oder mehreren Speichern der mikrointegrierten Schaltung IC auslesen.A production test system for testing the micro-integrated circuit IC preferably comprises the bus master or emulates its behavior. Using the bus master of the production test system, the production test system can test at least parts of the micro-integrated circuit IC via the data line TOW and using the reference potential line GND. In the sense of the document presented here, the production test system can also be a programming system. For example, using the bus master of the programming system via the data line TOW, the programming system can program the data contents of memory cells of one or more programmable memories of the micro-integrated circuit IC. For example, using the bus master of the programming system via the data line TOW, the programming system can read at least parts of the data contents of memory cells of one or more memories of the micro-integrated circuit IC.

Hierdurch ist sichergestellt, dass im Produktionstest der Bus-Master und der Bus-Slave zumindest hinsichtlich des Basistaktes der Schnittstellenvorrichtung des Bus-Slaves und der entsprechenden Schnittstellenvorrichtung des Bus-Masters im Wesentlichen stets synchron hinsichtlich des Takts TCK arbeiten. Mit dem Takt TCK überträgt der Bus-Master Daten an den Bus-Slave. Mit dem Takt TCK überträgt der Bus-Master somit Daten an die mikrointegrierte Schaltung IC. Mit dem Takt TCK empfängt der Bus-Master Daten über die Datenleitung TOW vom Bus-Slave. Mit dem Takt TCK empfängt der Bus-Master Daten somit über die Datenleitung TOW von der mikrointegrierten Schaltung IC. Der Bus-Master überträgt, wie oben beschrieben, diesen Takt TCK zum Bus-Slave und damit zur mikrointegrierten Schaltung IC mittels Flankenwechseln zwischen dem ersten Spannungsbereich V_B1 einerseits und dem zweiten Spannungsbereich V_B2 und dem dritten Spannungsbereich V_B3 andererseits und umgekehrt.This ensures that in the production test the bus master and the bus slave essentially always work synchronously with respect to the TCK clock, at least with regard to the base clock of the interface device of the bus slave and the corresponding interface device of the bus master. The bus master uses the TCK clock to transmit data to the bus slave. The bus master therefore uses the TCK clock to transmit data to the micro-integrated circuit IC. The bus master uses the TCK clock to receive data from the bus slave via the TOW data line. The bus master therefore uses the TCK clock to receive data from the micro-integrated circuit IC via the TOW data line. As described above, the bus master transmits this TCK clock to the bus slave and thus to the micro-integrated circuit IC by means of edge changes between the first voltage range V _B1 on the one hand and the second voltage range V _B2 and the third voltage range V _B3 on the other hand, and vice versa.

In diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines beispielhaften Spannungsbereichsschemas entsprechend der 2 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist bevorzugt eine Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines Spannungsbereichsschemas beispielsweise entsprechend der 2 zwingt bevorzugt der dominante Schalter S_1H den Datenbus TOW beispielsweise auf den TOW-Schwellwert V₀. Der dominante Schalter S_1H zwingt bevorzugt den Datenbus TOW auf den TOW-Schwellwert V₀ in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p. In den Beispielen der 1 bis 4 umfasst eine Datenaustauschperiode T drei Testsystemtaktperioden T_p, die die drei Zeitschlitze TIN0, TIN1, TDO repräsentieren.In this first logic state, the data line TOW is forced into the first voltage range V _B1 . To use this first logic state for the realization of an exemplary voltage range scheme according to the 2 the interface device SVIC of the bus master preferably has a dominant switch S _1H . The interface device SVIC of the bus master is preferably an interface of the host processor of the production test system. For the purpose of realizing a voltage range scheme, for example according to the 2 The dominant switch S _1H preferably forces the data bus TOW to the TOW threshold value V ₀ , for example. The dominant switch S _1H preferably forces the data bus TOW to the TOW threshold value V ₀ in the associated half-clock periods of the at least two half-clock periods T _1H , T _2H of the respective test system clock period T _p . In the examples of the 1 to 4 A data exchange period T comprises three test system clock periods T _p , which represent the three time slots TIN0, TIN1, TDO.

In diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines beispielhaften Spannungsbereichsschemas entsprechend der 1 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist bevorzugt eine Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines Spannungsbereichsschemas beispielsweise entsprechend der 1 zwingt der dominante Schalter S_1H den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel der Versorgungsspannung V_IO. Der dominante Schalter S_1H zwingt den Datenleitungspegel des Datenbusses TOW auf den Datenleitungspegel der Versorgungsspannung V_IO bevorzugt in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p.In this first logic state, the data line TOW is forced into the first voltage range V _B1 . To use this first logic state for the realization of an exemplary voltage range scheme according to the 1 To be able to establish a connection, the interface device SVIC of the Bus master preferably has a dominant switch S _1H . The interface device SVIC of the bus master is preferably an interface of the host processor of the production test system. For the purpose of implementing a voltage range scheme, for example according to the 1 the dominant switch S _1H forces the data line level of the data bus TOW, for example, to the data line level of the supply voltage V _IO . The dominant switch S _1H forces the data line level of the data bus TOW to the data line level of the supply voltage V _IO preferably in the associated half-clock periods of the at least two half-clock periods T _1H , T _2H of the respective test system clock period T _p .

Bei diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines beispielhaften Spannungsbereichsschemas beispielsweise entsprechend der 3 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters, also des Host-Prozessors des Produktionstestsystems, vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist dabei bevorzugt eine Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines beispielhaften Spannungsbereichsschemas entsprechend der 3 zwingt der dominante Schalter S_1H den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel des Bezugspotenzials Versorgungsspannung V_DIS. Der dominante Schalter S_1H zwingt bevorzugt den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel des Bezugspotenzials Versorgungsspannung V_DIS in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p.In this first logical state, the data line TOW is forced into the first voltage range V _B1 . In order to use this first logical state for the realization of an exemplary voltage range scheme, for example according to the 3 In order to be able to produce a voltage range, the interface device SVIC of the bus master, i.e. the host processor of the production test system, preferably has a dominant switch S _1H . The interface device SVIC of the bus master is preferably an interface of the host processor of the production test system. For the purpose of implementing an exemplary voltage range scheme according to the 3 the dominant switch S _1H forces the data line level of the data bus TOW, for example, to the data line level of the reference potential supply voltage V _DIS . The dominant switch S _1H preferably forces the data line level of the data bus TOW, for example, to the data line level of the reference potential supply voltage V _DIS in the associated half-clock periods of the at least two half-clock periods T _1H , T _2H of the respective test system clock period T _p .

Bei diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines Spannungsbereichsschemas beispielsweise entsprechend der 4 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters, also des Host-Prozessors des Produktionstestsystems, vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist typischerweise die Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines beispielhafent Spannungsbereichsschemas entsprechend der 4 zwingt der dominante Schalter S_1H den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel des TOW-Schwellwerts V₀. Der dominante Schalter S_1H zwingt den Datenleitungspegel des Datenbusses TOW bevorzugt auf den Datenleitungspegel des TOW-Schwellwerts V₀ in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p.In this first logical state, the data line TOW is forced into the first voltage range V _B1 . In order to use this first logical state for the implementation of a voltage range scheme, for example according to the 4 In order to be able to produce a voltage range scheme, the interface device SVIC of the bus master, i.e. the host processor of the production test system, preferably has a dominant switch S _1H . The interface device SVIC of the bus master is typically the interface of the host processor of the production test system. For the purpose of realizing an exemplary voltage range scheme according to the 4 the dominant switch S _1H forces the data line level of the data bus TOW, for example, to the data line level of the TOW threshold value V ₀ . The dominant switch S _1H preferably forces the data line level of the data bus TOW to the data line level of the TOW threshold value V ₀ in the associated half-clock periods of the at least two half-clock periods T _1H , T _2H of the respective test system clock period T _p .

Wenn der Innenwiderstand anderer Sender vorschlagsgemäß höher ist als der des dominanten Schalters S_1H, können diese anderen Sender diese periodische Potenzialmodulation nicht mehr überschreiben.If the internal resistance of other transmitters is higher than that of the dominant switch S _1H , as suggested, these other transmitters can no longer override this periodic potential modulation.

Um nun Daten mit einem ersten logischen Wert zu übertragen, halten die Sender des Bus-Masters und/oder des Bus-Slaves das Potenzial der Datenleitung TOW in dem zweiten Spannungsbereich V_B2. Um nun Daten mit einem ersten logischen Wert zu übertragen, können die Sender des Bus-Masters und/oder des Bus-Slaves auch das Potenzial der Datenleitung TOW aus einem vom zweiten Spannungsbereich V_B2 verschiedenen Spannungsbereich in diesem zweiten Spannungsbereich V_B2 bringen. Das Potenzial der Datenleitung TOW ist dabei bevorzugt auf das Bezugspotenzial V_DIS bezogen. Der Bus-Slave ist hier wieder die mikrointegrierte Schaltung IC.In order to transmit data with a first logical value, the transmitters of the bus master and/or the bus slave keep the potential of the data line TOW in the second voltage range V _B2 . In order to transmit data with a first logical value, the transmitters of the bus master and/or the bus slave can also bring the potential of the data line TOW from a voltage range different from the second voltage range V _B2 into this second voltage range V _B2 . The potential of the data line TOW is preferably related to the reference potential V _DIS . The bus slave is again the micro-integrated circuit IC.

Um nun Daten mit einem zweiten logischen Wert zu übertragen, halten die Sender des Bus-Masters und/oder des Bus-Slaves das Potenzial der Datenleitung TOW in dem dritten Spannungsbereich V_B3. Um nun Daten mit einem zweiten logischen Wert zu übertragen, können die Sender des Bus-Masters und/oder des Bus-Slaves das Potenzial auch das Potenzial der Datenleitung TOW aus einem vom dritten Spannungsbereich V_B3 verschiedenen Spannungsbereich in diesem dritten Spannungsbereich V_B3 bringen. Der zweite logischen Wert ist dabei nicht der erste logische Wert und von diesem verschieden. Das Potenzial der Datenleitung TOW ist dabei bevorzugt auf das Bezugspotenzial V_DIS bezogen. Der Bus-Slave ist hier wieder die mikrointegrierte Schaltung IC.In order to transmit data with a second logical value, the transmitters of the bus master and/or the bus slave keep the potential of the data line TOW in the third voltage range V _B3 . In order to transmit data with a second logical value, the transmitters of the bus master and/or the bus slave can bring the potential of the data line TOW from a voltage range different from the third voltage range V _B3 into this third voltage range V _B3 . The second logical value is not the first logical value and is different from it. The potential of the data line TOW is preferably related to the reference potential V _DIS . The bus slave here is again the microintegrated circuit IC.

Hierzu speist die jeweilige sendende Einheit, also der Bus-Master oder die mikrointegrierte Schaltung IC als Bus-Slave, einen Strom in die Datenleitung TOW ein. Dieser führt zu einem geänderten Spannungsabfall über die Widerstände R₁, R₂, R₃. Die mikrointegrierte Schaltung IC nutzt zu dieser Stromeinspeisung den Schalter S_2L. Der Schalter S_2L entnimmt über den Widerstand R₄ einen Strom aus der Datenleitung TOW. Der Schalter S_2L stellt so eine Spannung im Bereich des dritten Spannungsbereiches V_B3 ein, wenn der Bus-Master mit seinem Schalter S_1H nicht das Tatsignal TCK mit höherer Priorität auf der Datenleitung TOW einprägt.For this purpose, the respective transmitting unit, i.e. the bus master or the micro-integrated circuit IC as bus slave, feeds a current into the data line TOW. This leads to a changed voltage drop across the resistors R ₁ , R ₂ , R ₃ . The micro-integrated circuit IC uses the switch S _2L to feed this current. The switch S _2L takes a current from the data line TOW via the resistor R _4. The switch S _2L thus sets a voltage in the range of the third voltage range V _B3 when the bus Master does not imprint the higher priority TCK signal on the TOW data line with its switch S _1H .

Der vierte Widerstand R4 ist in dem Beispiel der 5 und der 1 bevorzugt so gewählt, dass

• • bei einem geschlossenen vierten Schalter S_4L und
• • bei einem geöffneten Schalter S_3L (TEN=1) und
• • bei einem geschlossenen Schalter S_3H (TEN=1) und bei einem geöffneten Schalter S_1H (TCK=0) und
• • bei einem geschlossenen Schalter S_1L (TCK=0)

der Datenleitungspegel sich im dritten Spannungsbereich V_B3 befindet.The fourth resistor R4 is in the example of the 5 and the 1 preferably chosen so that

• • with a closed fourth switch S _4L and
• • with an open switch S _3L (TEN=1) and
• • with a closed switch S _3H (TEN=1) and with an open switch S _1H (TCK=0) and
• • with a closed switch S _1L (TCK=0)

the data line level is in the third voltage range V _B3 .

In dem Beispiel der 5 und der 1 befindet sich

• • bei einem geöffneten Schalter S_4L und
• • bei einem geöffneten Schalter S_3L (TEN=1) und
• • bei einem geschlossenen Schalter S_3H (TEN=1) und
• • bei einem geöffneten Schalter S_1H (TCK=0) und
• • bei einem geschlossenen Schalter S_1L (TCK=0)

der Datenleitungspegel sich im zweiten Spannungsbereich V_B2 oder im ersten Spannungsbereich V_B1.In the example of 5 and the 1 is located

• • with an open switch S _4L and
• • with an open switch S _3L (TEN=1) and
• • with a closed switch S _3H (TEN=1) and
• • with an open switch S _1H (TCK=0) and
• • with a closed switch S _1L (TCK=0)

the data line level is in the second voltage range V _B2 or in the first voltage range V _B1 .

Die folgende Tabelle gibt den relativen Datenleitungspegel V_R als Verhältnis des Datenleitungspegels auf der Datenleitung TOW gegen das Bezugspotenzial GND dividiert durch die Versorgungsspannung V_IO an. Der erste Widerstand R1 und der zweite Widerstand R2 und der dritte Widerstand R3 und der vierte Widerstand R4 sollen alle die gleichen Werte im Wesentlichen aufweisen.The following table gives the relative data line level V _R as the ratio of the data line level on the data line TOW against the reference potential GND divided by the supply voltage V _IO . The first resistor R1 and the second resistor R2 and the third resistor R3 and the fourth resistor R4 should all have substantially the same values.

Ist das Test-Enable-Signal TEN=0, so unterbinden die UND-Gatter, die mit einem „&“ in der 3 gekennzeichnet sind, das Schließen der High-Side-Schalter S_2H und S_1H.If the test enable signal TEN=0, the AND gates, which are marked with an “&” in the 3 marked, the closing of the high-side switches S _2H and S _1H .

Dadurch sind die Schalter S_3L, S_2L, S_1L geschlossen. Der Sendeschalter S_4L des Bus-Slaves, also der mikrointegrierten Schaltung IC ist geöffnet. Damit liegt der Datenleitungspegel auf dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. (Siehe auch 5)As a result, the switches S _3L , S _2L , S _1L are closed. The transmit switch S _4L of the bus slave, i.e. the micro-integrated circuit IC, is open. This means that the data line level is at the reference potential V _DIS of the reference potential line GND. (See also 5 )

In dem TIN0-Zeitfenster und in dem TIN1-Zeitfenster sendet der Bus-Master (das Produktionstestsystem) Daten an den Bus-Slave, also die mikrointegrierte Schaltung IC, zusammen mit dem Sendetakt TCK.In the TIN0 time slot and in the TIN1 time slot, the bus master (the production test system) sends data to the bus slave, i.e. the micro-integrated circuit IC, together with the transmit clock TCK.

Für das Senden der Daten vom Produktionstestsystem an die mikrointegrierte Schaltung IC lässt sich die folgende Tabelle aufstellen. Dabei steht R_pullup für den effektiv wirksamen elektrischen Widerstand der Zusammenschaltung der Widerstände R1, R2, R3 von der Datenleitung TOW zur Versorgungsspannungsleitung V_IO. Des Weiteren steht R_pulldown für den effektiv wirksamen elektrischen Widerstand der Zusammenschaltung der Widerstände R1, R2, R3 von der Datenleitung TOW zur Bezugspotenzialleitung GND auf Bezugspotenzial V_DIS. Der Datenleitungspegel ist als relativer Datenleitungspegel V_R relativ bezogen auf die Versorgungsspannung V_IO angegeben. TEN TDI TCK SDA_OUTB R_pullup/R R_pulldown/R V_R 1 0 0 0 1 (1||1) = 0,5 1/3 1 0 1 0 0 1 1 1 1 0 0 (1||1) = 0,5 1 2/3 1 1 1 0 0 kein 1 The following table can be drawn up for sending the data from the production test system to the micro-integrated circuit IC. R _pullup stands for the effective electrical resistance of the interconnection of the resistors R1, R2, R3 from the data line TOW to the supply voltage line V _IO . Furthermore, R _pulldown stands for the effective electrical resistance of the interconnection of the resistors R1, R2, R3 from the data line TOW to the reference potential line GND to reference potential V _DIS . The data line level is specified as the relative data line level V _R relative to the supply voltage V _IO . TEN TDI TCC SDA_OUTB R _{pull up} /R R _pulldown /R V _R 1 0 0 0 1 (1||1) = 0.5 1/3 1 0 1 0 0 1 1 1 1 0 0 (1||1) = 0.5 1 2/3 1 1 1 0 0 no 1

1 zeigt schematisch vereinfacht die entsprechenden Datenleitungspegel. 1 shows a simplified schematic of the corresponding data line levels.

Es ist offensichtlich, dass ein Schneidepegel bei V_2L= 5/6 zur Extraktion des Taktsignals TCK geeignet ist.It is obvious that a cutting level at V _2L = 5/6 is suitable for extracting the clock signal TCK.

Ebenso offensichtlich ist ein zweiter Schneidpegel V_2H=3/6=1/2 zur Extraktion des Datensignals TDI geeignet.Equally obviously, a second cutting level V _2H =3/6=1/2 is suitable for extracting the data signal TDI.

Bevorzugt tastet bezogen auf das Beispiel der 1 die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC den Ausgang des zweiten Komparators C2L immer bei einer fallenden Flanke des Taktsignals TCK in der Mitte eines Zeitschlitzes TIN1, TIN2 ab.Preferably, referring to the example of 1 the interface device SVIC of the microintegrated circuit IC always switches off the output of the second comparator C2L at a falling edge of the clock signal TCK in the middle of a time slot TIN1, TIN2.

Bevorzugt synchronisiert sich die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC auf das Taktsignal TCK, das der Bus-Master sendet. Die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC beginnt dann im dritten Zeitschlitz TDO selbst zu senden. Im dritten Zeitschlitz TDO sendet der Busmaster nur das Taktsignal. Der Busmaster sendet im dritten Zeitschlitz TDO jedoch keine Daten sendet. Hierdurch kann die mikrointegrierte Schaltung IC mittels des vierten Schalters S_4L ggf. je nach Datum den Datenleitungspegel bestimmen. Während dieser Sendephase sendet der Busmaster in den Beispielen der 1 und 5 TDI=1. Diese 1 des Bus-Masters kann durch den Bus-Slave, also die mikrointegrierte Schaltung IC dann mit einer 0 überschrieben werden, indem die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC als Bus-Slave den vierten Schalter S_4L schließt.Preferably, the interface device SVIC of the micro-integrated circuit IC synchronizes itself to the clock signal TCK that the bus master sends. The interface device SVIC of the micro-integrated circuit IC then begins to send itself in the third time slot TDO. In the third time slot TDO, the bus master only sends the clock signal. However, the bus master does not send any data in the third time slot TDO. This enables the micro-integrated circuit IC to determine the data line level using the fourth switch S _4L , depending on the data. During this transmission phase, the bus master sends in the examples of the 1 and 5 TDI=1. This 1 of the bus master can then be overwritten with a 0 by the bus slave, i.e. the micro-integrated circuit IC, by the interface device SVIC of the micro-integrated circuit IC as bus slave closing the fourth switch S _4L .

Für das Senden ergibt sich dann folgende Tabelle (siehe 1): TEN TDI TCK SDA_OUTB R_pullup/R R_pulldown/R V_R 1 1 0 0 (1||1) = 0,5 1 2/3 1 1 0 1 (1||1) = 0,5 (1||1/3) = 0,25 1/3 The following table then results for sending (see 1 ): TEN TDI TCC SDA_OUTB R _{pull up} /R R _pulldown /R V _R 1 1 0 0 (1||1) = 0.5 1 2/3 1 1 0 1 (1||1) = 0.5 (1||1/3) = 0.25 1/3

Der Wert des vierten Widerstands R4 ist vorzugsweise so gewählt, dass sich für die Daten die analogen Datenleitungspegel einstellen. Andere Zustände und Schalterkonfigurationen sind vorzugsweise verboten.The value of the fourth resistor R4 is preferably selected so that the analog data line levels are set for the data. Other states and switch configurations are preferably prohibited.

Der erste Spannungsbereich V_B1 reicht in der 1 entsprechend der 5 von dem relativen Datenleitungspegel V_R=1 bis zu dem relativen Datenleitungspegel V_R=5/6. Der relative Datenleitungspegel V_R=5/6 entspricht dabei dem Schwellwert V_2L. zur Extraktion des Takts TCK in dem Beispiel der 1 und 5.The first voltage range V _B1 extends in the 1 according to the 5 from the relative data line level V _R =1 to the relative data line level V _R =5/6. The relative data line level V _R =5/6 corresponds to the threshold value V _2L . for extracting the clock TCK in the example of 1 and 5 .

Der zweite Spannungsbereich V_B2 reicht in der 1 entsprechend der 5 von dem relativen Datenleitungspegel V_R=5/6 bis zu dem relativen Datenleitungspegel V_R=3/6=1/2. Der relative Datenleitungspegel V_R=1/2 entspricht dabei den Schwellwerten V_1H und V_2H zur Extraktion der Daten in dem Beispiel der 1 und 5.The second voltage range V _B2 extends in the 1 according to the 5 from the relative data line level V _R =5/6 to the relative data line level V _R =3/6=1/2. The relative data line level V _R =1/2 corresponds to the threshold values V _1H and V _2H for extracting the data in the example of 1 and 5 .

Der dritte Spannungsbereich V_B3 reicht in der 1 entsprechend der 5 von dem relativen Datenleitungspegel V_R=V₀=1/3 bis zu dem relativen Datenleitungspegel V_R=1/2.The third voltage range V _B3 extends in the 1 according to the 5 from the relative data line level V _R =V ₀ =1/3 to the relative data line level V _R =1/2.

Der Output-Enable-Schalter OE stellt die eigentliche Verbindung zwischen dem Bus-Master und der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC her.The output enable switch OE establishes the actual connection between the bus master and the interface device SVIC of the microintegrated circuit IC.

Eine geeignete Polarität des eingespeisten Stromes verschiebt den Spannungspegel des Potenzials der Datenleitung TOW bezogen auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND, also den Datenleitungspegel, vom zweiten Spannungsbereich V_B2 in den dritten Spannungsbereich V_B3. Sollte es zu einem gleichzeitigen Senden mittels eines solchen Datenstromes, und dem gleichzeitigen Schließen des dominanten Schalters S_1H wg. TEN=1 und TCK=1 kommen, so wird der dominante Schalter S_1H, sofern er erfindungsgemäß niederohmig genug ausgelegt ist, den Sendestrom des jeweiligen Senders abführen und somit diesen Spannungspegel und damit den Datenleitungspegel und ggf. auch den durch den Spannungsteiler erzeugten Spannungspegel überschreiben. Der Spannungsteiler kann je nach Schalterstellung die Widerstände R₁, R₂, R₃, R₄ umfassen.A suitable polarity of the fed-in current shifts the voltage level of the potential of the data line TOW in relation to the reference potential V _DIS of the reference potential line GND, i.e. the data line level, from the second voltage range V _B2 to the third voltage range V _B3 . If there is simultaneous transmission using such a data current and the simultaneous closing of the dominant switch S _1H due to TEN = 1 and TCK = 1, the dominant switch S _1H will, provided it is designed with a low enough impedance according to the invention, discharge the transmission current of the respective transmitter and thus overwrite this voltage level and thus the data line level and possibly also the voltage level generated by the voltage divider. Depending on the switch position, the voltage divider can comprise the resistors R ₁ , R ₂ , R ₃ , R ₄ .

Es ergibt sich eine klare Hierarchie für eine beispielhafte Anordnung der Spannungsbereiche V_B1 bis V_B4 entsprechend 1:

• • Es dominiert als erstes ein fest, beispielsweise durch einen Kurzschluss zwischen der Datenleitung TOW und der Bezugspotenzialleitung GND eingeprägtes Potenzial im vierten Spannungsbereich V_B4, das den Betrieb das Bus-Slaves im Normalzustand erzwingt und einen ungewollten Testzustand sicher verhindert;
• • anderenfalls befindet sich der Bus-Slave im Testzustand und als zweites in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf der Datenleitung TOW folgt dann der Schaltzustand des dominierenden Schalters S_1H, der eine dominierende Signalisierung des Taktes TCK erzwingt;
• • als drittes in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf der Datenleitung TOW folgen dann die Schalter S_2H, S_2L, S_4L zur Signalisierung der Daten.

This results in a clear hierarchy for an exemplary arrangement of the voltage ranges V _B1 to V _B4 according to 1 :

• • First, a fixed potential dominates in the fourth voltage range V _B4 , for example, imposed by a short circuit between the data line TOW and the reference potential line GND, which forces the operation of the bus slave in the normal state and reliably prevents an unwanted test state;
• • otherwise the bus slave is in the test state and the second in the hierarchy of the voltage-determining elements for the voltage on the data line TOW is the switching state of the dominant switch S _1H , which forces a dominant signaling of the clock TCK;
• • The third in the hierarchy of voltage-determining elements for the voltage on the data line TOW are the switches S _2H , S _2L , S _4L for signaling the data.

Bezogen auf das Beispiel der 1 und 5 korrespondiert im Testzustand der erste logische Zustand der Datenleitung TOW mit einem Spannungspegel V₀ und beispielsweise V_R=1/3 im dritten Spannungsbereich V_B3 auf der Datenleitung TOWReferring to the example of 1 and 5 In the test state, the first logical state of the data line TOW corresponds to a voltage level V ₀ and, for example, V _R =1/3 in the third voltage range V _B3 on the data line TOW

Bezogen auf das Beispiel der 1 und 5 korrespondiert im Testzustand der zweite logische Zustand der Datenleitung TOW mit einem Spannungspegel V_M und beispielsweise V_R=2/3 im zweiten Spannungsbereich V_B2 auf der Datenleitung TOWReferring to the example of 1 and 5 In the test state, the second logical state of the data line TOW corresponds to a voltage level V _M and, for example, V _R =2/3 in the second voltage range V _B2 on the data line TOW

Bezogen auf das Beispiel der 1 und 5 korrespondiert im Testzustand der dritte logische Zustand der Datenleitung TOW mit einem Spannungspegel V_IO und beispielsweise V_R=1 im dritten Spannungsbereich V_B3 auf der Datenleitung TOW.Referring to the example of 1 and 5 In the test state, the third logical state of the data line TOW corresponds to a voltage level V _IO and, for example, V _R =1 in the third voltage range V _B3 on the data line TOW.

Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den ersten logischen Zustand auf der Datenleitung TOW ausschließlich zur Übertragung eines ersten logischen Zustands, beispielsweise „high“, eines Testsystemtaktes des Takts TCK.According to the proposal, the data interface of the bus master and the interface device SVIC of the microelectronic circuit IC as bus slave use the first logical state on the data line TOW exclusively for transmitting a first logical state, for example “high”, of a test system clock of the clock TCK.

Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den zweiten logischen Zustand und den dritten logischen Zustand auf der Datenleitung TOW für die Übertragung eines zweiten logischen Zustands, beispielsweise „low“, des Testsystemtaktes TCK.According to the proposal, the data interface of the bus master and the interface device SVIC of the microelectronic circuit IC as bus slave use the second logical state and the third logical state on the data line TOW for the transmission of a second logical state, for example “low”, of the test system clock TCK.

Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den zweiten logischen Zustand auf der Datenleitung TOW zur Übertragung eines ersten logischen Zustands, beispielsweise „high“, eines Datensignals.According to the proposal, the data interface of the bus master and the interface device SVIC of the microelectronic circuit IC as bus slave use the second logical state on the data line TOW to transmit a first logical state, for example “high”, of a data signal.

Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den dritten logischen Zustand auf der Datenleitung TOW für die Übertragung eines dritten logischen Zustands, beispielsweise „low“, des Datensignals.According to the proposal, the data interface of the bus master and the interface device SVIC of the microelectronic circuit IC as bus slave use the third logical state on the data line TOW for the transmission of a third logical state, for example “low”, of the data signal.

Befindet sich die Datenleitung TOW im ersten logischen Zustand, so ignorieren die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave bevorzugt diesen logischen Zustand der Datenleitung TOW für die Datenübertragung.If the data line TOW is in the first logical state, the data interface of the bus master and the interface device SVIC of the microelectronic circuit IC as bus slave preferentially ignore this logical state of the data line TOW for data transmission.

Vorschlagsgemäß benutzt das vorgeschlagene Testverfahren den ersten logischen Zustand auf der Datenleitung TOW zur Übertragung eines ersten logischen Zustands, beispielsweise „high“ eines Testsystemtaktsignals TCK. Vorschlagsgemäß benutzt das vorgeschlagene Testverfahren den dritten oder zweiten logischen Zustand auf der Datenleitung TOW für die Übertragung eines zweiten logischen Zustands, beispielsweise „low“ des Testsystemtaktsignals TCK. Wenn der logische Zustand auf der Datenleitung TOW zwischen dem zweiten logischen Zustand oder dem dritten logischen Zustand auf der Datenleitung TOW wechselt, so ignoriert die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave diesen Wechsel. Dad bedeutet, dass die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC diesen Wechsel für die Übertragung des Testsystemtaktes TCK vorzugsweise ignoriert. Die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC interpretiert dann den Zustand des Datenleitungspegels der Datenleitung TOW typischerweise weiterhin als zweiten logischen Zustand, beispielsweise „low“.According to the proposal, the proposed test method uses the first logical state on the data line TOW to transmit a first logical state, for example "high" of a test system clock signal TCK. According to the proposal, the proposed test method uses the third or second logical state on the data line TOW to transmit a second logical state, for example "low" of the test system clock signal TCK. If the logical state on the data line TOW changes between the second logical state or the third logical state on the data line TOW, the interface device SVIC of the microelectronic circuit IC as a bus slave ignores this change. This means that the interface device SVIC of the microelectronic circuit IC preferably ignores this change for the transmission of the test system clock TCK. The interface device SVIC of the microelectronic circuit IC then typically continues to interpret the state of the data line level of the data line TOW as a second logical state, for example "low".

Vorschlagegemäßes VerfahrenProposed procedure

Das hier vorgelegte Dokument beschreibt ein Verfahren zur Aktivierung einer Eindraht-Testschnittstelle einer integrierten Schaltung IC und zum Test dieser integrierten Schaltung IC. Eine Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC stellt diese Eindraht-Testschnittstelle zusammen mit einer Standard-JTAG-Testschnittstelle entsprechend IEEE 1149.7 dar. Bevorzugt weist diese Eindraht-Testschnittstelle genau einen Testdatenbusanschluss TEST für bevorzugt eine einzelne Datenleitung TOW, einen positiven Versorgungsspannungsanschluss VDD auf Versorgungsspannung V_IO und einen negativen Versorgungsspannungsanschluss GND als Bezugspotenzialanschluss für eine Bezugspotenzialleitung GND auf einem Bezugspotenzial V_DIS auf. Im Folgenden bezeichnet der Begriff „Datenleitungspegel“ die Datenbusspannung zwischen dem Potenzial der Datenleitung TOW minus dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. Das Verfahren umfasst das Verbinden des positiven Versorgungsspannungsanschlusses VDD und des negativen Versorgungsspannungsanschlusses GND mit einer Energiequelle und Versorgen der integrierten Schaltung IC mit elektrischer Energie über diese Leitungen. Das Verfahren umfasst des Weiteren die Einstellung eines Datenleitungspegels zu Beginn eines Tests mit einem Spannungswert in einem vierten Spannungsbereich V_B4. Die vier Spannungsbereiche (V_B1, V_B2, V_B3, V_B4), die die technische Lehre des hier vorgelegten Dokuments benutzt, können unterschiedlich angeordnet sein. Die technische Lehre des hier vorgelegten Dokuments nutzt den vierten Spannungsberiech V_B4 bevorzugt zur Signalisierung des Testzustands und des Normalzustands. Dabei ist jeder Zustand, der nicht dem Normalzustand im normalen Betrieb entspricht ein Testzustand im Sinne des hier vorgelegten Dokuments. Der erste Spannungsbereich V_B1, der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 bilden im Sinne des hier vorgelegten Dokuments den Gesamtspannungsbereich. Testzustände nutzen bevorzugt Datenleitungspegel der Datenleitung TOW im Gesamtspannungsbereich (V_B1, V_B2, V_B3). Normalzustände benutzen bevorzugt Datenleitungspegel im vierten Spannungsbereich V_B4. Der vierte Spannungsbereich V_B4 kann oberhalb oder unterhalb des Gesamtspannungsbereiches (V_B1, V_B2, V_B3) an diesen Gesamtspannungsbereich (V_B1, V_B2, V_B3) angrenzen. Die spannungsmäßige Reihenfolge des ersten Spannungsbereichs V_B1, des zweiten Spannungsbereichs V_B2 und des dritten Spannungsbereiches V_B3 kann innerhalb des Gesamtspannungsbereiches (V_B1, V_B2, V_B3) je nach Anwendung verschieden sein. Bevorzugt ist der zweite Spannungsbereich V_B2 spannungsmäßig zwischen dem ersten Spannungsbereich V_B1 und dem dritten Spannungsbereich V_B3 spannungsmäßig angeordnet.The document presented here describes a method for activating a single-wire test interface of an integrated circuit IC and for testing this integrated circuit IC. An interface device SVIC of the micro-integrated circuit IC provides this single-wire test interface together with a Standard JTAG test interface according to IEEE 1149.7. This single-wire test interface preferably has exactly one test data bus connection TEST for preferably a single data line TOW, a positive supply voltage connection VDD to supply voltage V _IO and a negative supply voltage connection GND as a reference potential connection for a reference potential line GND to a reference potential V _DIS . In the following, the term "data line level" refers to the data bus voltage between the potential of the data line TOW minus the reference potential V _DIS of the reference potential line GND. The method comprises connecting the positive supply voltage connection VDD and the negative supply voltage connection GND to a power source and supplying the integrated circuit IC with electrical energy via these lines. The method further comprises setting a data line level at the start of a test with a voltage value in a fourth voltage range V _B4 . The four voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ) used by the technical teaching of the document presented here can be arranged differently. The technical teaching of the document presented here preferentially uses the fourth voltage range V _B4 to signal the test state and the normal state. Any state that does not correspond to the normal state in normal operation is a test state within the meaning of the document presented here. The first voltage range V _B1 , the second voltage range V _B2 and the third voltage range V _B3 form the total voltage range within the meaning of the document presented here. Test states preferably use data line levels of the data line TOW in the total voltage range (V _B1 , V _B2 , V _B3 ). Normal states preferably use data line levels in the fourth voltage range V _B4 . The fourth voltage range V _B4 can border on this total voltage range (V _B1 , V _B2 , V _B3 ) above or below the total voltage range (V _B1 , V _B2 , V _B3 ). The voltage order of the first voltage range V _B1 , the second voltage range V _B2 and the third voltage range V _B3 can vary within the total voltage range (V _B1 , V _B2 , V _B3 ) depending on the application. Preferably, the second voltage range V _B2 is arranged in terms of voltage between the first voltage range V _B1 and the third voltage range V _B3 .

Somit begrenzt der erste Spannungsbereich V_B1 den zweiten Spannungsbereich V_B2 in einer ersten Spannungsrichtung und der dritte Spannungsbereich V_B3 den zweiten Spannungsbereich V_B2 in einer zweiten Spannungsrichtung, die der ersten Spannungsrichtung entgegengesetzt ist.Thus, the first voltage range V _B1 limits the second voltage range V _B2 in a first voltage direction and the third voltage range V _B3 limits the second voltage range V _B2 in a second voltage direction which is opposite to the first voltage direction.

Außerdem umfasst das Verfahren das Erzeugen einer Signalfolge mit Datenleitungspegeln für die Dauer des Tests. Dabei liegen die Datenleitungspegel für diese Signalfolge während der Datenübertragung vorschlagsgemäß im Gesamtspannungsbereich (V_B1, V_B2, V_B3). Während der Dauer des Tests befinden sich die Datenleitungspegel der Signalfolge immer in dem Gesamtspannungsbereich. Der Gesamtspannungsbereich umfasst im Sinne des hier vorgelegten Dokuments einen ersten Spannungsbereich V_B1 und einen zweiten Spannungsbereich V_B2 und einen dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 und der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 überlappen sich vorzugsweise nicht. Auch der vierte Spannungsbereich V_B4 überlappt sich mit den anderen Spannungsbereichen (V_B1, V_B2, V_B3) bevorzugt nicht. Ein Datenleitungspegel auf der Datenleitung TOW im Gesamtspannungsbereich aktiviert einen Testzustand der mikroelektronischen Schaltung IC. Ein Datenleitungspegel auf der Datenleitung TOW außerhalb des Gesamtspannungsbereichs deaktiviert bevorzugt den Testzustand der mikroelektronischen Schaltung IC wieder. Ein Datenleitungspegel auf der Datenleitung TOW im ersten Spannungsbereich V_B1 signalisiert einen ersten logischen Wert an die mikroelektronische Schaltung IC. Ein Datenleitungspegel im zweiten Spannungsbereich V_B2 signalisiert einen zweiten logischen Wert an die mikroelektronische Schaltung IC. Ein Datenleitungspegel im dritten Spannungsbereich V_B3 signalisiert einen dritten logischen Wert an die mikroelektronische Schaltung IC. Die Signalfolge steuert im Testzustand der mikroelektronischen Schaltung IC vorzugsweise einen Test der mikroelektronischen Schaltung IC. Ein Datenleitungspegel im vierten Spannungsbereich V_B4 signalisiert einen vierten logischen Wert an die mikroelektronische Schaltung IC. Bevorzugt unterscheiden sich der erste logische Wert und der zweite logische Wert und der dritte logische Wert und der vierte logische Wert untereinander. Die Signalisierung eines vierten logischen Werts an die mikroelektronische Schaltung IC aktiviert somit bevorzugt einen Testzustand der mikroelektronischen Schaltung IC und deaktiviert somit bevorzugt einen Normalzustand der mikroelektronischen Schaltung IC. Die Signalisierung eines ersten logischen Werts oder eines zweiten logischen Werts oder eines dritten logischen Werts an die mikroelektronische Schaltung IC aktiviert somit bevorzugt einen Normalzustand der mikroelektronischen Schaltung IC und deaktiviert somit bevorzugt einen Testzustand der mikroelektronischen Schaltung IC. Im Sinne des hier vorgelegten Dokuments ist die Ermöglichung der Beeinflussung der mikroelektronischen Schaltung beispielsweise durch Zulassen des Zugriffs auf einen JTAG-Test-Controller der mikroelektronischen Schaltung bereits eine Aktivierung eines Testzustands im Sinne des hier vorgelegten Dokuments und eine Deaktivierung eines Normalzustands im Sinne des hier vorgelegten Dokuments.The method also includes generating a signal sequence with data line levels for the duration of the test. The data line levels for this signal sequence are proposed to be in the overall voltage range (V _B1 , V _B2 , V _B3 ) during data transmission. During the duration of the test, the data line levels of the signal sequence are always in the overall voltage range. In the sense of the document presented here, the overall voltage range includes a first voltage range V _B1 and a second voltage range V _B2 and a third voltage range V _B3 . The first voltage range V _B1 and the second voltage range V _B2 and the third voltage range V _B3 preferably do not overlap. The fourth voltage range V _B4 also preferably does not overlap with the other voltage ranges (V _B1 , V _B2 , V _B3 ). A data line level on the data line TOW in the overall voltage range activates a test state of the microelectronic circuit IC. A data line level on the data line TOW outside the overall voltage range preferably deactivates the test state of the microelectronic circuit IC again. A data line level on the data line TOW in the first voltage range V _B1 signals a first logical value to the microelectronic circuit IC. A data line level in the second voltage range V _B2 signals a second logical value to the microelectronic circuit IC. A data line level in the third voltage range V _B3 signals a third logical value to the microelectronic circuit IC. In the test state of the microelectronic circuit IC, the signal sequence preferably controls a test of the microelectronic circuit IC. A data line level in the fourth voltage range V _B4 signals a fourth logical value to the microelectronic circuit IC. The first logical value and the second logical value and the third logical value and the fourth logical value preferably differ from one another. The signaling of a fourth logical value to the microelectronic circuit IC thus preferably activates a test state of the microelectronic circuit IC and thus preferably deactivates a normal state of the microelectronic circuit IC. The signaling of a first logical value or a second logical value or a third logical value to the microelectronic circuit IC thus preferably activates a normal state of the microelectronic circuit IC and thus preferably deactivates a test state of the microelectronic circuit IC. In the sense of the document presented here, enabling the microelectronic circuit to be influenced, for example by allowing access to a JTAG test controller of the microelectronic circuit, is already an activation of a test state in the sense of the document presented here and a deactivation of a normal state in the sense of the document presented here.

In einer ersten Variante umfasst das Verfahren ein Erzeugen einer Signalfolge, insbesondere im Gesamtspannungsbereich, mit Datenleitungspegeln für die Dauer des Tests, das Signalisieren eines Takts TCK und von Daten mittels des ersten logischen Werts und des zweiten logischen Werts und des dritten logischen Werts.In a first variant, the method comprises generating a signal sequence, in particular in the total voltage range, with data line levels for the duration of the test, signaling a clock TCK and data by means of the first logical value and the second logical value and the third logical value.

Varianten mit viertem Spannungsbereich V_B4 im Bereich des Bezugspotenzials V_DIS Variants with fourth voltage range V _B4 in the range of the reference potential V _DIS

Die nächsten beiden Varianten gehen davon aus, dass das Bezugspotenzial V_DIS den vierten Spannungsbereich V_B4 entsprechend den 1 und 2 begrenzt.The next two variants assume that the reference potential V _DIS covers the fourth voltage range V _B4 according to the 1 and 2 limited.

In einer zweiten Variante des Verfahrens weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen dabei bevorzugt Spannungen zwischen dem Bezugspotenzial V_DIS z.B. bei 0V und einem TOW-Schwellwert V₀ auf.In a second variant of the method, the data line level, apart from overshoots and/or noise and other disturbances, only has positive voltage levels (data line levels). Signals in the fourth voltage range V _B4 preferably have voltages between the reference potential V _DIS , eg at 0V, and a TOW threshold value V ₀ .

Untervariante der Figur 1Sub-variant of Figure 1

In der Variante der 1 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In the variant of the 1 the TOW threshold V ₀ lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

In der Variante der 1 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf.In the variant of the 1 signals in the third voltage range V _B3 preferably have voltages between the TOW threshold value V ₀ and a first threshold value V _2H .

In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits.In the variant of the 1 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand.

In der Variante der 1 und in der Variante der 2 weisen Signale im zweiten Spannungsbereich V_B2 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf.In the variant of the 1 and in the variant of 2 signals in the second voltage range V _B2 preferably have voltages between the first threshold value V _2H and the second threshold value V _2L .

In der Variante der 1 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 und dem vierten Spannungsbereich V_B4 andererseits.In the variant of the 1 the second threshold value V _2L separates the first voltage range V _B1 on the one hand from the second voltage range and the third voltage range V _B3 and the fourth voltage range V _B4 on the other hand.

In der Variante der 1 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf.In the variant of the 1 Signals in the third voltage range V _B3 preferably have voltages between the first threshold value V _2H and the TOW threshold value V ₀ .

In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 andererseits.In the variant of the 1 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand.

In einer dritten Variante des Verfahrens in der Untervariante der 1 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen 0V und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 1 bevorzugt zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In a third variant of the procedure in the sub-variant of 1 the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other disturbances. Signals in the fourth voltage range V _B4 preferably have voltages between 0V and a TOW threshold value V _0. The TOW threshold value V ₀ is in the variant of the 1 preferably between the fourth voltage range V _B4 and the third voltage range V _B3 .

In der Variante der 1 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. In der Variante der 1 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In the variant of the 1 signals in the third voltage range V _B3 have voltages between the TOW threshold V ₀ and a first threshold V _2H . In the variant of the 1 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand. In the variant of the 1 the TOW threshold value V ₀ lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

In der Variante der 1 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. In der Variante der 1 trennt der zweiten Schwellwert V_2L den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.In the variant of the 1 signals in the second voltage range V _B2 have voltages between the first threshold value V _2H and the second threshold value V _2L . In the variant of the 1 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand. In the variant of the 1 the second threshold value V _2L separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand.

In der Variante der 1 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und der Versorgungsspannung V_IO auf. In der Variante der 1 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.In the variant of the 1 signals in the first voltage range V _B1 have voltages between the second threshold value V _2L and the supply voltage V _IO . In the variant of the 1 the second threshold value V _2L separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand.

Untervariante der Figur 2Sub-variant of Figure 2

In der Variante der 2 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In the variant of the 2 the TOW threshold V ₀ lies between the fourth voltage range V _B4 and the first voltage range V _B1 .

In der Variante der 2 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem Spannungswert der Versorgungsspannung V_IO und einem ersten Schwellwert V_2H auf.In the variant of the 2 Signals in the third voltage range V _B3 preferably have voltages between the voltage value of the supply voltage V _IO and a first threshold value V _2H .

In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits.In the variant of the 2 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 on the other hand.

In der Variante der 2 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 und den vierten Spannungsbereich V_B4 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 andererseits.In the variant of the 2 the second threshold value V _2L separates the first voltage range V _B1 and the fourth voltage range V _B4 on the one hand from the second voltage range and the third voltage range V _B3 on the other hand.

In der Variante der 2 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und der Versorgungsspannung V_IO auf.In the variant of the 2 Signals in the third voltage range V _B3 preferably have voltages between the first threshold value V _2H and the supply voltage V _IO .

In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 und dem vierten Spannungsbereich V_B4 andererseits.In the variant of the 2 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 and the fourth voltage range V _B4 on the other hand.

In einer dritten Variante des Verfahrens in der Untervariante der 2 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen dem Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 2 bevorzugt zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In a third variant of the procedure in the sub-variant of 2 the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other disturbances. Signals in the fourth voltage range V _B4 preferably have voltages between the reference potential V _DIS and a TOW threshold value V _0. The TOW threshold value V ₀ is in the variant of the 2 preferably between the fourth voltage range V _B4 and the first voltage range V _B1 .

In der Variante der 2 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen der Versorgungspannung V_IO und einem ersten Schwellwert V_2H auf. In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 und andererseits.In the variant of the 2 signals in the third voltage range V _B3 have voltages between the supply voltage V _IO and a first threshold value V _2H . In the variant of the 2 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 on the other hand.

In der Variante der 2 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits. In der Variante der 2 trennt der zweiten Schwellwert V_2L den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits von dem dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.In the variant of the 2 signals in the second voltage range V _B2 have voltages between the first threshold value V _2H and the second threshold value V _2L . In the variant of the 2 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 on the other hand. In the variant of the 2 the second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the third voltage range V _B3 and the second voltage range V _B2 on the other hand.

In der Variante der 2 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und dem TOW-Schwellwert V₀ auf. In der Variante der 2 trennt der TOW-Schwellwert V₀ den vierten Spannungsbereich V_B4 einerseits vom ersten Spannungsbereich V_B1 und vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. In der Variante der 2 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.In the variant of the 2 signals in the first voltage range V _B1 have voltages between the second threshold V _2L and the TOW threshold V _0. In the variant of the 2 the TOW threshold V ₀ separates the fourth voltage range V _B4 from the first voltage range V _B1 and from the second voltage range V _B2 and from the third voltage range V _B3 . In the variant of the 2 the second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the third voltage range V _B3 and the second voltage range V _B2 on the other hand.

Varianten mit viertem Spannungsbereich V_B4 im Bereich der Versorgungsspannung V_IO Variants with fourth voltage range V _B4 in the range of supply voltage V _IO

Die nächsten beiden Varianten gehen davon aus, dass das Versorgungsspannungspotenzial V_IO den vierten Spannungsbereich V_B4 entsprechend den 3 und 4 begrenzt.The next two variants assume that the supply voltage potential V _IO exceeds the fourth voltage range V _B4 according to the 3 and 4 limited.

In einer vierten Variante des Verfahrens weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen dabei bevorzugt Spannungen zwischen dem Versorgungsspannungspotenzial V_IO z.B. bei 5V und einem TOW-Schwellwert V₀ auf.In a fourth variant of the method, the data line level, apart from overshoots and/or noise and other disturbances, only has positive voltage levels (data line levels). Signals in the fourth voltage range V _B4 preferably have voltages between the supply voltage potential V _IO , eg at 5V, and a TOW threshold value V ₀ .

Untervariante der Figur 3Sub-variant of Figure 3

In der Variante der 3 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In the variant of the 3 the TOW threshold V ₀ lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

In der Variante der 3 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf.In the variant of the 3 signals in the third voltage range V _B3 preferably have voltages between the TOW threshold value V ₀ and a first threshold value V _2H .

In der Variante der 3 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits.In the variant of the 3 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand.

In der Variante der 3 und in der Variante der 4 weisen Signale im zweiten Spannungsbereich V_B2 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf.In the variant of the 3 and in the variant of 4 signals in the second voltage range V _B2 preferably have voltages between the first threshold value V _2H and the second threshold value V _2L .

In der Variante der 3 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 und dem vierten Spannungsbereich V_B4 andererseits.In the variant of the 3 the second threshold value V _2L separates the first voltage range V _B1 on the one hand from the second voltage range and the third voltage range V _B3 and the fourth voltage range V _B4 on the other hand.

In der Variante der 3 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf.In the variant of the 3 Signals in the third voltage range V _B3 preferably have voltages between the first threshold value V _2H and the TOW threshold value V ₀ .

In der Variante der 3 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 andererseits.In the variant of the 3 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand.

In der fünften Variante des Verfahrens in der Untervariante der 3 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen 5V und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 3 bevorzugt zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In the fifth variant of the procedure in the sub-variant of 3 the data line level, apart from overshoots and/or noise and other disturbances, only has negative voltage levels (data line levels). Signals in the fourth voltage range V _B4 preferably have voltages between 5V and a TOW threshold value V _0. The TOW threshold value V ₀ is in the variant of the 3 preferably between the fourth voltage range V _B4 and the third voltage range V _B3 .

In der Variante der 3 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. In der Variante der 3 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. In der Variante der 3 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In the variant of the 3 signals in the third voltage range V _B3 have voltages between the TOW threshold V ₀ and a first threshold V _2H . In the variant of the 3 the first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand. In the variant of the 3 the TOW threshold V ₀ lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

In der Variante der 3 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. Der erste Schwellwert V_2H trennt in der Variante der 3 den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. Der zweite Schwellwert V_2L trennt in der Variante der 3 den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.In the variant of the 3 signals in the second voltage range V _B2 have voltages between the first threshold value V _2H and the second threshold value V _2L . The first threshold value V _2H separates in the variant of the 3 the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other hand. The second threshold value V _2L separates in the variant of the 3 the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand.

In der Variante der 3 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und dem Bezugspotenzial V_DIS auf. In der Variante der 3 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.In the variant of the 3 signals in the first voltage range V _B1 have voltages between the second threshold value V _2L and the reference potential V _DIS . In the variant of the 3 the second threshold value V _2L separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand.

Untervariante der Figur 4Sub-variant of Figure 4

In der Variante der 4 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In the variant of the 4 the TOW threshold V ₀ lies between the fourth voltage range V _B4 and the first voltage range V _B1 .

In der Variante der 4 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem Spannungswert dem Bezugspotenzial V_DIS und einem ersten Schwellwert V_2H auf.In the variant of the 4 Signals in the third voltage range V _B3 preferably have voltages between the voltage value of the reference potential V _DIS and a first threshold value V _2H .

In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits.In the variant of the 4 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 on the other hand.

In der Variante der 4 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 und den vierten Spannungsbereich V_B4 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 andererseits.In the variant of the 4 the second threshold value V _2L separates the first voltage range V _B1 and the fourth voltage range V _B4 on the one hand from the second voltage range and the third voltage range V _B3 on the other hand.

In der Variante der 4 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem Bezugspotenzial V_DIS auf.In the variant of the 4 Signals in the third voltage range V _B3 preferably have voltages between the first threshold value V _2H and the reference potential V _DIS .

In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 und dem vierten Spannungsbereich V_B4 andererseits.In the variant of the 4 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 and the fourth voltage range V _B4 on the other hand.

In einer fünften Variante des Verfahrens in der Untervariante der 4 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 4 bevorzugt zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In a fifth variant of the procedure in the sub-variant of 4 the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other disturbances. Signals in the fourth voltage range V _B4 preferably have voltages between the supply voltage V _IO and a TOW threshold value V _0. The TOW threshold value V ₀ is in the variant of the 4 preferably between the fourth voltage range V _B4 and the first voltage range V _B1 .

In der Variante der 4 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen dem Bezugspotenzial V_DIS und einem ersten Schwellwert V_2H auf, der den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 und andererseits trennt. In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 und andererseits.In the variant of the 4 signals in the third voltage range V _B3 have voltages between the reference potential V _DIS and a first threshold value V _2H , which separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 and on the other hand. In the variant of the 4 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 on the other hand.

In der Variante der 4 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits. Der zweite Schwellwert V_2L trennt in der Variante der 4 den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits von dem dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.In the variant of the 4 signals in the second voltage range V _B2 have voltages between the first threshold value V _2H and the second threshold value V _2L . In the variant of the 4 the first threshold value V _2H separates the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the first voltage range V _B1 and from the fourth voltage range V _B4 on the other hand. The second threshold value V _2L separates in the variant of the 4 the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the third voltage range V _B3 and the second voltage range V _B2 on the other hand.

In der Variante der 4 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und dem TOW-Schwellwert V₀ auf. In der Variante der 4 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.In the variant of the 4 signals in the first voltage range V _B1 have voltages between the second threshold V _2L and the TOW threshold V _0. In the variant of the 4 the second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the third voltage range V _B3 and the second voltage range V _B2 on the other hand.

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 2Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary voltage scheme of Figure 2

Im Folgenden beschriebt das hier vorgelegte Dokument eine Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC, die das Spannungsschema der 2 realisiert. Die Fachfrau bzw. der Fachmann wird ggf. die Schaltung entsprechend durch Änderung der Schaltpegel entsprechend an die Beispiele der 1, 3 oder 4 anpassen.In the following, the document presented here describes an interface device SVIC of the micro-integrated circuit IC, which implements the voltage scheme of the 2 The specialist will, if necessary, adapt the circuit by changing the switching levels according to the examples of 1 , 3 or 4 adjust.

In einer sechsten Variante des Verfahrens umfasst die mikrointegrierte Schaltung IC ein Schaltelement SV1. Das Schaltelement SV1 erkennt bevorzugt anhand des Datenleitungspegels am Testdatenbusanschluss TEST, dass die mikrointegrierte Schaltung IC den Testzustand aktivieren soll. Das Schaltelement SV1 weist dabei bevorzugt eine Schaltschwelle mit einer Schaltspannung (TOW-Schwellwert V₀) auf. Bevorzugt bezieht sich die Schaltspannung (TOW-Schwellwert V₀) auf das Bezugspotenzial V_DIS. Der Datenleitungspegel muss die Schaltspannung (TOW-Schwellwert V₀) betragsmäßig überschreiten, damit das Schaltelement SV1 den einzustellenden Testzustand erkennt. Die Schaltspannung (TOW-Schwellwert V₀) liegt bevorzugt betragsmäßig oberhalb des Bezugspotenzials V_DIS. Während der Dauer des Tests liegt der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST vorzugsweise immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀). Der Betrag der Schaltspannung (TOW-Schwellwert V₀) ist dabei bevorzugt auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND bezogen. Dies aktiviert bevorzugt einen Testzustand der mikrointegrierten Schaltung IC für die Dauer des. Der Betragsbereich des ersten Spannungsbereichs V_B1 liegt bevorzugt oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀). Dabei bezieht sich der Betrag der Schaltspannung (TOW-Schwellwert V₀) vorzugsweise auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.In a sixth variant of the method, the micro-integrated circuit IC comprises a switching element SV1. The switching element SV1 preferably recognizes, based on the data line level at the test data bus connection TEST, that the micro-integrated circuit IC should activate the test state. The switching element SV1 preferably has a switching threshold with a switching voltage (TOW threshold value V ₀ ). The switching voltage (TOW threshold value V ₀ ) preferably relates to the reference potential V _DIS . The data line level must exceed the switching voltage (TOW threshold value V ₀ ) in magnitude so that the switching element SV1 recognizes the test state to be set. The switching voltage (TOW threshold value V ₀ ) is preferably above the reference potential V _DIS in magnitude. During the duration of the test, the magnitude of the data line level at the test data bus connection TEST is preferably always above the magnitude of the Switching voltage (TOW threshold value V ₀ ). The amount of the switching voltage (TOW threshold value V ₀ ) is preferably related to the reference potential V _DIS of the reference potential connection GND. This preferably activates a test state of the micro-integrated circuit IC for the duration of the. The amount range of the first voltage range V _B1 is preferably above the amount of the switching voltage (TOW threshold value V ₀ ). The amount of the switching voltage (TOW threshold value V ₀ ) is preferably related to the reference potential V _DIS of the reference potential connection GND.

In einer siebten Variante des Verfahrens liegt bevorzugt während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) plus des Betrags einer positiven Sicherheitsvorhaltspannung im ersten Spannungsbereich V_B1. In der siebten Variante des Verfahrens kann bevorzugt während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer im zweiten Spannungsbereich V_B2 oder im dritten Spannungsbereich V_B3 liegen. Diese beiden Möglichkeiten aktivieren bevorzugt einen Testzustand des mikroelektronischen Schaltkreises IC für die Dauer des Tests.In a seventh variant of the method, the value of the data line level at the test data bus connection TEST is preferably always above the value of the switching voltage (TOW threshold value V ₀ ) plus the value of a positive safety margin voltage in the first voltage range V _B1 during the duration of the test. In the seventh variant of the method, the value of the data line level at the test data bus connection TEST can preferably always be in the second voltage range V _B2 or in the third voltage range V _B3 during the duration of the test. These two options preferably activate a test state of the microelectronic circuit IC for the duration of the test.

In einer achten Variante offenbart das hier vorgestellte Dokument ein Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC. Das Verfahren der achten Variante umfasst den Schritt des Bereitstellens eines integrierten Schalkreises IC in einem Gehäuse GH für diesen integrierten Schaltkreis IC. Das Verfahren der achten Variante um fasst den Schritt des Tests des integrierten Schaltkreises IC mittels eines Verfahren, wie zuvor beschrieben. Das Verfahren der achten Variante um fasst den Schritt der Montage des integrierten Schaltkreises IC auf einem Schaltungsträger PCB. Das Verfahren der achten Variante um fasst den Schritt des elektrischen Verbindens des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND.In an eighth variant, the document presented here discloses a method for providing and using an integrated circuit IC. The method of the eighth variant comprises the step of providing an integrated circuit IC in a housing GH for this integrated circuit IC. The method of the eighth variant comprises the step of testing the integrated circuit IC using a method as previously described. The method of the eighth variant comprises the step of mounting the integrated circuit IC on a circuit carrier PCB. The method of the eighth variant comprises the step of electrically connecting the test data bus connection TEST to the reference potential connection GND.

In einer neunten Variante des unmittelbar zuvor beschriebenen Verfahrens erfolgt das elektrische Verbinden des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND mit einer im Wesentlichen minimalen Leitungslänge.In a ninth variant of the method described immediately above, the electrical connection of the test data bus connection TEST to the reference potential connection GND is carried out with an essentially minimal cable length.

In einer neunten Variante des unmittelbar zuvor beschriebenen Verfahrens ist vorzugsweise der Bezugspotenzialanschluss GND dem Testdatenbusanschluss TEST im Gehäuse der mikrointegrierten Schaltung IC unmittelbar benachbart.In a ninth variant of the method described immediately above, the reference potential terminal GND is preferably immediately adjacent to the test data bus terminal TEST in the housing of the micro-integrated circuit IC.

Vorschlagsgemäße mikrointegrierte Schaltung ICProposed micro-integrated circuit IC

Das hier vorgelegte Dokument beschreibt somit ebenfalls eine mikrointegrierte Schaltung IC mit einer Eindraht-Testschnittstelle. Bevorzugt weist dabei die Eindraht-Testschnittstelle genau einen Testdatenbusanschluss TEST für eine Datenleitung TOW, einen positiven Versorgungsspannungsanschluss VDD und einen negativen Versorgungsspannungsanschluss als Bezugspotenzialanschluss für eine Bezugspotenzialleitung GND auf einem Bezugspotenzial V_DIS auf. Im Folgenden bezeichnet der Begriff „Datenleitungspegel“ die Datenbusspannung zwischen dem Potenzial der Datenleitung TOW minus dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, über den positiven Versorgungsspannungsanschluss VDD und den negativen Versorgungsspannungsanschluss GND mit elektrischer Energie versorgt zu werden. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, einen Normalzustand einzunehmen, wenn der Datenleitungspegel einen Spannungswert in einem vierten Spannungsbereich V_B4 aufweist, wobei der vierte Spannungsbereich V_B4 durch einen ersten Spannungsbereich V_B1 in einer ersten Spannungsrichtung begrenzt ist. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, einen Testzustand einzunehmen, wenn der Datenleitungspegel einen Spannungswert in einem Spannungsbereich (V_B1, V_B2, V_B3) aufweist, der nicht der vierte Spannungsbereich V_B4 ist. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, im Testzustand eine für die Dauer eines Tests eine Signalfolge zu empfangen. Während der Dauer des Tests befinden die Datenleitungspegel sich bevorzugt immer in einem Gesamtspannungsbereich in erster Spannungsrichtung vom vierten Spannungsbereich V_B4 aus befinden. Der Gesamtspannungsbereich umfasst bevorzugt einen ersten Spannungsbereich V_B1 und einen zweiten Spannungsbereich V_B2 und einen dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 und der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 überlappen sich typischerweise nicht. Ein Datenleitungspegel im Gesamtspannungsbereich aktiviert typischerweise einen Testzustand der mikroelektronischen Schaltung IC. Ein Datenleitungspegel im ersten Spannungsbereich V_B1 signalisiert der mikrointegrierten Schaltung IC einen ersten logischen Wert. Ein Datenleitungspegel im zweiten Spannungsbereich V_B2 signalisiert einen zweiten logischen Wert an die mikroelektronische Schaltung IC. Ein Datenleitungspegel im dritten Spannungsbereich V_B3 signalisiert einen dritten logischen Wert an die mikroelektronische Schaltung IC.The document presented here therefore also describes a micro-integrated circuit IC with a single-wire test interface. The single-wire test interface preferably has exactly one test data bus connection TEST for a data line TOW, a positive supply voltage connection VDD and a negative supply voltage connection as a reference potential connection for a reference potential line GND at a reference potential V _DIS . In the following, the term "data line level" refers to the data bus voltage between the potential of the data line TOW minus the reference potential V _DIS of the reference potential line GND. The integrated circuit IC is preferably set up to be supplied with electrical energy via the positive supply voltage connection VDD and the negative supply voltage connection GND. The integrated circuit IC is preferably set up to assume a normal state when the data line level has a voltage value in a fourth voltage range V _B4 , the fourth voltage range V _B4 being limited by a first voltage range V _B1 in a first voltage direction. The integrated circuit IC is preferably designed to assume a test state when the data line level has a voltage value in a voltage range (V _B1 , V _B2 , V _B3 ) which is not the fourth voltage range V _B4 . The integrated circuit IC is preferably designed to receive a signal sequence for the duration of a test in the test state. During the duration of the test, the data line levels are preferably always in an overall voltage range in the first voltage direction from the fourth voltage range V _B4 . The overall voltage range preferably comprises a first voltage range V _B1 and a second voltage range V _B2 and a third voltage range V _B3 . The first voltage range V _B1 and the second voltage range V _B2 and the third voltage range V _B3 typically do not overlap. A data line level in the overall voltage range typically activates a test state of the microelectronic circuit IC. A data line level in the first voltage range V _B1 signals a first logical value to the microintegrated circuit IC. A data line level in the second voltage range V _B2 signals a second logic value to the microelectronic circuit IC. A data line level in the third voltage range V _B3 signals a third logic value to the microelectronic circuit IC.

In einer ersten Variante der integrierten Schaltung IC steuert die Signalfolge typischerweise den Test der mikroelektronischen Schaltung IC. Die mikrointegrierte Schaltung IC ist bevorzugt dazu eingerichtet, aus der Signalfolge einen Takt TCK und Daten SDI mittels des ersten logischen Werts und des zweiten logischen Werts und des dritten logischen Werts zu extrahieren und für den Test zu verwenden.In a first variant of the integrated circuit IC, the signal sequence typically controls the test of the microelectronic circuit IC. The microintegrated circuit IC is preferably designed to extract a clock TCK and data SDI from the signal sequence by means of the first logical value and the second logical value and the third logical value and to use them for the test.

SpannungsbereichsanordnungenVoltage range arrangements

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 1Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary voltage scheme of Figure 1

In einer zweiten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In a second variant of the integrated circuit IC, the data line level has only positive voltage levels (data line levels) apart from overshoots and/or noise and other interference. Signals in the fourth voltage range V _B4 preferably have voltages between the reference potential V _DIS and a TOW threshold value V _0. Signals in the third voltage range V _B3 have voltages between the TOW threshold value V ₀ and a first threshold value V _2H . Signals in the second voltage range V _B2 have voltages between the first threshold value V _2H and the second threshold value V _2L . Signals in the third voltage range V _B3 have voltages between the second threshold value V _2L and the supply voltage V _IO . The first threshold value V _2H here separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other. The second threshold value V _2L here separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand. The TOW threshold value V ₀ here lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 1Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary negated voltage scheme of Figure 1

In einer dritten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.In a third variant of the integrated circuit IC, the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other interference. Signals in the fourth voltage range V _B4 preferably have voltages between the reference potential V _DIS and a TOW threshold V _0. Signals in the third voltage range V _B3 have voltages between the TOW threshold V ₀ and a first threshold V _2H . Signals in the second voltage range V _B2 have voltages between the first threshold V _2H and the second threshold V _2L . Signals in the third voltage range V _B3 have voltages between the second threshold V _2L and the supply voltage V _IO . The first threshold V _2H here separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and the first voltage range V _B1 on the other. The second threshold value V _2L here separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand. The TOW threshold value V ₀ here lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 2Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary voltage scheme of Figure 2

In einer vierten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2L auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. In a fourth variant of the integrated circuit IC, the data line level has only positive voltage levels (data line levels) apart from overshoots and/or noise and other interference. Signals in the fourth voltage range V _B4 have voltages between the reference potential V _DIS and a TOW threshold V _0. Signals in the first voltage range V _B1 have voltages between the TOW threshold V ₀ and a second threshold V _2L . Signals in the second voltage range V _B2 have voltages between the second threshold V _2L and the first threshold V _2H . Signals in the third voltage range V _B3 have voltages between the first threshold V _2H and the supply voltage V _IO . The first threshold V _2H here separates the fourth voltage range V _B4 and the first voltage range V _B1 and the second voltage range V _B2 on the one hand from the third voltage range V _B3 on the other. The second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the second voltage range V _B2 and the third voltage range V _B3 on the other hand.

Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.The TOW threshold value V ₀ lies here between the fourth voltage range V _B4 and the first voltage range V _B1 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 2Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary negated voltage scheme of Figure 2

In einer vierten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2L auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In a fourth variant of the integrated circuit IC, the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other interference. Signals in the fourth voltage range V _B4 have voltages between the reference potential V _DIS and a TOW threshold V _0. Signals in the first voltage range V _B1 have voltages between the TOW threshold V ₀ and a second threshold V _2L . Signals in the second voltage range V _B2 have voltages between the second threshold V _2L and the first threshold V _2H . Signals in the third voltage range V _B3 have voltages between the first threshold V _2H and the supply voltage V _IO . The first threshold V _2H here separates the fourth voltage range V _B4 and the first voltage range V _B1 and the second voltage range V _B2 on the one hand from the third voltage range V _B3 on the other. The second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the second voltage range V _B2 and the third voltage range V _B3 on the other hand. The TOW threshold value V ₀ lies here between the fourth voltage range V _B4 and the first voltage range V _B1 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 3Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary voltage scheme of Figure 3

In einer fünften Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und drittem Spannungsbereich V_B3.In a fifth variant of the integrated circuit IC, the data line level has only positive voltage levels (data line levels) apart from overshoots and/or noise and other disturbances. Signals in the fourth voltage range V _B4 have voltages between the potential of the supply voltage V _IO and a TOW threshold value V _0. Signals in the third voltage range V _B3 have voltages between the TOW threshold value V ₀ and a second threshold value V _2H . Signals in the second voltage range V _B2 have voltages between the second threshold value V _2L and the first threshold value V _2H . Signals in the third voltage range V _B3 have voltages between the first threshold value V _2H and the TOW threshold value V _0. The first threshold value V _2H here separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the third voltage range V _B3 on the other. The second threshold value V _2L separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other hand. The TOW threshold value V ₀ lies here between the fourth voltage range V _B4 and the third voltage range V _B3 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 3Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary negated voltage scheme of Figure 3

In einer fünften Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und drittem Spannungsbereich V_B3.In a fifth variant of the integrated circuit IC, the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other interference. Signals in the fourth voltage range V _B4 have voltages between the potential of the supply voltage V _IO and a TOW threshold value V _0. Signals in the third voltage range V _B3 have voltages between the TOW threshold value V ₀ and a second threshold value V _2H . Signals in the second voltage range V _B2 have voltages between the second threshold value V _2L and the first threshold value V _2H . Signals in the third voltage range V _B3 have voltages between the first threshold value V _2H and the TOW threshold value V _0. The first threshold value V _2H here separates the fourth voltage range V _B4 and the third voltage range V _B3 on the one hand from the second voltage range V _B2 and from the third voltage range V _B3 on the other. The second threshold value V _2L here separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the first voltage range V _B1 on the other. The TOW threshold value V ₀ here lies between the fourth voltage range V _B4 and the third voltage range V _B3 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 4Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary voltage scheme of Figure 4

In einer fünften Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1 auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀, der zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1 liegt, und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem Bezugspotenzial V_DIS auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In a fifth variant of the integrated circuit IC, the data line level has only positive voltage levels (data line levels) apart from overshoots and/or noise and other disturbances. Signals in the fourth voltage range V _B4 have voltages between the potential of the supply voltage V _IO and a TOW threshold value V ₀ between the fourth voltage range V _B4 and the first voltage range V _B1 . Signals in the first voltage range V _B1 have voltages between the TOW threshold value V ₀ , which lies between the fourth voltage range V _B4 and the first voltage range V _B1 . and a second threshold value V _2H . Signals in the second voltage range V _B2 have voltages between the second threshold value V _2L and the first threshold value V _2H . Signals in the third voltage range V _B3 have voltages between the first threshold value V _2H and the reference potential V _DIS . The first threshold value V _2H separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the third voltage range V _B3 on the other. The second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the second voltage range V _B2 and the third voltage range V _B3 on the other. The TOW threshold value V ₀ is here between the fourth voltage range V _B4 and the first voltage range V _B1 .

Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 4Exemplary interface device SVIC of the microintegrated circuit IC for an exemplary negated voltage scheme of Figure 4

In einer sechsten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem Bezugspotenzial V_DIS auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.In a sixth variant of the integrated circuit IC, the data line level has only negative voltage levels (data line levels) apart from overshoots and/or noise and other interference. Signals in the fourth voltage range V _B4 have voltages between the potential of the supply voltage V _IO and a TOW threshold value V _0. Signals in the first voltage range V _B1 have voltages between the TOW threshold value V ₀ and a second threshold value V _2H . Signals in the second voltage range V _B2 have voltages between the second threshold value V _2L and the first threshold value V _2H . Signals in the third voltage range V _B3 have voltages between the first threshold value V _2H and the reference potential V _DIS . The first threshold value V _2H here separates the fourth voltage range V _B4 and the third voltage range V _B3 and the second voltage range V _B2 on the one hand from the third voltage range V _B3 on the other. The second threshold value V _2L separates the fourth voltage range V _B4 and the first voltage range V _B1 on the one hand from the second voltage range V _B2 and the third voltage range V _B3 on the other hand. The TOW threshold value V ₀ lies here between the fourth voltage range V _B4 and the first voltage range V _B1 .

Beispielhafte Schnittstellenvorrichtung SVIC mit Schaltelement zur Erkennung der Aktivität des Test-Enable-Signals TENExample interface device SVIC with switching element for detecting the activity of the test enable signal TEN

In einer sechsten Variante der integrierten Schaltung IC weist die mikrointegrierte Schaltung IC ein Schaltelement SV1 auf, das anhand des Datenleitungspegels am Testdatenbusanschluss TEST erkennt, dass die mikrointegrierte Schaltung IC den Testzustand aktivieren soll. Das Schaltelement SV1 weist dabei bevorzugt eine Schaltschwelle mit einer Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS auf, die betragsmäßig überschritten werden muss, damit das Schaltelement SV1 den einzustellenden Testzustand erkennt. Die Schaltspannung (TOW-Schwellwert V₀) liegt bevorzugt in den Beispielen der 1 und 2 betragsmäßig oberhalb des Bezugspotenzials V_DIS und in den Beispielen der 3 und 4 bevorzugt betragsmäßig unterhalb des Potenzials der Versorgungsspannungsleitung V_IO.In a sixth variant of the integrated circuit IC, the micro-integrated circuit IC has a switching element SV1 which recognizes, based on the data line level at the test data bus connection TEST, that the micro-integrated circuit IC should activate the test state. The switching element SV1 preferably has a switching threshold with a switching voltage (TOW threshold value V ₀ ) related to the reference potential V _DIS , which must be exceeded in terms of amount so that the switching element SV1 recognizes the test state to be set. The switching voltage (TOW threshold value V ₀ ) is preferably in the examples of 1 and 2 above the reference potential V _DIS and in the examples of 3 and 4 preferably below the potential of the supply voltage line V _IO .

Die integrierte Schaltung IC nimmt bevorzugt den Testzustand ein, wenn im Beispiel der Spanungsbereichsanordnungen der 1 und 2 der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) liegt. Der Betrag der Schaltspannung (TOW-Schwellwert V₀) ist dabei typischerweise auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND bezogen.The integrated circuit IC preferably assumes the test state when, in the example of the voltage range arrangements, the 1 and 2 the value of the data line level at the test data bus connection TEST is always above the value of the switching voltage (TOW threshold value V ₀ ). The value of the switching voltage (TOW threshold value V ₀ ) is typically related to the reference potential V _DIS of the reference potential connection GND.

Die integrierte Schaltung IC wechselt bevorzugt in den Testzustand, wenn im Beispiel der Spanungsbereichsanordnungen der 3 und 4 der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer unterhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) liegt. Der Betrag der Schaltspannung (TOW-Schwellwert V₀) ist dabei typischerweise auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND bezogen.The integrated circuit IC preferentially changes to the test state when, in the example of the voltage range arrangements, the 3 and 4 the magnitude of the data line level at the test data bus connection TEST is always below the magnitude of the switching voltage (TOW threshold value V ₀ ). The magnitude of the switching voltage (TOW threshold value V ₀ ) is typically related to the reference potential V _DIS of the reference potential connection GND.

In dem Beispiel der 1 liegt der Betragsbereich des dritten Spannungsbereichs V_B3 unmittelbar oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.In the example of 1 the magnitude range of the third voltage range V _B3 is immediately above the magnitude of the switching voltage (TOW threshold value V ₀ ) related to the reference potential V _DIS of the reference potential connection GND.

In dem Beispiel der 2 liegt der Betragsbereich des ersten Spannungsbereichs V_B1 unmittelbar oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.In the example of 2 the magnitude range of the first voltage range V _B1 is immediately above the magnitude of the switching voltage (TOW threshold value V ₀ ) related to the reference potential V _DIS of the reference potential connection GND.

In dem Beispiel der 3 liegt der Betragsbereich des dritten Spannungsbereichs V_B3 unmittelbar unterhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.In the example of 3 the magnitude range of the third voltage range V _B3 is immediately below the magnitude of the switching voltage (TOW threshold value V ₀ ) related to the reference potential V _DIS of the reference potential connection GND.

In dem Beispiel der 4 liegt der Betragsbereich des ersten Spannungsbereichs V_B1 unmittelbar unterhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.In the example of 4 the magnitude range of the first voltage range V _B1 is immediately below the magnitude of the switching voltage (TOW threshold value V ₀ ) related to the reference potential V _DIS of the reference potential connection GND.

Bevorzugte Montageform auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 1 und 2Preferred mounting form on the circuit carrier PCB with a voltage scheme according to Figures 1 and 2

Das hier vorgelegte Dokument beschreibt darüber hinaus einen Schaltkreis mit einem mikrointegrierten Schaltkreis IC, wie dieses Dokument in unmittelbar zuvor beschrieben hat. Bevorzugt ist der integrierte Schaltkreis IC in einem Gehäuse GH untergebracht. Das Gehäuse GH mit dem integrierten Schaltkreis IC ist bevorzugt auf einem Schaltungsträger PCB montiert.The document presented here also describes a circuit with a micro-integrated circuit IC, as described in this document immediately above. The integrated circuit IC is preferably housed in a housing GH. The housing GH with the integrated circuit IC is preferably mounted on a circuit carrier PCB.

Wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 1 oder 2 für die Teststeuerung erwartet, verbindet eine Leitung des Schaltungsträgers PCB bevorzugt den Testdatenbusanschluss TEST des integrierten Schaltkreises IC vorzugsweise mit dem Bezugspotenzialanschluss GND des Gehäuses GH des integrierten Schaltkreises IC elektrisch.If the interface device SVIC of the micro-integrated circuit IC has a voltage scheme according to the 1 or 2 for test control, a line of the circuit carrier PCB preferably electrically connects the test data bus connection TEST of the integrated circuit IC preferably with the reference potential connection GND of the housing GH of the integrated circuit IC.

Das hier vorgelegte Dokument beschreibt darüber hinaus ein bevorzugtes Gehäuse GH mit einem integrierten Schaltkreis IC, wie dieses Dokument ihn unmittelbar zuvor beschrieben hat. Dabei ist bevorzugt der Bezugspotenzialanschluss GND des Gehäuses GH dem Testdatenbusanschluss TEST des Gehäuses GH der mikrointegrierten Schaltung IC unmittelbar benachbart, wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 1 oder 2 für die Teststeuerung erwartet.The document presented here also describes a preferred housing GH with an integrated circuit IC, as described immediately above in this document. Preferably, the reference potential connection GND of the housing GH is immediately adjacent to the test data bus connection TEST of the housing GH of the micro-integrated circuit IC if the interface device SVIC of the micro-integrated circuit IC has a voltage scheme corresponding to the 1 or 2 expected for test control.

Bevorzugte Montageform auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 3 und 4Preferred mounting form on the circuit carrier PCB with a voltage scheme according to Figures 3 and 4

Wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 3 oder 4 für die Teststeuerung erwartet, verbindet eine Leitung des Schaltungsträgers PCB bevorzugt den Testdatenbusanschluss TEST des integrierten Schaltkreises IC vorzugsweise mit dem Versorgungsspannungsanschluss V_IO des Gehäuses GH des integrierten Schaltkreises IC elektrisch.If the interface device SVIC of the micro-integrated circuit IC has a voltage scheme according to the 3 or 4 for the test control, a line of the circuit carrier PCB preferably electrically connects the test data bus connection TEST of the integrated circuit IC preferably with the supply voltage connection V _IO of the housing GH of the integrated circuit IC.

Das hier vorgelegte Dokument beschreibt darüber hinaus ein bevorzugtes Gehäuse GH mit einem integrierten Schaltkreis IC, wie dieses Dokument ihn unmittelbar zuvor beschrieben hat. Dabei ist der Versorgungsspannungsanschluss V_IO des Gehäuses GH dem Testdatenbusanschluss TEST des Gehäuses GH der mikrointegrierten Schaltung IC unmittelbar benachbart, wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 3 oder 4 für die Teststeuerung erwartet.The document presented here also describes a preferred package GH with an integrated circuit IC as described immediately above in this document. The supply voltage terminal V _IO of the package GH is immediately adjacent to the test data bus terminal TEST of the package GH of the micro-integrated circuit IC when the interface device SVIC of the micro-integrated circuit IC has a voltage scheme according to the 3 or 4 expected for test control.

Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC bei einem Spannungsschema nach den Figuren 1 und 2Method for providing and using an integrated circuit IC with a voltage scheme according to Figures 1 and 2

Das hier vorgestellte Dokument beschreibt somit ein Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises mit den Schritten:

• • Bereitstellen eines integrierten Schalkreises IC in einem Gehäuse GH für diesen integrierten Schaltkreis IC, wobei der integrierte Schalkreis IC in dem Gehäuse GH angeordnet ist und wobei der Testdatenbusanschluss TEST des integrierten Schaltkreises IC mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden ist und wobei der Bezugspotenzialanschluss GND des integrierten Schaltkreises IC mit einem Bezugspotenzialanschluss GND des Gehäuses GH verbunden ist;
• • Test des integrierten Schaltkreises IC mittels eines Verfahren mittels eines der vorbeschriebenen Verfahren, bei denen der vierte Spannungsbereich V_B4 durch das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND begrenzt wird;
• • Montage des Gehäuses GH mit dem integrierten Schaltkreis IC auf einem Schaltungsträger PCB und
• • elektrisches Verbinden des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND.

The document presented here describes a method for providing and using an integrated circuit with the following steps:

• • Providing an integrated circuit IC in a housing GH for this integrated circuit IC, wherein the integrated circuit IC is arranged in the housing GH and wherein the test data bus connection TEST of the integrated circuit IC is connected to a test data bus connection TEST of the housing GH and wherein the reference potential connection GND of the integrated circuit IC is connected to a reference potential connection GND of the housing GH;
• • Testing the integrated circuit IC by means of a method using one of the methods described above, in which the fourth voltage range V _B4 is limited by the reference potential V _DIS of the reference potential terminal GND;
• • Assembly of the housing GH with the integrated circuit IC on a circuit carrier PCB and
• • Electrical connection of the test data bus connection TEST with the reference potential connection GND.

Das elektrische Verbinden des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND erfolgt dabei bevorzugt mit einer im Wesentlichen minimalen Leitungslänge. Dabei ist der Bezugspotenzialanschluss GND dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC bevorzugt unmittelbar benachbart.The electrical connection of the test data bus connection TEST to the reference potential connection GND is preferably carried out with an essentially minimal cable length. The reference potential connection GND is preferably immediately adjacent to the test data bus connection TEST in the housing GH of the micro-integrated circuit IC.

Einstellen des Testzustands auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 1 und 2Setting the test state on the circuit carrier PCB with a voltage scheme according to Figures 1 and 2

Das hier vorgelegte Dokument beschreibt somit ein Gehäuse GH für einen integrierten Schaltkreis IC wie zuvor beschrieben. Bevorzugt ist der integrierte Schalkreis IC in dem Gehäuse GH angeordnet. Der Testdatenbusanschluss TEST des integrierten Schaltkreises IC ist bevorzugt mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Der Bezugspotenzialanschluss GND des integrierten Schaltkreises IC ist bevorzugt mit einem Bezugspotenzialanschluss GND des Gehäuses GH verbunden.The document presented here therefore describes a housing GH for an integrated circuit IC as described above. The integrated circuit IC is preferably arranged in the housing GH. The test data bus connection TEST of the integrated circuit IC is preferably connected to a test data bus connection TEST of the housing GH. The reference potential connection GND of the integrated circuit IC is preferably connected to a reference potential connection GND of the housing GH.

Bevorzugt ist der Bezugspotenzialanschluss GND dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC unmittelbar benachbart.Preferably, the reference potential terminal GND is immediately adjacent to the test data bus terminal TEST in the housing GH of the micro-integrated circuit IC.

Das hier vorgelegte Dokument beschreibt des Weiteren einen Schaltungsträger PCB, auf den ein Gehäuse GH wie vorbeschrieben montiert ist. Die technische Lehre des hier vorgelegten Dokuments nimmt in diesem Abschnitt nun an, dass der integrierte Schaltkreis IC eine Lage des vierten Spannungsbereichs V_B4 aufweist, der durch das Bezugspotenzial V_DIS entsprechend den 1 und 2 begrenzt wird. Der Bezugspotenzialanschluss GND des Gehäuses GH ist dann unter dieser Annahme bevorzugt mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Bevorzugt weist dabei die Länge der Verbindungsleitung VL im Wesentlichen eine minimale Länge auf. Das Verhältnis der Länge der Verbindungsleitung VL geteilt durch die Länge der direkten Linie zwischen dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testdatenbusanschluss TEST des Gehäuses GH ist dann bevorzugt kleiner als 3 und/oder besser kleiner als 2 und/oder besser kleiner als 1,5 und/oder besser keiner als 1,25. Bevorzugt verbindet dabei ein elektrischer Widerstand R_short den Bezugspotenzialanschluss GND des Gehäuses GH mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH.The document presented here further describes a circuit carrier PCB on which a housing GH is mounted as described above. The technical teaching of the document presented here assumes in this section that the integrated circuit IC has a position of the fourth voltage range V _B4 , which is defined by the reference potential V _DIS in accordance with the 1 and 2 is limited. Under this assumption, the reference potential connection GND of the housing GH is then preferably connected to the test data bus connection TEST of the housing GH by means of a connecting line VL of the circuit carrier PCB. The length of the connecting line VL preferably has an essentially minimal length. The ratio of the length of the connecting line VL divided by the length of the direct line between the reference potential connection GND of the housing GH and the test data bus connection TEST of the housing GH is then preferably less than 3 and/or better less than 2 and/or better less than 1.5 and/or better less than 1.25. An electrical resistor R _short preferably connects the reference potential connection GND of the housing GH to the test data bus connection TEST of the housing GH by means of a connecting line VL of the circuit carrier PCB.

Der Schaltungsträger PCB ist vorzugsweise dazu eingerichtet, dass ein Test des integrierten Schaltkreises IC im Gehäuse GH mittels eines der vorbeschriebenen Verfahren erfolgen kann. Dies ermöglicht es, die integrierte Schaltung IC nach dem Verbau auf dem Schaltungsträger PCB testen zu können, obwohl das Gehäuse GH auf dem Schaltungsträger PCB montiert ist. Bevorzugt erfolgt dabei der Test der integrierten Schaltung IC über einen Testanschluss TEST des Schaltungsträgers PCB, auf den das Gehäuse GH mit der integrierten Schaltung IC und auf den der elektrische Widerstand R_short montiert sind. Dabei ist der Testanschluss TEST des Schaltungsträgers PCB typischerweise direkt oder indirekt mit dem Testanschluss TEST des Gehäuses GH verbunden. Der Schaltungsträger ist bevorzugt dazu eingerichtet, dass die Ansteuerung des Testanschlusses TEST des Schaltungsträgers PCB mittels einer Testsignalquelle mit geringem Innenwiderstand die Wirkung des elektrischen Widerstands R_short überschreibt und unwirksam machen kann.The circuit carrier PCB is preferably set up so that a test of the integrated circuit IC in the housing GH can be carried out using one of the methods described above. This makes it possible to test the integrated circuit IC after installation on the circuit carrier PCB, even though the housing GH is mounted on the circuit carrier PCB. The integrated circuit IC is preferably tested via a test connection TEST on the circuit carrier PCB, on which the housing GH with the integrated circuit IC and on which the electrical resistor R _short are mounted. The test connection TEST on the circuit carrier PCB is typically connected directly or indirectly to the test connection TEST on the housing GH. The circuit carrier is preferably set up so that the control of the test connection TEST on the circuit carrier PCB using a test signal source with low internal resistance can overwrite the effect of the electrical resistor R _short and render it ineffective.

Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC bei einem Spannungsschema nach den Figuren 3 und 4Method for providing and using an integrated circuit IC with a voltage scheme according to Figures 3 and 4

Ein diesbezügliches alternatives Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC umfasst dementsprechend die Schritte:

• • Bereitstellen eines integrierten Schalkreises IC in einem Gehäuse GH für diesen integrierten Schaltkreis IC, wobei der integrierte Schalkreis IC in dem Gehäuse GH angeordnet ist und wobei der Testdatenbusanschluss TEST des integrierten Schaltkreises IC mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden ist und wobei der Versorgungsspannungsanschluss VDD des integrierten Schaltkreises IC mit einem Versorgungsspannungsanschluss VDD des Gehäuses GH verbunden ist;
• • Test des integrierten Schaltkreises IC mittels eines der vorbeschriebenen Verfahren, bei denen der vierte Spannungsbereich V_B4 durch das Versorgungsspannungspotenzial V_IO des Versorgungsspannungsanschlusses VDD begrenzt wird;
• • Montage des Gehäuses GH mit dem integrierten Schaltkreis IC auf einem Schaltungsträger PCB und
• • elektrisches Verbinden des Testdatenbusanschlusses TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH.

An alternative method for providing and using an integrated circuit IC accordingly comprises the steps:

• • Providing an integrated circuit IC in a housing GH for this integrated circuit IC, wherein the integrated circuit IC is arranged in the housing GH and wherein the test data bus connection TEST of the integrated circuit IC is connected to a test data bus connection TEST of the housing GH and wherein the supply voltage connection VDD of the integrated circuit IC is connected to a supply voltage connection VDD of the housing GH;
• • Testing the integrated circuit IC by means of one of the methods described above, in which the fourth voltage range V _B4 is limited by the supply voltage potential V _IO of the supply voltage terminal VDD;
• • Assembly of the housing GH with the integrated circuit IC on a circuit carrier PCB and
• • Electrical connection of the test data bus connection TEST of the housing GH with the supply voltage connection VDD of the housing GH.

Einstellen des Testzustands auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 3 und 4Setting the test state on the circuit carrier PCB with a voltage scheme according to Figures 3 and 4

Bevorzugt erfolgt dabei das elektrische Verbinden des Testdatenbusanschlusses TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH mit einer im Wesentlichen minimalen Leitungslänge. Hierzu ist bevorzugt der Versorgungsspannungsanschluss VDD im Gehäuse GH dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC unmittelbar benachbart angeordnet. Um eine Testbarkeit der integrierten Schaltung IC nach dem Verbau auf dem Schaltungsträger PCB zu gewährleisten, erfolgt das elektrische Verbinden des Testdatenbusanschlusses TEST mit dem Versorgungsspannungsanschluss VDD bevorzugt über einen elektrischen Widerstand R_short. Nach dem Verbau des Gehäuses GH mit der integrierten Schaltung IC auf dem Schaltungsträger PCB kann die mikrointegrierte Schaltung IC immer noch getestet werden. Hierzu ergänzt das vorbeschriebene Verfahren der Schritt des Testens des integrierten Schaltkreises IC im Gehäuse GH. Währen des Testens des integrierten Schaltkreises IC im Gehäuse GH ist dabei das Gehäuse GH auf dem Schaltungsträger PCB montiert. Der Schritt des Testens des integrierten Schaltkreises IC im Gehäuse GH erfolgt mittels des vorbeschriebenen Verfahrens. Der Test erfolgt über einen Testanschluss TEST eines Schaltungsträgers PCB, auf den das Gehäuse GH mit der integrierten Schaltung IC und auf den der elektrische Widerstand R_short montiert sind. Dabei ist bevorzugt der Testanschluss TEST des Schaltungsträgers PCB mit dem Testanschluss TEST des Gehäuses GH verbunden. Die Ansteuerung des Testanschlusses TEST des Schaltungsträgers PCB mittels einer Testsignalquelle mit geringem Innenwiderstand überschreibt während des Schritts des Testens des integrierten Schaltkreises IC im Gehäuse GH die Wirkung des elektrischen Widerstands R_short überschreibt und macht die Wirkung des elektrischen Widerstands R_short unwirksam.The test data bus connection TEST of the housing GH is preferably electrically connected to the supply voltage connection VDD of the housing GH with an essentially minimal cable length. For this purpose, the supply voltage connection VDD in the housing GH is preferably arranged immediately adjacent to the test data bus connection TEST in the housing GH of the micro-integrated circuit IC. In order to ensure that the integrated circuit IC can be tested after it has been installed on the circuit carrier PCB, the test data bus connection TEST is preferably electrically connected to the supply voltage connection VDD via an electrical resistor R _short . After the housing GH with the integrated circuit IC has been installed on the circuit carrier PCB, the micro-integrated circuit IC can still be tested. For this purpose, the method described above is supplemented by the step of testing the integrated circuit IC in the housing GH. While the integrated circuit IC in the housing GH is being tested, the housing GH is mounted on the circuit carrier PCB. The step of testing the integrated circuit IC in the housing GH is carried out using the method described above. The test is carried out via a test connection TEST of a circuit carrier PCB, on which the housing GH with the integrated circuit IC and on which the electrical resistance R _short are mounted. The test connection TEST of the circuit carrier PCB is preferably connected to the test connection TEST of the housing GH. The control of the test connection TEST of the circuit carrier PCB by means of a test signal source with low internal resistance overwrites the effect of the electrical resistance R _short during the step of testing the integrated circuit IC in the housing GH and renders the effect of the electrical resistance R _short ineffective.

Das hier vorgelegte Dokument beschreibt somit ein Gehäuse GH für einen integrierten Schaltkreis IC wie zuvor beschrieben. Der integrierte Schalkreis IC ist in dem Gehäuse GH angeordnet. Der Testdatenbusanschluss TEST des integrierten Schaltkreises IC ist beispielsweise mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Der Versorgungsspannungsanschluss VDD des integrierten Schaltkreises IC ist beispielsweise mit einem Versorgungsspannungsanschluss VDD des Gehäuses GH verbunden. Bevorzugt ist nun der Versorgungsspannungsanschluss VDD dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC unmittelbar benachbart.The document presented here therefore describes a housing GH for an integrated circuit IC as previously described. The integrated circuit IC is arranged in the housing GH. The test data bus connection TEST of the integrated circuit IC is connected, for example, to a test data bus connection TEST of the housing GH. The supply voltage connection VDD of the integrated circuit IC is connected, for example, to a supply voltage connection VDD of the housing GH. The supply voltage connection VDD is preferably immediately adjacent to the test data bus connection TEST in the housing GH of the micro-integrated circuit IC.

Das hier vorgelegte Dokument beschreibt des Weiteren einen Schaltungsträger PCB, auf den ein Gehäuse GH wie vorbeschrieben montiert ist. Das hier vorgelegte Dokument nimmt nun beispielsweise an, dass der integrierte Schaltkreis IC eine Lage des vierten Spannungsbereichs V_B4 erwartet, die durch das Versorgungsspannungspotenzial V_IO entsprechend den 3 und 4 begrenzt wird. Der Versorgungsspannungsanschluss VDD des Gehäuses GH ist dann nun vorzugsweise mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Bevorzugt weist dann die Länge der Verbindungsleitung VL im Wesentlichen eine minimale Länge auf. Das Längenverhältnis ist hier das Verhältnis der Länge der Verbindungsleitung VL geteilt durch die Länge der direkten Linie zwischen dem Versorgungsspannungsanschluss VDD des Gehäuses GH und dem Testdatenbusanschluss TEST des Gehäuses GH. Das Längenverhältnis ist also vorzugsweise kleiner als 3 und/oder besser kleiner als 2 und/oder besser kleiner als 1,5 und/oder besser keiner als 1,25. Bevorzugt ist dann der Versorgungsspannungsanschluss VDD des Gehäuses GH mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH über einen elektrischen Widerstand R_short verbunden. Bevorzugt ist der Schaltungsträger dazu eingerichtet, dass ein Test des integrierten Schaltkreises IC im Gehäuse GH, das auf dem Schaltungsträger PCB montiert ist mittels eines der vorbeschriebenen Verfahren erfolgen kann. Bevorzugt ist der Schaltungsträger PCB dazu eingerichtet ist, dass der Test über einen Testanschluss TEST des Schaltungsträgers PCB erfolgt, auf den das Gehäuse GH mit der integrierten Schaltung IC und auf den der elektrische Widerstand R_short montiert sind. Dabei ist bevorzugt der Testanschluss TEST des Schaltungsträgers PCB mit dem Testanschluss TEST des Gehäuses GH direkt oder indirekt verbunden. Bevorzugt ist der Schaltungsträger PCB dazu eingerichtet, dass die Ansteuerung des Testanschlusses TEST des Schaltungsträgers PCB mittels einer Testsignalquelle, die einen geringen Innenwiderstand aufweist, die Wirkung des elektrischen Widerstands R_short überschreibt und unwirksam machen kann.The document presented here further describes a circuit carrier PCB on which a housing GH is mounted as described above. The document presented here assumes, for example, that the integrated circuit IC expects a position of the fourth voltage range V _B4 , which is determined by the supply voltage potential V _IO according to the 3 and 4 is limited. The supply voltage connection VDD of the housing GH is then preferably connected to the test data bus connection TEST of the housing GH by means of a connecting line VL of the circuit carrier PCB. The length of the connecting line VL then preferably has an essentially minimal length. The length ratio here is the ratio of the length of the connecting line VL divided by the length of the direct line between the supply voltage connection VDD of the housing GH and the test data bus connection TEST of the housing GH. The length ratio is therefore preferably less than 3 and/or better less than 2 and/or better less than 1.5 and/or better less than 1.25. The supply voltage connection VDD of the housing GH is then preferably connected to the test data bus connection TEST of the housing GH by means of a connecting line VL of the circuit carrier PCB via an electrical resistor R _short . The circuit carrier is preferably set up so that a test of the integrated circuit IC in the housing GH, which is mounted on the circuit carrier PCB, can be carried out by means of one of the methods described above. Preferably, the circuit carrier PCB is designed so that the test is carried out via a test connection TEST of the circuit carrier PCB, on which the housing GH with the integrated circuit IC and on which the electrical resistance R _short are mounted. Preferably, the test connection TEST of the circuit carrier PCB is connected directly or indirectly to the test connection TEST of the housing GH. Preferably, the circuit carrier PCB is designed so that the control of the test connection TEST of the circuit carrier PCB by means of a test signal source that has a low internal resistance can overwrite the effect of the electrical resistance R _short and render it ineffective.

VorteilAdvantage

Eine solche Testschnittstelle ermöglicht die Reduktion der notwendigen Anschlüsse der mikroelektronischen Schaltung auf einen zusätzlichen Anschluss. Die Vorteile sind hierauf aber nicht beschränkt.Such a test interface enables the necessary connections of the microelectronic circuit to be reduced to one additional connection. However, the advantages are not limited to this.

Die Erfindung stellt eine Anordnung mit einem Ein-Draht-Testdatenbus für die bidirektionale Übertragung auf diesem Testdaten-Bus bereit, die keinen weiteren Anschluss für die Übermittlung eines Test-Enable-Signals benötigt. Oder anders herum ausgedrückt: Neben dem üblicherweise notwendigen und daher vorhandenen TEST-Enable-Anschluss benötige eine Vorrichtung entsprechender in dem hier vorgelegten Dokument beschrieben technischen Lehre keinen weiteren Anschluss des Gehäuses GH, damit eine Fehlersuche in Programmen in der Anwendung (applikatives Debuggen) mit minimaler Anschlussanzahl ohne Einschränkung möglich ist. D.h. eines solche Vorrichtung brauche auch keinen Anschluss des Gehäuses GH umfassen, der im Testfall eine andere Bedeutung erhält.The invention provides an arrangement with a single-wire test data bus for bidirectional transmission on this test data bus, which does not require any further connection for the transmission of a test enable signal. Or to put it another way: In addition to the TEST enable connection that is usually necessary and therefore present, a device of the technical teaching described in the document presented here does not require any further connection of the housing GH, so that troubleshooting in programs in the application (application-based debugging) is possible without restriction with a minimum number of connections. This means that such a device does not need to include a connection of the housing GH, which takes on a different meaning in the test case.

Liste der FigurenList of characters

• 1 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der dritte Spannungsbereich V_B3 grenzt beispielhaft an den vierten Spannungsbereich V_B4 an. Der vierte Spannungsbereich V_B4 grenzt beispielhaft an das Bezugspotenzial V_DIS an. 1 shows an example signaling via the data line TOW. The example signaling signals the test enable signal TEN using a data line level in the fourth voltage range V _B4 . The example signaling signals the clock in the first voltage range V _B1 . The example signaling signals the data in the second voltage range V _B2 and in the third voltage range V _B3 . The third voltage range V _B3 borders on the fourth voltage range V _B4 as an example. The fourth voltage range V _B4 borders on the reference potential V _DIS as an example.
• 2 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 grenzt beispielhaft an den vierten Spannungsbereich V_B4 an. Der vierte Spannungsbereich V_B4 grenzt beispielhaft an das Bezugspotenzial V_DIS an. 2 shows an example of signaling via the data line TOW. The example of signaling signals the test enable signal TEN using a data line level in the fourth voltage range V _B4 . The example of signaling signals the clock in the first voltage range V _B1 . The example of signaling signals the data in the second voltage range V _B2 and in the third voltage range V _B3 . The first voltage range V _B1 borders on the fourth voltage range V _B4 as an example. The fourth voltage range V _B4 borders on the reference potential V _DIS as an example.
• 3 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der dritte Spannungsbereich V_B3 grenzt beispielhaft an den vierten Spannungsbereich V_B4 an. Der vierte Spannungsbereich V_B4 grenzt beispielhaft an das Versorgungsspannungspotenzial V_IO an. 3 shows an example signaling via the data line TOW. The example signaling signals the test enable signal TEN using a data line level in the fourth voltage range V _B4 . The example signaling signals the clock in the first voltage range V _B1 . The example signaling signals the data in the second voltage range V _B2 and in the third voltage range V _B3 . The third voltage range V _B3 borders on the fourth voltage range V _B4 for example. The fourth voltage range V _B4 borders on the supply voltage potential V _IO for example.
• 4 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 grenzt an den vierten Spannungsbereich V_B4 in diesem Beispiel an. Der vierte Spannungsbereich V_B4 grenzt an das Versorgungsspannungspotenzial V_IO in diesem Beispiel an. 4 shows an example signaling via the data line TOW. The example signaling signals the test enable signal TEN using a data line level in the fourth voltage range V _B4 . The example signaling signals the clock in the first voltage range V _B1 . The example signaling signals the data in the second voltage range V _B2 and in the third voltage range V _B3 . The first voltage range V _B1 borders on the fourth voltage range V _B4 in this example. The fourth voltage range V _B4 borders on the supply voltage potential V _IO in this example.
• 5 zeigt eine beispielhafte Zusammenschaltung der Treiber- und Empfangsstufe eines beispielhaften Produktionstestsystems und einer beispielhaften Schnittstellenvorrichtung SVIC eines beispielhaften mikrointegrierten Schaltkreises IC. 5 shows an exemplary interconnection of the driver and receiver stages of an exemplary production test system and an exemplary interface device SVIC of an exemplary microintegrated circuit IC.
• 6 zeigt ein beispielhaftes Gehäuse GH, in das der mikrointegrierte Schaltkreis IC eingebaut ist. 6 shows an exemplary housing GH in which the microintegrated circuit IC is installed.
• 7a zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet. 7a shows a housing GH according to the 6 which is mounted on a circuit carrier PCB, and in which a connecting line VL electrically connects the test connection TEST of the housing GH with the reference potential connection GND of the housing GH via essentially the shortest possible path.
• 7b zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet. 7b shows a housing GH according to the 6 which is mounted on a circuit carrier PCB, and in which a connecting line VL electrically connects the test connection TEST of the housing GH with the supply voltage connection VDD of the housing GH via essentially the shortest possible path.
• 8a zeigt ein Gehäuse GH entsprechend der 6. Das Gehäuse GH ist auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege über einen Widerstand R_short. Bei dem Schaltungsträger PCB kann ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben. 8a shows a housing GH according to the 6 The housing GH is mounted on a circuit board PCB. In the circuit board PCB, a connecting line VL connects the test connection TEST of the housing GH with the reference potential connection GND of the housing GH electrically in essentially the shortest possible way via a resistor R _short . In the circuit carrier PCB, a signal via a test connection TEST of the circuit carrier PCB can override the effect of this resistor R _short for test purposes.
• 8b zeigt ein Gehäuse GH entsprechend der 6. Das Gehäuse GH ist auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege über einen Widerstand R_short. Bei dem Schaltungsträger PCB kann ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben. 8b shows a housing GH according to the 6 . The housing GH is mounted on a circuit carrier PCB. In the circuit carrier PCB, a connecting line VL electrically connects the test connection TEST of the housing GH with the supply voltage connection VDD of the housing GH in essentially the shortest possible way via a resistor R _short . In the circuit carrier PCB, a signal via a test connection TEST of the circuit carrier PCB can override the effect of this resistor R _short for test purposes.

Beschreibung der FigurenDescription of the characters

Figur 1Figure 1

1 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 1 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert. 1 shows the basic signal forms of the data protocol according to the invention on the data line TOW. In the upper part of the 1 The signal forms for a two-wire test bus according to the IEEE 1149 standard are schematically sketched, as they are known from the state of the art. The top signal TDA shows the data signal. The second signal TCK shows the associated clock. Both signals are marked as state of the art and belong to the 2-wire JTAG standard. Below, the digital coding is noted as an example. It is not yet shown whether the slave or the master is sending. Only the signal form is sketched here.

Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.Below, the signal form according to the invention is outlined on the data line TOW of the single-wire data bus, which combines the clock and the data.

Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

1. 1. Einen ersten Spannungspegel (Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
2. 2. Einen zweiten, mittleren Spannungspegel V_M (Datenleitungspegel).
3. 3. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
4. 4. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

The different voltage levels (data line levels) are outlined at the bottom. The signal has three voltage levels (data line levels) when being sent:

1. 1. A first voltage level (data line level), which is typically equal to a supply voltage V _IO . Preferably, master and slave should use the same supply voltage as a reference.
2. 2. A second, middle voltage level V _M (data line level).
3. 3. A third voltage level (data line level), typically equal to a TOW threshold V ₀ .
4. 4. A fourth voltage level (data line level), which is typically equal to a reference potential V _DIS .

Für die Extraktion des Testsystemtaktes ist eine zweite Schwellspannung V_2L definiert, die zwischen dem Versorgungsspannungspotenzial V_IO und dem mittleren Potenzial V_M liegt.For the extraction of the test system clock, a second threshold voltage V _2L is defined, which lies between the supply voltage potential V _IO and the average potential V _M.

Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.For the extraction of the data, a third threshold voltage V _1H of the bus master and a first threshold voltage V _2H of the bus slave, i.e. the microelectronic circuit IC, are defined, which lie between the TOW threshold value V ₀ and the average potential V _M and which should be approximately equal.

Durch die zweite Schwellspannung V_2L des Slaves und die Versorgungsspannung V_IO wird ein erster Spannungsbereich V_B1 definiert und begrenzt.A first voltage range V _B1 is defined and limited by the second threshold voltage V _2L of the slave and the supply voltage V _IO .

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.A second voltage range V B2 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro _-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the second threshold voltage V _2L of the bus slave, i.e. the micro-integrated circuit IC.

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und den TOW-Schwellwert V₀ wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.A third voltage range V _B3 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the TOW threshold value V ₀ .

Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.In terms of time, the signal on the data line TOW is divided into time slot packets of a data exchange period T with at least three time slots (TIN0, TIN1, TDO). The time slots (TIN0, TIN1, TDO) of a time slot packets of a data exchange period T follow one another with a test system clock period T _p . The order of the time slots (TIN0, TIN1, TDO) within a time slot packet of the data exchange period T can be chosen arbitrarily for a system, but preferably the same for all time slot packets of a data exchange period T. Each test system clock period T _p is preferably divided into at least two half-clock periods T _1H , T _2H , the length of which is preferably but not necessarily the same.

In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.In one half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the test system clock TCK is preferably transmitted.

Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung oben durch die Versorgungsspannung V_IO ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich V_B1 in vielen Anwendungsfällen auch als nach oben offen angesehen werden.In this case, the data line level on the data line TOW is in the first voltage range V _B1 in one half-clock period of the at least two half-clock periods T _1H , T _2H . This transmits a first logical value of the test system clock TCK. In the example, it is sufficient that the data line level on the data line TOW is above the second threshold V _2L . An upper limit by the supply voltage V _IO is not relevant for the decision as to whether the data line level on the data line TOW is in the first voltage range V _B1 and is therefore not used in practice. Therefore, the first voltage range V _B1 can also be regarded as open-ended in many applications.

In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach unten durch die TOW-Schwelle V₀ ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.In the other half-clock period of the at least two half-clock periods T _1H , T _2H the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 . This transmits a second logical value of the test system clock TCK which is different from the first logical value of the test system clock TCK. In the example it is sufficient that the data line level on the data line TOW is below the second threshold V _2L . A lower limit by the TOW threshold V ₀ is relevant for the decision as to whether the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 , as it decides on the distinction TEN=1 or TEN=0, i.e. whether the test enable signal is active or not active.

Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.For the extraction of the test system clock TCK within this other half-clock period of the at least two half-clock periods T _1H , T _2H it is not relevant whether the data line level on the data line TOW is in the third voltage range V _B3 or the second voltage range V _B2 . Therefore, by distinguishing between the third voltage range V _B3 and the second voltage range V _B2 within this other half-clock period of the at least two half-clock periods T _1H , T _2H , data can now be transmitted.

In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.In this other half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the data line level on the data line TOW is in the second voltage range V _B2 when a first logical data value is transmitted and in the third voltage range V _B3 when a second logical data value is transmitted.

Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.To the right of the lower signal, example logical states for the three data line levels are shown for better clarity.

Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.In the example, the upper data line level corresponds to an exemplary logic value of the test system clock TCK of 1 and an exemplary logic value of the data signal TDI of 1.

Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 1.In the example, the middle data line level corresponds to an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 1.

Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.In the example, the lower data line level corresponds to an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 0.

Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 1 und eines beispielhaften logischen Wert des Datensignals TDI von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.The combination of an exemplary logical value of the test system clock TCK of 1 and an exemplary logical value of the data signal TDI of 0 is not permitted and may indicate a system error.

Sofern der Datenleitungspegel unterhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.If the data line level is below the TOW threshold value V ₀ , normal operation is signaled to the microelectronic circuit IC. The interface device SVIC then preferably prevents the microelectronic circuit IC from entering a test state, for example by means of a locking device BC.

Figur 2Figure 2

2 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 2 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert. 2 shows the basic signal forms of the data protocol according to the invention on the data line TOW. In the upper part of the 2 The signal forms for a two-wire test bus according to the IEEE 1149 standard are schematically sketched, as they are known from the state of the art. The top signal TDA shows the data signal. The second signal TCK shows the associated clock. Both signals are marked as state of the art and belong to the 2-wire JTAG standard. Below, the digital coding is noted as an example. It is not yet shown whether the slave or the master is sending. Only the signal form is sketched here.

Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.Below, the signal form according to the invention is outlined on the data line TOW of the single-wire data bus, which combines the clock and the data.

Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

• 5. Einen ersten Spannungspegel(Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
• 6. Einen zweiten, mittleren Spannungspegel V_M(Datenleitungspegel).
• 7. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
• 8. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

The different voltage levels (data line levels) are outlined at the bottom. The signal has three voltage levels (data line levels) when being sent:

• 5. A first voltage level (data line level), which is typically equal to a supply voltage V _IO . Preferably, master and slave should use the same supply voltage as a reference.
• 6. A second, middle voltage level V _M (data line level).
• 7. A third voltage level (data line level), typically equal to a TOW threshold V ₀ .
• 8. A fourth voltage level (data line level), which is typically equal to a reference potential V _DIS .

Für die Extraktion des Testsystemtaktes TCK ist eine zweite Schwellspannung V_2L definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegt.For the extraction of the test system clock TCK, a second threshold voltage V _2L is defined, which lies between the TOW threshold V ₀ and the average potential V _M.

Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen der Versorgungsspannung V_IO und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.For the extraction of the data, a third threshold voltage V _1H of the bus master and a first threshold voltage V _2H of the bus slave, i.e. the microelectronic circuit IC, are defined, which lie between the supply voltage V _IO and the average potential V _M and which should be approximately equal.

Durch die zweite Schwellspannung V_2L des Slaves und den TOW-Schwellwert V₀ wird ein erster Spannungsbereich V_B1 definiert und begrenzt.A first voltage range V _B1 is defined and limited by the second threshold voltage V _2L of the slave and the TOW threshold value V ₀ .

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.A second voltage range V B2 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro _-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the second threshold voltage V _2L of the bus slave, i.e. the micro-integrated circuit IC.

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die Versorgungsspannung V_IO wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.A third voltage range V _B3 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the supply voltage V _IO .

Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.In terms of time, the signal on the data line TOW is divided into time slot packets of a data exchange period T with at least three time slots (TIN0, TIN1, TDO). The time slots (TIN0, TIN1, TDO) of a time slot packet of a data exchange period T follow one another with a test system clock period T _p . The order of the time slots (TIN0, TIN1, TDO) within a time slot packet of the data exchange period T can be chosen arbitrarily for a system, but preferably the same for all time slot packets of a data exchange period T. Each test system clock period T _p is preferably divided into at least two half-clock periods T _1H , T _2H , the length of which is preferably but not necessarily the same.

In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.In one half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the test system clock TCK is preferably transmitted.

Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach unten durch TOW-Schwellwert V₀ ist nun im Gegensatz zum Stand der Technik für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.In this case, the data line level on the data line TOW is in the first voltage range V _B1 in one half-clock period of the at least two half-clock periods T _1H , T _2H . This transmits a first logical value of the test system clock TCK. In the example, it is sufficient that the data line level on the data line TOW is below the second threshold V _2L . A limitation according to below by TOW threshold V ₀ is now, in contrast to the state of the art, relevant for the decision as to whether the data line level on the data line TOW is in the first voltage range V _B1 , since it decides on the distinction TEN=1 or TEN=0, i.e. test enable signal active or not active.

In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach oben durch die Versorgungsspannung V_IO ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich V_B3 in vielen Anwendungsfällen auch als nach oben offen angesehen werden.In the other half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 . This transmits a second logical value of the test system clock TCK which is different from the first logical value of the test system clock TCK. In the example, it is sufficient that the data line level on the data line TOW is above the second threshold V _2L . An upper limit by the supply voltage V _IO is not relevant for the decision as to whether the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 and is therefore not used in practice. Therefore, the third voltage range V _B3 can also be regarded as open-ended in many applications.

Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.For the extraction of the test system clock TCK within this other half-clock period of the at least two half-clock periods T _1H , T _2H it is not relevant whether the data line level on the data line TOW is in the third voltage range V _B3 or the second voltage range V _B2 . Therefore, by distinguishing between the third voltage range V _B3 and the second voltage range V _B2 within this other half-clock period of the at least two half-clock periods T _1H , T _2H , data can now be transmitted.

In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.In this other half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the data line level on the data line TOW is in the second voltage range V _B2 when a first logical data value is transmitted and in the third voltage range V _B3 when a second logical data value is transmitted.

Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.To the right of the lower signal, example logical states for the three data line levels are shown for better clarity.

Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.In the example, the upper data line level corresponds to an exemplary logic value of the test system clock TCK of 1 and an exemplary logic value of the data signal TDI of 1.

Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 0.In the example, the middle data line level corresponds to an exemplary logical value of the test system clock TCK of 1 and an exemplary logical value of the data signal TDI of 0.

Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.In the example, the lower data line level corresponds to an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 0.

Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 1 und eines beispielhaften logischen Wert des Datensignals TDI von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.The combination of an exemplary logical value of the test system clock TCK of 1 and an exemplary logical value of the data signal TDI of 0 is not permitted and may indicate a system error.

Sofern der Datenleitungspegel unterhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.If the data line level is below the TOW threshold value V ₀ , normal operation is signaled to the microelectronic circuit IC. The interface device SVIC then preferably prevents the microelectronic circuit IC from entering a test state, for example by means of a locking device BC.

Figur 3Figure 3

3 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 3 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert. 3 shows the basic signal forms of the data protocol according to the invention on the data line TOW. In the upper part of the 3 The signal forms for a two-wire test bus according to the IEEE 1149 standard are schematically sketched, as they are known from the state of the art. The top signal TDA shows the data signal. The second signal TCK shows the associated clock. Both signals are marked as state of the art and belong to the 2-wire JTAG standard. Below, the digital coding is noted as an example. It is not yet shown whether the slave or the master is sending. Only the signal form is sketched here.

Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.Below, the signal form according to the invention is outlined on the data line TOW of the single-wire data bus, which combines the clock and the data.

Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

1. 1. Einen ersten Spannungspegel (Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
2. 2. Einen zweiten, mittleren Spannungspegel V_M (Datenleitungspegel).
3. 3. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
4. 4. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

The different voltage levels (data line levels) are outlined at the bottom. The signal has three voltage levels (data line levels) when being sent:

1. 1. A first voltage level (data line level), which is typically equal to a supply voltage V _IO . Preferably, master and slave should use the same supply voltage as a reference.
2. 2. A second, middle voltage level V _M (data line level).
3. 3. A third voltage level (data line level), typically equal to a TOW threshold V ₀ .
4. 4. A fourth voltage level (data line level), which is typically equal to a reference potential V _DIS .

Für die Extraktion des Testsystemtaktes ist eine zweite Schwellspannung V_2L definiert, die zwischen dem Bezugspotenzial V_DIS und dem mittleren Potenzial V_M liegt.For the extraction of the test system clock, a second threshold voltage V _2L is defined, which lies between the reference potential V _DIS and the average potential V _M.

Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.For the extraction of the data, a third threshold voltage V _1H of the bus master and a first threshold voltage V _2H of the bus slave, i.e. the microelectronic circuit IC, are defined, which lie between the TOW threshold value V ₀ and the average potential V _M and which should be approximately equal.

Durch die zweite Schwellspannung V_2L des Slaves und das Bezugspotenzial V_DIS wird ein erster Spannungsbereich V_B1 definiert und begrenzt.A first voltage range V _B1 is defined and limited by the second threshold voltage V _2L of the slave and the reference potential V _DIS .

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.A second voltage range V B2 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro _-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the second threshold voltage V _2L of the bus slave, i.e. the micro-integrated circuit IC.

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und den TOW-Schwellwert V₀ wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.A third voltage range V _B3 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the TOW threshold value V ₀ .

Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.In terms of time, the signal on the data line TOW is divided into time slot packets of a data exchange period T with at least three time slots (TIN0, TIN1, TDO). The time slots (TIN0, TIN1, TDO) of a time slot packet of a data exchange period T follow one another with a test system clock period T _p . The order of the time slots (TIN0, TIN1, TDO) within a time slot packet of the data exchange period T can be chosen arbitrarily for a system, but preferably the same for all time slot packets of a data exchange period T. Each test system clock period T _p is preferably divided into at least two half-clock periods T _1H , T _2H , the length of which is preferably but not necessarily the same.

In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.In one half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the test system clock TCK is preferably transmitted.

Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung unten durch das Bezugspotenzial V_DIS ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich V_B1 in vielen Anwendungsfällen auch als nach unten offen angesehen werden.In this case, the data line level on the data line TOW is in the first voltage range V _B1 in one half-clock period of the at least two half-clock periods T _1H , T _2H . This transmits a first logical value of the test system clock TCK. In the example, it is sufficient that the data line level on the data line TOW is below the second threshold V _2L . A lower limitation by the reference potential V _DIS is not relevant for the decision as to whether the data line level on the data line TOW is in the first voltage range V _B1 and is therefore not used in practice. Therefore, the first voltage range V _B1 can also be regarded as open at the bottom in many applications.

In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach durch die TOW-Schwelle V₀ ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.In the other half-clock period of the at least two half-clock periods T _1H , T _2H the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 . This transmits a second logical value of the test system clock TCK which is different from the first logical value of the test system clock TCK. In the example it is sufficient that the data line level on the data line TOW is above the second threshold V _2L . A limitation by the TOW threshold V ₀ is relevant for the decision as to whether the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 , as it decides on the distinction TEN=1 or TEN=0, i.e. whether the test enable signal is active or not active.

Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.For the extraction of the test system clock TCK within this other half-clock period of the at least two half-clock periods T _1H , T _2H it is not relevant whether the data line level on the data line TOW is in the third voltage range V _B3 or the second voltage range V _B2 . Therefore, by distinguishing between the third voltage range V _B3 and the second voltage range V _B2 within this other half-clock period of the at least two half-clock periods T _1H , T _2H , data can now be transmitted.

In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.In this other half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the data line level on the data line TOW is in the second voltage range V _B2 when a first logical data value is transmitted and in the third voltage range V _B3 when a second logical data value is transmitted.

Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.To the right of the lower signal, example logical states for the three data line levels are shown for better clarity.

Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.In the example, the upper data line level corresponds to an exemplary logic value of the test system clock TCK of 1 and an exemplary logic value of the data signal TDI of 1.

Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 0.In the example, the middle data line level corresponds to an exemplary logical value of the test system clock TCK of 1 and an exemplary logical value of the data signal TDI of 0.

Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0. In the example, the lower data line level corresponds to an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 0.

Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 0 und eines beispielhaften logischen Wert des Datensignals TDI von 1 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.The combination of an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 1 is not permitted and may indicate a system error.

Sofern der Datenleitungspegel oberhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.If the data line level is above the TOW threshold value V ₀ , normal operation is signaled to the microelectronic circuit IC. The interface device SVIC then preferably prevents the microelectronic circuit IC from entering a test state, for example by means of a locking device BC.

Figur 4Figure 4

4 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 2 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert. 4 shows the basic signal forms of the data protocol according to the invention on the data line TOW. In the upper part of the 2 The signal forms for a two-wire test bus according to the IEEE 1149 standard are schematically sketched, as they are known from the state of the art. The top signal TDA shows the data signal. The second signal TCK shows the associated clock. Both signals are marked as state of the art and belong to the 2-wire JTAG standard. Below, the digital coding is noted as an example. It is not yet shown whether the slave or the master is sending. Only the signal form is sketched here.

Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.Below, the signal form according to the invention is outlined on the data line TOW of the single-wire data bus, which combines the clock and the data.

Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

• 5. Einen ersten Spannungspegel (Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
• 6. Einen zweiten, mittleren Spannungspegel V_M (Datenleitungspegel).
• 7. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
• 8. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

The different voltage levels (data line levels) are outlined at the bottom. The signal has three voltage levels (data line levels) when being sent:

• 5. A first voltage level (data line level), which is typically equal to a supply voltage V _IO . Preferably, master and slave should use the same supply voltage as a reference.
• 6. A second, middle voltage level V _M (data line level).
• 7. A third voltage level (data line level), typically equal to a TOW threshold V ₀ .
• 8. A fourth voltage level (data line level), which is typically equal to a reference potential V _DIS .

Für die Extraktion des Testsystemtaktes TCK ist eine zweite Schwellspannung V_2L definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegt.For the extraction of the test system clock TCK, a second threshold voltage V _2L is defined, which lies between the TOW threshold V ₀ and the average potential V _M.

Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen dem Bezugspotenzial V_DIS und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.For the extraction of the data, a third threshold voltage V _1H of the bus master and a first threshold voltage V _2H of the bus slave, i.e. the microelectronic circuit IC, are defined, which lie between the reference potential V _DIS and the average potential V _M and which should be approximately equal.

Durch die zweite Schwellspannung V_2L des Slaves und den TOW-Schwellwert V₀ wird ein erster Spannungsbereich V_B1 definiert und begrenzt.A first voltage range V _B1 is defined and limited by the second threshold voltage V _2L of the slave and the TOW threshold value V ₀ .

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.A second voltage range V B2 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro _-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the second threshold voltage V _2L of the bus slave, i.e. the micro-integrated circuit IC.

Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und das Bezugspotenzial V_DIS wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.A third voltage range V _B3 is defined and limited by the first threshold voltage V _2H of the bus slave, i.e. the micro-integrated circuit IC, or the third threshold voltage V _1H of the bus master on the one hand and the reference potential V _DIS .

Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.In terms of time, the signal on the data line TOW is divided into time slot packets of a data exchange period T with at least three time slots (TIN0, TIN1, TDO). The time slots (TIN0, TIN1, TDO) of a time slot packet of a data exchange period T follow one another with a test system clock period T _p . The order of the time slots (TIN0, TIN1, TDO) within a time slot packet of the data exchange period T can be chosen arbitrarily for a system, but preferably the same for all time slot packets of a data exchange period T. Each test system clock period T _p is preferably divided into at least two half-clock periods T _1H , T _2H , the length of which is preferably but not necessarily the same.

In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.In one half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the test system clock TCK is preferably transmitted.

Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach oben durch TOW-Schwellwert V₀ ist nun im Gegensatz zum Stand der Technik für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet allerdings relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.In this case, the data line level on the data line TOW is in the first voltage range V _B1 in one half-clock period of the at least two half-clock periods T _1H , T _2H . This transmits a first logical value of the test system clock TCK. In the example, it is sufficient that the data line level on the data line TOW is above the second threshold V _2L . In contrast to the prior art, an upper limit by the TOW threshold value V ₀ is now relevant for the decision as to whether the data line level on the data line TOW is in the first voltage range V _B1 , since it decides on the distinction TEN=1 or TEN=0, i.e. whether the test enable signal is active or not active.

In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach unten durch das Bezugspotenzial V_DIS ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich V_B3 in vielen Anwendungsfällen auch als nach unten offen angesehen werden.In the other half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 . This transmits a second logical value of the test system clock TCK which is different from the first logical value of the test system clock TCK. In the example, it is sufficient that the data line level on the data line TOW is below the second threshold V _2L . A lower limitation by the reference potential V _DIS is not relevant for the decision as to whether the data line level on the data line TOW is in the second voltage range V _B2 or third voltage range V _B3 and is therefore not used in practice. Therefore, the third voltage range V _B3 can also be regarded as open downwards in many applications.

Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.For the extraction of the test system clock TCK within this other half-clock period of the at least two half-clock periods T _1H , T _2H it is not relevant whether the data line level on the data line TOW is in the third voltage range V _B3 or the second voltage range V _B2 . Therefore, by distinguishing between the third voltage range V _B3 and the second voltage range V _B2 within this other half-clock period of the at least two half-clock periods T _1H , T _2H , data can now be transmitted.

In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.In this other half-clock period of the at least two half-clock periods T _1H , T _{2H ,} the data line level on the data line TOW is in the second voltage range V _B2 when a first logical data value is transmitted and in the third voltage range V _B3 when a second logical data value is transmitted.

Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.To the right of the lower signal, example logical states for the three data line levels are shown for better clarity.

Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.In the example, the upper data line level corresponds to an exemplary logic value of the test system clock TCK of 1 and an exemplary logic value of the data signal TDI of 1.

Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 1. In the example, the middle data line level corresponds to an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 1.

Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.In the example, the lower data line level corresponds to an exemplary logical value of the test system clock TCK of 0 and an exemplary logical value of the data signal TDI of 0.

Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 1 und eines beispielhaften logischen Wert des Datensignals TDI von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.The combination of an exemplary logical value of the test system clock TCK of 1 and an exemplary logical value of the data signal TDI of 0 is not permitted and may indicate a system error.

Sofern der Datenleitungspegel oberhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.If the data line level is above the TOW threshold value V ₀ , normal operation is signaled to the microelectronic circuit IC. The interface device SVIC then preferably prevents the microelectronic circuit IC from entering a test state, for example by means of a locking device BC.

Figur 5Figure 5

5 Zeigt eine beispielhafte Zusammenschaltung der Treiber- und Empfangsstufe eines beispielhaften Produktionstestsystems und einer beispielhaften Schnittstellenvorrichtung SVIC eines beispielhaften mikrointegrierten Schaltkreises IC. 5 Shows an exemplary interconnection of the driver and receive stages of an exemplary production test system and an exemplary interface device SVIC of an exemplary microintegrated circuit IC.

Das Produktionstestsystem erzeugt ein Datenpegelsignal auf der Datenleitung TOW, wie es beispielsweise in 2 dargestellt ist. Das Produktionstestsystem speist das Datenpegelsignal auf der Datenleitung TOW über den Testanschluss TEST in die Schnittstellenvorrichtung SVIC der mikroelektronischen Schaltung IC ein. Die Schnittstellenvorrichtung SVIC ändert den Zeitmultiplex des Test-Enable-Signals TEN, des Testdateneingangssignals TIN, des Testmode-Signals TM, des Testtakts TCK und des Testdatenausgangssignals TDO in einen Raummultiplex.The production test system generates a data level signal on the data line TOW, as used for example in 2 The production test system feeds the data level signal on the data line TOW via the test terminal TEST into the interface device SVIC of the microelectronic circuit IC. The interface device SVIC changes the time multiplex of the test enable signal TEN, the test data input signal TIN, the test mode signal TM, the test clock TCK and the test data output signal TDO into a space multiplex.

Mittels des zweiten Komparators C1L vergleicht die Schnittstellenvorrichtung SVIC den Datenleitungspegel auf der Datenleitung TOW mit einem zweiten Schwellwert V_2L. und erzeugt ein empfangenes Taktsignal SCLK.By means of the second comparator C1L, the interface device SVIC compares the data line level on the data line TOW with a second threshold value V _2L . and generates a received clock signal SCLK.

Mittels des ersten Komparators C1H vergleicht die Schnittstellenvorrichtung SVIC den Datenleitungspegel auf der Datenleitung TOW mit einem ersten Schwellwert V_2H. und erzeugt ein empfangenes Datensignal SDA_IN.By means of the first comparator C1H, the interface device SVIC compares the data line level on the data line TOW with a first threshold value V _2H . and generates a received data signal SDA_IN.

Ein Schwellwertschalter SV1, der auch ein Komparator sein kann, vergleicht den Datenleitungspegel auf der Datenleitung TOW mit einem TOW-Schwellwert V₀ und erzeugt ein internes Test-Enable-Signal TEN_IN, das dem Test-Enable-Signal TEN des Bus-Masters, hier des Produktionstestsystems, entsprechen sollte. In dem Beispiel der 5 ist dieser Schwellwert gleich der Schwellspannung des Transistors. Statt dieser Konstruktion kann auch eine Konstruktion mit einem Komparator gewählt werden. Wenn das interne Test-Enable-Signal TEN_IN aktiv ist, erzeugt die Verriegelungsvorrichtung BC aus dem empfangenen Testtakt SCLK den internen Testtakt TCK_I und aus den empfangenen Testdaten SDA_IN die internen Testeingangsdaten TDI_I und die internen Test-Mode-Daten TM_I. Die internen Test-Mode-Daten TM_I steuern standardgemäß den JTAG-Test-Controllers JTAG-TC über dessen TM-Anschluss entsprechend IEEE 1149.7 der mikrointegrierten Schaltung IC. Der internen Testtakt TCK_I treibt dabei den JTAG-Test-Controllers JTAG-TC über dessen TCK Anschluss an. Die internen Testeingangsdaten TDI_I speisen dabei den TDI-Eingang des JTAG-Test-Controllers JTAG-TC. Der JTAG-Test-Controllers JTAG-TC stimuliert über seine JATAG-Test-Control Anschlüsse JTAG-TC die restliche mikroelektronische Schaltung IC, wenn das interne Test-Enable-Signal TEN_I aktiv ist. Wenn das interne Test-Enable-Signal TEN_I inaktiv ist, setzt die Verriegelungsvorrichtung BC bevorzugt den JTAG-Test-Controller JTAG-TC über ein internes Test-Reset-Signal TRST_I an dessen Rest-Anschluss TRST zurück. Wenn das interne Test-Enable-Signal TEN_IN aktiv ist, sendet der JTAG-Test-Controller JTAG-TC seine TDO-Daten über den vierten Schalter S_4L über den Datenbus TOW.A threshold switch SV1, which can also be a comparator, compares the data line level on the data line TOW with a TOW threshold V ₀ and generates an internal test enable signal TEN_IN, which should correspond to the test enable signal TEN of the bus master, here the production test system. In the example of the 5 this threshold value is equal to the threshold voltage of the transistor. Instead of this design, a design with a comparator can also be selected. If the internal test enable signal TEN_IN is active, the locking device BC generates the internal test clock TCK_I from the received test clock SCLK and the internal test input data TDI_I and the internal test mode data TM_I from the received test data SDA_IN. The internal test mode data TM_I controls the JTAG test controller JTAG-TC via its TM connection in accordance with IEEE 1149.7 of the microintegrated circuit IC. The internal test clock TCK_I drives the JTAG test controller JTAG-TC via its TCK connection. The internal test input data TDI_I feeds the TDI input of the JTAG test controller JTAG-TC. The JTAG test controller JTAG-TC stimulates the rest of the microelectronic circuit IC via its JTAG test control terminals JTAG-TC when the internal test enable signal TEN_I is active. When the internal test enable signal TEN_I is inactive, the locking device BC preferentially resets the JTAG test controller JTAG-TC via an internal test reset signal TRST_I at its rest terminal TRST. When the internal test enable signal TEN_IN is active, the JTAG test controller JTAG-TC sends its TDO data via the fourth switch S _4L over the data bus TOW.

Figur 6Figure 6

Die 6 zeigt ein beispielhaftes Gehäuse GH, in das der mikrointegrierte Schaltkreis IC eingebaut ist.The 6 shows an exemplary housing GH in which the microintegrated circuit IC is installed.

Ein Bonddraht BD verbindet den Versorgungsspannungsanschluss VDD der integrierten Schaltung IC mit einem Versorgungsspannungsanschluss VDD des Gehäuses GH.A bonding wire BD connects the supply voltage terminal VDD of the integrated circuit IC with a supply voltage terminal VDD of the package GH.

Ein weiterer Bonddraht BD verbindet den weiteren Versorgungsspannungsanschluss VDD der integrierten Schaltung IC mit einem weiteren Versorgungsspannungsanschluss VDD des Gehäuses GH.Another bonding wire BD connects the further supply voltage terminal VDD of the integrated circuit IC with another supply voltage terminal VDD of the package GH.

Ein Bonddraht BD verbindet den Bezugspotenzialanschluss GND der integrierten Schaltung IC mit einem Bezugspotenzialanschluss GND des Gehäuses GH.A bonding wire BD connects the reference potential terminal GND of the integrated circuit IC with a reference potential terminal GND of the package GH.

Ein weiterer Bonddraht BD verbindet den weiteren Bezugspotenzialanschluss GND der integrierten Schaltung IC mit einem weiteren Bezugspotenzialanschluss GND des Gehäuses GH.Another bonding wire BD connects the further reference potential terminal GND of the integrated circuit IC with another reference potential terminal GND of the housing GH.

Ein Bonddraht BD verbindet den Testanschluss TEST der integrierten Schaltung IC mit einem Testanschluss TEST des Gehäuses GH.A bonding wire BD connects the test terminal TEST of the integrated circuit IC with a test terminal TEST of the package GH.

Beispielsweise kann es sich bei dem Gehäuse GH um ein QFN-Gehäuse handeln.For example, the GH package can be a QFN package.

Figur 7aFigure 7a

7a zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 7a zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 7a erwartet bevorzugt Datenleitungspegel entsprechend den 1 oder 2 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Bezugspotenzial V_DIS grenzt bevorzugt an den vierten Spannungsbereich V_B4 an. 7a shows a housing GH according to the 6 which is mounted on a circuit carrier PCB, and in which a connecting line VL electrically connects the test connection TEST of the housing GH with the reference potential connection GND of the housing GH in essentially the shortest possible way. The connecting line VL is preferably manufactured on the surface of the circuit carrier PCB. The circuit carrier PCB can have further lines and device parts. These are shown in the 7a not shown for clarity. The connecting line VL is typically electrically and mechanically connected to the reference potential connection GND of the housing GH and the test connection TEST of the housing GH by means of gluing, welding or soldering. The integrated circuit IC of the 7a prefers data line levels corresponding to the 1 or 2 at the test connection TEST of the housing GH and thus at the test connection TEST of the integrated circuit IC inside the housing GH. This means that the reference potential V _DIS preferably borders on the fourth voltage range V _B4 .

Figur 7bFigure 7b

7b zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 7a zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 7b erwartet bevorzugt Datenleitungspegel entsprechend den 3 oder 4 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Versorgungsspannungspotenzial V_IO grenzt bevorzugt an den vierten Spannungsbereich V_B4 an. 7b shows a housing GH according to the 6 , which is mounted on a circuit carrier PCB, and in which a connecting line VL electrically connects the test connection TEST of the housing GH with the supply voltage connection VDD of the housing GH in essentially the shortest possible way. The connecting line VL is preferably manufactured on the surface of the circuit carrier PCB. The circuit carrier PCB can have further lines and device parts. These are shown in the 7a not shown for clarity. The connecting line VL is typically connected electrically and mechanically by means of gluing, welding or soldering to the supply voltage connection VDD of the housing GH and the test connection TEST of the housing GH. The integrated circuit IC of the 7b prefers data line levels corresponding to the 3 or 4 at the test connection TEST of the housing GH and thus at the test connection TEST of the integrated circuit IC inside the housing GH. This means that the supply voltage potential V _IO preferably borders on the fourth voltage range V _B4 .

Figur 8aFigure 8a

zeigt ein Gehäuse GH entsprechend der 7a. Das Gehäuse GH ist vorzugsweise auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet vorzugsweise eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege nun aber über einen Widerstand R_short. Bei dem Schaltungsträger PCB kann vorzugsweise ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt und für den elektrischen Widerstand R_short elektrisch Unterbrochen. Der elektrische Widerstand R_short überbrückt diese Unterbrechung elektrisch. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 8a zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH und den Anschlüssen des elektrischen Widerstands R_short elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 8a erwartet bevorzugt Datenleitungspegel entsprechend den 1 oder 2 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Bezugspotenzial V_DIS grenzt bevorzugt an den vierten Spannungsbereich V_B4 an.shows a housing GH according to the 7a . The housing GH is preferably mounted on a circuit carrier PCB. In the circuit carrier PCB, a connecting line VL preferably connects the test connection TEST of the housing GH with the reference potential connection GND of the housing GH electrically in essentially the shortest possible way, but now via a resistor R _short . In the circuit carrier PCB, a signal via a test connection TEST of the circuit carrier PCB can preferably override the effect of this resistor R _short for test purposes. The connecting line VL is preferably manufactured on the surface of the circuit carrier PCB and is for the electrical resistor R _short electrically interrupted. The electrical resistor R _short bridges this interruption electrically. The circuit carrier PCB can have further lines and device parts. These are in the 8a not shown for clarity. The connecting line VL is typically electrically and mechanically connected by means of gluing, welding or soldering to the reference potential connection GND of the housing GH and the test connection TEST of the housing GH and the connections of the electrical resistor R _short . The integrated circuit IC of the 8a prefers data line levels corresponding to the 1 or 2 at the test connection TEST of the housing GH and thus at the test connection TEST of the integrated circuit IC inside the housing GH. This means that the reference potential V _DIS preferably borders on the fourth voltage range V _B4 .

Figur 8bFigure 8b

zeigt ein Gehäuse GH entsprechend der 6. Das Gehäuse GH ist bevorzugt auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet vorzugsweise eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege über einen Widerstand R_short. Vorzugsweise kann bei dem Schaltungsträger PCB ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt und für den elektrischen Widerstand R_short elektrisch Unterbrochen. Der elektrische Widerstand R_short überbrückt diese Unterbrechung elektrisch. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 8b zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH und den Anschlüssen des elektrischen Widerstands R_short elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 8b erwartet bevorzugt Datenleitungspegel entsprechend den 3 oder 4 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Versorgungsspannungspotenzial V_IO grenzt bevorzugt an den vierten Spannungsbereich V_B4 an.shows a housing GH according to the 6 . The housing GH is preferably mounted on a circuit carrier PCB. In the circuit carrier PCB, a connecting line VL preferably electrically connects the test connection TEST of the housing GH to the supply voltage connection VDD of the housing GH in essentially the shortest possible way via a resistor R _short . In the circuit carrier PCB, a signal via a test connection TEST of the circuit carrier PCB can preferably override the effect of this resistor R _short for test purposes. The connecting line VL is preferably manufactured on the surface of the circuit carrier PCB and is electrically interrupted for the electrical resistor R _short . The electrical resistor R _short bridges this interruption electrically. The circuit carrier PCB can have further lines and device parts. These are shown in the 8b not shown for clarity. The connecting line VL is typically electrically and mechanically connected by means of gluing, welding or soldering to the reference potential connection GND of the housing GH and the test connection TEST of the housing GH and the connections of the electrical resistor R _short . The integrated circuit IC of the 8b prefers data line levels corresponding to the 3 or 4 at the test connection TEST of the housing GH and thus at the test connection TEST of the integrated circuit IC inside the housing GH. This means that the supply voltage potential V _IO preferably borders on the fourth voltage range V _B4 .

Schluss bemerkungenClosing remarks

Die obige Beschreibung erhebt keinen Anspruch auf Vollständigkeit und beschränkt diese Offenbarung nicht auf die gezeigten Beispiele. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können andere mitoffenbarte Variationen der konkret in diesem Dokument beschriebenen stichprobenartigen Einzelbeispiele anhand der Zeichnungen, der Offenbarung und der Ansprüche sich erschließen, verstehen und ausführen. Die unbestimmten Artikel „ein“ oder „eine“ und dessen Flexionen schließen eine Vielzahl nicht aus, während die Erwähnung einer bestimmten Anzahl von Elementen nicht die Möglichkeit ausschließt, dass mehr oder weniger Elemente vorhanden sind. Eine einzige Einheit kann die Funktionen mehrerer in der Offenbarung genannter Elemente erfüllen, und umgekehrt können mehrere Elemente die Funktion einer Einheit erfüllen. Zahlreiche Alternativen, Äquivalente, Variationen und Kombinationen sind möglich, ohne dass der Anwendungsbereich der vorliegenden Offenbarung verlassen wird.The above description is not exhaustive and does not limit this disclosure to the examples shown. Those having ordinary skill in the art can deduce, understand and practice other co-disclosed variations of the specific sample examples described in this document from the drawings, the disclosure and the claims. The indefinite articles "a" or "an" and their inflections do not exclude a plurality, while the mention of a certain number of elements does not exclude the possibility of more or fewer elements being present. A single unit can perform the functions of several elements mentioned in the disclosure and, conversely, several elements can perform the function of a unit. Numerous alternatives, equivalents, variations and combinations are possible without departing from the scope of the present disclosure.

Soweit nichts anders angegeben ist, können diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, sämtliche Merkmale der vorliegenden Erfindung frei miteinander kombinieren, sofern solche Kombinationen sinnvoll sind. Dies betrifft die gesamte hier vorgelegte Schrift. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können auch die in der Figurenbeschreibung beschriebenen Merkmale, soweit nichts anderes angegeben ist, als Merkmale der Erfindung frei mit den übrigen Merkmalen kombinieren. Eine Beschränkung einzelner Merkmale der Ausführungsbeispiele auf die Kombination mit anderen Merkmalen der Ausführungsbeispiele ist dabei ausdrücklich nicht vorgesehen. Außerdem können gegenständliche Merkmale der Vorrichtung umformuliert auch als Verfahrensmerkmale Verwendung finden und Verfahrensmerkmale umformuliert als gegenständliche Merkmale der Vorrichtung. Eine solche Umformulierung ist somit automatisch mit offenbart.Unless otherwise stated, those who have ordinary specialist knowledge in the field can freely combine all features of the present invention with one another, provided that such combinations make sense. This applies to the entire document presented here. Those who have ordinary specialist knowledge in the field can also freely combine the features described in the description of the figures as features of the invention with the other features, unless otherwise stated. A restriction of individual features of the exemplary embodiments to the combination with other features of the exemplary embodiments is expressly not intended. In addition, material features of the device can also be reformulated as process features and process features can be reformulated as material features of the device. Such a reformulation is therefore automatically disclosed.

In der vorausgehenden detaillierten Beschreibung wird auf die beigefügten Figuren verwiesen. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, sollen die Beispiele in der Beschreibung und den Figuren als illustrativ betrachten und sind nicht als einschränkend für das beschriebene spezifische Beispiel oder Element betrachten. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können aus der vorausgehenden Beschreibung und/oder den Figuren und/oder den Ansprüchen durch Abänderung, Kombination oder Variation bestimmter Elemente mehrere Beispiele ableiten. Darüber hinaus kann eine fachkundigen Person Beispiele oder Elemente, die das hier vorgelegte Dokument nicht wörtlich beschreibt, aus der Beschreibung und/oder den Zeichnungen und/oder den Ansprüchen ableiten.In the foregoing detailed description, reference is made to the accompanying figures. Those having ordinary skill in the art should consider the examples in the description and figures as illustrative and not as limiting to the specific example or element described. Those having ordinary skill in the art can derive several examples from the foregoing description and/or figures and/or the claims by modifying, combining or varying certain elements. In addition, Furthermore, a person skilled in the art may derive examples or elements that the document presented here does not describe verbatim from the description and/or drawings and/or claims.

Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können Merkmale, die an unterschiedlichen Stellen in diesem Dokument und insbesondere der Merkmalslist offenbart sind, können miteinander kombinieren, sofern diese Kombination sinnvoll ist. Die in der Merkmalsliste verwendeten Bezüge sind beispielhaft und schränken die Offenbarung der möglichen Merkmale und Untermerkmalskombinationen ausdrücklich nicht ein. Die geltende Beanspruchung ergibt sich aus den Ansprüchen. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, sollen für die Interpretation der Ansprüche die relevanten Textpassagen heranziehen. Auch wenn an den entsprechenden Stellen in diesem Text zu Verfahren und Verfahrensschritten keine Vorrichtung offenbart sein sollte, die diesen Verfahrensschritt durchführt, so ist in dieser Schrift hiermit eine Vorrichtung und/oder ein Vorrichtungsteil offenbart, der diesen Verfahrensschritt ausführen kann. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können dieser Vorrichtungsteil mit anderen Vorrichtungen und/oder Vorrichtungsteilen kombinieren, wenn dies sinnvoll ist. Den Funktionen der in dieser Schrift offenbarten Vorrichtungen und Vorrichtungsteilen entsprechen Verfahrensschritte, die diese Vorrichtungsteile durchführen. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können diese Verfahrensschritte untereinander und mit Verfahrensschritten zu Verfahren kombinieren. Solche Verfahren sind ausdrücklicher Teil der Offenbarung.Those who have ordinary technical knowledge in the field can combine features that are disclosed in different places in this document and in particular in the list of features, provided that this combination makes sense. The references used in the list of features are exemplary and expressly do not restrict the disclosure of the possible features and sub-feature combinations. The applicable claim arises from the claims. Those who have ordinary technical knowledge in the field should use the relevant text passages to interpret the claims. Even if no device that carries out this method step is disclosed in the corresponding places in this text for methods and method steps, this document hereby discloses a device and/or a device part that can carry out this method step. Those who have ordinary technical knowledge in the field can combine this device part with other devices and/or device parts if this makes sense. The functions of the devices and device parts disclosed in this document correspond to method steps that these device parts carry out. Those having ordinary skill in the art may combine these method steps with each other and with method steps to form methods. Such methods are expressly part of the disclosure.

BezugszeichenlisteList of reference symbols

BDBD

Bonddraht. In der 6 ist nur ein Bonddraht zur besseren Übersicht mit dem Bezugszeichen bezeichnet. Die anderen Bezugszeichen für die anderen Bonddrähte in der 6 sind zu bessern Übersicht nicht eingezeichnet;Bonding wire. In the 6 For clarity, only one bonding wire is designated with the reference symbol. The other reference symbols for the other bonding wires in the 6 are not shown for better clarity;

BCBC

Verriegelungsschaltung. Die Verriegelungsschaltung BC verhindert bevorzugt innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang TEST der mikrointegrierten Schaltung IC den normalen Betrieb der mikrointegrierten Schaltung IC beeinflusst, wenn das Test-Enable-Signal TEN auf der Datenleitung TOW nicht aktiv ist. Im Sinne des hier vorgestellten Dokuments ist ein beispielhafter logischer Wert des Test-Enable-Signals TEN, der einem nicht aktiven Test-Enable-Signal TEN entspricht TEN=0.lm Sinne des hier vorgestellten Dokuments ist ein beispielhafter logischer Wert des Test-Enable-Signals TEN, der einem aktiven Test-Enable-Signal TEN entspricht TEN=1. Die Verriegelungsschaltung BC lässt bevorzugt innerhalb der mikrointegrierten Schaltung IC zu, dass der Testeingang TEST der mikrointegrierten Schaltung IC den keinen normalen Betrieb der mikrointegrierten Schaltung IC zulässt und eine Beeinflussung des Testbetriebs der mikrointegrierten Schaltung IC zulässt und initiiert, wenn das Test-Enable-Signal TEN auf der Datenleitung aktiv ist. Die Verriegelungsschaltung BC erzeugt bevorzugt aus dem empfangenen Taktsignal SCLK das interne Taktsignal TCK_I. In einfachen Implementierungen kann das interne Taktsignal TCK_I dem empfangenen Taktsignal SCLK entsprechen. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Mode-Signal TM_I, das bevorzugt weitestgehend dem Test-Mode-Signal eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Daten-Eingangssignal TDI_I, das bevorzugt weitestgehend dem Test-Daten-Eingangssignal TDI eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht.Locking circuit. The locking circuit BC preferably prevents, within the micro-integrated circuit IC, the test input TEST of the micro-integrated circuit IC from influencing the normal operation of the micro-integrated circuit IC when the test enable signal TEN on the data line TOW is not active. For the purposes of the document presented here, an exemplary logical value of the test enable signal TEN that corresponds to a non-active test enable signal TEN is TEN=0. For the purposes of the document presented here, an exemplary logical value of the test enable signal TEN that corresponds to an active test enable signal TEN is TEN=1. The locking circuit BC preferably allows, within the micro-integrated circuit IC, the test input TEST of the micro-integrated circuit IC to not permit normal operation of the micro-integrated circuit IC and to permit and initiate an influence on the test operation of the micro-integrated circuit IC when the test enable signal TEN on the data line is active. The locking circuit BC preferably generates the internal clock signal TCK_I from the received clock signal SCLK. In simple implementations, the internal clock signal TCK_I can correspond to the received clock signal SCLK. The locking circuit BC preferably generates the internal test mode signal TM_I from the received data SDA_IN, which preferably largely corresponds to the test mode signal of a standard JTAG test controller JTAG-TC in accordance with IEEE 1149.7. The locking circuit BC preferably generates the internal test data input signal TDI_I from the received data SDA_IN, which preferably largely corresponds to the test data input signal TDI of a standard JTAG test controller JTAG-TC in accordance with IEEE 1149.7.

C2HC2H

erster Komparator. Es handelt sich um den ersten Komparator auf Slave Seite innerhalb der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. Der erste Komparator vergleicht den Datenleitungspegel auf der Datenleitung TOW mit einem ersten Schwellwert V_2H. Der erste Komparator gibt das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Datensignal SDA_IN über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Datenempfangssignal TDI_I an das Innere der mikrointegrierten Schaltung IC des Slaves weiter. Der erste Komparator gibt insbesondere bevorzugt das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Datensignal SDA_IN über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Datenempfangssignal TDI_I an einen JTAG-Test-Controller JTAG-TC entsprechend IEEE 1149.7 weiter. Die mikrointegrierte Schaltung IC stellt dabei typischerweise das zu testende oder zu steuernde System dar. Der erste Komparator detektiert das Wechseln des Datenleitungspegels auf der Datenleitung TOW vom dritten Spannungsbereich V_B3 auf der einen Seite in den ersten Spannungsbereich V_B1 oder zweiten Spannungsbereich V_B2 auf der anderen Seite und umgekehrt. Der erste Komparator kann mit einer Abtastvorrichtung an seinem Ausgang versehen sein, die mit dem empfangenen Taktsignal SCLK beispielsweise mit dessen fallenden Flanken das so erzeugte empfangene Datensignal zu einem abgetasteten und empfangene Datensignal SDA_IN abtastet. Die entsprechenden Abtastpunkte sind in den 1 bis 4 als schwarze Punkte beispielhaft eingezeichnet.first comparator. This is the first comparator on the slave side within the interface device SVIC of the micro-integrated circuit IC. The first comparator compares the data line level on the data line TOW with a first threshold value V _2H . The first comparator passes the data signal SDA_IN received by the interface device SVIC of the micro-integrated circuit IC via the preferably present locking circuit BC as an internal data reception signal TDI_I to the interior of the micro-integrated circuit IC of the slave. The first comparator particularly preferably passes the data signal SDA_IN received by the interface device SVIC of the micro-integrated circuit IC via the preferably present locking circuit BC as an internal data reception signal TDI_I to a JTAG test controller JTAG-TC in accordance with IEEE 1149.7. The micro-integrated circuit IC typically represents the system to be tested or controlled. The first comparator detects the change of the data line level on the data line TOW from the third voltage range V _B3 on the one hand to the first voltage range V _B1 or second voltage range V _B2 on the other hand and vice versa. The first comparator can be provided with a sampling device at its output, which samples the received data signal generated in this way with the received clock signal SCLK, for example with its falling edges, to a sampled and received data signal SDA_IN. The corresponding sampling points are in the 1 to 4 shown as black dots as an example.

C2LC2L

zweiter Komparator. Es handelt sich um den zweiten Komparator auf der Slave Seite innerhalb der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. Der zweite Komparator vergleicht bevorzugt den Datenleitungspegel auf der Datenleitung TOW mit einem zweiten Schwellwert V_2L. Der zweite Komparator gibt vorzugsweise das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Taktsignal SCLK über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Taktsignal TCK_I an das Innere der mikrointegrierten Schaltung IC des Slaves weiter. Der zweite Komparator gibt insbesondere vorzugsweise das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Taktsignal SCLK über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Taktsignal TCK_I an einen JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 weiter. Die mikrointegrierte Schaltung IC stellt dabei typischerweise das zu testende oder zu steuernde System dar. Der zweite Komparator detektiert das Wechseln des Spannungspegels (Datenleitungspegel) auf der Datenleitung TOW vom ersten Spannungsbereich V_B1 auf der einen Seite in den dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 auf der anderen Seite und umgekehrt.second comparator. This is the second comparator on the slave side within the interface device SVIC of the micro-integrated circuit IC. The second comparator preferably compares the data line level on the data line TOW with a second threshold value V _2L . The second comparator preferably passes the clock signal SCLK received by the interface device SVIC of the micro-integrated circuit IC via the preferably present locking circuit BC as an internal clock signal TCK_I to the interior of the micro-integrated circuit IC of the slave. The second comparator in particular preferably passes the clock signal SCLK received by the interface device SVIC of the micro-integrated circuit IC via the preferably present locking circuit BC as an internal clock signal TCK_I to a JTAG test controller JTAG-TC in accordance with IEEE 1149.7. The micro-integrated circuit IC typically represents the system to be tested or controlled. The second comparator detects the change of the voltage level (data line level) on the data line TOW from the first voltage range V _B1 on one side to the third voltage range V _B3 or second voltage range V _B2 on the other side and vice versa.

C1HC1H

dritter beispielhafter Komparator auf Master Seite. Der dritte Komparator vergleicht den Datenleitungspegel auf der Datenleitung TOW mit einem dritten Schwellwert V_1H und gibt das durch den Master (Produktionstestsystem) empfangene Datensignal an das Innere der Schaltung des Masters, typischerweise des Host-Prozessors des Produktionstestsystems, weiter. Der dritte Komparator detektiert das Wechseln des Datenleitungspegels auf der Datenleitung TOW vom dritten Spannungsbereich V_B3 auf der einen Seite in den ersten Spannungsbereich V_B1 oder zweiten Spannungsbereich V_B2 auf der anderen Seite und umgekehrt.third exemplary comparator on the master side. The third comparator compares the data line level on the data line TOW with a third threshold value V _1H and passes the data signal received by the master (production test system) to the inside of the circuit of the master, typically the host processor of the production test system. The third comparator detects the change of the data line level on the data line TOW from the third voltage range V _B3 on the one side to the first voltage range V _B1 or second voltage range V _B2 on the other side and vice versa.

D1, DelayD1, Delay

Verzögerungselement. Das optionale Verzögerungselement führt bevorzugt eine Phasenschiebung und/oder Verzögerung des empfangenen Datensignals SDA_IN zur Verbesserung der Abtastqualität durch.Delay element. The optional delay element preferably performs a phase shift and/or delay of the received data signal SDA_IN to improve the sampling quality.

GNDGND

Bezugspotenzialleitung bzw. Bezugspotenzialanschluss. Diese liegt typischerweise aber nicht notwendigerweise auf Masse. Sie besitzt typischerweise das Bezugspotenzial V_DIS. Zur Vereinfachung benennt das hier vorgelegte Dokument die funktional gleichen Anschlüsse der mikrointegrierten Schaltung IC und des Gehäuses GH und des Schaltungsträgers PCB in gleicher Weise mit dem Bezugszeichen GND;Reference potential line or reference potential connection. This is typically but not necessarily connected to ground. It typically has the reference potential V _DIS . For the sake of simplicity, the document presented here names the functionally identical connections of the micro-integrated circuit IC and the housing GH and the circuit carrier PCB in the same way with the reference symbol GND;

ICIC

mikrointegrierter Schaltkreis. Bevorzugt ist der mikrointegrierte Schaltkreis in CMOS-Halbleitertechnik gefertigt. Bevorzugt umfasst der mikrointegrierte Schaltkreis die Schnittstellenvorrichtung SVIC und einen Standard JTAG-Test-Controller JATG-TC entsprechend IEEE 1149.7, den die Schnittstellenvorrichtung SVIC steuert und der mit der Schnittstellenvorrichtung SVIC Daten TDI, TM, TRST, TDO und Takte TCK austauscht. Das Produktionstestsystem kann im Testzustand (TEN=1) typischerweise den mikrointegrierten Schaltkreis IC dann über die Datenleitung TOW, die Schnittstellenvorrichtung SVIC und den Standard JTAG-Test-Controller JTAG-TC entsprechend IEEE 1149.7 als Host-Prozessor Steuern und überwachen.micro-integrated circuit. The micro-integrated circuit is preferably manufactured using CMOS semiconductor technology. The micro-integrated circuit preferably comprises the interface device SVIC and a standard JTAG test controller JATG-TC in accordance with IEEE 1149.7, which is controlled by the interface device SVIC and which exchanges data TDI, TM, TRST, TDO and clocks TCK with the interface device SVIC. In the test state (TEN=1), the production test system can typically control and monitor the micro-integrated circuit IC via the data line TOW, the interface device SVIC and the standard JTAG test controller JTAG-TC in accordance with IEEE 1149.7 as a host processor.

IQ1IQ1

Stromquelle, die Teil des Schwellwertschalters SV1 ist;Current source which is part of the threshold switch SV1;

JTAGJTAG

Abkürzung für „Joint Test Action Group“;Abbreviation for “Joint Test Action Group”;

JTAG-TCJTAG TC

JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7;JTAG test controller JTAG-TC according to IEEE 1149.7;

JTAG-CLJTAG CL

Steuer- und Datenleitungen des JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 für die Steuerung und/oder den Test und/oder die Programmierung von anderen Vorrichtungsteilen der mikroelektronischen Schaltung IC.Control and data lines of the JTAG test controller JTAG-TC according to IEEE 1149.7 for the control and/or testing and/or programming of other device parts of the microelectronic circuit IC.

OEOE

Output-Enable-Schalter;Output enable switch;

PCBPCB

Schaltungsträger. Typischerweise handelt es sich um einer FR4 Platine oder einen Keramik-Träger;Circuit carrier. Typically this is an FR4 board or a ceramic carrier;

ProduktionstestsystemProduction test system

Das Produktionstestsystem stellt den Bus-Master dar. Masterschaltkreis. Der Master ist typischerweise der Host-Prozessor, über den der integrierte Schaltkreis, der Slave, gesteuert wird.The production test system represents the bus master. Master circuit. The master is typically the host processor that controls the integrated circuit, the slave.

R1R1

erster Widerstand. Bevorzugt hat der erste Widerstand den gleichen Widerstandswert, wie der zweite Widerstand R2 und der dritte Widerstand R3 und der vierte Widerstand R4.first resistor. Preferably, the first resistor has the same resistance value as the second resistor R2 and the third resistor R3 and the fourth resistor R4.

R2R2

zweiter Widerstand. Bevorzugt hat der zweite Widerstand den gleichen Widerstandswert, wie der erste Widerstand R1 und der dritte Widerstand R3 und der vierte Widerstand R4.second resistor. Preferably, the second resistor has the same resistance value as the first resistor R1 and the third resistor R3 and the fourth resistor R4.

R3R3

dritter Widerstand. Bevorzugt hat der dritte Widerstand den gleichen Widerstandswert, wie der erste Widerstand R1 und der zweite Widerstand R2 und der vierte Widerstand R4.third resistor. Preferably, the third resistor has the same resistance value as the first resistor R1 and the second resistor R2 and the fourth resistor R4.

R4R4

vierter Widerstand. Bevorzugt hat der vierte Widerstand den gleichen Widerstandswert, wie der erste Widerstand R1 und der zweite Widerstand R2 und der dritte Widerstand R3.fourth resistor. Preferably, the fourth resistor has the same resistance value as the first resistor R1 and the second resistor R2 and the third resistor R3.

R5R5

Widerstand;Resistance;

R6R6

Widerstand;Resistance;

R7R7

Widerstand;Resistance;

R8R8

Widerstand;Resistance;

R9R9

Widerstand;Resistance;

RshortRshort

Widerstand;Resistance;

S1HS1H

erster High-Side-Schalter. Der dominierende erste High-Side-Schalter zwingt typischerweise den Datenleitungspegel der Datenleitung TOW auf das Potenzial der Versorgungsspannung der Versorgungsspannungsleitung V_IO, wenn der dominierende erste High-Side-Schalter geschlossen ist. Der dominierende erste High-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN aktiv ist (hier beispielhaft TEN=1) und gleichzeitig das Taktsignal TCK im Bus-Master aktiv ist (hier beispielhaft TCK=1). Im Falle des Einschaltens (=Schließens) des dominierenden ersten High-Side-Schalter verbindet der dominierende erste High-Side-Schalter vorzugsweise die Datenleitung TOW mit der Versorgungsspannung der Versorgungsspannungsleitung V_IO.first high-side switch. The dominant first high-side switch typically forces the data line level of the data line TOW to the potential of the supply voltage of the supply voltage line V _IO when the dominant first high-side switch is closed. The dominant first high-side switch is typically only closed when the test enable signal TEN is active (here, for example, TEN=1) and at the same time the clock signal TCK in the bus master is active (here, for example, TCK=1). If the dominant first high-side switch is switched on (= closed), the dominant first high-side switch preferably connects the data line TOW to the supply voltage of the supply voltage line V _IO .

S1LS1L

erster Low-Side-Schalter. Der erste Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den dritten Widerstand R3, wenn der erste Low-Side-Schalter geschlossen ist. Der erste Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN nicht aktiv ist (hier beispielhaft TEN=1) oder das Taktsignal TCK im Bus-Master nicht aktiv ist (hier beispielhaft TCK=1). Im Falle des Einschaltens (=Schließens) des ersten LOW-Side-Schalter verbindet der erste Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND über den dritten Widerstand R3.first low-side switch. The first low-side switch typically pulls the data line level of the data line TOW to the reference potential V _DIS of the reference potential line GND via the third resistor R3 when the first low-side switch is closed. The first low-side switch is typically only closed when the test enable signal TEN is not active (here, for example, TEN=1) or the clock signal TCK in the bus master is not active (here, for example, TCK=1). When the first LOW-side switch is switched on (=closed), the first low-side switch preferably connects the data line TOW to the reference potential line GND via the third resistor R3.

S2HS2H

zweiter High-Side-Schalter. Der zweite High-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Potenzial der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den zweiten Widerstand R2, wenn der zweite High-Side-Schalter geschlossen ist. Der zweite High-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN aktiv ist (hier beispielhaft TEN=1) und gleichzeitig das Datensignal TDI im Bus-Master aktiv ist (hier beispielhaft TDI=1). Im Falle des Einschaltens (=Schließens) des zweiten High-Side-Schalter verbindet der zweite High-Side-Schalter vorzugsweise die Datenleitung TOW mit der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den zweiten Widerstand R2.second high-side switch. The second high-side switch typically pulls the data line level of the data line TOW to the potential of the supply voltage of the supply voltage line V _IO via the second resistor R2 when the second high-side switch is closed. The second high-side switch is typically only closed when the test enable signal TEN is active (here, for example, TEN=1) and at the same time the data signal TDI in the bus master is active (here, for example, TDI=1). When the second high-side switch is switched on (=closed), the second high-side switch preferably connects the data line TOW to the supply voltage of the supply voltage line V _IO via the second resistor R2.

S2LS2L

zweiter Low-Side-Schalter. Der zweite Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den zweiten Widerstand R2, wenn der zweite Low-Side-Schalter geschlossen ist. Der zweite Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN nicht aktiv ist (hier beispielhaft TEN=1) oder das Datensignal TDI im Bus-Master nicht aktiv ist (hier beispielhaft TDI=1). Im Falle des Einschaltens (=Schließens) des zweiten Low-Side-Schalter verbindet der zweite Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND über den zweiten Widerstand R2.second low-side switch. The second low-side switch typically pulls the data line level of the data line TOW to the reference potential V _DIS of the reference potential line GND via the second resistor R2 when the second low-side switch is closed. The second low-side switch is typically only closed when the test enable signal TEN is not active (here, for example, TEN=1) or the data signal TDI in the bus master is not active (here, for example, TDI=1). When the second low-side switch is switched on (=closed), the second low-side switch preferably connects the data line TOW to the reference potential line GND via the second resistor R2.

S3HS3H

dritter High-Side-Schalter. Der dritte High-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Potenzial der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den ersten Widerstand R1, wenn der dritte High-Side-Schalter geschlossen ist. Der dritte High-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN aktiv ist (hier beispielhaft TEN=1). Im Falle des Einschaltens (=Schließens) des dritten High-Side-Schalter verbindet der dritte High-Side-Schalter vorzugsweise die Datenleitung TOW mit der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den ersten Widerstand R1.third high-side switch. The third high-side switch typically pulls the data line level of the data line TOW to the potential of the supply voltage of the supply voltage line V _IO via the first resistor R1 when the third high-side switch is closed. The third high-side switch is typically only closed when the test enable signal TEN is active (here, for example, TEN=1). If the third high-side switch is switched on (=closed), the third high-side switch preferably connects the data line TOW to the supply voltage of the supply voltage line V _IO via the first resistor R1.

S3LS3L

dritter Low-Side-Schalter. Der dritte Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den ersten Widerstand R1, wenn der dritte Low-Side-Schalter geschlossen ist. Der dritte Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN nicht aktiv ist (hier beispielhaft TEN=1). Im Falle des Einschaltens (=Schließens) des dritten Low-Side-Schalter verbindet der dritte Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND über den ersten Widerstand R1.third low-side switch. The third low-side switch typically pulls the data line level of the data line TOW to the reference potential V _DIS of the reference potential line GND via the first resistor R1 when the third low-side switch is closed. The third low-side switch is typically only closed when the test enable signal TEN is not active (here, for example, TEN=1). When the third low-side switch is switched on (=closed), the third low-side switch preferably connects the data line TOW to the reference potential line GND via the first resistor R1.

S4LS4L

vierter Low-Side-Schalter. Der vierte Low-Side-Schalter befindet sich bevorzugt innerhalb der mikrointegrierten Schaltung IC. Der Der vierte Low-Side-Schalter dient bevorzugt dem Senden von Daten von der mikrointegrierten Schaltung IC zum Bus-Master in den TDO Zeitschlitzen des Busprotokolls. Der vierte Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den vierten Widerstand R4, wenn der vierte Low-Side-Schalter geschlossen ist. Der vierte Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das interne Test-Enable-Signal TEN_IN der Schnittstellenvorrichtung SVIC aktiv ist und das Innere der mikrointegrierten Schaltung IC ein entsprechenden Sendedatenbit SDA_OUTB bereitstellt. Bevorzugt handelt es sich bei dem Sendedatenbit SDA_OUTB in bestimmten Betriebszuständen des mikrointegrierten Schaltkreises IC um den vorzugsweise invertierten logischen Inhalt des Test-Daten-Ausgangssignals TDO des besagten bevorzugt vorhandenen Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 der mikrointegrierten Schaltung. Im Falle des Einschaltens (=Schließens) des vierten Low-Side-Schalter verbindet der vierte Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND) innerhalb der Mikrointegrierten Schaltung IC über den vierten Widerstand R4.fourth low-side switch. The fourth low-side switch is preferably located inside the micro-integrated circuit IC. The fourth low-side switch is preferably used to send data from the micro-integrated circuit IC to the bus master in the TDO time slots of the bus protocol. The fourth low-side switch typically pulls the data line level of the data line TOW to the reference potential V _DIS of the reference potential line GND via the fourth resistor R4 when the fourth low-side switch is closed. The fourth low-side switch is typically only closed when the internal test enable signal TEN_IN of the interface device SVIC is active and the interior of the micro-integrated circuit IC provides a corresponding transmit data bit SDA_OUTB. Preferably, in certain operating states of the micro-integrated circuit IC, the transmit data bit SDA_OUTB is the preferably inverted logical content of the test data output signal TDO of the said preferably present standard JTAG test controller JTAG-TC according to IEEE 1149.7 of the micro-integrated circuit. When the fourth low-side switch is switched on (= closed), the fourth low-side switch preferably connects the data line TOW to the reference potential line GND within the micro-integrated circuit IC via the fourth resistor R4.

SCLKSCLK

empfangenes Taktsignal innerhalb der Schnittstellevorrichtung SVIC.received clock signal within the interface device SVIC.

SDA_INSDA_IN

empfangenes Datensignal innerhalb der Schnittstellenvorrichtung SVIC.received data signal within the interface device SVIC.

SDA_OUTBSDA_OUTB

zu sendende Daten. Typischerweise entsprechen die zu sendenden Daten den Daten des seriellen Test-Daten-Ausgangs TDO eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 der mikrointegrierten Schaltung IC. Die zu sendenden Daten können aber auch andere Daten umfassen, die der mikrointegrierte Schaltkreis IC ggf. auf andere Weise erzeugt.data to be sent. Typically, the data to be sent corresponds to the data of the serial test data output TDO of a standard JTAG test controller JTAG-TC according to IEEE 1149.7 of the micro-integrated circuit IC. However, the data to be sent can also include other data that the micro-integrated circuit IC may generate in a different way.

SDTSDT

Stand der Technik;State of the art;

ST1ST1

optionaler Schmidt-Trigger, der Teil des Schwellwertschalters SV1 ist;optional Schmidt trigger, which is part of the threshold switch SV1;

SV1SV1

Schwellwertschalter zur Extraktion des internen Test-Enable-Signals TEN_IN innerhalb der Schnittstellenvorrichtung SVIC. In dem Beispiel der 5 bildet eine Verstärkerstufe aus einem Transistor und einer Stromquelle als Arbeitswiderstand zusammen mit einer nachfolgenden Schmidt-Trigger-Schaltung den Schwellwertschalter. Vorzugsweise aktiviert der Schwellwertschalter das interne Test-Enable-Signals TEN_IN, wenn der Datenleitungspegel auf der Datenleitung TOW den TOW-Schwellwert V₀ überschreitet. In dem Beispiel der 5 ist der Schmidt-Trigger invertierend ausgeführt, da die vorausgehende Verstärkerstufe invertierend ist, sodass das interne Test-Enable-Signal TEN_INT dann mit einem High-Datenleitungspegel (TEN_INT=1) aktiv ist.Threshold switch for extracting the internal test enable signal TEN_IN within the interface device SVIC. In the example of the 5 An amplifier stage consisting of a transistor and a current source as a load resistor together with a subsequent Schmidt trigger circuit forms the threshold switch. Preferably, the threshold switch activates the internal test enable signal TEN_IN when the data line level on the data line TOW exceeds the TOW threshold V _0. In the example of the 5 the Schmidt trigger is inverting because the preceding amplifier stage is inverting, so that the internal test enable signal TEN_INT is then active with a high data line level (TEN_INT=1).

SVICSVIC

Schnittstellenvorrichtung.Interface device.

TT

Testsystemtaktperiode;test system clock period;

T1T1

Transistor, der Teil des Schwellwertschalters SV1 ist;Transistor that is part of the threshold switch SV1;

TpTp

Testtaktperiode.test clock period.

T1HT1H

erste Halbtaktperiode von mindestens zwei Halbtaktperioden T_1H, T_2H in dem Beispiel der 1 bis 4 drei mal zwei Halbtaktperioden T_1H, T_2H, der Testtaktperiode T_p.first half-cycle period of at least two half-cycle periods T _1H , T _2H in the example of 1 to 4 three times two half-clock periods T _1H , T _2H , of the test clock period T _p .

T2HT2H

zweite Halbtaktperiode von mindestens zwei Halbtaktperioden T_1H, T_2H, in dem Beispiel der 2 und 3 drei mal zwei Halbtaktperioden T_1H, T_2H, der Testtaktperiode T_p.second half-cycle period of at least two half-cycle periods T _1H , T _2H , in the example of 2 and 3 three times two half-clock periods T _1H , T _2H , of the test clock period T _p .

TCKTCC

Testtakt. Mit diesem Bezugszeichen ist in den Figuren auch der Eingang des Testtakts des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet.Test clock. This reference symbol is also used in the figures to label the input of the test clock of the JTAG test controller JTAG-TC according to IEEE Standard 1149 of the microelectronic circuit IC.

TCK_ITCK_I

interner Testtakt innerhalb der mikrointegrierten Schaltung IC. Der interne Testtakt kann bevorzugt nur dann den Rest der mikrointegrierten Schaltung IC beeinflussen, wenn das interne Test-Enable-Signal TEN_IN aktiv ist. Bevorzugt ist der interne Testtakt inaktiv, wenn das interne Test-Enable-Signal TEN_IN inaktiv ist. Die Verriegelungsschaltung BC erzeugt bevorzugt aus dem empfangenen Taktsignal SCLK das interne Taktsignal TCK_I. In einfachen Implementierungen kann das interne Taktsignal TCK_I dem empfangenen Taktsignal SCLK entsprechen. Bevorzugt erzeugt die Verriegelungsschaltung BC einen internen Testtakt mit einem konstanten logischem Wert, wenn das interne Test-Enable-Signal TEN_IN inaktiv ist. Bevorzugt erzeugt die Verriegelungsschaltung BC den internen Testtakt aus dem empfangenen Testtakt SCLK, wenn das interne Test-Enable-Signal TEN_IN aktiv ist.internal test clock within the micro-integrated circuit IC. The internal test clock can preferably only influence the rest of the micro-integrated circuit IC when the internal test enable signal TEN_IN is active. The internal test clock is preferably inactive when the internal test enable signal TEN_IN is inactive. The locking circuit BC preferably generates the internal clock signal TCK_I from the received clock signal SCLK. In simple implementations, the internal clock signal TCK_I can correspond to the received clock signal SCLK. The locking circuit BC preferably generates an internal test clock with a constant logic value when the internal test enable signal TEN_IN is inactive. The locking circuit BC preferably generates the internal test clock from the received test clock SCLK when the internal test enable signal TEN_IN is active.

TDITDI

Test-Daten-Eingangssignal. Das Test-Daten-Eingangssignal beinhaltet typischerweise jene seriellen Daten, die der Bus-Master, also beispielsweise das Produktionstestsystem, an den JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC übertragen will. Mit diesem Bezugszeichen ist in den Figuren auch der Eingang for die seriellen Testdaten des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftetTest data input signal. The test data input signal typically contains the serial data that the bus master, for example the production test system, wants to transmit to the JTAG test controller JTAG-TC according to IEEE Standard 1149 of the microelectronic circuit IC. This reference symbol is also used in the figures to label the input for the serial test data of the JTAG test controller JTAG-TC according to IEEE Standard 1149 of the microelectronic circuit IC.

TDI_ITDI_I

internes Test-Daten-Eingangssignal. Sofern das Test-Enable-Signal TEN und damit das interne Test-Enable-Signal TEN_IN der mikroelektronischen Schaltung IC aktiv sind, entspricht das interne Test-Daten-Eingangssignal bevorzugt dem Test-Daten-Eingangssignal TDI des Bus-Master, also beispielsweise des Produktionstestsystems. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Daten-Eingangssignal TDI_I, das bevorzugt weitestgehend dem Test-Daten-Eingangssignal TDI eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht.internal test data input signal. If the test enable signal TEN and thus the internal test enable signal TEN_IN of the microelectronic circuit IC are active, the internal test data input signal preferably corresponds to the test data input signal TDI of the bus master, for example the production test system. The locking circuit BC preferably generates the internal test data input signal TDI_I from the received data SDA_IN, which preferably corresponds as closely as possible to the test data input signal TDI of a standard JTAG test controller JTAG-TC in accordance with IEEE 1149.7.

TDOTDO

dritter Zeitschlitz. Die Technische Lehrer des hier vorgestellten Dokuments verwendet den dritten Zeitschlitz typischerweise zur Übertragung des TDO-Signals (Test-Daten-Output) des JTAG Test-Controllers JTAG-TC nach IEEE Standard 1149 vom Slave (also hier dem mikroelektronischen Schaltkreis IC) zum Master (also hier dem Produktionstestsystem). Es ist aber nicht zwingend notwendig, dass dieser dritte Zeitschlitz auch an der dritten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich. Mit diesem Bezugszeichen ist in den Figuren auch der Ausgang der seriellen Testdaten des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet;third time slot. The technical teacher of the document presented here typically uses the third time slot to transmit the TDO signal (test data output) of the JTAG test controller JTAG-TC according to IEEE Standard 1149 from the slave (in this case the microelectronic circuit IC) to the master (in this case the production test system). However, it is not absolutely necessary that this third time slot is also placed at the third time position. Other time sequences are possible. In the figures, this reference symbol is also used to label the output of the serial test data of the JTAG test controller JTAG-TC according to IEEE Standard 1149 of the microelectronic circuit IC;

TDO_ITDO_I

internes TDO-Signal des JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7;internal TDO signal of the JTAG test controller JTAG-TC according to IEEE 1149.7;

TENTEN

Test-Enable-Signal. In der hier vorgestellten technischen Lehre übertragen der Bus-Master und der Bus-Slave (die mikrointegrierte Schaltung IC), das Test-Enable-Signal zusammen mit den Test-Input-Daten TDI, dem Testtakt TCK, das Test-Mode-Signal TM und den Testausgangsdaten TDO über den gleichen Eindrahtdatenbus. Im Beispiel der 5 ist der Bus-Master das Produktionstestsystem. Der Eindrahtdatenbus ist hier die Datenleitung TOW. Der Bus-Slave, hier die mikrointegrierte Schaltung IC, extrahiert das Test-Enable-Signal TEN aus dem zeitlichen Verlauf des Datenleitungspegels auf der Datenleitung TOW und erzeugt dann das interne Test-Enable-Signal TEN_IN, das bevorzugt dem Test-Enable-Signal entspricht, innerhalb der mikrointegrierten Schaltung IC.Test enable signal. In the technical theory presented here, the bus master and the bus slave (the micro-integrated circuit IC) transmit the test enable signal together with the test input data TDI, the test clock TCK, the test mode signal TM and the test output data TDO over the same single-wire data bus. In the example of the 5 The bus master is the production test system. The single-wire data bus is the data line TOW. The bus slave, here the micro-integrated circuit IC, extracts the test enable signal TEN from the time profile of the data line level on the data line TOW and then generates the internal test enable signal TEN_IN, which preferably corresponds to the test enable signal, within the micro-integrated circuit IC.

TEN_INTEN_IN

internes Test-Enable-Signal der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. In dem Beispiel der 5 erzeugt der Schwellwertschalter SV1 das interne Test-Enable-Signal in Abhängigkeit von dem Datenleitungspegel auf der Datenleitung TOW. Hierzu vergleicht der Schwellwertschalter SV1 den Datenleitungspegel auf der Datenleitung TOW mit dem TOW-Schwellwert V₀. Liegt der Datenleitungspegel der Datenleitung TOW betragsmäßig über dem Betrag des TOW-Schwellwerts V₀, so aktiviert der Schwellwertschalter SV1 das interne Test-Enable-Signal TEN_IN und signalisiert hierdurch der restlichen mikrointegrierten Schaltung IC, dass diese mikrointegrierte Schaltung IC in einen Testzustand gehen soll. Liegt der Datenleitungspegel der Datenleitung TOW betragsmäßig unter dem Betrag des TOW-Schwellwerts V₀, so deaktiviert der Schwellwertschalter SV1 das interne Test-Enable-Signal TEN_IN und signalisiert hierdurch der restlichen mikrointegrierten Schaltung IC, dass diese mikrointegrierte Schaltung IC in einen Normalzustand gehen soll. Liegt der Datenleitungspegel der Datenleitung TOW betragsmäßig unter dem Betrag des TOW-Schwellwerts V₀, so setzt die Verriegelungsvorrichtung BC bevorzugt mittels eines Test-Reset-Signals TRST_I den JTAG-Test-Controller JTAG-TC zurück. Auf diese Weise kann die mikrointegrierte Schaltung IC ein Test-Enable-Signal TEN des Bus-Masters, im Beispiel der 5 des Produktionstestsystems, empfangen.internal test enable signal of the interface device SVIC of the micro-integrated circuit IC. In the example of 5 the threshold switch SV1 generates the internal test enable signal depending on the data line level on the data line TOW. To do this, the threshold switch SV1 compares the data line level on the data line TOW with the TOW threshold V ₀ . If the data line level of the data line TOW is greater than the TOW threshold V ₀ , the threshold switch SV1 activates the internal test enable signal TEN_IN and thereby signals to the rest of the microintegrated circuit IC that this microintegrated circuit IC should go into a test state. If the data line level of the data line TOW is less than the TOW threshold V ₀ , the threshold switch SV1 deactivates the internal test enable signal TEN_IN and thereby signals to the rest of the microintegrated circuit IC that this microintegrated circuit IC should go into a normal state. If the data line level of the data line TOW is less than the TOW threshold value V ₀ , the locking device BC preferably resets the JTAG test controller JTAG-TC using a test reset signal TRST_I. In this way, the micro-integrated circuit IC can receive a test enable signal TEN from the bus master, in the example of the 5 of the production test system.

TESTTEST

Testanschluss der Datenleitung TOW an die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. Zur Vereinfachung benennt das hier vorgelegte Dokument die funktional gleichen Anschlüsse der mikrointegrierten Schaltung IC und des Gehäuses GH und des Schaltungsträgers PCB in gleicher Weise mit dem Bezugszeichen TEST;Test connection of the data line TOW to the interface device SVIC of the micro-integrated circuit IC. For the sake of simplicity, the document presented here designates the functionally identical connections of the micro-integrated circuit IC and the housing GH and the circuit carrier PCB in the same way with the reference symbol TEST;

TINDTIND

erster Zeitschlitz. Die Technische Lehrer des hier vorgestellten Dokuments verwendet den ersten Zeitschlitz typischerweise zur Übertragung des TMS-Signals (Test-Mode-Select-Signal) des JTAG Test-Controllers JTAG-TC nach IEEE Standard 1149 vom Master (also hier dem Produktionstestsystem) zum Slave (also hier der mikrointegrierten Schaltung IC). Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz auch an der ersten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.first time slot. The technical teacher of the document presented here typically uses the first time slot to transmit the TMS signal (test mode select signal) of the JTAG test controller JTAG-TC according to IEEE Standard 1149 from the master (in this case the production test system) to the slave (in this case the micro-integrated circuit IC). However, it is not absolutely necessary that this time slot is also placed at the first time position. Other time sequences are possible.

TIN1TIN1

zweiter Zeitschlitz. Die Technische Lehre des hier vorgestellten Dokuments verwendet den zweiten Zeitschlitz typischerweise zur Übertragung des TDI-Signals (Test-Daten-Input) des JTAG Test-Controllers JTAG-TC nach IEEE Standard 1149 vom Master (also hier dem Produktionstestsystem) zum Slave (also hier der mikrointegrierten Schaltung IC). Es ist aber nicht zwingend notwendig, dass dieser zweite Zeitschlitz auch an der zweiten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.second time slot. The technical theory of the document presented here typically uses the second time slot to transmit the TDI signal (test data input) of the JTAG test controller JTAG-TC according to IEEE Standard 1149 from the master (in this case the production test system) to the slave (in this case the micro-integrated circuit IC). However, it is not absolutely necessary that this second time slot is also placed at the second time position. Other time sequences are possible.

TMTM

Test-Mode-Eingang; Mit diesem Bezugszeichen ist in den Figuren auch der Eingang für das Test-Mode-Signal des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet;Test mode input; This reference symbol also indicates the input for the test mode signal of the JTAG test controller JTAG-TC according to IEEE Standard 1149 of the microelectronic circuit IC in the figures;

TM_ITM_I

internes Test-Mode-Signal. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Mode-Signal TM_I, das bevorzugt weitestgehend dem Test-Mode-Signal eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht.internal test mode signal. The locking circuit BC preferably generates the internal test mode signal TM_I from the received data SDA_IN, which preferably corresponds as closely as possible to the test mode signal of a standard JTAG test controller JTAG-TC in accordance with IEEE 1149.7.

TOWTOW

Datenleitung zwischen Slave (also hier dem mikroelektronischen Schaltkreis IC) und Master (also hier dem Produktionstestsystem).Data line between slave (here the microelectronic circuit IC) and master (here the production test system).

TRSTTRST

Test-Reset. Mit diesem Bezugszeichen ist in den Figuren auch der Eingang des Test-Rücksetz-Signals des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftetTest reset. This reference symbol is also used in the figures to label the input of the test reset signal of the JTAG test controller JTAG-TC according to IEEE Standard 1149 of the microelectronic circuit IC

TRST_ITRST_I

internes Reset-Signal. Mit dem internen Reset-Signal setzt die Verriegelungsschaltung BC bevorzugt den JTAG-Test-Controller JTAG-TC zurück, wenn das interne Test-Enable-Signal TEN_IN inaktiv ist.internal reset signal. With the internal reset signal, the locking circuit BC preferentially resets the JTAG test controller JTAG-TC when the internal test enable signal TEN_IN is inactive.

V0V0

TOW-Schwellwert. Der TOW-Schwellwert befindet sich je nach Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) beispielsweise zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1 (siehe 2 und 4) oder beispielsweise zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3 (siehe 1 und 2).TOW threshold value. Depending on the arrangement of the voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ), the TOW threshold value is, for example, between the fourth voltage range V _B4 and the first voltage range V _B1 (see 2 and 4 ) or, for example, between the fourth voltage range V _B4 and the third voltage range V _B3 (see 1 and 2 ).

V1HV1H

dritter Schwellwert. Der dritte Schwellwert separiert den dritten Spannungsbereich V_B3 vom zweiten Spannungsbereich V_B2 und damit auch vom ersten Spannungsbereich V_B1 auf Master-Seite, also der Seite des Produktionstestsystems. Der dritte Schwellwert ist vorzugsweise gleich oder ähnlich dem ersten Schwellwert V_2H.third threshold value. The third threshold value separates the third voltage range V _B3 from the second voltage range V _B2 and thus also from the first voltage range V _B1 on the master side, i.e. the side of the production test system. The third threshold value is preferably the same or similar to the first threshold value V _2H .

V2HV2H

erster Schwellwert. Der erste Schwellwert separiert den dritten Spannungsbereich V_B3 vom zweiten Spannungsbereich V_B2 und damit vom ersten Spannungsbereich V_B1 auf Slave-Seite, also der Seite der mikrointegrierten Schaltung IC. Der erste Schwellwert ist vorzugsweise gleich oder ähnlich dem dritten Schwellwert V_1H.first threshold value. The first threshold value separates the third voltage range V _B3 from the second voltage range V _B2 and thus from the first voltage range V _B1 on the slave side, i.e. the side of the micro-integrated circuit IC. The first threshold value is preferably equal to or similar to the third threshold value V _1H .

V2LV2L

zweiter Schwellwert. Der zweite Schwellwert separiert den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits auf Slave-Seite, also der Seite der mikrointegrierten Schaltung IC.second threshold value. The second threshold value separates the first voltage range V _B1 on the one hand from the second voltage range V _B2 and from the third voltage range V _B3 on the other hand on the slave side, i.e. the side of the micro-integrated circuit IC.

VB1VB1

erster Spannungsbereich, der zum zweiten Spannungsbereich V_B2 hin durch den zweiten Schwellwert V_2L begrenzt wird. Je nach Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) kann der vierte Spannungsbereich V_B4 ggf. den ersten Spannungsbereich V_B1 (siehe 2 und 4) oder den dritten Spannungsbereich V_B3 begrenzen (siehe 1 und 3)first voltage range, which is limited to the second voltage range V _B2 by the second threshold value V _2L . Depending on the arrangement of the voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ), the fourth voltage range V _B4 may possibly limit the first voltage range V _B1 (see 2 and 4 ) or limit the third voltage range V _B3 (see 1 and 3 )

VB2VB2

zweiter Spannungsbereich zwischen dem ersten Spannungsbereich V_B1 und dem dritten Spannungsbereich V_B3. Der zweite Schwellwert V_2L begrenzt den zweiten Spannungsbereich zum ersten Spannungsbereich V_B1 hin. Der erste Schwellwert V_2H des Slaves (also der mikroelektronischen Schaltung IC) begrenzt den zweiten Spannungsbereich zum dritten Spannungsbereich V_B3 hin bzw. der dritte Schwellwert V_1H des Masters begrenzt den zweiten Spannungsbereich zum dritten Spannungsbereich V_B3 hin.second voltage range between the first voltage range V _B1 and the third voltage range V _B3 . The second threshold value V _2L limits the second voltage range to the first voltage range V _B1 . The first threshold value V _2H of the slave (i.e. the microelectronic circuit IC) limits the second voltage range to the third voltage range V _B3 or the third threshold value V _1H of the master limits the second voltage range to the third voltage range V _B3 .

VB3VB3

dritter Spannungsbereich, der zum zweiten Spannungsbereich V_B2 hin durch den ersten Schwellwert V_2H des Slaves und/oder durch den dritten Schwellwert V_1H des Masters begrenzt wird. Je nach Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) kann der vierte Spannungsbereich V_B4 ggf. den dritten Spannungsbereich begrenzen. (siehe 1 und 3).third voltage range, which is limited to the second voltage range V _B2 by the first threshold value V _2H of the slave and/or by the third threshold value V _1H of the master. Depending on the arrangement of the voltage ranges (V _B1 , V _B2 , V _B3 , V _B4 ), the fourth voltage range V _B4 can limit the third voltage range. (see 1 and 3 ).

VB4VB4

vierter Spannungsbereich. Ein Datenleitungspergel im vierten Spannungsbereich signalisiert der mikroelektronischen Schaltung IC, dass sie einen Testzustand einnehmen soll.fourth voltage range. A data line bead in the fourth voltage range signals the microelectronic circuit IC that it should enter a test state.

VDDVDD

Versorgungsspannungsleitung bzw. Versorgungsspannungsanschluss auf Versorgungsspannungspotenzial V_IO. Zur Vereinfachung benennt das hier vorgelegte Dokument die funktional gleichen Anschlüsse der mikrointegrierten Schaltung IC und des Gehäuses GH und des Schaltungsträgers PCB in gleicher Weise mit dem Bezugszeichen TESTSupply voltage line or supply voltage connection to supply voltage potential V _IO . For simplification, the document presented here names the functionally identical connections of the micro-integrated circuit IC and the housing GH and the circuit carrier PCB in the same way with the reference symbol TEST

VDISVDIS

Bezugspotenzial. Das Bezugspotenzial grenzt bevorzugt den vierten Spannungsbereich V_B4 an einer Seite des vierten Spannungsbereichs V_B4 ab. Die Bezugspotenzialleitung GND liegt vorzugsweise auf dem Bezugspotenzial;Reference potential. The reference potential preferably delimits the fourth voltage range V _B4 on one side of the fourth voltage range V _B4 . The reference potential line GND is preferably at the reference potential;

VLVL

Verbindungsleitung;connecting line;

VIOVIO

Versorgungsspannung bzw. Versorgungspotenzial;supply voltage or supply potential;

VRVR

relativer Datenleitungspegel V_R. Das hier vorgestellte Dokument definiert den relativer Datenleitungspegel V_R als Verhältnis des Betrags des Spannungswerts des Datenleitungspegels auf der Datenleitung TOW bezogen auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND dividiert durch den Betrag des Spannungswerts die Versorgungsspannung V_IO an.relative data line level V _R . The document presented here defines the relative data line level V _R as the ratio of the magnitude of the voltage value of the data line level on the data line TOW related to the reference potential V _DIS of the reference potential line GND divided by the magnitude of the voltage value of the supply voltage V _IO .

VMVM

Mittenpotenzial im zweiten Spannungsbereich V_B2. Bevorzugt korrespondiert im Testzustand der zweite logische Zustand der Datenleitung TOW mit einem Datenleitungspegel um das Mittenpotenzial V_M herum und beispielsweise V_R=2/3 im zweiten Spannungsbereich V_B2 auf der Datenleitung TOW.Center potential in the second voltage range V _B2 . Preferably, in the test state, the second logical state of the data line TOW corresponds to a data line level around the center potential V _M and, for example, V _R =2/3 in the second voltage range V _B2 on the data line TOW.

XX

beliebiger Bit-Wert in TDI=X in den 1 bis 4.any bit value in TDI=X in the 1 to 4 .

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDED IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

• US 2007/0033465 A1 [0011]US 2007/0033465 A1 [0011]
• DE 102015004436 B3 [0012, 0013, 0017, 0019, 0020, 0021, 0022, 0029, 0043, 0046, 0058]DE 102015004436 B3 [0012, 0013, 0017, 0019, 0020, 0021, 0022, 0029, 0043, 0046, 0058]

Claims (24)

Integrierte Schaltung (IC) wobei die integrierte Schaltung (IC) eine Eindraht-Testschnittstelle zum Test dieser integrierten Schaltung (IC) umfasst, wobei die Eindraht-Testschnittstelle genau einen Testdatenbusanschluss (TEST) für eine Datenleitung (TOW) aufweist und wobei die integrierte Schaltung (IC) einen positiven Versorgungsspannungsanschluss (VDD) aufweist und wobei die integrierte Schaltung (IC) einen negativen Versorgungsspannungsanschluss (GND) als Bezugspotenzialanschluss für eine Bezugspotenzialleitung (GND) auf einem Bezugspotenzial (V_DIS) aufweist und wobei im Folgenden der Begriff Datenleitungspegel die Datenbusspannung zwischen dem Potenzial der Datenleitung (TOW) minus dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) bezeichnet, wobei die integrierte Schaltung (IC) dazu eingerichtet ist, mittels eines positiven Versorgungsspannungsanschlusses (VDD) und einer Bezugspotenzialleitung (GND) mit einer Energiequelle verbunden zu werden, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, mit elektrischer Energie über den positiven Versorgungsspannungsanschluss (VDD) und der Bezugspotenzialleitung (GND) versorgt zu werden, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, Datenleitungspegel zu detektieren, die in einem ersten Spannungsbereich (V_B1) oder in einem zweiten Spannungsbereich (V_B2) oder in einem dritten Spannungsbereich (V_B3) oder in einem vierten Spannungsbereich (V_B4) bezogen auf das Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) liegen und wobei ein Gesamtspannungsbereich den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) und den dritten Spannungsbereich (V_B3) umfasst und wobei der vierte Spannungsbereich (V_B4) von dem Gesamtspannungsbereich verschieden ist und wobei der erste Spannungsbereich (V_B1) und der zweite Spannungsbereich (V_B2) und der dritte Spannungsbereich (V_B3) sich nicht überlappen und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass ein Datenleitungspegel im Gesamtspannungsbereich einen Testzustand der mikroelektronischen Schaltung aktiviert, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass ein Datenleitungspegel im vierten Spannungsbereich (V_B4) den Testzustand der mikroelektronischen Schaltung deaktiviert, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass ein Datenleitungspegel im ersten Spannungsbereich (V_B1) einen ersten logischen Wert an die mikroelektronische Schaltung (IC) signalisiert, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass ein Datenleitungspegel im zweiten Spannungsbereich (V_B2) einen zweiten logischen Wert an die mikroelektronische Schaltung (IC) signalisiert, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass ein Datenleitungspegel im dritten Spannungsbereich (V_B3) einen dritten logischen Wert an die mikroelektronische Schaltung (IC) signalisiert, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass eine zeitliche Abfolge erster logischer Werte und/oder zweiter logischer Werte und/oder dritter logischer Werte für die integrierte Schaltung (IC) eine Testsignalfolge darstellt, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass diese Testsignalfolge einen Test der mikroelektronischen Schaltung (IC) steuert, wenn die mikroelektronische Schaltung (IC) sich in einem Testzustand befindet.Integrated circuit (IC), wherein the integrated circuit (IC) comprises a one-wire test interface for testing this integrated circuit (IC), wherein the one-wire test interface has exactly one test data bus connection (TEST) for a data line (TOW), and wherein the integrated circuit (IC) has a positive supply voltage connection (VDD), and wherein the integrated circuit (IC) has a negative supply voltage connection (GND) as a reference potential connection for a reference potential line (GND) at a reference potential (V _DIS ), and wherein in the following the term data line level refers to the data bus voltage between the potential of the data line (TOW) minus the reference potential (V _DIS ) of the reference potential line (GND), wherein the integrated circuit (IC) is designed to be connected to a power source by means of a positive supply voltage connection (VDD) and a reference potential line (GND), and wherein the integrated circuit (IC) is designed to be supplied with electrical energy via the positive supply voltage connection (VDD) and the reference potential line (GND), and wherein the integrated circuit (IC) is designed to detect data line levels which are in a first voltage range (V _B1 ) or in a second voltage range (V _B2 ) or in a third voltage range (V _B3 ) or in a fourth voltage range (V _B4 ) relative to the reference potential (V _DIS ) of the reference potential line (GND), and wherein a total voltage range comprises the first voltage range (V _B1 ) and the second voltage range (V _B2 ) and the third voltage range (V _B3 ), and wherein the fourth voltage range (V _B4 ) is different from the total voltage range, and wherein the first voltage range (V _B1 ) and the second voltage range (V _B2 ) and the third voltage range (V _B3 ) do not overlap, and wherein the integrated circuit (IC) is designed so that a data line level in the total voltage range activates a test state of the microelectronic circuit, and wherein the integrated circuit (IC) is designed so that a data line level in the fourth voltage range (V _B4 ) activates the test state of the microelectronic circuit is deactivated, and wherein the integrated circuit (IC) is set up so that a data line level in the first voltage range (V _B1 ) signals a first logical value to the microelectronic circuit (IC), and wherein the integrated circuit (IC) is set up so that a data line level in the second voltage range (V _B2 ) signals a second logical value to the microelectronic circuit (IC), and wherein the integrated circuit (IC) is set up so that a data line level in the third voltage range (V _B3 ) signals a third logical value to the microelectronic circuit (IC), and wherein the integrated circuit (IC) is set up so that a temporal sequence of first logical values and/or second logical values and/or third logical values represents a test signal sequence for the integrated circuit (IC), and wherein the integrated circuit (IC) is set up so that this test signal sequence controls a test of the microelectronic circuit (IC) when the microelectronic circuit (IC) is in a test state. Integrierte Schaltung nach Anspruch 1, wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass das Erzeugen einer Testsignalfolge mit Datenleitungspegeln für die Dauer des Tests, das Signalisieren eines Takts (TCK) und von Daten an die mikroelektronische Schaltung (IC) mittels des ersten logischen Werts und des zweiten logischen Werts und des dritten logischen Werts umfasst.Integrated circuit according to Claim 1 , wherein the integrated circuit (IC) is configured such that generating a test signal sequence with data line levels for the duration of the test comprises signaling a clock (TCK) and data to the microelectronic circuit (IC) by means of the first logical value and the second logical value and the third logical value. Integrierte Schaltung nach Anspruch 1 oder Anspruch 2 (1), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem ersten Schwellwert (V_2H) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem zweiten Schwellwert (V_2L) und der Versorgungsspannung (V_IO) aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und dritten Spannungsbereich (V_B3) liegt.Integrated circuit according to Claim 1 or Claim 2 ( 1 ), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only positive voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the reference potential (V _DIS ) of the reference potential line (GND) and a TOW threshold value (V ₀ ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the TOW threshold value (V ₀ ) and a first threshold value (V _2H ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the second threshold value (V _2L ) and the supply voltage (V _IO ) and wherein the first threshold value (V _2H ) separates the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ) on the one hand from the second voltage range (V _B2 ) and the first voltage range (V _B1 ) on the other hand, and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ) and the second voltage range (V _B2 ) on the one hand from the first voltage range (V _B1 ) on the other hand, and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ). Integrierte Schaltung nach Anspruch 1 oder Anspruch 2 (1 negativ), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem ersten Schwellwert (V_2H) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem zweiten Schwellwert (V_2L) und der Versorgungsspannung (V_IO) aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und dritten Spannungsbereich (V_B3) liegt.Integrated circuit according to Claim 1 or Claim 2 ( 1 negative), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only negative voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the reference potential (V _DIS ) of the reference potential line (GND) and a TOW threshold value (V ₀ ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the TOW threshold value (V ₀ ) and a first threshold value (V _2H ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the second threshold value (V _2L ) and the supply voltage (V _IO ), and wherein the first threshold value (V _2H ) covers the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ) on the one hand from the second voltage range (V _B2 ) and from the first voltage range (V _B1 ) on the other hand, and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ) and the second voltage range (V _B2 ) on the one hand from the first voltage range (V _B1 ) on the other hand, and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ). Integrierte Schaltung nach Anspruch 1 oder Anspruch 2 (2), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und der Versorgungsspannung (V_IO) aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) von dem zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt.Integrated circuit according to Claim 1 or Claim 2 ( 2 ), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only positive voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the reference potential (V _DIS ) of the reference potential line (GND) and a TOW threshold value (V ₀ ), and wherein data line levels in the first voltage range (V _B1 ) have voltages between the TOW threshold value (V ₀ ) and a second threshold value (V _2L ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the first threshold value (V _2H ) and the supply voltage (V _IO ), and wherein the first threshold value (V _2H ) covers the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) and the second voltage range (V _B2 ) on the one hand from the third voltage range (V _B3 ) on the other hand, and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) from the second voltage range (V _B2 ) and from the third voltage range (V _B3 ) on the other hand, and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ). Integrierte Schaltung nach Anspruch 1 oder Anspruch 2 (2 negativ), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und der Versorgungsspannung (V_IO) aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) von dem zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt.Integrated circuit according to Claim 1 or Claim 2 ( 2 negative), wherein the data line level, apart from overshoots and/or noise and other interference, only has negative voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the reference potential (V _DIS ) of the reference potential line (GND) and a TOW threshold value (V ₀ ), and wherein data line levels in the first voltage range (V _B1 ) have voltages between the TOW threshold value (V ₀ ) and a second threshold value (V _2L ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the first threshold value (V _2H ) and the supply voltage (V _IO ) and wherein the first threshold value (V _2H ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) and the second voltage range (V _B2 ) on the one hand from the third voltage range (V _B3 ) on the other hand, and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) from the second voltage range (V _B2 ) and from the third voltage range (V _B3 ) on the other hand, and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ). Integrierte Schaltung nach Anspruch 1 oder Anspruch 2 (3), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem ersten Schwellwert (V_2H) und der dem Bezugspotenzial (V_DIS) aufweist und wobei der erste Schwellwert (V_2H) den dritten Spannungsbereich (V_B3) und den vierten Spannungsbereich (V_B4) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und drittem Spannungsbereich (V_B3) liegt.Integrated circuit according to Claim 1 or Claim 2 ( 3 ), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only positive voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the supply voltage potential (V _IO ) of the supply voltage line (VDD) and a TOW threshold value (V ₀ ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the TOW threshold value (V ₀ ) and a second threshold value (V _2L ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the first voltage range (V _B1 ) have voltages between the first threshold value (V _2H ) and the reference potential (V _DIS ), and wherein the first threshold value (V _2H ) covers the third voltage range (V _B3 ) and the fourth Voltage range (V _B4 ) on the one hand from the second voltage range (V _B2 ) and from the first voltage range (V _B1 ) on the other hand, and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ) and the second voltage range (V _B2 ) on the one hand from the first voltage range (V _B1 ) on the other hand, and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ). Integrierte Schaltung (IC) nach Anspruch 1 oder Anspruch 2 (3 negativ), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem ersten Schwellwert (V_2H) und der dem Bezugspotenzial (V_DIS) aufweist und wobei der erste Schwellwert (V_2H) den dritten Spannungsbereich (V_B3) und den vierten Spannungsbereich (V_B4) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und drittem Spannungsbereich (V_B3) liegt.Integrated circuit (IC) according to Claim 1 or Claim 2 ( 3 negative), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only negative voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the supply voltage potential (V _IO ) of the supply voltage line (VDD) and a TOW threshold value (V ₀ ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the TOW threshold value (V ₀ ) and a second threshold value (V _2L ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the first voltage range (V _B1 ) have voltages between the first threshold value (V _2H ) and the reference potential (V _DIS ), and wherein the first threshold value (V _2H ) covers the third voltage range (V _B3 ) and the fourth Voltage range (V _B4 ) on the one hand from the second voltage range (V _B2 ) and from the first voltage range (V _B1 ) on the other hand, and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ) and the second voltage range (V _B2 ) on the one hand from the first voltage range (V _B1 ) on the other hand, and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the third voltage range (V _B3 ). Integrierte Schaltung nach Anspruch 1 oder Anspruch 2 (4), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und der dem Bezugspotenzial (V_DIS) aufweist und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt und wobei der ersten Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) einerseits vom den zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt.Integrated circuit according to Claim 1 or Claim 2 ( 4 ), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only positive voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the supply voltage potential (V _IO ) of the supply voltage line (VDD) and a TOW threshold value (V ₀ ), and wherein data line levels in the first voltage range (V _B1 ) have voltages between the TOW threshold value (V ₀ ) and a second threshold value (V _2L ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value value (V _2H ) and the second threshold value (V _2L ) and wherein data line levels in the third voltage range (V _B3 ) have voltages between the first threshold value (V _2H ) and the reference potential (V _DIS ) and wherein the TOW threshold value (V ₀ ) lies between the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) and wherein the first threshold value (V _2H ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) and the second voltage range (V _B2 ) on the one hand from the third voltage range (V _B3 ) on the other hand and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) on the one hand from the second voltage range (V _B2 ) and the third voltage range (V _B3 ) on the other hand. integrierte Schaltung (IC) nach Anspruch 1 oder Anspruch 2 (4 negativ), wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem Bezugspotenzial (V_DIS) aufweist und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) einerseits vom den zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt.integrated circuit (IC) according to Claim 1 or Claim 2 ( 4 negative), wherein the data line level, apart from overshoots and/or noise and other disturbances, has only positive voltage levels (data line levels), and wherein data line levels in the fourth voltage range (V _B4 ) have voltages between the supply voltage potential (V _IO ) of the supply voltage line (VDD) and a TOW threshold value (V ₀ ), and wherein data line levels in the first voltage range (V _B1 ) have voltages between the TOW threshold value (V ₀ ) and a second threshold value (V _2L ), and wherein data line levels in the second voltage range (V _B2 ) have voltages between the first threshold value (V _2H ) and the second threshold value (V _2L ), and wherein data line levels in the third voltage range (V _B3 ) have voltages between the first threshold value (V _2H ) and the reference potential (V _DIS ), and wherein the TOW threshold value (V ₀ ) is between the fourth voltage range (V _B4 ) and first voltage range (V _B1 ) and wherein the first threshold value (V _2H ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) and the second voltage range (V _B2 ) on the one hand from the third voltage range (V _B3 ) on the other hand and wherein the second threshold value (V _2L ) separates the fourth voltage range (V _B4 ) and the first voltage range (V _B1 ) on the one hand from the second voltage range (V _B2 ) and the third voltage range (V _B3 ) on the other hand. Integrierte Schaltung (IC) nach einem der Ansprüche 1 bis 10, wobei die mikrointegrierte Schaltung (IC) ein Schaltelement (SV1) umfasst, das dazu eingerichtet ist, anhand des Datenleitungspegels am Testdatenbusanschluss (TEST) zu erkennen, dass die mikrointegrierte Schaltung (IC) der Testzustand aktivieren soll, und wobei das Schaltelement (SV1) eine betragsmäßige Schaltschwelle mit einer betragsmäßigen Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial (V_DIS) aufweist, die betragsmäßig überschritten werden muss, damit das Schaltelement (SV1) den einzustellenden Testzustand erkennt, und wobei der Betrag der Schaltspannung (TOW-Schwellwert (V₀)) oberhalb des Betrags des Bezugspotenzials (V_DIS) (in der Regel 0V) liegt und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass während der Dauer des Tests der mikrointegrierten Schaltung (IC) der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) ist, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass das unmittelbar vorstehende Merkmal einen Testzustand der mikrointegrierten Schaltung (IC) für die Dauer des Tests zu aktiviert und aktiviert zu hält, wenn es zutrifft, und wobei der Betrag der Schaltspannung (TOW-Schwellwert (V₀)) auf das Bezugspotenzial (V_DIS) des Bezugspotenzialanschlusses (GND) bezogen ist und wobei der Betragsbereich des ersten Spannungsbereichs (V_B1) oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial (V_DIS) des Bezugspotenzialanschlusses (GND) liegt und wobei der Betragsbereich des zweiten Spannungsbereichs (V_B2) oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial (V_DIS) des Bezugspotenzialanschlusses (GND) liegt und wobei der Betragsbereich des dritten Spannungsbereichs (V_B3) oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial (V_DIS) des Bezugspotenzialanschlusses (GND) liegt. Integrated circuit (IC) according to one of the Claims 1 until 10 , wherein the micro-integrated circuit (IC) comprises a switching element (SV1) which is designed to recognize, based on the data line level at the test data bus connection (TEST), that the micro-integrated circuit (IC) is to activate the test state, and wherein the switching element (SV1) has a switching threshold with a switching voltage (TOW threshold (V ₀ )) based on the reference potential (V _DIS ), which must be exceeded in terms of amount in order for the switching element (SV1) to recognize the test state to be set, and wherein the amount of the switching voltage (TOW threshold (V ₀ )) is above the amount of the reference potential (V _DIS ) (usually 0V) and wherein the integrated circuit (IC) is designed so that during the duration of the test of the micro-integrated circuit (IC) the amount of the data line level at the test data bus connection (TEST) is always above the amount of the switching voltage (TOW threshold (V ₀ )) is, and wherein the integrated circuit (IC) is configured so that the immediately preceding feature activates and keeps activated a test state of the micro-integrated circuit (IC) for the duration of the test, if it applies, and wherein the magnitude of the switching voltage (TOW threshold value (V ₀ )) is related to the reference potential (V _DIS ) of the reference potential connection (GND) and wherein the magnitude range of the first voltage range (V _B1 ) is above the magnitude of the switching voltage (TOW threshold value (V ₀ )) related to the reference potential (V _DIS ) of the reference potential connection (GND) and wherein the magnitude range of the second voltage range (V _B2 ) is above the magnitude of the switching voltage (TOW threshold value (V ₀ )) related to the reference potential (V _DIS ) of the reference potential connection (GND) and wherein the magnitude range of the third voltage range (V _B3 ) is above the magnitude of the switching voltage (TOW threshold value (V ₀ )) related to the reference potential (V _DIS ) of the reference potential connection (GND). Integrierte Schaltung (IC) nach Anspruch 11, wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) plus des Betrags einer positiven Sicherheitsvorhaltspannung im ersten Spannungsbereich (V_B1) liegt. oder wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) plus des Betrags einer positiven Sicherheitsvorhaltspannung im zweiten Spannungsbereich (V_B2) liegt, oder wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) plus des Betrags einer positiven Sicherheitsvorhaltspannung im dritten Spannungsbereich (V_B3) liegt, und wobei die integrierte Schaltung (IC) dazu eingerichtet ist, dass die vorstehenden drei Möglichkeiten, wenn eine von ihnen vorliegt, einen Testzustand des mikroelektronischen Schaltkreises (IC) für die Dauer des Tests zu aktivieren und sicher aktiviert zu halten.Integrated circuit (IC) according to Claim 11 , wherein the integrated circuit (IC) is arranged such that during the duration of the test the magnitude of the data line level at the test data bus connection (TEST) is always above the magnitude of the switching voltage (TOW threshold value (V ₀ )) plus the magnitude of a positive safety margin voltage in the first voltage range (V _B1 ). or wherein the integrated circuit (IC) is configured such that during the duration of the test the magnitude of the data line level at the test data bus terminal (TEST) is always above the magnitude of the switching voltage (TOW threshold value (V ₀ )) plus the magnitude of a positive safety margin voltage in the second voltage range (V _B2 ), or wherein the integrated circuit (IC) is configured such that during the duration of the test the magnitude of the data line level at the test data bus terminal (TEST) is always above the magnitude of the switching voltage (TOW threshold value (V ₀ )) plus the magnitude of a positive safety margin voltage in the third voltage range (V _B3 ), and wherein the integrated circuit (IC) is configured such that the above three possibilities, if one of them is present, activate a test state of the microelectronic circuit (IC) for the duration of the test and keep it safely activated. Gehäuse (GH) für einen integrierten Schaltkreis (IC) nach einem der Ansprüche 1 bis 12 und einem der Ansprüche 3 bis 6 wobei der integrierte Schalkreis (IC) in dem Gehäuse (GH) angeordnet ist und wobei der Testdatenbusanschluss (TEST) des integrierten Schaltkreises (IC) mit einem Testdatenbusanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei der Bezugspotenzialanschluss (GND) des integrierten Schaltkreises (IC) mit einem Bezugspotenzialanschluss (GND) des Gehäuses (GH) verbunden ist.Housing (GH) for an integrated circuit (IC) according to one of the Claims 1 until 12 and one of the Claims 3 until 6 wherein the integrated circuit (IC) is arranged in the housing (GH) and wherein the test data bus connection (TEST) of the integrated circuit (IC) is connected to a test data bus connection (TEST) of the housing (GH) and wherein the reference potential connection (GND) of the integrated circuit (IC) is connected to a reference potential connection (GND) of the housing (GH). Gehäuse (GH) nach Anspruch 13 wobei der Bezugspotenzialanschluss (GND) dem Testdatenbusanschluss (TEST) im Gehäuse (GH) der mikrointegrierten Schaltung (IC) unmittelbar benachbart ist.Housing (GH) according to Claim 13 wherein the reference potential terminal (GND) is immediately adjacent to the test data bus terminal (TEST) in the housing (GH) of the micro-integrated circuit (IC). Schaltungsträger (PCB) wobei auf dem Schaltungsträger (PCB) ein Gehäuse (GH) nach Anspruch 13 oder 14 montiert ist und wobei der Bezugspotenzialanschluss (GND) des Gehäuses (GH) mittels einer Verbindungsleitung (VL) des Schaltungsträgers (PCB) mit dem Testdatenbusanschluss (TEST) des Gehäuses (GH) verbunden ist.Circuit board (PCB) on which a housing (GH) is mounted according to Claim 13 or 14 is mounted and wherein the reference potential connection (GND) of the housing (GH) is connected to the test data bus connection (TEST) of the housing (GH) by means of a connecting line (VL) of the circuit carrier (PCB). Schaltungsträger (PCB) nach Anspruch 15 wobei die Länge der Verbindungsleitung (VL) im Wesentlichen eine minimale Länge aufweist, wobei dies bedeutet, dass das Verhältnis der Länge der Verbindungsleitung (VL) geteilt durch die Länge der direkten Linie zwischen dem Bezugspotenzialanschluss (GND) des Gehäuses (GH) und dem Testdatenbusanschluss (TEST) des Gehäuses (GH) kleiner als 3 und/oder kleiner als 2 und/oder kleiner als 1,5 und/oder keiner als 1,25 ist.Circuit board (PCB) according to Claim 15 wherein the length of the connecting line (VL) has a substantially minimum length, this meaning that the ratio of the length of the connecting line (VL) divided by the length of the direct line between the reference potential terminal (GND) of the housing (GH) and the test data bus terminal (TEST) of the housing (GH) is less than 3 and/or less than 2 and/or less than 1.5 and/or less than 1.25. Schaltungsträger (PCB) nach einem der Ansprüche 15 bis 16, wobei der Bezugspotenzialanschluss (GND) des Gehäuses (GH) mittels einer Verbindungsleitung (VL) des Schaltungsträgers (PCB) mit dem Testdatenbusanschluss (TEST) des Gehäuses (GH) über einen elektrischen Widerstand (R_short) verbunden ist.Circuit board (PCB) according to one of the Claims 15 until 16 , wherein the reference potential connection (GND) of the housing (GH) is connected by means of a connecting line (VL) of the circuit carrier (PCB) to the test data bus connection (TEST) of the housing (GH) via an electrical resistor (R _short ). Schaltungsträger (PCB) nach Anspruch 17, wobei der Schaltungsträger dazu eingerichtet ist, dass ein Test des integrierten Schaltkreises (IC) im Gehäuse (GH), das auf dem Schaltungsträger (PCB) montiert ist mittels eines Verfahren nach einem der Ansprüche 1 bis 11 und mittels eines Verfahren der Ansprüche 7 bis 10, erfolgen kann, und wobei der Schaltungsträger dazu eingerichtet ist, dass der Test über einen Testanschluss (TEST) des Schaltungsträgers (PCB) erfolgt, auf den das Gehäuse (GH) mit der integrierten Schaltung (IC) und auf den der elektrische Widerstand (R_short) montiert sind, wobei der Testanschluss (TEST) des Schaltungsträgers (PCB) mit dem Testanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei der Schaltungsträger dazu eingerichtet ist, dass die Ansteuerung des Testanschlusses (TEST) des Schaltungsträgers (PCB) mittels einer Testsignalquelle mit geringem Innenwiderstand die Wirkung des elektrischen Widerstands (R_short) überschreibt und unwirksam macht. Circuit board (PCB) according to Claim 17 , wherein the circuit carrier is designed to enable a test of the integrated circuit (IC) in the housing (GH) mounted on the circuit carrier (PCB) to be carried out by means of a method according to one of the Claims 1 until 11 and by means of a procedure of Claims 7 until 10 , and wherein the circuit carrier is set up so that the test is carried out via a test connection (TEST) of the circuit carrier (PCB), on which the housing (GH) with the integrated circuit (IC) and on which the electrical resistor (R _short ) are mounted, wherein the test connection (TEST) of the circuit carrier (PCB) is connected to the test connection (TEST) of the housing (GH) and wherein the circuit carrier is set up so that the control of the test connection (TEST) of the circuit carrier (PCB) by means of a test signal source with low internal resistance overwrites the effect of the electrical resistor (R _short ) and renders it ineffective. Gehäuse (GH) für einen integrierten Schaltkreis (IC) nach einem der Ansprüche 1 bis 12 und einem der Ansprüche 7 bis 10 wobei der integrierte Schalkreis (IC) in dem Gehäuse (GH) angeordnet ist und wobei der Testdatenbusanschluss (TEST) des integrierten Schaltkreises (IC) mit einem Testdatenbusanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei der Versorgungsspannungsanschluss (VDD) des integrierten Schaltkreises (IC) mit einem Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) verbunden ist.Housing (GH) for an integrated circuit (IC) according to one of the Claims 1 until 12 and one of the Claims 7 until 10 wherein the integrated circuit (IC) is arranged in the housing (GH) and wherein the test data bus connection (TEST) of the integrated circuit (IC) is connected to a test data bus connection (TEST) of the housing (GH) and wherein the supply voltage connection (VDD) of the integrated circuit (IC) is connected to a supply voltage connection (VDD) of the housing (GH). Gehäuse (GH) nach Anspruch 19 wobei der Versorgungsspannungsanschluss (VDD) dem Testdatenbusanschluss (TEST) im Gehäuse (GH) der mikrointegrierten Schaltung (IC) unmittelbar benachbart ist.Housing (GH) according to Claim 19 wherein the supply voltage terminal (VDD) is immediately adjacent to the test data bus terminal (TEST) in the housing (GH) of the micro-integrated circuit (IC). Schaltungsträger (PCB) wobei auf dem Schaltungsträger (PCB) ein Gehäuse (GH) nach Anspruch 19 oder 20 montiert ist und wobei der Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) mittels einer Verbindungsleitung (VL) des Schaltungsträgers (PCB) mit dem Testdatenbusanschluss (TEST) des Gehäuses (GH) verbunden ist.Circuit board (PCB) on which a housing (GH) is mounted according to Claim 19 or 20 is mounted and wherein the supply voltage connection (VDD) of the housing (GH) is connected to the test data bus connection (TEST) of the housing (GH) by means of a connecting line (VL) of the circuit carrier (PCB). Schaltungsträger (PCB) nach Anspruch 21 wobei das Verhältnis der Länge der Verbindungsleitung (VL) geteilt durch die Länge der direkten Linie zwischen dem Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) und dem Testdatenbusanschluss (TEST) des Gehäuses (GH) kleiner als 3 und/oder kleiner als 2 und/oder kleiner als 1,5 und/oder keiner als 1,25 ist.Circuit board (PCB) according to Claim 21 wherein the ratio of the length of the connecting line (VL) divided by the length of the direct line between the supply voltage terminal (VDD) of the housing (GH) and the test data bus terminal (TEST) of the housing (GH) is less than 3 and/or less than 2 and/or less than 1.5 and/or less than 1.25. Schaltungsträger (PCB) nach einem der Ansprüche 21 bis 22, wobei der Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) mittels einer Verbindungsleitung (VL) des Schaltungsträgers (PCB) mit dem Testdatenbusanschluss (TEST) des Gehäuses (GH) über einen elektrischen Widerstand (R_short) verbunden ist.Circuit board (PCB) according to one of the Claims 21 until 22 , wherein the supply voltage connection (VDD) of the housing (GH) is connected by means of a connecting line (VL) of the circuit carrier (PCB) to the test data bus connection (TEST) of the housing (GH) via an electrical resistor (R _short ). Schaltungsträger (PCB) nach Anspruch 23, wobei der Schaltungsträger dazu eingerichtet ist, dass ein Test des integrierten Schaltkreises (IC) im Gehäuse (GH), das auf dem Schaltungsträger (PCB) montiert ist mittels eines Verfahren nach einem der Ansprüche 1 bis 11 und mittels eines Verfahren der Ansprüche 3 bis 6, erfolgen kann, und wobei der Schaltungsträger (PCB) dazu eingerichtet ist, dass der Test über einen Testanschluss (TEST) des Schaltungsträgers (PCB) erfolgt, auf den das Gehäuse (GH) mit der integrierten Schaltung (IC) und auf den der elektrische Widerstand (R_short) montiert sind, wobei der Testanschluss (TEST) des Schaltungsträgers (PCB) mit dem Testanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei der Schaltungsträger dazu eingerichtet ist, dass die Ansteuerung des Testanschlusses (TEST) des Schaltungsträgers (PCB) mittels einer Testsignalquelle, die einen geringen Innenwiderstand aufweist, die Wirkung des elektrischen Widerstands (R_short) überschreibt und unwirksam macht.Circuit board (PCB) according to Claim 23 , wherein the circuit carrier is designed to enable a test of the integrated circuit (IC) in the housing (GH) mounted on the circuit carrier (PCB) to be carried out by means of a method according to one of the Claims 1 until 11 and by means of a procedure of Claims 3 until 6 , and wherein the circuit carrier (PCB) is set up so that the test is carried out via a test connection (TEST) of the circuit carrier (PCB), on which the housing (GH) with the integrated circuit (IC) and on which the electrical resistor (R _short ) are mounted, wherein the test connection (TEST) of the circuit carrier (PCB) is connected to the test connection (TEST) of the housing (GH), and wherein the circuit carrier is set up so that the control of the test connection (TEST) of the circuit carrier (PCB) by means of a test signal source which has a low internal resistance overwrites the effect of the electrical resistor (R _short ) and renders it ineffective.

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