DE102021205375A1 - METHOD OF MAKING A VERTICAL SEMICONDUCTOR DEVICE - Google Patents
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Abstract
Es wird ein Verfahren zum Herstellen eines vertikalen Halbleiterbauelements (100) bereitgestellt, das Verfahren aufweisend: Ausbilden eines Galliumnitrid-Schichtensystems (15, 16, 17) auf oder über einer ersten Seite eines Substrats (61, 61A); Ausbilden einer Vorderseitenkontaktstruktur (23, 41) auf oder über dem Galliumnitrid-Schichtensystem (15, 16, 17), wobei die Vorderseitenkontaktstruktur (23, 41) mindestens eine erste Elektrodenstruktur (41) und eine zweite Elektrodenstruktur (23) aufweist, die elektrisch voneinander isoliert sind; Ausbilden einer Rückseitenkontaktstruktur (52) auf oder über einer zweiten Seite des Substrates (61, 61A), die der ersten Seite gegenüberliegt, und/oder auf oder über dem Galliumnitrid-Schichtensystem (15, 16, 17) bei der zweiten Seite, wobei die Rückseitenkontaktstruktur (52) von der ersten Elektrodenstruktur (42) und der zweiten Elektrodenstruktur (23) elektrisch isoliert ist; Aufbringen eines Carrierträgers (101) auf oder über der Vorderseitenkontaktstruktur (23, 41) mittels eines Fügematerials (112), wobei der Carrierträger (101) derart eingerichtet ist, dass die erste Elektrodenstruktur (41) mit der zweiten Elektrodenstruktur (23) gekoppelt ist; und Bearbeiten, von der zweiten Seite des Substrates (61, 61A), mindestens eines von dem Galliumnitrid-Schichtensystem (15, 16, 17), dem Substrat (61, 61A) und der Rückseitenkontaktstruktur (52); und Entfernen eines Teils des Carrierträgers (101) derart, dass die erste Elektrodenstruktur (41) und die zweite Elektrodenstruktur (23) nach dem Entfernen mindestens elektrisch voneinander isoliert sind.A method for manufacturing a vertical semiconductor component (100) is provided, the method comprising: forming a gallium nitride layer system (15, 16, 17) on or over a first side of a substrate (61, 61A); Forming a front-side contact structure (23, 41) on or above the gallium nitride layer system (15, 16, 17), the front-side contact structure (23, 41) having at least a first electrode structure (41) and a second electrode structure (23) which are electrically separated from each other are isolated; Forming a rear contact structure (52) on or over a second side of the substrate (61, 61A), which is opposite the first side, and / or on or over the gallium nitride layer system (15, 16, 17) at the second side, wherein the Backside contact structure (52) is electrically isolated from the first electrode structure (42) and the second electrode structure (23); Applying a carrier support (101) on or over the front-side contact structure (23, 41) by means of a joining material (112), the carrier support (101) being set up in such a way that the first electrode structure (41) is coupled to the second electrode structure (23); and processing, from the second side of the substrate (61, 61A), at least one of the gallium nitride layer system (15, 16, 17), the substrate (61, 61A) and the backside contact structure (52); and removing part of the carrier support (101) in such a way that the first electrode structure (41) and the second electrode structure (23) are at least electrically insulated from one another after removal.
Description
Stand der TechnikState of the art
Transistoren auf Basis von Galliumnitrid (GaN) bieten die Möglichkeit, Bauelemente mit niedrigeren On-Widerständen bei gleichzeitig höheren Durchbruchsspannungen zu realisieren als vergleichbare Bauelemente auf Basis von Silizium oder Siliziumcarbid.Transistors based on gallium nitride (GaN) offer the possibility of realizing components with lower on-resistances and at the same time higher breakdown voltages than comparable components based on silicon or silicon carbide.
Bekannt sind GaN-Transistoren vor allem durch sogenannte high-electron mobility Transistoren (HEMTs), bei denen der Stromfluss lateral an der Substratoberseite durch ein zweidimensionales Elektronengas stattfindet, welches den Transistorkanal bildet. Solche lateralen Bauelemente können durch eine Heteroepitaxie der funktionalen GaN-Schichten auf Siliziumwafern hergestellt werden. Für hohe Durchbruchspannung bei kleinem On-Widerstand pro Einheitsfläche sind jedoch vertikale Bauelemente, bei denen der Strom von der Substratvorderseite zur Substratrückseite fließt, vorteilhafter, sowohl was die Baugröße als auch die elektrische Feldverteilung im Inneren des Bauelements angeht. Ein derartiges Bauelement ist direkt nicht mittels heteroepitaktischen GaN-Schichten auf Silizium (Si) darstellbar, da zur Anpassung des Gitterfehlpasses zwischen GaN und Si sowie zur Reduktion der Substratwölbung isolierende Zwischenschichten (ein sogenannter Buffer) benötigt werden.GaN transistors are primarily known for what are known as high-electron mobility transistors (HEMTs), in which the current flow takes place laterally on the top side of the substrate through a two-dimensional electron gas that forms the transistor channel. Such lateral components can be produced by heteroepitaxy of the functional GaN layers on silicon wafers. However, for high breakdown voltage with small on-resistance per unit area, vertical devices, in which the current flows from the front of the substrate to the back of the substrate, are more advantageous in terms of both the size and the electric field distribution inside the device. Such a component cannot be produced directly using heteroepitaxial GaN layers on silicon (Si), since insulating intermediate layers (a so-called buffer) are required to adapt the lattice mismatch between GaN and Si and to reduce the substrate curvature.
Der Buffer selbst ist mechanisch derart verspannt, dass er bei Raumtemperatur die Verspannung der GaN-Schichten gerade kompensiert. Da der Buffer ein Isolator ist, wird durch den Buffer jedoch der Stromfluss von der Substratvorderseite zur Substratrückseite verhindert.The buffer itself is mechanically strained in such a way that it just compensates for the strain of the GaN layers at room temperature. However, since the buffer is an insulator, the current flow from the front of the substrate to the back of the substrate is prevented by the buffer.
Es sind auch native GaN-Substrate bekannt, auf denen die benötigten zusätzlichen epitaktischen GaN-Schichten des Bauelements gewachsen werden können, ohne einen isolierenden Buffer zu benötigen. Derartige GaN-Substrate sind jedoch klein (typischerweise 50 mm Durchmesser) und teuer.Native GaN substrates are also known on which the required additional epitaxial GaN layers of the device can be grown without the need for an insulating buffer. However, such GaN substrates are small (typically 50 mm in diameter) and expensive.
Um den Transistorpreis pro Flächenelement zu reduzieren, kann es vorteilhaft sein, die verfügbaren heteroepitaktischen GaN-Schichten auf großen Siliziumsubstraten zu nutzen. Dazu sind vertikale Bauelemente (Trench-MOSFET, pn-Diode) bekannt, bei denen das Siliziumsubstrat sowie der isolierende Buffer unter dem Bauelement selektiv entfernt werden, wodurch ein Rückseiten-Graben (Rückseiten-Trench) ausgebildet wird, um so direkt die Rückseite der Driftzone des Bauelements an kontaktieren zu können.
Wie in
Source-Kontaktschicht 17 sowie Body-Schicht 16 werden von einem Graben (Trench) durchdrungen, dessen Seitenwände und Boden durch ein Gate-Dielektrikum 22 von der Gate-Elektrode 21 getrennt sind. Source-Kontaktschicht 17 und Body-Schicht 16 werden durch eine Source-Elektrode 41 kontaktiert, welche durch eine Isolationsschicht 31 von der Gate-Elektrode 21 getrennt sind. Rückseitig sind das Siliziumsubstrat 61 und der Buffer 13 durch einen Rückseiten-Trench 51 entfernt, welcher in der hochdotierten Kontakthalbleiterschicht mit n-Leitfähigkeit 14 endet. Diese ist durch eine rückseitige Drain-Elektrode 52 ankontaktiert. Im Betrieb wird ein leitfähiger Kanal in der Body-Schicht 16 durch Anlegen einer Gate-Spannung an die Gate-Elektrode 21 gebildet, durch welchen ein Stromfluss von der Source-Elektrode 41 zu der Drain-Elektrode 52 ermöglicht wird.
In
Um einen herkömmlichen vertikalen Trench-MOSFET in elektrischen Schaltungen (als Modul oder diskretes Package) zu verwenden, müssen die Transistorelektroden ankontaktiert werden. Dazu wird die rückseitige Drain-Elektrode 52 üblicherweise auf eine Platine 71, beispielsweise ein DBC (Direct bonded copper) - Substrat, ein AMB (Active metal brazed) - Substrat, eine Metallkern-Leiterplatte (Insulated metal substrate (IMS)) oder eine Leiterplatte aufgebracht. Hierzu werden Technologien wie Weichlöten oder Silbersintern eingesetzt.In order to use a conventional vertical trench MOSFET in electrical circuits (as a module or discrete package), the transistor electrodes must be contacted. For this purpose, the
Die Source-Elektrode 41 und das Gate-Pad 23 auf der Vorderseite des Transistors werden hingegen meist durch Draht- oder Bändchenbondverbindungen 96 realisiert und so mit dem Gate 73- bzw. Source-Anschluss 72 auf der Platine 71 verbunden. Die Source-Elektrode 41 wird als vollflächige Elektrode oberhalb der gesamten aktiven Transistorfläche ausgeführt. Dadurch kann der laterale Zuleitungswiderstand für den Transistorstrom verringert werden. Für die Bondanbindung kommen typischerweise mehrere Drähte oder Bändchen zum Einsatz, um die Strombelastung in der Source-Pad Metallisierung gering zu halten und auch den Anschluss-Widerstand zu verringern.The
Die Bondverbindung erfolgt direkt über der aktiven Transistorfläche (engl. Bond over active). Vorteil davon ist weiterhin, dass keine zusätzliche inaktive Chipfläche für ein separates Bondpad benötigt wird. Mit anderen Worten: die Source-Elektrode 41 und das Source-Pad überlappen einander und werden im Folgenden gleichbedeutend verwendet. Für das Gate sind größere laterale Zuleitungswiderstände akzeptabel. Deshalb werden die einzelnen Gate-Elektrodenfinger 21 zu einem Gate-Pad 23 herausgeführt (im Querschnitt nicht ersichtlich). Dies kann sich innerhalb der aktiven Fläche des Transistors befinden oder an dessen Rand. Die Gate-Elektrodenfinger 21 und das Gate-Pad 23 tragen jedoch nicht zum vertikalen Stromfluss bei. Das Gate-Pad 23 erhöht somit den Chipflächenbedarf für den Transistor ohne seinen Widerstand zu reduzieren. Für die Verbindung zum Gate-Anschluss 73 auf der Platine 71 sind typischerweise weniger Drähte erforderlich. Für den Bondvorgang wird der Transistor mit Ultraschallenergie und Druck beaufschlagt.The bond connection is made directly over the active transistor area (bond over active). Another advantage of this is that no additional inactive chip area is required for a separate bond pad. In other words: the
Um den lateralen elektrischen Widerstand in den Kontaktflächen zu reduzieren und um mit Kupferdraht auf Standard-Leistungshalbleiter bonden zu können, wird auf der Fläche der Source-Elektrode 41 ein sogenanntes „Die Top System“ (DTS) eingesetzt. Ein DTS ist eine Kupferfolie, die auf die Fläche der Source-Elektrode 41 zugeschnitten ist und elektrisch leitend durch Silbersintern damit verbunden wird. Die Verbindung von DTS und Chip erfolgt beim Aufbau der Chips im Modul, d.h. eine Verbindung erfolgt erst nachdem der prozessierte Wafer in einzelne Chips vereinzelt wurde.In order to reduce the lateral electrical resistance in the contact surfaces and to be able to bond to standard power semiconductors with copper wire, a so-called “die top system” (DTS) is used on the surface of the
Um eine vertikale Leitfähigkeit von GaN-on-Si Wafern zu ermöglichen, werden bisher das Substrat 61und die Bufferschichten 13 partiell entfernt, sodass eine Rückseitenkaverne 51 gebildet ist. Dieser Prozess ist technisch anspruchsvoll und die verbleibenden stabilisierende Si-Stege (61) am Rand jedes einzelnen Transistors kosten Chipfläche und verkomplizieren die Weiterverarbeitung, beispielsweise durch die dadurch entstehende Topographie an der Chipunterseite.In order to enable vertical conductivity of GaN-on-Si wafers, the
Bisherige technische Lösungen zum Stabilisieren fragiler Halbleitersubstrate 61, beispielsweise der Dünnwafertechnologie, verwenden einen temporären Bondprozess auf einem Carriersubstrat oder einer Carrierfolie. Das Carriersubstrat bzw. die Carrierfolie werden im Anschluss an die Rückseitenprozessierung wieder entfernt. Die solchermaßen prozessierten Dünnwafer benötigen aber eine ausreichende Eigenstabilität für die Vereinzelung in Chips.
Bisher gibt es keine technische Lösung, um zuverlässig das Substrat 61 und die Bufferschichten 13 komplett von einem GaN-on-Si Wafer zu entfernen (anstelle einer lokalen Entfernung unter dem Transistor wie in
So far there is no technical solution to reliably remove the
Offenbarung der ErfindungDisclosure of Invention
Vorteile der ErfindungAdvantages of the Invention
Das erfindungsgemäße Verfahren zum Herstellen eines vertikalen Halbleiterbauelements mit den Merkmalen gemäß Anspruch 1 hat demgegenüber den Vorteil, das Substrat und die Bufferschichten von einem GaN-on-Si Wafer zu entfernen, indem anschaulich eine zusätzlich aufgebrachte, abgestufte Metallfolie, beispielsweise aus Kupfer, Molybdän oder Wolfram oder entsprechende Schichtkombinationen, auf dem vertikalen Halbleiterbauelement vor dem Vereinzelungsprozess bereitgestellt wird. Die abgestufte Metallfolie wird auf die Vorderseite des Wafers, beispielsweise mittels Silbertechnologie oder Diffusionslöten, gefügt, bevor dessen Rückseite bearbeitet wird. Dabei werden nur Gate-Elektroden und/oder Source-Elektroden und optional Hilfsstrukturen ankontaktiert. Somit kann der Wafer für nachfolgende Rückseitenprozesse leichter gehändelt werden. Vor dem Vereinzelungsprozess, beispielsweise einem Wafersägeprozess, wird die obere Lage der abgestuften Metallfolie entfernt. The inventive method for producing a vertical semiconductor device with the features of claim 1 has the advantage of removing the substrate and the buffer layers from a GaN-on-Si wafer by clearly an additionally applied, graded metal foil, such as copper, molybdenum or Tungsten or corresponding layer combinations, is provided on the vertical semiconductor component before the singulation process. The graded metal foil is attached to the front side of the wafer, for example using silver technology or diffusion soldering, before the back side is processed. In this case, only gate electrodes and/or source electrodes and optionally auxiliary structures are contacted. Thus, the wafer can be more easily handled for subsequent backside processes. Before the singulation process, for example a wafer sawing process, the upper layer of the stepped metal foil is removed.
Dadurch werden Soll-Trennstellen, beispielsweise Sägelinien, freigelegt. Durch das Freilegen der Soll-Trennstellen können die einzelnen vertikalen Halbleiterbauelemente elektrisch wieder funktional werden.As a result, intended separation points, such as saw lines, are uncovered. By exposing the target separation points, the individual vertical Semiconductor components become electrically functional again.
Die mechanische Stabilität des Wafers kann während der Rückseitenprozesse stabilisiert werden. Beispielsweise kann die abgestufte Metallfolie den ganzen Wafer und/oder jeden einzelnen Chip vor und nach dem Vereinzeln mechanisch stabilisieren. Dadurch können konventionelle Bondverfahren unter Verwendung von Temperatur und Druck zum Einsatz kommen, ohne dass das vertikale Halbleiterbauelement geschädigt wird bzw. im Falle einer Membran durch den Druck deformiert wird. Alternativ oder zusätzlich kann die abgestufte Metallfolie als Ersatz oder Substitut für ein DTS einzusetzen. Dadurch kann ein Prozess-Schritt auf Chipebene eingespart werden.The mechanical stability of the wafer can be stabilized during the back side processes. For example, the graded metal foil can mechanically stabilize the entire wafer and/or each individual chip before and after singulation. As a result, conventional bonding methods using temperature and pressure can be used without the vertical semiconductor component being damaged or, in the case of a diaphragm, being deformed by the pressure. Alternatively or additionally, the graded metal foil can be used as a replacement or substitute for a DTS. This saves a process step at chip level.
In den abhängigen Ansprüchen und der Beschreibung sind Weiterbildungen der Aspekte sowie vorteilhafte Ausgestaltungen des vertikalen Halbleiterbauelements beschrieben.Developments of the aspects and advantageous configurations of the vertical semiconductor component are described in the dependent claims and the description.
Figurenlistecharacter list
Ausführungsformen der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Es zeigen:
-
1 eine schematische Darstellung eines Membran-Transistors der bezogenen Technik; -
2A und2B schematische Darstellungen eines vertikalen Feldeffekttransistors der bezogenen Technik; und -
3A bis8 schematische Darstellungen eines Membran-Halbleiterbauelements gemäß verschiedenen Aspekten.
-
1 a schematic representation of a membrane transistor of the related art; -
2A and2 B schematic representations of a related art vertical field effect transistor; and -
3A until8th schematic representations of a membrane semiconductor device according to various aspects.
In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.In the following detailed description, reference is made to the accompanying drawings which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. It is understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. It is understood that the features of the various exemplary embodiments described herein can be combined with one another unless specifically stated otherwise. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is defined by the appended claims. In the figures, identical or similar elements are provided with identical reference symbols, insofar as this is appropriate.
In nachfolgender Beschreibung werden verschiedene Aspekte und Ausführungsformen eines vertikalen Halbleiterbauelements am Beispiel eines Trench-MOSFET beschrieben. Es versteht sich jedoch, dass das Verwenden der abgestuften Metallfolie zum Bearbeiten der Rückseite eines Halbleiterbauelementes nicht auf einen Trench-MOSFET beschränkt ist, sodass sich durch diese Technologie prinzipiell beliebige vertikale Halbleiterbauelemente herstellen lassen, wie z.B. Schottky-Dioden, pn-Dioden, Vertical-Diffusion MOSFETS (VDMOS), Current-Aperture Vertical Electron Transistoren (CAVETs), vGroove Vertical High Electron Mobility Transistoren (vHEMTs) oder Finnen Feldeffekttransistoren (FinFETs).In the following description, various aspects and embodiments of a vertical semiconductor component are described using a trench MOSFET as an example. However, it goes without saying that the use of the stepped metal foil for processing the rear side of a semiconductor component is not limited to a trench MOSFET, so that in principle any vertical semiconductor components can be produced using this technology, such as Schottky diodes, pn diodes, vertical Diffusion MOSFETS (VDMOS), Current-Aperture Vertical Electron Transistors (CAVETs), vGroove Vertical High Electron Mobility Transistors (vHEMTs) or Fin Field Effect Transistors (FinFETs).
Beschreibung der AusführungsformenDescription of the embodiments
Auf dem Halbleiterbauelement-Wafer 100 ist eine abgestufte Metallfolie 110 mit einer Stufenstruktur 111 und einem Fügematerial 112 angeordnet. Der Halbleiterbauelement-Wafer 100 ist auf der Rückseite des Wafers auf einem Trägermaterial 99 angeordnet. Die Stufenstruktur 111 und das Fügematerial 112 befinden sich auf der Unterseite der Metallfolie 110, die dem Halbleiterbauelement-Wafer 100 zugewandt ist.A stepped
Die Metallfolie 110 kann beispielsweise mittels Silbersintertechnologie oder Diffusionslöten auf dem Halbleiterbauelement-Wafer 100 aufgebracht sein. Zu diesem Zweck kann die Metallfolie 110 ein Fügematerial 112, beispielsweise eine Silbersinterpaste oder galvanisches Zinn, aufweisen, das auf der Stufenstruktur 111 angeordnet ist, so dass das Fügematerial 112 zwischen der Stufenstruktur 111 und dem Halbleiterbauelement-Wafer 100 angeordnet ist. Beispielsweise ist die Stufenstruktur 111 mit dem Fügematerial 112 beschichtet.The
Die mit Fügematerial 112 beschichtete, mit Stufenstruktur 111 abgestufte Metallfolie 110 kann mittels Druck und/oder Temperatur auf dem Halbleiterbauelement-Wafer 100 aufgebracht werden, beispielsweise gefügt werden.The
Während des Aufbringens der Metallfolie 110 auf einer ersten Seite des Halbleiterbauelement-Wafers 100 kann der Halbleiterbauelement-Wafer 100 auf einer gegenüberliegenden zweiten Seite durch ein Trägermaterial 99 abgestützt werden.During the application of the
Nach dem Aufbringen und Verbinden der Metallfolie 110 mit dem Halbleiterbauelement-Wafer 100 ist der bruchempfindliche Halbleiterbauelement-Wafer 100 mechanisch stabilisiert. Dadurch kann das Trägermaterial 99 auf der Rückseite des Halbleiterbauelement-Wafers 100 entfernt werden. Dies ermöglicht, dass die Rückseite des stabilisierten Halbleiterbauelement-Wafers 100 weiterprozessiert werden kann. Beispielsweise kann das Weiterprozessieren (auch als Rückseitenprozess bezeichnet) ein lokales oder vollflächiges Entfernen des (Silizium-)substrats 61 und (optional) der Bufferschicht 13 aufweisen.After the
Nach dem Rückseitenprozess kann der Halbleiterbauelement-Wafer 100 auf einer Trägerkomponente 99 aufgebracht und kann optional mit dieser verbunden werden (siehe
Die Metallfolie 110 kann soweit entfernt werden, beispielsweise reduziert werden, dass nur noch die Stufenstruktur 111 auf dem Halbleiterbauelement-Wafer 100 zurückbleibt. Zwischen den Stufen der Stufenstruktur 111 können Soll-Trennstellen, beispielsweise Sägestraßen, freiliegen. In diesem Zustand kann der Halbleiterbauelement-Wafer 100 gesägt werden und die Halbleiterbauelemente vereinzelt werden.The
Anschaulich weist der vertikale Halbleiterbauelement-Wafer 100 auf: ein Galliumnitrid-Schichtensystem 15, 16, 17 auf oder über einer ersten Seite eines Substrats 61, 61A, eine Vorderseitenkontaktstruktur 23, 41 auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17, wobei die Vorderseitenkontaktstruktur 23, 41 mindestens eine erste Elektrodenstruktur 41 und eine zweite Elektrodenstruktur 23 aufweist, die elektrisch voneinander isoliert sind; eine Rückseitenkontaktstruktur 52 auf oder über einer zweiten Seite des Substrates 61, 61A, die der ersten Seite gegenüberliegt, und/oder auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17 bei der zweiten Seite, wobei die Rückseitenkontaktstruktur 52 eine dritte Elektrodenstruktur 52 aufweist, die von der ersten Elektrodenstruktur 42 und der zweiten Elektrodenstruktur 23 elektrisch isoliert ist; einen Carrierträger 101 auf oder über der Vorderseitenkontaktstruktur 23, 41, der mittels eines Fügematerials 112 mit der Vorderseitenkontaktstruktur 23, 41 mechanisch gekoppelt ist, wobei der Carrierträger 101 derart eingerichtet ist, dass die erste Elektrodenstruktur 41 mit der zweiten Elektrodenstruktur 23 gekoppelt ist.Clearly, the vertical
Der Carrierträger 101 ist ein vorderseitiger Träger oder Vorderseitenträger für den Halbleiterbauelement-Wafer 100 und kann auch als Carrierelement oder Trägerelement bezeichnet werden.The
Das Substrat 61, 61A kann ein Halbleitersubstrat sein, beispielsweise Si, SiC oder GaN; oder ein nicht-leitendes Substrat sein, beispielsweise Aluminiumoxid, beispielsweise Saphir.The
In verschiedenen Ausführungsformen wird die Metallfolie 110 entfernt und der Halbleiterbauelement-Wafer 100 wird entlang von Soll-Trennstellen vereinzelt, beispielsweise gesägt. Nach dem Vereinzeln sind vereinzelte Membran-Halbleiterbauelement, beispielsweise Membran-Transistoren, in stabilisierter Form bereitgestellt.In various embodiments, the
Das Verfahren kann ferner einen Sinterprozess, beispielsweise ein Silbersinterprozess, aufweisen, um das Halbleiterbauelement-Wafer 100 zu kontaktieren, beispielsweise mittels eines anschließenden Draht- oder Bändchenbondens 96, wie in den schematischen Querschnittsansichten in
Großflächige Transistoren können eine spezifische Gate-Leitung, auch als Gate-Runner 102 bezeichnet, im Transistorzellenfeld aufweisen. Der Gate-Runner 102 kann mit relativ weichen organischen Schichten als Gate-Runner-Passivierung überdeckt sein. Die weichen organischen Schichten können für ein druckbehaftetes Sintern einer herkömmlichen DTS-Folie ein Risiko darstellen. Beim Sinterprozess kann eine Kupferfolie über dem Gate-Runner 102 im Transistorzellenfeld unter Druck aufgebracht werden. Ein Partikel kann beim Sintern unter Druck durch die Gate-Runner-Passivierung gedrückt werden. In der Metallfolie 110 kann im Bereich des Gate-Runners 102 eine Ausnehmung 104 in der Stufenstruktur 111 vorgesehen sein, so dass ein Partikel nicht in die Gate-Runner-Passivierung gedrückt wird. Mittels des beschriebenen Verfahrens kann auf einfache Weise eine Ausnehmung und/oder getrennte Source-Pads ausgebildet werden.
Mit anderen Worten:
- In verschiedenen Ausführungsformen weist das Verfahren zum Herstellen eines vertikalen Halbleiterbauelement-
Wafers 100 ein Ausbilden eines Galliumnitrid- 15, 16, 17 auf oder über einer ersten Seite eines Substrats 61, 61A auf. Das Verfahren weist einSchichtensystems 23, 41 auf oder über dem Galliumnitrid-Ausbilden einer Vorderseitenkontaktstruktur 15, 16, 17 auf.Schichtensystem 23, 41 weist mindestens eine erste Elektrodenstruktur 41 und eine zweite Elektrodenstruktur 23 auf, die elektrisch voneinander isoliert sind. Das Verfahren weist einDie Vorderseitenkontaktstruktur Ausbilden einer Rückseitenkontaktstruktur 52 auf oder über einer zweiten Seite des 61, 61A und/oder auf oder über dem Galliumnitrid-Substrates 15, 16, 17 bei der zweiten Seite auf. Die zweite Seite liegt der ersten Seite gegenüber.Schichtensystem Die Rückseitenkontaktstruktur 52 ist von der ersten Elektrodenstruktur 42 und der zweiten Elektrodenstruktur 23 elektrisch isoliert. Das Verfahren weist einAufbringen eines Carrierträgers 101 auf oder über der Vorderseitenkontaktstruktur 23, 41 mittels eines Fügematerials 112 auf.Der Carrierträger 101 ist derart eingerichtet, dass die ersteElektrodenstruktur 41 mit der zweiten Elektrodenstruktur 23 gekoppelt ist. Das Verfahren weist ferner ein Bearbeiten von der zweiten Seite des 61, 61A auf von mindestens einem von dem Galliumnitrid-Substrates 15, 16, 17,Schichtensystem 61, 61A und derdem Substrat Rückseitenkontaktstruktur 52. Das Verfahren weist ferner ein Entfernen eines Teils desCarrierträgers 101 derart auf, dass die ersteElektrodenstruktur 41 und diezweite Elektrodenstruktur 23 nach dem Entfernen mindestens elektrisch voneinander isoliert sind.Die erste Elektrodenstruktur 41 und diezweite Elektrodenstruktur 23 können auch körperlich voneinander separiert oder isoliert sein.
- In various embodiments, the method for manufacturing a vertical
semiconductor device wafer 100 includes forming a gallium 15, 16, 17 on or over a first side of anitride layer system 61, 61A. The method includes forming a front-substrate 23, 41 on or above the galliumside contact structure 15, 16, 17. The front-nitride layer system 23, 41 has at least aside contact structure first electrode structure 41 and asecond electrode structure 23, which are electrically insulated from one another. The method includes forming abackside contact structure 52 on or over a second side of the 61, 61A and/or on or over the galliumsubstrate 15, 16, 17 at the second side. The second page is opposite the first page. Thenitride layer system rear contact structure 52 is electrically isolated from the first electrode structure 42 and thesecond electrode structure 23 . The method includes applying acarrier support 101 to or above the front- 23, 41 by means of a joiningside contact structure material 112. Thecarrier support 101 is set up in such a way that thefirst electrode structure 41 is coupled to thesecond electrode structure 23 . The method further includes processing from the second side of the 61, 61A at least one of the galliumsubstrate 15, 16, 17, thenitride layer system 61, 61A and thesubstrate backside contact structure 52. The method further includes removing part of thecarrier support 101 in such a way that thefirst electrode structure 41 and thesecond electrode structure 23 are at least electrically insulated from one another after removal. Thefirst electrode structure 41 and thesecond electrode structure 23 can also be physically separated or isolated from one another.
Wenn das Substrat 61, 61A zumindest lokal vollständig entfernt wurde, so dass das GaN-Schichtsystem 15, 15, 17 rückseitig freiliegt kann es anschaulich keine zweite Seite des Substrats 61, 61A mehr geben. Die Bearbeitung der Rückseite des Halbleiterbauelement-Wafers 100, beispielsweise ein Ausbilden der Rückseitenelektrodenstruktur, erfolgt aus Richtung der zweiten Seite des (vormals gegebenenfalls vorhandenen) Substrates 61, 61A bzw. mit anderen Worten „bei der zweiten Seite des Substrats 61, 61A und/oder auf oder über einer Seite des Galliumnitrid-Schichtensystems 15, 16, 17, die der ersten Seite des Substrats 61, 61A gegenüberliegt.If the
Die Rückseitenkontaktstruktur 52 kann eine dritte Elektrodenstruktur 52 aufweisen. Die dritte Elektrodenstruktur 52 ist von der ersten Elektrodenstruktur 42 und der zweiten Elektrodenstruktur 23 elektrisch isoliert.The
Das vertikale Halbleiterbauelement-Wafer 100 kann ein vertikaler Transistor 100 sein. In diesem Fall ist die erste Elektrodenstruktur 41 eine Source-Elektrode 41 bzw. eine Drain-Elektrode, die zweite Elektrodenstruktur 23 ist eine Gate-Elektrode 23 und die Rückseitenkontaktstruktur 52 bzw. die dritte Elektrodenstruktur 52 ist eine Drain-Elektrode 52 bzw. eine Source-Elektrode. Das Verfahren kann ein elektrisches Kontaktieren der ersten Elektrodenstruktur 42, der zweiten Elektrodenstruktur 23 und der Rückseitenkontaktstruktur 52 bzw. der dritten Elektrodenstruktur 52 mit einer Leiterplatte 71 aufweisen.The vertical
Das Verfahren kann ferner ein Ausbilden einer Soll-Trennstelle aufweisen, die zum Vereinzeln des Halbleiterbauelementes eingerichtet ist.The method can also include forming a desired separation point, which is set up for singulating the semiconductor component.
In verschiedenen Ausführungsformen weist das Verfahren alternativ oder zusätzlich ein Ausbilden einer Vorderseitenkontaktstruktur auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17 auf, wobei die Vorderseitenkontaktstruktur eine erste Elektrodenstruktur eines ersten vertikalen Halbleiterbauelementes und eine zweite Elektrodenstruktur eines zweiten vertikalen Halbleiterbauelementes aufweist. Eine Soll-Trennstelle ist (lateral) zwischen der ersten Elektrodenstruktur und der zweiten Elektrodenstruktur angeordnet ist oder wird dort ausgebildet. Das Verfahren weist ferner ein Ausbilden einer Rückseitenkontaktstruktur auf oder über einer zweiten Seite des Substrates 61, 61A, die der ersten Seite gegenüberliegt, und/oder auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17 bei der zweiten Seite auf. Die Rückseitenkontaktstruktur ist von der Vorderseitenkontaktstruktur elektrisch isoliert. Die Rückseitenkontaktstruktur weist eine dritte Elektrodenstruktur des ersten vertikalen Halbleiterbauelementes und eine vierte Elektrodenstruktur des zweiten vertikalen Halbleiterbauelementes auf. Die Soll-Trennstelle ist (lateral) zwischen der dritten Elektrodenstruktur und der vierten Elektrodenstruktur angeordnet. Das Verfahren weist das Aufbringen des Carrierträgers 101 auf oder über der Vorderseitenkontaktstruktur mittels des Fügematerials 112 auf. Der Carrierträger 101 ist derart eingerichtet, dass die erste Elektrodenstruktur mit der zweiten Elektrodenstruktur gekoppelt ist. Das Verfahren weist ein Bearbeiten, von der zweiten Seite des Substrates 61, 61A, mindestens eines von dem Galliumnitrid-Schichtensystem 15, 16, 17, dem Substrat 61, 61A und der Rückseitenkontaktstruktur auf. Das Verfahren weist ferner ein Entfernen eines Teils des Carrierträgers 101 derart auf, dass die erste Elektrodenstruktur und die zweite Elektrodenstruktur nach dem Entfernen mindestens elektrisch voneinander isoliert sind. Anschaulich können mittels des Verfahrens mehrere vertikale Halbleiterbauelemente, die auf einem gemeinsamen Halbleiterbauelement-Wafer angeordnet sind, vereinzelt werden. Das erste vertikale Halbleiterbauelement und das zweite vertikale Halbleiterbauelement können dabei gesteuerte Halbleiterbauelemente sein, beispielsweise Transistoren, oder ungesteuerte Halbleiterbauelemente sein, beispielsweise Dioden. Falls das erste Halbleiterbauelement und das zweite Halbleiterbauelement jeweils eine Diode ist, ist die erste Elektrodenstruktur und die zweite Elektrodenstruktur eine Anoden-Elektrode und die dritte Elektrodenstruktur und die vierte Elektrodenstruktur eine Kathoden-Elektrode, oder umgekehrt.In various embodiments, the method alternatively or additionally includes forming a front-side contact structure on or above the gallium
Das Verfahren einer der zuvor beschriebenen Ausführungsformen kann ein Trennen der Soll-Trennstelle aufweisen, so dass das erste vertikale Halbleiterbauelement und das zweite vertikale Halbleiterbauelement vereinzelt sind. Eine Soll-Trennstelle, die zum Vereinzeln des Halbleiterbauelementes eingerichtet ist - beispielsweise eine Sägestraße oder eine Bruchkante, kann zwischen benachbarten Stufen bzw. Stufenstrukturen der Stufenstruktur 111 angeordnet sein.
Das Bearbeiten kann in einem der zuvor beschriebenen Ausführungsformen beispielsweise zumindest ein Entfernen eines Teils des Substrates 61, 61A aufweisen. Das Entfernen kann beispielsweise derart erfolgen, dass eine Rückseitenkaverne 51 unterhalb der ersten Elektrodenstruktur und der zweiten Elektrodenstruktur ausgebildet wird. Alternativ kann das Bearbeiten derart erfolgen, dass das Substrat 61, 61A vollständig entfernt wird. Die Rückseitenkontaktstruktur 52 wird in verschiedenen Ausführungsformen nach dem Entfernen des Teils des Substrats 61, 61A ausgebildet.The method of one of the embodiments described above can include separating the desired separation point, so that the first vertical semiconductor component and the second vertical semiconductor component are singulated. A desired separation point, which is set up for dicing the semiconductor component—for example a sawing line or a breaking edge, can be arranged between adjacent steps or step structures of the
In one of the above-described embodiments, the processing can include, for example, removing at least part of the
Das Galliumnitrid-Schichtensystem 15, 16, 17 kann beispielsweise mindestens eine Driftlage 17, eine p-dotierte Galliumnitridschicht 15, 16 und eine n-dotierte Galliumnitridschicht 16, 15 aufweisen.The gallium
Die Rückseitenkontaktstruktur 52 kann zumindest in einem Bereich im direkten Kontakt mit dem Galliumnitrid-Schichtensystem 15, 16, 17 sein.The rear
Das Fügematerial 112 kann elektrisch leitfähig sein, beispielsweise eine Silber-, Zinn- oder Kupfersinterpaste, oder galvanisches Silber, Zinn oder Kupfer sein.The joining
Der Carrierträger 101 kann eine Stufenstruktur 111 auf einer Folie 110 aufweisen. Die Stufenstruktur 111 kann mittels des Fügematerials 112 mit der ersten Elektrodenstruktur 42 gekoppelt werden. Die Stufenstruktur 111 kann derart eingerichtet sein, dass die zweite Elektrodenstruktur 23 frei ist von einem körperlichen Kontakt mit der Carrierträger 101. Zumindest ein Teil der Folie 110 kann das entfernte Teil des Carrierträgers 101 sein.The
Alternativ kann der Carrierträger 101 eine Stufenstruktur 111 auf einer Folie 110 aufweisen. Die Stufenstruktur 111 kann mindestens eine erste Stufenstruktur 111 und eine zweite Stufenstruktur 111 aufweisen, die mittels der Folie 110 mechanisch miteinander verbunden sind. Die erste Stufenstruktur 111 kann mittels des Fügematerials 112 mit der ersten Elektrodenstruktur gekoppelt werden und die zweite Stufenstruktur 111 kann mittels des Fügematerials 112 mit der zweiten Elektrodenstruktur 23 gekoppelt werden. Zumindest ein Teil der Folie 110 kann der entfernte Teil des Carrierträgers 101 sein.Alternatively, the
Eine bzw. die Soll-Trennstelle kann zwischen benachbarten (Teil-)Stufenstrukturen der Stufenstruktur angeordnet sein, beispielsweise lateral zwischen der ersten Stufenstruktur und der zweiten Stufenstruktur.One or the desired separation point can be arranged between adjacent (partial) step structures of the step structure, for example laterally between the first step structure and the second step structure.
In verschiedenen Ausführungsformen sind die Metallfolie 110 und die Stufenstruktur 111 einstückig ausgebildet, beispielsweise als strukturierte oder abgestufte Metallfolie 101.In various embodiments, the
Alternativ oder zusätzlich kann die Vorderseitenkontaktstruktur mindestens eine Padmetallisierung, beispielsweise die erste Elektrodenstruktur und die zweite Elektrodenstruktur, und eine Isolationsschicht 31 aufweisen. Die Padmetallisierung weist eine erste Höhe auf und die Isolationsschicht 31 weist eine zweite Höhe auf, die kleiner ist als die erste Höhe, so dass sich die Padmetallisierung weiter von dem Substrat 61, 61A erstreckt als die Isolationsschicht 31. Der Carrierträger 101 kann in diesem Fall eine planare oder im Wesentlichen planare Folie 110 sein.Alternatively or additionally, the front-side contact structure can have at least one pad metallization, for example the first electrode structure and the second electrode structure, and an
In verschiedenen Ausführungsformen wird das Substrat 61, 61A auf einem Trägermaterial 99 aufgebracht, bevor der Carrierträger 101 aufgebracht wird. Das Trägermaterial 99 wird vor dem Bearbeiten des mindestens einem von dem Galliumnitrid-Schichtensystem 15, 16, 17, dem Substrat 61, 61A und der Rückseitenkontaktstruktur 52 entfernt.In various embodiments, the
In verschiedenen Ausführungsformen weist ein vertikaler Halbleiterbauelement-Wafer 100 auf: ein Galliumnitrid-Schichtensystem 15, 16, 17 auf oder über einer ersten Seite eines Substrats 61, 61A; eine Vorderseitenkontaktstruktur 23, 41 auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17, wobei die Vorderseitenkontaktstruktur 23, 41 mindestens eine erste Elektrodenstruktur 41 und eine zweite Elektrodenstruktur 23 aufweist, die elektrisch voneinander isoliert sind; eine Rückseitenkontaktstruktur 52 auf oder über einer zweiten Seite des Substrates 61, 61A, die der ersten Seite gegenüberliegt, und/oder auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17 bei der zweiten Seite, wobei die Rückseitenkontaktstruktur 52 von der ersten Elektrodenstruktur 42 und der zweiten Elektrodenstruktur 23 elektrisch isoliert ist; einen Carrierträger 101 auf oder über der Vorderseitenkontaktstruktur 23, 41, der mittels eines Fügematerials 112 mit der Vorderseitenkontaktstruktur 23, 41 mechanisch gekoppelt ist, wobei der Carrierträger 101 derart eingerichtet ist, dass die erste Elektrodenstruktur 41 mit der zweiten Elektrodenstruktur 23 gekoppelt ist.
Alternativ oder zusätzlich weist der vertikale Halbleiterbauelement-Wafer 100 auf: ein Galliumnitrid-Schichtensystem 15, 16, 17 auf oder über einer ersten Seite eines Substrats 61, 61A; eine Vorderseitenkontaktstruktur 23, 41 auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17, wobei die Vorderseitenkontaktstruktur 23, 41 mindestens eine Source-Elektrode 41 und eine Gate-Elektrode 23 aufweist, die elektrisch voneinander isoliert sind; eine Rückseitenkontaktstruktur 52 auf oder über einer zweiten Seite des Substrates 61, 61A, die der ersten Seite gegenüberliegt, und/oder auf oder über dem Galliumnitrid-Schichtensystem 15, 16, 17 bei der zweiten Seite, wobei die Rückseitenkontaktstruktur 52 von der Source-Elektrode 42 und der Gate-Elektrode 23 elektrisch isoliert ist; wobei die Source-Elektrode 42 eine erste Höhe aufweist und die Gate-Elektrode 23 eine zweite Höhe aufweist, die unterschiedlich zu der ersten Höhe ist; und eine Ausgleichsstruktur 111, die mittels eines Fügematerials 112 auf der Source-Elektrode 42 und auf der Gate-Elektrode 23 angeordnet ist, wobei die Ausgleichsstruktur 111 derart eingerichtet ist, dass die Source-Elektrode 42 mit der Ausgleichsstruktur 111 und die Gate-Elektrode 23 mit der Ausgleichsstruktur 112 eine gleiche oder im Wesentlichen gleiche dritte Höhe aufweisen.In various embodiments, a vertical
Alternatively or additionally, the vertical
Dies ermöglicht eine gleiche Bauhöhe der Metallisierung auf Source- und Gate-Elektrodenstruktur, was vorteilhaft für beidseitig gefügte Chips sein kann.This enables the metallization to be of the same height on the source and gate electrode structure, which can be advantageous for chips joined on both sides.
Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einer weiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt.The embodiments described and shown in the figures are only chosen as examples. Different embodiments can be combined with one another completely or in relation to individual features. An embodiment can also be supplemented by features of a further embodiment. Furthermore, method steps described can be repeated and carried out in a different order than in the order described. In particular, the invention is not limited to the specified method.
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